JP7347726B1 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP7347726B1 JP7347726B1 JP2023544752A JP2023544752A JP7347726B1 JP 7347726 B1 JP7347726 B1 JP 7347726B1 JP 2023544752 A JP2023544752 A JP 2023544752A JP 2023544752 A JP2023544752 A JP 2023544752A JP 7347726 B1 JP7347726 B1 JP 7347726B1
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type semiconductor
- ridge
- residue
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Semiconductor Lasers (AREA)
Abstract
ｐ型半導体層（１）の上に活性層（２）とｎ型半導体層（３）を順に形成する。絶縁膜のパターン（４）をマスクとして用いてｎ型半導体層（３）と活性層（２）をドライエッチングしてリッジ（５）を形成する。ドラインエッチングの残渣（６）がリッジ（５）の側面に付着したままリッジ（５）の両サイドにおいてｐ型半導体層（１）の上に直接的にｎ型半導体からなる第１のブロック層（７）を形成する。第１のブロック層（７）を形成した後に残渣（６）を除去する。残渣（６）を除去した後に、第１のブロック層（７）と活性層（２）の間にｎ型以外の半導体からなる第２のブロック層（８）を形成する。
Description
本開示は、半導体装置及びその製造方法に関する。
埋め込み型のレーザー素子の製造において、絶縁膜のパターンをマスクとしてＳｉＣｌ４ガスにより半導体層をドライエッチングしてリッジを形成すると、リッジの表面にＳｉ系残渣が形成される。従来は酸化剤と希釈ＢＨＦを用いてＳｉ系残渣を除去した後にリッジの両サイドに電流ブロック層を形成していた（例えば、特許文献１参照）。
しかし、リッジ側壁に形成された電流ブロック層の第１層がリークパスとなっていた。第１層を安定的に成長させるために第１層を厚くすると、リークパスの幅が広くなる。従って、リーク電流が増加して素子特性が悪化するという問題があった。
本開示は、上述のような課題を解決するためになされたもので、その目的は素子特性を向上させることができる半導体装置及びその製造方法を得るものである。
本開示に係る半導体装置の製造方法は、ｐ型半導体層の上に活性層とｎ型半導体層を順に形成する工程と、Ｓｉ化合物を含むガスにより前記ｎ型半導体層と前記活性層をドライエッチングしてリッジを形成する工程と、ドライエッチングで生じたＳｉ化合物の残渣が前記リッジの側面に付着したまま前記リッジの両サイドにおいて前記ｐ型半導体層の上に直接的にｎ型又はノンドープの半導体からなる第１のブロック層を形成する工程と、前記第１のブロック層を形成した後に前記残渣を除去する工程と、前記残渣を除去した後に、前記第１のブロック層と前記活性層の間にｎ型以外の半導体からなる第２のブロック層を形成する工程とを備えることを特徴とする。
本開示では、ドライエッチングで生じたＳｉ化合物の残渣がリッジの側面に付着したまま第１のブロック層を選択的に形成するため、第１のブロック層と活性層を離間させることができる。電流ブロック層の第１層である第１のブロック層が活性層に接しないため、活性層の横のリーク電流を低減することができる。この結果、電流効率が向上するため、素子特性を向上させることができる。
図１から図６は、実施の形態に係る半導体装置の製造工程を示す断面図である。この半導体装置は埋め込み型のレーザー素子である。
まず、図１に示すように、ｐ型半導体層１の上に活性層２とｎ型半導体層３を順に形成する。ｐ型半導体層１は、ｐ－ＩｎＰ基板及びその上にエピタキシャル成長されたｐ－ＩｎＰ再成長層、又は、ｐ－Ｉｎｐ基板である。活性層２はＡｌＩｎＧａＡｓ，ＡｌＩｎＧａＡｓＰ，ＩｎＧａＡｓＰなどである。ｎ型半導体層３の上に絶縁膜を形成し、絶縁膜をパターニングしてパターン４を形成する。
次に、図２に示すように、絶縁膜のパターン４をマスクとして用い、ＳｉＣｌ４ガスなどのＳｉ化合物を含むガスによりｎ型半導体層３、活性層２及びｐ型半導体層１の一部をドライエッチングしてリッジ５を形成する。ドライエッチングで生じたＳｉ化合物の残渣６がリッジ５の側面に付着する。残渣６はＳｉ，ＳｉＯ，ＳｉＣｌｘなどのＳｉ化合物である。
次に、図３に示すように残渣６がリッジ５の側面に付着したままリッジ５の両サイドにおいてｐ型半導体層１の上に直接的にｎ型半導体からなる第１のブロック層７を選択的に形成する。この際に、残渣６が付着したリッジ５の側面には第１のブロック層７は形成されない。
次に、図４に示すように、酸化剤と希釈ＢＨＦを用いたウェット処理により残渣６を除去する。次に、第１のブロック層７と活性層２の間に第２のブロック層８を形成する。第２のブロック層８は第１のブロック層７と活性層２の側面に直接的に接している。第２のブロック層８はアンドープＩｎＰ層である。これに限らず、第２のブロック層８は、アンドープ、ｐ型ライトドープ、又は半絶縁性などのｎ型以外の半導体であればよい。第２のブロック層８の上に、ｐ－ＩｎＰからなる第３のブロック層９、ｎ－ＩｎＰからなる第４のブロック層１０を順に形成する。なお、電流ブロック層の第１から第４のブロック層７～１０はエピタキシャル成長により形成する。第１から第４のブロック層７～１０の材質はＩｎＰに限らず、他の化合物半導体でもよい。
次に、図５に示すように、パターン４を除去して、リッジ５のｎ型半導体層３と電流ブロック層の第４のブロック層１０の上にｎ－ＩｎＰからなるコンタクト層１１を形成する。
次に、図６に示すように、コンタクト層１１、第１から第４のブロック層７～１０、ｐ型半導体層１の一部をエッチングしてメサ構造を形成する。メサ構造の側面に絶縁膜１２，１３を形成する。メサ構造の上面において絶縁膜１３に開口を形成する。この開口を介してコンタクト層１１に接続されるように表面電極１４を形成する。ｐ型半導体層１の裏面に裏面電極１５を形成する。以上の工程により本実施の形態に係る半導体装置が製造される。
続いて、本実施の形態の効果を比較例と比較して説明する。図７は、比較例に係る半導体装置を示す断面図である。比較例では、電流ブロック層の第１層が活性層２の側面に形成されている。第１層にｎ－ＩｎＰを形成すると活性層２に流れる電流が減ってしまうため、第１層としてｐ－ＩｎＰブロック層１６を形成する。しかし、この活性層２の横のｐ－ＩｎＰブロック層１６がリークパスとなり、リーク電流及び消費電流が大きくなってしまう。
図８は、実施の形態に係る半導体装置を示す断面図である。本実施の形態では、残渣６がリッジ５の側面に付着したまま第１のブロック層７を選択的に形成するため、第１のブロック層７と活性層２を離間させることができる。電流ブロック層の第１層である第１のブロック層７が活性層２に接しないため、活性層２の横のリーク電流を低減することができる。この結果、電流効率が向上するため、素子特性を向上させることができる。なお、ｐ型半導体層１とｐ型の第２のブロック層８が少し接しているとリーク電流は生じるが、比較例よりはリーク電流が少ない。また、残渣６を利用することでリッジ５の側面を覆うマスクを再成長させる必要がないため、工程数を削減することができる。
また、第１のブロック層７が活性層２に接しないようにするため、第１のブロック層７の下面を活性層２の下面よりも下にする。ただし、第１のブロック層７の厚みが一定である場合、第１のブロック層７が活性層２に接しないようにリッジ５形成時にｐ型半導体層１を深くエッチングする必要があるため、ｐ型半導体層１の電流注入抵抗が大きくなる。これに対して、本実施の形態では、残渣６がリッジ５の側面に付着したまま第１のブロック層７をエピタキシャル成長させるため、第１のブロック層７の厚みがリッジ５に近づくほど減少する。これにより、ｐ型半導体層１のエッチング深さを浅くしても、第１のブロック層７が活性層２に接しないようにできる。第１のブロック層７を厚くできるため、膜厚制御性に依らずに第１のブロック層７を安定的に成長させることができる。
１ ｐ型半導体層、２ 活性層、３ ｎ型半導体層、４ パターン、５ リッジ、６ 残渣、７ 第１のブロック層、８ 第２のブロック層
Claims (1)
- ｐ型半導体層の上に活性層とｎ型半導体層を順に形成する工程と、
Ｓｉ化合物を含むガスにより前記ｎ型半導体層と前記活性層をドライエッチングしてリッジを形成する工程と、
ドライエッチングで生じたＳｉ化合物の残渣が前記リッジの側面に付着したまま前記リッジの両サイドにおいて前記ｐ型半導体層の上に直接的にｎ型又はノンドープの半導体からなる第１のブロック層を形成する工程と、
前記第１のブロック層を形成した後に前記残渣を除去する工程と、
前記残渣を除去した後に、前記第１のブロック層と前記活性層の間にｎ型以外の半導体からなる第２のブロック層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023018092 | 2023-05-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP7347726B1 true JP7347726B1 (ja) | 2023-09-20 |
Family
ID=88021649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023544752A Active JP7347726B1 (ja) | 2023-05-15 | 2023-05-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7347726B1 (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057142A (ja) | 2000-08-08 | 2002-02-22 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
| JP2009260189A (ja) | 2008-04-21 | 2009-11-05 | Sumitomo Electric Ind Ltd | 半導体発光素子の製造方法 |
| JP2013172059A (ja) | 2012-02-22 | 2013-09-02 | Mitsubishi Electric Corp | 半導体素子の製造方法 |
| JP2013222804A (ja) | 2012-04-16 | 2013-10-28 | Mitsubishi Electric Corp | 半導体デバイスの製造方法 |
| WO2020261493A1 (ja) | 2019-06-27 | 2020-12-30 | 三菱電機株式会社 | 光半導体装置の製造方法 |
| JP2021064719A (ja) | 2019-10-16 | 2021-04-22 | 三菱電機株式会社 | 光半導体装置の製造方法 |
-
2023
- 2023-05-15 JP JP2023544752A patent/JP7347726B1/ja active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002057142A (ja) | 2000-08-08 | 2002-02-22 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
| JP2009260189A (ja) | 2008-04-21 | 2009-11-05 | Sumitomo Electric Ind Ltd | 半導体発光素子の製造方法 |
| JP2013172059A (ja) | 2012-02-22 | 2013-09-02 | Mitsubishi Electric Corp | 半導体素子の製造方法 |
| JP2013222804A (ja) | 2012-04-16 | 2013-10-28 | Mitsubishi Electric Corp | 半導体デバイスの製造方法 |
| WO2020261493A1 (ja) | 2019-06-27 | 2020-12-30 | 三菱電機株式会社 | 光半導体装置の製造方法 |
| JP2021064719A (ja) | 2019-10-16 | 2021-04-22 | 三菱電機株式会社 | 光半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2595457B2 (ja) | Ｒｗｇ型半導体レーザー装置及び製造方法 | |
| CA2072632A1 (en) | Structure and method for fabricating indium phosphide/indium gallium arsenide phosphide buried heterostructure semiconductor lasers | |
| US8039282B2 (en) | Semiconductor optical device and method of fabricating the same | |
| KR20140000424A (ko) | 반도체소자 및 그 제조방법 | |
| JP3885658B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
| US5665612A (en) | Method for fabricating a planar buried heterostructure laser diode | |
| JP7347726B1 (ja) | 半導体装置の製造方法 | |
| JP2002232082A (ja) | 埋込型半導体レーザ素子の製造方法、及び埋込型半導体レーザ素子 | |
| US20210242663A1 (en) | Optical semiconductor element and method of manufacturing the same and optical integrated semiconductor element and method of manufacturing the same | |
| US6775309B2 (en) | Semiconductor laser structure and method of manufacturing same | |
| US6876012B2 (en) | Hetero-bipolar transistor | |
| JP2001044417A (ja) | 半導体装置 | |
| US6653162B2 (en) | Fabrication method of optical device having current blocking layer of buried ridge structure | |
| JP2000269604A (ja) | 半導体レーザダイオードとその製造方法 | |
| TWI819895B (zh) | 半導體雷射及半導體雷射製造方法 | |
| JPH07111361A (ja) | 埋込型半導体レーザ素子及びその製造方法 | |
| TWI748717B (zh) | 半導體裝置及其製造方法 | |
| JP5025898B2 (ja) | 半導体レーザ素子の製造方法 | |
| KR0161064B1 (ko) | 매립형 반도체 레이저의 제조방법 | |
| KR100657906B1 (ko) | 반도체 레이저 다이오드 및 그 제조 방법 | |
| JP3602814B2 (ja) | 半導体装置の製造方法 | |
| JPH05206581A (ja) | 半導体発光素子及びその製造方法 | |
| KR20010056977A (ko) | 자동정렬 구조의 평면 매립형 반도체 레이저 제조방법 | |
| JP2001135642A (ja) | ヘテロ接合バイポーラトランジスタおよびその作製方法 | |
| JP2002134525A (ja) | ヘテロ接合バイポーラトランジスタとその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230725 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230725 |
|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20230725 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230808 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230821 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7347726 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |