JP3039544B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体装置
及びその製造方法に関し、特に多段リセス構造を有する
半導体装置およびその製造方法に関する。
及びその製造方法に関し、特に多段リセス構造を有する
半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】ゲート耐圧の向上，ソース抵抗の低減，
短チャネル効果抑制，表面効果の抑制などのため、ＨＪ
ＦＥＴでＬＤＤ構造を実現しようとしたとき、多段のリ
セス構造をとる必要があり、従来は、リセスエッチを２
回の目合わせで個々に行っていた。また、特開平４−１
３７７３７号公報にあるように多層マスクを用いて選択
的にマスクをサイドエッチすることにより、横方向の制
御性を向上させて２段リセス構造を実現していた。
短チャネル効果抑制，表面効果の抑制などのため、ＨＪ
ＦＥＴでＬＤＤ構造を実現しようとしたとき、多段のリ
セス構造をとる必要があり、従来は、リセスエッチを２
回の目合わせで個々に行っていた。また、特開平４−１
３７７３７号公報にあるように多層マスクを用いて選択
的にマスクをサイドエッチすることにより、横方向の制
御性を向上させて２段リセス構造を実現していた。
【０００３】
【発明が解決しようとする課題】しかしながら、２段リ
セスを２回の目合わせで行った場合、目合わせずれが問
題となり、ゲートとｎ+領域との距離の制御や短縮が困
難であった。また、特開平４−１３７７３７号公報にあ
るように多層マスクを用いて横方向の制御性を向上させ
たとしても、リセスエッチングの際に横方向にもエッチ
ングが入ってしまい、短ゲート化やリセス巾の制御性に
問題があった。
セスを２回の目合わせで行った場合、目合わせずれが問
題となり、ゲートとｎ+領域との距離の制御や短縮が困
難であった。また、特開平４−１３７７３７号公報にあ
るように多層マスクを用いて横方向の制御性を向上させ
たとしても、リセスエッチングの際に横方向にもエッチ
ングが入ってしまい、短ゲート化やリセス巾の制御性に
問題があった。
【０００４】さらにリセスエッチングの際の深さ方向を
考えたとき、１段目のリセス深さや２段目のリセス深さ
が、時間制御となり、再現性や制御性に問題があり、均
一性が悪くなってしまうという問題があった。
考えたとき、１段目のリセス深さや２段目のリセス深さ
が、時間制御となり、再現性や制御性に問題があり、均
一性が悪くなってしまうという問題があった。
【０００５】本発明の目的は、リセス巾及びリセス深さ
を制御性良く作製できる半導体装置およびその製造方法
を提供することにある。
を制御性良く作製できる半導体装置およびその製造方法
を提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、半導体多層構造を有す
る半導体装置であって、半導体多層構造は、化合物半導
体の導電層上に第１のリセスエッチングストッパー層を
設け、該リセスエッチングストッパー上に第１の半導体
層を設け、該第１の半導体層上に第２のリセスエッチン
グストッパー層を設け、該第２のリセスエッチングスト
ッパー層上に第２の半導体層を設けたものである。
め、本発明に係る半導体装置は、半導体多層構造を有す
る半導体装置であって、半導体多層構造は、化合物半導
体の導電層上に第１のリセスエッチングストッパー層を
設け、該リセスエッチングストッパー上に第１の半導体
層を設け、該第１の半導体層上に第２のリセスエッチン
グストッパー層を設け、該第２のリセスエッチングスト
ッパー層上に第２の半導体層を設けたものである。
【０００７】また前記第１および第２の半導体層とし
て、ＧａＡｓ，ＩｎＡｓ，ＡｌxＧａ1 -xＡｓ（０≦x＜
１），ＡｌyＩｎ1-yＡｓ（０≦y＜１），ＩｎＰ，Ｇａ
Ｐ，およびこれらの化合物から構成される化合物半導体
を用いたものである。
て、ＧａＡｓ，ＩｎＡｓ，ＡｌxＧａ1 -xＡｓ（０≦x＜
１），ＡｌyＩｎ1-yＡｓ（０≦y＜１），ＩｎＰ，Ｇａ
Ｐ，およびこれらの化合物から構成される化合物半導体
を用いたものである。
【０００８】また第１および第２のエッチングストッパ
ー層として、ＡｌＡｓ、あるいはＡｌxＧａ1-xＡｓの組
成より高いＡｌ組成のＡｌzＧａ1-zＡｓ（０＜z≦
１），ＡｌyＩｎ1-yＡｓより高いＡｌ組成のＡｌwＩｎ
1-wＡｓ（０＜w≦１）を用いたものである。
ー層として、ＡｌＡｓ、あるいはＡｌxＧａ1-xＡｓの組
成より高いＡｌ組成のＡｌzＧａ1-zＡｓ（０＜z≦
１），ＡｌyＩｎ1-yＡｓより高いＡｌ組成のＡｌwＩｎ
1-wＡｓ（０＜w≦１）を用いたものである。
【０００９】また、（１００）基板上に形成された半導
体装置であり、半導体多層構造に設けられるゲートは、
（０１１）に平行であり、リセスエッチング面は、（１
００）面と（１１１）面により構成されるものである。
体装置であり、半導体多層構造に設けられるゲートは、
（０１１）に平行であり、リセスエッチング面は、（１
００）面と（１１１）面により構成されるものである。
【００１０】また本発明に係る半導体装置の製造方法
は、マスク形成工程と、パターニング工程と、第１の異
方性エッチング工程と、第２の異方性エッチング工程と
を含む、半導体多層構造を有する半導体装置の製造方法
であって、半導体多層構造は、化合物半導体の導電層上
に設けた第１のリセスエッチングストッパー層と、前記
第１のリセスエッチングストッパー上に設けた第１の半
導体層と、前記第１の半導体層上に設けた第２のリセス
エッチングストッパー層と、前記第２のリセスエッチン
グストッパー層上に設けた第２の半導体層を有するもの
であり、マスク形成工程は、半導体多層構造上にエッチ
ングレートの異なる第１のマスク層と第２のマスク層を
設ける処理であり、パターニング工程は、第２のマスク
層のパターニングを行い、これを用いて第１のマスク層
のパターニングを行う処理であり、第１の異方性エッチ
ング工程は、この第１および第２のマスク層を用いて第
１の半導体層を第２のリセスエッチングストッパー層ま
で異方性エッチングする処理であり、第２の異方性エッ
チング工程は、開口部分のリセスエッチングストッパー
層を除去し、さらに第１のマスク層の開口幅をサイドエ
ッチングにより選択的に広げた後に、第１および第２の
リセスエッチングストッパー層まで第２の半導体層およ
び第１の半導体層の異方性エッチングを行う処理であ
る。
は、マスク形成工程と、パターニング工程と、第１の異
方性エッチング工程と、第２の異方性エッチング工程と
を含む、半導体多層構造を有する半導体装置の製造方法
であって、半導体多層構造は、化合物半導体の導電層上
に設けた第１のリセスエッチングストッパー層と、前記
第１のリセスエッチングストッパー上に設けた第１の半
導体層と、前記第１の半導体層上に設けた第２のリセス
エッチングストッパー層と、前記第２のリセスエッチン
グストッパー層上に設けた第２の半導体層を有するもの
であり、マスク形成工程は、半導体多層構造上にエッチ
ングレートの異なる第１のマスク層と第２のマスク層を
設ける処理であり、パターニング工程は、第２のマスク
層のパターニングを行い、これを用いて第１のマスク層
のパターニングを行う処理であり、第１の異方性エッチ
ング工程は、この第１および第２のマスク層を用いて第
１の半導体層を第２のリセスエッチングストッパー層ま
で異方性エッチングする処理であり、第２の異方性エッ
チング工程は、開口部分のリセスエッチングストッパー
層を除去し、さらに第１のマスク層の開口幅をサイドエ
ッチングにより選択的に広げた後に、第１および第２の
リセスエッチングストッパー層まで第２の半導体層およ
び第１の半導体層の異方性エッチングを行う処理であ
る。
【００１１】また第１および第２の半導体層を異方性エ
ッチングするエッチング液として、クエン酸水溶液と過
酸化水素水の混合液からなるエッチング液を用いるもの
である。
ッチングするエッチング液として、クエン酸水溶液と過
酸化水素水の混合液からなるエッチング液を用いるもの
である。
【００１２】
【作用】半導体多層構造上にエッチングレートの異なる
第１のマスク層９と第２のマスク層１０を設け（図１
（ｂ））、第２のマスク層１０をパターニングし、その
パターニングされた第２のマスク層１０を用いて第１の
マスク層９のパターニングを行う。この第１および第２
のマスク層９，１０を用いて第２の半導体層８を第２の
リセスエッチングストッパー層７まで異方性エッチング
する。
第１のマスク層９と第２のマスク層１０を設け（図１
（ｂ））、第２のマスク層１０をパターニングし、その
パターニングされた第２のマスク層１０を用いて第１の
マスク層９のパターニングを行う。この第１および第２
のマスク層９，１０を用いて第２の半導体層８を第２の
リセスエッチングストッパー層７まで異方性エッチング
する。
【００１３】第２のリセスエッチングストッパー層７ま
で異方性エッチングする際に、クエン酸水溶液と過酸化
水素水の混合液からなるエッチング液を用いる。クエン
酸系エッチング液は、ＧａＡｓなどの半導体層とＡｌＡ
ｓなどのストッパー層を選択的にエッチングすることが
可能であるばかりでなく、（１１１）Ｂ面のエッチング
速度が極端に小さく抑えられるため、これを半導体多層
構造のエッチングに用いれば、横方向はサイドエッチが
ほとんど入らず（１１１）Ｂで決まり、深さ方向はスト
ッパー層７で決まるエッチングが可能となる。
で異方性エッチングする際に、クエン酸水溶液と過酸化
水素水の混合液からなるエッチング液を用いる。クエン
酸系エッチング液は、ＧａＡｓなどの半導体層とＡｌＡ
ｓなどのストッパー層を選択的にエッチングすることが
可能であるばかりでなく、（１１１）Ｂ面のエッチング
速度が極端に小さく抑えられるため、これを半導体多層
構造のエッチングに用いれば、横方向はサイドエッチが
ほとんど入らず（１１１）Ｂで決まり、深さ方向はスト
ッパー層７で決まるエッチングが可能となる。
【００１４】上述したエッチング法を用いることによ
り、１段目の深さおよび開口幅は、第２のマスク層２の
寸法とストッパー層７の位置で決まり、エッチング時間
にほとんど依存しなくなる。
り、１段目の深さおよび開口幅は、第２のマスク層２の
寸法とストッパー層７の位置で決まり、エッチング時間
にほとんど依存しなくなる。
【００１５】さらにゲートを（０１１）に平行にとるこ
とにより、開口形状は（１１１）Ｂ面で律速されるた
め、２段目の開口は、第２のマスク層９の寸法より細く
することが可能である（図２（ｅ））。
とにより、開口形状は（１１１）Ｂ面で律速されるた
め、２段目の開口は、第２のマスク層９の寸法より細く
することが可能である（図２（ｅ））。
【００１６】その後、開口部分のリセスエッチングスト
ッパー層７を除去し、さらに第１のマスク層９の開口巾
をサイドエッチングにより選択的に広げた後に、第１お
よび第２のリセスエッチングストッパー層５，７まで第
２の半導体層８および第１の半導体層６の異方性エッチ
ングを再度クエン酸系エッチング液で行う（図３
（ｉ））。
ッパー層７を除去し、さらに第１のマスク層９の開口巾
をサイドエッチングにより選択的に広げた後に、第１お
よび第２のリセスエッチングストッパー層５，７まで第
２の半導体層８および第１の半導体層６の異方性エッチ
ングを再度クエン酸系エッチング液で行う（図３
（ｉ））。
【００１７】この際、第２の半導体層８はストッパー層
７の存在により開口部分だけが削れるので、容易に２段
リセス形状が作成できる。２段目の開口巾は最初の１段
目のリセス巾ですでに決まっており、ゲートを（０１
１）に平行にとることにより１段目のリセスエッチで細
くなった開口巾は、２段目のエッチングでさらに細くな
る。
７の存在により開口部分だけが削れるので、容易に２段
リセス形状が作成できる。２段目の開口巾は最初の１段
目のリセス巾ですでに決まっており、ゲートを（０１
１）に平行にとることにより１段目のリセスエッチで細
くなった開口巾は、２段目のエッチングでさらに細くな
る。
【００１８】第１の半導体層のキャリア濃度を第２の半
導体層のキャリア濃度より小さくしておき、ゲート電極
と第１の半導体層を短絡させ、第２の高濃度の半導体層
と距離をとることにより、ゲートラグ等の表面の影響を
回避しつつ、高いドレイン耐圧を得ることができる。し
かもそれが容易に自己整合的に作製できる。横方向の２
段目のリセス巾は、最初のマスク開口の巾と第１と第２
の半導体層の厚さで決まり、エッチング深さ方向に関し
てもストッパー層の深さで決まる。１段目のリセス巾は
第１のマスク層のサイドエッチ量で制御でき、その深さ
はストッパー層で決定される。このため、しきい値電圧
Ｖｔの制御性，均一性，再現性が向上する。また、ゲー
トを（０１１）に平行にとった場合、第１および第２の
半導体層の厚さで制御される量だけマスク寸法からの短
チャネル化を図れるので、デバイス特性の向上にもつな
がる。
導体層のキャリア濃度より小さくしておき、ゲート電極
と第１の半導体層を短絡させ、第２の高濃度の半導体層
と距離をとることにより、ゲートラグ等の表面の影響を
回避しつつ、高いドレイン耐圧を得ることができる。し
かもそれが容易に自己整合的に作製できる。横方向の２
段目のリセス巾は、最初のマスク開口の巾と第１と第２
の半導体層の厚さで決まり、エッチング深さ方向に関し
てもストッパー層の深さで決まる。１段目のリセス巾は
第１のマスク層のサイドエッチ量で制御でき、その深さ
はストッパー層で決定される。このため、しきい値電圧
Ｖｔの制御性，均一性，再現性が向上する。また、ゲー
トを（０１１）に平行にとった場合、第１および第２の
半導体層の厚さで制御される量だけマスク寸法からの短
チャネル化を図れるので、デバイス特性の向上にもつな
がる。
【００１９】
【発明の実施の形態】以下、本発明の実施形態をヘテロ
接合形電界効果トランジスタを例にとり、図１〜図３を
用いて説明する。
接合形電界効果トランジスタを例にとり、図１〜図３を
用いて説明する。
【００２０】図１（ａ）に示すように半絶縁性ＧａＡｓ
基板１上に、たとえばＭＯＣＶＤ法により、基板側から
ｉ−ＧａＡｓバッファ層２を５００ｎｍ，チャネル層３
としてｉ−ＩｎＧａＡｓ層を１５ｎｍ，ｎ−ＡｌＧａＡ
ｓ層４を２×１０18ｃｍ-3で３３ｎｍ設け、第１のリセ
スエッチングストッパー層５としてｎ−ＡｌＡｓ層を２
×１０18ｃｍ-3で２ｎｍ設け、リセスエッチングストッ
パー層５上に第１の半導体層６として低濃度ｎ−ＧａＡ
ｓ層を１×１０18ｃｍ-3で１５０ｎｍ設ける。さらにｎ
−ＧａＡｓ層６上に第２のリセスエッチングストッパー
層７としてｎ−ＡｌＡｓ層を２×１０18ｃｍ-3で２ｎｍ
設け、第２のリセスエッチングストッパー層７上に第２
の半導体層８として高濃度ｎ−ＧａＡｓ層を４×１０18
ｃｍ-3で５０ｎｍ設けることにより、本発明の半導体多
層構造を作製する。
基板１上に、たとえばＭＯＣＶＤ法により、基板側から
ｉ−ＧａＡｓバッファ層２を５００ｎｍ，チャネル層３
としてｉ−ＩｎＧａＡｓ層を１５ｎｍ，ｎ−ＡｌＧａＡ
ｓ層４を２×１０18ｃｍ-3で３３ｎｍ設け、第１のリセ
スエッチングストッパー層５としてｎ−ＡｌＡｓ層を２
×１０18ｃｍ-3で２ｎｍ設け、リセスエッチングストッ
パー層５上に第１の半導体層６として低濃度ｎ−ＧａＡ
ｓ層を１×１０18ｃｍ-3で１５０ｎｍ設ける。さらにｎ
−ＧａＡｓ層６上に第２のリセスエッチングストッパー
層７としてｎ−ＡｌＡｓ層を２×１０18ｃｍ-3で２ｎｍ
設け、第２のリセスエッチングストッパー層７上に第２
の半導体層８として高濃度ｎ−ＧａＡｓ層を４×１０18
ｃｍ-3で５０ｎｍ設けることにより、本発明の半導体多
層構造を作製する。
【００２１】この化合物半導体多層構造を用いて、本発
明の半導体装置の製造方法を説明する。該半導体多層構
造上にエッチングレートの異なる第１のマスク層９とし
てＳｉＯ2層を５０ｎｍ形成し、さらに第２のマスク層
１０としてフォトレジストを設ける（図１（ｂ））。
明の半導体装置の製造方法を説明する。該半導体多層構
造上にエッチングレートの異なる第１のマスク層９とし
てＳｉＯ2層を５０ｎｍ形成し、さらに第２のマスク層
１０としてフォトレジストを設ける（図１（ｂ））。
【００２２】次に第２のマスク層１０であるフォトレジ
ストのパターニングを行い（図１（ｃ））、パターニン
グされた第２のマスク層１０を用いて第１のマスク層９
のＳｉＯ2のパターニングを行う（図１（ｄ））。
ストのパターニングを行い（図１（ｃ））、パターニン
グされた第２のマスク層１０を用いて第１のマスク層９
のＳｉＯ2のパターニングを行う（図１（ｄ））。
【００２３】この第１および第２のマスク層９，１０を
用いて第２の半導体層８のｎ−ＧａＡｓ層を第２のリセ
スエッチングストッパー層７であるＡｌＡｓまで異方性
エッチングを行なう。そのエッチングは、エッチング液
として、クエン酸−水和物を同重量の水に溶かしたクエ
ン酸水溶液と３０％過酸化水素水を３：１で混合した混
合液からなるエッチング液を用いて行う（図２
（ｅ））。
用いて第２の半導体層８のｎ−ＧａＡｓ層を第２のリセ
スエッチングストッパー層７であるＡｌＡｓまで異方性
エッチングを行なう。そのエッチングは、エッチング液
として、クエン酸−水和物を同重量の水に溶かしたクエ
ン酸水溶液と３０％過酸化水素水を３：１で混合した混
合液からなるエッチング液を用いて行う（図２
（ｅ））。
【００２４】その後、開口部分のリセスエッチングスト
ッパー層７のＡｌＡｓ層を除去し、さらに第１のマスク
層９であるＳｉＯ2の開口巾をバッファード弗酸により
横方向にエッチングをして選択的に広げ、第１および第
２のリセスエッチングストッパー層５および７のＡｌＡ
ｓ層まで第２の半導体層８としてのｎ−ＧａＡｓ層およ
び第１の半導体層６としてのｎ−ＧａＡｓ層６の異方性
エッチングを再度クエン酸系エッチング液で行う（図２
の（ｆ），（ｇ），（ｈ））。
ッパー層７のＡｌＡｓ層を除去し、さらに第１のマスク
層９であるＳｉＯ2の開口巾をバッファード弗酸により
横方向にエッチングをして選択的に広げ、第１および第
２のリセスエッチングストッパー層５および７のＡｌＡ
ｓ層まで第２の半導体層８としてのｎ−ＧａＡｓ層およ
び第１の半導体層６としてのｎ−ＧａＡｓ層６の異方性
エッチングを再度クエン酸系エッチング液で行う（図２
の（ｆ），（ｇ），（ｈ））。
【００２５】さらに、エッチングストッパー層５および
７のＡｌＡｓ層の表面に出た部分を希塩酸で除去した後
（図３（ｉ））、第１のマスク層９であるフォトレジス
トを用いて、ゲート金属としてＴｉ／Ｐｔ／Ａｕを蒸着
し、リフトオフ法によりゲート電極１１の形成を行う
（図３（ｊ），（ｋ））。これに通常の寸法でオーミッ
ク電極１２を作製して半導体装置を完成させる。
７のＡｌＡｓ層の表面に出た部分を希塩酸で除去した後
（図３（ｉ））、第１のマスク層９であるフォトレジス
トを用いて、ゲート金属としてＴｉ／Ｐｔ／Ａｕを蒸着
し、リフトオフ法によりゲート電極１１の形成を行う
（図３（ｊ），（ｋ））。これに通常の寸法でオーミッ
ク電極１２を作製して半導体装置を完成させる。
【００２６】クエン酸系エッチング液は、ＧａＡｓとａ
ｌＧａＡｓの選択エッチングが可能なうえ、低温では、
（１１１）Ｂ面のエッチング速度が極端に小さく抑えら
れる。具体的には、リセスエッチングの１段目の開口巾
および深さは、第１のマスク層のサイドエッチ後の開口
寸法とストッパー層の位置で決まり、２段目の開口巾お
よび深さは、第１のマスク層のサイドエッチ前の開口寸
法とストッパー層の位置で決まる。このため、横方向に
はマスクで規定される（１１１）Ｂ面で決まり、サイド
エッチのほとんど入らないエッチングが可能となり、深
さ方向ではストッパー層でエッチング深さは決定される
ので、エッチング時間にほとんど依存せずにデバイスを
作製できる。
ｌＧａＡｓの選択エッチングが可能なうえ、低温では、
（１１１）Ｂ面のエッチング速度が極端に小さく抑えら
れる。具体的には、リセスエッチングの１段目の開口巾
および深さは、第１のマスク層のサイドエッチ後の開口
寸法とストッパー層の位置で決まり、２段目の開口巾お
よび深さは、第１のマスク層のサイドエッチ前の開口寸
法とストッパー層の位置で決まる。このため、横方向に
はマスクで規定される（１１１）Ｂ面で決まり、サイド
エッチのほとんど入らないエッチングが可能となり、深
さ方向ではストッパー層でエッチング深さは決定される
ので、エッチング時間にほとんど依存せずにデバイスを
作製できる。
【００２７】開口形状は、横方向には（１１１）Ｂ面で
律速されるため、ゲートを（０１１）に平行にとること
により、リセスエッチングの底の巾は最初のマスク開口
巾より膜厚に応じて細くなる。
律速されるため、ゲートを（０１１）に平行にとること
により、リセスエッチングの底の巾は最初のマスク開口
巾より膜厚に応じて細くなる。
【００２８】本発明の場合、最初のサイドエッチ前の第
２のマスク層の開口巾より１段目のリセスエッチで細く
なった開口巾は、２段目のエッチングでさらに電子供給
層のＡｌＧａＡｓの開口部分でさらに細くなる。
２のマスク層の開口巾より１段目のリセスエッチで細く
なった開口巾は、２段目のエッチングでさらに電子供給
層のＡｌＧａＡｓの開口部分でさらに細くなる。
【００２９】これにより、容易に短チャネル化を図れる
ので、デバイス特性の向上が図られる。本実施形態の場
合、第２のマスク層の最初の開口巾が０．５μｍのと
き、横から０．１４μｍずつ傾斜した分だけ短ゲート化
されるため、０．２２μｍのゲートが作製される。
ので、デバイス特性の向上が図られる。本実施形態の場
合、第２のマスク層の最初の開口巾が０．５μｍのと
き、横から０．１４μｍずつ傾斜した分だけ短ゲート化
されるため、０．２２μｍのゲートが作製される。
【００３０】このようにして作製した半導体装置は、ゲ
ート電極１１と低濃度の第１の半導体層６とを短絡ある
いは距離を制御性良く縮められるため、ゲートラグ等の
表面の影響を回避することができる。
ート電極１１と低濃度の第１の半導体層６とを短絡ある
いは距離を制御性良く縮められるため、ゲートラグ等の
表面の影響を回避することができる。
【００３１】ゲート電極１１と高濃度の第２の半導体層
８との距離は、第１のマスク層の選択エッチによる開口
の広げ巾と層厚に依存し自己整合的に形成できるため、
その距離を容易に制御することが可能となり、第２の半
導体層８との距離と濃度を設計することにより、高いド
レイン耐圧を保ちつつ、ソース抵抗を低減することがで
きる。
８との距離は、第１のマスク層の選択エッチによる開口
の広げ巾と層厚に依存し自己整合的に形成できるため、
その距離を容易に制御することが可能となり、第２の半
導体層８との距離と濃度を設計することにより、高いド
レイン耐圧を保ちつつ、ソース抵抗を低減することがで
きる。
【００３２】リセスの作製工程において、サイドエッチ
が入らないため横方向の作製精度は向上し、エッチング
深さ方向に関してもストッパー層で深さは決まるため、
しきい値電圧Ｖｔの制御性，均一性，再現性も向上す
る。プロセスがウェットプロセスのため装置が簡便であ
り、コスト的にも改善される。
が入らないため横方向の作製精度は向上し、エッチング
深さ方向に関してもストッパー層で深さは決まるため、
しきい値電圧Ｖｔの制御性，均一性，再現性も向上す
る。プロセスがウェットプロセスのため装置が簡便であ
り、コスト的にも改善される。
【００３３】本発明の実施形態では、ストッパー層とし
てＡｌＡｓを用いたが、ＧａＡｓとのエッチング選択比
が得られる範囲の組成のＡｌＧａＡｓでも構わない。エ
ッチング液の組成に関しても本実施形態では３：１を用
いたが、選択比や異方性が得られる範囲でこの限りでは
なく、バッファー液としてクエン酸アンモニウム等を加
えても構わない。またマスク層としてフォトレジストと
ＳｉＯ2を用いたが、ＳｉＯ2とＳｉＯNなど選択エッチ
可能なマスク材料を利用しても構わない。材料系につい
ても本実施形態はＡｌＧａＡｓ／ＩｎＧａＡｓ／ＧａＡ
ｓ系を例に取ったが、ＡｌＩｎＡｓ／ＧａＩｎＡｓ系
や、ＡｌＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＧａＰ系等にも
応用可能である。
てＡｌＡｓを用いたが、ＧａＡｓとのエッチング選択比
が得られる範囲の組成のＡｌＧａＡｓでも構わない。エ
ッチング液の組成に関しても本実施形態では３：１を用
いたが、選択比や異方性が得られる範囲でこの限りでは
なく、バッファー液としてクエン酸アンモニウム等を加
えても構わない。またマスク層としてフォトレジストと
ＳｉＯ2を用いたが、ＳｉＯ2とＳｉＯNなど選択エッチ
可能なマスク材料を利用しても構わない。材料系につい
ても本実施形態はＡｌＧａＡｓ／ＩｎＧａＡｓ／ＧａＡ
ｓ系を例に取ったが、ＡｌＩｎＡｓ／ＧａＩｎＡｓ系
や、ＡｌＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＧａＰ系等にも
応用可能である。
【００３４】
【発明の効果】以上説明したように本発明によれば、横
方向にはマスクで規定される（１１１）Ｂ面で決まり、
サイドエッチのほとんど入らないエッチングを行なうこ
とができ、深さ方向ではストッパー層でエッチング深さ
は決定されるので、エッチング時間にほとんど依存せず
にデバイスを作製できる。このため、しきい値電圧Ｖｔ
の制御性，均一性，再現性をも向上するさせることがで
きる。さらにプロセスがウェットプロセスのため、装置
が簡便であり、コスト的にも改善することができる。
方向にはマスクで規定される（１１１）Ｂ面で決まり、
サイドエッチのほとんど入らないエッチングを行なうこ
とができ、深さ方向ではストッパー層でエッチング深さ
は決定されるので、エッチング時間にほとんど依存せず
にデバイスを作製できる。このため、しきい値電圧Ｖｔ
の制御性，均一性，再現性をも向上するさせることがで
きる。さらにプロセスがウェットプロセスのため、装置
が簡便であり、コスト的にも改善することができる。
【００３５】デバイス特性としても、半導体装置はゲー
ト電極と低濃度半導体層とを短絡あるいは距離を制御性
良く縮められるため、ゲートラグ等の表面の影響を回避
することができる。
ト電極と低濃度半導体層とを短絡あるいは距離を制御性
良く縮められるため、ゲートラグ等の表面の影響を回避
することができる。
【００３６】また、ゲート電極と高濃度の半導体層との
距離は、マスク層の巾と層厚に依存し自己整合的に２段
リセスが容易に制御性良く形成できるため、高いドレイ
ン耐圧を保ちつつソース抵抗を低減することができる。
距離は、マスク層の巾と層厚に依存し自己整合的に２段
リセスが容易に制御性良く形成できるため、高いドレイ
ン耐圧を保ちつつソース抵抗を低減することができる。
【００３７】さらにゲートを（０１１）方向にとること
により、容易に短ゲート化を行えるため、デバイス特性
を向上させることができる。
により、容易に短ゲート化を行えるため、デバイス特性
を向上させることができる。
【図１】本発明の一実施形態に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図４】従来の製造方法を製造工程順に示す断面図であ
る。
る。
１ 基板 ２ バッファ層 ３ チャネル層 ４ ヘテロバリア層 ５ 第１のリセスエッチングストッパー層 ６ 第１の半導体層 ７ 第２のリセスエッチングストッパー層 ８ 第２の半導体層 ９ 第１のマスク層 １０ 第２のマスク層 １１ ゲート電極 １２ オーミック電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−97237（ＪＰ，Ａ) 特開 平２−188931（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (6)
- 【請求項１】 （１００）基板上に形成された半導体多
層構造を有する半導体装置であって、半導体多層構造
は、化合物半導体の導電層上に第１のリセスエッチング
ストッパー層を設け、該リセスエッチングストッパー上
に第１の半導体層を設け、該第１の半導体層上に第２の
リセスエッチングストッパー層を設け、該第２のリセス
エッチングストッパー層上に第２の半導体層を設けたも
のであり、当該半導体多層構造は前記第１の半導体層お
よび前記第２の半導体層の（１１１）Ｂ面を側面とする
２段のリセス形状を有し、下段のリセス底において前記
化合物半導体の導電層に接するゲート電極が（０１１）
方向に沿いかつ前記第２の半導体層とは間隙を持って前
記第１の半導体層上に載置されてなる半導体装置。 - 【請求項２】 前記第１および第２の半導体層として、
ＧａＡｓ，ＩｎＡｓ，ＡｌxＧａ1-xＡｓ（０≦x＜
１），ＡｌyＩｎ1-yＡｓ（０≦y＜１），ＩｎＰ，Ｇａ
Ｐ，およびこれらの化合物から構成される化合物半導体
を用いたものであることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 第１および第２のエッチングストッパー
層として、ＡｌＡｓ、あるいはＡｌxＧａ1-xＡｓの組成
より高いＡｌ組成のＡｌzＧａ1-zＡｓ（０＜z≦１），
ＡｌyＩｎ1-yＡｓより高いＡｌ組成のＡｌwＩｎ1-wＡｓ
（０＜w≦１）を用いたものであることを特徴とする請
求項１又は２に記載の半導体装置。 - 【請求項４】 マスク形成工程と、パターニング工程
と、第１の異方性エッチング工程と、第２の異方性エッ
チング工程とを含む、（１００）基板上に２段リセス形
状の半導体多層構造を有する半導体装置の製造方法であ
って、半導体多層構造は、化合物半導体の導電層上に設
けた第１のリセスエッチングストッパー層と、前記第１
のリセスエッチングストッパー上に設けた第１の半導体
層と、前記第１の半導体層上に設けた第２のリセスエッ
チングストッパー層と、前記第２のリセスエッチングス
トッパー層上に設けた第２の半導体層を有するものであ
り、マスク形成工程は、半導体多層構造上にエッチング
レートの異なる第１のマスク層と第２のマスク層を設け
る処理であり、パターニング工程は、第２のマスク層を
（０１１）に平行なゲート形状にパターニングを行い、
これを用いて第１のマスク層のパターニングを行う処理
であり、第１の異方性エッチング工程は、前記第１およ
び第２のマスク層を用いて第２の半導体層を第２のリセ
スエッチングストッパー層まで側面が（１１１）Ｂ面と
なるように異方性エッチングする処理であり、第２の異
方性エッチング工程は、開口部分のリセスエッチングス
トッパー層を除去し、さらに第１のマスク層の開口幅を
サイドエッチングにより選択的に広げた後に、第１およ
び第２のリセスエッチングストッパー層まで第２の半導
体層および第１の半導体層を側面が（１１１）Ｂ面とな
るように異方性エッチングを行う処理であることを特徴
とする半導体装置の製造方法。 - 【請求項５】 前記第２の異方性エッチング工程に引き
続き、前記第１および第２のエッチングストッパー層の
表面露出部分を除去し、前記第２のマスク層を用いて自
己整合的に前記化合物半導体の導電層に接続しかつ前記
第２の半導体層とは間隙を持つゲート電極を形成する工
程をさらに有する請求項４記載の半導体装置の製造方
法。 - 【請求項６】第１または第２の半導体層を異方性エッチ
ングする工程において、エッチング液としてクエン酸水
溶液と過酸化水素水の混合液からなるエッチング液を用
い、前記第１または第２のストッパー層に対して前記第
１または第２の半導体層が選択的にエッチング可能であ
り、かつ（１１１）Ｂ面のエッチング速度が小さくなる
条件でエッチングを行うことを特徴とする請求項４又は
５に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11139383A JP3039544B2 (ja) | 1999-05-20 | 1999-05-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11139383A JP3039544B2 (ja) | 1999-05-20 | 1999-05-20 | 半導体装置およびその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8139064A Division JPH09321063A (ja) | 1996-05-31 | 1996-05-31 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11354544A JPH11354544A (ja) | 1999-12-24 |
| JP3039544B2 true JP3039544B2 (ja) | 2000-05-08 |
Family
ID=15244046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11139383A Expired - Fee Related JP3039544B2 (ja) | 1999-05-20 | 1999-05-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039544B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003174039A (ja) | 2001-09-27 | 2003-06-20 | Murata Mfg Co Ltd | ヘテロ接合電界効果トランジスタ |
| JP5022603B2 (ja) * | 2006-01-18 | 2012-09-12 | 株式会社東芝 | 半導体装置の製造方法 |
-
1999
- 1999-05-20 JP JP11139383A patent/JP3039544B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11354544A (ja) | 1999-12-24 |
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