JPH09153556A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09153556A JPH09153556A JP7312921A JP31292195A JPH09153556A JP H09153556 A JPH09153556 A JP H09153556A JP 7312921 A JP7312921 A JP 7312921A JP 31292195 A JP31292195 A JP 31292195A JP H09153556 A JPH09153556 A JP H09153556A
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- Japan
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- photoresist
- forming
- concentration impurity
- oxide film
- mask
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Abstract
(57)【要約】
【課題】 ポリシリコンからなるソース／ドレイン領域
形成用マスク材を用いた場合、マスク材のパターニング
スる際に、オーバーエッチングにより、半導体基板が損
傷を受け、素子特性の劣化が起こるという問題がある。 【課題解決手段】 シリコン基板１上にフォトレジスト
を塗布し、所定の形状にパターニングした後、該パター
ニングされたフォトレジスト６をマスクにイオン注入
し、低濃度不純物領域７を形成する。次に、酸素プラズ
マを照射し、フォトレジスト６表面を酸素置換し、液相
成長法によって全面にシリコン酸化膜８を形成し、シリ
コン酸化膜８をエッチバックし、フォトレジスト６側壁
にサイドウォール９を形成する。次に、フォトレジスト
６及びサイドウォール９をマスクにイオン注入し、高濃
度不純物領域１０を形成する。
形成用マスク材を用いた場合、マスク材のパターニング
スる際に、オーバーエッチングにより、半導体基板が損
傷を受け、素子特性の劣化が起こるという問題がある。 【課題解決手段】 シリコン基板１上にフォトレジスト
を塗布し、所定の形状にパターニングした後、該パター
ニングされたフォトレジスト６をマスクにイオン注入
し、低濃度不純物領域７を形成する。次に、酸素プラズ
マを照射し、フォトレジスト６表面を酸素置換し、液相
成長法によって全面にシリコン酸化膜８を形成し、シリ
コン酸化膜８をエッチバックし、フォトレジスト６側壁
にサイドウォール９を形成する。次に、フォトレジスト
６及びサイドウォール９をマスクにイオン注入し、高濃
度不純物領域１０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有する半導体
装置の製造方法に関するものであり、特に、ソース／ド
レイン領域を形成した後、ゲート電極を形成する、例え
ば、フラット構造メモリセルからなる、マスクＲＯＭに
関するものである。
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有する半導体
装置の製造方法に関するものであり、特に、ソース／ド
レイン領域を形成した後、ゲート電極を形成する、例え
ば、フラット構造メモリセルからなる、マスクＲＯＭに
関するものである。
【０００２】
【従来の技術】従来、各種プログラム情報を書き込んで
利用するマスクＲＯＭは、集積度向上のため、メモリセ
ルトランジスタ構造にフラットセル構造を用いている。
半導体装置の微細化が進むにつれて、ホットキャリアに
よる素子特性の劣化に対する信頼性向上を図るため、ト
ランジスタのソース／ドレイン領域をＬＤＤ構造にする
必要がある。
利用するマスクＲＯＭは、集積度向上のため、メモリセ
ルトランジスタ構造にフラットセル構造を用いている。
半導体装置の微細化が進むにつれて、ホットキャリアに
よる素子特性の劣化に対する信頼性向上を図るため、ト
ランジスタのソース／ドレイン領域をＬＤＤ構造にする
必要がある。
【０００３】フラットセル構造のメモリセルは、フラッ
トセル構造のメモリセルの平面図である図２に示すよう
に、メモリセルトランジスタのビット線としてのソース
／ドレイン領域１をフォトリソグラフィによるレジスト
パターンをマスクに不純物を導入することで形成した
後、レジストパターンを除去し、ワード線２を薄いゲー
ト酸化膜を介して上記ソース／ドレイン領域１と交差し
て複数個形成することで構成されている。
トセル構造のメモリセルの平面図である図２に示すよう
に、メモリセルトランジスタのビット線としてのソース
／ドレイン領域１をフォトリソグラフィによるレジスト
パターンをマスクに不純物を導入することで形成した
後、レジストパターンを除去し、ワード線２を薄いゲー
ト酸化膜を介して上記ソース／ドレイン領域１と交差し
て複数個形成することで構成されている。
【０００４】このフラットセル構造のメモリセルトラン
ジスタのように、ソース／ドレイン領域１がワード線２
に対して、自己整合的に形成されない場合、トランジス
タをＬＤＤ構造とするには、ソース／ドレイン領域形成
用マスク材を用いて低濃度不純物領域を形成し、その
後、このマスク材にサイドウォールを形成し、マスク材
とサイドウォールとをマスクに高濃度不純物領域を形成
する。
ジスタのように、ソース／ドレイン領域１がワード線２
に対して、自己整合的に形成されない場合、トランジス
タをＬＤＤ構造とするには、ソース／ドレイン領域形成
用マスク材を用いて低濃度不純物領域を形成し、その
後、このマスク材にサイドウォールを形成し、マスク材
とサイドウォールとをマスクに高濃度不純物領域を形成
する。
【０００５】以下、従来の工程として、特開平４−１０
６５３号公報に示す具体例を図４を用いて説明する。
６５３号公報に示す具体例を図４を用いて説明する。
【０００６】まず、半導体基板１１に熱酸化膜１２を形
成し、ソース／ドレイン領域形成用マスクとして用いる
ポリシリコン膜１３をＣＶＤ法により堆積させる。その
後、フォトリソグラフィによりレジストパターン１９を
形成する（図４（ａ））。
成し、ソース／ドレイン領域形成用マスクとして用いる
ポリシリコン膜１３をＣＶＤ法により堆積させる。その
後、フォトリソグラフィによりレジストパターン１９を
形成する（図４（ａ））。
【０００７】次に、レジストパターン１９をマスクにポ
リシリコン膜１３をエッチングによりパターニングし、
このパターニングされたポリシリコン膜１３をマスクに
イオン注入により、低濃度不純物領域１４を形成する
（図４（ｂ））。
リシリコン膜１３をエッチングによりパターニングし、
このパターニングされたポリシリコン膜１３をマスクに
イオン注入により、低濃度不純物領域１４を形成する
（図４（ｂ））。
【０００８】次に、ＣＶＤ法によりポリシリコン膜を全
面に堆積させ、エッチバックし、パターニングされたポ
リシリコン膜１３の側壁にポリシリコンから成るサイド
ウォール１５を形成し（図４（ｃ））、イオン注入によ
り、高濃度不純物領域１６を形成する（図４（ｄ））。
面に堆積させ、エッチバックし、パターニングされたポ
リシリコン膜１３の側壁にポリシリコンから成るサイド
ウォール１５を形成し（図４（ｃ））、イオン注入によ
り、高濃度不純物領域１６を形成する（図４（ｄ））。
【０００９】次に、ポリシリコン膜１３及びサイドウォ
ール１５除去した後、熱酸化によりゲート絶縁膜１７を
形成し、その後、ポリシリコン膜１８からなるワード線
を、ソース／ドレイン領域を構成する低濃度不純物領域
１４及び高濃度不純物領域１６と交差して形成し（図４
（ｅ））、メモリセルトランジスタ間の素子分離とし
て、半導体基板１１と同じ導電型不純物を導入すること
で、フラットセル型メモリセルトランジスタをＬＤＤ構
造とすることができる。
ール１５除去した後、熱酸化によりゲート絶縁膜１７を
形成し、その後、ポリシリコン膜１８からなるワード線
を、ソース／ドレイン領域を構成する低濃度不純物領域
１４及び高濃度不純物領域１６と交差して形成し（図４
（ｅ））、メモリセルトランジスタ間の素子分離とし
て、半導体基板１１と同じ導電型不純物を導入すること
で、フラットセル型メモリセルトランジスタをＬＤＤ構
造とすることができる。
【００１０】
【発明が解決しようとする課題】しかしながら、図４に
示すような、従来技術によるＬＤＤ構造のフラットセル
型メモリセルトランジスタでは、ポリシリコンからなる
ソース／ドレイン領域形成用マスク材をエッチングにて
パターニングする必要がある。このエッチングにより生
じる寸法誤差により、トランジスタのチャネル長が変動
し、素子の特性劣化が起こるため、メモリセルの微細化
を図る上で問題となる。また、エッチングによるソース
／ドレイン領域形成用マスク材のパターニングの際や、
マスク材やサイドウォールを除去する際に、オーバーエ
ッチングにより、半導体基板が損傷を受け、素子特性の
劣化が起こるという問題がある。
示すような、従来技術によるＬＤＤ構造のフラットセル
型メモリセルトランジスタでは、ポリシリコンからなる
ソース／ドレイン領域形成用マスク材をエッチングにて
パターニングする必要がある。このエッチングにより生
じる寸法誤差により、トランジスタのチャネル長が変動
し、素子の特性劣化が起こるため、メモリセルの微細化
を図る上で問題となる。また、エッチングによるソース
／ドレイン領域形成用マスク材のパターニングの際や、
マスク材やサイドウォールを除去する際に、オーバーエ
ッチングにより、半導体基板が損傷を受け、素子特性の
劣化が起こるという問題がある。
【００１１】本発明は、パターニングされたフォトレジ
スト側壁に、イオン注入に際のマスクとして作用するサ
イドウォールを形成し、ＬＤＤ構造のトランジスタを有
する半導体装置の製造方法を提供することを目的とする
ものである。
スト側壁に、イオン注入に際のマスクとして作用するサ
イドウォールを形成し、ＬＤＤ構造のトランジスタを有
する半導体装置の製造方法を提供することを目的とする
ものである。
【００１２】
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は、半導体基板上に、低濃度不純物領域及
び高濃度不純物領域を有するソース／ドレイン領域を形
成した後、ゲート絶縁膜及びゲート電極を形成する半導
体装置の製造方法において、上記半導体基板上にフォト
レジストを塗布し、所定の形状にパターニングした後、
該パターニングされたフォトレジストをマスクにイオン
注入し、上記低濃度不純物領域を形成する工程と、酸素
プラズマを照射し、上記フォトレジスト表面を酸素置換
する工程と、液相成長法によって全面に絶縁膜を形成す
る工程と、上記絶縁膜をエッチバックし、上記フォトレ
ジスト側壁にサイドウォールを形成する工程と、上記フ
ォトレジスト及び上記サイドウォールをマスクにイオン
注入し、上記高濃度不純物領域を形成する工程とを有す
ることを特徴とするものである。
置の製造方法は、半導体基板上に、低濃度不純物領域及
び高濃度不純物領域を有するソース／ドレイン領域を形
成した後、ゲート絶縁膜及びゲート電極を形成する半導
体装置の製造方法において、上記半導体基板上にフォト
レジストを塗布し、所定の形状にパターニングした後、
該パターニングされたフォトレジストをマスクにイオン
注入し、上記低濃度不純物領域を形成する工程と、酸素
プラズマを照射し、上記フォトレジスト表面を酸素置換
する工程と、液相成長法によって全面に絶縁膜を形成す
る工程と、上記絶縁膜をエッチバックし、上記フォトレ
ジスト側壁にサイドウォールを形成する工程と、上記フ
ォトレジスト及び上記サイドウォールをマスクにイオン
注入し、上記高濃度不純物領域を形成する工程とを有す
ることを特徴とするものである。
【００１３】また、請求項２記載の半導体装置の製造方
法は、半導体基板上に、低濃度不純物領域及び高濃度不
純物領域を有するソース／ドレイン領域を形成した後、
ゲート絶縁膜及びゲート電極を形成する半導体装置の製
造方法において、イオン注入のチャネリング防止膜とし
て第１のシリコン酸化膜が形成された上記半導体基板上
にフォトレジストを塗布し、所定の形状にパターニング
した後、該パターニングされたフォトレジストをマスク
にイオン注入し、上記低濃度不純物領域を形成する工程
と、酸素プラズマを照射し、上記フォトレジスト表面を
酸素置換する工程と、液相成長法によって全面に第２の
シリコン酸化膜を形成する工程と、上記絶縁膜をエッチ
バックし、上記フォトレジスト側壁に上記第２のシリコ
ン酸化膜から成るサイドウォールを形成する工程と、上
記フォトレジスト及び上記サイドウォールをマスクにイ
オン注入し、上記高濃度不純物領域を形成する工程と、
上記第１のシリコン酸化膜及び第２のシリコン酸化膜を
同時に除去した後、上記ゲート絶縁膜及び上記ゲート電
極を形成する工程とを有することを特徴とするものであ
る。
法は、半導体基板上に、低濃度不純物領域及び高濃度不
純物領域を有するソース／ドレイン領域を形成した後、
ゲート絶縁膜及びゲート電極を形成する半導体装置の製
造方法において、イオン注入のチャネリング防止膜とし
て第１のシリコン酸化膜が形成された上記半導体基板上
にフォトレジストを塗布し、所定の形状にパターニング
した後、該パターニングされたフォトレジストをマスク
にイオン注入し、上記低濃度不純物領域を形成する工程
と、酸素プラズマを照射し、上記フォトレジスト表面を
酸素置換する工程と、液相成長法によって全面に第２の
シリコン酸化膜を形成する工程と、上記絶縁膜をエッチ
バックし、上記フォトレジスト側壁に上記第２のシリコ
ン酸化膜から成るサイドウォールを形成する工程と、上
記フォトレジスト及び上記サイドウォールをマスクにイ
オン注入し、上記高濃度不純物領域を形成する工程と、
上記第１のシリコン酸化膜及び第２のシリコン酸化膜を
同時に除去した後、上記ゲート絶縁膜及び上記ゲート電
極を形成する工程とを有することを特徴とするものであ
る。
【００１４】
【発明の実施の形態】以下、発明の実施の形態に基づい
て本発明について詳細に説明する。
て本発明について詳細に説明する。
【００１５】図１は本発明の一の実施の形態の半導体装
置の、図２におけるＡ−Ａ断面についての製造工程図で
あり、図３は液相成長法によって半導体基板上に絶縁膜
を形成する装置の概要を示す図である。図１及び図３に
おいて、１はビット線（ソース／ドレイン領域）、２は
ワード線（ゲート電極）、３はｐ型シリコン基板、４は
ｐ型不純物ウエル領域、５ａ、５ｂは熱酸化膜、６はレ
ジストパターン、７はソース／ドレイン領域を成すｎ型
低濃度不純物領域、８はシリコン酸化膜、９はサイドウ
ォール、１０はソース／ドレイン領域を成すｎ型高濃度
不純物領域、２１はウエハ処理槽、２２はウエハ、２３
はケイフッ化水素酸水溶液を循環させるポンプ、２４は
温調器、２５はフィルタ、２６はＡｌ（アルミニウム）
板、２７はＡｌ溶解槽を示している。
置の、図２におけるＡ−Ａ断面についての製造工程図で
あり、図３は液相成長法によって半導体基板上に絶縁膜
を形成する装置の概要を示す図である。図１及び図３に
おいて、１はビット線（ソース／ドレイン領域）、２は
ワード線（ゲート電極）、３はｐ型シリコン基板、４は
ｐ型不純物ウエル領域、５ａ、５ｂは熱酸化膜、６はレ
ジストパターン、７はソース／ドレイン領域を成すｎ型
低濃度不純物領域、８はシリコン酸化膜、９はサイドウ
ォール、１０はソース／ドレイン領域を成すｎ型高濃度
不純物領域、２１はウエハ処理槽、２２はウエハ、２３
はケイフッ化水素酸水溶液を循環させるポンプ、２４は
温調器、２５はフィルタ、２６はＡｌ（アルミニウム）
板、２７はＡｌ溶解槽を示している。
【００１６】次に、図１及び図３を用いて本発明の一の
実施の形態の半導体装置の製造工程を説明する。
実施の形態の半導体装置の製造工程を説明する。
【００１７】まず、半導体基板として、例えばｐ型シリ
コン基板３にｐ型不純物ウエル領域４を形成した後、ｐ
型シリコン基板３上に熱酸化により、イオン注入に対す
るチャネリング防止膜として薄い熱酸化膜（シリコン酸
化膜）５ａを形成し、しきい値電圧制御のためのイオン
注入を行う。その後、ｐ型シリコン基板３上に、フォト
レジストを塗布し、ビット線形成用のレジストパターン
６を形成する（図１（ａ））。
コン基板３にｐ型不純物ウエル領域４を形成した後、ｐ
型シリコン基板３上に熱酸化により、イオン注入に対す
るチャネリング防止膜として薄い熱酸化膜（シリコン酸
化膜）５ａを形成し、しきい値電圧制御のためのイオン
注入を行う。その後、ｐ型シリコン基板３上に、フォト
レジストを塗布し、ビット線形成用のレジストパターン
６を形成する（図１（ａ））。
【００１８】次に、レジストパターン６をマスクにし
て、例えば、リン等のｎ型不純物を、ドーズ量を１×１
０13〜１×１０14ｃｍ-2としてイオン注入し、ｎ型低濃
度不純物領域７を形成する（図１（ｂ））。
て、例えば、リン等のｎ型不純物を、ドーズ量を１×１
０13〜１×１０14ｃｍ-2としてイオン注入し、ｎ型低濃
度不純物領域７を形成する（図１（ｂ））。
【００１９】次に、ｐ型シリコン基板３表面を、酸素流
量が５００ＳＣＣＭ、圧力が０．５Ｔｏｒｒ、パワーが
７００Ｗの酸素プラズマ処理を数分間行うことにより、
レジストパターン６の表面を酸素で置換する。その後、
液相成長法によって、二酸化シリコン（ＳｉＯ2）を飽
和させたケイフッ化水素酸水溶液の入ったウエハ処理槽
２１内にウエハ２２を浸漬させ、反応促進剤のＡｌを添
加することで、約１００ｎｍ程度の膜厚のシリコン酸化
膜８の成膜を行う（図１（ｃ））。尚、反応促進剤とし
て、Ａｌを用いたが、ホウ酸等をもちいてもよい。この
とき、シリコン酸化膜８はＣＶＤ法を用いた場合に比
べ、レジストパターン６の側壁にも均一に所望の膜厚に
成膜される。
量が５００ＳＣＣＭ、圧力が０．５Ｔｏｒｒ、パワーが
７００Ｗの酸素プラズマ処理を数分間行うことにより、
レジストパターン６の表面を酸素で置換する。その後、
液相成長法によって、二酸化シリコン（ＳｉＯ2）を飽
和させたケイフッ化水素酸水溶液の入ったウエハ処理槽
２１内にウエハ２２を浸漬させ、反応促進剤のＡｌを添
加することで、約１００ｎｍ程度の膜厚のシリコン酸化
膜８の成膜を行う（図１（ｃ））。尚、反応促進剤とし
て、Ａｌを用いたが、ホウ酸等をもちいてもよい。この
とき、シリコン酸化膜８はＣＶＤ法を用いた場合に比
べ、レジストパターン６の側壁にも均一に所望の膜厚に
成膜される。
【００２０】次に、シリコン酸化膜８をエッチバック
し、レジストパターン６の側壁にサイドウォール９を形
成する。この際、シリコン基板３表面がオーバーエッチ
されることはないよう、シリコン酸化膜とシリコン基板
とのエッチングの選択比が十分とれるエッチング条件を
設定する。その後、レジストパターン６及びサイドウォ
ール９をマスクに、例えばヒ素等のｎ型不純物を１×１
０15〜１×１０16ｃｍ-2としてイオン注入し、ｎ型高濃
度不純物領域１０を形成する（図１（ｄ））。これによ
り、先の工程で形成されたｎ型低濃度不純物領域７をそ
の両端部に有するＬＤＤ構造のソース／ドレイン領域１
を所定の間隔で複数個違いに平行に形成できる。
し、レジストパターン６の側壁にサイドウォール９を形
成する。この際、シリコン基板３表面がオーバーエッチ
されることはないよう、シリコン酸化膜とシリコン基板
とのエッチングの選択比が十分とれるエッチング条件を
設定する。その後、レジストパターン６及びサイドウォ
ール９をマスクに、例えばヒ素等のｎ型不純物を１×１
０15〜１×１０16ｃｍ-2としてイオン注入し、ｎ型高濃
度不純物領域１０を形成する（図１（ｄ））。これによ
り、先の工程で形成されたｎ型低濃度不純物領域７をそ
の両端部に有するＬＤＤ構造のソース／ドレイン領域１
を所定の間隔で複数個違いに平行に形成できる。
【００２１】次に、プラズマアッシングにより、レジス
トパターン６を除去した後、フッ化水素酸水溶液によ
り、薄い熱酸化膜５ａを除去する。その際、サイドウォ
ール９も同時に除去される。その後、熱酸化により、熱
酸化膜（ゲート酸化膜）５ｂを形成し、例えば、ポリサ
イドから成るワード線２をソース／ドレイン領域１と交
差して、所定の間隔で複数個互いに平行に形成する（図
１（ｅ））。
トパターン６を除去した後、フッ化水素酸水溶液によ
り、薄い熱酸化膜５ａを除去する。その際、サイドウォ
ール９も同時に除去される。その後、熱酸化により、熱
酸化膜（ゲート酸化膜）５ｂを形成し、例えば、ポリサ
イドから成るワード線２をソース／ドレイン領域１と交
差して、所定の間隔で複数個互いに平行に形成する（図
１（ｅ））。
【００２２】その後、メモリトランジスタ間の素子分離
として例えば、ボロン等のｐ型不純物をイオン注入し、
プログラム情報の書き込みとして、フォトレジストをパ
ターニングして、所定のメモリトランジスタに、例え
ば、ボロン等のｐ型不純物をイオン注入し、しきい値を
変化させ、データを書き込むことで、マスクＲＯＭを形
成する。
として例えば、ボロン等のｐ型不純物をイオン注入し、
プログラム情報の書き込みとして、フォトレジストをパ
ターニングして、所定のメモリトランジスタに、例え
ば、ボロン等のｐ型不純物をイオン注入し、しきい値を
変化させ、データを書き込むことで、マスクＲＯＭを形
成する。
【００２３】以上、本発明の一の実施の形態について説
明したが、本発明は上述の実施の形態に限定されるもの
ではなく、本発明の技術的思想に基づく各種変形が可能
である。例えば、ｐ型シリコン基板に、ｐ型不純物ウエ
ル領域を形成せず、ｐ型シリコン基板に直接メモリセル
トランジスタを形成してもよい。また、マスクＲＯＭに
限らず、ＬＤＤ構造のソース／ドレイン領域を形成した
後、ゲート絶縁膜及びゲート電極を形成するものであれ
ば適用可能である。
明したが、本発明は上述の実施の形態に限定されるもの
ではなく、本発明の技術的思想に基づく各種変形が可能
である。例えば、ｐ型シリコン基板に、ｐ型不純物ウエ
ル領域を形成せず、ｐ型シリコン基板に直接メモリセル
トランジスタを形成してもよい。また、マスクＲＯＭに
限らず、ＬＤＤ構造のソース／ドレイン領域を形成した
後、ゲート絶縁膜及びゲート電極を形成するものであれ
ば適用可能である。
【００２４】
【発明の効果】以上、詳細に説明したように、本発明を
用い、ソース／ドレイン領域形成用マスク材として、フ
ォトリソグラフィによるレジストパターン及びこのレジ
ストパターンに形成された絶縁膜から成るサイドウォー
ルを用いることにより、ＬＤＤ構造のトランジスタを形
成でき、エッチングによるマスク材のパターニング工程
や除去工程を必要としないことから、エッチングによる
寸法誤差が生じず、半導体基板が損傷を受けることも避
けられる。また、直接レジストパターンにサイドウォー
ルを形成することができるので、別途マスク材を形成す
る工程が不要となる。
用い、ソース／ドレイン領域形成用マスク材として、フ
ォトリソグラフィによるレジストパターン及びこのレジ
ストパターンに形成された絶縁膜から成るサイドウォー
ルを用いることにより、ＬＤＤ構造のトランジスタを形
成でき、エッチングによるマスク材のパターニング工程
や除去工程を必要としないことから、エッチングによる
寸法誤差が生じず、半導体基板が損傷を受けることも避
けられる。また、直接レジストパターンにサイドウォー
ルを形成することができるので、別途マスク材を形成す
る工程が不要となる。
【００２５】また、請求項２記載の本発明を用いること
により、保護膜としてのシリコン酸化膜除去と同時に、
サイドウォールを成すシリコン酸化膜を除去するので、
工程数の低減が図れる。
により、保護膜としてのシリコン酸化膜除去と同時に、
サイドウォールを成すシリコン酸化膜を除去するので、
工程数の低減が図れる。
【図１】本発明の一の実施の形態の半導体メモリ素子の
製造工程図である。
製造工程図である。
【図２】フラットセル構造のメモリセルの平面図であ
る。
る。
【図３】液相成長法によって半導体基板上に絶縁膜を形
成する装置の概要を示す図である。
成する装置の概要を示す図である。
【図４】従来の半導体装置の製造工程図である。
１ ビット線（ソース／ドレイン領域） ２ ワード線（ゲート電極） ３ ｐ型シリコン基板 ４ ｐ型不純物ウエル領域 ５ａ、５ｂ 熱酸化膜 ６ レジストパターン ７ ｎ型低濃度不純物領域 ８ シリコン酸化膜 ９ サイドウォール １０ ｎ型高濃度不純物領域 ２１ ウエハ処理槽 ２２ ウエハ ２３ ケイフッ化水素酸水溶液を循環させるポンプ ２４ 温調器 ２５ フィルタ ２６ Ａｌ板 ２７ Ａｌ溶解槽
Claims (2)
- 【請求項１】 半導体基板上に、低濃度不純物領域及び
高濃度不純物領域を有するソース／ドレイン領域を形成
した後、ゲート絶縁膜及びゲート電極を形成する半導体
装置の製造方法において、 上記半導体基板上にフォトレジストを塗布し、所定の形
状にパターニングした後、該パターニングされたフォト
レジストをマスクにイオン注入し、上記低濃度不純物領
域を形成する工程と、 酸素プラズマを照射し、上記フォトレジスト表面を酸素
置換する工程と、 液相成長法によって全面に絶縁膜を形成する工程と、 上記絶縁膜をエッチバックし、上記フォトレジスト側壁
にサイドウォールを形成する工程と、 上記フォトレジスト及び上記サイドウォールをマスクに
イオン注入し、上記高濃度不純物領域を形成する工程と
を有することを特徴とする、半導体装置の製造方法。 - 【請求項２】 半導体基板上に、低濃度不純物領域及び
高濃度不純物領域を有するソース／ドレイン領域を形成
した後、ゲート絶縁膜及びゲート電極を形成する半導体
装置の製造方法において、 イオン注入のチャネリング防止膜として第１のシリコン
酸化膜が形成された上記半導体基板上にフォトレジスト
を塗布し、所定の形状にパターニングした後、該パター
ニングされたフォトレジストをマスクにイオン注入し、
上記低濃度不純物領域を形成する工程と、 酸素プラズマを照射し、上記フォトレジスト表面を酸素
置換する工程と、 液相成長法によって全面に第２のシリコン酸化膜を形成
する工程と、 上記絶縁膜をエッチバックし、上記フォトレジスト側壁
に上記第２のシリコン酸化膜から成るサイドウォールを
形成する工程と、 上記フォトレジスト及び上記サイドウォールをマスクに
イオン注入し、上記高濃度不純物領域を形成する工程
と、 上記第１のシリコン酸化膜及び第２のシリコン酸化膜を
同時に除去した後、上記ゲート絶縁膜及び上記ゲート電
極を形成する工程とを有することを特徴とする、半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7312921A JPH09153556A (ja) | 1995-11-30 | 1995-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7312921A JPH09153556A (ja) | 1995-11-30 | 1995-11-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09153556A true JPH09153556A (ja) | 1997-06-10 |
Family
ID=18035080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7312921A Pending JPH09153556A (ja) | 1995-11-30 | 1995-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09153556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313543B1 (ko) * | 1999-12-30 | 2001-11-07 | 박종섭 | 플랫 롬 제조방법 |
-
1995
- 1995-11-30 JP JP7312921A patent/JPH09153556A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100313543B1 (ko) * | 1999-12-30 | 2001-11-07 | 박종섭 | 플랫 롬 제조방법 |
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