KR20030094940A - 반도체 소자의 제조방법 - Google Patents

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KR20030094940A
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이병기
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 플래시 메모리 소자의 플로팅 게이트 전극 측벽에 폴리 실리콘 스페이서 형성을 위한 공정마진을 확보할 수 있는 반도체 소자의 제조 방법에 관한 것이다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 플래시 메모리 소자의 플로팅 게이트 형성방법에 관한 것이다.
일반적으로 플래시 메모리 소자에 있어서, 한 개의 셀을 소스, 드레인, 플로팅게이트 및 컨트롤 게이트로 구성된다. 반도체 기판 상에 다수의 셀을 형성하기 위해 플로팅 게이트를 형성하는 방법을 설명하면 다음과 같다.
도 1은 종래의 플로팅 게이트 전극을 형성하기 위한 개념도 이다.
도 1을 참조하면, 반도체 기판(10) 상에 폴리 실리콘(12)을 형성한 후 플로팅 전극 형성용 포토마스크(14)를 이용하여 선택영역들을 식각함으로써 다수의 플로팅 게이트가 얻어진다. 그러나 도 1과 같이 포토마스크를 베리어로 하여 플로팅 게이트를 형성하는 방법은 포토 마스크의 한계로 인해 플로팅 게이트간의 간격이 100㎚ 이하인 경우는 사용이 불가능하다.
이러한 한계를 극복하기 위해 포토레지스트 리플로우(PR Reflow) 공정을 적용하거나, 폴리 경사식각을 이용할 수 있으마, 포토 레지스터 리플로우 공정에 사용되는 장비는 매우 고가이고, 폴리 경사(Poly Slope)식각은 공정 조절이 어려운 문제점이 있다.
다른 방안으로써, 폴리 스페이서(Poly Spacer) 공정을 통하여 플로팅 게이트의 간격을 줄일 수 있다. 그러나, 종래의 폴리 실리콘 스페이서는 플로팅 게이트 전극용 폴리 실리콘 상부에 스페이서용 폴리 실리콘이 형성되기 때문에, 스페이서용 폴리 실리콘을 식각하기 위한 식각 목표를 조절하는 것이 어려운 문제점이 있었다. 즉, 과도 식각을 하게 되면 하부 플로팅 게이트 전극용 폴리 실리콘에 손상을 주게 되고, 이와 반대로 스페이서용 폴리 실리콘을 완전히 제거하지 못하게 되면 플로팅 게이트 전극용 폴리 실리콘 상부에 잔류하게 된다.
상술한 원인에 의해 전체적인 게이트 전극의 두께가 일정하게 패터닝 되지 못하고 편차가 발생하는 문제가 있다. 즉, 전체적인 반도체 소자의 어레이에서 보면, 일부의 게이트 전극 상부가 과도 식각되거나, 일부의 게이트 전극 상부에 스페이서용 실리콘이 잔류하게 된다. 이로써, 플래시 메모리 소자의 플로팅 게이트 전극 측벽에 폴리 실리콘 스페이서를 형성할 경우, 셀의 플로팅 게이트 형성을 위한 식각 마진을 감소시키고, 셀의 전기적 특성을 저하시키며, 셀간 커플링 비(Coupling Rate)의 차가 심하게 발생하는 문제가 있다. 또한, 실리콘 스페이서의 형상이 동일하게 패터닝 되지 못함에 따라, 실리콘 스페이서를 형성하는 목적인 플로팅 게이트 전극과 후속공정에 의해 형성되는 컨트롤 게이트 전극과의 접촉면적의 증가를 보장할 수 없다. 이로써, 단일 셀의 커플링비가 감소하여 셀의 동작특성이 나빠지는 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 게이트 전극용 실리콘을 증착한 다음 실리콘에 대하여 식각 선택비가 높은 베리어층을 증착함으로써, 후속 공정인 실리콘 스페이서 형성을 위한 식각 마진을 확보할 수 있다. 또한, 충분한 식각 마진을 이용하여 동일 형상의 실리콘 스페이서를 형성하게 됨으로써, 소자의 커플링 비를 증대시키고, 소자의 동작특성을 증대할 수 있다. 또한, 두께가 일정한 게이트 전극을 형성함으로써, 셀의 전기적 특성을 향상시키고, 셀간의 커플링 비의 차를 줄일 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 플로팅 게이트 전극을 형성하기 위한 개념도 이다.
도 2 내지 도 5는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 도 3의 게이트 전극 패턴의 다른 모양을 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판112 : 소자분리막
114 : 게이트 산화막12, 116, 122 : 실리콘층
118 : 베리어층120 : 플로팅 게이트 전극
124 : 실리콘 스페이서14 : 포토마스크
상기의 기술적 과제를 달성하기 위한 본 발명은 소자 분리막이 형성된 반도체 기판 상부에 게이트 산화막, 제 1 실리콘 및 실리콘과의 식각선택비가 높은 베리어층을 형성하는 단계와, 상기 베리어층, 상기 제 1 실리콘 및 상기 게이트 산화막을 패터닝하여 게이트 전극을 형성하는 단계와, 전체 구조 상부에 제 2 실리콘을 증착하는 단계와, 전면 식각공정을 실시하여 상기 게이트 전극 측벽에 실리콘 스페이서를 형성하는 단계 및 상기 베리어층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 실시예는 플래시 메모리 소자의 제조방법을 이용하여 설명하겠다.
도 2 내지 도 5는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한단면도들이다.
도 2를 참조하면, 반도체 기판(110)에 소자분리막(112)을 형성하여 반도체 기판(110)을 활성영역과 필드영역으로 정의한다. 게이트 산화막(Gate Oxide; 114)과 플로팅 게이트(120)용 제 1 실리콘층(116)을 순차적으로 증착한 다음 평탄화 한다.
제 1 실리콘층(116) 이라 함은 특별히 한정되지 않고 반도체 소자의 게이트 전극으로 사용될 수 있는 모든 실리콘을 단층 또는 다층으로 형성하는 것을 의미한다. 즉, 제 1 실리콘층(116)으로는 도프드(Doped) 폴리 실리콘, 언도프드(Undoped) 폴리 실리콘, 도프드 비정질 실리콘, 언도프트 비정질 실리콘 중 적어도 어느 하나를 사용하고 또한 상술한 실리콘에 이온 주입한 임플란티드(Implanted) 실리콘을 이용하여 형성한다.
평탄화된 제 1 실리콘층(116) 상부에 베리어층(Barrier Layer; 118)을 형성한다. 베리어층(118)은 특별히 한정되지 않고, 산화막 또는 질화막과 같은 실리콘과의 식각 선택비가 높은 물질을 단층 또는 다층으로 증착하여 형성한다. 이로써 후속공정에 의한 실리콘 스페이서 형성시 식각공정의 조절을 용이하게 할 수 있는 이점이 있다. 즉, 하부 제 1 실리콘층(116)과 상부의 제 2 실리콘층 사이에 위치한 실리콘과의 식각 선택비가 높은 베리어층(118)에 의해 실리콘 스페이서 형성시 제 1 실리콘층(116)의 손상 및 제 1 실리콘층(116) 상부에 제 2 실리콘층이 잔류하는 것을 방지할 수 있다. 본 실시예에서는 산화막을 이용하여 형성된 베리어층(118)에 관해 설명하겠다. 각 물질마다 조금씩의 차이는 있지만 산화막을 이용한베리어층(118)은 열산화 방법, 화학기상 증착법(Chemical Vapor Deposition; CVD), 물리기상 증착법(Physical Vapour Deposition; PVD), 저압 화학 증착법(Low Pressure CVD; LPCVD), 고압 화학 증착법(Atmospheric Pressure CVD; APCVD), 플라즈마 화학 증착법(Plasma Enhanced CVD; PECVD) 및 단원자층 화학 증착법(Atomic Layer CVD; ALCVD) 중 적어도 어느 하나를 이용하여 형성하되 특별히 한정되지 않고, 산화막을 증착할 수 있는 모든 방법에 의해 형성된다. 이때 베리어층(116)의 두께는 실리콘 스페이서 형성시 충분히 베리어 역할을 할 수 있는 50 내지 200Å의 두께로 증착한다. 만일 50Å보다 얇게 형성되면 후속식각공정에서 하부구조를 보호하는 베리어층(116)으로써 역할하기가 힘들게 되고, 200Å보다 두껍게 형성되면 베리어층(116)을 제거하기 위한 식각공정시 하부의 필드산화막도 함께 제거될 수 있다. 베리어층(116)으로써 동작하기 위한 가장 용이한 두께는 80 내지 120Å으로 형성하는 것이다.
도 6a 및 도 6b는 도 3의 게이트 전극 패턴의 다른 모양을 나타낸 단면도들이다.
도 3, 도 6a 및 도 6b를 참조하면, 포토리소그라피 공정을 이용하여 플로팅 게이트 전극(120)을 패터닝 한다. 이때 후속공정에 의해 형성되는 실리콘 스페이서에 의해 플로팅 게이트 전극(120) 패턴간의 간격을 충분히 줄일 수 있다. 또한 플로팅 게이트 전극(120) 패턴간격을 줄이기 위해 다양한 방법이 수행된다.
구체적으로, 종래의 리소그라피 공정을 실시하거나, 이를 응용한 감광막 리플로우 방법 또는 실리콘 슬로프(Slope) 식각방법을 이용할 수 있다. 먼저 종래의리소그라피 공정을 설명하면 다음과 같다. 베리어층(118) 상부에 감광막을 증착한 다음, 노광마스크를 이용한 노광과 현상공정을 실시하여 감광막 패턴(도시되지 않음)을 형성한다. 상기의 감광막 패턴을 식각마스크로 하여 반도체 기판(110)이 노출되도록 식각을 실시한다, 즉, 베리어층(118), 제 1 실리콘층(116) 및 게이트 산화막(114)을 순차적으로 식각함으로써, 플로팅 게이트 전극(120)을 패터닝한다. 다음으로, 이를 이용한 감광막 리플로우 방법을 설명하면, 상기의 감광막을 패터닝 한 후 약 100 내지 200℃의 온도에서 일정시간 열처리공정을 수행한다. 이로 인해 감광막패턴이 연화되어 흘러내리면서 패턴의 간격을 줄이게된다. 이때 패턴의 간격은 열처리 온도와 열처리 시간에 의해 결정할 수 있다. 다음으로, 실리콘 슬로프 식각방법은 상기의 감광막 패턴을 식각마스크로 하는 식각공정을 수행할 경우, 공정 변수를 조절하여 실리콘의 식각형상이 수직뿐만 아니라 일정한 각을 갖도록 식각하는 방법을 지칭한다. 이때 패터닝되는 플로팅 게이트 전극(120)의 형상이 수직 (Vertical)형상, 포지티브(Positive) 슬로프 형상 또는 네거티브(Negative) 슬로프 형상이 나타날 수 있다. 즉, 플로팅 게이트 전극 패턴의 단면을 보았을 때 직사각형 모양이면 수직형상(도 3 참조)이고, 위가 작고 아래가 큰 사다리꼴이면 포지티브 슬로프 형상(도 6b 참조)이며, 위가 크고 아래가 작은 사다리꼴이면 네거티브 슬로프 형상(도 6a 참조)이다. 상기 감광막으로는 포토레지스트를 포함하는 다양한 막을 지칭하는 것으로 빛에 의해 그 특성이 변하는 모든 막을 지칭한다.
도 4 및 도 5를 참조하면, 플로팅 게이트 전극(120)이 패터닝된 전체 구조 상부에 스페이서 형성용 제 2 실리콘층(122)을 증착한 다음 식각공정을 실시하여실리콘 스페이서(124)를 형성한다.
제 2 실리콘층(122)으로는 도프드 폴리 실리콘, 언도프드 폴리 실리콘, 도프드 비정질 실리콘, 언도프트 비정질 실리콘 중 적어도 어느하나를 사용하고 또한 상술한 실리콘에 이온 주입한 임플란티드 실리콘을 이용하여 형성한다. 또한 상기 식각공정은 제 2 실리콘층(122)과 베리어층(118)의 식각선택비가 높은 식각을 실시한다. 즉, 산화막으로 이루어진 베리어층(118)과 제 2 실리콘층(122)과의 식각선택비를 높게 하기 위해 Cl2와 O2의 혼합가스 또는 HBr과 O2의 혼합가스를 이용하여 식각한다. ICP(Inductively Coupled Plasma), ECR(Electron Cyclotron Resonance), RIE(Reactive Ion Etching) 타입의 플라즈마 소스를 사용하는 식각방법을 사용한다. 베리어층(118)에 의해 실리콘 스페이서(124) 형성을 위한 충분한 식각마진을 확보함에 따라 상술한 식각 방법 외의 다양한 식각방법을 이용하여 실리콘 스페이서(124)를 패터닝 할 수 있다.
플로팅 게이트 전극(120) 상부에 잔류하는 베리어층(118)을 습식 식각공정을 실시하여 제거한 다음 웨이퍼 세정공정을 실시한다. 이로써 게이트 전극과 그 측벽에 실리콘 스페이서를 형성할 수 있다.
상술한 바와 같이, 본 발명은 게이트 전극용 실리콘을 증착한 다음 실리콘에 대하여 식각 선택비가 높은 베리어층을 증착함으로써 공정인 실리콘 스페이서 형성을 위한 식각 마진을 확보할 수 있다.
또한, 베리어층으로 인한 다양한 식각을 실시함으로써, 동일한 형상의 다수의 게이트 전극 및 실리콘 스페이서를 형성할 수 있으며, 소자간의 커플링비의 차를 줄일 수 있다.
또한, 다양한 식각공정에 의해 게이트 전극 측벽에 형성되는 실리콘 스페이서의 두께 및 형상을 다양화 할 수 있고, 이로써 게이트 전극의 패턴간격을 줄일 수 있으며, 단일 소자의 커플링비를 높일 수 있다.
또한, 베리어층에 의해 실리콘 스페이서 형성을 위한 식각공정시 발생하는 게이트 전극의 손실을 방지함으로써 소자의 동작특성을 증대할 수 있다.

Claims (7)

  1. 소자 분리막이 형성된 반도체 기판 상부에 게이트 산화막, 제 1 실리콘 및 실리콘과의 식각선택비가 높은 베리어층을 형성하는 단계;
    상기 베리어층, 상기 제 1 실리콘 및 상기 게이트 산화막을 패터닝하여 게이트 전극을 형성하는 단계;
    전체 구조 상부에 제 2 실리콘을 증착하는 단계;
    전면 식각공정을 실시하여 상기 게이트 전극 측벽에 실리콘 스페이서를 형성하는 단계; 및
    상기 베리어층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 베리어층은 50 내지 200Å의 두께의 산화막 및 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 베리어층은 80 내지 120Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 산화막은 열산화 방법, 화학기상 증착법, 물리기상 증착법, 저압 화학 증착법, 고압 화학 증착법, 플라즈마 화학 증착법 및 단원자층 화학 증착법 중 적어도 어느 하나를 이용하여 형성하고, 질화막은 화학기상 증착법, 물리기상 증착법, 저압 화학 증착법, 고압 화학 증착법, 플라즈마 화학 증착법 및 단원자층 화학 증착법 중 적어도 어느하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 게이트 전극은 리소그라피 방법, 감광막 리플로우 방법 또는 실리콘 슬로프 식각방법에 의해 수직 형상, 포지티브 슬로프 형상 또는 네거티브 슬로프 형상으로 패터닝 되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 식각공정은 Cl2와 O2의 혼합가스 또는 HBr과 O2의 혼합가스를 이용하고, ICP, ECR, RIE 타입의 플라즈마 소스를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 실리콘은 도프드 폴리 실리콘, 언도프드 폴리 실리콘, 도프드 비정질 실리콘, 언도프트 비정질 실리콘 중 적어도 어느하나를 사용하고 또한 상술한 실리콘에 이온 주입한 임플란티드 실리콘을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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