CN1959960A - 用于在非易失性存储器件中设置凹陷沟道的制造方法和结构 - Google Patents

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CN1959960A CNA2006101432807A CN200610143280A CN1959960A CN 1959960 A CN1959960 A CN 1959960A CN A2006101432807 A CNA2006101432807 A CN A2006101432807A CN 200610143280 A CN200610143280 A CN 200610143280A CN 1959960 A CN1959960 A CN 1959960A
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Abstract

一种非易失性存储器件的制造方法，包括制备包括单元阵列区的半导体衬底。该方法还包括通过刻蚀该半导体衬底，在单元阵列中形成凹陷区。该方法包括，至少刻蚀部分该半导体衬底和形成不同深度的第一和第二沟槽，该半导体衬底部分地包括凹陷区，该第一和第二沟槽交叉该凹陷区以及互相连接。该方法包括，通过在第一和第二沟槽中填充绝缘材料，形成具有粗糙底部并限定有源区的器件隔离层。该方法包括，在包括凹陷区的有源区的半导体衬底上形成栅绝缘层，以及在该栅绝缘层上形成栅极结构，以填充该凹陷区，该栅极结构包括浮栅、栅间绝缘图形以及控制栅。

Description

用于在非易失性存储器件中设置凹陷沟道的制造方法和结构
技术领域
本公开涉及用于半导体存储器件的制造方法，更具体，涉及用于在非易失性存储器件中设置凹陷沟道的制造方法和结构。
该美国非临时专利申请根据35U.S.C.§119，要求2005年11月1日申请的韩国专利申请号2005-103866和2006年6月19日申请的韩国专利申请号2006-55061的优先级，因此将其全部内容引入作为参考。
背景技术
随着半导体器件的更高集成度，各种物理极限可能影响半导体器件的性能。例如，因为高集成密度，器件的沟道长度可能变得更短。器件的较短沟道长度可能导致诸如穿通效应的问题。为了克服这种与半导体器件的沟道长度相关的限制，已经研究了用于延伸高度集成的半导体器件中的沟道长度的各种结构和制造方法。
一个这种高度集成的半导体器件的例子包括凹陷沟道阵列晶体管(RCAT)。RCAT的结构包括侧壁和凹陷区。具体地，凹陷区的底部用作沟道区。
用于制造具有凹陷沟道的非易失性存储器件的常规方法如下。在半导体衬底中形成器件隔离层。该器件隔离层可以用来限定有源区。此外，限定的有源区可以包括用于半导体器件的沟道。具体地，在有源区中形成用于沟道的凹陷区。此外，该凹陷区可以具有小于有源区的宽度。因此，形成具有小于有源区尺寸的开口的光刻胶图形可能是有益的。具体，光刻胶图形的开口限定该凹陷区。
当为了半导体器件中的更高集成密度设置该公开的RCAT时，它遭受几个缺点。例如，随着半导体器件的集成度更高，精确地布置具有较小开口的光刻胶图形可能变得更困难。
此外，非易失性半导体器件的较高集成度也导致浮栅的宽度越窄。浮栅的窄宽度也可能引起许多问题。例如，窄浮栅可能具有不足的工艺余量，因为栅极减小的宽度。工艺余量中的这些减小可能使之难以补偿构图浮栅时发生的未对准。为了解决该问题，浮栅可以被布置为与器件隔离层自对准。在此情况下，器件隔离层被设计成具有对应于浮栅高度的高度。但是，在具有高表面的器件隔离层的结构中，实现用于凹陷区的精确光刻胶图形实际上可能是非常困难的。这是因为，由于这种物理极限，聚焦深度(DOF)余量变得更小。
本公开致力于克服与现有技术半导体器件相关的一个或多个问题。
发明内容
本公开的一个方面包括一种非易失性存储器件的制造方法。该方法包括，制备包括单元阵列区的半导体衬底。该方法还包括，通过刻蚀该半导体衬底，在单元阵列中形成凹陷区。此外，该方法包括，至少刻蚀部分半导体衬底和形成不同深度的第一和第二沟槽，该半导体衬底部分地包括凹陷区，第一和第二沟槽交叉该凹陷区，以及互相连接。该方法还包括，通过在第一和第二沟槽中填充绝缘材料，形成具有粗糙底部和限定有源区的器件隔离层。该方法还包括，在包括凹陷区的有源区的半导体衬底上形成栅绝缘层。该方法还包括，在栅绝缘层上形成栅极结构，以填充该凹陷区，该栅极结构包括浮动栅、栅间绝缘图形以及控制栅。
本公开的另一方面包括一种非易失性存储器件的制造方法。该方法包括，制备包括单元阵列区的半导体衬底。该方法还包括，在半导体衬底上形成衬垫氧化物层和第一硬掩模层。该方法还包括，通过构图单元阵列区中的第一硬掩模层和衬垫氧化物层，形成第一硬掩模图形和衬垫氧化物图形，该第一硬掩模图形互相平行形成并跨越半导体衬底，该衬垫图形形成在第一硬掩模图形之下。此外，该方法包括，通过使用第一硬掩模图形作为刻蚀掩模，通过构图该半导体衬底，在半导体衬底中形成多个凹陷区。该方法还包括，通过除去第一硬掩模图形，露出该衬垫氧化物图形。该方法还包括，形成多个第二硬掩模图形，以便多个第二硬掩模图形互相平行，并在露出衬垫氧化物图形的半导体衬底上交叉凹陷区。该方法还包括，刻蚀该衬垫氧化物图形和半导体衬底，以形成第一沟槽，通过使用第二硬掩模图形作为刻蚀掩模，在凹陷区的底部刻蚀半导体衬底，以形成比第一沟槽更深的第二沟槽。该方法还包括，通过在第一和第二沟槽中填充绝缘材料，形成具有粗糙底部和限定有源区的器件隔离层。该方法还包括，通过除去第二硬掩模图形和衬垫氧化物图形，露出包括邻近于器件隔离层的凹陷区的半导体衬底。此外，该方法包括，在露出的半导体衬底上形成栅绝缘层。该方法还包括在栅绝缘层上形成栅极结构，以填充凹陷区，每个栅极结构包括浮栅、栅间绝缘图形以及控制栅。
本公开的另一方面包括一种非易失性存储器件。该非易失性存储器件包括半导体衬底，该半导体衬底包括单元阵列区。该存储器件还包括，具有粗糙底部外形(profile)、在单元阵列区中交叉半导体衬底以及限定有源区的器件隔离层，该粗糙底部外形具有较浅和较深底部，其中该有源区包括凹陷区。该存储器件还包括有源区上的栅绝缘层。该存储器件还包括栅极结构，该栅极结构包括控制栅、栅间绝缘层以及栅绝缘层上的浮栅，其中沿凹陷区的外形保形地设置该栅绝缘层，以及浮栅被设置为填充该凹陷区。
本公开的另一方面包括一种非易失性存储器件。该存储器件包括，在半导体衬底中互相平行设置、限定有源区的器件隔离层。该存储器件还包括，在半导体衬底上交叉器件隔离层的多个平行字线。该存储器件还包括，插入字线和有源区之间的浮栅、插入字线和浮栅之间的栅间绝缘图形、插入浮栅和有源区之间的栅绝缘层，在字线的第一侧的有源区中设置的漏区，该漏区通过器件隔离层互相绝缘，通过在字线的第二侧使有源区互相连接而设置的公共源极线，该平行于字线，导电地连接到漏区、跨越字线的位线，其中浮栅下面的有源区包括凹陷区，其中沿凹陷区的外形保形地设置栅绝缘层，以及设置填充该凹陷区的浮栅，以及其中该器件隔离层沿位线具有粗糙的底部侧面，该底部侧面具有较浅和较深底部。
本公开的另一方面包括一种非易失性存储器件。该器件包括一半导体衬底。该器件还包括，在半导体衬底上互相平行形成、限定有源区的器件隔离层，互相平行，跨越有源区的连串(string)和接地选择线，在连串和接地线之间插入、跨越有源区的多个平行字线，在字线和有源区之间插入的第一浮栅，在字线和第一浮栅之间插入的第一栅间绝缘图形，在第一浮栅和有源区之间插入的第一栅绝缘层，在第二浮栅和有源区之间插入的第二栅绝缘层，导电地连接到邻近于选择线的有源区，交叉该选择线的位线，其中该选择线下面的有源区包括凹陷区，其中沿凹陷区的外形保形地设置第二栅绝缘层，以及其中该器件隔离层沿位线具有粗糙的底部外形，该底部外形具有较浅和较深底部。
附图说明
所包括的附图提供本公开的进一步理解，以及被引入并构成本说明书的一部分。该附图与说明书一起说明本公开的示例性实施例，用来说明本公开的原理。在图中：
图1至11是说明根据本发明的示例性公开实施例制造NOR-型非易失性存储器件的顺序工序步骤的透视图；
图12是沿图11的线I-I′的剖面图；
图13是说明根据本发明的示例性公开实施例的NOR-型非易失性存储器件的平面图；
图14A是说明根据本发明的另一示例性公开实施例的NOR-型非易失性存储器件的平面图；
图14B是沿图14A的线II-II′的剖面图；
图15A是说明根据本发明的另一示例性公开实施例的NOR-型非易失性存储器件的平面图；
图15B是沿图的线III-III′的剖面图；
图16A，17A，18A，19A，20A，21A以及22A是说明根据本发明的另一示例性公开实施例制造NAND型非易失性存储器件的顺序工序步骤的平面图；
图16B，17B，18B，19B，20B，21B以及22B分别是沿图16A，17A，18A，19A，20A，21A以及22A的线IV-IV′的剖面图；以及
图16C，17C，18C，19C，20C，21C以及22C分别是沿图16A，17A，18A，19A，20A，21A以及22A的线V-V′的剖面图。
具体实施方式
下面将参考附图更详细地描述本发明的示例性实施例。但是，本发明可以以多种不同的形式体现，不应该被认为局限于在此阐述的实施例。相反，提供这些实施例是为了本公开是彻底的和完全的，并将本发明的范围完全传递给所属领域的技术人员。
在图中，为了说明的清楚可以放大层和区域的尺寸。还应该理解当一个层(或薄膜)被称为在另一层或衬底“上”时，它可以直接在另一层或衬底上，或可也以存在插入层。此外，应当理解当一个层被称为在另一层“下面”时，它可以直接在下面，以及也可以存在一个或多个插入层。另外，还应当理解当一个层被称为在两个层“之间”时，它可以是两个层之间唯一的层，或也可以存在一个或多个插入层。相同的标记始终指相同的元件。
图1至11是说明根据示例性公开的实施例制造NOR-型非易失性存储器件的顺序工序步骤的透视图。
参考图1，在半导体衬底1上完全地淀积衬垫氧化物层(未示出)。此外，在该衬垫氧化物层上淀积第一硬掩模层(未示出)。第一硬掩模层可以由氮化硅、氮氧化硅或/和光刻胶组成。该半导体衬底1可以包括晶体硅，包括单元阵列区和外围电路区。在示例性实施例中，半导体衬底1对应于单元阵列区。
在第一硬掩模层上形成第一光刻胶图形(未示出)，包括限制凹陷沟道区的开口。此外，使用第一光刻胶图形作为刻蚀掩模，有选择地刻蚀第一硬掩模层，以形成第一硬掩模图形5。亦即，第一硬掩模图形5可以是通过光刻工序形成的光刻胶图形。在示例性实施例中，化学粘附(attachment)工艺可以用来进一步收缩被第一硬掩模图形5限定的开口的宽度(即，第一宽度W1)。详细地，当在形成第一硬掩模图形5之后，涂敷和热处理光刻胶材料时，光刻胶材料被粘附到第一硬掩模图形5的表面，同时向下收缩，以在由第一硬掩模图形5提供的空间形成开口，该开口的宽度小于第一宽度W1。此外，该硬掩模图形5本身可以通过光刻、刻蚀和/或化学粘附来完成。
图1的半导体器件还包括衬垫氧化物图形3。具体地，使用第一硬掩模图形5作为刻蚀掩模，有选择地刻蚀该衬垫氧化物层，以形成衬垫氧化物图形3。此外，在其下的半导体衬底1被刻蚀，以形成凹陷区7。这些凹陷区7具有低于半导体衬底1的表面2的底平面，具有第一宽度W1和第一深度D1。设置凹陷区7，用于通过后续工序步骤完成的凹陷沟道。
在示例性实施例中，可以互相平行布置多个凹陷区7。此外，在形成沟槽之前，在第一硬掩模层上形成第一光刻胶图形，第一硬掩模层在平坦的半导体衬底1上被平整。因为在形成该沟槽之前形成第一光刻胶图形，在半导体器件中可以包括用于DOF的足够余量。由此，可以精确地形成需要深度和宽度的凹陷区7。
参考图2，包括凹陷区7的半导体衬底1被氧化，以形成钝化氧化物层9。在凹陷区7的底部和侧壁上形成钝化氧化物层9。具体，在氧化过程中，在凹陷区7的底部与其侧壁会合的拐角处，钝化氧化物层9是圆润(rounded)的，如由封闭圆圈E所示。
参考图3，从半导体衬底1的顶部，除去第一硬掩模图形5。第一硬掩模图形5的去除可以通过使用各种化学制剂如磷酸来执行。此外，在第一硬掩模图形5的去除过程中，钝化氧化物层9和衬垫氧化物图形3可以防止半导体衬底1被刻蚀掉。
在除去第一硬掩模图形5之后，在所有半导体衬底1上淀积第二硬掩模层。有利地，形成第二硬掩模层，其厚度超过凹陷区7的宽度W1的一半(1/2)。此外，第二硬掩模层填充凹陷区7以及具有平坦表面。此外，在第二硬掩模层上形成第二光刻胶图形(未示出)。因为第二光刻胶图形被安放在具有平坦表面的第二硬掩模层上，因此DOF有足够的余量。DOF的该足够余量可以允许第二光刻胶图形的精确形成。
使用第二光刻胶图形作为刻蚀掩模，构图第二硬掩模层，以形成第二硬掩模图形11。具体地，形成互相平行的多个第二硬掩模图形11。此外，第二硬掩模图形交叉凹陷区7，并限定将通过后续工艺步骤安放器件隔离层的位置。此外，第二硬掩模图形11部分地填充凹陷区7。第二硬掩模图形11可以由各种化学制剂如氮化硅或氮氧化硅组成。因为正确地形成第二光刻胶图形，通过使用第二光刻胶图形作为刻蚀掩模，可以精确地形成第二硬掩模图形11。
参考图4，使用第二硬掩模图形11作为刻蚀掩模，刻蚀衬垫氧化物图形3、钝化氧化物层9以及半导体衬底1，以形成第一沟槽13和第二沟槽15。具体地，第一沟槽13具有第二深度D2。此外，连接第一沟槽的第二沟槽15具有第三深度D3。具体，通过开槽衬垫氧化物图形3下面的半导体衬底1形成第一沟槽13，同时通过开槽凹陷区7下面的半导体衬底1形成第二沟槽15。因此，第三深度D3对应于凹陷区7中的第一深度D1和第一沟槽13中的第二深度D2的总和。
接下来，参考图5，在所有半导体衬底1上形成用于器件隔离层的绝缘材料。具体地，形成其厚度大于第一沟槽13的宽度的1/2的绝缘材料。此外，该绝缘材料填充第一和第二沟槽13和15。绝缘材料可以以单层或多层形成，包含诸如热氧化物、氮化硅、氮氧化硅、高-密度等离子体(HDP)氧化物或硼磷硅玻璃(BPSG)。此外，绝缘材料被压平(或平整)为跟第二硬掩模图形11齐平，以形成器件隔离层17。该平整可以通过诸如化学-机械抛光(CMP)或深刻蚀工序来进行。通过第一和第二沟槽13和15使器件隔离层17的底部上的外形变粗糙。器件隔离层17限制单元阵列区中的有源区。此外，器件隔离层17的形成露出第二硬掩模图形11。
参考图6，从半导体衬底1除去第二硬掩模图形11。第二硬掩模图形11的去除可以通过使用化学制剂如磷酸来执行。在第二硬掩模图形11的去除时，在器件隔离层17的上侧壁上，在衬垫氧化物层3和凹陷区7中露出钝化氧化物层9。
参考图7，衬垫氧化物图形3和钝化氧化物层9被除去。衬垫氧化物图形3和钝化氧化物层9的去除通过化学制剂如氟酸来执行。此外，如果器件隔离层17由一种氧化物制成，那么在除去衬垫氧化物图形3和钝化氧化物层9的同时，器件隔离层17中的氧化物被部分地除去。衬垫氧化物图形3和钝化氧化物层9的去除导致半导体衬底1的表面2被露出。此外，通过除去钝化氧化物层9，在凹陷区7中还部分地露出半导体衬底1。尽管图7中未示出，但是钝化氧化物层9使凹陷区7的露出的下拐角圆润，如图2中的圆圈E所示。
参考图8，使用氧化工序在半导体衬底1的露出表面上形成栅绝缘层19。具体，沿凹陷区7的外形保形地形成栅绝缘层19。因为凹陷区7的拐角是圆润的，在凹陷区7的拐角栅绝缘层19也是圆润的。结果，它防止在非易失性存储器件的工作过程中，在其上集中电场。
参考图9，在半导体衬底1上淀积浮栅层(未示出)，填充器件隔离层之间的空间。此外，在浮栅层上执行平整工序，以形成浮栅图形21。此外，该平整工序露出器件隔离层17的上表面。因为浮栅图形21与器件隔离层17自对准，不可能有浮栅的未对准。没有浮栅的未对准可以提供具有足够工艺余量的半导体器件。在示例性实施例中，浮栅层可以由掺杂的多晶硅组成。此外，通过CMP、深刻蚀工序或任意其他这种工序进行平整工序。此外，在平整工序中，器件隔离层17用作平整停止层。
在完成平整之后，参考图10，器件隔离层17的露出上部可以部分地凹陷。该凹陷使器件隔离层17的高度低于浮栅图形的上表面。这种凹陷可以延长浮栅和控制栅之间的重叠面积。浮栅和控制栅之间的该重叠面积可以增加耦合效应，以及提高编程效率。该凹陷工序可以通过干法或湿法刻蚀操作来完成。在该凹陷工序之后，在半导体衬底1上淀积栅间绝缘层23。该栅间绝缘层23可以由氧化硅、氮化硅、氮氧化硅、氧化铪、氧化钽和/或氧化铝组成。在栅间绝缘层23的淀积之后，在栅间绝缘层23上淀积控制栅层25。控制栅层25可以由掺杂的多晶硅、钨、硅化钨和/或氮化钨组成。
图12说明沿图11的线I-I′的截面。参考图11和12，通过使用具有光刻胶图形(未示出)的刻蚀掩模有选择地刻蚀控制栅层25、栅间绝缘层23以及浮栅图形，光刻胶图形与凹陷区7重叠并交叉器件隔离层17。该选择性刻蚀产生栅图形26，每个包括字线WL(或控制栅25a)，控制栅25a下面的栅间绝缘图形23a以及栅间绝缘图形23a下面的浮栅21a。此外，浮栅21a填充凹陷区7。浮栅21a的宽度是第二宽度W2。浮栅的第二宽度W2可以与第一宽度W1相同或大于第一宽度W1，第一宽度W1是凹陷区7的宽度。此外，尽管未示出，但是可以在字线25a上形成帽盖图形。此外，还可以设置覆盖字线25a的侧壁的隔片。
参考图11，通过使用掩模图形(未示出)作为刻蚀掩模，除去相邻字线25a之间的器件隔离层17，可以部分地露出半导体衬底1。而且，通过使用字线25a作为离子注入掩模，杂质离子被注射(或注入)半导体衬底1中，以形成杂质区27。
图11或12所示的非易失性存储器件可以对应于NOR-型非易失性存储器件，在图13中示出了其平面图。亦即，图11的非易失性存储器件可以是从图13的部分A所取的透视图，而图12可以是沿图13的线I-I′的截面。但是，在其它图中不可能示出在一个图中示出的某些特征。例如，图11和12没有示出图13所示的位线接触BLC和位线BL。在图11和12中，在相邻字线25a之间放置的杂质区27对应于图13中所示的公共源极线CSL。
现在将参考图11和13描述使用上述处理方法制造的NOR-型非易失性存储器件的结构。布置互相平行的多个器件隔离层17，限制半导体衬底1中的有源区。此外，布置互相平行的多个字线(WL)25a，以便它们跨越被器件隔离层17限定的有源区。布置在一个字线和其相邻字线之间的有源区中的一个杂质区27对应于公共漏极区(未示出)。另一个杂质区27，布置在一个字线和其相邻字线之间的有源区中，对应于公共源极线CSL。
此外，如图13所示，在公共漏极区中布置位线接触BLC。此外，在公共漏极区上，布置互相平行的多个位线BL，以与位线接触BLC接触和交叉字线(WL)25a。通过在字线(WL)25a下面，沿位线BL，包括较浅和较深底部13和15，使器件隔离层17的底部外形变粗糙。在示例性实施例中，器件隔离层17的较深底部15位于凹陷区7周围。因为器件隔离层17的较深底部15的深度与凹陷区7一致，在NOR-型非易失性存储器件的工作过程中，它们可以防止漏电流通过器件隔离层17流向相邻单元。
因此，因为在完成用于沟道的凹陷区之后，形成用于器件隔离层的沟槽，可以提供比半导体器件制造的常规方法更好的DOF余量。此外，该公开方法可以用来形成凹陷区，与常规方法相比更精确。此外，因为浮栅与器件隔离层自对准，该公开方法可以防止出现浮栅的未对准的问题。本公开的方法中提供的DOF余量的数量以及不发生未对准可以增加NOR-型非易失性存储器件的可靠性。
另一方面，可以如图14A和15A所示修改图11至13所示的NOR-型非易失性存储器件。具体地，图14A是说明根据另一示例性公开实施例的NOR-型非易失性存储器件的平面图。此外，图14B是沿图14A的线II-II′的剖面图。类似地，图15A是说明根据本发明的另一示例性公开实施例的NOR-型非易失性存储器件的平面图，以及图15B是沿图的线III-III′的剖面图。
参考图14A和14B，在公共源极线CSL上布置用于施加电压到公共源极线CSL的公共源极线接触CSLC。此外，字线WL朝着公共源极线接触CSLC凹入(concave)，围绕公共源极线接触CSLC。换句话说，字线WL邻近公共源极线接触CSLC，以及具有朝着公共源极线接触CSLC的方向凹入的字线侧壁25b。当形成公共源极线接触CSLC，通过延长字线之间的间隔，该结构特征可以保证适当的工艺余量。此外，在图14A和14B所示的NOR-型非易失性存储器件中，凹陷区7也被布置在邻近于公共源极线接触CSLC的字线WL下面。而且，邻近于公共源极线接触CSLC的字线WL下面的凹陷区7也配置有沿凹入的侧壁25b朝着公共源极线接触CSLC的方向凹入的侧壁。附加地，即使在邻近于公共源极线接触CSLC的器件隔离层17下面也存在较深的底部15。为此，较深底部15的侧壁的某些部分沿外形弯曲。由此，较深底部15的侧壁连接凹陷区7的侧壁，如图14A的平面图所示。图14A和14B中所示的器件的其他结构特征与参考图11至13所示的NOR-型非易失性存储器件相同。
用于制造具有图14A和14B所示结构的NOR-型存储器件的过程类似于上述参考图1至11的过程，除了少许差异之外。例如，凹陷区7形成有连接到较深底部15的侧壁外形，如图14A所示。而且，为了完成如图14A所示的凹陷区7的外形，硬掩模图形5需要具有对应于凹陷区7的外形。尽管硬掩模图形可以使用任意制造工序来形成，但是硬掩模图形5有利地通过化学粘附工序来形成。
另一方面，参考图15A和15B，尽管在邻近于公共源极线接触CSLC的区域处，字线WL朝着公共源极线接触CSLC的方向凹入，如图14A，但是在字线WL下面的有源区中可以没有凹陷区。此外，邻近于公共源极线接触CSLC的器件隔离层17未包括具有如图14A所示的弯曲侧壁的较深底部15。相反，在图15A所示的NOR-型非易失性存储器件中，较深底部15成直线连接凹陷区7，以及仅仅位于字线WL的线性部分下面。因此，如图15B所示，邻近于公共源极线接触CSLC的器件隔离层17用粗糙的底部外形配置，分别具有较浅和较深底部13和15。
用于制造具有图15A和15B所示结构的NOR-型存储器件的过程类似于上述参考图1至11的过程，除了少许差异之外。例如，凹陷区7形成有用线连接到较深底部15的侧壁外形，如图14A所示。而且，为了完成如图14A所示的凹陷区7的线性外形，(图1的)硬掩模图形5需要具有对应于凹陷区7的外形。硬掩模图形5有利地通过使用光刻工序来形成。
另一示例性公开的实施例包括用于NAND型存储器件的改进。图16A，17A，18A，19A，20A，21A以及22A是说明用于制造示例性公开的NAND型非易失性存储器件的连续工序步骤的平面图。此外，图16B，17B，18B，19B，20B，21B以及22B分别是沿16A，17A，18A，19A，20A，21A以及22A的线IV-IV′的剖面。而且，图16C，17C，18C，19C，20C，21C以及22C分别是沿16A，17A，18A，19A，20A，21A以及22A的线V-V′的剖面。
参考图16A，16B以及16C，在半导体衬底100上完全地淀积衬垫氧化物层(未示出)。在示例性实施例中，半导体衬底100被图示为对应于单元阵列区。在衬垫氧化物层的淀积之后，在氧化物层上淀积第一硬掩模层(未示出)。第一硬掩模层可以包括氮化硅或氮氧化硅。此外，在第一硬掩模层上布置第一光刻胶图形(未示出)，包括限制凹陷沟道区的开口。附加地，使用第一光刻胶图形用于刻蚀掩模，有选择地刻蚀第一硬掩模层，以形成第一硬掩模图形104。然后使用第一硬掩模图形104用于刻蚀掩模，有选择地刻蚀衬垫氧化物层，以形成衬垫氧化物图形102。此外，在其下的半导体衬底100被刻蚀，以形成第一宽度W1和第一深度D1的凹陷区106。设置凹陷区106，用于接地和连串选择线的凹陷沟道。具体地，布置互相平行的凹陷区106。因为，在形成沟槽之前，在具有平坦表面的第一硬掩模层上形成第一光刻胶图形，在公开的半导体器件中为DOF提供足够的余量。因此，可以精确地形成具有需要深度和宽度的凹陷区106。
参考图17A，17B和17C，包括凹陷区106的半导体衬底100被氧化，以在凹陷区106的底部和侧壁上形成钝化氧化物层108。在氧化过程中，在凹陷区106的底部与其侧壁与会合的拐角处，钝化氧化物层108是圆润的，如由封闭圆圈E所示。此时，第一硬掩模图形104被除去。第一硬掩模图形104的去除可以通过使用各种化学制剂如磷酸来执行。在第一硬掩模图形104的去除过程中，钝化氧化物层108和衬垫氧化物图形102可以防止半导体衬底100被刻蚀掉。在除去第一硬掩模图形104之后，形成第二硬掩模图形110，以限定器件隔离层。布置互相平行的多个第二硬掩模图形110，以便它们交叉凹陷区106，以及在后续工序步骤中设置器件隔离层的区域处，露出钝化氧化物层108以及衬垫氧化物层102。
使用第二硬掩模图形110作为刻蚀掩模，刻蚀其下的衬垫氧化物图形102、钝化氧化物层108以及半导体衬底100，以形成第二深度D2的第一沟槽112和第三深度D3的第二沟槽114，第二沟槽114连接第一沟槽112。具体地，通过开槽衬垫氧化物图形102下面的半导体衬底100形成第一沟槽112，同时通过开槽凹陷区106下面的半导体衬底100形成第二沟槽114。因此，第三深度D3对应于凹陷区106中的第一深度D1和第一沟槽112中的第二深度D2的总和。
接下来，参考图18A，18B和18C，在半导体衬底100上形成用于器件隔离层的绝缘材料。该绝缘材料被淀积有大于第一沟槽112的1/2宽度的厚度，并填充第一和第二沟槽112和114。此外，该绝缘材料可以以单层或多层形成。该绝缘材料可以包括大量材料。这些材料可以包括，例如，热氧化物、氮化硅、氮氧化硅、高密度等离子体(HDP)氧化物或硼磷硅玻璃(BPSG)。
而且，绝缘材料被压平(或平整)为跟第二硬掩模图形110齐平，以形成器件隔离层116。在示例性实施例中，器件隔离层116限制单元阵列区中的有源区。此外，该器件隔离层116形成为它露出第二硬掩模图形110。而且，分别通过第一和第二沟槽112和114使器件隔离层116的底部上的外形变粗糙。
参考图19A，19B和19C，第二硬掩模图形110被除去。第二硬掩模图形110的去除可以通过使用化学制剂如磷酸来执行。通过第二硬掩模图形110的去除，露出器件隔离层116的上侧壁、衬垫氧化物图形102以及钝化氧化物层108。此外，衬垫氧化物图形102和钝化氧化物层108也被除去。衬垫氧化物图形102和钝化氧化物层108的去除通过化学制剂如氟酸来执行。衬垫氧化物图形102和钝化氧化物层108的去除露出半导体衬底100的表面。
此后，进行氧化工序，在半导体衬底100的露出表面上形成栅绝缘层118。具体地，沿凹陷区106的外形保形地形成栅绝缘层118。因为凹陷区106的拐角是圆润的，在凹陷区106的拐角栅绝缘层118也是圆润的。接下来，在半导体衬底100上淀积浮栅层(未示出)，填充器件隔离层106之间的空间。此外，通过平整工序平整该浮栅，以形成浮栅图形120。浮栅图形120的这些形成露出器件隔离层116的上表面。
此后，参考图20A，20B和20C，器件隔离层116的上部被部分地凹陷。此外，在半导体衬底100上淀积栅间绝缘层122。然后，有选择地刻蚀掉栅间绝缘层122，以部分地露出浮栅图形120和器件隔离层116。这些露出的浮栅图形120，在NAND型非易失性存储器件的单元阵列中，形成连串和接地选择线的浮栅。
接下来，参考图21A，21B和21C，在半导体衬底100上层叠控制栅层124和帽盖层126。然后，帽盖和控制栅层、栅间绝缘层122以及浮栅图形120被刻蚀，以分别完成接地和连串选择线GSL和SSL，以及字线WL。每个GSL，SSL以及WL包括控制栅124、控制栅124下面的栅间绝缘图形122a以及栅间绝缘图形122a下面的浮栅120a。具体地，在接地和连串选择线GSL和SSL中，形成宽度比选择线本身的宽度更窄的栅间绝缘图形122a。栅间绝缘图形122a的该窄宽度使控制栅124与浮栅120a接触。控制栅124和浮栅120a之间的接触可以防止从选择线的光编程增加阈值电压。此外，形成选择线的浮栅120a，以填充凹陷区106。在示例性实施例中，浮栅的宽度，即，第二宽度W2可以等于或大于凹陷区106的宽度，即，第一宽度W1。另外，第二宽度W2可以小于第一宽度W1。
尽管在示例性实施例中，在字线(WL)124下面不布置凹陷区106，但是所属领域的技术人员可以理解它们也可以形成在字线下面。
参考图22A，22B和22C，使用线WL，SSL和GSL作为离子注入掩模，杂质离子被注入到有源区中，以形成杂质区132。注入的杂质离子形成杂质区132，根据位置种类和浓度而变化。然后，在线WL，SSL和GSL的侧壁上形成隔片130。有利地，隔片130可以由选自氮化硅、氧化硅和氮氧化硅的至少一种材料形成。此外，在半导体衬底100上淀积层间绝缘层134。此外，在半导体衬底100上形成公共源极线(CSL)136。该CSL136通过相邻的接地选择线GSL之间的层间绝缘层134与杂质区132接触。而且，在半导体衬底100上也形成位线接触(BLC)138。该BLC138通过相邻的连串选择线SSL之间的层间绝缘层134与杂质区132接触。此外，在层间绝缘层134上形成位线(BL)140。具体，BL 140与位线接触138接触并交叉线WL，SSL和GSL。
如图22A，22B和22C所示，在根据上述过程制造的示例性公开NAND型非易失性存储器件中，布置互相平行的多个器件隔离层116。在半导体存储器件100中，这些多个器件隔离层116限定有源区。此外，该连串和接地选择线SSL和GSL分别被互相平行地布置，以便交叉被器件隔离层116限定的有源区。而且，多个字线WL也被互相平行地布置，以及布置在选择线SSL和GSL之间。
此外，也如图22A，22B和22C所示，公开的器件包括杂质区132。这些杂质区132被布置在相邻接地选择线GSL之间并通过公共源极线(CSL)136互相连接。此外，在相邻的连串选择线SSL之间的杂质区132上布置位线接触(BLC)138。这些位线接触(BLC)138与位线(BL)140接触，位线(BL)140交叉线WL，SSL和GSL。这里，沿选择线SSL和GSL下面的位线BL使器件隔离层116的底部外形变粗糙。
在使用半导体快闪存储器的任意元件中可以使用本公开的NAN型非易失性存储器件。因为在完成用于沟道的凹陷区之后形成用于本公开的器件中的器件隔离层的沟槽，使之可以容易保证DOF的充分余量。此外，通过在完成凹陷沟道之后形成沟槽，可以更精确地形成凹陷沟道。此外，因为浮栅与器件隔离层自对准，可以防止或减小浮栅和器件隔离层之间的未对准。这些特征可以帮助制造更可靠的NAND型非易失性存储器件。
以上公开的内容被认为是说明性的，而不是限制性的，以及附加权利要求是用来覆盖属于本发明的真正精神和范围的所有这种改进、增强及其他实施例。因此，在法律允许的最大程度，本公开的范围由下列权利要求和它们的等效权利的最宽可允许解释来决定，以及不应该被上文的详细描述约束或限制。

Claims (23)

1.一种非易失性存储器件的制造方法，包括：
制备包括单元阵列区的半导体衬底；
通过刻蚀该半导体衬底，在单元阵列区中形成凹陷区；
刻蚀至少部分半导体衬底和形成不同深度的第一和第二沟槽，该部分半导体衬底部分地包括凹陷区，该第一和第二沟槽交叉该凹陷区以及互相连接；
通过在第一和第二沟槽中填充绝缘材料，形成具有粗糙底部和限定有源区的器件隔离层；
在包括凹陷区的有源区的半导体衬底上形成栅绝缘层；以及
在栅绝缘层上形成栅极结构，以填充该凹陷区，该栅极结构包括浮栅、栅间绝缘图形以及控制栅。
2.如权利要求1所述的方法，其中该第一和第二沟槽比凹陷区更深，以及第二沟槽比第一沟槽更深。
3.如权利要求2所述的方法，其中该第二沟槽的深度对应于凹陷区和第一沟槽的深度总和。
4.如权利要求1所述的方法，还包括：
在形成第一和第二沟槽之前，通过氧化包括该凹陷区的半导体衬底，在凹陷区中的底部和侧壁上形成钝化氧化物层；以及
在形成栅绝缘层之前，除去该钝化氧化物层，以使凹陷区中的底部和侧壁之间的拐角变圆润。
5.如权利要求1所述的方法，其中在栅绝缘层上形成栅极结构包括：
在包括栅绝缘层的所有半导体衬底上形成浮栅层；
通过平整该浮栅层，露出器件隔离层的上表面和形成邻近于器件隔离层的浮栅图形；
使器件隔离层的上部部分地凹陷；
形成栅间绝缘层；
形成控制栅层；以及
通过构图控制栅层、栅间绝缘层以及浮栅图形形成栅极结构。
6.如权利要求5所述的方法，还包括：
在形成控制栅层之前，通过部分地刻蚀该栅间绝缘层，部分地露出该浮栅图形，
其中该栅间绝缘图形的宽度小于控制栅，以及浮栅与控制栅接触。
7.一种非易失性存储器件的制造方法，包括：
制备包括单元阵列区的半导体衬底；
在该半导体衬底上形成衬垫氧化物层和第一硬掩模层；
通过构图第一硬掩模层和衬垫氧化物层，在单元阵列区中形成第一硬掩模图形和衬垫氧化物图形，第一硬掩模图形互相平行地形成并跨越半导体衬底，该衬垫氧化物图形形成在第一硬掩模图形之下；
通过使用第一硬掩模图形作为刻蚀掩模，通过构图该半导体衬底，在半导体衬底中形成多个凹陷区；
通过除去第一硬掩模图形，露出衬垫氧化物图形；
形成多个第二硬掩模图形，以便该多个第二硬掩模图形互相平行并在露出衬垫氧化物图形的半导体衬底上交叉凹陷区；
刻蚀衬垫氧化物图形和半导体衬底，以形成第一沟槽，并通过使用第二硬掩模图形作为刻蚀掩模，在凹陷区的底部刻蚀半导体衬底，以形成比第一沟槽更深的第二沟槽；
通过在第一和第二沟槽中填充绝缘材料，形成具有粗糙底部和限定有源区的器件隔离层；
通过除去第二硬掩模图形和衬垫氧化物图形，露出包括邻近于器件隔离层的凹陷区的半导体衬底；
在露出的半导体衬底上形成栅绝缘层；以及
在栅绝缘层上形成栅极结构，以填充凹陷区，每个栅极结构包括浮栅、栅间绝缘图形以及控制栅。
8.如权利要求7所述的方法，其中该第二沟槽的深度对应于该凹陷区和该第一沟槽的深度总和。
9.如权利要求7所述的方法，还包括：
在形成凹陷区之后，通过氧化半导体衬底，在凹陷区中的底部和侧壁上形成钝化氧化物层，
除去钝化氧化物层，以使凹陷区中的底部和侧壁之间的拐角变圆润。
10.如权利要求7所述的方法，其中在栅绝缘层上形成栅极结构包括：
在包括栅绝缘层的所有半导体衬底上形成浮栅层；
通过平整该浮栅层，露出器件隔离层的上部和形成邻近于器件隔离层的浮栅图形；
使器件隔离层的上部部分地凹陷；
形成栅间绝缘层；
形成控制栅层；以及
刻蚀控制栅层、栅间绝缘层以及浮栅图形，以形成包括交叉器件隔离层的控制栅、控制栅下面的栅间绝缘图形以及在栅间绝缘图形下面布置并邻近于器件隔离层的浮栅的栅极结构。
11.如权利要求10所述的方法，还包括：
在形成控制栅层之前，通过刻蚀该栅间绝缘层，部分地露出浮栅图形，
其中该栅间绝缘图形的宽度小于控制栅，以及浮栅与控制栅接触。
12.一种非易失性存储器件，包括：
包括单元阵列区的半导体衬底；
器件隔离层，具有粗糙的底部外形，该底部外形具有较浅和较深底部、交叉单元阵列区中的半导体衬底、并限定有源区，其中该有源区包括凹陷区；
有源区上的栅绝缘层；以及
包括控制栅、栅间绝缘层以及栅绝缘层上的浮栅的栅极结构，其中沿凹陷区的外形保形地设置该栅绝缘层，以及浮栅被设置来填充该凹陷区。
13.如权利要求12所述的非易失性存储器件，其中该栅间绝缘图形的宽度小于控制栅，以及该浮栅与控制栅接触。
14.如权利要求12所述的非易失性存储器件，其中该器件隔离层中的较浅和较深底部之间的差值对应于凹陷区的深度。
15.一种非易失性存储器件，包括：
在半导体衬底中互相平行设置、限定有源区的器件隔离层；
在半导体衬底上交叉器件隔离层的多个平行字线；
在字线和有源区之间插入的浮栅；
在字线和浮栅之间插入的栅间绝缘图形；
在浮栅和有源区之间插入的栅绝缘层；
在字线的第一侧的有源区中设置的漏区，该漏区通过器件隔离层互相隔离；
通过在字线的第二侧使有源区互相连接而设置的公共源极线，该公共源极线平行于字线；以及
导电地连接到漏区、跨越字线的位线，
其中浮栅下面的有源区包括凹陷区，
其中沿凹陷区的外形保形地设置该栅绝缘层，以及该浮栅被设置为填充该凹陷区，
其中该器件隔离层沿位线具有粗糙的底部外形，该底部外形具有较浅和较深底部。
16.如权利要求15所述的非易失性存储器件，其中该器件隔离层中的较浅和较深底部之间的差值对应于凹陷区的深度。
17.如权利要求15所述的非易失性存储器件，其中该凹陷区和器件隔离层的较深底部被布置在字线下面。
18.如权利要求15所述的非易失性存储器件，还包括：
与公共源极线接触的公共源极接触，
其中该字线邻近于公共源极线接触，并具有朝着公共源极线接触方向凹入的侧壁。
19.如权利要求18所述的非易失性存储器件，其中该凹陷区延伸至邻近于公共源极线接触的字线下面，以及具有沿字线的凹入侧壁的外形朝着公共源极线接触的方向凹入的侧壁。
20.如权利要求18所述的非易失性存储器件，其中从邻近于公共源极线接触的字线下面的半导体衬底排除该凹陷区。
21.一种非易失性存储器件，包括：
半导体衬底；
在半导体衬底中互相平行地形成、限定有源区的器件隔离层；
互相平行、跨越有源区的连串和接地选择线；
在该连串和接地选择线之间插入、跨越有源区的多个平行字线；
在字线和有源区之间插入的第一浮栅；
在字线和第一浮栅之间插入的第一栅间绝缘图形；
在第一浮栅和有源区之间插入的第一栅绝缘层；
在第二浮栅和有源区之间插入的第二栅绝缘层；以及
导电地连接到邻近于选择线的有源区、交叉该选择线的位线，
其中该选择线下面的有源区包括凹陷区，
其中沿凹陷区的外形保形地设置第二栅绝缘层，
其中该器件隔离层沿位线具有粗糙的底部外形，该底部外形具有较浅和较深底部。
22.如权利要求21所述的非易失性存储器件，其中该器件隔离层中的较浅和较深底部之间的差值对应于凹陷区的深度。
23.如权利要求21所述的非易失性存储器件，其中成直线布置该凹陷区和该器件隔离层的较深底部。
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WD01 Invention patent application deemed withdrawn after publication

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