KR100798798B1 - 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법에 관한 것으로, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판에 벌브형 리세스를 형성하는 단계; 상기 벌브형 리세스를 포함하는 기판의 전면에 게이트 절연막을 형성하는 단계; 상기 벌브형 리세스 저면(bottom)의 상기 게이트 절연막 상에 시드(seed) 실리콘을 형성하는 단계; 및 선택적 성장법으로 상기 벌브형 리세스 내부를 매립하는 실리콘막을 형성하는 단계를 포함하고, 상술한 본 발명에 의한 반도체 소자의 제조 방법은 벌브형 리세스 저면에 시드 실리콘을 형성하고 선택적 성장법에 의해 벌브형 리세스 내부를 매립함으로써 벌브형 리세스 내부의 심의 발생을 억제하여 소자의 특성을 개선할 수 있다.
벌브형 리세스(bulb type recess), 심(seam), 시드(seed) 실리콘
Description
도1a 내지 도1d는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
도2a 및 도2b는 종래 기술에 따른 반도체 소자에서 폴리실리콘 심의 발생 및 이동을 나타내기 위한 사진.
도3a 내지 도3d는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자 분리막
33 : 벌브형 리세스 34 : 게이트 절연막
35a : 시드 실리콘 35b : 실리콘막
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 벌브형 리세스 게이트(bulb type recess gate)를 갖는 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 소자의 초고집적화 경향에 따라 셀 트랜지스터 채널 길이를 확장하여 소자의 전기적 특성을 향상시킬 수 있는 벌브형 리세스 게이트 구조가 제안되었다. 이러한 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 과정은 도1을 참조하여 개략적으로 설명하기로 한다.
도1a 내지 도1d는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도1a를 참조하면, 반도체 기판(11)에 활성 영역을 정의하기 위한 소자 분리막(12)이 형성된다.
이어서, 반도체 기판(11)의 활성 영역 중 소정 부분을 식각하여 수직 프로파일을 갖는 넥패턴(13a)을 형성하고, 넥패턴(13a) 측벽에 스페이서 절연막(미도시됨)을 형성한 후 이 스페이서 절연막을 베리어로 넥패턴(13a) 하부의 반도체 기판(11)을 등방성 식각하여 구형 프로파일을 갖는 벌브패턴(13b)을 형성한다. 즉, 벌브형 리세스(13)는 2단계의 식각에 의하여 넥패턴(13a) 및 벌브패턴(13b)으로 이루어진다.
도1b를 참조하면, 벌브형 리세스(13)를 포함하는 반도체 기판(11)의 전면에 게이트 절연막(14)을 형성한다.
도1c를 참조하면, 게이트 절연막(14) 상에 게이트 전극용 도전막으로 폴리실 리콘막(15)을 형성한다. 이때, 리세스(13) 상부의 넥패턴(13a)이 리세스(13) 하부의 벌브패턴(13b)보다 좁은 벌브형 리세스(13)의 특성상 벌브패턴(13b)에 폴리실리콘막(15)이 완전히 매립되기 전에 넥패턴(13a)에 폴리실리콘막(15)이 먼저 매립되기 때문에, 벌브패턴(13b) 내부에 폴리실리콘 심(seam)이 발생한다. 이러한 심은 후속 열공정을 거치면서 벌브패턴(13b)의 내부를 이동하게 되고, 특히 표면에너지가 낮아지는 방향으로 이동하여 벌브패턴(13b)과 게이트 절연막(14)의 경계(boundary) 부분에 존재하게 된다. 이는 반도체 소자의 구현시 전위 강하(potential drop) 현상 및 심 분포의 변형(deformation) 등으로 인해 반도체 소자의 tWR(Write Recovery time) 실패 등 트랜지스터 동작에 결함을 발생시키는 문제점이 있다.
도1d를 참조하면, 이러한 심을 갖는 폴리실리콘막(15) 상에 금속(또는 금속 실리사이드)막(16)을 형성하고, 금속(또는 금속 실리사이드)막(16) 및 폴리실리콘막(15)을 선택적 식각하여 게이트 패턴을 형성한다.
도2a 및 도2b는 종래 기술에 따른 반도체 소자에서 폴리실리콘 심의 발생 및 이동을 나타내기 위한 사진이다.
도2a를 참조하면, 벌브형 리세스의 벌브 패턴 내부에 폴리실리콘막이 매립되지 않은 심이 발생함을 알 수 있다. 이는 전술한 바와 같이, 벌브형 리세스의 넥패턴이 벌브패턴보다 좁은 벌브형 리세스의 특성 때문이다. 이러한 심은 후속 열공정을 거치면서 벌브패턴의 내부를 이동하게 되고 특히 벌브패턴의 내벽으로 이동함을 알 수 있다(도2b 참조).
즉, 종래 기술에 따른 벌브형 리세스 게이트 제조 공정에 있어서, 벌브형 리세스 상에 게이트 전극 형성을 위한 폴리실리콘막을 형성하는 경우에 그 구조적 특성으로 인하여 벌브패턴 내부에 심이 발생하게 되고, 후속 열공정 등으로 인한 심의 이동은 소자의 특성에 악영향을 미치는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 벌브형 리세스 내부에 심의 발생을 억제함으로써 소자의 특성을 개선할 수 있는 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법은, 반도체 기판에 벌브형 리세스를 형성하는 단계; 상기 벌브형 리세스를 포함하는 기판의 전면에 게이트 절연막을 형성하는 단계; 상기 벌브형 리세스 저면(bottom)의 상기 게이트 절연막 상에 시드(seed) 실리콘을 형성하는 단계; 및 선택적 성장법으로 상기 벌브형 리세스 내부를 매립하는 실리콘막을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3d는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도3a에 도시된 바와 같이, 반도체 기판(31)에 활성 영역을 정의하기 위한 소자 분리막(32)을 형성한다.
이어서, 반도체 기판(31)에 벌브형 리세스(33)를 형성한다. 좀더 상세하게는, 반도체 기판(31)의 활성 영역 중 소정 부분을 식각하여 수직 프로파일을 갖는 넥패턴(33a)을 형성하고 넥패턴(33a) 측벽에 스페이서 절연막(미도시됨)을 형성한 후 이 스페이서 절연막을 베리어로 넥패턴(33a) 하부의 반도체 기판(31)을 등방성 식각하여 구형 프로파일을 갖는 벌브패턴(33b)을 형성함으로써, 넥패턴(33a) 및 벌브패턴(33b)으로 이루어진 벌브형 리세스(33)가 형성된다.
이어서, 벌브형 리세스(33)를 포함하는 반도체 기판(31)의 전면에 게이트 절연막(34)을 형성한다. 게이트 절연막(34)은 게이트 산화막일 수도 있다.
도3b에 도시된 바와 같이, 벌브형 리세스(33) 저면(bottom)의 게이트 절연막(34) 상에 시드 실리콘(35a)을 형성한다. 벌브형 리세스(33) 저면 이외의 부분 예를 들어 벌브패턴(33b)의 측벽에 시드 실리콘(35a)이 형성되면 벌브패턴(33b) 내부에 심이 발생할 가능성이 있기 때문에, 벌브형 리세스(33)의 저면 부분에만 시드 실리콘(35a)을 형성함이 바람직하다. 따라서, 시드 실리콘(35a)이 벌브형 리세스(33)의 저면에만 형성되도록 하기 위해서는, 입자의 직진성을 확보할 수 있는 증착법, 예를 들어 PVD(Physical Vapor Deposition)법을 사용함으로써 벌브형 리세 스(33)의 저면에만 시드 실리콘(35a)을 증착하거나, 또는, 시드 실리콘(35a) 증착 후 벌브형 리세스(33) 측벽의 시드 실리콘(35a)을 습식 또는 건식 식각 등으로 제거하여 벌브형 리세스(33) 저면에만 시드 실리콘(35a)이 잔류하게 할 수 있다. 이 시드 실리콘(35a)은 50~200Å의 두께로 증착됨이 바람직하다.
도3c에 도시된 바와 같이, 선택적 성장법에 의해 벌브형 리세스(33)의 내부를 완전히 매립하는 실리콘막(35b)을 형성한다. 이 실리콘막(35b)은 선택적 다결정 성장법에 의한 다결정 실리콘막 또는 선택적 단결정 성장법에 의한 단결정 실리콘막일 수 있다. 이때, 실리콘막(35b)의 성장 조건을 적절히 조절하여 측면 방향보다 상부 방향으로 성장이 촉진되도록 함으로써, 벌브형 리세스(33) 내부가 완전히 매립되어 심의 발생을 억제하도록 한다.
도3d에 도시된 바와 같이, 심을 갖지 않는 실리콘막(35b) 상에 금속(또는 금속 실리사이드)막(36)을 형성하고 게이트 마스크 및 식각 공정을 통해 게이트 패턴을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방 법은, 벌브형 리세스 저면에 시드 실리콘을 형성하고 선택적 성장법에 의해 벌브형 리세스 내부를 매립함으로써 벌브형 리세스 내부의 심의 발생을 억제하여 소자의 특성을 개선할 수 있다.
Claims (8)
- 반도체 기판에 벌브형 리세스를 형성하는 단계;상기 벌브형 리세스를 포함하는 기판의 전면에 게이트 절연막을 형성하는 단계;상기 벌브형 리세스 저면(bottom)의 상기 게이트 절연막 상에 시드(seed) 실리콘을 형성하는 단계; 및선택적 성장법으로 상기 벌브형 리세스 내부를 매립하는 실리콘막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 시드 실리콘 형성 단계는,직진성 증착을 통해 상기 벌브형 리세스 저면 이외의 부분에는 상기 시드 실리콘의 증착을 최소화하는반도체 소자의 제조 방법.
- 제2항에 있어서,상기 직진성 증착은 PVD(Physical Vapor Deposition)에 의해 수행되는반도체 소자의 제조 방법.
- 제1항에 있어서,상기 시드 실리콘 형성 단계는,상기 게이트 절연막 상에 상기 시드 실리콘을 형성하는 단계; 및상기 벌브형 리세스 저면 이외의 부분에 형성된 상기 시드 실리콘을 제거하는 단계를 포함하는반도체 소자의 제조 방법.
- 제1항에 있어서,상기 시드 실리콘은 50~200Å의 두께를 갖는반도체 소자의 제조 방법.
- 제1항에 있어서,상기 실리콘막은 선택적 다결정 성장법에 의해 성장된 다결정 실리콘막인반도체 소자의 제조 방법.
- 제1항에 있어서,상기 실리콘막은 선택적 단결정 성장법에 의해 성장된 단결정 실리콘막인반도체 소자의 제조 방법.
- 제1항에 있어서,상기 실리콘막 형성 단계 후에,상기 실리콘막 상에 금속막 또는 금속 실리사이드막을 형성하고 마스크 및 식각 공정을 통해 게이트 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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