CN105575828A - 一种半导体器件的制作方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制作方法，包括：提供晶圆，所述晶圆包括半导体衬底，位于所述半导体衬底上的器件，形成于所述半导体衬底上覆盖所述器件的层间介电层，以及贯穿所述层间介电层和部分所述半导体衬底的通孔；在所述通孔内以及所述层间介电层的表面上形成金属层；执行第一平坦化步骤，以去除位于所述层间介电层表面上的部分金属层；进行退火合金化处理；执行第二平坦化步骤，以完全去除位于所述层间介电层表面上的金属层。根据本发明的制作方法，能够使晶圆的应力缓慢释放，可以有效防止硅通孔中裂缝的产生，从而减少TSV漏电问题，进而提高器件的可靠性和良率。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及特别涉及一种半导体器件的制作方法。
背景技术
硅通孔(ThroughSiliconVia，简称TSV)技术是3D封装工艺的关键技术之一。TSV是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术。与以往的IC封装键合和使用凸点的叠加技术不同，TSV能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能。
根据TSV制作工艺所处的阶段不同，可以分为：前通孔(via-first)，中通孔(via-middle)和后通孔(via-last)三种工艺流程，其中，via-first是在制造CMOS之前的空白硅片上刻蚀制作出TSV；via-middle是在制造CMOS之后但在后段制程(BEOL)之前在晶圆上刻蚀制作出TSV，via-last是在后段制程之后，在减薄晶圆的背面刻蚀制作出TSV。
通常情况下，via-middle工艺需要在接触孔CT刻蚀、填充、机械研磨之后进行TSV蚀刻、Cu电镀填充、机械研磨、金属线层M1沉积及后段制程。该方法在金属线层M1沉积之前引入TSV制程，能够和Fab里各种工艺实现较好融合，是目前业界最为常用的一种方法。
目前，中通孔工艺普遍采用具有高电导率的金属Cu作为TSV的填充材料。但是由于铜的热膨胀系数是硅的7.4倍，导致较大的应力失配，尤其是在铜金属填充后，对铜层进行化学机械研磨工艺的前后，应力会发生巨大变化，使得TSV和衬底之间产生裂缝，如图1所示。裂缝的存在，使Cu金属扩散至衬底之中，导致漏电大大增加，引起严重的可靠性问题。因此如何将应力缓慢释放，防止硅通孔裂缝的产生进而解决WAT漏电是目前亟待解决的一个问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明提供一种半导体器件的制作方法，包括：
提供晶圆，所述晶圆包括半导体衬底，位于所述半导体衬底上的器件，形成于所述半导体衬底上覆盖所述器件的层间介电层，以及贯穿所述层间介电层和部分所述半导体衬底的通孔；
在所述通孔内以及所述层间介电层的表面上形成金属层；
执行第一平坦化步骤，以去除位于所述层间介电层表面上的部分金属层；
进行退火合金化处理；
执行第二平坦化步骤，以完全去除位于所述层间介电层表面上的金属层。
进一步，所述部分金属层的厚度为所述层间介电层表面上的所述金属层厚度的70％～90％。
进一步，所述退火合金化处理的温度为100℃～450℃，退火时间为1～60min。
进一步，所述金属层的材料为铜金属。
进一步，采用化学电镀的方法形成所述金属层。
进一步，在形成所述金属层之前，在所述层间介电层上还形成有硬掩膜层，所述通孔贯穿所述硬掩膜层、所述层间介电层和部分所述半导体衬底。
进一步，在形成所述金属层之前，还包括依次在所述通孔的底部和侧壁，以及所述层间介电层的表面依次沉积形成绝缘层和阻挡层的步骤。
进一步，所述第二平坦化还用于去除位于所述层间介电层的表面上的绝缘层和阻挡层。
进一步，所述第一平坦化或所述第二平坦化均为化学机械研磨工艺。
进一步，所述绝缘层的材料选自氧化硅、氮化硅、氧化层-氮化层-氧化层的多层结构、氧化铪或氧化铝；所述阻挡层的材料选自钛-氮化钛、钽-氮化钽、氮化锆、钨、氮化钨、氮化钛锆。
综上所述，根据本发明的制作方法，能够使晶圆的应力缓慢释放，可以有效防止硅通孔中裂缝的产生，从而减少TSV漏电问题，进而提高器件的可靠性和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了TSV和衬底之间产生的裂缝示意图；
图2A-2B示出了现有的一种TSV的工艺过程中相关步骤所获得的器件的剖视图；
图3示出了现有工艺TSV化学机械研磨工艺前后晶圆应力变化趋势图；
图4示出了根据本发明一个实施方式来制作TSV的工艺流程图；
图5A-5C示出了本发明一个实施方式来制作TSV的工艺过程中相关步骤所获得的器件的剖视图；
图6示出了本发明示例性实施例中TSV化学机械研磨工艺前后晶圆应力变化趋势图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面，参考图2A-2B对现有的一种TSV的工艺流程存在的问题做进一步说明。
首先，如图2A所示，提供半导体衬底200，在所述半导体衬底上形成有器件201，以及覆盖所述器件201的层间介电层202，在所述层间介电层202上形成有硬掩膜层204在所述层间介电层202内还形成有与所述器件201电连接的接触栓塞203。
形成贯穿所述硬掩膜层204和层间介电层202和部分半导体衬底200的通孔，在所述通孔的底部和侧壁上，以及硬掩膜层204上依次形成绝缘层和阻挡层；通过化学电镀的方法向所述通孔内填充金属铜，直至填满所述通孔并继续在硬掩膜层204上形成金属铜，最终形成填充所述通孔并覆盖所述硬掩膜层204的铜层205。铜金属电镀后，晶圆正向弯曲，BOW值为163.77μm。
接着，进行退火处理，以使铜层更加致密，经过退火处理后，晶圆变为负向弯曲，BOW值为-89.68μm。
接着，对所述铜层进行化学机械研磨，停止于所述硬掩膜层204内。使用化学机械研磨将硬掩膜层204上的铜层、阻挡层和绝缘层去除，经过该步骤之后，晶圆重新变为正向弯曲，BOW值为23.88μm。
如图3所示的晶圆应力变化趋势图，我们可以看出，目前的工艺会使晶圆的应力发生剧烈的变化，导致TSV裂缝的产生，引起铜扩散问题，使TSV和衬底之间的漏电增加。
因此，本发明提出一种新的制作方法，以解决上述问题。
[示例性实施例]
下面将结合图4和图5A-5C对本发明的半导体器件的制作方法进行详细描述。
其中，图4示出了根据本发明一个实施方式来制作TSV的工艺流程图；图5A-5C示出了本发明一个实施方式来制作TSV的工艺过程中相关步骤所获得的器件的剖视图。
执行步骤401，提供晶圆50，所述晶圆50包括半导体衬底和位于半导体衬底上的器件，以及形成于所述半导体衬底上覆盖所述器件的层间介电层。还包括贯穿所述层间介电层和部分所述半导体衬底的通孔。
如图5A所示，所述半导体衬底500可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底500上可以被定义有源区。在半导体衬底500中形成隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。
所述器件501可包括多个单独的电路元件，例如：晶体管、二极管、电阻器、电容器、电感器等；也可以是通过多种集成电路制作工艺形成的其他有源和无源半导体器件。图5A中以所述器件501为晶体管为例进行说明，其在此并不限制本发明的保护范围。
所述层间介电层502形成在半导体衬底500上，覆盖所述器件501，以使得器件501与后续形成的互连结构隔离。所述层间介电层502可以是单层或多层结构，其具体地可为氧化硅层，包括利用热化学气相沉积(thermalCVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层502也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
在所述层间介电层502内还形成有与所述器件501电连接的接触栓塞503。所述接触栓塞503的材料可以包括钨、铜等，其用于连接器件与互连结构。所述接触栓塞503的具体形成方法对于本领域人员是熟知的，在此不再赘述。
进一步地，在所述层间介电层502上还依次形成有硬掩膜层504，以保护层间介电层502。示例性地，所述硬掩膜层504为氮化物层，氮化物层可以为氮化硅。
所述晶圆50上还形成有贯穿所述硬掩膜层504、所述层间介电层502和部分所述半导体衬底500的通孔。
在一个示例中，形成所述通孔的方法包括以下步骤：在所述硬掩膜层上形成图案化的光阻层，以所述图案化的光阻层为掩膜依次刻蚀硬掩膜层、层间介电层和部分所述半导体衬底，以形成通孔。
执行步骤402，在所述通孔内以及所述层间介电层的表面上形成金属层。
继续参考图5A，在所述通孔内以及所述层间介电层502的表面上形成金属层507。示例性地，所述金属层507的材料可以选自铜、铝、金、钨等金属中的一种或几种。本发明实施例中，所述金属层507的材料为铜金属。可采用物理气相沉积、磁控溅射、蒸镀、或化学电镀(Electro-ChemicalPlating,ECP)等方法形成所述金属铜层507，例如，本实施例中采用化学电镀形成所述金属层507。
在一个示例中，在形成铜金属层507之前，先在通孔的底部和侧壁形成铜种晶层(未示出)，采用化学电镀法在种晶层表面电镀一铜金属层507。
在一个示例中，在形成所述金属层507之前，还包括依次在所述通孔的底部和侧壁，以及所述层间介电层502的表面依次沉积形成绝缘层505和阻挡层506的步骤。
所述绝缘层505可以是后续填充于通孔中的金属层507和衬底500绝缘。本实施例中，所述绝缘层505的材料可以是氧化硅、氮化硅、氧化层-氮化层-氧化层(OxideNitrideOxide，ONO)的多层结构、氧化铪或氧化铝。
其中阻挡层506的制备方法可选用物理气相沉积(PVD)，阻挡层507可于介于-40℃～400℃的温度与约介于0.1毫托(mTorr)～100毫托(mTorr)的压力下形成。阻挡层506的材料为金属或金属化合物层的材质例如钛-氮化钛、钽-氮化钽、氮化锆、钨、氮化钨、氮化钛锆、其合金或其组成物。此外，阻挡层506亦可能包括多个膜层。
形成所述金属层507后，晶圆50呈现正向弯曲状态，BOW值约为157.65μm。
执行步骤403，执行第一平坦化步骤，以去除位于所述层间介电层表面上的部分金属层。
参考图5B，可以使用半导体制造领域中常规的平坦化方法来去除位于所述层间介电层502表面上的部分金属层507。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械研磨平坦化方法。典型地，第一平坦化选用化学机械研磨的方法。本实施例中，所述部分金属层507的厚度为所述层间介电层502表面上的所述金属层508厚度的70％～90％，例如70％、75％、80％、85％、90％。
在一个示例中，去除部分金属层的厚度约为所述层间介电层502表面上的所述金属层507厚度的80％时，此时晶圆50为正向弯曲，BOW值为85.25μm。
执行步骤404，进行退火合金化处理。
示例性地，所述退火的温度范围为100℃～450，退火时间为1～60min。进行退火合金化处理，可以使金属晶粒长大，金属层更加致密，同时还能释放金属层内应力。
经过退火后，金属层内的应力得以释放，但晶圆仍然保持正向弯曲，BOW值约为10.42μm。
执行步骤405，执行第二平坦化步骤，以完全去除位于所述层间介电层表面上的金属层。
可以使用半导体制造领域中常规的平坦化方法来去除位于所述层间介电层502表面上的部分金属层。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械研磨平坦化方法。本实施例中，第二平坦化选用化学机械研磨的方法。
在一个示例中，参考图5C，进行第二平坦化，停止于硬掩膜层504内，以完全去除硬掩膜层504表面上的金属层507、阻挡层506和绝缘层505。
经过该步骤之后，晶圆50仍然保持正向弯曲，BOW值为24.95μm。
如图6所示为本发明实施例主要工艺后晶圆BOW值的变化趋势图，通过对比图6和图2可以发现，与现有工艺相比，本发明的制作方法最终晶圆的应力基本保持一致，但是本发明的方法能够使晶圆的应力缓慢释放，可以有效防止硅通孔中裂缝的产生，从而减少TSV漏电问题。经过测试验证，现有工艺TSV漏电失效比率高达60％，而采用本发明的制作方法，TSV漏电失效比率为0。
综上所述，根据本发明的制作方法，能够使晶圆的应力缓慢释放，可以有效防止硅通孔中裂缝的产生，从而减少TSV漏电问题，进而提高器件的可靠性和良率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种半导体器件的制作方法，包括：
提供晶圆，所述晶圆包括半导体衬底，位于所述半导体衬底上的器件，形成于所述半导体衬底上覆盖所述器件的层间介电层，以及贯穿所述层间介电层和部分所述半导体衬底的通孔；
在所述通孔内以及所述层间介电层的表面上形成金属层；
执行第一平坦化步骤，以去除位于所述层间介电层表面上的部分金属层；
进行退火合金化处理；
执行第二平坦化步骤，以完全去除位于所述层间介电层表面上的金属层。
2.根据权利要求1所述的制作方法，其特征在于，所述部分金属层的厚度为所述层间介电层表面上的所述金属层厚度的70％～90％。
3.根据权利要求1所述的制作方法，其特征在于，所述退火合金化处理的温度为100℃～450℃，退火时间为1～60min。
4.根据权利要求1所述的制作方法，其特征在于，所述金属层的材料为铜金属。
5.根据权利要求1所述的制作方法，其特征在于，采用化学电镀的方法形成所述金属层。
6.根据权利要求1所述的制作方法，其特征在于，在形成所述金属层之前，在所述层间介电层上还形成有硬掩膜层，所述通孔贯穿所述硬掩膜层、所述层间介电层和部分所述半导体衬底。
7.根据权利要求1所述的制作方法，其特征在于，在形成所述金属层之前，还包括依次在所述通孔的底部和侧壁，以及所述层间介电层的表面依次沉积形成绝缘层和阻挡层的步骤。
8.根据权利要求7所述的制作方法，其特征在于，所述第二平坦化还用于去除位于所述层间介电层的表面上的绝缘层和阻挡层。
9.根据权利要求1所述的制作方法，其特征在于，所述第一平坦化或所述第二平坦化均为化学机械研磨工艺。
10.根据权利要求7所述的制作方法，其特征在于，
所述绝缘层的材料选自氧化硅、氮化硅、氧化层-氮化层-氧化层的多层结构、氧化铪或氧化铝；
所述阻挡层的材料选自钛-氮化钛、钽-氮化钽、氮化锆、钨、氮化钨、氮化钛锆。
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