TW202139291A - 半導體結構及其製造方法 - Google Patents

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Abstract

一種半導體結構包括自一基底上突出的一半導體鰭部、位於半導體鰭部上的一源極/汲極(S/D)特徵部件以及位於基底上的一第一介電鰭部及一第二介電鰭部，其中半導體鰭部位於第一介電鰭部與第二介電鰭部之間，其中磊晶源極/汲極(S/D)特徵部件的第一側壁與第一介電鰭部包圍一第一氣隙，且磊晶源極/汲極(S/D)特徵部件的第二側壁與第二介電鰭部包圍一第二氣隙。

Description

半導體結構及其製造方法
本發明實施例係關於一種半導體技術，且特別為關於一種半導體結構及其製造方法。
半導體工業經歷了指數型快速增長。半導體材料及設計方面的技術進步產生了多世代的半導體裝置，每一世代的電路都比上一世代更小更加複雜。在積體電路(IC)演進的過程中，功能密度(即，每一晶片面積上內連接裝置的數量)普遍增加，而幾何尺寸(即，使用製造製程可形成的最小部件(或線路))卻為縮小。此種微縮製程通常透過提高生產效率及降低相關成本而帶來益處。然而，上述微縮也增加了製程及製造半導體裝置的複雜性。
三維場效電晶體，如鰭式場效電晶體(fin-like FET, FinFET)及閘極全繞式場效電晶體(gate-all-around (GAA) FET, GAA FET)，已整併於各種記憶體及核心裝置內，以減少積體電路晶片的佔用面積(footprint)，同時保持合理的製程餘裕。雖然形成這些場效電晶體(FET)的方法一般都已足夠，然而其在各方面的表現並非完全令人滿意。舉例來說，當主動區(亦即，鰭部)的數量減少至兩個或更少時，透過形成氣隙於裝置結構來降低寄生電容仍為一項挑戰。因此，至少出於此原因，需改進鰭式場效電晶體(FinFET)、閘極全繞式場效電晶體(GAA FET)及相似裝置的製造方法。
在一些實施例中，一種半導體結構，包括：一半導體鰭部，自一基底突出；一磊晶源極/汲極(S/D)特徵部件，位於半導體鰭部上；以及一第一介電鰭部及一第二介電鰭部，位於基底上。其中，半導體鰭部位於第一介電鰭部與第二介電鰭部之間。其中，磊晶源極/汲極(S/D)特徵部件的一第一側壁與第一介電鰭部包圍一第一氣隙。其中，磊晶源極/汲極(S/D)特徵部件的一第二側壁與第二介電鰭部包圍一第二氣隙。
在一些實施例中，一種半導體結構，包括：一第一半導體鰭部及一第二半導體鰭部，位於一基底上，且縱向方位沿一第一方向；一閘極堆疊，位於第一半導體鰭部的一第一通道區上及第二半導體鰭部的一第二通道區上，且縱向方位沿實質上垂直於第一方向的一第二方向；一第一源極/汲極(S/D)特徵部件及一第二源極/汲極(S/D)特徵部件，分別位於第一半導體鰭部上及第二半導體鰭部上；以及一第一介電鰭部及一第二電介電鰭部，位於基底上且縱向方位沿第一方向，其中第一半導體鰭部及第二半導體鰭部位於第一介電鰭部與第二介電鰭部之間，其中第一介電鰭部與第一源極/汲極(S/D)特徵部件形成一第一氣隙，且其中第二介電鰭部與第二源極/汲極(S/D)特徵部件形成一第二氣隙。在本實施例中，第一通道區及第二通道區各自包括與閘極堆疊交錯的多個半導體層。
在一些實施例中，一種半導體結構之製造方法，包括：形成自一基底突出的一半導體鰭部；形成與半導體鰭部相鄰的一介電鰭部，其中介電鰭部的方位實質上平行於半導體鰭部；去除一部分的半導體鰭部，以形成一源極/汲極(S/D)凹槽；以及形成一源極/汲極(S/D)特徵部件於源極/汲極(S/D)凹槽內，使得源極/汲極(S/D)特徵部件接觸介電鰭部的一側壁而定義出一氣隙。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以所定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，為了容易表達出本揭露的一特徵部件與另一個特徵的關係，使用了空間相對用語，例如 “下”、“上”、“水準”、“垂直”、“上方”、“之上”、“下方”、“之下”、“向上”、“向下”、“頂”、“底”等等及其的衍生詞(例如，“水準地”、“向下地”、“向上地”等)。空間相對用語在於涵蓋具有這些特徵部件的裝置的不同方位。
再者，當使用 “約”、 “近似”或相似用語來描述一數字或數值範圍時，該用語在於涵蓋包括所述數字的合理範圍內的數字，例如在所述數字的+/-10%範圍內或所屬技術領域中具有通常知識者所理解的其他數值。舉例來說，用語“約5nm”包括4.5nm至5.5nm的尺寸範圍。另外，本揭露內容於各個不同範例中會重複標號及/或文字。重複為為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
本揭露提供了降低場效電晶體(FET)中的寄生電容的方法，包括鰭式場效電晶體(FinFET)及多閘極場效電晶體(FET)，例如閘極全繞式(GAA)FET。各個鰭式場效電晶體(FinFET)包括與閘極結構嚙合的三維通道區，而各個閘極全繞式場效電晶體(GAA FET)包括垂直堆疊的奈米層片、奈米線或奈米棒作為與閘極結構交錯的通道區。一些實施例提供了當給定場效電晶體(FET)結構中的鰭部(或主動區)數量減少到兩個或更少時，降低寄生電容的方法。本揭露的實施例可輕易地整合至現有的製程流程中，用於在鰭式場效電晶體(FinFET)、閘極全繞式場效電晶體(GAA FET)及/或其它合適的場效電晶體(FinFET)內形成磊晶源極/汲極(S/D)特徵部件。
請參照第1圖，根據本揭露的各個型態繪示出半導體裝置200(以下簡稱為裝置200)的製造方法100的流程圖。方法100僅為一示例，並無意限制本揭露的內容超出請求項中明確記載的範圍。可在方法100之前、期間及之後提供額外的操作步驟，且對於方法的額外實施例來說，所述的一些操作可替換、取消或移動。以下配合第2-20B圖說明方法100，其中第2及10A圖繪示出平面示意圖，第3-9、10C-20B圖繪示出剖面示意圖，第10B圖繪示出裝置200的三維立體示意圖。具體地，第11A、12A及13-18B圖繪示出如第10A及/或10B圖中所示的沿AA’線的裝置200的剖面示意圖，第11B、12B及19A-20B圖繪示出如第10A及/或10B圖中所示的沿BB’線的裝置200的剖面示意圖。裝置200可為積體電路(IC)的製程期間所製造的中間裝置或其一部分，上述裝置可包括靜態隨機存取記憶體(static random-access memor, SRAM)及/或其它邏輯電路、被動元件(例如，電阻器、電容器及電感器)，以及主動元件如鰭式場效電晶體(FinFET)、閘極全繞式場效電晶體(GAA FET)、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor, MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor, CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體及/或其它電晶體。本揭露不限於任何特定數量的裝置或裝置區域，或任何特定的裝置配置。可將額外特徵部件加入裝置200內，且可在裝置200的其他實施例中替換、修改或去除以下所述的一些特徵部件。
在操作步驟102處，請參照第2及3圖，方法100中形成一裝置區203於一半導體基底(以下稱為“基底” )202上，其中裝置區203係用以提供一或多個場效電晶體(FET)。裝置區203包括至少一半導體鰭部，自基底202突出及沿X方向的長度方向。在一些實施例中，如此處所繪示，裝置區203包括沿Y方向彼此間隔的多個半導體鰭部204及204’的一陣列，其中內側半導體鰭部204夾設於兩外側半導體鰭部204’之間。外側半導體鰭部204’與內側半導體鰭部204的組成及結構相同，但在裝置區203內的相對位置不同。在本實施例中，外側半導體鰭部204’沿X方向定義出裝置區203的兩個邊緣(因此也可稱為邊緣半導體鰭部204’)。據此，若位於裝置區203的所有半導體鰭部的總數量N大於或等於2，則外側半導體鰭部204’的數量為2，而內側半導體鰭部204的數量為(N–2)。在一示例中，若N如此處所述那樣為4，則外側半導體鰭部204’的數量為2，且內側半導體鰭部204的數量也為2。在另一示例中，若N為2，那麼外側半導體鰭部204’的數量為2，而內側半導體鰭部204的數量為0，亦即，兩個半導體鰭部都視作外側半導體鰭部204’。在一些實施例中，裝置區203僅包括單一外側半導體鰭部204’(例如，請參照第17B、18A及18B圖)。換句話說，若N小於或等於2，則裝置區203中的半導體鰭部都視作外側半導體鰭部204’。否則，裝置區203包括外側半導體鰭部204’及內側半導體鰭部204的混合物。
請參照第2圖，裝置200的平面示意圖繪示出一部分的基底202，其上形成有裝置區203。請參照第3圖，其為裝置200的剖面示意圖，方法100於操作步驟102中，自基底202形成半導體鰭部204及/或204’。半導體鰭部204及/或204’可使用包括微影及蝕刻製程在內的合適製程來製造。微影製程可包括形成位於基底202上的一光阻層(阻劑)，將阻劑曝光成一圖案，進行後曝烤製程，以及顯影阻劑，以形成包括阻劑的罩幕元件(未繪示)。然後，罩幕元件用以於基底202內蝕刻出凹槽，而在基底202上留下半導體鰭部204及/或204’。蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應離子蝕刻(reactive ion etching, RIE)及/或其它合適的製程。
用於形成半導體鰭部204及/或204’的方法的許多其他實施例也是合適的。舉例來說，半導體鰭部204及/或204’可使用雙重圖案化或多重圖案化製程進行圖案化。一般來說，雙重圖案化或多重圖案化製程結合了微影製程及自對準製程，允許形成具有比使用單一直接微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，形成一犧牲層於基底上並使用微影製程進行圖案化。使用自對準製程於圖案化的犧牲層旁側形成間隔層。之後將犧牲層移除，然後可使用餘留的間隔層或芯軸圖案化出半導體鰭部204及/或204’。
基底202可包括：元素(單一元素)半導體(例如，矽(Si)、鍺(Ge)及/或其他合適的材料)；化合物半導體(例如，碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦及/或其他合適的材料)；合金半導體(例如，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及/或其他合適的材料)。基底202可為具有相同組成的單層材料。另外，基底202可包括適合積體電路(IC)裝置製造的多個具有相似或不同組成的材料層。
在一些示例中，各種摻雜區可位於基底202內或基底202上。根據設計要求，摻雜區可摻雜n型摻雜物(例如，磷或砷)及/或p型摻雜物(例如，硼或BF2 )。摻雜區可直接形成於基底202上、於p型井區結構內、於n型井區結構內，在雙重井區結構內，或在凸起結構內。摻雜區可透過摻雜原子的佈植、原位摻雜磊晶生長及/或其他合適的技術形成。當然，這些示例僅用於說明性目的，而非用於限制性目的。
在一些實施例中，請參照第4、5A及5B圖，裝置區203係用以提供一或多個閘極全繞式場效電晶體(GAA FET)，其中一多層堆疊(multi-layer stack, ML)形成於基底202上，並且在操作步驟102中接著自多層堆疊(ML)及基底202形成半導體鰭部204及/或204’。請參照第4圖，多層堆疊(ML)包括交替的膜層204a及204b，其中膜層204a包括半導體材料，例如，Si、Ge、SiC、SiGe、GeSn、SiGeSn、SiGeCSn、其它合適的半導體材料或其組合，用以作為閘極全繞式場效電晶體(GAA FET)的通道區，而膜層204b為犧牲層，於後續的製程步驟中去除並以閘極結構取代。在一些實施例中，各個膜層204b包括與膜層204a的半導體材料不同的半導體材料。在一上述示例中，膜層204a可包括元素Si，而膜層204b可包括SiGe。在另一示例中，膜層204a可包括元素Si，而膜層204b可包括元素Ge。如此處所繪示，多層堆疊(ML)可排置為膜層204b直接接觸基底202，且膜層204a隨後位於膜層204b上；或者，多層堆疊(ML)可排置為膜層204a直接位於基底202上，且膜層204b位於膜層204a上。在一些示例中，多層堆疊(ML)可包括總共三到十對交替的膜層204a及204b；當然，根據具體的設計要求，其他配置也可適用。
在本實施例中，形成多層堆疊(ML)包括在一連串磊晶製程中交替生長膜層204a及204b，這些磊晶製程包括化學氣相沉積(chemical vapor deposition, CVD)技術(例如，氣相磊晶(vapor-phase epitaxy, VPE)、超高真空化學氣相沉積 (ultra-high vacuum CVD, UHV-CVD)、低壓化學氣相沉積(low-pressure CVD, LP-CVD)及/或電漿增強化學氣相沉積(plasma-enhanced CVD, PE-CVD))、分子束磊晶、其他合適的選擇性磊晶生長(selective epitaxial growth, SEG)製程或其組合。磊晶製程可使用含有Si及/或Ge的氣態及/或液態前驅物，其與下方基底的組成相互作用。
隨後，請參照第5A及5B圖，方法100中自多層堆疊(ML)及基底202形成一或多個半導體鰭部204及/或 204’。在本實施例中，各個半導體鰭部204或204’包括自基底202突出的基體鰭部204c及位於基體鰭部204c上的交替膜層204a及204b的堆疊(亦即，多層堆疊(ML))。半導體鰭部204及/或204’的形成方法在前述參照第3圖有詳細討論。半導體鰭部204及/或204’可根據所需的設計要求形成為各種配置。舉例來說，膜層204a及204b可形成為如第5A圖中所繪的奈米線、如第5B圖中所繪的奈米層片、或奈米棒(未繪示)。在一些實施例中，請參照第5A圖，沿Y方向測量的各個奈米線的寬度W1小於或等於兩相鄰的半導體鰭部204及/或204’之間的分隔距離W2。在一些實施例中，請參照第5B圖，沿Y方向測量的各個奈米層片的寬度W3至少與兩相鄰的半導體鰭部204及/或204’之間的分隔距離W2相同。然後，線(或層片)釋放製程可去除膜層204b，以在膜層204a之間形成多個開口，隨後形成金屬閘極結構於上述開口內，而與通道層形成閘極全繞式場效電晶體(GAA FET)。為此，以下將膜層204a稱為通道膜層204a，而將膜層204b稱為非通道膜層204b。需注意的是，此處揭露的方法100的實施例同樣適用於具有一個通道層(亦即，均勻的鰭部)的半導體鰭部204及/或204’(例如，第3圖中所述)及/或具有多個通道膜層204a(例如，第5A及5B圖中所述)。基於說明目的，方法100的後續操作步驟104至118係參照第3圖中所繪的具有均勻鰭部結構的半導體鰭部204及/或204’進行討論。
現在請參照第6圖，方法100中形成多個隔離結構208於基底202上，以填充半導體鰭部204及/或 204’之間的空間。隔離結構208可包括氧化矽(SiO及/或SiO2 )、摻氟矽酸鹽玻璃(luoride-doped silicate glass, FSG)、低k值介電材料及/或其它合適的材料。隔離結構208可包括淺溝隔離(shallow trench isolation, STI)特徵部件。其他隔離結構如場氧化物、矽局部氧化(local oxidation of silicon, LOCOS)、其他合適的結構或其組合也可實施為隔離結構208。隔離結構208可為單層結構或多層結構，例如，具有一或多個熱氧化襯層。隔離結構208可透過任何合適的方法進行沉積，例如化學氣相沉積(CVD)、流動式化學氣相沉積(flowable CVD, FCVD)、旋塗玻璃(spin-on-glass, SOG)、其他合適的方法或其組合。之後，對隔離結構208進行一或多個化學機械平坦化(chemical mechanical planarization, CMP)製程，以對裝置200的上表面進行平坦化，並露出半導體鰭部204及/或204’的上表面。
請參照第7及8圖，方法100於操作步驟106中形成與各個外部半導體鰭部204’相鄰且實質上平行的介電鰭部(或也可稱作垂直介電特徵部件或介電壁)206，亦即與裝置區203的邊界交界，以從隔離結構208突出。請參照第7圖，方法100中首先圖案化隔離結構208，以在其內形成多個溝槽209。溝槽209可透過一連串圖案化及蝕刻製程形成。舉例來說，可先形成包括光阻層的罩幕元件(未繪示)於隔離結構208上並在微影製程中圖案化，以形成圖案化的罩幕元件。之後，可透過一或多個合適的蝕刻製程去除露出於圖案化罩幕元件的隔離結構208部分，以形成溝槽209。之後通過電漿灰化或阻劑剝離將圖案化罩幕元件自裝置200中去除。在所繪示的實施例中，溝槽209並未延伸以露出基底202，亦即，溝槽209嵌入隔離結構208中。然而，本揭露並未侷限於上述配置，且可適用於其中溝槽209露出部分的基底202的實施例，使後續形成的介電鰭部206垂直延伸以接觸基底202。
隨後，請參照第8圖，透過任何合適的方法，例如CVD、FCVD、ALD、其他合適的方法或其組合，沉積介電材料於溝槽209內，並透過一或多個化學機械平坦化(CMP)製程進行平坦化，以在隔離結構208內形成多個介電鰭部206。介電鰭部206可包括任何合適的介電材料，例如，氮化矽(SiN)、氧化矽(SiO及/或SiO2 )、碳化矽(SiC)、氮碳化矽(SiCN)、碳氧化矽(SiOC)、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)、低k值介電材料、氧化鉿(HfO)、氧化鋁(AlO)、其它合適的介電材料或其組合。在本實施例中，介電材料的組成與隔離結構208的組成不同，以確保其間有足夠的蝕刻選擇比。之後，請參照第9圖，凹陷隔離結構208，以露出部分的半導體鰭部204及/或204’及介電鰭部206。在本實施例中，隔離結構208透過合適的蝕刻製程進行凹陷，而不蝕刻或實質上不蝕刻半導體鰭部204及/或204’及介電鰭部206。
在本實施例中，兩個介電鰭部206形成於各個裝置區203的兩相對側。以不同方式來說，在裝置區203內沒有介電鰭部206。以另一種方式來說，位於兩個介電鰭部206之間的區域沒有任何額外的介電鰭部206。對於在裝置區203中提供了單一半導體鰭部(例如，如第17B、18A及18B中所繪示的外側半導體鰭部204’)的實施例，形成一介電鰭部206與單一半導體鰭部的兩個側壁的每一側壁相鄰，亦即，單一半導體鰭部位於兩個介電鰭部206之間。再者，如第9圖所示，各個介電鰭部206在距離最近的半導體鰭部的距離D處形成，其中距離D是基於於半導體鰭部內形成的磊晶源極/汲極(S/D)特徵部件的尺寸來決定的。在一些實施例中，可在介電鰭部206及外側半導體鰭部204’之間形成一虛置間隔層(未繪示)，並且距離D由虛置間隔層的寬度所定義。如以下詳細討論，距離D係用以允許磊晶源極/汲極(S/D)特徵部件接觸介電鰭部206，以包圍位於磊晶源極/汲極(S/D)特徵部件下方的氣隙。
現在請參照第10A-10C圖，方法100於操作步驟108中形成一虛置閘極結構(亦即，占位閘極)210(包括多晶矽)於半導體鰭部204及/或204’的通道區上。第10A及10B圖分別繪示出形成虛置閘極結構210後的裝置200的平面示意圖及三維立體示意圖。在第11A、12A及13-18B圖中繪示出裝置200通過半導體鰭部204及/或204’的源極/汲極(S/D)區(即沿線AA’)的剖面示意圖，在第10C、11B、12B及19A-20B圖中繪示出裝置200通過半導體鰭部204及/或204’的通道區(即沿線BB’)的剖面示意圖。在本實施例中，在形成裝置200的其它部件後，用金屬閘極結構取代虛置閘極結構210的部分。虛置閘極結構210可透過一連串的沉積及圖案化製程形成。舉例來說，可透過於裝置區203上沉積多晶矽層並進行蝕刻製程(例如，乾式蝕刻製程)，去除部分的多晶矽並形成虛置閘極結構210。儘管未繪示，然而在沉積多晶矽層之前裝置200可包括透過合適的方法(例如，熱氧化、化學氧化、其他合適的方法或其組合)，形成一界面層於半導體鰭部204及/或204’上。虛置閘極結構210可進一步包括其他材料層，包括介電層、硬罩幕層、擴散層、覆蓋層、其他合適的層或其組合。
現在參照第11A-12B圖，方法100於操作步驟110中形成閘極間隙壁211b於虛置閘極結構210的側壁上。請參照第11A及11B圖，方法100中沉積一間隔層211於裝置200上，使得間隔層211順應性形成於半導體鰭部204及/或204’及虛置閘極結構210上。間隔層211可為單層結構或多層結構，且可包括氮化矽、氧化矽(SiO及/或SiO2 )、碳化矽(SiC)、氮碳化矽(SiCN)、碳氧化矽(SiOC)、氮氧化矽(SiON)、氮碳氧化矽(SiOCN)、低k值介電材料、氧化鉿(HfO)、氧化鋁(AlO)、其它合適的介電材料或其組合。在本實施例中，間隔層211的組成與介電鰭部206的組成不同，以確保閘極間隔層211b與介電鰭部206在遭遇蝕刻劑時具蝕刻選擇比。在一些實施例中，介電鰭部206包括具有介電常數低於間隔層211的介電材料，以嘗試降低裝置200的寄生電容。間隔層211可透過任何合適的方法形成，例如CVD、FCVD、ALD、PVD、其他合適的方法或其組合。隨後，請參照第12B圖，方法100中對間隔層211實施一異向性蝕刻製程(例如，乾式蝕刻製程)，以留下部分的間隔層211於虛置閘極結構210的側壁上作為閘極間隙壁211b。在一些實施例中，請參照第12A圖，形成閘極間隙壁211b，將部分的間隔層211留在半導體鰭部204及/或204’及介電鰭部206的側壁上作為鰭部間隙壁211a。在本實施例中，選擇了一種蝕刻劑，使得蝕刻間隔層211時不會蝕刻或實質上不會蝕刻介電鰭部206。如此處所繪示，鰭部間隙壁211a形成於半導體鰭部204及/或204’及介電鰭部206的側壁的底部部分上。
請參照第13圖，方法100於操作步驟112中形成一源極/汲極(S/D)凹槽213於各個半導體鰭部204及/或204’的源極/汲極(S/D)區內。在本實施例中，方法100透過選擇性蝕刻半導體鰭部204及/或204’而不蝕刻或實質上不蝕刻介電鰭部206及鰭部間隙壁211a來形成源極/汲極(S/D)凹槽213。在一些實施例中，方法100中實施乾式蝕刻製程，其利用含氯蝕刻劑(例如，包括Cl2 、SiCl4 、BCl3 、其他含氯氣體或其組合)。另外或替代地，若半導體鰭部204及/或204’包括如第5A及5B圖中所示的多層堆疊(ML)，則可利用其他蝕刻製程及蝕刻劑。在一些實施例中，可透過調整持續時間、溫度、壓力、源功率、偏置電壓、偏置功率、蝕刻劑流速及/或其它合適的參數來調整蝕刻製程，以控制源極/汲極(S/D)凹槽213的深度。隨後可使用氫氟酸(HF)溶液或其他合適的溶液進行清洗製程，以清洗源極/汲極(S/D)凹槽213。
對於半導體鰭部204及/或204’包括多層堆疊(ML)的實施例，亦即，用以形成閘極全繞式場效電晶體(GAA FET)，方法100於操作步驟114中形成多個內間隔層(未繪示)於源極/汲極(S/D)凹槽213內露出的非通道膜層204b部分。內間隔層可包括任何合適的介電材料，包括矽、碳、氧、氮、其他元素或其組合。舉例來說，內間隔層可包括氮化矽(SiN)、氧化矽(SiO及/或SiO2 )、碳化矽(SiC)、含碳的氮化矽(SiCN)、含碳的氧化矽(SiOC)、含氧的氮化矽(SiON)、矽、碳及氧摻雜的氮化矽(SiOCN)、低k值介電材料、四乙基矽酸鹽(tetraethylorthosilicate, TEOS)、摻雜的氧化矽(例如，硼磷矽酸鹽玻璃(borophosphosilicate glass, BPSG)、摻氟矽酸鹽玻璃(fluoride-doped silicate glass, FSG)、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、摻硼矽酸鹽玻璃(boron-doped silicate glass, BSG)等)、空氣、其它合適的介電材料或其組合。內間隔層可各自為單層結構或多層結構(包括此處提供的介電材料組合)。在一些實施例中，內間隔層具有與閘極間隙壁211b(及鰭部間隙壁211a)不同的組成。
方法100中可在一連串蝕刻及沉積製程中形成內間隔層。舉例來說，形成內間隔層可始於選擇性去除非通道膜層204b的部分而不去除或實質上不去除通道膜層204a的部分，以形成溝槽。非通道膜層204b可透過任何合適的製程(例如，乾式蝕刻製程)來去除。隨後，形成一或多個介電層於溝槽中，然後透過一或多個蝕刻製程去除(即，回蝕刻)沉積於溝槽膜層204a的露出表面上的多餘介電層，而在非溝槽膜層204b上形成內間隔層。一或多個介電層可透過任何合適的方法進行沉積，例如ALD、CVD、PVD、其他合適的方法或其組合。
請參考第14圖，方法100於操作步驟116中形成磊晶源極/汲極(S/D)特徵部件214於各個S/D凹槽213內。每一個磊晶源極/汲極(S/D)特徵部件214可適用於形成p型FET裝置(例如，包括p型磊晶材料)或者形成n型FET裝置(例如，包括n型磊晶材料)。p型磊晶材料可包括一或多個摻雜有p型摻雜物(例如，硼、鍺、銦、其它p型摻雜物或其組合)的矽鍺磊晶層(epi SiGe)。n型磊晶材料可包括一或多個摻雜有n型摻雜劑(例如，砷、磷、其它n型摻雜劑或其組合)的矽磊晶層(epi Si)或矽碳晶層(epi SiC)。在一些實施例中，磊晶源極/汲極(S/D)特徵部件214合併在一起，如此處所繪示。然而，本實施例並未侷限於此。
在一些實施例中，進行一或多個磊晶生長製程，以生長磊晶材料於各個源極/汲極(S/D)凹槽213內。舉例來說，方法100中可實施磊晶生長製程(例如，上述關於多層堆疊(ML)的通道膜層204a及非通道膜層204b的製作)。在一些實施例中，磊晶材料透過在磊晶生長製程中於來源材料內加入摻雜劑而進行原位摻雜。在一些實施例中，磊晶材料是在進行沉積製程之後通過離子植入製程進行摻雜的。在一些實施例中，隨後進行退火製程以活化磊晶源極/汲極(S/D)特徵部件214中的摻雜物。
在本實施例中，形成相鄰於電介電鰭部206之一的磊晶源極/汲極(S/D)特徵部件214係用以與電介電鰭部206接觸，而在磊晶源極/汲極(S/D)特徵部件214的底部部分附近形成一外側氣隙230。換句話說，形成於裝置區203邊緣處的磊晶源極/汲極(S/D)特徵部件214側向生長，以接觸對應相鄰的介電鰭部206的側壁。在所繪示的實施例中，各個外側氣隙230由磊晶源極/汲極(S/D)特徵部件214、電介電鰭部206及部分的鰭部間隙壁211a所定義。在一些實施例中，兩相鄰的磊晶源極/汲極(S/D)特徵部件214合併在一起，以在磊晶源極/汲極(S/D)特徵部件214的底部部分之間的空間中形成一內側氣隙232。各個內側氣隙232可進一步由部分的鰭部間隙壁211a所定義。如參照第9圖所討論的，介電鰭部206及與其相鄰的半導體鰭部(亦即，外側半導體鰭部204’)之間的距離D係用以允許磊晶源極/汲極(S/D)特徵部件214側向生長，直至其接觸介電鰭部206的側壁。因此，在本實施例中，外側氣隙230的側向尺寸(即，沿Y方向測量的尺寸)-及體積-取決於距離D的大小。
提高FET的效能(例如，處理速度)的一般策略是降低裝置的寄生電容，因而降低裝置的 RC延遲。降低寄生電容可透過將具有較低介電常數的材料(例如，以氣隙形式存在的空氣)加入至裝置的結構中來實現。雖然現有的在FET中引入氣隙的方法一般來說是足夠的，但它們並不是在所有方面都完全令人滿意。舉例來說，當裝置包括兩個或多個半導體鰭部(主動區)時，通過合併形成在半導體鰭部上的相鄰源極/汲極(S/D)特徵部件以在源極/汲極(S/D)特徵部件下方形成內氣隙(s)，例如本文提供的內側氣隙232，可降低FET的寄生電容。然而，當裝置繼續減小尺寸時，給定裝置內的半導體鰭部的數量可減少到少於兩個，從而防止形成任何內部氣隙。本實施例提供了與最外側的半導體鰭部相鄰形成附加氣隙的方法，例如本文提供的外側氣隙230，從而無論存在多少半導體鰭部，各個裝置都配置至少兩個氣隙(即外側氣隙230)。在本實施例中，將介電鰭部與外側半導體鰭部相鄰地結合在一起，使裝置中的氣隙總數增加兩個，這對於只存在一個半導體鰭部的實施例尤其有利。在一些實施例中，裝置內形成的氣隙總數超過了存在的半導體鰭部的數量，從而最大限度地提高了氣隙的電容降低效果。
請參照第15A及15B圖，方法100於操作步驟118中形成一蝕刻停止層(etch-stop layer, ESL)220於裝置200上。蝕刻停止層(ESL)220可包括氮化矽(SiN)、氮碳化矽(SiCN)、氮氧化矽(SiON)、矽、氮碳氧化矽(SiOCN)、其它合適的材料或其組合。在一些實施例中，介電鰭部206包括具有介電常數低於鰭部間隙壁211a及/或蝕刻停止層(ESL)220的介電材料，以嘗試降低裝置200的寄生電容。在本實施例中，蝕刻停止層(ESL)220透過CVD、PVD、ALD、其他合適的方法或其組合順應性形成於裝置200上。請參照第15A圖，蝕刻停止層(ESL)220形成於合併的磊晶源極/汲極(S/D)特徵部件214及介電鰭部206的上表面上，但未填入氣隙230或氣隙232。另外，請參照第15B圖，除了在合併的磊晶源極/汲極(S/D)特徵部件214及介電鰭部206的上表面上形成蝕刻停止層(ESL)220外，蝕刻停止層(ESL)220可局部填充氣隙230及氣隙232，因而縮小(儘管不是消除)各個氣隙的體積。當磊晶源極/汲極(S/D)特徵部件214僅略微合併(導致氣隙230及氣隙232的體積增大)時，蝕刻停止層(ESL)220會發生這種局部填充氣隙230及氣隙232的情況。
隨後，請參照分別對應於第15A及15B圖的第16A及16B圖，方法100於操作步驟118中形成一層間介電（nterlayer dielectric, ILD）層222於蝕刻停止層(ESL)220上。層間介電（ILD）層222可包括氧化矽(SiO及/或SiO2 )、低k值介電材料、四乙基矽酸鹽(TEOS)、摻雜的氧化矽(例如，硼磷矽酸鹽玻璃(BPSG)、摻氟矽酸鹽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻硼矽酸鹽玻璃(BSG)等)、其它合適的介電材料或其組合，且可透過CVD、FCVD、SOG、其它合適的方法或其組合形成。之後，方法100可在一或多道CMP製程中對層間介電（ILD）層222進行平坦化，以露出虛置閘極結構210的上表面。第16C及16D圖繪示出相似於第16A及16B圖的裝置200的實施例，除了半導體鰭部204及/或204’各自包括如第5A及5B圖中所繪示的與非通道膜層204b(未繪示)交錯的通道膜層204a，而用以形成閘極全繞式場效電晶體(GAA FET)。
在本實施例中，外側氣隙230的數量M與介電鰭部206的數量一致，無論半導體鰭部204及/或 204’的數量N如何，外側氣隙230都是兩個。另一方面，內側氣隙232的數目P取決於合併在一起的磊晶源極/汲極(S/D)特徵部件214的數目N’，例如，若N’為零，則不形成內側氣隙232，P=0；否則，P=N’-1。因此，在沒有任何介電鰭部206的情況下，合併兩個相鄰的磊晶源極/汲極(S/D)特徵部件204將不會產生外側氣隙230，或M=0，且不超過總共(N’- 1)的內側氣隙232，或(M＋P)≤(N’-1)。此處提供的實施例係用以通透過對應於裝置區203內的半導體鰭部204及/或204’的數量N，將氣隙的總數量(M+P)最大化來降低裝置200的寄生電容。在一示例中，請參照第14-16B圖，由於裝置200包括兩個介電鰭部206及四個合併的磊晶源極/汲極(S/D)特徵部件214及/或204’，或N=N’=4，因此有兩個外側氣隙230(M=2)及三個內側氣隙232，或P=N’-1＝3，氣隙的總數為M＋P=5，其大於N。在相似的示例中，請參照第17A圖，由於裝置200包括兩個介電鰭部206及兩個合併的磊晶源極/汲極(S/D)特徵部件214，N=N’=2，因此有兩個外側氣隙230(M=2)及一個內側氣隙232(P=1)，氣隙的總數為M+P=3，其大於N。
對於裝置200包括單一半導體鰭部204’(N=1)的實施例中，請參照第17B、18A及18B圖，未形成內側氣隙232，或者P=0，因此，氣隙的總數僅由單一半導體鰭部204’及兩個介電鰭部206形成的外側氣隙230所產生。據此，氣隙的總數為M+P=2，其大於N。然而，在沒有任何介電鰭部206的情況下，不會形成任何氣隙來降低裝置200的寄生電容，或M+P=0。因此，介電鰭部206透過提供兩個額外的外側氣隙與外側半導體鰭部204’來降低裝置的寄生電容，當裝置包括單一半導體鰭部204’時，此降低的效果特別有利。
需注意的是，外側氣隙230的形成不依賴於半導體鰭部204及/或204’的特定配置。換句話說，半導體鰭部204及/或204’可係用以形成鰭式場效電晶體(FinFET)(例如，第17A及17B圖所示)及/或閘極全繞式場效電晶體(GAA FET)( 例如，第18A及18B圖所示)。再者，此處提供的實施例可適用於閘極全繞式場效電晶體(GAA FET)的各種配置。舉例來說，如第18A圖中所繪示的奈米層片類的閘極全繞式場效電晶體(GAA FET)及第18B圖中所繪示的奈米棒類的閘極全繞式場效電晶體(GAA FET)。此外，本實施例並未將半導體鰭部204及204’的寬度WS 或介電鰭部206的寬度WD 限制為特定值。舉例來說，請參照第17A、17B及18B圖，寬度WS 小於寬度WD ，而參照第18A圖，寬度WS 大於寬度WD 。當然，根據一些實施例(未繪示)，寬度WS 可實質上相同於寬度WD 。
現在參照第19A圖，方法100於操作步驟120中透過任何合適的蝕刻製程，例如乾式蝕刻製程，去除虛置閘極結構210以形成一閘極溝槽226而露出半導體鰭部204及/或204’的通道區。在一些實施例中，界面層(若存在)留位於半導體鰭部204及/或204’的閘極溝槽226內。
對於半導體鰭部204及/或204’包括用以形成閘極全繞式場效電晶體(GAA FET)的多層堆疊(ML)的實施例，請參照第19B圖，方法100自操作步驟120進行至操作步驟122，以自多層堆疊(ML)內移除非通道膜層204b，而形成與通道膜層204a交錯的開口228。方法100中透過任何合適的蝕刻製程，例如乾式蝕刻製程、濕式蝕刻製程、反應離子蝕刻(RIE)製程或其組合，選擇性去除非通道膜層204b，而未去除或實質上未去除通道膜層204a。在一示例中，可進行採用氨(NH3 )及/或過氧化氫(H2 O2 )的濕式蝕刻製程來選擇性去除非通道膜層204b。在另一示例中，可進行採用HF及/或其他氟基蝕刻劑(例如，CF4 、SF6 、CH2 F2 、CHF3 、C2 F6 、其他含氟蝕刻劑或其組合)的乾式蝕刻製程來去除非通道膜層204b。
隨後，請參照分別對應於第19A及第19B圖的第20A及第20B圖，方法100於操作步驟124中形成一金屬閘極結構240於半導體鰭部204及/或204’的各個通道區上。亦即，形成於閘極溝槽226內及開口228(若適用)內，其中金屬閘極結構240包括至少一閘極介電層242及位於閘極介電層242上的一金屬閘極電極244。對於半導體鰭部204及/或204’包括用於閘極全繞式場效電晶體(GAA FET)的多層堆疊(ML)的實施例，請參考第20B圖，閘極介電層242圍繞各個通道膜層204a，且金屬閘極電極244用以填充通道膜層204a之間的開口228內以及閘極溝槽226內。
在本實施例中，閘極介電層242包括任何合適的高k值(即，具有大於氧化矽的介電常數，約為3.9)介電材料，例如氧化鉿、氧化鑭、其它合適的材料或其組合。金屬閘極電極244可包括至少一個功函數金屬層(未單獨繪示出)及位於其上的塊材導電層(未單獨繪示出)。功函數金屬層可為p型或n型功函數金屬層。示例性的功函數材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其它合適的功函數材料或其組合。塊材導電層可包括Cu、W、Al、Co、Ru、其它合適的材料或其組合。金屬閘極結構240更可包括許多其它膜層(未繪示)，例如界面層、蓋層、阻障層、其它合適的膜層或其組合。金屬閘極結構240的各種膜層可透過任何合適的方法進行沉積，例如化學氧化、熱氧化、ALD、CVD、PVD、電鍍、其他合適的方法或其組合。
之後，方法100於操作步驟126中可對裝置200進行額外的製程步驟。舉例來說，方法100可形成源極/汲極(S/D)接點(未繪示)於源極/汲極(S/D)特徵部件214上，其中各個源極/汲極(S/D)接點可包括任何合適的導電材料，例如Co、W、Ru、Cu、Al、Ti、Ni、Au、Pt、Pd、其它合適的導電材料或其組合。方法100可透過一連串的圖案化及蝕刻製程於層間介電（ILD）層222內形成S/D接觸開口，隨後使用任何合適的方法，例如CVD、ALD、PVD、電鍍、其他合適的製程或其組合，在源極/汲極(S/D)接觸開口內沉積導電材料。在一些實施例中，在源極/汲極(S/D)特徵部件214及源極/汲極(S/D)接點之間形成了矽化物層(未繪示)。矽化物層可包括矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀、其它合適的矽化物或其組合矽化物層可透過沉積製程形成於裝置200上，諸如CVD、ALD、PVD或其組合。隨後，方法100可形成額外的特徵部件於裝置200上，例如，耦接至金屬閘極結構240的閘極接點(contact；未繪示)、垂直內連接特徵部件(例如，介層連接(via)；未繪示)、水平內連接特徵部件(例如，導線；未繪示)、額外的金屬間介電層(例如，蝕刻停止層(ESL)及層間介電（ILD）層；未繪示)、其他合適的特徵部件或其組合。
儘管未侷限，然而本揭露的一或多個實施例為半導體裝置及其製造提供了諸多好處。舉例來說，在本實施例中，透過附近形成垂直介電特徵(例如，介電鰭部)相鄰於裝置的磊晶源極/汲極(S/D)特徵部件來降低裝置(例如，鰭式場效電晶體(FinFET)、閘極全繞式場效電晶體(GAA FET)等)的寄生電容。在一些實施例中，形成介電鰭部而形成氣隙於裝置區(其包括一半導體鰭部陣列)的外緣的那些半導體鰭部的底部處。如此處所提供，當實施減少半導體鰭部數量(也稱為鰭部減量)時，於外側(或邊緣)半導體鰭部形成氣隙對於降低裝置的寄生電容格外重要。在本揭露的一些實施例中，半導體鰭部的數量可減少至兩個或更少。所揭露的方法實施例可輕易地整合至製造各種場效電晶體(FET)的現有製程及技術中。
在一型態中，本實施例提供了一種半導體結構，其包括：一半導體鰭部，自一基底突出；一磊晶源極/汲極(S/D)特徵部件，位於半導體鰭部上；以及一第一介電鰭部及一第二介電鰭部，位於基底上。其中，半導體鰭部位於第一介電鰭部與第二介電鰭部之間。其中，磊晶源極/汲極(S/D)特徵部件的一第一側壁與第一介電鰭部包圍一第一氣隙。其中，磊晶源極/汲極(S/D)特徵部件的一第二側壁與第二介電鰭部包圍一第二氣隙。
在另一型態中，本實施例提供了一種半導體結構，其包括：一第一半導體鰭部及一第二半導體鰭部，位於一基底上，且縱向方位沿一第一方向；一閘極堆疊，位於第一半導體鰭部的一第一通道區上及第二半導體鰭部的一第二通道區上，且縱向方位沿實質上垂直於第一方向的一第二方向；一第一源極/汲極(S/D)特徵部件及一第二源極/汲極(S/D)特徵部件，分別位於第一半導體鰭部上及第二半導體鰭部上；以及一第一介電鰭部及一第二電介電鰭部，位於基底上且縱向方位沿第一方向，其中第一半導體鰭部及第二半導體鰭部位於第一介電鰭部與第二介電鰭部之間，其中第一介電鰭部與第一源極/汲極(S/D)特徵部件形成一第一氣隙，且其中第二介電鰭部與第二源極/汲極(S/D)特徵部件形成一第二氣隙。在本實施例中，第一通道區及第二通道區各自包括與閘極堆疊交錯的多個半導體層。
又另一型態中，本實施例提供了一種半導體結構之製造方法，其包括：形成自一基底突出的一半導體鰭部；形成與半導體鰭部相鄰的一介電鰭部，其中介電鰭部的方位實質上平行於半導體鰭部；去除一部分的半導體鰭部，以形成一源極/汲極(S/D)凹槽；以及形成一源極/汲極(S/D)特徵部件於源極/汲極(S/D)凹槽內，使得源極/汲極(S/D)特徵部件接觸介電鰭部的一側壁而定義出一氣隙。
以上概略說明瞭本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。
100:方法 102, 104, 106, 108, 110, 112, 114, 116, 118, 120, 122, 124, 126:操作步驟 200:裝置 202:基底 203:裝置區 204, 204’:半導體鰭部 204a:(通道)膜層 204b:(非通道)膜層 204c:基體鰭部 206:介電鰭部 208:隔離結構 209:溝槽 210:虛置閘極結構 211:間隔層 211a:鰭部間隙壁 211b:閘極間隙壁 213:源極/汲極(S/D)凹槽 214:磊晶源極/汲極(S/D)特徵部件 220:蝕刻停止層(ESL) 222:層間介電（ILD）層 226:閘極溝槽 228:開口 230:(外側)氣隙 232:(內側)氣隙 D:距離 ML:多層堆疊 W1, W3, WD , WS :寬度 W2:分隔距離
第1圖繪示出根據本揭露的各種實施例的半導體裝置的示例製造方法流程圖。 第2及10A圖係根據本揭露的各種實施例，在第1圖所示方法的不同階段的示例性半導體裝置的平面示意圖。 第3、4、5A、5B、6、7、8及9圖係根據本揭露的各種實施例，在第1圖所示方法的不同階段的半導體裝置的剖面示意圖。 第10B圖係根據本揭露的各種實施例，在第10A圖所示的半導體裝置的三維立體示意圖。 第11A、12A、13、14、15A、15B、16A、16B、16C、16D、17A、17B、18A及18B圖係根據本揭露的各種實施例，沿第10A及/或第10B圖的AA’線的半導體裝置在第1圖所示方法的不同階段剖面示意圖。 第10C、11B、12B、19A、19B、20A和20B圖係根據本揭露的各種實施例，沿第10A及/或10B圖的BB’線的半導體裝置在第1圖所示方法的不同階段剖面示意圖。
無
200:裝置
202:基底
204,204’:半導體鰭部
206:介電鰭部
208:隔離結構
211a:鰭部間隙壁
214:磊晶源極/汲極(S/D)特徵部件
220:蝕刻停止層(ESL)
222:層間介電(ILD)層
230:(外側)氣隙
232:(內側)氣隙

Claims (20)

  1. 一種半導體結構，包括： 一半導體鰭部，自一基底突出； 一磊晶源極/汲極特徵部件，位於該半導體鰭部上；以及 一第一介電鰭部及一第二介電鰭部，位於基底上，其中該半導體鰭部位於該第一介電鰭部與該第二介電鰭部之間，其中該磊晶源極/汲極特徵部件的一第一側壁與該第一介電鰭部包圍一第一氣隙，其中該磊晶源極/汲極特徵部件的一第二側壁與該第二介電鰭部包圍一第二氣隙。
  2. 如請求項1之半導體結構，更包括：複數個間隙壁，位於部分的該磊晶源極/汲極特徵部件上、部分的該第一介電鰭部上及部分的該第二介電鰭部上，使得該等間隙壁局部定義出該第一氣隙及該第二氣隙。
  3. 如請求項2之半導體結構，其中該等間隙壁包括具有一第一介電常數的一第一介電材料，且該第一介電鰭部及該第二介電鰭部各自包括具有一第二介電常數的一第二介電材料，且其中該第一介電常數不同於該第二介電常數。
  4. 如請求項3之半導體結構，其中該第一介電常數大於該第二介電常數。
  5. 如請求項1之半導體結構，更包括：一蝕刻停止層，位於該磊晶源極/汲極特徵部件上、該第一介電鰭部上及該第二介電鰭部上。
  6. 如請求項5之半導體結構，其中該蝕刻停止層局部定義出該第一氣隙及該第二氣隙。
  7. 如請求項1之半導體結構，更包括：一金屬閘極堆疊，位於相鄰於該磊晶源極/汲極特徵部件的該半導體鰭部的一通道區上，其中該半導體鰭部的該通道區包括與該金屬閘極堆疊交錯的複數半導體層的堆疊。
  8. 如請求項1之半導體結構，其中沿著實質上垂直於該半導體鰭部的一縱向方向的一方向，該半導體鰭部定義出一第一寬度，且該第一介電鰭部及該第二介電鰭部各自定義出一第二寬度，且其中該第一寬度不同於該第二寬度。
  9. 如請求項8之半導體結構，其中該第一寬度大於該第二寬度。
  10. 一種半導體結構，包括： 一第一半導體鰭部及一第二半導體鰭部，位於一基底上，且縱向方位沿一第一方向； 一閘極堆疊，位於該第一半導體鰭部的一第一通道區上及該第二半導體鰭部的一第二通道區上，且縱向方位沿實質上垂直於該第一方向的一第二方向，其中該第一通道區及該第二通道區各自包括與該閘極堆疊交錯的複數個半導體層； 一第一源極/汲極特徵部件及一第二源極/汲極特徵部件，分別位於該第一半導體鰭部上及第二半導體鰭部上；以及 一第一介電鰭部及一第二電介電鰭部，位於該基底上且縱向方位沿第一方向，其中該第一半導體鰭部及該第二半導體鰭部位於該第一介電鰭部與該第二介電鰭部之間，其中該第一介電鰭部與該第一源極/汲極特徵部件形成一第一氣隙，且其中該第二介電鰭部與該第二源極/汲極特徵部件形成一第二氣隙。
  11. 如請求項10之半導體結構，其中該第一源極/汲極特徵部件與該第二源極/汲極特徵部件合併，以形成一第三氣隙。
  12. 如請求項10之半導體結構，更包括： 一第三半導體鰭部，位於該第一半導體鰭部與該第二半導體鰭部之間；以及 一第三源極/汲極特徵部件，位於該第三半導體鰭部上，其中該第一源極/汲極特徵部件、該第二源極/汲極特徵部件及該第三源極/汲極特徵部件合併，以形成一第三氣隙位於該第一源極/汲極特徵部件與該第二源極/汲極特徵部件之間，及一第四氣隙位於該第二源極/汲極特徵部件與該第三源極/汲極特徵部件之間。
  13. 如請求項10之半導體結構，更包括：隔離結構，位於該基底上，其中部分的該隔離結構將該基底與該第一介電鰭部及該第二介電鰭部隔開。
  14. 如請求項10之半導體結構，更包括：一蝕刻停止層，位於該第一源極/汲極特徵部件的一底部部分與該第一介電鰭部之間，且位於該第二源極/汲極特徵部件的一底部部分與該第二介電鰭部之間，使該蝕刻停止層包圍該第一氣隙及該第二氣隙。
  15. 如請求項10之半導體結構，更包括：複數個間隙壁，位於部分的該第一磊晶源極/汲極特徵部件上、部分的該第二磊晶源極/汲極特徵部件上、部分的該第一介電鰭部上及部分的該第二介電鰭部上，使得該等間隙壁局部定義出該第一氣隙及該第二氣隙，其中該第一介電鰭部或該第二介電鰭部的一介電常數小於該等間隙壁的一介電常數。
  16. 一種半導體結構之製造方法，包括： 形成自一基底突出的一半導體鰭部； 形成與該半導體鰭部相鄰的一介電鰭部，其中該介電鰭部的方位實質上平行於該半導體鰭部； 去除一部分的該半導體鰭部，以形成一源極/汲極凹槽；以及 形成一源極/汲極特徵部件於該源極/汲極凹槽內，使得該源極/汲極特徵部件接觸該介電鰭部的一側壁而定義出一氣隙。
  17. 如請求項16之半導體結構之製造方法，更包括於形成該源極/汲極特徵部件之前： 沉積一間隔層於該半導體鰭部上及該介電鰭部上；以及 凹陷該間隔層，以形成複數個間隙壁於該半導體鰭部與該介電鰭部的底部部分，使該源極/汲極特徵部件的一底部部分位於該等間隙壁之間，且使該等間隙壁局部包圍該氣隙。
  18. 如請求項16之半導體結構之製造方法，更包括：形成一蝕刻停止層於該源極/汲極特徵部件上及該介電鰭部上，使該蝕刻停止層局部填充該氣隙。
  19. 如請求項16之半導體結構之製造方法，其中該介電鰭部為一第一介電鰭部而該氣隙為一第一氣隙，該方法更包括：形成一第二鰭部相鄰於且實質上平行於該半導體鰭部，使該半導體鰭部位於該第一介電鰭部與該第二介電鰭部之間，其中該源極/汲極特徵部件形成於該源極/汲極凹槽內，以接觸該第二介電鰭部的一側壁而定義出一第二氣隙。
  20. 如請求項16之半導體結構之製造方法，其中該半導體鰭部為一第一半導體鰭部，該介電鰭部為一第一介電鰭部，該源極/汲極特徵部件為一第一源極/汲極特徵部件，且該氣隙為一第一氣隙，該方法更包括： 形成一第二半導體鰭部相鄰於且實質上平行於該第一半導體鰭部； 形成一第二介電鰭部實質上平行於該第一半導體鰭部，其中該第一半導體鰭部與該第二半導體鰭部位於該第一介電鰭部與該第二介電鰭部之間；以及 形成一第二源極/汲極特徵部件於第二半導體鰭部上，其中該二源極/汲極特徵部件接觸該第二介電鰭部的一側壁，以形成一第二氣隙，且其中該第一源極/汲極特徵部件與該第二源極/汲極特徵部件合併而形成一第三氣隙。
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