TW201804602A - 製造非揮發性記憶體元件之方法 - Google Patents

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皮爾 柯林 珍
迪亞茲 卡羅司
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Abstract

本揭露係為製造非揮發性記憶體元件之方法。一種例示性方法係關於形成異質結構於基板上。異質結構包含至少一半導體層對，其具有第一半導體層及置於第一半導體層上之第二半導體層，且第二半導體層異於第一半導體層。具有虛設閘極的閘極結構形成於異質結構之部分上使得閘極結構將異質結構分隔出源極區及汲極區及定義出介於源極區及汲極區間之通道區。於閘極置換製程期間，奈米晶體浮動閘極自第二半導體層形成於通道區中。在一些實施方式中，於閘極置換製程期間，奈米線自第一半導體也形成於通道區中。

Description

製造非揮發性記憶體元件之方 法
本發明實施例係關於具有奈米晶體浮動閘極之非揮發性記憶體元件及其製造方法。
非揮發性記憶體大致上係指任何可於電源關閉時保有其儲存的資料之任何記憶體或儲存裝置。例示性非揮發性記憶體包含快閃記憶體，其廣泛來說用在記憶卡及USB硬碟以便於電腦及其他數位裝置如相機及手機之間儲存資料及傳輸資料。快閃記憶體常導入浮動閘極電晶體，其大致上包含金屬氧化物半導體場效電晶體(MOSFET)電容地耦合許多次要閘極(例如控制閘極)。因為浮動閘極於電性上與次要閘極有所區隔，任何被浮動閘極所捕捉的電荷即使電源關掉仍會停留一段很長的時間。藉由對源極、汲極及/或次要閘極施以電壓可改變儲存於浮動閘極上的電荷。奈米晶體電荷捕捉結構為當前所探究用於提供浮動閘極中之電荷捕捉區域，而 此結構可改善電荷滯留、室溫操作，及加速存取。雖然現存導入奈米晶體電荷捕捉結構之非揮發性記憶體元件及其製造方法已普遍足以達成預期的目標，但仍無法完全滿足所有需求。
本揭露之一實施態樣係提供一種非揮發性記憶體元件之製造方法，該方法包含：形成一異質結構於一基板上，其中該異質結構包含至少一半導體層對，其具有一第一半導體層及置於該第一半導體層之上之一第二半導體層；該第二半導體層異於該第一半導體層；形成一閘極結構包含一虛設閘極於該異質結構之一部分之上，該閘極結構橫跨該異質結構，使得該閘極結構將該異質結構分隔出一源極區及一汲極區，及定義出一通道區介於該源極區及該汲極區之間；以及用於以一控制閘極置換該虛設閘極之一閘極置換製程期間，自該第二半導體層一奈米晶體浮動閘極形成於該通道區中。
100‧‧‧方法
105‧‧‧區塊
110‧‧‧區塊
115‧‧‧區塊
120‧‧‧區塊
125‧‧‧區塊
130‧‧‧區塊
135‧‧‧區塊
140‧‧‧區塊
145‧‧‧區塊
200‧‧‧非揮發性記憶體元件
202‧‧‧基板
205‧‧‧異質結構
205A‧‧‧半導體層對
205B‧‧‧半導體層對
206‧‧‧通道區
207‧‧‧源極區
208‧‧‧汲極區
210‧‧‧半導體層
210A‧‧‧奈米線
210B‧‧‧奈米線
215‧‧‧半導體層
215A‧‧‧孤立半導體
220‧‧‧半導體層
220A‧‧‧奈米線
220B‧‧‧奈米線
225‧‧‧半導體層
225A‧‧‧孤立半導體
230‧‧‧隔離特徵
235‧‧‧閘極結構
240‧‧‧虛設閘極電極
244‧‧‧犧牲閘極間隔
246‧‧‧閘極間隔
248‧‧‧磊晶源/汲極特徵
250‧‧‧層間介電層
252‧‧‧開口
255‧‧‧開口
260A‧‧‧奈米晶體浮動閘極
260B‧‧‧奈米晶體浮動閘極
260C‧‧‧奈米晶體浮動閘極
260D‧‧‧奈米晶體浮動閘極
270‧‧‧氧化層
272A‧‧‧穿隧氧化層
272B‧‧‧穿隧氧化層
272C‧‧‧穿隧氧化層
272D‧‧‧穿隧氧化層
275‧‧‧閘極介電質
280‧‧‧閘極電極
282‧‧‧層間介電層
284‧‧‧接點
286‧‧‧接點
288‧‧‧接點
300‧‧‧非揮發性記憶體元件
400‧‧‧非揮發性記憶體元件
500‧‧‧非揮發性記憶體元件
T1‧‧‧厚度
T2‧‧‧厚度
本揭露雖然已揭示如下圖的詳細描述，但須注意依照本產業的標準做法，各種特徵未按照比例繪製且僅用於闡明之目的。事實上，各種特徵的尺寸 為了清楚的而可被任意放大或縮小。
第1圖係依據本揭露各種實施態樣，為製造非揮發性記憶體元件的方法之流程圖。
第2-14圖係依據本揭露各種實施態樣，於各種例如與第1圖方法相關之製造階段，為部分或整體非揮發性記憶體元件之局部剖視圖。
第15A圖及第15B圖係為另一部分或整體非揮發性記憶體元件之局部剖面圖，其可根據第1圖之方法進行製造。
第16A圖及第16B圖係尚有另一部分或整體非揮發性記憶體元件之局部剖面圖，其可根據第1圖之方法進行製造。
第17A圖及第17B圖係尚有另一部分或整體非揮發性記憶體元件之局部剖面圖，其可根據第1圖之方法進行製造。
本揭露大致上係關於非揮發性記憶體元件，更確切地說，係關於具有奈米晶體浮動閘極之非揮發性記憶體元件及具有奈米晶體浮動閘極之非揮發性記憶體元件之製造方法。
本揭露接下來將會提供許多不同的實施方式或實施例以實施本揭露中不同的特徵。各特定實施例中的組成及配置將會在以下作描述以簡化本 揭露。這些為實施例僅作為示範並非用於限定本揭露。例如，一第一特徵形成於一第二特徵之上可包含實施例中的第一特徵與第二特徵直接接觸，亦可包含第一特徵與第二特徵之間更有其他額外特徵使第一特徵與第二特徵無直接接觸。
此外，在本揭露各種不同的範例中，將重複地使用元件符號及/或字母。此重複乃為了簡化與清晰的目的，而其本身並不決定各種實施例及/或結構配置之間的關係。此外，本揭露中一特徵以上置於、連接至，及/或耦合至另一特徵之方式形成可包含實施例中特徵以直接接觸形成，亦可包含實施例中有其他額外特徵形成於上述特徵之間使得上述特徵無直接接觸。此外，空間關係的用語像是“較低”、“較高”、“水平”、“垂直”、“上方”、“之上”、“下方”、“之下”、“向上”、“向下”、“頂部”、“底部”等等以及其他類似用語(例如“水平地”、“向下地”、“向上地”等等)，可用於此處以便描述圖式中一特徵與另一特徵之間的關係。該等相對空間關係的用語乃為了涵蓋包含該特徵之元件其各種不同的方向。
第1圖係依據本揭露各種實施態樣，為方法100之流程圖。在本實施方式中，利用方法100製造出的積體電路元件包含非揮發性記憶體元件。在區塊105，異質結構形成於基板上。異質結構包含至 少一半導體層對，其具有第一半導體層及置於第一半導體層上之第二半導體層。第二半導體層異於第一半導體層。在區塊110，閘極結構形成於異質結構之部分之上，使得閘極結構將異質結構分隔出源極區及汲極區及定義出介於源極區及汲極區間之通道區。閘極結構包含虛設閘極堆疊、犧牲閘極間隔，及閘極間隔。在區塊115，源/汲極磊晶特徵形成於源極區及汲極區中。在區塊120，犧牲閘極間隔自閘極結構移除，因此形成第一開口於閘極結構中而曝露出異質結構之部分。在區塊125，移除於異質結構之曝露部分之第二半導體層。在區塊130，虛設閘極堆疊自閘極結構移除，因此形成第二開口於閘極結構中而曝露出第二半導體層之剩餘部分。在區塊135，氧化層形成於第二半導體層之剩餘部分之上。在區塊140，閘極堆疊形成於閘極結構之第二開口中。在區塊145，方法100可繼續完成非揮發性記憶體元件的製造。額外的步驟可提供於方法100之前、期間及之後，及一些上述所討論的步驟可因方法100之額外的實施方式而被移動、置換或移除。本討論接下來以各種實施方式說明具有非揮發性記憶體元件之積體電路可依據方法100進行製造。
第2-14圖係依據本揭露各種實施態樣，於各種製造階段(例如與第1圖方法相關)，為部分或整體非揮發性記憶體元件之局部剖視圖。尤其，第2 圖為透視圖，非揮發性記憶體元件200以X-Y-Z平面觀看之三維視圖。第3-13圖為非揮發性記憶體元件200於X-Z平面之剖面示意圖，及第14圖為非揮發性記憶體元件200於Y-Z平面之剖面示意圖。非揮發性記憶體之實施例包含非揮發性隨機存取記憶體(NVRAM)、快閃記憶體、電子抹除式可複寫唯讀記憶體(EEPROM)、電子式可複寫唯讀記憶體(EPROM)，及其他適合的記憶體類型。在各種實施方式中，非揮發性記憶體元件200包含在微處理器、記憶單元及/或其他積體電路元件中。在一些實施方式中，非揮發性記憶體元件200可為積體電路(IC)晶片之部分、系統單晶片(SoC)或其部分，其包含各種被動及主動微電子元件例如電阻器、電容器、電感器、二極體、金屬氧化半導體場效電晶體(MOSFET)、互補式金屬氧化半導體(CMOS)電晶體、高電壓電晶體、高頻率電晶體、其他適合的元件或其組合。第2-14圖已被簡化乃為了清晰以更好理解本揭露之發明概念。額外的特徵可加入非揮發性記憶體元件200中，及在其他實施方式中之非揮發性記憶體元件200一些下述特徵可被置換、修改或移除。
第2圖及第3圖中，非揮發性記憶體元件200包含基板(晶圓)202。於所述之實施方式中，基板202為矽基板。做為選擇或附加地，基板202包含 鍺、合金半導體(例如，矽化鍺)、其他適合的半導體材料或其組合。做為選擇，基板202為絕緣體上半導體基板，例如絕緣體上矽(SOI)基板、絕緣體上矽化鍺(SGOI)基板或絕緣體上鍺(GOI)基板。絕緣體上半導體基板可以植氧分離(SIMOX)、晶圓接合及/或其他適合的方法進行製造。基板202可包含各種摻雜區域(未顯示)取決於非揮發性記憶體元件200的設計需求。在一些實施方式中，基板202包含p型摻雜區域(例如，p型井)以p型摻雜劑進行摻雜，如硼(例如，硼化氟)、銦、其他p型摻雜劑或其組合。在一些實施方式中，基板202包含n型摻雜區域(例如，n型井)以n型摻雜劑進行摻雜，如磷、砷、其他n型摻雜劑或其組合。在一些實施方式中，基板202包含摻雜區域以p型摻雜劑及n型摻雜劑之組合形成。各種摻雜區域可被直接形成於基板202之上及/或之中，舉例而言，提供p型井結構、n型井結構、雙井結構、增高結構或其組合。摻雜可以各種步驟及技術之製程如陰離子佈植或擴散進行佈植。
非揮發性記憶體元件200進一步包含異質結構205於基板202之上。第2圖中，異質結構205(也可稱為鰭及/或鰭結構)沿著X方向延伸，具有以Y方向所定義的寬度及Z方向所定義的高度。通道區206、源極區207及汲極區208被定義於異質結構205之中，而此處通道區206(也可在此稱為閘極區 域)介於源極區207及汲極區208(也普遍稱為源/汲極區)之間。第2圖及第3圖中，異質結構205包含半導體層堆疊具有朝X方向(換言之，水平地)延伸的長，使得通道區206水平地延伸介於源極區207及汲極區208之間。半導體層堆疊包含各種半導體層，例如半導體層210、半導體層215、半導體層220，及半導體層225。雖然半導體層210被描述為獨立的一層，但本揭露設想實施方式中其半導體層210為基板202之延伸(舉例而言，基板202之部分被移除掉以形成延伸自基板202的半導體層210)。半導體層包含任何適合的材料，例如矽、鍺、矽化鍺、其他適合的材料或其組合。半導體層可包含相同或相異的材料、蝕刻速率、原子組成百分比、重量組成百分比、厚度(高度)，及/或配置取決於非揮發性記憶體元件200的設計需求。在一些實施方式中，半導體層堆疊包含至少一半導體層對，其具有第一半導體層及位於第一半導體層之上之第二半導體層，此處第二半導體層異於第一半導體層。舉例而言，如實施方式中所述，異質結構205包含半導體層對205A其包含半導體層210及半導體層215及半導體層對205B其包含半導體層220及半導體層225，此處半導體層210及半導體層220包含相同的材料及半導體層215及半導體層225包含相同的材料。半導體層堆疊可包含較多或較少半導體層及/或配置取決於非揮發性記憶體元件的 設計需求。
在一些實施方式中，半導體層堆疊包含具有不同蝕刻速率的半導體層。舉例而言，半導體層210及半導體層220包含具有第一蝕刻速率的材料，而半導體層215及半導體層225包含具有第二蝕刻速率的材料。半導體層215及半導體層225的材料可呈現相對於半導體層210及半導體層220較高的蝕刻速率，或反之亦然。在一些實施方式中，半導體層堆疊包含交錯的半導體層，例如由第一材料組成的半導體層及由第二材料組成的半導體層。舉例而言，異質結構205可包含半導體層堆疊以矽層及矽化鍺層交錯(例如，異質結構205從底部到頂部為矽/矽化鍺/矽/矽化鍺)。在此實施方式中，半導體層210及半導體層220為矽層，及半導體層215及半導體層225為矽化鍺層。在一些實施方式中，半導體層堆疊包含相同材料之半導體層但具有交錯的原子組成百分比，例如具有第一原子組成百分比的半導體層及具有第二原子組成百分比的半導體層。舉例而言，異質結構205可包含半導體層堆疊其包含具有交錯之矽原子百分比及/或鍺原子百分比的矽化鍺層(例如，異質結構205從底部到頂部為矽a鍺b/矽x鍺y/矽a鍺b/矽x鍺y)。在此實施方式中，半導體層210及半導體層220為具有第一矽原子百分比及/或第一鍺原子百分比的矽化鍺層，而半導體層215及半導體層225 為具有異於第一矽原子百分比及/或第一鍺原子百分比之第二矽原子百分比及/或第二鍺原子百分比的矽化鍺層。在一些實施方式中，半導體層215及半導體層225的鍺原子百分比範圍自約20%至約60%，而半導體層210及半導體層220的鍺原子百分比範圍自約0%至約30%。在一些實施方式中，半導體層215及半導體層225的矽原子百分比範圍自約40%至約80%，而半導體層220及半導體層210的矽原子百分比範圍自約70%至約100%。舉例而言，半導體層210及半導體層220為具有矽原子百分比約80%及鍺原子百分比約20%的矽化鍺層，而半導體層215及半導體層225為具有矽原子百分比約50%及鍺原子百分比約50%的矽化鍺層。
異質結構205以任何適合的製程形成於基板202上。在一些實施方式中，半導體層210磊晶成長於基板202上，半導體層215磊晶成長於半導體層210上，半導體層220磊晶成長於半導體層215上，及半導體層225磊晶成長於半導體層220上。磊晶製程可用CVD沉積技術(例如，氣相磊晶(VPE)及/或超真空化學氣相沉積(UHV-CVD))、分子束磊晶、其他適合的磊晶成長製程或其組合。在一些實施方式中，執行微影及/或蝕刻製程以形成異質結構205之鰭狀結構，使得異質結構205自基板202延伸出來。微影製程可包含光阻塗佈(例如，旋轉塗佈)、軟烤、 遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗、乾燥(例如，硬烤)、其他適合的製程或其組合。做為選擇，微影製程可以其他方法實行或取代，例如無遮罩微影製程、電子束繪圖、離子束繪圖，及/或奈米印刷技術。蝕刻製程可包含乾式蝕刻製程、濕式蝕刻製程、其他適合的蝕刻製程或其組合。在一些實施方式中，異質結構205係藉由形成光阻層於半導體層225之上、使光阻曝光於圖案下，及將光阻顯影以形成含光阻之遮罩元件而形成。遮罩元件接著被用以蝕刻(例如，以反應性離子蝕刻(RIE))半導體層225、半導體層220、半導體層215及半導體層210以形成異質結構205。在另一實施例中，異質結構205係藉由雙圖案微影(DPL)製程形成。DPL係為藉由將圖案分割為兩交錯的圖案於基板上構建出一圖案之方法。DPL可加強特徵(例如，鰭)密度。各種DPL之方法包含雙曝光(例如，利用兩組遮罩)、光阻凍結、極紫外線(EUV)微影、其他適合的製程或其組合可供使用。
隔離特徵230形成於基板202之上及/或之中以隔離各種區域，例如非揮發性記憶體元件200之各種元件區域。舉例而言，隔離特徵230將異質結構(鰭)205與其他形成於基板202之上的異質結構(未顯示)隔開及隔離開來。隔離特徵230包含氧化矽、氮化矽、氮氧化矽、其他適合的隔離材料或其 組合。隔離特徵230可包含不同的結構，例如淺溝槽隔離(STI)結構、深溝槽隔離(DTI)結構，及/或局部矽氧化(LOCOS)結構。在一些實施方式中，隔離特徵230包含STI特徵其將異質結構205與其他主動元件區域及/或被動元件區域定義及電性地隔離開來。舉例而言，STI特徵可藉由於基板202中蝕刻出溝槽(例如，利用乾式蝕刻製程及/或濕式蝕刻製程)並以絕緣材料充填溝槽(例如，利用化學氣相沉積製程或旋塗玻璃製程)而形成。接著可執行化學機械研磨(CMP)製程以移除多餘的絕緣材料及/或平坦化隔離特徵230的頂面。在另一實施例中，STI特徵可於異質結構205形成之後藉由沉積絕緣材料於基板202之上而形成(在一些實施方式中，使得絕緣材充填於異質結構之間的間隙(溝槽))及回蝕絕緣材料層以形成隔離特徵230。在一些實施方式中，STI特徵包含多層結構充填於溝槽中，例如一氧化矽層位於一熱氧化襯墊層之上。
在第4圖及第5圖之中，閘極結構235形成於異質結構205上。閘極結構235包含虛設閘極堆疊(以虛設閘極電極240，及在一些實施方式中，以虛設閘極介電質表示)、犧牲閘極間隔244，及閘極間隔246。以Y-Z平面來看，閘極結構235包覆異質結構205之一部分，特別是包覆通道區206之一部分。以X-Z平面及X-Y平面來看，閘極結構235穿插於異質 結構205之源極區207及汲極區208之間。於所描述的實施方式中，虛設閘極電極240包含多晶矽或其他適合的虛設閘極材料。在實施方式中其虛設閘極堆疊包含介於虛設閘極電極240及異質結構205之間的虛設閘極介電質，而該虛設閘極介電質包含介電材料(如氧化矽)、高介電係數(high-k)之介電材料、其他適合的介電材料或其組合。高介電係數之介電材料包含HfO2、HfSiO、HfSiON、HfTaO,HfTiO、HfZrO、氧化鋯、氧化鋁、HfO2-Al2O3、合金、其他適合的高介電係數或其組合。虛設閘極堆疊可包含眾多其他層，例如，蓋層、介面層、擴散層、阻障層、硬遮罩層或其組合。在一實施例中，蓋層，如TiN蓋層置於虛設閘極介電質(或刪去虛設閘極介電質的閘極結構235)及虛設閘極電極240之間。
閘極結構235係以沉積製程、微影製程、蝕刻製程、其他適合的製程或其組合形成。舉例而言，第4圖中，執行沉積製程以形成虛設閘極電極層於基板202、特別是異質結構205及隔離特徵230上。在一些實施方式中，於形成虛設閘極電極層之前，執行沉積製程以形成虛設閘極介電層於異質結構205上，及形成虛設閘極電極層於虛設閘極介電層上。沉積製程包含CVD、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿CVD(HDPCVD)、金屬有機CVD(MOCVD)、遠端電漿CVD(RPCVD)、電漿增 強CVD(PECVD)、低壓CVD(LPCVD)、原子層CVD(ALCVD)、大氣壓CVD(APCVD)、鍍覆、其他適合的方法或其組合。接著執行微影圖案化及蝕刻製程以圖案化虛設閘極電極層(及虛設閘極電極層，於一些實施方式中)以形成閘極結構235之包含虛設閘極電極240的虛設閘極堆疊，使得虛設閘極電極240包覆通道區206之一部分。微影圖案化製程包含光阻塗佈(例如，旋轉塗佈)、軟烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗、乾燥(例如，硬烤)、其他適合的製程或其組合。做為選擇，微影曝光製程可以其他方法輔助、實行或取代，例如無遮罩微影製程、電子束繪圖或離子束繪圖。另有一可供選擇為，微影圖案化製程係使用奈米印刷技術。而蝕刻製程包含乾式蝕刻製程、濕式蝕刻製程、其他適合的蝕刻製程或其組合。
第5圖中，形成犧牲閘極間隔244及閘極間隔246毗鄰於閘極結構235之虛設閘極堆疊(例如，虛設閘極電極240)。將犧牲閘極間隔244配置毗鄰於(例如，沿著側壁)虛設閘極電極240，及將閘極間隔246配置毗鄰於(例如，沿著側壁)犧牲閘極間隔244。犧牲閘極間隔244及閘極間隔246各自包含介電材料，例如氧化矽、氮化矽、氮氧化矽、碳化矽、其他適合的材料或其組合。犧牲閘極間隔244包含異於閘極間隔246之介電材料。舉例而言，犧牲閘極間 隔244包含氧化矽(SiO2)，及閘極間隔246包含氮化矽(例如，Si3N4)。在另一實施例中，犧牲閘極間隔244包含氮化矽，及閘極間隔246包含氮化碳矽(SiCN)。在一些實施方式中，犧牲閘極間隔244包含具有異於閘極間隔246蝕刻速率之介電材料。舉例而言，犧牲閘極間隔244包含具有第一蝕刻速率之第一介電材料(如氧化矽)，及閘極間隔246包含具有第二蝕刻速率(如氮化矽)之第二介電材料。在一些實施方式中，犧牲閘極間隔244包含材料具有相對高於閘極間隔246之蝕刻速率。在一些實施方式中，犧牲閘極間隔244及/或閘極間隔246包含多層結構，例如多層結構包含氮化矽層及氧化矽層。犧牲閘極間隔244及閘極間隔246以任何適合的製程形成。舉例而言，於所描述的實施方式中，氧化矽層可設置於異質結構205之上接著各向異性地蝕刻(例如，乾式蝕刻)以形成犧牲閘極間隔244，及氮化矽層可被設置於異質結構205之上接著蝕刻(例如，乾式蝕刻)以形成閘極間隔246。
第6圖中，磊晶源極特徵及磊晶汲極特徵(稱為磊晶源/汲極特徵)形成於異質結構205之源/汲極區域中。舉例而言，半導體材料磊晶(epi)成長於異質結構205之曝露區域之上，形成磊晶源/汲極特徵248於源極區207中及磊晶源/汲極特徵於汲極區208中。磊晶製程可使用CVD沉積技術(例如，氣相 磊晶(VPE)及/或超真空化學氣相沉積(UHV-CVD))、分子束磊晶、其他適合的磊晶成長製程或其組合。磊晶製程可使用氣體及/液體先驅物，其與異質結構205之組成物交互作用(換句話說，與半導體層210、半導體層215、半導體層220及半導體層225交互作用)。磊晶源/汲極特徵248可以n型摻雜劑及/或p型摻雜劑進行摻雜。在一些實施方式中，非揮發性記憶體元件200配置為n型元件(例如，具有n通道)，磊晶源/汲極特徵248為矽磊晶層或碳化矽磊晶層，此矽磊晶層或碳化矽磊晶層以磷、其他n型摻雜劑或其組合進行摻雜(例如，形成Si：P磊晶層或Si：C：P磊晶層)。在一些實施方式中，非揮發性記憶體元件200配置為p型元件(例如，具有p通道)，磊晶源/汲極特徵248為鍺化矽(SiGe)層，此SiGe層以硼、其他p型摻雜劑或其組合進行摻雜(例如，形成Si：Ge：B磊晶層)。在一些實施方式中，磊晶源/汲極特徵248包含材料及/或摻雜劑其可於通道區206中達到理想的張應力(tensile stress)及/或壓應力(compressive stress)。在一些實施方式中，磊晶源/汲極特徵248於沉積期間藉由添加雜質至磊晶製程之原料進行摻雜。在一些實施方式中，磊晶源/汲極特徵248藉由接續於沉積成長製程後之離子佈植製程進行摻雜。在一些實施方式中，執行退火製程以活化於磊晶源/汲極特徵248及/或其他非揮發性記憶 體元件200之源/汲極區中之摻雜劑(例如，重摻雜源/汲極區及/或輕摻雜源/汲極(LDD)區)。層間介電(ILD)層250可形成於基板202之上，例如，藉由沉積製程(如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿CVD(HDPCVD)、金屬有機CVD(MOCVD)、遠端電漿CVD(RPCVD)、電漿增強CVD(PECVD)、低壓CVD(LPCVD)、原子層CVD(ALCVD)、大氣壓CVD(APCVD)、鍍覆、其他適合的方法或其組合)。層間介電層250包含介電材料如氧化矽、氮化矽、氮氧化矽、TEOS氧化物、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、低介電係數材料、其他適合的介電材料或其組合。例示性低介電係數材料包含氟矽玻璃(FSG)、碳摻雜矽氧化物、Black Diamond®(來自加州聖塔克拉拉之應用材料)、乾凝膠、氣凝膠、氟化非晶系碳、聚對二甲苯、雙苯并環丁烯(BCB)、SiLK(來自密西根密德蘭縣之陶氏化學)、聚醯亞胺、其他適合的材料或其組合。於所述實施方式中，層間介電層250為低介電係數層。在一些實施方式中，層間介電層250可包含具有多重介電材料之多層結構。接續於層間介電層250沉積後，可執行化學機械研磨(CMP)製程，使閘極結構235之頂部得以延伸出來(曝露)，特別是閘極電極280之頂部。
第7-14圖中，執行閘極置換製程以將閘極 結構235之虛設閘極(在此為虛設閘極電極240)置換為閘極，例如金屬閘極堆疊。於閘極置換製程期間，異質結構205可利用水平圍繞式閘極(GAA)製程技術、鰭式場效電晶體(FinFET)技術及/或氧化物上通道電晶體(channel-on-oxide transistor)技術以製造至少一奈米晶體浮動閘極(也稱為電荷儲存奈米晶體)於至少一奈米線通道之上及/或之間。在一些實施方式中，對異質結構205進行處理以製造出置於奈米晶體浮動閘極間之奈米線而改善奈米線之臨界電壓控制(可程式性)。更進一步，於閘極置換製程期間藉由製造奈米晶體浮動閘極，奈米晶體浮動閘極自動地自我校準於源極及閘極(如源極區207及汲極區208)之間，及進一步自動地自我校準於通道(如奈米線通道)及控制閘極之間。因此，製造奈米晶體浮動閘極可簡單且具成本效益地整合進現有的製造製程中。不同的實施方式可具有不同的優點，並且無特定優點用以限定任何實施方式。
第7圖中，移除閘極結構235之部分以曝露異質結構205之部分。在一些實施方式中，蝕刻製程(例如，選擇性濕式蝕刻製程)移除犧牲閘極間隔244以形成開口252於閘極結構235之中而曝露通道區206之異質結構205之部分，如置於虛設閘極電極240及閘極間隔246之間的半導體層210、半導體層215、半導體層220及半導體層225。而蝕刻製程為乾 式蝕刻製程、濕式蝕刻製程或其組合。在一些實施方式中，由於犧牲閘極間隔244之材料相對高於閘極間隔246之材料的蝕刻速率，蝕刻製程可移除犧牲閘極間隔244同時排除或使閘極間隔246之任何移除減到最少。各種蝕刻參數可調整以選擇性地蝕刻犧牲閘極間隔244，例如蝕刻組成物、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、電源、射頻(RF)偏壓、RF偏壓功率、蝕刻流速、其他適合的蝕刻參數或其組合。在一些實施方式中，相較於閘極間隔246之材料，可利用具有高蝕刻選擇性之蝕刻反應物對犧牲閘極間隔244進行蝕刻。舉例而言，實施方式中其犧牲閘極間隔244包含氧化矽，因而濕式蝕刻製程利用氫氟酸溶液可選擇性地蝕刻犧牲閘極間隔244而非蝕刻閘極間隔246。在另一實施例中，實施方法中其犧牲閘極間隔244包含氮化矽，因而濕式蝕刻製程利用磷酸溶液可選擇性地蝕刻犧牲閘極間隔244而非蝕刻閘極間隔246。
第8圖中，異質結構205之部分被選擇性地移除以形成奈米線。舉例而言，曝露的半導體層215及半導體層225於通道區206中被選擇地蝕刻掉，使得奈米線210A及奈米線220A形成於通道區206中。而蝕刻製程為乾式蝕刻製程、濕式蝕刻製程或其組合。在一些實施方式中，其異質結構205以具有不同材料之第一半導體層及第二半導體層交替穿 插，而蝕刻製程選擇性地移除第二材料層。舉例而言，在一些實施方式中，由於相對於半導體層210及半導體層220之材料，半導體層215及半導體層225具有高蝕刻速率，使得蝕刻製程可移除半導體層215及半導體層225之曝露部分同時排除或使半導體層210及半導體層220之曝露部分的任何移除減至最少。各種蝕刻參數可被調整以選擇性地蝕刻半導體層215及半導體層225，例如蝕刻組成物、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、電源、射頻(RF)偏壓、RF偏壓功率、蝕刻流速、其他適合的蝕刻參數或其組合。在一些實施方式中，相較於半導體層210及半導體層220之材料，可利用具有高蝕刻選擇性之蝕刻反應物對半導體層215及半導體層225進行蝕刻。舉例而言，在一些實施方式中，乾式蝕刻製程(如反應性離子蝕刻(RIE)製程)利用含氟氣體(如SF6)可選擇性地蝕刻半導體層215及半導體層225。在一些實施方式中，含氟氣體比含氧氣體(如O2)之比例、蝕刻溫度(如高於或低於80℃)及/或RF功率可被調整以選擇性地蝕刻矽化鍺或矽。在另一實施例，一些實施方式中，濕式蝕刻製程利用蝕刻溶液其包含NH4OH、H2O2及H2O可選擇性地蝕刻半導體層215及半導體層225。
第8A圖中，虛設閘極電極240及閘極間隔246為部分透明，顯示出奈米線210A及奈米線220A 水平地延伸於源極區207及汲極區208之間，而使奈米線210A及奈米線220A組成非揮發性記憶體元件200之通道。第8A圖中進一步描述，半導體層215及半導體層225之剩餘部分，其位於虛設閘極電極240之下，形成孤立半導體215A(semiconductor island，也稱為奈米晶體215A)於奈米線210A之上及孤立半導體225A於奈米線220A之上。在實施方式中其半導體層210及半導體層220為矽層及半導體層215及半導體層225為矽化鍺層，奈米線210A及奈米線220A為矽通道，及孤立半導體215A及孤立半導體225A為矽化鍺奈米晶體位於矽通道之上。如第8A圖中所描繪，蝕刻製程也可移除虛設閘極電極240下之半導體層215及半導體層225之部分，使得孤立半導體215A及孤立半導體225A的寬度小於虛設閘極電極240。雖然奈米線210A、奈米線220A、孤立半導體215A及孤立半導體225A具有矩形形狀，本揭露設想奈米線210A、奈米線220A、孤立半導體215A及孤立半導體225A具有任何配置、形狀及/或大小(包含柱狀、三角形、六角形、梯形或其他適合的形狀)取決於非揮發性記憶體元件200之設計需求。
第9圖中，閘極結構235之虛設閘極堆疊(在此為虛設閘極電極240)被移除，因此形成溝槽(開口)255。開口255曝露出通道區206之部分，及尤其曝露出奈米線210A、孤立半導體215A、奈米線220A 及孤立半導體225A於通道區206中。虛設閘極堆疊可以任何適合的製程移除。在一些實施方式中，蝕刻製程選擇性地移除虛設閘極電極240(及虛設閘極介電質，在一些實施方式中)。蝕刻製程為乾式蝕刻製程、濕式蝕刻製程或其組合。而在此所敘述之選擇性蝕刻製程(如選擇性濕式蝕刻及/或選擇性乾式蝕刻)可進行調整，使得相對於閘極間隔246及其他於開口255中元件特徵(例如，奈米線210A、孤立半導體215A、奈米線220A及孤立半導體225A)，虛設閘極電極240具有足夠的蝕刻速率。
第10圖中，氧化層270形成於通道區206之曝露部分上。舉例而言，氧化層270形成於奈米線210A、孤立半導體215A、奈米線220A及孤立半導體225A上。在一些實施方式中，氧化層270為半導體氧化層，如矽氧化層。奈米線210A、孤立半導體215A、奈米線220A及孤立半導體225A之部分可被氧化以形成氧化層270。舉例而言，在一些實施方式中，執行熱氧化製程於奈米線210A、孤立半導體215A、奈米線220A及孤立半導體225A上。孤立半導體215A及孤立半導體225A(在一些實施方式中，孤立矽化鍺)之氧化速率高於奈米線210A及奈米線220A(在一些實施方式中，矽奈米線)之氧化速率，使得孤立半導體215A及孤立半導體225A之一大部分於熱氧化期間耗損掉。因此，在孤立半導體215A及孤立半導體 225A上的氧化層270厚度大於在奈米線210A及奈米線220A上的氧化層270厚度。該熱氧化製程於有氧環境、蒸氣環境、其他適合的環境或其組合下進行。在一些實施方式中，熱氧化製程為濕式氧化製程。在一些實施方式中，熱氧化製程係調整以達半導體層215及半導體層225之高氧化速率，例如，於低於約900℃溫度下進行。
第11圖中，氧化層270之部分被移除，形成非揮發性記憶體元件200之奈米晶體浮動閘極。舉例而言，利用蝕刻製程將氧化層270自奈米線210A及奈米線220A移除，使得奈米晶體浮動閘極260A(其為孤立半導體215A經各種製程後剩餘的部分，如前述所提的蝕刻及氧化製程)被穿隧氧化層272A所圍繞，及奈米晶體浮動閘極260B(其為孤立半導體225A經各種製程後剩餘的部分，如前述所提的蝕刻及氧化製程)被穿隧氧化層272B所圍繞。而蝕刻製程為乾式蝕刻製程、濕式蝕刻製程或其組合。在一些實施方式中，調整濕式蝕刻製程(例如，控制蝕刻時間)以確保氧化層270足以自奈米線210A及奈米線220A移除。奈米晶體浮動閘極260A作為下位浮動閘極及奈米晶體浮動閘極260B作為上位浮動閘極。於所述實施方式中，雖然本揭露設想奈米線210A、奈米線220A、孤立半導體215A及孤立半導體225A具有任何配置、形狀及/或大小(包含柱狀、三角形、六角形、 梯形或其他適合的形狀)取決於非揮發性記憶體元件200之設計需求，奈米晶體浮動閘極260A及奈米晶體浮動閘極260B具有柱狀形狀。如第11圖所描繪，穿隧氧化層272A圍繞著奈米晶體浮動閘極260A，及穿隧氧化層272B圍繞著奈米晶體浮動閘極260B，及奈米晶體浮動閘極260A及奈米晶體浮動閘極260B為垂直地自我校準於奈米線210A及奈米線220A。
在第12圖及第13圖中，閘極結構235之金屬閘極堆疊形成於開口(溝槽)255中。第14圖描繪出同於第13圖之非揮發性記憶體元件200之製造階段(形成閘極結構235之金屬閘極堆疊之後)，以Y-Z平面(垂直於往X方向延伸之通道方向)的視角來觀看非揮發性記憶體元件200。金屬閘極堆疊包含閘極介電質275及閘極電極280。金屬閘極堆疊構成非揮發性記憶體元件200之控制閘極。閘極結構235之金屬閘極堆疊可包含數個其他層，例如，蓋層、介面層、擴散層、阻障層、硬遮罩層或其組合。第12圖中，閘極介電質275形成於開口255中非揮發性記憶體元件200之曝露部分上。舉例而言，閘極介電質275保角對應至開口255之曝露表面，其包含奈米線210A及奈米線220A之曝露表面、閘極間隔246之曝露表面及穿隧氧化層272A及穿隧氧化層272B之曝露表面。第13圖中，閘極電極280形成於閘極介電質275上。閘極介電質275及閘極電極280係以各種沉積製 程形成。在一些實施方式中，原子層沉積(ALD)製程沉積閘極介電層於開口255中之曝露表面上，及ALD製程沉積閘極電極層於閘極介電層上。若如上所述之閘極介電質275及閘極電極280，閘極介電層及閘極電極層可保角對應至開口255中之曝露表面。接著可執行CMP製程以移除多餘的閘極電極層進而平坦化金屬閘極堆疊。
閘極介電質275包含介電材料，例如氧化矽、高介電係數之介電材料、其他適合的介電材料或其組合。例示性高介電係數之介電材料包含HfO2、HfSiO、HfSiON、HfTaO,HfTiO、HfZrO、氧化鋯、氧化鋁、HfO2-Al2O3、合金、其他適合的高介電係數或其組合。在一些實施方式中，閘極介電質275為高介電係數之介電材料。在一些實施例中，閘極介電質275包含界面層(如氧化矽層)，及置於界面層上之高介電係數介電層。閘極電極280包含傳導材料，例如多晶矽、Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他傳導材料或其組合。在一些實施方式中，閘極電極280包含功函數層，其為調整至理想功函數之傳導層(例如n型功函數或p型功函數)，及傳導層形成於功函數層上。在各種實施例中，功函數層包含Ta、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、為達到理想功函數的其他適合 材料或其組合。形成於功函數層上之傳導層包含適合的傳導材料，例如鋁、鎢或銅。傳導層可額外地或共同地包含多晶矽、鈦、鉭、金屬合金、其他適合的材料或其組合。在一些實施方式中，矽化物特徵形成於閘極及/或源/汲極區。舉例而言，當閘極電極280包含多晶矽時，矽化物特徵可磊晶形成於源/汲及額外地於閘極電極280上。矽化物特徵係以矽化物製成形成，例如自我校準矽化物(salicide)製程。
各種接點形成以促進非揮發性記憶體元件200之運作。第13圖及第14圖中，相似於層間介電層250之層間介電層282，可形成於基板202上方(於所述實施方式中，在層間介電層250及閘極結構235之上)。可形成接點於層間介電層250及/或層間介電層282之中。舉例而言，接點284電性地耦接非揮發性記憶體元件200之控制閘極(特別是閘極電極280)、接點286電性地耦接源極區207(特別是磊晶源/汲極特徵248)及接點288電性地耦接汲極區208(特別是磊晶源/汲極特徵248)。接點284、286及288包含傳導材料，例如金屬。金屬包含鋁、鋁合金(如鋁/矽/銅合金)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽、其他適合的金屬或其組合。金屬矽可包含矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀或其組合。在一些實施方式中，層間介電層250、層間介電層 282、接點284、接點286及/或接點288為置於基板202上之多層互連(MLI)特徵之一部分。MLI特徵電性地耦接各種非揮發性記憶體元件200之組件，使得各種組件可針對非揮發性記憶體元件200之設計需求而發揮作用。在一些實施方式中，MLI包含至少一位元線、至少一字元線、至少一源極線及/或至少一抹除線。在一些實施方式中，MLI包含至少一位元線、至少一字元線、至少一源極線及/或至少一抹除線。在一些實施方式中，接點284電性地與字元線耦接、接點286電性地與源極線耦接及接點288電性地與位元線耦接。接點284、接點286及接點288可視為相應字元線、源極線及位元線之一部分。MLI特徵可包含金屬層及層間介電層之組合其配置以形成垂直互連特徵，例如接點及/或通孔，及/或水平互連特徵，例如線。各種傳導特徵包含相似於接點284、286及288之材料。在一些實施方式中，利用鑲嵌製程及/或雙鑲嵌製程以形成銅基多層互連結構。接著非揮發性記憶體元件200可進行後續製程以完成製造。
第13圖及第14圖中，非揮發性記憶體元件200配有水平圍繞式閘極電晶體，其包含水平堆疊奈米線，具有置於奈米線之間及/或上方之奈米晶體浮動閘極。舉例而言，奈米線220A置於奈米晶體浮動閘極260A及奈米晶體浮動閘極260B之間，於此奈米晶體浮動閘極260A置於奈米線210A之上及奈米 晶體浮動閘極260B置於奈米線210B之上。閘極結構235(特別是包含閘極介電質275及閘極電極280之金屬閘極堆疊)實質地圍繞奈米晶體浮動閘極260A及奈米晶體浮動閘極260B。無論如何，奈米晶體浮動閘極260A及奈米晶體浮動閘極260B係藉由閘極介電質275及相應的穿隧氧化層272A及穿隧氧化層272B而與閘極電極280(控制電極)有所隔離，使得奈米晶體浮動閘極260A及奈米晶體浮動閘極260B可儲存電荷(電子或電洞)。奈米晶體浮動閘極260A及奈米晶體浮動閘極260B因此也可稱為電荷儲存(或儲存器)奈米晶體。藉由實施位於奈米線220A上方及下方之奈米晶體浮動閘極(此分別為奈米晶體浮動閘極260B及奈米晶體浮動閘極260A)，奈米線220A中可程式性的臨界電壓於運作期間可獲得較佳的控制，特別是與實施位於奈米線上方(或下方)之單一奈米晶體浮動閘極的非揮發性記憶體元件相比時。於閘極置換製程期間，藉由製造奈米晶體浮動閘極260A及奈米晶體浮動閘極260B，奈米晶體浮動閘極260A及奈米晶體浮動閘極260B係自我校準源極區207及汲極區208之間，及進一步自我校準於金屬閘極堆疊(特別是閘極介電質275及閘極電極280所提供之閘極電極)及奈米線220A(其提供奈米線通道)之間。更進一步，在一些實施方式中(如第13圖及第14圖所描繪)，於閘極置換製程期間，藉由製造奈米 晶體浮動閘極260A及奈米晶體浮動閘極260B，奈米晶體浮動閘極260A及奈米晶體浮動閘極260B大致上為雪茄形狀(cigar-shaped)。在此實施方式中，奈米晶體浮動閘極260A及奈米晶體浮動閘極260B具有大於高度(朝z方向)及寬度(朝y方向)之長度(朝x方向)。在一些實施方式中，奈米晶體浮動閘極260A及奈米晶體浮動閘極260B具有以X-Z平面來看大致上為橢圓形之剖面及以Y-Z平面來看大致上為圓形之剖面。
運作時，藉由接點284、286及/或288加偏壓於異質結構205(特別是源極區207及汲極區208)及閘極結構235(特別是閘極電極280)促使奈米晶體浮動閘極260A及/或奈米晶體浮動閘極260B補充/釋放電子(或電洞)，使得一位元之資料可被寫入、讀取自或抹除自奈米晶體浮動閘極260A及奈米晶體浮動閘極260B。在一些實施方式中，非揮發性記憶體元件200配有額外的奈米晶體浮動閘極，使得非揮發性記憶體元件200可儲存多餘一位元之資訊。當位元被寫入時，負電荷(電子)位於奈米晶體浮動閘極260A及奈米晶體浮動閘極260B上。當位元被抹除時，電荷從該位元被移除，使得奈米晶體浮動閘極260A及/或奈米晶體浮動閘極260B回歸未充電狀態。對奈米晶體浮動閘極260A及奈米晶體浮動閘極260B進行充電/放電係改變奈米線210A及/或奈米線 220A的臨界電壓，使得非揮發性記憶體元件200可達成兩種不同的邏輯狀態。在一些實施方式中，奈米晶體浮動閘極260A及奈米晶體浮動閘極260B產生於充電時較低的臨界電壓及於未充電時的較高臨界電壓。在一些實施方式中，非揮發性記憶體元件200以快閃記憶體來運作。
於寫入作業及抹除作業期間，非揮發性記憶體元件200可利用自奈米線210A及/或奈米線220A穿過穿隧氧化層272A及穿隧氧化層272B至奈米晶體浮動閘極260A及奈米晶體浮動閘極260B之Fowler-Nordheim(FN)電子穿隧效應。舉例而言，藉由相對應的接點286及接點288將源極區207及汲極區208接地並藉由接點284施以正電壓(例如5伏特)至閘極電極280即可達成寫入作業。閘極電極280上之正電位會影響自奈米線210A及/或奈米線220A穿過穿隧氧化層272A及/或穿隧氧化層272B至奈米晶體浮動閘極260A及/或奈米晶體浮動閘極260B之FN電子穿隧。奈米晶體浮動閘極260A及奈米晶體浮動閘極260B上之負電荷會改變(例如增加)奈米線210A及/或奈米線220A的臨界電壓。在另一實施例中，藉由相對應的接點286及接點288對源極區207及汲極區208施以正電壓(例如5伏特)並且藉由接點284將閘極電極280接地即可達成抹除作業。源極區207及汲極區208上之正電位會影響自奈米晶體浮動閘極 260A及/或奈米晶體浮動閘極260B穿過穿隧氧化層272A及/或穿隧氧化層272B至奈米線210A及/或奈米線220A之FN電子穿隧。奈米晶體浮動閘極260A及奈米晶體浮動閘極260B上缺乏電荷會改變(減少)奈米線210A及/或奈米線220A之臨界電壓，使得邏輯一(1)可自非揮發性記憶體元件200被讀取。
第15A圖及第15B圖係依據本揭露各種實施態樣，顯示包含部分或整體非揮發性記憶體元件300之積體電路元件的局部剖面圖。第15A圖以X-Z平面描繪出非揮發性記憶體元件300，及第15B圖以Y-Z平面描繪出非揮發性記憶體元件300。非揮發性記憶體元件300在許多方面相似於非揮發性記憶體元件200。因此，為了清晰及簡化，第15A圖及第15B圖及第2-14圖中的相似特徵可以相同的參考符號辨認。在第15A圖中及第15B圖中，相較於非揮發性記憶體元件200時，非揮發性記憶體元件300包含四個奈米線及四個奈米晶體浮動閘極。舉例而言，非揮發性記憶體元件300進一步包含奈米線210B、奈米線220B、奈米晶體浮動閘極260C(被穿隧氧化層272C所圍繞)，及奈米晶體浮動閘極260D(被穿隧氧化層272D所圍繞)。非揮發性記憶體元件300可利用相似於非揮發性記憶體元件200的水平圍繞式閘極(GAA)製程技術來進行製造。舉例而言，非揮發性記憶體元件300可起始於包含置於半導體層225上之 額外之半導體層組(特別是另一半導體層210、另一半導體層215、另一半導體層220及另一半導體層225)的異質結構205及參考前述第2-14圖進行製造製程，使得奈米線210B自另一半導體層210進行製造、奈米晶體浮動閘極260C自另一半導體層215進行製造、奈米線220B自另一半導體層220進行製造，及奈米晶體浮動閘極260D自另一半導體層225進行製造。第15A圖及第15B圖已被簡化乃為了清晰以更好理解本揭露之發明概念。額外的特徵可加入非揮發性記憶體元件300中，及在其他實施方式中之非揮發性記憶體元件300一些下述特徵可被置換、修改或移除。
第16A圖及第16B圖依據本揭露各種實施態樣，顯示包含部分或整體非揮發性記憶體元件400之積體電路元件的局部剖面圖。第16A圖以X-Z平面描繪非揮發性記憶體元件400，及第16B圖以Y-Z平面描繪非揮發性記憶體元件400。非揮發性記憶體元件400在許多方面相似於非揮發性記憶體元件200。因此，為了清晰及簡化，第16A圖及第16B圖及第2-14圖中的相似特徵可以相同的參考符號辨認。第16A圖及第16B圖中，非揮發性記憶體元件400可利用鰭式場效電晶體(FinFET)製程技術進行處理以得到具有鰭式場效電晶體的非揮發性記憶體元件400，其包含具有奈米晶體浮動閘極置於上方之鰭通道。舉例 而言，非揮發性記憶體元件400包含奈米線係配置為自基板202延伸出鰭及奈米晶體浮動閘極260A置於其上。在此實施方式中，非揮發性記憶體元件400可起始於只包含半導體層210及半導體層215的異質結構205及參考前述第2-14圖進行製造以得到所描繪之非揮發性記憶體元件400。在一些實施方式中，半導體層210具有起始厚度大於半導體層215的起始厚度。隨著製造半導體層210以形成鰭，該鰭可配置為非揮發性記憶體元件400之奈米線210A。在一些實施方式中，鰭係配置為長的奈米線，例如，具有遠大於高度(朝z方向)的長度(朝x方向)。第16A圖及第16B圖已被簡化乃為了清晰以更好理解本揭露之發明概念。額外的特徵可加入非揮發性記憶體元件400中，及在其他實施方式中之非揮發性記憶體元件400一些下述特徵可被置換、修改或移除。
第17A圖及第17B圖係依據本揭露各種實施態樣，顯示包含部分或整體非揮發性記憶體元件500之積體電路元件的局部剖面圖。第17A圖以X-Z平面描繪非揮發性記憶體元件500，及第17B圖以Y-Z平面描繪非揮發性記憶體元件500。非揮發性記憶體元件500在許多方面相似於非揮發性記憶體元件200。因此，為了清晰及簡化，第17A圖及第17B圖及第2-14圖中的相似特徵可以相同的參考符號辨認。第17A圖及第17B圖中，非揮發性記憶體元件500 可利用氧化物上通道製程技術以得到具有氧化物上通道電晶體的非揮發性記憶體元件500，其包含介於奈米晶體浮動閘極間的通道。舉例而言，非揮發性記憶體元件500包含奈米線220A配置為介於奈米晶體浮動閘極260A及奈米晶體浮動閘極260B間，及尤其是介於穿隧氧化層272A及穿隧氧化層272B間之通道層。在此實施方式中，非揮發性記憶體元件500可起始於包含具有厚度T1之半導體層210及具有厚度T2(此T2大於T1)之半導體層220的異質結構205及參考第2-14圖所述製造製程進行處理以製造出非揮發性記憶體元件500之通道(由半導體層220提供)上方及下方的充電儲存奈米晶體。隨著半導體層220進行製造以形成通道，該通道可配置為非揮發性記憶體元件500之奈米線220A。在一些實施方式中，通道係配置為長的奈米線，例如，具有遠大於高度(朝z方向)的長度(朝x方向)。第17A圖及第17B圖已被簡化乃為了清晰以更好理解本揭露之發明概念。額外的特徵可加入非揮發性記憶體元件500中，及在其他實施方式中之非揮發性記憶體元件500一些下述特徵可被置換、修改或移除。
本揭露提供許多不同的實施方式。一種用於製造非揮發性記憶體元件之例示性方法包含形成異質結構於基板上。異質結構包含至少一半導體層對，其具有第一半導體層及置於第一半導體層上 之第二半導體層。第二半導體層異於第一半導體層。具有虛設閘極的閘極結構形成於異質結構之部分上，使得閘極結構將異質結構分隔出源極區及汲極區及定義出介於源極區及汲極區間之通道區。於閘極置換製程期間，奈米晶體浮動閘極自第二半導體層形成於通道區中。在一些實施方式中，於閘極置換製程期間，奈米線自第一半導體層也形成於通道區中。
在一些實施方式中，閘極結構進一步包含閘極間隔及犧牲閘極間隔。此方法可進一步包含移除犧牲閘極間隔以形成第一開口於閘極結構中而曝露出異質結構之部分；及移除第二半導體層於異質結構開口中之曝露部分。在一些實施方式中，第二半導體層係以選擇性蝕刻製程移除，相對於第一半導體層，此處第二半導體層具有較高的蝕刻速率。在一些實施方式中，移除虛設閘極以形成第二開口於閘極結構中而曝露出第二半導體層的剩餘部分於通道區中。氧化層可形成於第二半導體層的剩餘部分上。在一些實施方式中，形成氧化層包含對第二半導體層之剩餘部分之一部分及因第二開口而曝露的第一半導體層之部分進行氧化；及移除第一半導體層之氧化部分。
在一些實施方式中，異質結構包含第一半導體層對及置於第一半導體層對上之第二半導體 層對，第一半導體層對及第二半導體層對各自具有第一半導體層及第二半導體層。於閘極置換製程期間，第一奈米晶體浮動閘極可由第一半導體層對中之第二半導體層形成，第二奈米晶體浮動閘極可由第二半導體層對中之第二半導體層形成。奈米線可置於第一奈米晶體浮動閘極及第二奈米晶體浮動閘極之間。
閘極置換製程可包含於通道區中形成閘極介電質於第一半導體層及奈米晶體浮動閘極上，及形成閘極電極於閘極介電質上，其中閘極包含閘極介電質及閘極電極。在一些實施方式中，方法進一步包含形成控制閘極接點電性地與控制閘極耦接、源極接點電性地與源極耦接及汲極接點電性地與汲極耦接。在一些實施方式中，方法進一步包含於閘極置換製程之前，形成磊晶源/汲極特徵於異質結構之源極區及汲極區。
另一種用於製造非揮發性記憶體元件的例示性方法包含形成半導體層堆疊於基板上。半導體層堆疊包含第一半導體材料之至少一第一半導體層及第二半導體材料之至少一第二半導體層，第二半導體材料異於第一半導體材料。此方法進一步包含形成閘極結構於半導體層堆疊之通道區上。閘極結構包含虛設閘極堆疊、犧牲閘極間隔及閘極間隔。移除犧牲閘極間隔以第一開口於閘極結構中而 曝露出第二半導體層堆疊之第一部分於通道區中。至少一第二半導體層可自第二半導體層堆疊之曝露的第一部分移除。移除虛設閘極堆疊以形成第二開口於閘極結構中而曝露出第二半導體堆疊之第二部分於通道區中，其中曝露的第二部分包含至少一孤立第二半導體層。此方法可進一步包含形成氧化層於至少一孤立第二半導體層上。金屬閘極堆疊可形成於閘極結構之第二開口中。
在一些實施方式中，第一開口定義為介於虛設閘極堆疊與閘極間隔之間，及第二開口定義為介於閘極間隔之間。形成閘極結構可包含形成犧牲閘極間隔毗鄰於虛設閘極，其中犧牲閘極間隔包含第一間隔材料，及形成閘極間隔毗鄰於犧牲閘極間隔。閘極間隔包含具有異於第一間隔材料之蝕刻速率之第二間隔材料。形成金屬閘極堆疊於閘極結構之第二開口中可包含形成閘極介電質於氧化層及第二半導體層堆疊之曝露之第二部分中的第一半導體層上，及形成閘極電極於閘極介電質上。
在一些實施方式中，藉由氧化至少一孤立第二半導體層之部分而形成氧化層，使得至少一孤立第二半導體層被氧化層所圍繞。形成氧化層可進一步包含對半導體層堆疊之曝露之第二部分中的至少一第一半導體層之部分進行氧化，及移除至少一第一半導體層之氧化部分。在一些實施方式中， 閘極結構橫跨半導體層堆疊以一方式將半導體層堆疊分隔出源極區及汲極區，通道區水平地延伸於源極區及汲極區之間。此方法可進一步包含形成磊晶源/汲極特徵於半導體層堆疊上之源極區及汲極區中。在一些實施方式中，半導體層堆疊包含第一半導體層及第二半導體層交替穿插，使得形成氧化層之後，通道區包含第一半導體材料之奈米線，置於第二半導體材料之奈米晶體浮動閘極之間。
一例示性非揮發性記憶體元件包含置於基板上之異質結構。閘極結構置於異質結構之部分之上，閘極結構橫跨異質結構使得閘極結構將異質結構分為源極區及汲極區及定義出通道區介於源極區及汲極區之間。奈米晶體浮動閘極置於異質結構之通道區中介於第一奈米線及第二奈米線之間，其中第一奈米線及第二奈米線延伸介於源極區及汲極區之間。在一些實施方式中，異質結構包含第一半導體材料之至少一第一半導體層及第二半導體材料之第二半導體層，第二半導體材料異於第一半導體材料。第一奈米線及第二奈米線可為第一半導體材料，而奈米晶體浮動閘極可為第二半導體材料。在一些實施方式中，第二奈米線置於奈米晶體浮動閘極及另一奈米晶體浮動閘極之間。
前文概述數個實施例之特徵以使得熟習該項技術者可更好地理解本揭露之態樣。熟習該項 技術者應瞭解，可容易地將本揭露內容用作設計或修改用於實現相同目的及/或達成本文引入之實施例的相同優點之其他製程及結構之基礎。熟習該項技術者亦應認識到，此類等效物構造不違背本揭露內容之精神及範疇，且可在不違背本揭露內容之精神及範疇之情況下於此作出各種變化、替代以及變更。
200‧‧‧非揮發性記憶體元件
202‧‧‧基板
206‧‧‧通道區
207‧‧‧源極區
208‧‧‧汲極區
210A‧‧‧奈米線
220A‧‧‧奈米線
230‧‧‧隔離特徵
235‧‧‧閘極結構
246‧‧‧閘極間隔
248‧‧‧磊晶源/汲極特徵
250‧‧‧層間介電層
260A‧‧‧奈米晶體浮動閘極
260B‧‧‧奈米晶體浮動閘極
272A‧‧‧穿隧氧化層
272B‧‧‧穿隧氧化層
275‧‧‧閘極介電質
280‧‧‧閘極電極
282‧‧‧層間介電層
286‧‧‧接點
288‧‧‧接點

Claims (1)

  1. 一種製造非揮發性記憶體元件之方法，該方法包含：形成一異質結構於一基板上，其中該異質結構包含至少一半導體層對，其具有一第一半導體層及置於該第一半導體層之上之一第二半導體層；該第二半導體層異於該第一半導體層；形成一閘極結構包含一虛設閘極於該異質結構之一部分之上，該閘極結構橫跨該異質結構，使得該閘極結構將該異質結構分隔出一源極區及一汲極區，及定義出一通道區介於該源極區及該汲極區之間；以及用於以一控制閘極置換該虛設閘極之一閘極置換製程期間，自該第二半導體層一奈米晶體浮動閘極形成於該通道區中。
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