TWI794778B - 物理密鑰系統及物理密鑰的形成方法 - Google Patents

Abstract

本發明提供一種物理密鑰系統，其包括一記憶體裝置、一比較器以及一微處理器。記憶體裝置包括複數個記憶體結構。各記憶體結構包括沿一第一方向延伸的一第一下電極、設置在該第一下電極上並沿該第一方向延伸的一第一電極間隔層、設置在該第一電極間隔層上並沿該第一方向延伸的一第二下電極、設置在該第二下電極上並沿該第一方向延伸的一第二電極間隔層、沿著垂直於該第一方向的一第二方向延伸的一複合層以及設置在該複合層上並沿該第二方向延伸的一上電極。

Description

物理密鑰系統及物理密鑰的形成方法

本發明涉及一種物理密鑰系統及物理密鑰的形成方法，特別是涉及一種包括互補式電阻式記憶體的物理密鑰系統及物理密鑰的形成方法。

近年來，隨著電子裝置或顯示裝置的發展，電子裝置或顯示裝置中可儲存大量資料，其中包括與個人隱私有關的資訊。因此，為了保護個人隱私，發展了物理密鑰系統以保護裝置使用者的個人隱私。然而，隨著使用者對於個人隱私的注重程度逐漸增加，如何發展出具有高安全性的物理密鑰仍是非常重要的議題。

本發明提供了一種物理密鑰系統及物理密鑰的形成方法。由於物理密鑰系統中的記憶體結構具有較高的記憶單元的密度，因此可提升所形成的密鑰的安全性。

根據一些實施例，本發明提供了一種物理密鑰系統。物理密鑰系統包括一記憶體裝置、一比較器以及一微處理器。記憶體裝置包括複數個記憶體 結構。記憶體結構中的每一個包括沿一第一方向延伸的一第一下電極、設置在第一下電極上，並沿第一方向延伸的一第一電極間隔層、設置在第一電極間隔層上，並沿第一方向延伸的一第二下電極、設置在第二下電極上，並沿第一方向延伸的一第二電極間隔層、設置在第二電極間隔層上，並沿垂直於第一方向的一第二方向延伸的一複合層以及設置在複合層上，並沿第二方向延伸的一上電極。複合層跨過第一下電極、第一電極間隔層、第二下電極和第二電極間隔層設置，並覆蓋第一下電極、第一電極間隔層、第二下電極和第二電極間隔層的至少一部分。上電極跨過第一下電極、第一電極間隔層、第二下電極和第二電極間隔層。在第二方向上，第一下電極的一部分、複合層的一部分和上電極的一部分形成一第一記憶單元，而第二下電極的一部分、複合層的另一部分和上電極的另一部分形成一第二記憶單元。比較器用來比較記憶體裝置的第一記憶單元和第二記憶單元中任兩個記憶單元的電阻值的大小，並根據比較結果輸出一訊號，而微處理器處理來自比較器的訊號。

根據一些實施例，本發明提供了一種物理密鑰的形成方法，其包括提供一記憶體裝置，包括複數個記憶體結構、對記憶體裝置中的記憶體結構施加一偏壓、進行一電阻值比較程序複數次，其中電阻值比較程序包括藉由一比較器比較記憶體裝置的一記憶單元的電阻值和另一記憶單元的電阻值的大小，並根據比較結果輸出一訊號、以及藉由一微處理器處理來自比較器的訊號以形成密鑰。

100,200:記憶體裝置

102,202:基底

104:第一下電極

106:第一電極間隔層

108:第二下電極

110:第二電極間隔層

112:複合層

114,212:上電極

116:第一絕緣層

118:第二絕緣層

120,208:中間電極層

122:比較器

124:微處理器

204:下電極

206,210:絕緣層

900,800:方法

902,802,804,806,808,904,906,908:步驟

D1:第一方向

D2:第二方向

D3:第三方向

E1,E2:端

MS,MS1,MS2:記憶體結構

P1,P2:記憶單元

PR1:第一光阻

PR2:第二光阻

PR3:第三光阻

S1,S2:頂表面

SI1:第一訊號

SI2:第二訊號

SS:堆疊結構

ST:物理密鑰系統

圖1為本發明第一實施例的物理密鑰系統的記憶體裝置的立體示意圖。

圖2到圖5為本發明第一實施例的物理密鑰系統的記憶體裝置的製造流程圖。

圖6為本發明第一實施例的物理密鑰系統的示意圖。

圖7為本發明第二實施例的物理密鑰系統的記憶體裝置的剖視示意圖。

圖8為本發明第一實施例的物理密鑰系統的記憶體裝置的製造方法的流程示意圖。

圖9為本發明的物理密鑰的形成方法的流程示意圖。

透過參考以下的詳細描述並同時結合圖式可以理解本發明，須注意的是，為了使讀者能容易瞭解及為了圖式的簡潔，本發明中的多張圖式只繪出電子裝置的一部分，且圖式中的特定元件並非依照實際比例繪圖。此外，圖中各元件的數量及尺寸僅作為示意，並非用來限制本發明的範圍。

本發明通篇說明書與所附的申請專利範圍中會使用某些詞彙來指稱特定元件。本領域技術人員應理解，電子設備製造商可能會以不同的名稱來指稱相同的元件。本文並不意在區分那些功能相同但名稱不同的元件。

在下文說明書與權利要求書中，「含有」與「包括」等詞為開放式詞語，因此其應被解釋為「含有但不限定為…」之意。

應了解到，當元件或膜層被稱為「設置在」另一個元件或膜層「上」或「連接到」另一個元件或膜層時，它可以直接在此另一元件或膜層上或直接連接到此另一元件或膜層，或者兩者之間存在有插入的元件或膜層(非直接情 況)。相反地，當元件被稱為「直接」在另一個元件或膜層「上」或「直接連接到」另一個元件或膜層時，兩者之間不存在有插入的元件或膜層。

須知悉的是，以下所舉實施例可以在不脫離本揭露的精神下，可將數個不同實施例中的技術特徵進行替換、重組、混合以完成其他實施例。

本發明提供了物理密鑰系統及其形成方法，其中本發明物理密鑰系統包括一記憶體裝置。請參考圖1，圖1為本發明第一實施例的物理密鑰系統的記憶體裝置的立體示意圖。本發明的物理密鑰可例如應用於人工智慧、安全防護、電子產品的隱私保護或具有其他適合的應用層面，但不以此為限。以下將詳述本實施例的物理密鑰系統中的記憶體裝置及其製造方法。

如圖1所示，本實施例的記憶體裝置100包括複數個記憶體結構MS，其中一個記憶體結構MS包括第一下電極104、第一電極間隔層106、第二下電極108、第二電極間隔層110、複合層112以及上電極114，上述結構膜層可設置在基底102上，但不以此為限。根據本實施例，基底102可作為記憶體裝置100的元件和/或膜層生長的基底，其中基底102可為矽基底，例如包括矽或二氧化矽，但不以此為限。第一下電極104可設置在基底102上，其中第一下電極104可有條狀形狀或棒狀形狀，沿著第一方向D1沿伸，例如在基底102上的投影形狀可以為條狀。根據本實施例，第一下電極104可例如包括氮化鈦、其他適合的導電材料或上述材料的組合，但不以此為限。第一電極間隔層106可設置在第一下電極104上，其中第一電極間隔層106可與第一下電極104同樣沿第一方向D1延伸，其在基底102上的投影形狀可約略相同於第一下電極104。也就是說，本實施例的第一電極間隔層106可視為堆疊設置在第一下電極104上，但不以此為限。根據本 實施例，第一電極間隔層106可例如包括氮化矽(SiNx)、其他適合的絕緣材料或上述材料的組合，但不以此為限。第二下電極108可設置在第一電極間隔層106上，其中第二下電極108可與第一下電極104和第一電極間隔層106同樣沿第一方向D1延伸，例如第二下電極108在基底102上的投影形狀可約略相同於第一下電極104。也就是說，第二下電極108可視為堆疊設置在第一下電極104上和第一電極間隔層106上，其中第一電極間隔層106可設置在第一下電極104與第二下電極108之間以將第一下電極104與第二下電極108分隔開。根據本實施例，第二下電極108可例如包括氮化鈦、其他適合的導電材料或上述材料的組合，但不以此為限。第二下電極108的材料可與第一下電極104的材料相同或不同，本發明並不以此為限。第二電極間隔層110可設置在第二下電極108上，其中第二電極間隔層110可與第一下電極104、第一電極間隔層106和第二下電極108同樣沿第一方向D1延伸，例如第二電極間隔層110在基底102上的投影形狀可約略相同於第一下電極104。也就是說，本實施例中記憶體結構100的第一下電極104、第一電極間隔層106、第二下電極108和第二電極間隔層110可在基底102上形成一個沿第一方向D1延伸的堆疊結構，例如圖1所示的堆疊結構SS，但不以此為限。根據本實施例，第二電極間隔層110可例如包括氮化矽、其他適合的絕緣材料或上述材料的組合，但不以此為限。第二電極間隔層110的材料可與第一電極間隔層106的材料相同或不同，本發明並不以此為限。

根據本實施例，複合層112設置在基底102上並覆蓋部分的堆疊結構SS，其中複合層112可包括第一絕緣層116、第二絕緣層118以及設置在第一絕緣層116和第二絕緣層118之間的中間電極層120，或是說，複合層112可為由第一絕緣層116、中間電極層120和第二絕緣層118依序堆疊形成的多層結構，但不以此為限。須注意的是，上述「複合層112設置在基底102上」可包括將複合層112設 置在基底102的表面上，或是可預先在基底102表面形成凹槽，並將複合層112設置在基底102的凹槽中的情況，本發明並不以此為限。在本實施例中，第一絕緣層116和第二絕緣層118可包括氮化鋁、其他適合的絕緣材料或上述材料的組合，而中間電極層120可包括銀、其他適合的導電材料或上述材料的組合，但不以此為限。根據本實施例，複合層112可沿著第二方向D2延伸，其中第二方向D2例如垂直於第一方向D1，也就是說，本實施例的複合層112的延伸方向可垂直於第一下電極104、第一電極間隔層106、第二下電極108和第二電極間隔層110的延伸方向，但不以此為限。在一些實施例中，複合層112的延伸方向(例如第二方向D2)可不垂直於第一下電極104、第一電極間隔層106、第二下電極108和第二電極間隔層110的延伸方向(例如第一方向D1)。由於本實施例的複合層112可沿著垂直於第一方向D1的第二方向D2延伸，因此複合層112的一部分可設置在基底102上，而複合層112的另一部分可跨過第一下電極104、第一電極間隔層106、第二下電極108和第二電極間隔層110設置，或是說跨過由第一下電極104、第一電極間隔層106、第二下電極108和第二電極間隔層110所組成的堆疊結構SS設置，使得複合層112可覆蓋第一下電極104、第一電極間隔層106、第二下電極108和第二電極間隔層110的至少一部分。詳細來說，如圖1所示，本實施例中記憶體結構MS的第一下電極104、第一電極間隔層106、第二下電極108和第二電極間隔層110可具有沿著第一方向D1延伸的條狀形狀，而當沿著第二方向D2延伸的複合層112接觸到沿第一方向D1延伸的堆疊結構SS時，複合層112的一部分可沿著一第三方向D3延伸，並設於第一下電極104、第一電極間隔層106、第二下電極108和第二電極間隔層110的側壁表面以形成一「ㄇ」字形的圖案，而此時複合層112可覆蓋第一下電極104、第一電極間隔層106、第二下電極108和第二電極間隔層110的側表面的至少一部份以及第二電極間隔層110的頂表面的至少一部分，但不以此為限。上述的第三方向D3可例如為記憶體裝置100的俯視方向， 且垂直於堆疊結構SS延伸的第一方向D1以及複合層112(或上電極114)延伸的第二方向D2，但不以此為限。

根據本實施例，上電極114可設置在複合層112上，其中上電極114可例如與複合層112同樣沿第二方向D2延伸。也就是說，上電極114可視為堆疊設置在複合層112上，但不以此為限。此外，如圖1所示，本實施例的上電極114可例如共形地設置在複合層112上。因此，類似於複合層112，上電極114的一部分可沿著記憶體裝置100的俯視方向(第三方向D3)延伸，並可跨過第一下電極104、第一電極間隔層106、第二下電極108和第二電極間隔層110設置以形成一「ㄇ」字形的圖案，但不以此為限。根據本實施例，上電極114可例如包括鉑、其他適合的導電材料或上述材料的組合，但不以此為限。上電極114的材料可與第一下電極104和/或第二下電極108的材料相同或不同，本發明並不以此為限。根據本實施例，如圖1所示，記憶體裝置100的一個記憶體結構MS可例如定義為由第一下電極104、第一電極間隔層106、第二下電極108、第二電極間隔層110、複合層112以及上電極114所組成，其中記憶體結構MS可例如形成於沿第一方向D1延伸的堆疊結構SS以及沿第二方向D2延伸的複合層112(或上電極114)的交錯區域，例如在基底102的投影形狀為交錯處附近所形成的十字形區域，而記憶體裝置100中可包括複數個記憶體結構MS，但不以此為限。例如，當記憶體裝置100中包括多個堆疊結構SS時，沿第二方向D2延伸的複合層112(或上電極114)可跨過該些堆疊結構SS，並形成多個記憶體結構MS，但不以此為限。舉例來說，如圖1所示，圖1所示出的記憶體裝置100可例如包括兩個設置沿第一方向D1延伸的堆疊結構SS以及兩個沿第二方向D2延伸的複合層112及上電極114，其中兩個沿第二方向D2延伸的複合層112及上電極114可分別跨過兩個堆疊結構SS，並形成四個記憶體結構MS，但不以此為限。

根據本實施例，記憶體裝置100的記憶單元可形成於記憶體結構MS中，或是說，記憶單元可形成於複合層112或上電極114跨過堆疊結構SS之處，或是形成於複合層112或上電極114與堆疊結構SS的交錯區域。詳細而言，在複合層112或上電極114與堆疊結構SS的交錯處，記憶體結構100的記憶單元可例如由上電極114、複合層112和下電極(例如第一下電極104和第二下電極108)所形成。舉例來說，如圖1所示，在第二方向D2上，記憶體裝置100的一記憶單元P1可由上電極114的一部分、複合層112的一部分和第一下電極104的一部分所形成，而另一記憶單元P2可由上電極114的另一部分、複合層112的另一部分以及第二下電極108所形成。換句話說，本實施例中記憶體裝置100的記憶單元(例如包括記憶單元P1和記憶單元P2)可由沿第二方向D2相鄰設置的第一下電極104(或第二下電極108)、複合層112和上電極114所形成，但不以此為限。因此，在本實施例中，複合層112(上電極114)與堆疊結構SS的一個交錯區域可例如包括兩個記憶單元(例如記憶單元P1和記憶單元P2)，或是說，記憶體裝置100的一個記憶體結構MS中可包括兩個記憶單元，但不以此為限。在一些實施例中，一個記憶體結構MS中可包括更多個記憶單元。此外，在本實施例中，由於位於同一記憶體結構MS中的兩個下電極(例如第一下電極104和第二下電極108)在記憶體裝置100的俯視方向(例如第三方向D3)上可彼此重疊，因此分別包括該兩個下電極的兩個記憶單元在記憶體裝置100的俯視方向上(或是在基底102上的投影)可彼此至少部分重疊。舉例來說，如圖1所示，由於本實施例的第一下電極104和第二下電極108在記憶體裝置100的俯視方向上彼此重疊，因此記憶單元P1和記憶單元P2在記憶體裝置100的俯視方向上可至少部分重疊，或是說，記憶體裝置100的單位面積上可包括兩個記憶單元，但不以此為限。須注意的是，雖然圖1中所示出的記憶單元P1是由位於第一下電極104左側的複合層112和上電極114所形成，但本實施例並不以此為限。在一些實施例中，記憶單元P1可由第一下 電極104和位於第一下電極104的右側的複合層112的一部分和上電極114的一部分所形成。同樣地，圖1中的記憶單元P2可由第二下電極108和位於第二下電極108的右側的複合層112的一部分和上電極114的一部分所形成。此外，根據本實施例，第一下電極104和第二下電極108在記憶體裝置100的俯視方向上可暴露出至少一部份的頂表面。舉例來說，如圖1所示，在記憶體裝置100的俯視方向上，第一下電極104可包括暴露出的頂表面S1，沒有被第二下電極108與第一電極間隔層106所覆蓋，而第二下電極108可包括暴露出的頂表面S2，沒有被第二電極間隔層110所覆蓋，其中暴露出的頂表面S1和/或頂表面S2可例如在後續製程中用於定義出記憶體裝置100的記憶單元的下電極表面，但不以此為限。

須注意的是，雖然圖1示出的記憶體裝置100僅包括兩個沿第一方向D1延伸的堆疊結構SS以及兩個沿第二方向D2延伸的由複合層112(或上電極114)，但其僅為示例性的。根據本實施例，記憶體裝置100中可包括多個沿第一方向D1延伸的堆疊結構SS以及多個沿第二方向D2延伸的由複合層112(或上電極114)，其中多個堆疊結構SS以及多個複合層112(或上電極114)可彼此交錯並形成一矩陣結構，並在交錯區域形成多個記憶體結構MS，而如上文所述，每一個記憶體結構MS中可例如包括兩個記憶單元，但不以此為限。下文將詳述本實施例的記憶體裝置100的形成方法。

請參考圖2到圖5以及圖8，圖2到圖5為本發明第一實施例的物理密鑰系統的記憶體裝置的製造流程圖，而圖8為本發明第一實施例的物理密鑰系統的記憶體裝置的製造方法的流程示意圖。須注意的是，為了簡化圖式，圖2到圖5僅示出了記憶體裝置100中單一個記憶體結構MS在製造過程中的局部示意圖，但本發明並不以此為限。此外，圖2到圖5所示出的元件和/或膜層的敘述可參考 上文的內容，故以下不再贅述。如圖8所示，本實施例的記憶體裝置100的形成方法800可先進行步驟802，提供一基底，並在基底上依序堆疊形成第一下電極、第一電極間隔層、第二下電極和第二電極間隔層。詳細來說，如圖2所示，記憶體裝置100的形成方法可先包括提供基底102，並在基底102上依序形成第一下電極104、第一電極間隔層106、第二下電極108和第二電極間隔層110，其中第一下電極104、第一電極間隔層106、第二下電極108和第二電極間隔層110可形成上述的堆疊結構SS，但不以此為限。在本實施例中，第一下電極104和第二下電極108可例如藉由濺鍍(sputtering)或其他適合的方式形成，而第一電極間隔層106和第二電極間隔層110可例如藉由沉積(deposition)或其他適合的方式形成，但不以此為限。在基底102上形成堆疊結構SS之後，可接著進行步驟804，移除部分第二電極間隔層、第二下電極和第一電極間隔層並暴露出部分第一下電極和第二下電極。詳細來說，如圖2到圖4所示，在形成堆疊結構SS之後，可在第二電極間隔層110上設置第一光阻PR1，其中第一光阻PR1可定義出第一下電極的電極表面的位置。之後，蝕刻第一電極間隔層106、第二下電極108以及第二電極間隔層110未被第一光阻PR1覆蓋的一部分，並暴露出第一下電極104的頂表面S1(如圖1和圖3所示)。接著，在第一下電極104的頂表面S1上以及第二電極間隔層110上形成第二光阻PR2，其中第二光阻PR2可定義出第二下電極的電極表面的位置。之後，蝕刻第二電極間隔層110未被第二光阻PR2覆蓋的一部分，並暴露出第二下電極108的頂表面S2(如圖1和圖4所示)。在蝕刻並暴露出第一下電極104和第二下電極108的表面後，可接著進行步驟806，形成跨過第一下電極、第一電極間隔層、第二下電極、第二電極間隔層設置的複合層。詳細來說，如圖4所示，在暴露出第一下電極104的頂表面S1和第二下電極108的頂表面S2之後，可設置一第三光阻PR3，其中第三光阻PR3可定義出後續形成複合層112的位置。接著，可例如藉由濺鍍或其他適合的方式設置複合層112，其中一部分的複合層112 可沿著第三方向D3延伸，並跨過第一下電極104、第一電極間隔層106、第二下電極108和第二電極間隔層110，但不以此為限。在形成複合層112後，可接著進行步驟808，在複合層上形成上電極。詳細來說，如圖5所示，在形成複合層112之後，在複合層112上設置上電極114，藉此形成本實施例的記憶體裝置100，但不以此為限。在本實施例中，上電極114可例如藉由濺鍍或其他適合的方式設置在複合層112上，但不以此為限。須注意的是，上述的記憶體裝置100的形成方法僅為示例性的，本發明並不以此為限。在一些實施例中，記憶體裝置100形成方法除了上述步驟外還可選擇性地包括其他適合的步驟，視產品的設計而定。

請參考圖6與參考圖9，其中圖6為本發明第一實施例的物理密鑰系統的示意圖，圖9為本發明的物理密鑰的形成方法的流程示意圖。須注意的是，為了簡化圖式，圖6中僅示例性地示出了記憶體裝置100的堆疊結構SS以及上電極114的排列設計，其他細節(例如記憶單元等)則並未示出。本發明的物理密鑰的形成方法900首先可包括步驟902，提供一記憶體裝置，其中記憶體裝置可例如為上述的記憶體裝置100，但不以此為限。在提供或形成記憶體裝置100後，可接著進行步驟904，對記憶體裝置中的記憶體結構施加偏壓。詳細來說，可對記憶體結構MS中的記憶單元的上電極(例如上電極114)和下電極(例如第一下電極104和/或第二下電極108)施加偏壓。當記憶體結構MS中的記憶單元被施加偏壓時，複合層112中的第一絕緣層116和第二絕緣層118(示於圖1)可因偏壓而產生一傳導路徑，藉此改變該記憶單元的電阻值，其中根據記憶單元中所包括的元件的特性，不同的記憶單元可具有不同的電阻值，但不以此為限。

在對記憶體結構MS中的記憶單元施加偏壓之後，可接著進行步驟906，進行電阻值比較程序複數次。具體來說，在一次的電阻值比較程序中，可 藉由一比較器比較記憶體裝置的一記憶單元的電阻值與另一記憶單元的電阻值的大小，並根據比較結果輸出一訊號。詳細來說，如圖6所示，本實施例的物理密鑰系統ST可包括一比較器122，在進行電阻值比較程序時，比較器122可分別電連接到兩個不同的記憶單元，藉此比較該兩個記憶單元的電阻值大小，例如，圖6中比較器122的一端E1可電連接到記憶體結構MS1中的記憶單元，而比較器122的另一端E2可電連接到記憶體結構MS2中的記憶單元，但不以此為限。須注意的是，如上文所述，本實施例中一個記憶體結構MS中可例如包括兩個記憶單元，而上述的「比較器122的一端E1(或另一端E2)電連接到記憶體結構MS1(或記憶體結構MS2)中的記憶單元」可包括比較器122的端E1(或端E2)電連接到記憶體結構MS1(或記憶體結構MS2)中任一個記憶單元的情況，本發明並不以此為限。此外，本實施例的物理密鑰系統ST中的比較器122可依據不同的設計需求選擇電連接到記憶體裝置100中的任兩個記憶單元，並不以圖6所示為限。在一些實施例中，比較器122的端E1和端E2還可分別電連接到同一個記憶體結構MS中的兩個不同的記憶單元，本發明並不以此為限。根據本實施例，在電阻值比較程序中，比較器122可依據兩個記憶單元的電阻值的比較結果而輸出不同的訊號。具體來說，當藉由比較器122比較的一記憶單元(例如記憶體結構MS1中的記憶單元)的電阻值大於另一記憶單元(例如記憶體結構MS2中的記憶單元)的電阻值時，比較器122可輸出一第一訊號SI1，反之，當藉由比較器122比較的該記憶單元(例如記憶體結構MS1中的記憶單元)的電阻值小於該另一記憶單元(例如記憶體結構MS2中的記憶單元)的電阻值時，比較器122可輸出一第二訊號SI2，且第一訊號不同於第二訊號，但不以此為限。

如上文所述，在本實施例的物理密鑰的形成方法中，可進行步驟906中的電阻值比較程序複數次，其中在每一次電阻值比較程序中，可選擇不同的 任意兩個記憶單元進行測量和比較，藉此得到不同的比較結果。換句話說，在一次電阻值比較程序中作為電阻值的比較對象的兩個記憶單元可不同於另一次電阻值比較程序中的比較對象，但不以此為限。在進行電阻值比較程序複數次之後，比較器122可根據不同的比較結果依序輸出第一訊號SI1或第二訊號SI2，但不以此為限。

接著，可進行步驟908，藉由微處理器處理來自比較器的訊號並形成密鑰字串。詳細來說，如圖6所示，當比較器122依據不同的記憶單元的電阻值的比較結果輸出訊號時，微處理器124可接收來自比較器122的訊號，並處理該訊號以生成一字元，而當微處理器124接收到不同的訊號時，可因應不同的訊號生成不同的字元，但不以此為限。舉例來說，如上文所述，比較器122可根據不同的比較結果輸出第一訊號SI1或第二訊號SI2，其中當微處理器124接收到來自比較器122的第一訊號SI1時，微處理器124可處理第一訊號SI1並生成字元「1」，而當微處理器124接收到來自比較器122的第二訊號SI2時，微處理器124可處理第二訊號SI2並生成字元「0」，但不以此為限。在一些實施例中，微處理器124可處理第一訊號SI1並生成字元「0」，並可處理第二訊號SI2並生成字元「1」。因此，當進行步驟906中的電阻值比較程序複數次時，比較器122會依序輸出複數個第一訊號SI1或第二訊號SI2，而微處理器124可處理此些依序來自比較器122的第一訊號SI1或第二訊號SI2並生成複數個字元「1」或「0」，其中此些字元可形成一密鑰字串。因此，經由上述的方法900，本發明的物理密鑰系統ST可用於形成密鑰。須注意的是，本實施例中電阻值比較程序進行的次數以及比較電阻值時記憶單元的選擇可依據產品設計或用途而定，本發明並不以此為限。

根據本實施例，如上文所述，由於記憶體裝置100中可包括由多個堆 疊結構SS、多個複合層112以及多個上電極114所形成的矩陣結構，因此記憶體裝置100中記憶單元的數量可增加。此外，由於記憶體裝置100中的記憶單元可包括下電極(例如第一下電極104或第二下電極108)、複合層112以及上電極114，記憶體裝置100中因潛行電流而導致誤判記憶單元的電阻值的機會可降低。再者，由於記憶體裝置100的複合層112(上電極114)與堆疊結構SS的一個交錯點(或是說一個記憶體結構MS中)可例如包括兩個記憶單元，記憶單元的數量可進一步增加。因此，當記憶體裝置100應用到物理密鑰系統ST中時，記憶體裝置100的記憶單元的數量增加可提升所形成的密鑰的隨機性，而潛行電流的機會降低可提升所形成的密鑰的安全性。如此一來，藉由本發明的物理密鑰系統ST所形成的密鑰的防護效果可因而提升。

請參考圖7，圖7為本發明第二實施例的物理密鑰系統的記憶體裝置的剖視示意圖。根據本發明，物理密鑰系統ST的記憶體裝置並不以圖1所示的記憶體裝置100為限，而圖7示出了記憶體裝置的另一實施例。根據本實施例，如圖7所示，記憶體裝置200可包括下電極204、絕緣層206、中間電極層208、絕緣層210以及上電極212，其中下電極204、絕緣層206、中間電極層208、絕緣層210以及上電極212可例如在第三方向D3上依序堆疊設置在基底202上，但不以此為限。本實施例中基底202的材料可參考上述基底102的材料，下電極204和上電極212的材料可參考上述第一下電極104、第二下電極108或上電極114的材料，中間電極層208的材料可參考上述中間電極層120的材料，而絕緣層206和絕緣層210的材料可參考上述第一絕緣層116或第二絕緣層118的材料，故在此不再贅述。在本實施例中，記憶體裝置200的一個記憶單元可例如由下電極204、絕緣層206、中間電極層208、絕緣層210以及上電極212所組成。須注意的是，為了簡化圖式，圖7僅示例性地示出了記憶體裝置中的一個記憶單元，而記憶體裝置 200中可例如與記憶體裝置100同樣具有矩陣結構，並包括複數個記憶單元，但不以此為限。本實施例中藉由包括記憶體裝置200的物理密鑰系統形成密鑰的方法可與上述的方法900相同，故不再贅述。

綜上所述，本發明提供了一種物理密鑰系統以及物理密鑰的形成方法，其中物理密鑰系統中可包括記憶體裝置。由於本發明的記憶體結構中的記憶單元的數量可藉由將記憶體結構設計為矩陣結構以及在記憶體結構中設置堆疊結構而增加，因此可提升所形成的密鑰的隨機性。此外，由於本發明的記憶體結構中的記憶單元可降低因潛行電流而導致誤判記憶單元的電阻值的機會，因此可提升所形成的密鑰的安全性。藉此，由本發明的物理密鑰系統所形成的密鑰的防護效果可獲得改善。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100:記憶體裝置

102:基底

114:上電極

122:比較器

124:微處理器

D1:第一方向

D2:第二方向

D3:第三方向

E1,E2:端

MS,MS1,MS2:記憶體結構

SI1:第一訊號

SI2:第二訊號

SS:堆疊結構

ST:物理密鑰系統

Claims (7)

1. 一種物理密鑰系統，包括：一記憶體裝置，包括複數個記憶體結構，且各該記憶體結構包括：一第一下電極，沿一第一方向延伸；一第一電極間隔層，設置在該第一下電極上，該第一電極間隔層沿該第一方向延伸；一第二下電極，設置在該第一電極間隔層上，該第二下電極沿該第一方向延伸；一第二電極間隔層，設置在該第二下電極上，該第二電極間隔層沿該第一方向延伸；一複合層，沿垂直於該第一方向的一第二方向延伸，該複合層包括一第一絕緣層、一第二絕緣層和設置在該第一絕緣層和該第二絕緣層之間的一中間電極層，該複合層跨過該第一下電極、該第一電極間隔層、該第二下電極和該第二電極間隔層設置，並覆蓋該第一下電極、該第一電極間隔層、該第二下電極和該第二電極間隔層的至少一部分；以及一上電極，設置在該複合層上，該上電極沿該第二方向延伸，並跨過該第一下電極、該第一電極間隔層、該第二下電極和該第二電極間隔層，其中在該第二方向上，該第一下電極的一部分、該複合層的一部分和該上電極的一部分形成一第一記憶單元，而該第二下電極的一部分、該複合層的另一部分和該上電極的另一部分形成一第二記憶單元；一比較器，用來比較該記憶體裝置的該等第一記憶單元和該等第二記憶單元中任兩個記憶單元的電阻值的大小，並根據比較結果輸出一訊號； 以及一微處理器，處理來自該比較器的該訊號。
2. 如請求項1所述的物理密鑰系統，其中該第一絕緣層和該第二絕緣層包括氮化鋁，該中間電極層包括銀。
3. 如請求項1所述的物理密鑰系統，其中該第一下電極和該第二下電極包括氮化鈦，該上電極包括鉑，該第一電極間隔層和該第二電極間隔層包括氮化矽。
4. 如請求項1所述的物理密鑰系統，其中在一第三方向上，該第一記憶單元至少部分重疊於該第二記憶單元，且該第三方向垂直於該第一方向和該第二方向。
5. 如請求項1所述的物理密鑰系統，其中在各該記憶體結構中，該第一下電極、該第一電極間隔層、該第二下電極及該第二電極間隔層分別具有沿著該第一方向延伸的條狀形狀，而該複合層的一部分沿著一第三方向延伸且位於該第一下電極、該第一電極間隔層、該第二下電極及該第二電極間隔層的側壁表面，其中該第三方向垂直於該第一方向和該第二方向。
6. 一種物理密鑰的形成方法，包括：提供一記憶體裝置，其包括複數個記憶體結構；對該記憶體裝置中的該等記憶體結構施加一偏壓；進行一電阻值比較程序複數次，其中各該電阻值比較程序包括藉由一比較 器比較該記憶體裝置的一記憶單元的電阻值和另一記憶單元的電阻值的大小，並根據比較結果輸出一訊號，當該記憶體裝置的該記憶單元的電阻值大於該另一記憶單元的電阻值時，該比較器輸出的該訊號為一第一訊號，而當該記憶體裝置的該記憶單元的電阻小於該另一記憶單元的電阻時，該比較器輸出的該訊號為一第二訊號，其中在進行該電阻值比較程序複數次時，該比較器根據各比較結果依序輸出該第一訊號或該第二訊號的其中一者；以及藉由一微處理器處理依序來自該比較器的該等訊號以形成一密鑰字串。
7. 如請求項6所述的形成方法，其中該等記憶體結構的其中一個包括：一第一下電極，沿一第一方向延伸；一第一電極間隔層，設置在該第一下電極上，該第一電極間隔層沿該第一方向延伸；一第二下電極，設置在該第一電極間隔層上，該第二下電極沿該第一方向延伸；一第二電極間隔層，設置在該第二下電極上，該第二電極間隔層沿該第一方向延伸；一複合層，沿垂直於該第一方向的一第二方向延伸，該複合層跨過該第一下電極、該第一電極間隔層、該第二下電極和該第二電極間隔層設置，並覆蓋該第一下電極、該第一電極間隔層、該第二下電極和該第二電極間隔層的至少一部分；以及一上電極，設置在該複合層上，該上電極沿該第二方向延伸，並跨過該第一下電極、該第一電極間隔層、該第二下電極和該第二電極間隔層；其中在該第二方向上，該第一下電極的一部分、該複合層的一部分和該上 電極的一部分形成一記憶單元，而該第二下電極的一部分、該複合層的另一部分和該上電極的另一部分形成另一記憶單元。

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