CN107658299A - 制造非挥发性记忆体元件的方法 - Google Patents

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Abstract

本揭露为制造非挥发性记忆体元件的方法。一种例示性方法是关于形成异质结构于基板上。异质结构包含至少一半导体层对，其具有第一半导体层及置于第一半导体层上的第二半导体层，且第二半导体层异于第一半导体层。具有虚设栅极的栅极结构形成于异质结构的部分上使得栅极结构将异质结构分隔出源极区及漏极区及定义出介于源极区及漏极区间的通道区。于栅极置换制程期间，纳米晶体浮动栅极自第二半导体层形成于通道区中。在一些实施方式中，于栅极置换制程期间，纳米线自第一半导体也形成于通道区中。

Description

制造非挥发性记忆体元件的方法
技术领域
本发明实施例是关于具有纳米晶体浮动栅极的非挥发性记忆体元件及其制造方法。
背景技术
非挥发性记忆体大致上是指任何可于电源关闭时保有其储存的数据的任何记忆体或储存装置。例示性非挥发性记忆体包含快闪记忆体，其广泛来说用在记忆卡及USB硬盘以便于计算机及其他数字装置如相机及手机之间储存数据及传输数据。快闪记忆体常导入浮动栅极晶体管，其大致上包含金属氧化物半导体场效晶体管(MOSFET)电容地耦合许多次要栅极(例如控制栅极)。因为浮动栅极于电性上与次要栅极有所区隔，任何被浮动栅极所捕捉的电荷即使电源关掉仍会停留一段很长的时间。通过对源极、漏极及/或次要栅极施以电压可改变储存于浮动栅极上的电荷。纳米晶体电荷捕捉结构为当前所探究用于提供浮动栅极中的电荷捕捉区域，而此结构可改善电荷滞留、室温操作，及加速存取。虽然现存导入纳米晶体电荷捕捉结构的非挥发性记忆体元件及其制造方法已普遍足以达成预期的目标，但仍无法完全满足所有需求。
发明内容
本揭露的一实施态样是提供一种非挥发性记忆体元件的制造方法，该方法包含：形成一异质结构于一基板上，其中该异质结构包含至少一半导体层对，其具有一第一半导体层及置于该第一半导体层之上的一第二半导体层；该第二半导体层异于该第一半导体层；形成一栅极结构包含一虚设栅极于该异质结构的一部分之上，该栅极结构横跨该异质结构，使得该栅极结构将该异质结构分隔出一源极区及一漏极区，及定义出一通道区介于该源极区及该漏极区之间；以及用于以一控制栅极置换该虚设栅极的一栅极置换制程期间，自该第二半导体层一纳米晶体浮动栅极形成于该通道区中。
附图说明
本揭露虽然已揭示如下图的详细描述，但须注意依照本产业的标准做法，各种特征未按照比例绘制且仅用于阐明的目的。事实上，各种特征的尺寸为了清楚的而可被任意放大或缩小。
图1是依据本揭露各种实施态样，为制造非挥发性记忆体元件的方法的流程图；
图2-14是依据本揭露各种实施态样，于各种例如与图1方法相关的制造阶段，为部分或整体非挥发性记忆体元件的局部剖视图；
图15A及图15B是为另一部分或整体非挥发性记忆体元件的局部剖面图，其可根据图1的方法进行制造；
图16A及图16B是尚有另一部分或整体非挥发性记忆体元件的局部剖面图，其可根据图1的方法进行制造；
图17A及图17B是尚有另一部分或整体非挥发性记忆体元件的局部剖面图，其可根据图1的方法进行制造。
具体实施方式
本揭露大致上是关于非挥发性记忆体元件，更确切地说，是关于具有纳米晶体浮动栅极的非挥发性记忆体元件及具有纳米晶体浮动栅极的非挥发性记忆体元件的制造方法。
本揭露接下来将会提供许多不同的实施方式或实施例以实施本揭露中不同的特征。各特定实施例中的组成及配置将会在以下作描述以简化本揭露。这些为实施例仅作为示范并非用于限定本揭露。例如，一第一特征形成于一第二特征之上可包含实施例中的第一特征与第二特征直接接触，亦可包含第一特征与第二特征之间更有其他额外特征使第一特征与第二特征无直接接触。
此外，在本揭露各种不同的范例中，将重复地使用元件符号及/或字母。此重复乃为了简化与清晰的目的，而其本身并不决定各种实施例及/或结构配置之间的关系。此外，本揭露中一特征以上置于、连接至，及/或耦合至另一特征的方式形成可包含实施例中特征以直接接触形成，亦可包含实施例中有其他额外特征形成于上述特征之间使得上述特征无直接接触。此外，空间关系的用语像是“较低”、“较高”、“水平”、“垂直”、“上方”、“之上”、“下方”、“之下”、“向上”、“向下”、“顶部”、“底部”等等以及其他类似用语(例如“水平地”、“向下地”、“向上地”等等)，可用于此处以便描述附图中一特征与另一特征之间的关系。该等相对空间关系的用语乃为了涵盖包含该特征的元件其各种不同的方向。
图1是依据本揭露各种实施态样，为方法100的流程图。在本实施方式中，利用方法100制造出的集成电路元件包含非挥发性记忆体元件。在区块105，异质结构形成于基板上。异质结构包含至少一半导体层对，其具有第一半导体层及置于第一半导体层上的第二半导体层。第二半导体层异于第一半导体层。在区块110，栅极结构形成于异质结构的部分之上，使得栅极结构将异质结构分隔出源极区及漏极区及定义出介于源极区及漏极区间的通道区。栅极结构包含虚设栅极堆叠、牺牲栅极间隔，及栅极间隔。在区块115，源/漏极磊晶特征形成于源极区及漏极区中。在区块120，牺牲栅极间隔自栅极结构移除，因此形成第一开口于栅极结构中而曝露出异质结构的部分。在区块125，移除于异质结构的曝露部分的第二半导体层。在区块130，虚设栅极堆叠自栅极结构移除，因此形成第二开口于栅极结构中而曝露出第二半导体层的剩余部分。在区块135，氧化层形成于第二半导体层的剩余部分之上。在区块140，栅极堆叠形成于栅极结构的第二开口中。在区块145，方法100可继续完成非挥发性记忆体元件的制造。额外的步骤可提供于方法100之前、期间及之后，及一些上述所讨论的步骤可因方法100的额外的实施方式而被移动、置换或移除。本讨论接下来以各种实施方式说明具有非挥发性记忆体元件的集成电路可依据方法100进行制造。
图2-14是依据本揭露各种实施态样，于各种制造阶段(例如与图1方法相关)，为部分或整体非挥发性记忆体元件的局部剖视图。尤其，图2为透视图，非挥发性记忆体元件200以X-Y-Z平面观看的三维视图。图3-13为非挥发性记忆体元件200于X-Z平面的剖面示意图，及图14为非挥发性记忆体元件200于Y-Z平面的剖面示意图。非挥发性记忆体的实施例包含非挥发性随机存取记忆体(NVRAM)、快闪记忆体、电子抹除式可复写只读记忆体(EEPROM)、电子式可复写只读记忆体(EPROM)，及其他适合的记忆体类型。在各种实施方式中，非挥发性记忆体元件200包含在微处理器、记忆单元及/或其他集成电路元件中。在一些实施方式中，非挥发性记忆体元件200可为集成电路(IC)晶片的部分、系统单晶片(SoC)或其部分，其包含各种被动及主动微电子元件例如电阻器、电容器、电感器、二极管、金属氧化半导体场效晶体管(MOSFET)、互补式金属氧化半导体(CMOS)晶体管、高电压晶体管、高频率晶体管、其他适合的元件或其组合。图2–14已被简化乃为了清晰以更好理解本揭露的发明概念。额外的特征可加入非挥发性记忆体元件200中，及在其他实施方式中的非挥发性记忆体元件200一些下述特征可被置换、修改或移除。
图2及图3中，非挥发性记忆体元件200包含基板(晶圆)202。于所述的实施方式中，基板202为硅基板。做为选择或附加地，基板202包含锗、合金半导体(例如，硅化锗)、其他适合的半导体材料或其组合。做为选择，基板202为绝缘体上半导体基板，例如绝缘体上硅(SOI)基板、绝缘体上硅化锗(SGOI)基板或绝缘体上锗(GOI)基板。绝缘体上半导体基板可以植氧分离(SIMOX)、晶圆接合及/或其他适合的方法进行制造。基板202可包含各种掺杂区域(未显示)取决于非挥发性记忆体元件200的设计需求。在一些实施方式中，基板202包含p型掺杂区域(例如，p型井)以p型掺杂剂进行掺杂，如硼(例如，硼化氟)、铟、其他p型掺杂剂或其组合。在一些实施方式中，基板202包含n型掺杂区域(例如，n型井)以n型掺杂剂进行掺杂，如磷、砷、其他n型掺杂剂或其组合。在一些实施方式中，基板202包含掺杂区域以p型掺杂剂及n型掺杂剂的组合形成。各种掺杂区域可被直接形成于基板202之上及/或之中，举例而言，提供p型井结构、n型井结构、双井结构、增高结构或其组合。掺杂可以各种步骤及技术的制程如阴离子布植或扩散进行布植。
非挥发性记忆体元件200进一步包含异质结构205于基板202之上。图2中，异质结构205(也可称为鳍及/或鳍结构)沿着X方向延伸，具有以Y方向所定义的宽度及Z方向所定义的高度。通道区206、源极区207及漏极区208被定义于异质结构205之中，而此处通道区206(也可在此称为栅极区域)介于源极区207及漏极区208(也普遍称为源/漏极区)之间。图2及图3中，异质结构205包含半导体层堆叠具有朝X方向(换言之，水平地)延伸的长，使得通道区206水平地延伸介于源极区207及漏极区208之间。半导体层堆叠包含各种半导体层，例如半导体层210、半导体层215、半导体层220，及半导体层225。虽然半导体层210被描述为独立的一层，但本揭露设想实施方式中其半导体层210为基板202的延伸(举例而言，基板202的部分被移除掉以形成延伸自基板202的半导体层210)。半导体层包含任何适合的材料，例如硅、锗、硅化锗、其他适合的材料或其组合。半导体层可包含相同或相异的材料、蚀刻速率、原子组成百分比、重量组成百分比、厚度(高度)，及/或配置取决于非挥发性记忆体元件200的设计需求。在一些实施方式中，半导体层堆叠包含至少一半导体层对，其具有第一半导体层及位于第一半导体层之上的第二半导体层，此处第二半导体层异于第一半导体层。举例而言，如实施方式中所述，异质结构205包含半导体层对205A其包含半导体层210及半导体层215及半导体层对205B其包含半导体层220及半导体层225，此处半导体层210及半导体层220包含相同的材料及半导体层215及半导体层225包含相同的材料。半导体层堆叠可包含较多或较少半导体层及/或配置取决于非挥发性记忆体元件的设计需求。
在一些实施方式中，半导体层堆叠包含具有不同蚀刻速率的半导体层。举例而言，半导体层210及半导体层220包含具有第一蚀刻速率的材料，而半导体层215及半导体层225包含具有第二蚀刻速率的材料。半导体层215及半导体层225的材料可呈现相对于半导体层210及半导体层220较高的蚀刻速率，或反之亦然。在一些实施方式中，半导体层堆叠包含交错的半导体层，例如由第一材料组成的半导体层及由第二材料组成的半导体层。举例而言，异质结构205可包含半导体层堆叠以硅层及硅化锗层交错(例如，异质结构205从底部到顶部为硅/硅化锗/硅/硅化锗)。在此实施方式中，半导体层210及半导体层220为硅层，及半导体层215及半导体层225为硅化锗层。在一些实施方式中，半导体层堆叠包含相同材料的半导体层但具有交错的原子组成百分比，例如具有第一原子组成百分比的半导体层及具有第二原子组成百分比的半导体层。举例而言，异质结构205可包含半导体层堆叠其包含具有交错的硅原子百分比及/或锗原子百分比的硅化锗层(例如，异质结构205从底部到顶部为硅a锗b/硅x锗y/硅a锗b/硅x锗y)。在此实施方式中，半导体层210及半导体层220为具有第一硅原子百分比及/或第一锗原子百分比的硅化锗层，而半导体层215及半导体层225为具有异于第一硅原子百分比及/或第一锗原子百分比的第二硅原子百分比及/或第二锗原子百分比的硅化锗层。在一些实施方式中，半导体层215及半导体层225的锗原子百分比范围自约20％至约60％，而半导体层210及半导体层220的锗原子百分比范围自约0％至约30％。在一些实施方式中，半导体层215及半导体层225的硅原子百分比范围自约40％至约80％，而半导体层220及半导体层210的硅原子百分比范围自约70％至约100％。举例而言，半导体层210及半导体层220为具有硅原子百分比约80％及锗原子百分比约20％的硅化锗层，而半导体层215及半导体层225为具有硅原子百分比约50％及锗原子百分比约50％的硅化锗层。
异质结构205以任何适合的制程形成于基板202上。在一些实施方式中，半导体层210磊晶成长于基板202上，半导体层215磊晶成长于半导体层210上，半导体层220磊晶成长于半导体层215上，及半导体层225磊晶成长于半导体层220上。磊晶制程可用CVD沉积技术(例如，气相磊晶(VPE)及/或超真空化学气相沉积(UHV-CVD))、分子束磊晶、其他适合的磊晶成长制程或其组合。在一些实施方式中，执行微影及/或蚀刻制程以形成异质结构205的鳍状结构，使得异质结构205自基板202延伸出来。微影制程可包含光阻涂布(例如，旋转涂布)、软烤、遮罩对准、曝光、曝光后烘烤、光阻显影、清洗、干燥(例如，硬烤)、其他适合的制程或其组合。做为选择，微影制程可以其他方法实行或取代，例如无遮罩微影制程、电子束绘图、离子束绘图，及/或纳米印刷技术。蚀刻制程可包含干式蚀刻制程、湿式蚀刻制程、其他适合的蚀刻制程或其组合。在一些实施方式中，异质结构205是通过形成光阻层于半导体层225之上、使光阻曝光于图案下，及将光阻显影以形成含光阻的遮罩元件而形成。遮罩元件接着被用以蚀刻(例如，以反应性离子蚀刻(RIE))半导体层225、半导体层220、半导体层215及半导体层210以形成异质结构205。在另一实施例中，异质结构205是通过双图案微影(DPL)制程形成。DPL是为通过将图案分割为两交错的图案于基板上构建出一图案的方法。DPL可加强特征(例如，鳍)密度。各种DPL的方法包含双曝光(例如，利用两组遮罩)、光阻冻结、极紫外线(EUV)微影、其他适合的制程或其组合可供使用。
隔离特征230形成于基板202之上及/或之中以隔离各种区域，例如非挥发性记忆体元件200的各种元件区域。举例而言，隔离特征230将异质结构(鳍)205与其他形成于基板202之上的异质结构(未显示)隔开及隔离开来。隔离特征230包含氧化硅、氮化硅、氮氧化硅、其他适合的隔离材料或其组合。隔离特征230可包含不同的结构，例如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构，及/或局部硅氧化(LOCOS)结构。在一些实施方式中，隔离特征230包含STI特征其将异质结构205与其他主动元件区域及/或被动元件区域定义及电性地隔离开来。举例而言，STI特征可通过于基板202中蚀刻出沟槽(例如，利用干式蚀刻制程及/或湿式蚀刻制程)并以绝缘材料充填沟槽(例如，利用化学气相沉积制程或旋涂玻璃制程)而形成。接着可执行化学机械研磨(CMP)制程以移除多余的绝缘材料及/或平坦化隔离特征230的顶面。在另一实施例中，STI特征可于异质结构205形成之后通过沉积绝缘材料于基板202之上而形成(在一些实施方式中，使得绝缘材充填于异质结构之间的间隙(沟槽))及回蚀绝缘材料层以形成隔离特征230。在一些实施方式中，STI特征包含多层结构充填于沟槽中，例如一氧化硅层位于一热氧化衬垫层之上。
在图4及图5之中，栅极结构235形成于异质结构205上。栅极结构235包含虚设栅极堆叠(以虚设栅极电极240，及在一些实施方式中，以虚设栅极介电质表示)、牺牲栅极间隔244，及栅极间隔246。以Y-Z平面来看，栅极结构235包覆异质结构205的一部分，特别是包覆通道区206的一部分。以X-Z平面及X-Y平面来看，栅极结构235穿插于异质结构205的源极区207及漏极区208之间。于所描述的实施方式中，虚设栅极电极240包含多晶硅或其他适合的虚设栅极材料。在实施方式中其虚设栅极堆叠包含介于虚设栅极电极240及异质结构205之间的虚设栅极介电质，而该虚设栅极介电质包含介电材料(如氧化硅)、高介电系数(high-k)的介电材料、其他适合的介电材料或其组合。高介电系数的介电材料包含HfO2、HfSiO、HfSiON、HfTaO,HfTiO、HfZrO、氧化锆、氧化铝、HfO2-Al2O3、合金、其他适合的高介电系数或其组合。虚设栅极堆叠可包含众多其他层，例如，盖层、介面层、扩散层、阻障层、硬遮罩层或其组合。在一实施例中，盖层，如TiN盖层置于虚设栅极介电质(或删去虚设栅极介电质的栅极结构235)及虚设栅极电极240之间。
栅极结构235是以沉积制程、微影制程、蚀刻制程、其他适合的制程或其组合形成。举例而言，图4中，执行沉积制程以形成虚设栅极电极层于基板202、特别是异质结构205及隔离特征230上。在一些实施方式中，于形成虚设栅极电极层之前，执行沉积制程以形成虚设栅极介电层于异质结构205上，及形成虚设栅极电极层于虚设栅极介电层上。沉积制程包含CVD、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子CVD(RPCVD)、等离子增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、镀覆、其他适合的方法或其组合。接着执行微影图案化及蚀刻制程以图案化虚设栅极电极层(及虚设栅极电极层，于一些实施方式中)以形成栅极结构235的包含虚设栅极电极240的虚设栅极堆叠，使得虚设栅极电极240包覆通道区206的一部分。微影图案化制程包含光阻涂布(例如，旋转涂布)、软烤、遮罩对准、曝光、曝光后烘烤、光阻显影、清洗、干燥(例如，硬烤)、其他适合的制程或其组合。做为选择，微影曝光制程可以其他方法辅助、实行或取代，例如无遮罩微影制程、电子束绘图或离子束绘图。另有一可供选择为，微影图案化制程是使用纳米印刷技术。而蚀刻制程包含干式蚀刻制程、湿式蚀刻制程、其他适合的蚀刻制程或其组合。
图5中，形成牺牲栅极间隔244及栅极间隔246毗邻于栅极结构235的虚设栅极堆叠(例如，虚设栅极电极240)。将牺牲栅极间隔244配置毗邻于(例如，沿着侧壁)虚设栅极电极240，及将栅极间隔246配置毗邻于(例如，沿着侧壁)牺牲栅极间隔244。牺牲栅极间隔244及栅极间隔246各自包含介电材料，例如氧化硅、氮化硅、氮氧化硅、碳化硅、其他适合的材料或其组合。牺牲栅极间隔244包含异于栅极间隔246的介电材料。举例而言，牺牲栅极间隔244包含氧化硅(SiO2)，及栅极间隔246包含氮化硅(例如，Si3N4)。在另一实施例中，牺牲栅极间隔244包含氮化硅，及栅极间隔246包含氮化碳硅(SiCN)。在一些实施方式中，牺牲栅极间隔244包含具有异于栅极间隔246蚀刻速率的介电材料。举例而言，牺牲栅极间隔244包含具有第一蚀刻速率的第一介电材料(如氧化硅)，及栅极间隔246包含具有第二蚀刻速率(如氮化硅)的第二介电材料。在一些实施方式中，牺牲栅极间隔244包含材料具有相对高于栅极间隔246的蚀刻速率。在一些实施方式中，牺牲栅极间隔244及/或栅极间隔246包含多层结构，例如多层结构包含氮化硅层及氧化硅层。牺牲栅极间隔244及栅极间隔246以任何适合的制程形成。举例而言，于所描述的实施方式中，氧化硅层可设置于异质结构205之上接着各向异性地蚀刻(例如，干式蚀刻)以形成牺牲栅极间隔244，及氮化硅层可被设置于异质结构205之上接着蚀刻(例如，干式蚀刻)以形成栅极间隔246。
图6中，磊晶源极特征及磊晶漏极特征(称为磊晶源/漏极特征)形成于异质结构205的源/漏极区域中。举例而言，半导体材料磊晶(epi)成长于异质结构205的曝露区域之上，形成磊晶源/漏极特征248于源极区207中及磊晶源/漏极特征于漏极区208中。磊晶制程可使用CVD沉积技术(例如，气相磊晶(VPE)及/或超真空化学气相沉积(UHV-CVD))、分子束磊晶、其他适合的磊晶成长制程或其组合。磊晶制程可使用气体及/液体先驱物，其与异质结构205的组成物交互作用(换句话说，与半导体层210、半导体层215、半导体层220及半导体层225交互作用)。磊晶源/漏极特征248可以n型掺杂剂及/或p型掺杂剂进行掺杂。在一些实施方式中，非挥发性记忆体元件200配置为n型元件(例如，具有n通道)，磊晶源/漏极特征248为硅磊晶层或碳化硅磊晶层，此硅磊晶层或碳化硅磊晶层以磷、其他n型掺杂剂或其组合进行掺杂(例如，形成Si:P磊晶层或Si:C:P磊晶层)。在一些实施方式中，非挥发性记忆体元件200配置为p型元件(例如，具有p通道)，磊晶源/漏极特征248为锗化硅(SiGe)层，此SiGe层以硼、其他p型掺杂剂或其组合进行掺杂(例如，形成Si:Ge:B磊晶层)。在一些实施方式中，磊晶源/漏极特征248包含材料及/或掺杂剂其可于通道区206中达到理想的张应力(tensile stress)及/或压应力(compressive stress)。在一些实施方式中，磊晶源/漏极特征248于沉积期间通过添加杂质至磊晶制程的原料进行掺杂。在一些实施方式中，磊晶源/漏极特征248通过接续于沉积成长制程后的离子布植制程进行掺杂。在一些实施方式中，执行退火制程以活化于磊晶源/漏极特征248及/或其他非挥发性记忆体元件200的源/漏极区中的掺杂剂(例如，重掺杂源/漏极区及/或轻掺杂源/漏极(LDD)区)。层间介电(ILD)层250可形成于基板202之上，例如，通过沉积制程(如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子CVD(RPCVD)、等离子增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、镀覆、其他适合的方法或其组合)。层间介电层250包含介电材料如氧化硅、氮化硅、氮氧化硅、TEOS氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低介电系数材料、其他适合的介电材料或其组合。例示性低介电系数材料包含氟硅玻璃(FSG)、碳掺杂硅氧化物、Black(来自加州圣塔克拉拉的应用材料)、干凝胶、气凝胶、氟化非晶系碳、聚对二甲苯、双苯并环丁烯(BCB)、SiLK(来自密西根密德兰县的陶氏化学)、聚酰亚胺、其他适合的材料或其组合。于所述实施方式中，层间介电层250为低介电系数层。在一些实施方式中，层间介电层250可包含具有多重介电材料的多层结构。接续于层间介电层250沉积后，可执行化学机械研磨(CMP)制程，使栅极结构235的顶部得以延伸出来(曝露)，特别是栅极电极280的顶部。
第7-14图中，执行栅极置换制程以将栅极结构235的虚设栅极(在此为虚设栅极电极240)置换为栅极，例如金属栅极堆叠。于栅极置换制程期间，异质结构205可利用水平围绕式栅极(GAA)制程技术、鳍式场效晶体管(FinFET)技术及/或氧化物上通道晶体管(channel-on-oxide transistor)技术以制造至少一纳米晶体浮动栅极(也称为电荷储存纳米晶体)于至少一纳米线通道之上及/或之间。在一些实施方式中，对异质结构205进行处理以制造出置于纳米晶体浮动栅极间的纳米线而改善纳米线的临界电压控制(可程序性)。更进一步，于栅极置换制程期间通过制造纳米晶体浮动栅极，纳米晶体浮动栅极自动地自我校准于源极及栅极(如源极区207及漏极区208)之间，及进一步自动地自我校准于通道(如纳米线通道)及控制栅极之间。因此，制造纳米晶体浮动栅极可简单且具成本效益地整合进现有的制造制程中。不同的实施方式可具有不同的优点，并且无特定优点用以限定任何实施方式。
图7中，移除栅极结构235的部分以曝露异质结构205的部分。在一些实施方式中，蚀刻制程(例如，选择性湿式蚀刻制程)移除牺牲栅极间隔244以形成开口252于栅极结构235之中而曝露通道区206的异质结构205的部分，如置于虚设栅极电极240及栅极间隔246之间的半导体层210、半导体层215、半导体层220及半导体层225。而蚀刻制程为干式蚀刻制程、湿式蚀刻制程或其组合。在一些实施方式中，由于牺牲栅极间隔244的材料相对高于栅极间隔246的材料的蚀刻速率，蚀刻制程可移除牺牲栅极间隔244同时排除或使栅极间隔246的任何移除减到最少。各种蚀刻参数可调整以选择性地蚀刻牺牲栅极间隔244，例如蚀刻组成物、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、电源、射频(RF)偏压、RF偏压功率、蚀刻流速、其他适合的蚀刻参数或其组合。在一些实施方式中，相较于栅极间隔246的材料，可利用具有高蚀刻选择性的蚀刻反应物对牺牲栅极间隔244进行蚀刻。举例而言，实施方式中其牺牲栅极间隔244包含氧化硅，因而湿式蚀刻制程利用氢氟酸溶液可选择性地蚀刻牺牲栅极间隔244而非蚀刻栅极间隔246。在另一实施例中，实施方法中其牺牲栅极间隔244包含氮化硅，因而湿式蚀刻制程利用磷酸溶液可选择性地蚀刻牺牲栅极间隔244而非蚀刻栅极间隔246。
图8中，异质结构205的部分被选择性地移除以形成纳米线。举例而言，曝露的半导体层215及半导体层225于通道区206中被选择地蚀刻掉，使得纳米线210A及纳米线220A形成于通道区206中。而蚀刻制程为干式蚀刻制程、湿式蚀刻制程或其组合。在一些实施方式中，其异质结构205以具有不同材料的第一半导体层及第二半导体层交替穿插，而蚀刻制程选择性地移除第二材料层。举例而言，在一些实施方式中，由于相对于半导体层210及半导体层220的材料，半导体层215及半导体层225具有高蚀刻速率，使得蚀刻制程可移除半导体层215及半导体层225的曝露部分同时排除或使半导体层210及半导体层220的曝露部分的任何移除减至最少。各种蚀刻参数可被调整以选择性地蚀刻半导体层215及半导体层225，例如蚀刻组成物、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、电源、射频(RF)偏压、RF偏压功率、蚀刻流速、其他适合的蚀刻参数或其组合。在一些实施方式中，相较于半导体层210及半导体层220的材料，可利用具有高蚀刻选择性的蚀刻反应物对半导体层215及半导体层225进行蚀刻。举例而言，在一些实施方式中，干式蚀刻制程(如反应性离子蚀刻(RIE)制程)利用含氟气体(如SF6)可选择性地蚀刻半导体层215及半导体层225。在一些实施方式中，含氟气体比含氧气体(如O2)的比例、蚀刻温度(如高于或低于80℃)及/或RF功率可被调整以选择性地蚀刻硅化锗或硅。在另一实施例，一些实施方式中，湿式蚀刻制程利用蚀刻溶液其包含NH4OH、H2O2及H2O可选择性地蚀刻半导体层215及半导体层225。
图8A中，虚设栅极电极240及栅极间隔246为部分透明，显示出纳米线210A及纳米线220A水平地延伸于源极区207及漏极区208之间，而使纳米线210A及纳米线220A组成非挥发性记忆体元件200的通道。图8A中进一步描述，半导体层215及半导体层225的剩余部分，其位于虚设栅极电极240之下，形成孤立半导体215A(semiconductor island，也称为纳米晶体215A)于纳米线210A之上及孤立半导体225A于纳米线220A之上。在实施方式中其半导体层210及半导体层220为硅层及半导体层215及半导体层225为硅化锗层，纳米线210A及纳米线220A为硅通道，及孤立半导体215A及孤立半导体225A为硅化锗纳米晶体位于硅通道之上。如图8A中所描绘，蚀刻制程也可移除虚设栅极电极240下的半导体层215及半导体层225的部分，使得孤立半导体215A及孤立半导体225A的宽度小于虚设栅极电极240。虽然纳米线210A、纳米线220A、孤立半导体215A及孤立半导体225A具有矩形形状，本揭露设想纳米线210A、纳米线220A、孤立半导体215A及孤立半导体225A具有任何配置、形状及/或大小(包含柱状、三角形、六角形、梯形或其他适合的形状)取决于非挥发性记忆体元件200的设计需求。
图9中，栅极结构235的虚设栅极堆叠(在此为虚设栅极电极240)被移除，因此形成沟槽(开口)255。开口255曝露出通道区206的部分，及尤其曝露出纳米线210A、孤立半导体215A、纳米线220A及孤立半导体225A于通道区206中。虚设栅极堆叠可以任何适合的制程移除。在一些实施方式中，蚀刻制程选择性地移除虚设栅极电极240(及虚设栅极介电质，在一些实施方式中)。蚀刻制程为干式蚀刻制程、湿式蚀刻制程或其组合。而在此所叙述的选择性蚀刻制程(如选择性湿式蚀刻及/或选择性干式蚀刻)可进行调整，使得相对于栅极间隔246及其他于开口255中元件特征(例如，纳米线210A、孤立半导体215A、纳米线220A及孤立半导体225A)，虚设栅极电极240具有足够的蚀刻速率。
图10中，氧化层270形成于通道区206的曝露部分上。举例而言，氧化层270形成于纳米线210A、孤立半导体215A、纳米线220A及孤立半导体225A上。在一些实施方式中，氧化层270为半导体氧化层，如硅氧化层。纳米线210A、孤立半导体215A、纳米线220A及孤立半导体225A的部分可被氧化以形成氧化层270。举例而言，在一些实施方式中，执行热氧化制程于纳米线210A、孤立半导体215A、纳米线220A及孤立半导体225A上。孤立半导体215A及孤立半导体225A(在一些实施方式中，孤立硅化锗)的氧化速率高于纳米线210A及纳米线220A(在一些实施方式中，硅纳米线)的氧化速率，使得孤立半导体215A及孤立半导体225A的一大部分于热氧化期间耗损掉。因此，在孤立半导体215A及孤立半导体225A上的氧化层270厚度大于在纳米线210A及纳米线220A上的氧化层270厚度。该热氧化制程于有氧环境、蒸气环境、其他适合的环境或其组合下进行。在一些实施方式中，热氧化制程为湿式氧化制程。在一些实施方式中，热氧化制程是调整以达半导体层215及半导体层225的高氧化速率，例如，于低于约900℃温度下进行。
图11中，氧化层270的部分被移除，形成非挥发性记忆体元件200的纳米晶体浮动栅极。举例而言，利用蚀刻制程将氧化层270自纳米线210A及纳米线220A移除，使得纳米晶体浮动栅极260A(其为孤立半导体215A经各种制程后剩余的部分，如前述所提的蚀刻及氧化制程)被穿隧氧化层272A所围绕，及纳米晶体浮动栅极260B(其为孤立半导体225A经各种制程后剩余的部分，如前述所提的蚀刻及氧化制程)被穿隧氧化层272B所围绕。而蚀刻制程为干式蚀刻制程、湿式蚀刻制程或其组合。在一些实施方式中，调整湿式蚀刻制程(例如，控制蚀刻时间)以确保氧化层270足以自纳米线210A及纳米线220A移除。纳米晶体浮动栅极260A作为下位浮动栅极及纳米晶体浮动栅极260B作为上位浮动栅极。于所述实施方式中，虽然本揭露设想纳米线210A、纳米线220A、孤立半导体215A及孤立半导体225A具有任何配置、形状及/或大小(包含柱状、三角形、六角形、梯形或其他适合的形状)取决于非挥发性记忆体元件200的设计需求，纳米晶体浮动栅极260A及纳米晶体浮动栅极260B具有柱状形状。如图11所描绘，穿隧氧化层272A围绕着纳米晶体浮动栅极260A，及穿隧氧化层272B围绕着纳米晶体浮动栅极260B，及纳米晶体浮动栅极260A及纳米晶体浮动栅极260B为垂直地自我校准于纳米线210A及纳米线220A。
在图12及图13中，栅极结构235的金属栅极堆叠形成于开口(沟槽)255中。图14描绘出同于图13的非挥发性记忆体元件200的制造阶段(形成栅极结构235的金属栅极堆叠之后)，以Y-Z平面(垂直于往X方向延伸的通道方向)的视角来观看非挥发性记忆体元件200。金属栅极堆叠包含栅极介电质275及栅极电极280。金属栅极堆叠构成非挥发性记忆体元件200的控制栅极。栅极结构235的金属栅极堆叠可包含数个其他层，例如，盖层、介面层、扩散层、阻障层、硬遮罩层或其组合。图12中，栅极介电质275形成于开口255中非挥发性记忆体元件200的曝露部分上。举例而言，栅极介电质275保角对应至开口255的曝露表面，其包含纳米线210A及纳米线220A的曝露表面、栅极间隔246的曝露表面及穿隧氧化层272A及穿隧氧化层272B的曝露表面。图13中，栅极电极280形成于栅极介电质275上。栅极介电质275及栅极电极280是以各种沉积制程形成。在一些实施方式中，原子层沉积(ALD)制程沉积栅极介电层于开口255中的曝露表面上，及ALD制程沉积栅极电极层于栅极介电层上。若如上所述的栅极介电质275及栅极电极280，栅极介电层及栅极电极层可保角对应至开口255中的曝露表面。接着可执行CMP制程以移除多余的栅极电极层进而平坦化金属栅极堆叠。
栅极介电质275包含介电材料，例如氧化硅、高介电系数的介电材料、其他适合的介电材料或其组合。例示性高介电系数的介电材料包含HfO2、HfSiO、HfSiON、HfTaO,HfTiO、HfZrO、氧化锆、氧化铝、HfO2-Al2O3、合金、其他适合的高介电系数或其组合。在一些实施方式中，栅极介电质275为高介电系数的介电材料。在一些实施例中，栅极介电质275包含界面层(如氧化硅层)，及置于界面层上的高介电系数介电层。栅极电极280包含传导材料，例如多晶硅、Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他传导材料或其组合。在一些实施方式中，栅极电极280包含功函数层，其为调整至理想功函数的传导层(例如n型功函数或p型功函数)，及传导层形成于功函数层上。在各种实施例中，功函数层包含Ta、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、为达到理想功函数的其他适合材料或其组合。形成于功函数层上的传导层包含适合的传导材料，例如铝、钨或铜。传导层可额外地或共同地包含多晶硅、钛、钽、金属合金、其他适合的材料或其组合。在一些实施方式中，硅化物特征形成于栅极及/或源/漏极区。举例而言，当栅极电极280包含多晶硅时，硅化物特征可磊晶形成于源/漏及额外地于栅极电极280上。硅化物特征是以硅化物制成形成，例如自我校准硅化物(salicide)制程。
各种接点形成以促进非挥发性记忆体元件200的运作。图13及图14中，相似于层间介电层250的层间介电层282，可形成于基板202上方(于所述实施方式中，在层间介电层250及栅极结构235之上)。可形成接点于层间介电层250及/或层间介电层282之中。举例而言，接点284电性地耦接非挥发性记忆体元件200的控制栅极(特别是栅极电极280)、接点286电性地耦接源极区207(特别是磊晶源/漏极特征248)及接点288电性地耦接漏极区208(特别是磊晶源/漏极特征248)。接点284、286及288包含传导材料，例如金属。金属包含铝、铝合金(如铝/硅/铜合金)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅、其他适合的金属或其组合。金属硅可包含硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯或其组合。在一些实施方式中，层间介电层250、层间介电层282、接点284、接点286及/或接点288为置于基板202上的多层互连(MLI)特征的一部分。MLI特征电性地耦接各种非挥发性记忆体元件200的组件，使得各种组件可针对非挥发性记忆体元件200的设计需求而发挥作用。在一些实施方式中，MLI包含至少一位线、至少一字符线、至少一源极线及/或至少一抹除线。在一些实施方式中，MLI包含至少一位线、至少一字符线、至少一源极线及/或至少一抹除线。在一些实施方式中，接点284电性地与字符线耦接、接点286电性地与源极线耦接及接点288电性地与位线耦接。接点284、接点286及接点288可视为相应字符线、源极线及位线的一部分。MLI特征可包含金属层及层间介电层的组合其配置以形成垂直互连特征，例如接点及/或通孔，及/或水平互连特征，例如线。各种传导特征包含相似于接点284、286及288的材料。在一些实施方式中，利用镶嵌制程及/或双镶嵌制程以形成铜基多层互连结构。接着非挥发性记忆体元件200可进行后续制程以完成制造。
图13及图14中，非挥发性记忆体元件200配有水平围绕式栅极晶体管，其包含水平堆叠纳米线，具有置于纳米线之间及/或上方的纳米晶体浮动栅极。举例而言，纳米线220A置于纳米晶体浮动栅极260A及纳米晶体浮动栅极260B之间，于此纳米晶体浮动栅极260A置于纳米线210A之上及纳米晶体浮动栅极260B置于纳米线210B之上。栅极结构235(特别是包含栅极介电质275及栅极电极280的金属栅极堆叠)实质地围绕纳米晶体浮动栅极260A及纳米晶体浮动栅极260B。无论如何，纳米晶体浮动栅极260A及纳米晶体浮动栅极260B是通过栅极介电质275及相应的穿隧氧化层272A及穿隧氧化层272B而与栅极电极280(控制电极)有所隔离，使得纳米晶体浮动栅极260A及纳米晶体浮动栅极260B可储存电荷(电子或空穴)。纳米晶体浮动栅极260A及纳米晶体浮动栅极260B因此也可称为电荷储存(或储存器)纳米晶体。通过实施位于纳米线220A上方及下方的纳米晶体浮动栅极(此分别为纳米晶体浮动栅极260B及纳米晶体浮动栅极260A)，纳米线220A中可程序性的临界电压于运作期间可获得较佳的控制，特别是与实施位于纳米线上方(或下方)的单一纳米晶体浮动栅极的非挥发性记忆体元件相比时。于栅极置换制程期间，通过制造纳米晶体浮动栅极260A及纳米晶体浮动栅极260B，纳米晶体浮动栅极260A及纳米晶体浮动栅极260B是自我校准源极区207及漏极区208之间，及进一步自我校准于金属栅极堆叠(特别是栅极介电质275及栅极电极280所提供的栅极电极)及纳米线220A(其提供纳米线通道)之间。更进一步，在一些实施方式中(如图13及图14所描绘)，于栅极置换制程期间，通过制造纳米晶体浮动栅极260A及纳米晶体浮动栅极260B，纳米晶体浮动栅极260A及纳米晶体浮动栅极260B大致上为雪茄形状(cigar-shaped)。在此实施方式中，纳米晶体浮动栅极260A及纳米晶体浮动栅极260B具有大于高度(朝z方向)及宽度(朝y方向)的长度(朝x方向)。在一些实施方式中，纳米晶体浮动栅极260A及纳米晶体浮动栅极260B具有以X-Z平面来看大致上为椭圆形的剖面及以Y-Z平面来看大致上为圆形的剖面。
运作时，通过接点284、286及/或288加偏压于异质结构205(特别是源极区207及漏极区208)及栅极结构235(特别是栅极电极280)促使纳米晶体浮动栅极260A及/或纳米晶体浮动栅极260B补充/释放电子(或空穴)，使得一位的数据可被写入、读取自或抹除自纳米晶体浮动栅极260A及纳米晶体浮动栅极260B。在一些实施方式中，非挥发性记忆体元件200配有额外的纳米晶体浮动栅极，使得非挥发性记忆体元件200可储存多余一位的资讯。当位被写入时，负电荷(电子)位于纳米晶体浮动栅极260A及纳米晶体浮动栅极260B上。当位被抹除时，电荷从该位被移除，使得纳米晶体浮动栅极260A及/或纳米晶体浮动栅极260B回归未充电状态。对纳米晶体浮动栅极260A及纳米晶体浮动栅极260B进行充电/放电是改变纳米线210A及/或纳米线220A的临界电压，使得非挥发性记忆体元件200可达成两种不同的逻辑状态。在一些实施方式中，纳米晶体浮动栅极260A及纳米晶体浮动栅极260B产生于充电时较低的临界电压及于未充电时的较高临界电压。在一些实施方式中，非挥发性记忆体元件200以快闪记忆体来运作。
于写入作业及抹除作业期间，非挥发性记忆体元件200可利用自纳米线210A及/或纳米线220A穿过穿隧氧化层272A及穿隧氧化层272B至纳米晶体浮动栅极260A及纳米晶体浮动栅极260B的Fowler-Nordheim(FN)电子穿隧效应。举例而言，通过相对应的接点286及接点288将源极区207及漏极区208接地并通过接点284施以正电压(例如5伏特)至栅极电极280即可达成写入作业。栅极电极280上的正电位会影响自纳米线210A及/或纳米线220A穿过穿隧氧化层272A及/或穿隧氧化层272B至纳米晶体浮动栅极260A及/或纳米晶体浮动栅极260B的FN电子穿隧。纳米晶体浮动栅极260A及纳米晶体浮动栅极260B上的负电荷会改变(例如增加)纳米线210A及/或纳米线220A的临界电压。在另一实施例中，通过相对应的接点286及接点288对源极区207及漏极区208施以正电压(例如5伏特)并且通过接点284将栅极电极280接地即可达成抹除作业。源极区207及漏极区208上的正电位会影响自纳米晶体浮动栅极260A及/或纳米晶体浮动栅极260B穿过穿隧氧化层272A及/或穿隧氧化层272B至纳米线210A及/或纳米线220A的FN电子穿隧。纳米晶体浮动栅极260A及纳米晶体浮动栅极260B上缺乏电荷会改变(减少)纳米线210A及/或纳米线220A的临界电压，使得逻辑一(1)可自非挥发性记忆体元件200被读取。
图15A及图15B是依据本揭露各种实施态样，显示包含部分或整体非挥发性记忆体元件300的集成电路元件的局部剖面图。图15A以X-Z平面描绘出非挥发性记忆体元件300，及图15B以Y-Z平面描绘出非挥发性记忆体元件300。非挥发性记忆体元件300在许多方面相似于非挥发性记忆体元件200。因此，为了清晰及简化，图15A及图15B及图2-14中的相似特征可以相同的参考符号辨认。在图15A中及图15B中，相较于非挥发性记忆体元件200时，非挥发性记忆体元件300包含四个纳米线及四个纳米晶体浮动栅极。举例而言，非挥发性记忆体元件300进一步包含纳米线210B、纳米线220B、纳米晶体浮动栅极260C(被穿隧氧化层272C所围绕)，及纳米晶体浮动栅极260D(被穿隧氧化层272D所围绕)。非挥发性记忆体元件300可利用相似于非挥发性记忆体元件200的水平围绕式栅极(GAA)制程技术来进行制造。举例而言，非挥发性记忆体元件300可起始于包含置于半导体层225上的额外的半导体层组(特别是另一半导体层210、另一半导体层215、另一半导体层220及另一半导体层225)的异质结构205及参考前述图2-14进行制造制程，使得纳米线210B自另一半导体层210进行制造、纳米晶体浮动栅极260C自另一半导体层215进行制造、纳米线220B自另一半导体层220进行制造，及纳米晶体浮动栅极260D自另一半导体层225进行制造。图15A及图15B已被简化乃为了清晰以更好理解本揭露的发明概念。额外的特征可加入非挥发性记忆体元件300中，及在其他实施方式中的非挥发性记忆体元件300一些下述特征可被置换、修改或移除。
图16A及图16B依据本揭露各种实施态样，显示包含部分或整体非挥发性记忆体元件400的集成电路元件的局部剖面图。图16A以X-Z平面描绘非挥发性记忆体元件400，及图16B以Y-Z平面描绘非挥发性记忆体元件400。非挥发性记忆体元件400在许多方面相似于非挥发性记忆体元件200。因此，为了清晰及简化，图16A及图16B及图2-14中的相似特征可以相同的参考符号辨认。图16A及图16B中，非挥发性记忆体元件400可利用鳍式场效晶体管(FinFET)制程技术进行处理以得到具有鳍式场效晶体管的非挥发性记忆体元件400，其包含具有纳米晶体浮动栅极置于上方的鳍通道。举例而言，非挥发性记忆体元件400包含纳米线是配置为自基板202延伸出鳍及纳米晶体浮动栅极260A置于其上。在此实施方式中，非挥发性记忆体元件400可起始于只包含半导体层210及半导体层215的异质结构205及参考前述图2-14进行制造以得到所描绘的非挥发性记忆体元件400。在一些实施方式中，半导体层210具有起始厚度大于半导体层215的起始厚度。随着制造半导体层210以形成鳍，该鳍可配置为非挥发性记忆体元件400的纳米线210A。在一些实施方式中，鳍是配置为长的纳米线，例如，具有远大于高度(朝z方向)的长度(朝x方向)。图16A及图16B已被简化乃为了清晰以更好理解本揭露的发明概念。额外的特征可加入非挥发性记忆体元件400中，及在其他实施方式中的非挥发性记忆体元件400一些下述特征可被置换、修改或移除。
图17A及图17B是依据本揭露各种实施态样，显示包含部分或整体非挥发性记忆体元件500的集成电路元件的局部剖面图。图17A以X-Z平面描绘非挥发性记忆体元件500，及图17B以Y-Z平面描绘非挥发性记忆体元件500。非挥发性记忆体元件500在许多方面相似于非挥发性记忆体元件200。因此，为了清晰及简化，图17A及图17B及图2-14中的相似特征可以相同的参考符号辨认。图17A及图17B中，非挥发性记忆体元件500可利用氧化物上通道制程技术以得到具有氧化物上通道晶体管的非挥发性记忆体元件500，其包含介于纳米晶体浮动栅极间的通道。举例而言，非挥发性记忆体元件500包含纳米线220A配置为介于纳米晶体浮动栅极260A及纳米晶体浮动栅极260B间，及尤其是介于穿隧氧化层272A及穿隧氧化层272B间的通道层。在此实施方式中，非挥发性记忆体元件500可起始于包含具有厚度T1的半导体层210及具有厚度T2(此T2大于T1)的半导体层220的异质结构205及参考图2-14所述制造制程进行处理以制造出非挥发性记忆体元件500的通道(由半导体层220提供)上方及下方的充电储存纳米晶体。随着半导体层220进行制造以形成通道，该通道可配置为非挥发性记忆体元件500的纳米线220A。在一些实施方式中，通道是配置为长的纳米线，例如，具有远大于高度(朝z方向)的长度(朝x方向)。图17A及图17B已被简化乃为了清晰以更好理解本揭露的发明概念。额外的特征可加入非挥发性记忆体元件500中，及在其他实施方式中的非挥发性记忆体元件500一些下述特征可被置换、修改或移除。
本揭露提供许多不同的实施方式。一种用于制造非挥发性记忆体元件的例示性方法包含形成异质结构于基板上。异质结构包含至少一半导体层对，其具有第一半导体层及置于第一半导体层上的第二半导体层。第二半导体层异于第一半导体层。具有虚设栅极的栅极结构形成于异质结构的部分上，使得栅极结构将异质结构分隔出源极区及漏极区及定义出介于源极区及漏极区间的通道区。于栅极置换制程期间，纳米晶体浮动栅极自第二半导体层形成于通道区中。在一些实施方式中，于栅极置换制程期间，纳米线自第一半导体层也形成于通道区中。
在一些实施方式中，栅极结构进一步包含栅极间隔及牺牲栅极间隔。此方法可进一步包含移除牺牲栅极间隔以形成第一开口于栅极结构中而曝露出异质结构的部分；及移除第二半导体层于异质结构开口中的曝露部分。在一些实施方式中，第二半导体层是以选择性蚀刻制程移除，相对于第一半导体层，此处第二半导体层具有较高的蚀刻速率。在一些实施方式中，移除虚设栅极以形成第二开口于栅极结构中而曝露出第二半导体层的剩余部分于通道区中。氧化层可形成于第二半导体层的剩余部分上。在一些实施方式中，形成氧化层包含对第二半导体层的剩余部分的一部分及因第二开口而曝露的第一半导体层的部分进行氧化；及移除第一半导体层的氧化部分。
在一些实施方式中，异质结构包含第一半导体层对及置于第一半导体层对上的第二半导体层对，第一半导体层对及第二半导体层对各自具有第一半导体层及第二半导体层。于栅极置换制程期间，第一纳米晶体浮动栅极可由第一半导体层对中的第二半导体层形成，第二纳米晶体浮动栅极可由第二半导体层对中的第二半导体层形成。纳米线可置于第一纳米晶体浮动栅极及第二纳米晶体浮动栅极之间。
栅极置换制程可包含于通道区中形成栅极介电质于第一半导体层及纳米晶体浮动栅极上，及形成栅极电极于栅极介电质上，其中栅极包含栅极介电质及栅极电极。在一些实施方式中，方法进一步包含形成控制栅极接点电性地与控制栅极耦接、源极接点电性地与源极耦接及漏极接点电性地与漏极耦接。在一些实施方式中，方法进一步包含于栅极置换制程之前，形成磊晶源/漏极特征于异质结构的源极区及漏极区。
另一种用于制造非挥发性记忆体元件的例示性方法包含形成半导体层堆叠于基板上。半导体层堆叠包含第一半导体材料的至少一第一半导体层及第二半导体材料的至少一第二半导体层，第二半导体材料异于第一半导体材料。此方法进一步包含形成栅极结构于半导体层堆叠的通道区上。栅极结构包含虚设栅极堆叠、牺牲栅极间隔及栅极间隔。移除牺牲栅极间隔以第一开口于栅极结构中而曝露出第二半导体层堆叠的第一部分于通道区中。至少一第二半导体层可自第二半导体层堆叠的曝露的第一部分移除。移除虚设栅极堆叠以形成第二开口于栅极结构中而曝露出第二半导体堆叠的第二部分于通道区中，其中曝露的第二部分包含至少一孤立第二半导体层。此方法可进一步包含形成氧化层于至少一孤立第二半导体层上。金属栅极堆叠可形成于栅极结构的第二开口中。
在一些实施方式中，第一开口定义为介于虚设栅极堆叠与栅极间隔之间，及第二开口定义为介于栅极间隔之间。形成栅极结构可包含形成牺牲栅极间隔毗邻于虚设栅极，其中牺牲栅极间隔包含第一间隔材料，及形成栅极间隔毗邻于牺牲栅极间隔。栅极间隔包含具有异于第一间隔材料的蚀刻速率的第二间隔材料。形成金属栅极堆叠于栅极结构的第二开口中可包含形成栅极介电质于氧化层及第二半导体层堆叠的曝露的第二部分中的第一半导体层上，及形成栅极电极于栅极介电质上。
在一些实施方式中，通过氧化至少一孤立第二半导体层的部分而形成氧化层，使得至少一孤立第二半导体层被氧化层所围绕。形成氧化层可进一步包含对半导体层堆叠的曝露的第二部分中的至少一第一半导体层的部分进行氧化，及移除至少一第一半导体层的氧化部分。在一些实施方式中，栅极结构横跨半导体层堆叠以一方式将半导体层堆叠分隔出源极区及漏极区，通道区水平地延伸于源极区及漏极区之间。此方法可进一步包含形成磊晶源/漏极特征于半导体层堆叠上的源极区及漏极区中。在一些实施方式中，半导体层堆叠包含第一半导体层及第二半导体层交替穿插，使得形成氧化层之后，通道区包含第一半导体材料的纳米线，置于第二半导体材料的纳米晶体浮动栅极之间。
一例示性非挥发性记忆体元件包含置于基板上的异质结构。栅极结构置于异质结构的部分之上，栅极结构横跨异质结构使得栅极结构将异质结构分为源极区及漏极区及定义出通道区介于源极区及漏极区之间。纳米晶体浮动栅极置于异质结构的通道区中介于第一纳米线及第二纳米线之间，其中第一纳米线及第二纳米线延伸介于源极区及漏极区之间。在一些实施方式中，异质结构包含第一半导体材料的至少一第一半导体层及第二半导体材料的第二半导体层，第二半导体材料异于第一半导体材料。第一纳米线及第二纳米线可为第一半导体材料，而纳米晶体浮动栅极可为第二材料。在一些实施方式中，第二纳米线置于纳米晶体浮动栅极及另一纳米晶体浮动栅极之间。
根据本揭露的一实施例，进一步包含于栅极置换制程期间，纳米线自第一半导体层形成于通道区中。
根据本揭露的一实施例，其中栅极结构进一步包含栅极间隔及牺牲栅极间隔，此方法进一步包含：移除牺牲栅极间隔以形成一第一开口于栅极结构中而曝露出异质结构的一部分；以及自异质结构在此开口中的曝露部分移除第二半导体层。
根据本揭露的一实施例，进一步包含：移除虚设栅极堆叠以形成一第二开口于栅极结构中而曝露出第二半导体层的一剩余部分于通道区中；以及形成一氧化层于第二半导体层的剩余部分。
根据本揭露的一实施例，其中形成氧化层的方法包含：对第二半导体层的剩余部分的一部分及因第二开口而曝露的第一半导体层的一部分进行氧化，其中第二半导体层以高于第一半导体层的速率进行氧化；及移除第一半导体层的氧化部分。
根据本揭露的一实施例，其中移除第二半导体层的方法包含执行一选择性蚀刻制程，其中此第二半导体层具有异于第一半导体层的一蚀刻速率。
根据本揭露的一实施例，其中异质结构包含一第一半导体层对及一第二半导体层对设置于此第一半导体层对之上，第一半导体层对及第二半导体层对各自具有第一半导体层及第二半导体层；以及进一步其中于栅极置换制程期间，一第一纳米晶体浮动栅极由第一半导体层对中的第二半导体层形成、一第二纳米晶体浮动栅极由第二半导体层对中的第二半导体层形成，以及一纳米线由第二半导体层对中的第一半导体层形成，纳米线设置于第一纳米晶体浮动栅极及第二纳米晶体浮动栅极之间。
根据本揭露的一实施例，其中栅极置换制程包含：于通道区中形成一栅极介电质于第一半导体层及纳米晶体浮动栅极上，以及形成一栅极电极于栅极介电质上，其中栅极包含栅极介电质及栅极电极。
根据本揭露的一实施例，进一步包含形成一控制栅极接点电性地与控制栅极耦接、一源极接点电性地与源极耦接及一漏极接点电性地与漏极耦接。
根据本揭露的一实施例，于栅极置换制程之前，形成磊晶源/漏极特征于异质结构的源极区及漏极区中。
本揭露的另一实施方态样是提供一种非挥发性记忆体元件的制造方法，此方法包含：形成一半导体层堆叠于一基板上，其中半导体层堆叠包含至少一第一半导体材料的第一半导体层及至少一第二半导体材料的第二半导体层，第二半导体材料异于第一半导体材料；形成一栅极结构于半导体层堆叠上的通道区，其中栅极结构包含一虚设栅极堆叠、牺牲栅极间隔，及栅极间隔；移除牺牲栅极间隔以形成一第一开口于栅极结构中而曝露出半导体层堆叠的一第一部分于通道区中；自半导体层堆叠的曝露的第一部分移除至少一第二半导体层的一部分；移除虚设栅极堆叠以形成一第二开口于栅极结构中而曝露出半导体层堆叠的一第二部分于通道区中，其中曝露的第二部分包含至少一孤立第二半导体层；形成一氧化层于至少一孤立第二半导体层上；以及形成一金属栅极堆叠于栅极结构的第二开口中。
根据本揭露的一实施例，其中栅极结构横跨半导体层堆叠以一方式将半导体层堆叠分隔出一源极区及一漏极区，通道区水平地延伸于源极区及漏极区之间，此方法进一步包含形成磊晶源/漏极特征于半导体层堆叠上的源极区及漏极区中。
根据本揭露的一实施例，其中形成氧化层的方法包含氧化至少一孤立第二半导体层的部分，使得至少一孤立第二半导体层被氧化层所围绕。
根据本揭露的一实施例，其中形成氧化层的方法进一步包含：对半导体层堆叠的曝露的第二部分中的至少一第一半导体层的部分进行氧化，及移除至少一第一半导体层的氧化部分。
根据本揭露的一实施例，其中形成栅极结构的方法包含：形成牺牲栅极间隔毗邻于虚设栅极，其中牺牲栅极间隔包含一第一间隔材料；以及形成栅极间隔毗邻于牺牲栅极间隔，其中栅极间隔包含一第二间隔材料具有异于第一间隔材料的一蚀刻速率。
根据本揭露的一实施例，其中形成金属栅极堆叠于栅极结构的第二开口中的方法包含：形成一栅极介电质于氧化层及半导体层堆叠的曝露的第二部分中的第一半导体层上，以及形成一栅极电极于栅极介电质上。
根据本揭露的一实施例，其中第一开口定义为介于虚设栅极堆叠与栅极间隔之间，及第二开口定义为介于栅极间隔之间。
根据本揭露的一实施例，其中半导体层堆叠包含第一半导体层及第二半导体层交替穿插，使得形成氧化层之后，通道区包含一第一半导体材料的纳米线，设置于第二半导体材料的纳米晶体浮动栅极之间。
本揭露的又一实施态样是提供一种非挥发性记忆体元件包含：一异质结构置于基板之上；一栅极结构置于异质结构的一部分之上，栅极结构横跨异质结构，使得栅极结构将异质结构分隔出一源极区及一漏极区，及定义出一通道区介于源极区及漏极区之间；以及一纳米晶体浮动栅极置于异质结构的通道区中介于一第一纳米线及一第二纳米线之间，其中第一纳米线及第二纳米线延伸介于源极区及漏极区之间。
根据本揭露的一实施例，其中：异质结构包含一第一半导体材料的至少一第一半导体层及一第二半导体材料的一第二半导体层，第二半导体材料异于第一半导体材料；以及第一纳米线及第二纳米线为第一半导体材料及纳米晶体浮动栅极为第二半导体材料。
前文概述数个实施例的特征以使得熟悉该项技术者可更好地理解本揭露的态样。熟悉该项技术者应了解，可容易地将本揭露内容用作设计或修改用于实现相同目的及/或达成本文引入的实施例的相同优点的其他制程及结构的基础。熟悉该项技术者亦应认识到，此类等效物构造不违背本揭露内容的精神及范畴，且可在不违背本揭露内容的精神及范畴的情况下于此作出各种变化、替代以及变更。

Claims (1)

1.一种制造非挥发性记忆体元件的方法，其特征在于包含：
形成一异质结构于一基板上，其中该异质结构包含至少一半导体层对，其具有一第一半导体层及置于该第一半导体层之上的一第二半导体层；该第二半导体层异于该第一半导体层；
形成一栅极结构包含一虚设栅极于该异质结构的一部分之上，该栅极结构横跨该异质结构，使得该栅极结构将该异质结构分隔出一源极区及一漏极区，及定义出一通道区介于该源极区及该漏极区之间；以及
用于以一控制栅极置换该虚设栅极的一栅极置换制程期间，自该第二半导体层一纳米晶体浮动栅极形成于该通道区中。
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