WO2012062125A1 - 半导体存储单元、器件及其制备方法 - Google Patents

半导体存储单元、器件及其制备方法 Download PDF

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WO2012062125A1
WO2012062125A1 PCT/CN2011/076683 CN2011076683W WO2012062125A1 WO 2012062125 A1 WO2012062125 A1 WO 2012062125A1 CN 2011076683 W CN2011076683 W CN 2011076683W WO 2012062125 A1 WO2012062125 A1 WO 2012062125A1
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semiconductor memory
substrate
channel region
region
buried layer
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PCT/CN2011/076683
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霍宗亮
刘明
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中国科学院微电子研究所
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S438/933—Germanium or silicon or Ge-Si on III-V
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S438/938—Lattice strain control or utilization

Definitions

  • the present invention relates to the field of microelectronics, and in particular, to a semiconductor memory unit, a device, and a method of fabricating the same. Background technique
  • DRAM Dynamic Random Access Memory
  • the dynamic random access memory has a data processing speed between a high speed microprocessor and a low speed non-volatile memory for high speed data processing and low speed data access access matching.
  • a conventional dynamic random access memory cell consists of an access transistor and a capacitor (1T1C). Capacitors are used to store data, while data is read and written by transistors. As the size of the memory cell is scaled down, the conventional 1T1C structure has been difficult to meet the requirements for low leakage current and large memory capacity of the transistor. At the same time, whether it is a trench capacitor or a stacked capacitor, in order to ensure that the capacitance storage capacity is greater than 25pF, the capacitor size has been difficult to reduce. Therefore, finding a new dynamic random access memory cell structure has become a hot spot in current storage technology research.
  • FIG. 1A is a schematic diagram of a prior art implementation of an FBC cell on an SOI substrate.
  • Figure 1B is a schematic diagram of a prior art implementation of an FBC cell on a bulk silicon substrate.
  • the memory cell includes: an electrode is taken out as a back gate electrode in a lower portion of the back gate insulating layer (FIG. 1A) and an N-type highly doped region (FIG. 1B); a channel above the substrate a gate region located above the channel region; a source region and a drain region above the substrate, on both sides of the channel region.
  • FIG. 2 is a schematic diagram of a storage principle of a prior art FBC unit.
  • a large positive voltage V d is applied to the drain region, and a transistor is applied to the gate.
  • V g V d /4 ⁇ Vci/2.
  • electrons obtain higher energy during the movement from the source region to the drain region, and impact ionization occurs under a high electric field close to the drain region to generate electron-hole pairs, and the generated holes will move toward the substrate.
  • silicon dioxide in the case of an SOI substrate
  • N-type highly doped silicon region holes encounter a barrier when moving toward the substrate, thereby accumulating at a place close to the substrate.
  • the object of the present invention is to solve the problem that in the prior art, in the case of power-down, the holes stored near the substrate can be easily leaked through the PN junction or the drain region of the source region and the substrate and the PN junction of the substrate.
  • a technical problem that results in a short data retention time of the FBC unit provides a semiconductor memory cell, a device, and a method of fabricating the same.
  • the length of the hole holding time mainly depends on the hole barrier depth at the hole holding position and the magnitude of the leakage current through the source/drain PN junction.
  • the present invention provides a large hole barrier by introducing a substrate material having a narrow band gap.
  • the present invention also reduces the area of the PN junction by inserting an insulating layer under the source/drain junction region.
  • the material of the channel region is Si or stress silicon.
  • the Group IV material comprises one of the following materials: Si x Ge 1-x , where 0 ⁇ ⁇ ⁇ 1;Ge;graphene; III-V material includes the following materials One in: GaN; InP; GaAs; InGaAso
  • the semiconductor memory cell of the present invention further comprises: an insulating layer between the source/drain region and the substrate, on both sides of the buried layer.
  • the insulating layer also partially extends between the channel region and the substrate.
  • the substrate is an SOI substrate or a bulk silicon substrate.
  • the gate region includes: a gate dielectric formed over the channel region; and a gate electrode formed over the gate dielectric.
  • the gate dielectric is composed of one or more of the following materials: Si0 2 , SiO x N y ( 0 ⁇ x ⁇ 2, 0 ⁇ y ⁇ 2), HfSiON, Hf0 2 , A1 2 0 3 ; and the gate electrode, consisting of one or more of the following materials: polysilicon gate electrode, metal gate electrode, metal silicide, metal nitride.
  • a semiconductor memory device comprising a plurality of the above-described semiconductor memory cells.
  • a method of fabricating a semiconductor memory device comprises: depositing a buried layer formed of a material having a band gap wider than a forbidden band width of the channel region material on the substrate; epitaxially or depositing a channel layer on the buried layer; depositing a photoresist, and passing Exposing and developing to obtain a final gate etch mask layer; etching is performed by a gate etch mask layer to form a channel region, and silicon dioxide is backfilled to complete memory cell isolation; gate region, source region and drain region are prepared, and Perform gate/source/drain peripheral lead connections.
  • the memory cells and devices disclosed by the present invention have the following beneficial effects:
  • the memory cell of the present invention in the case of programming, the hole will be stored in a buried material of a substrate material having a narrow band gap having a larger valence band energy band, and the potential existing between the channel material and the buried material
  • the barrier can effectively reduce the moving speed of holes to the source/drain end and increase the data retention time
  • the memory cell of the present invention introduces an insulating layer directly under the source/drain regions, which can effectively reduce the contact area of the PN junction and suppress the leakage current of the PN junction, thereby further improving the data retention characteristics and reducing the memory device.
  • the number of refreshes reduces the power consumption of the device;
  • FIG. 1A is a schematic diagram of a prior art implementation of an FBC cell on an SOI substrate
  • FIG. 1B is a schematic diagram of a prior art implementation of an FBC cell on a bulk silicon substrate
  • FIG. 10 is a schematic diagram of the storage principle of the prior art FBC unit
  • FIG. 3 is a schematic diagram of a semiconductor memory unit in accordance with an embodiment of the present invention.
  • FIG. 4 is a schematic diagram of a semiconductor memory cell in accordance with an embodiment of the present invention.
  • FIG. 5 is a schematic diagram of an energy band in a vertical channel direction of the semiconductor memory device of FIG. 4.
  • FIG. 6 is a schematic diagram of a semiconductor memory cell on an SOI substrate according to an embodiment of the present invention;
  • FIG. 7 is a semiconductor memory device manufacturing method according to an embodiment of the present invention.
  • FIG. 8 is a schematic diagram showing a process flow for implementing the new memory cell by taking a bulk FinFET structure as an example according to an embodiment of the invention. detailed description
  • the semiconductor memory cell includes: a substrate; a channel region above the substrate; a gate region above the channel region; a source region and a drain region above the substrate, on both sides of the channel region ; located in the substrate and groove
  • a buried layer of a material having a band gap wider than the forbidden band width of the channel region material is a buried layer of a material having a band gap wider than the forbidden band width of the channel region material.
  • the substrate may have a back electrode or may have no such back electrode.
  • the material of the channel region may be Si or stress silicon
  • the material of the buried layer may be Ge. .
  • the forbidden band width of the buried layer is narrower than the forbidden band width of the channel region material, the channel region and the buried layer have a large offset (Valance band offset) in the valence band, thereby being buried in the buried layer. Forming a hole barrier, the holes stored in the buried layer will face a barrier that is difficult to leak, thereby increasing the information retention time of the memory cell.
  • both sides of the buried layer further include an insulating layer.
  • the insulating layer may also partially extend between the channel region and the substrate, that is, the lateral width of the insulating layer is greater than the lateral width of the source/drain regions, and the insulating layer protrudes from the source region/drain region in the channel region and the lining. Between the bottom.
  • Fig. 5 is a schematic view showing the energy band of the semiconductor memory cell in the vertical channel direction of Fig. 4 according to the embodiment of the present invention. It can be seen from Fig. 5 that the silicon germanium buried layer significantly increases the potential barrier of the holes.
  • the semiconductor memory cell illustrated in Figure 4 employs a bulk silicon substrate. Further, the present embodiment can also be applied to the case of an SOI substrate as shown in Fig. 6. This embodiment can be applied to a planar structure device, and can also be applied to a non-planar device such as a FinFET, a 3D structure, or the like.
  • the gate dielectric material may be a conventional material such as SiO 2 , SiO x N y (l ⁇ x, y ⁇ 2), or a high dielectric constant material such as HfSiON, ⁇ 2 , A1 2 0 3 . Etc., or a mixed structure composed of the above materials, such as Si0 2 /HffiiON or the like.
  • the gate electrode material may be a conventional polysilicon gate electrode, a metal gate electrode, a metal silicide, a metal nitride or the like or a combination thereof.
  • the contact area of the PN junction can be effectively reduced, the leakage current of the PN junction can be suppressed, and the data retention characteristic is further improved, and the reduction is achieved.
  • the number of refreshes of the memory device reduces the power consumption of the memory device.
  • the present invention also provides a semiconductor memory device that can include one or more of the semiconductor memory cells disclosed in the above embodiments and obtain corresponding technical effects.
  • FIG. 7 is a flow chart of a method of fabricating a semiconductor memory device in accordance with an embodiment of the present invention. As shown in Figure 7, this embodiment includes:
  • Step S702 depositing a forbidden band width on the substrate is narrower than a forbidden band width of the channel region material a buried layer of material;
  • Step S704 epitaxially or depositing a channel layer on the deposited buried layer
  • Step S706 depositing a photoresist over the deposited channel layer, and obtaining a final active region mask layer by exposure and development;
  • Step S708 etching is performed by using the active region mask layer to form a channel region, and at the same time, backfilling silicon dioxide to complete memory cell isolation;
  • Step S710 preparing a gate region, a source region and a drain region on the active region, and performing gate/source/drain peripheral lead connections.
  • the specific positions of the buried layer, the channel region, the gate region, the source region, and the drain region of each memory cell can be referred to the above embodiments, and will not be repeatedly described herein.
  • a barrier is formed between the buried layer and the channel and between the buried layer and the substrate, and the barrier can effectively reduce the movement of holes to the source/drain end. Speed, increase data retention time.
  • FIG. 8 is a schematic diagram showing a process flow for implementing the new memory cell by taking a bulk FinFET structure as an example according to an embodiment of the invention. Specifically includes:
  • the deposition process may be: electron beam deposition, magnetron sputtering, sol-gel deposition, chemical vapor deposition, etc.;
  • the etching process can be: wet etching, plasma thousand etching, and the like.
  • the present invention utilizes a narrow bandgap material Si x G ei . x with a large valence band drift as a storage layer for holes, and introduces an insulating layer directly under the source and drain junctions to reduce contact of the PN junction.
  • the area effectively suppresses the leakage current of the PN junction, improves the data retention characteristics, reduces the number of refreshes of the DRAM memory device, and reduces the power consumption of the device.
  • the capacitorless structure proposed by the present invention completely avoids the complicated process of the capacitor structure in the conventional 1T1C structure.
  • the new structure's process is fully compatible with conventional logic processes and will be more conducive to high-density three-dimensional process integration.

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Description

半导体存储单元、 器件及其制备方法
技术领域
本发明涉及微电子技术领域， 尤其涉及一种半导体存储单元、 器件 及其制备方法。 背景技术
微电子产品主要分为逻辑器件与存储器件两大类。 作为存储器件的 一个重要类型， 动态随机访问存储器 （DRAM) 能够提供数据的高速读 写操作， 然而在掉电的情况下存储的信息很容易遗失， 因此被称为挥发 性的半导体存储器。 在计算机系统中， 动态随机访问存储器的数据处理 速度介于高速微处理器和低速非挥发性存储器之间， 用于实现高速数据 处理和低速数据访问存取的匹配。 随着信息技术的不断发展， 高速、 高 密度的动态随机访问存储器成为了目前存储技术研究的一个重要方向。
传统的动态随机访问存储单元由一个访问晶体管和一个电容（1T1C) 所构成。 电容用于数据的保存， 而数据的读写由晶体管控制。 随着存储 单元尺寸的按比例缩小，常规的 1T1C结构已经很难满足对晶体管的低泄 露电流和电容的大存储能力的要求。 同时， 无论是沟槽式电容还是堆栈 式电容为了保证电容存储能力大于 25pF， 电容尺寸已经很难进行缩小。 为此， 寻找新的动态随机访问存储单元结构成为目前存储技术研究的热 点
目前， 采用浮体效应的存储单元（FBC)因为其工艺上的全兼容和易 于变比受到了业界的广泛关注。图 1A为现有技术在 SOI衬底上实现 FBC 单元的示意图。 图 1B为现有技术在体硅衬底上实现 FBC单元的示意图。 如图 1A及图 1B所示， 该存储单元包括： 在背栅绝缘层 （图 1A) 和 N 型高掺杂区域 （图 1B ) 下部有电极引出作为背栅电极； 位于衬底上方的 沟道区； 位于沟道区上方的栅区； 位于衬底上方， 沟道区的两侧的源区 和漏区。
图 2为现有技术 FBC单元的存储原理示意图。 如图 2所示： 在器件 编程情况下， 给漏区施加一个大的正压 Vd， 给栅极施加一个晶体管的开 启电压 Vg， 其中 Vg=Vd/4〜Vci/2。 在这种情况下， 电子在从源区到漏区运 动过程中获得较高的能量， 在靠近漏区的高电场下发生碰撞电离产生电 子空穴对， 产生的空穴将向衬底移动。 因为二氧化硅 （SOI衬底的情况） 或者 N型高掺杂体硅区的存在使得空穴在移动向衬底时碰到势垒， 从而 在靠近衬底的地方形成累积。 由于空穴的累积造成衬底电势升高将导致 晶体管的阈值电压减小， 称此状态为写状态 （" 1 "状态）， 如果施加负电 压给源区或者漏区， 靠近衬底区存储的空穴将会被移去造成晶体管的阈 值电压增大， 称为擦状态 （"0 "状态）。 这种 "0 "、 " 状态的组合将完 成数据的高速擦写操作。 不同于常规的 1T1C结构， 这种 FBC单元结构 消除了由于复杂电容结构所引起的工艺复杂性， 可以实现存储单元的高 密度的集成。
尽管 FBC单元结构在工艺、 高密度集成等方面的优点， 它仍然面临 着来自于数据保持时间方面的技术挑战。 申请人意识到现有技术存在如 下技术缺陷： FBC 单元在掉电情况下， 在靠近衬底附近存储的空穴很容 易通过源区与衬底的 PN结或者漏区与衬底的 PN结泄露出去，造成 FBC 单元的信息保持时间很短 （小于 1秒）， 进而导致存储器件的刷新次数增 力卩， 功耗上升。 发明内容
(一） 要解决的技术问题
本发明的目的在于解决现有技术中 FBC单元在掉电情况下， 靠近衬 底附近存储的空穴很容易通过源区与衬底的 PN结或者漏区与衬底的 PN 结泄露出去， 从而导致 FBC单元数据保持时间较短的技术问题， 提供一 种半导体存储单元、 器件及其制备方法。
(二） 技术方案
在半导体存储器件中， 空穴保持时间的长短主要取决于在空穴保存 位置上的空穴势垒深度以及通过源 /漏区 PN结泄露电流的大小。 本发明 通过引入窄禁带宽度的衬底材料来提供大的空穴势垒。 优选地， 本发明 还通过在源 /漏结区下方插入绝缘层来减小 PN结的面积。
优选地， 本发明半导体存储单元中， 沟道区的材料为 Si或应力硅， 埋层的材料为 iv族材料或 m-v族材料； 或沟道区的材料为 sixGei.x， 其 中 0<χ<=1 ; 埋层的材料为 Ge。
优选地， 本发明半导体存储单元中， IV族材料包括下列材料中的一 禾中： SixGe1-x, 其中 0<χ<1 ; Ge; 石墨烯； III-V族材料包括下列材料中的 一禾中： GaN; InP; GaAs; InGaAso
优选地， 本发明半导体存储单元还包括： 绝缘层， 位于源 /漏区与衬 底之间， 埋层的两侧。 优选地， 绝缘层还部分地伸入沟道区和衬底之间。
优选地， 本发明半导体存储单元中， 绝缘层的材料为下列材料中的 ―种： GeOx， 其中 0<x<=2; Si02; SiC; Hf02; A1203; SixNy。
优选地， 本发明半导体存储单元中， 衬底为 SOI衬底或体硅衬底。 栅区包括： 栅介质， 形成于沟道区的上方； 和栅电极， 形成于栅介质的 上方。
优选地， 本发明半导体存储单元中， 栅介质， 由下列材料中的一种 或多种构成: Si02， SiOxNy ( 0<x<2， 0<y<2)， HfSiON, Hf02， A1203; 和栅电极， 由下列材料中的一种或多种构成： 多晶硅栅电极、 金属栅电 极、 金属硅化物、 金属氮化物。
根据本发明的另一个方面， 还提供了一种半导体存储装置， 该装置 包括多个上述的半导体存储单元。
根据本发明的再一个方面， 还提供了一种半导体存储装置的制备方 法。 该方法包括： 在衬底上沉积由禁带宽度比沟道区材料的禁带宽度窄 的材料构成的埋层； 在埋层上外延或者淀积沟道层； 淀积光刻胶， 并通 过曝光、 显影获得最终的栅刻蚀掩膜层； 利用栅刻蚀掩膜层进行刻蚀， 形成沟道区， 同时回填二氧化硅完成存储单元隔离； 制备栅区、 源区和 漏区， 并进行栅 /源 /漏极的外围引线连接。
(三） 有益效果
从上述技术方案可以看出， 本发明所公开的存储单元和器件具有下 列有益效果：
( 1 ) 本发明存储单元在编程情况下空穴将存储在具有较大价带能带 漂移的窄禁带宽度的衬底材料埋层中， 该沟道材料与埋层材料之间存在 的势垒可以有效降低空穴向源 /漏端的移动速度， 提高数据保持时间； ( 2 ) 本发明存储单元在源 /漏区正下方引入绝缘层， 可以有效减小 PN结的接触面积， 抑制 PN结的泄露电流， 从而进一步提高了数据的保 持特性， 减小了存储器件的刷新次数， 降低了器件功耗；
( 3 ) 本发明提出的新结构的工艺与常规的逻辑工艺完全兼容， 将更
5 有利于高密度三维的工艺集成。 附图说明
图 1A为现有技术在 SOI衬底上实现 FBC单元的示意图； 图 1B为现有技术在体硅衬底上实现 FBC单元的示意图；
10 图 2为现有技术 FBC单元的存储原理示意图；
图 3为根据本发明实施例半导体存储单元的示意图；
图 4为根据本发明实施例半导体存储单元的示意图.
图 5为图 4中半导体存储器件垂直沟道方向的能带示意图； 图 6为本发明实施例半导体存储单元在 SOI衬底上的示意图； i s 图 7为根据本发明实施例半导体存储装置制备方法的流程图；
图 8为根据本发明实施例以体 FinFET结构为例给出了一种实现该新 存储单元的工艺流程示意图。 具体实施方式
20 为使本发明的目的、 技术方案和优点更加清楚明白， 以下结合具体 实施例， 并参照附图， 对本发明进一步详细说明。
图 3为根据本发明实施例半导体存储单元的示意图。 如图 3所示， 该半导体存储单元包括： 衬底； 位于衬底上方的沟道区； 位于沟道区上 方的栅区； 位于衬底上方， 沟道区的两侧的源区和漏区； 位于衬底和沟
25 道区之间， 由禁带宽度比沟道区材料的禁带宽度窄的材料构成的埋层。
其中， 对于该衬底来讲， 其可以有背电极引出， 也可以无此背电极。
本实施例中， 沟道区的材料可以为 Si或应力硅， 埋层的材料可以为 IV族材料或 III-V族材料， 例如 SixGei„x ( 0<χ<=1 )， Ge， 石墨烯， GaN， GaAs, InGaAs或 InP。此外，本实施例中，沟道区的材料也可以为 SixGei.x 30 ( 0<χ<=1 )， 埋层的材料可以为 Ge。 本实施例中， 由于埋层的禁带宽度比沟道区材料的禁带宽度要窄， 沟道区和埋层在价带存在一个很大的偏移 （Valance band offset), 从而在 埋层形成空穴势垒， 存储在埋层中的空穴将面临势垒很难泄露出去， 进 而提高了存储单元的信息保持时间。
本实施例将在上述实施例的基础上， 对本发明技术方案进一步优化。 图 4为根据本发明实施例半导体存储单元的示意图。 如图 4所示的半导 体存储单元中， 在源 /漏区与衬底之间， 埋层的两侧， 还包括绝缘层。 优 选地， 上述绝缘层还可以部分的伸入沟道区与衬底之间， 即绝缘层的横 向宽度大于源 /漏区的横向宽度， 绝缘层伸出源 /漏区位于沟道区与衬底之 间。 该绝缘层的材料可以为下列材料中的一种： GeOx (0<x<=2); Si02 ; SiC; Si3N4。
图 5为本发明实施例半导体存储单元在图 4垂直沟道方向的切面上 的能带示意图。 由图 5可以看出， 锗硅埋层明显提高了空穴的势垒。
图 4所述的半导体存储单元采用体硅衬底。 此外， 本实施例也可以 应用于 SOI衬底的情况， 如图 6所示。 本实施例可以应用于平面结构器 件， 也可以应用于非平面器件如 FinFET, 3D结构等。
本实施例中， 栅介质材料可以采用常规的 Si02， SiOxNy(l<x， y<2 ) 等材料， 也可以采用高介电常数材料， 如 HfSiON, ΗίΌ2， A1203等， 或 者采用上述材料构成的混合结构如 Si02/HffiiON等。 栅电极材料可以采 用传统的多晶硅栅电极、 金属栅电极、 金属硅化物、 金属氮化物等或者 其多层结构的组合。
本实施例提供的半导体存储单元中， 通过在源漏结正下方引入绝缘 层， 从而可以有效减小 PN结的接触面积， 抑制 PN结的泄露电流， 进一 步提高了数据的保持特性， 减小了存储器件的刷新次数， 降低了存储器 件功耗。
本发明还提供了一种半导体存储装置， 该存储装置可以包含一个或 多个上述实施例公开的半导体存储单元， 并获得相应的技术效果。
图 7为根据本发明实施例半导体存储装置制备方法的流程图。如图 7 所示， 本实施例包括：
步骤 S702， 在衬底上沉积由禁带宽度比沟道区材料的禁带宽度窄的 材料构成的埋层；
步骤 S704， 在所沉积的埋层上外延或者淀积沟道层；
步骤 S706, 在所淀积的沟道层上方淀积光刻胶， 并通过曝光、 显影 获得最终的有源区掩膜层；
步骤 S708 , 利用上述有源区掩膜层进行刻蚀， 形成沟道区， 同时回 填二氧化硅完成存储单元隔离；
步骤 S710, 在上述的有源区上制备栅区、 源区和漏区， 并进行栅 /源 /漏极的外围引线连接。
本实施例中， 各存储单元的埋层、 沟道区、 栅区、 源区、 漏区的具 体位置可参照上述的各实施例， 此处不再重复叙述。 本实施例通过在衬 底和沟道区沉积埋层， 从而在埋层和沟道之间以及埋层和衬底之间形成 势垒， 该势垒可以有效降低空穴向源 /漏端的移动速度， 提高数据保持时 间。
图 8为根据本发明实施例以体 FinFET结构为例给出了一种实现该新 存储单元的工艺流程示意图。 具体包括了：
1 ) 在硅衬底上通过外延生长或者沉积的方法形成窄禁带宽度的 SixGe]-x埋层， 并在其上外延或者淀积硅沟道层；
2 ) 通过干法刻蚀技术刻蚀上述锗硅埋层 /硅沟道层并露出埋层；
3 ) 利用沟道和埋层材料之间的高刻蚀选择比湿法部分刻蚀锗硅层； 4 )在上述已刻蚀的位置采用氧化或者淀积二氧化硅的方法形成存储 单元之间的隔离区；
5 ) 采用有源区的掩模板完成最终的有源区掩膜层定义；
6 ) 进行非有源掩模版覆盖区沟道材料和埋层材料的刻蚀， 在形成硅 沟道同时回填二氧化硅完成单元隔离；
7 )采用热氧化、 ALD、 LPCVD、 溅射等方法完成栅绝缘材料和栅电
8 ) 利用栅极掩膜版栅电极和栅介质的刻蚀；
9 ) 进行源漏注入形成源漏区， 作为一个选择， 该源漏区也可以采用 金属硅化物形成， 之后进行栅 /源 /漏极的外围引线连接以及最终完成存储 单元的制备。 需要说明的是， 本发明半导体存储单元、 器件及其制备方法中， 涉 及的沉积工艺可以为： 电子束沉积、 磁控溅射、 溶胶-凝胶法沉积、 化学 气相沉积等； 而涉及的刻蚀工艺可以为： 湿法刻蚀、 等离子体千法刻蚀 等。 本领域的普通技术人员结合客观条件和环境因素， 可以选择合理的 沉积、 刻蚀或其他工艺。 只要达到本发明所涉及的目的及结构特征， 均 应包括在本发明的保护范围之内。
综上所述， 本发明利用了具有较大价带漂移的窄禁带材料 SixGei.x作 为空穴的存储层， 利用源、漏结正下方引入绝缘层来减小 PN结的接触面 积， 从而有效的抑制了 PN结的泄露电流， 提高了数据的保持特性， 减小 了 DRAM存储器件的刷新次数， 降低了器件功耗。 同时， 本发明提出的 无电容结构， 完全避免了常规 1T1C结构中的电容结构的复杂工艺。该新 结构的工艺与常规的逻辑工艺完全兼容， 将更有利于高密度三维的工艺 集成。 以上所述的具体实施例， 对本发明的目的、 技术方案和有益效果进 行了进一步详细说明， 所应理解的是， 以上所述仅为本发明的具体实施 例而已， 并不用于限制本发明， 凡在本发明的精神和原则之内， 所做的 任何修改、 等同替换、 改进等， 均应包含在本发明的保护范围之内。

Claims

权利 要求
1、 一种半导体存储单元， 其特征在于， 包括：
衬底；
5 沟道区， 位于所述衬底上方；
栅区， 位于所述沟道区上方；
源区和漏区， 位于所述衬底上方， 所述沟道区的两侧； 埋层， 位于所述衬底和沟道区之间， 由禁带宽度比所述沟道区材 料的禁带宽度窄的材料构成。
10 2、 根据权利要求 1所述的半导体存储单元， 其特征在于：
所述沟道区的材料为 Si或应力硅， 所述埋层的材料为 W族材料 或 III-V族材料； 或
所述沟道区的材料为 SixGei.x， 其中 0<χ<=1 ; 所述埋层的材料为
Ge。
i s
3、 根据权利要求 2所述的半导体存储单元， 其特征在于：
所述 IV族材料包括下列材料中的一种： SixGei.x， 其中 0<χ<1 ; 石 墨烯； Ge;
所述 III-V 族材料包括下列材料中的一种： GaN， InP， GaAs, InGaAso
20 4、 根据权利要求 1所述的半导体存储单元， 其特征在于， 还包 括：
绝缘层， 位于所述源 /漏区与衬底之间， 所述埋层的两侧。
5、 根据权利要求 4所述的半导体存储单元， 其特征在于： 所述 绝缘层还部分地伸入所述沟道区和所述衬底之间。
25 6、 根据权利要求 4所述的半导体存储单元， 其特征在于：
所述绝缘层的材料为下列材料中的一种： GeOx， 其中 0<x<=2; Si02; SiC; Hf02; A1203; Si3N4。
7、 根据权利要求 1所述的半导体存储单元， 其特征在于： 所述 衬底为 SOI衬底或体硅衬底。
8、 根据权利要求 1所述的半导体存储单元， 其特征在于， 所述 栅区包括：
栅介质， 形成于所述沟道区的上方； 和
栅电极， 形成于所述栅介质的上方。
9、 根据权利要求 8所述的半导体存储单元， 其特征在于： 所述栅介质， 由下列材料中的一种或多种构成： Si02 ; SiOxNy， 其中 0<x<2， 0<y<2 ; HfSiON, Hf02; Al20.3 ; 禾口
所述栅电极， 由下列材料中的一种或多种构成： 多晶硅栅电极、 金属栅电极、 硅化物、 氮化物。
10、一种半导体存储装置， 其特征在于， 包括多个权利要求 1至
9中任一项所述的半导体存储单元。
1 1、 一种半导体存储装置的制备方法， 其特征在于， 用于制备权 利要求 10所述的存储单元， 包括：
在衬底上沉积由禁带宽度比所述沟道区材料的禁带宽度窄的材 料构成的埋层；
在所述埋层上外延或者淀积沟道层；
淀积光刻胶， 并通过曝光、 显影获得最终的栅刻蚀掩膜层； 利用所述栅刻蚀掩膜层进行刻蚀， 形成沟道区， 同时回填二氧化 硅完成存储单元隔离；
制备栅区、 源区和漏区， 并进行栅 /源 /漏极的外围引线连接。
12、 根据权利要求 11所述的半导体存储装置制备方法， 其特征 在于，
所述沟道区的材料为 Si或应力硅， 所述埋层的材料为 IV族材料 或 III-V族材料； 或
所述沟道区的材料为 SixGe i.x， 其中 0<χ<=1 ; 所述埋层的材料为
13、 根据权利要求 1 1所述的半导体存储装置制备方法， 其形成 沟道区下部绝缘层的工艺包括在所述埋层上外延或者淀积沟道层之 后：
采用曝光光刻的方法刻蚀沟道层和所述埋层； 选择性地刻蚀所述沟道层下方的埋层；
采用氧化或淀积的方法在所述埋层的两侧， 所述源 /漏区与衬底 之间及所述沟道层下方的埋层的区域沉积绝缘层。
14、 根据权利要求 13所述的半导体存储装置制备方法， 其特征 在于， 所述绝缘层的材料为下列材料中的一种： GeOx， 其中 0<x<=2; Si02; SiC; Si3N
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