TWI723104B - 積體電路裝置及其製造方法 - Google Patents

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TWI723104B
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鄭鏞國
朴起寬
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南韓商三星電子股份有限公司
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Abstract

一種積體電路裝置包括：第一鰭型主動區，位於基板的第一區域中，所述第一鰭型主動區具有被第一源極/汲極區填充的第一凹槽；第一裝置隔離層，覆蓋所述第一鰭型主動區的兩個下側壁；第二鰭型主動區，位於所述基板的第二區域中，所述第二鰭型主動區具有被第二源極/汲極區填充的第二凹槽；第二裝置隔離層，覆蓋所述第二鰭型主動區的兩個下側壁；以及鰭絕緣間隔壁，位於所述第一裝置隔離層上，所述鰭絕緣間隔壁覆蓋所述第一源極/汲極區下方的所述第一鰭型主動區的側壁。

Description

積體電路裝置及其製造方法
本申請案主張於2016年6月20日在韓國智慧財產局提出申請的韓國專利申請案第10-2016-0076615號的權利，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念是有關於一種積體電路裝置及其製造方法，且更具體而言，是有關於一種包括場效電晶體的積體電路裝置及其製造方法。
近來，由於電子技術快速發展，半導體裝置的按比例縮小已在快速地持續進行。然而，由於半導體裝置的小型化，因此在裝置的密集的及/或不規則的結構區域中可能會發生例如短路等各種缺陷，且所造成的缺陷可使半導體裝置的可靠性劣化且可降低半導體裝置的運作精確度。由於半導體裝置需要快的運作速度及需要具有運作精確度，因此正在進行使包含於半導體裝置中的電晶體的結構最佳化的各種研究。
本發明概念提供一種積體電路裝置，所述積體電路裝置 所具有的結構使積體電路裝置中的單位裝置能夠確保具有相依於單位裝置的種類及結構而定所需要的不同的電性質，藉此增強積體電路裝置的可靠性。本發明概念亦提供一種製造積體電路裝置的方法，且所述方法可包括低成本的簡化製程。
根據本發明概念的態樣，提供一種積體電路裝置，所述積體電路裝置包括：基板，具有第一區域及第二區域；第一鰭型主動區，位於所述第一區域中，所述第一鰭型主動區包括第一鰭部分，所述第一鰭部分具有被第一源極/汲極區填充的第一凹槽；第一裝置隔離層，覆蓋所述第一鰭型主動區的兩個下側壁；第二鰭型主動區，位於所述第二區域中，所述第二鰭型主動區包括第二鰭部分，所述第二鰭部分具有被第二源極/汲極區填充的第二凹槽；第二裝置隔離層，覆蓋所述第二鰭型主動區的兩個下側壁；以及鰭絕緣間隔壁，覆蓋所述第一鰭型主動區的第一側壁及所述第二鰭型主動區的第二側壁中的至少一者，所述第一鰭型主動區的所述第一側壁位於所述第一裝置隔離層與所述第一凹槽之間，且所述第二鰭型主動區的所述第二側壁位於所述第二裝置隔離層與所述第二凹槽之間。
根據本發明概念的另一態樣，提供一種積體電路裝置，所述積體電路裝置包括：第一鰭型主動區，位於基板的第一區域中，所述第一鰭型主動區自所述基板突出並具有第一通道區及第一凹槽；第一裝置隔離層，位於所述第一區域中，所述第一裝置隔離層覆蓋所述第一鰭型主動區的兩個下側壁；第一閘極線，位 於所述第一裝置隔離層上，所述第一閘極線覆蓋所述第一通道區；第一源極/汲極區，位於所述第一凹槽中；第二鰭型主動區，位於所述基板的第二區域中，所述第二鰭型主動區自所述基板突出且具有第二通道區及第二凹槽，所述基板的所述第二區域與所述基板的所述第一區域間隔開；第二裝置隔離層，位於所述第二區域中，所述第二裝置隔離層覆蓋所述第二鰭型主動區的兩個下側壁；第二閘極線，位於所述第二裝置隔離層上，所述第二閘極線覆蓋所述第二通道區；第二源極/汲極區，位於所述第二凹槽中；鰭絕緣間隔壁，位於所述第一區域與所述第二區域中的僅所述第一區域中，所述鰭絕緣間隔壁覆蓋所述第一裝置隔離層與所述第一源極/汲極區之間的所述第一鰭型主動區的兩個側壁。
根據本發明概念的再一態樣，提供一種積體電路裝置，所述積體電路裝置包括：第一鰭型主動區，位於基板的第一區域中，所述第一鰭型主動區自所述基板突出並具有第一通道區及第一凹槽；第一裝置隔離層，位於所述第一區域中，所述第一裝置隔離層覆蓋所述第一鰭型主動區的兩個下側壁；第一閘極線，位於所述第一裝置隔離層上，所述第一閘極線覆蓋所述第一通道區；第一源極/汲極區，位於所述第一凹槽中；第二鰭型主動區，位於所述基板的第二區域中，所述第二鰭型主動區自所述基板突出並具有第二凹槽及第二通道區，所述基板的所述第二區域與所述基板的所述第一區域間隔開；第二裝置隔離層，位於所述第二區域中，所述第二裝置隔離層覆蓋所述第二鰭型主動區的兩個下 側壁；第二閘極線，位於所述第二裝置隔離層上，所述第二閘極線覆蓋所述第二通道區；第二源極/汲極區，位於所述第二凹槽中；第一鰭絕緣間隔壁，覆蓋所述第一裝置隔離層與所述第一源極/汲極區之間的所述第一鰭型主動區的側壁，且第一鰭絕緣間隔壁具有第一高度；以及第二鰭絕緣間隔壁，覆蓋所述第二裝置隔離層與所述第二源極/汲極區之間的所述第二鰭型主動區的側壁，且第二鰭絕緣間隔壁具有小於所述第一高度的第二高度。
根據本發明概念的又一態樣，提供一種製造積體電路裝置的方法，所述方法包括：在基板的第一區域中形成第一鰭型主動區並在所述基板的第二區域中形成第二鰭型主動區；在所述基板上形成間隔壁層，所述間隔壁層覆蓋所述第一鰭型主動區及所述第二鰭型主動區；以及蝕刻所述間隔壁層、所述第一鰭型主動區及所述第二鰭型主動區，以同時形成位於所述第一鰭型主動區上的第一凹槽、位於所述第二鰭型主動區上的第二凹槽及第一鰭絕緣間隔壁，所述第一鰭絕緣間隔壁是所述間隔壁層的第一殘留部分，所述第一殘留部分覆蓋所述第一凹槽下方的所述第一鰭型主動區的側壁。
根據本發明概念的又一態樣，提供一種製造積體電路裝置的方法，所述方法包括：在基板的第一區域中形成第一鰭型主動區及第一裝置隔離層並在所述基板的第二區域中形成第二鰭型主動區及第二裝置隔離層，所述第一裝置隔離層覆蓋所述第一鰭型主動區的兩個下側壁，且所述第二裝置隔離層覆蓋所述第二鰭 型主動區的兩個下側壁；在所述第一裝置隔離層上形成第一虛設閘極結構並在所述第二裝置隔離層上形成第二虛設閘極結構，所述第一虛設閘極結構覆蓋所述第一鰭型主動區，且所述第二虛設閘極結構覆蓋所述第二鰭型主動區；形成間隔壁層，所述間隔壁層覆蓋所述第一鰭型主動區、所述第二鰭型主動區、所述第一虛設閘極結構及所述第二虛設閘極結構；以及蝕刻所述間隔壁層、所述第一鰭型主動區及所述第二鰭型主動區，以同時形成第一閘極絕緣間隔壁、第二閘極絕緣間隔壁、位於所述第一鰭型主動區上的第一凹槽、位於所述第二鰭型主動區上的第二凹槽及第一鰭絕緣間隔壁，所述第一閘極絕緣間隔壁包括所述間隔壁層的第一部分且覆蓋所述第一虛設閘極結構的兩個側壁，所述第二閘極絕緣間隔壁包括所述間隔壁層的第二部分且覆蓋所述第二虛設閘極結構的兩個側壁，且所述第一鰭絕緣間隔壁包括所述間隔壁層的第三部分並覆蓋所述第一裝置隔離層與所述第一凹槽之間的所述第一鰭型主動區的側壁。
根據本發明概念的又一態樣，提供一種積體電路裝置，所述積體電路裝置包括：記憶體區域及邏輯區域，所述邏輯區域連接至所述記憶體區域或與所述記憶體區域間隔開；第一電晶體，包括填充於所述記憶體區域中的第一鰭型主動區的第一凹陷部分中的第一源極/汲極區；第一裝置隔離層，覆蓋所述記憶體區域中所述第一鰭型主動區的兩個下側壁；第二電晶體，包括填充於所述邏輯區域中的第二鰭型主動區的第二凹陷部分中的第二源 極/汲極區；第二裝置隔離層，覆蓋所述邏輯區域中的所述第二鰭型主動區的兩個下側壁；第一鰭絕緣間隔壁，覆蓋所述第一源極/汲極區與所述第一裝置隔離層之間的所述第一鰭型主動區的第一側壁，所述第一鰭絕緣間隔壁具有第一高度；以及第二鰭絕緣間隔壁，覆蓋所述第二源極/汲極區與所述第二裝置隔離層之間的所述第二鰭型主動區的第二側壁，所述第二鰭絕緣間隔壁具有小於所述第一高度的第二高度，或者沒有第二鰭絕緣間隔壁覆蓋所述第二源極/汲極區與所述第二裝置隔離層之間的所述第二鰭型主動區的所述第二側壁。
3A1-3A1'、3A2-3A2'、3B1-3B1'、3B2-3B2'、B1-B1'、B2-B2'、C1-C1'、C2-C2'、D1-D1'、D2-D2':線
100:積體電路裝置/基板
200、300、400、500:積體電路裝置
110:基板
112A:第一裝置隔離層
112B:第二裝置隔離層
116A:第一介面層
116B:第二介面層
118A:第一閘極絕緣層
118B:第二閘極絕緣層
124A:第一閘極絕緣間隔壁
124B:第二閘極絕緣間隔壁
128、228:鰭絕緣間隔壁
130A、230A:第一源極/汲極區
130B、230B:第二源極/汲極區
132:閘極間介電質
134:阻擋絕緣層
136:層間介電質
140A:第一源極/汲極接觸插塞
140B:第二源極/汲極接觸插塞
328A、428A:第一鰭絕緣間隔壁
328B、428B:第二鰭絕緣間隔壁
500A:示例性記憶體裝置/記憶體裝置
500B:示例性邏輯裝置/邏輯裝置
510A、510B、510C、510D:靜態隨機存取記憶體胞元
510:記憶體區域
520:邏輯區域
560:胞元邊界
562:第一裝置區域
564:第二裝置區域
722:內側閘極絕緣間隔壁
724:間隔壁層
724G:外側閘極絕緣間隔壁
2000:電子系統
2010:控制器
2020:輸入/輸出裝置
2030:記憶體
2040:介面
2050:匯流排
BL:位元線
BL1、BL2:虛線
CH1:第一通道區
CH2:第二通道區
CN1、CN31、CN32:內隅角
D21、D22:深度
D114:虛設閘極絕緣層
D116:虛設閘極線
D118:虛設閘極頂蓋層
DGS:虛設閘極結構
F1:第一鰭型主動區
F2:第二鰭型主動區/鰭型主動區
T1、T2、FT1、FT2:頂表面
GH1:第一閘極空間
GH2:第二閘極空間
GL:閘極線
GL1:第一閘極線
GL2:第二閘極線
H31、H32、H41、H42:高度
I:第一區域
IA、IIA:虛線區域
II:第二區域
INV1:第一反相器
INV2:第二反相器
L21、L22:垂直長度
LC:胞元
MGA:第一含金屬層
MGB:第二含金屬層
PD1:第一下拉電晶體
PD2:第二下拉電晶體
PS1:第一傳送電晶體
PS2:第二傳送電晶體
PU1:第一上拉電晶體
PU2:第二上拉電晶體
R1、R21:第一凹槽
R2、R22:第二凹槽
TR1:第一電晶體
TR2:第二電晶體
Vcc:功率節點
Vss:接地節點
WL:字元線
X、Y、Z:方向
X-Y:平面
/BL:互補位元線
結合附圖閱讀以下詳細說明，將更加清晰地理解本發明概念的示例性實施例，在附圖中：
圖1是示出根據本發明概念示例性實施例的積體電路裝置的主要配置的平面佈局圖。
圖2A示出包含於圖1中由「IA」表示的虛線區域及圖1中由「IIA」表示的虛線區域中的主要組件的立體圖，圖2B示出分別沿圖2A所示的線B1-B1'及線B2-B2'截取的剖視圖，圖2C示出分別沿圖2A所示的線C1-C1'及線C2-C2'截取的剖視圖，且圖2D示出分別沿圖2A所示的線D1-D1'及線D2-D2'截取的剖視圖。
圖3A及圖3B是根據本發明概念示例性實施例的積體電路裝置的剖視圖。
圖4A示出根據本發明概念示例性實施例的積體電路裝 置的立體圖，且圖4B示出沿圖4A所示的線B1-B1'及線B2-B2'截取的剖視圖。
圖5示出根據本發明概念示例性實施例的積體電路裝置的剖視圖。
圖6是根據本發明概念示例性實施例的積體電路裝置的方塊圖。
圖7A是可包含於根據本發明概念示例性實施例的積體電路裝置中的示例性記憶體裝置的電路圖，且圖7B是示出圖7A中所示的記憶體裝置的主要配置的平面圖。
圖8是示出可包含於根據本發明概念示例性實施例的積體電路裝置中的示例性邏輯裝置的主要配置的平面圖。
圖9A至圖17B是示出根據本發明概念示例性實施例的根據製程次序來製造積體電路裝置的方法的剖視圖，圖9A、圖10A、...、及圖17A是示出根據製程次序的與沿圖2A所示的線B1-B1'及線B2-B2'截取的橫截面對應的積體電路裝置主要配置的剖視圖，且圖9B、圖10B、...、及圖17B是示出根據製程次序的與沿圖2A所示的線C1-C1'及線C2-C2'截取的橫截面對應的積體電路裝置主要配置的剖視圖。
圖18是包括根據本發明概念示例性實施例的積體電路裝置的電子系統的方塊圖。
由於圖1至圖18中的圖式旨在用於說明性目的，因此圖式中的元件未必按比例繪製。舉例而言，出於清晰的目的，可放 大或誇大所述元件中的某些元件。
在下文中，將參照附圖闡述本發明概念的示例性實施例。在本說明書通篇中，相同的組件將由相同的參考編號指示，且將不再對其予以贅述。
圖1是示出根據本發明概念示例性實施例的積體電路裝置100的主要配置的平面佈局圖。
參照圖1，積體電路裝置100包括第一區域I及第二區域II。
第一區域I與第二區域II可連接至彼此或與彼此間隔開。在本發明概念的示例性實施例中，第一區域I與第二區域II可實行彼此不同的功能。在本發明概念的示例性實施例中，第一區域I與第二區域II可實行相同的功能。在本發明概念的示例性實施例中，第一區域I可為選自記憶體區域及非記憶體區域的一個區域，且第二區域II可為選自記憶體區域及非記憶體區域的另一區域。舉例而言，記憶體區域可包括靜態隨機存取記憶體(static random access memory，SRAM)區域、動態隨機存取記憶體(dynamic RAM，DRAM)區域、磁阻式隨機存取記憶體(magnetoresistive RAM，MRAM)區域、電阻式隨機存取記憶體(resistive RAM，RRAM)區域、或相變隨機存取記憶體(phase-change RAM，PRAM)區域，且非記憶體區域可包括邏輯區域，但並非僅限於此。在一個實例中，第一區域I可為構成靜 態隨機存取記憶體區域的部分區域，且第二區域II可為構成邏輯區域的部分區域。在另一實例中，第一區域I可為構成靜態隨機存取記憶體區域的部分區域，且第二區域II可為構成靜態隨機存取記憶體區域的另一部分區域。在再一實例中，第一區域I及第二區域II中的二者均為構成靜態隨機存取記憶體區域的部分區域，第一區域I是N通道金屬氧化物半導體(N-channel metal oxide semiconductor，NMOS)電晶體區域，且第二區域II為P通道金屬氧化物半導體(P-channel metal oxide semiconductor，PMOS)電晶體區域。
積體電路裝置100的第一區域I可包括在第一方向(X方向)上彼此平行延伸的多個第一鰭型主動區F1及位於所述多個第一鰭型主動區F1上的多個第一閘極線GL1，其中，所述多個第一閘極線GL1可在與所述多個第一鰭型主動區F1相交的第二方向(Y方向)上延伸。
所述多個第一鰭型主動區F1可具有可變的節距，且因此，兩個相鄰的第一鰭型主動區F1之間的間隔距離可相依於所述兩個相鄰的第一鰭型主動區F1的位置而變化。
在所述多個第一鰭型主動區F1與所述多個第一閘極線GL1相交的每一點處可形成有第一電晶體TR1。
積體電路裝置100的第二區域II可包括以規則的節距彼此平行延伸的多個第二鰭型主動區F2及位於所述多個第二鰭型主動區F2上的多個第二閘極線GL2，其中所述多個第二閘極線GL2 可在與所述多個第二鰭型主動區F2相交的方向上延伸。儘管圖1示出其中所述多個第二鰭型主動區F2在第一方向(X方向)上延伸且所述多個第二閘極線GL2在第二方向(Y方向)上延伸的實例，然而根據本發明概念的示例性實施例，所述多個第二鰭型主動區F2的延伸方向與所述多個第二閘極線GL2的延伸方向亦可不同於圖1中所示的延伸方向且可作出各種選擇。在所述多個第二鰭型主動區F2與所述多個第二閘極線GL2相交的每一點處可形成有第二電晶體TR2。
儘管圖1示出其中所述多個第一鰭型主動區F1位於第一區域I中且所述多個第二鰭型主動區F2位於第二區域II中的實例，然而，本發明概念並非僅限於此。舉例而言，一個或多個鰭型主動區可位於第一區域I及第二區域II中的每一者中，且所述鰭型主動區的數目並無特別限制。
在本發明概念的示例性實施例中，第一區域I中的包括所述多個第一鰭型主動區F1與所述多個第一閘極線GL1的組合的結構的密度可大於第二區域II中的包括所述多個第二鰭型主動區F2與所述多個第二閘極線GL2的組合的結構的密度。
圖2A示出包含於圖1中由「IA」表示的虛線區域及圖1中由「IIA」表示的虛線區域中的主要組件的立體圖。圖2B示出分別沿圖2A所示的線B1-B1'及線B2-B2'截取的剖視圖。圖2C示出分別沿圖2A所示的線C1-C1'及線C2-C2'截取的剖視圖。圖2D示出分別沿圖2A所示的線D1-D1'及線D2-D2'截取的剖視圖。
參照圖2A至圖2D，積體電路裝置100包括位於基板110的第一區域I中的第一鰭型主動區F1及位於基板110的第二區域II中的第二鰭型主動區F2，其中第一鰭型主動區F1可自基板110突出且可在第一方向(X方向)上延伸，且第二鰭型主動區F2可自基板110突出且可在第一方向(X方向)上延伸。在圖2C中，分別由虛線BL1及虛線BL2標記出第一鰭型主動區F1的最低水平高度及第二鰭型主動區F2的最低水平高度。
在本發明概念的示例性實施例中，基板110可包括例如(舉例而言)矽(Si)或鍺(Ge)等半導體或者例如(舉例而言)矽鍺(SiGe)、碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、銻化鎵(GaSb)、銻化銦(InSb)、砷化銦(InAs)或磷化銦(InP)等化合物半導體。在本發明概念的示例性實施例中，基板110可包含III-V族材料及IV族材料中的至少一者。III-V族材料可為包含至少一種III族元素及至少一種V族元素的二元化合物、三元化合物或四元化合物。III-V族材料可為包含作為III族元素的銦(In)、鎵(Ga)及鋁(Al)中的至少一種元素且包含作為V族元素的砷(As)、磷(P)及銻(Sb)中的至少一種元素的化合物。舉例而言，III-V族材料可選自InP、InzGa1-zAs(0
Figure 105142580-A0305-02-0013-34
z
Figure 105142580-A0305-02-0013-35
1)及AlzGa1-zAs(0
Figure 105142580-A0305-02-0013-36
z
Figure 105142580-A0305-02-0013-37
1)中。舉例而言，二元化合物可為GaP、InP、GaAs、InAs、InSb及GaSb中的一者。舉例而言，三元化合物可為InGaP、InGaAs、AlInAs、InGaSb、GaAsSb、AlGaAs、AlInSb、AlGaP、InAsSb及GaAsP中的一者。IV族材料可為Si或Ge。然 而，可用於根據本發明概念的積體電路裝置的III-V族材料及IV族材料並非僅限於上述實例。可使用III-V族材料及例如Ge等IV族材料來作為使得能夠製造出低功率高速電晶體的通道材料。可藉由使用包含具有較Si高的電子遷移率的III-V族材料(例如GaAs)的半導體基板及使用包含具有較Si高的電洞遷移率的半導體材料(例如Ge)的半導體基板來形成高效能互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)。在本發明概念的示例性實施例中，當在基板110上形成有NMOS電晶體時，基板110可包含上述示例性III-V族材料中的一者。在本發明概念的示例性實施例中，當在基板110上形成有PMOS電晶體時，基板110的至少一部分可包含Ge。在本發明概念的示例性實施例中，基板110可具有絕緣體上覆矽(silicon-on-insulator，SOI)結構或絕緣體上覆鍺(germanium-on-insulator，GOI)結構。基板110可包括導電區，例如摻雜有雜質的井或摻雜有雜質的結構。
在本發明概念的示例性實施例中，第一鰭型主動區F1的第一通道區CH1及第二鰭型主動區F2的第二通道區CH2可包含單一材料。舉例而言，包括第一通道區CH1及第二通道區CH2的第一鰭型主動區F1及第二鰭型主動區F2的所有區可包含Si。在本發明概念的示例性實施例中，第一鰭型主動區F1及第二鰭型主動區F2的部分可包含Ge，且第一鰭型主動區F1及第二鰭型主動區F2的其它部分可包含Si。
在第一區域I中，第一鰭型主動區F1的兩個下側壁均被 位於基板110上的第一裝置隔離層112A覆蓋，且第一鰭型主動區F1的第一通道區CH1自第一裝置隔離層112A沿與基板110的主平面(X-Y平面)垂直的方向(Z方向)呈鰭形向上突出。
第一鰭型主動區F1的第一通道區CH1被第一介面層116A覆蓋。第一閘極絕緣層118A及第一閘極線GL1在覆蓋第一通道區CH1的同時，在與第一方向(X方向)相交的第二方向(Y方向)上在第一介面層116A及第一鰭型主動區F1之上延伸。第一閘極絕緣層118A及第一閘極線GL1可在覆蓋第一鰭型主動區F1的頂表面及兩個側壁以及第一裝置隔離層112A的頂表面的同時延伸，其中第一鰭型主動區F1的頂表面及兩個側壁均被第一介面層116A覆蓋。在第一鰭型主動區F1與第一閘極線GL1相交的點處可形成有第一電晶體TR1。第一電晶體TR1可包括第一閘極線GL1、第一通道區CH1及位於第一閘極線GL1的兩側上的第一源極/汲極區。
在第二區域II中，第二鰭型主動區F2的兩個下側壁均被位於基板110上的第二裝置隔離層112B覆蓋，且第二鰭型主動區F2的第二通道區CH2自第二裝置隔離層112B沿與基板110的主平面(X-Y平面)垂直的方向(Z方向)呈鰭形向上突出。
第二鰭型主動區F2的第二通道區CH2被第二介面層116B覆蓋。第二閘極絕緣層118B及第二閘極線GL2在覆蓋第二通道區CH2的同時，在與第一方向(X方向)相交的第二方向(Y方向)上在第二介面層116B及第二鰭型主動區F2之上延伸。第 二閘極絕緣層118B及第二閘極線GL2可在覆蓋第二鰭型主動區F2的頂表面及兩個側壁以及第二裝置隔離層112B的頂表面的同時延伸，其中第二鰭型主動區F2的頂表面及兩個側壁均被第二介面層116B覆蓋。在第二鰭型主動區F2與第二閘極線GL2相交的點處可形成有第二電晶體TR2。第二電晶體TR2可包括第二閘極線GL2、第二通道區CH2及位於第二閘極線GL2的兩側上的第二源極/汲極區。
可藉由對第一鰭型主動區F1的暴露的表面及第二鰭型主動區F2的暴露的表面進行氧化而分別獲得第一介面層116A及第二介面層116B，且第一介面層116A及第二介面層116B可分別防止第一鰭型主動區F1與第一閘極絕緣層118A之間及第二鰭型主動區F2與第二閘極絕緣層118B之間的介面缺陷。在本發明概念的示例性實施例中，第一介面層116A及第二介面層116B中的每一者可包含具有約9或小於9的介電常數的低K介電材料層，例如氧化矽層、氮氧化矽層或其組合。低K介電材料亦可具有較氧化矽的介電常數小的介電常數，且可包括例如摻雜有氟的氧化矽或摻雜有碳的氧化矽。在本發明概念的示例性實施例中，第一介面層116A及第二介面層116B中的每一者可包含矽酸鹽或矽酸鹽與上述示例性材料的組合。
第一閘極絕緣層118A及第二閘極絕緣層118B中的每一者可包括氧化矽層、高K介電層或其組合。高K介電層可包含介電常數較氧化矽的介電常數大的材料。舉例而言，第一閘極絕緣 層118A及第二閘極絕緣層118B中的每一者可具有約10至約25的介電常數。高K介電層可包含選自以下中的材料：氧化鉿(HfO2)、氮氧化鉿(HfON)、氧化鉿矽(HfSiO)、氧化鉿鋁(HfAlO)、氧化鑭(La2O3)、氧化鑭鋁(LaAlO3)、氧化鋯(ZrO2)、氧化鋯矽(ZrSiO4)、氧化鉭(Ta2O5)、氧化鈦(TiO2)、氧化鋇鍶鈦(BaSrTi2O6)、氧化鋇鈦(BaTiO3)、氧化鍶鈦(SrTiO3)、氧化釔(Y2O3)、氧化鋁(Al2O3)、氧化鉛鈧鉭(Pb(Sc,Ta)O3)、鈮鋅酸鉛(Pb(Zn1/3Nb2/3)O3)、及其組合，但構成高K介電層的材料並非僅限於上述示例性材料。
在本發明概念的示例性實施例中，第一閘極線GL1及第二閘極線GL2中的每一者可包括第一含金屬層MGA及第二含金屬層MGB。
第一含金屬層MGA可調整第一閘極線GL1及第二閘極線GL2中的每一者的功函數(work function)。第二含金屬層MGB可填充形成於第一含金屬層MGA上方的空間。在本發明概念的示例性實施例中，第一含金屬層MGA可包含金屬，所述金屬包括例如Ti、Ta、Al或其組合。在本發明概念的示例性實施例中，第一含金屬層MGA可包括例如Ti層、TiN層、TiON層、TiO層、Ta層、TaN層、TaON層、摻雜有氧的TiAlN(下文中稱為TiAlN(O))層、摻雜有氧的TaAlN(下文中稱為TaAlN(O))層或其組合。在本發明概念的示例性實施例中，第一含金屬層MGA可包括例如TiON層、TiO層、TaON層、TiAlN(O)層、TaAlN(O)層或其組合。 在本發明概念的示例性實施例中，第一含金屬層MGA可包括單個層或多個層。
第二含金屬層MGB可包括上部功函數調整層、導電障壁層、填隙金屬層或其組合。上部功函數調整層可包含例如TiAl、TiAlC、TiAlN、TiC、TaC、HfSi或其組合，但並非僅限於此。導電障壁層可包含例如TiN、TaN或其組合等金屬氮化物，但並非僅限於此。填隙金屬層可填充在導電障壁層上存留的閘極空間。填隙金屬層可包含鎢(W)。上部功函數調整層、導電障壁層及填隙金屬層中的每一者可藉由例如原子層沈積(atomic layer deposition，ALD)製程、化學氣相沈積(chemical vapor deposition，CVD)製程或物理氣相沈積(physical vapor deposition，PVD)製程形成。在本發明概念的示例性實施例中，可省略上部功函數調整層、導電障壁層及填隙金屬層中的至少一者。
在本發明概念的示例性實施例中，第一閘極線GL1及第二閘極線GL2中的每一者可包括TiAlC/TiN/W堆疊結構、TiN/TaN/TiAlC/TiN/W堆疊結構或TiN/TaN/TiN/TiAlC/TiN/W堆疊結構。在上述堆疊結構中，TiAlC層或TiN層可用作用於調整功函數的含金屬層。
第一電晶體TR1可包括其中在第一鰭型主動區F1的頂表面及兩個側壁上形成有通道的三維結構金屬氧化物半導體(metal oxide semiconductor，MOS)電晶體，且第二電晶體TR2可包括其中在第二鰭型主動區F2的頂表面及兩個側壁上形成有通道的三維 結構MOS電晶體。
在第一區域I中，第一介面層116A、第一閘極絕緣層118A及第一閘極線GL1中的每一者的兩個側壁皆被第一閘極絕緣間隔壁124A覆蓋。
在第二區域II中，第二介面層116B、第二閘極絕緣層118B及第二閘極線GL2中的每一者的兩個側壁皆被第二閘極絕緣間隔壁124B覆蓋。
第一閘極絕緣間隔壁124A及第二閘極絕緣間隔壁124B中的每一者可包括例如氮化矽(SiN)、含碳氮氧化矽(SiOCN)、氮碳化矽(SiCN)或其組合。在本發明概念的示例性實施例中，第一閘極絕緣間隔壁124A可包括與第一閘極線GL1的側壁接觸的SiN層及覆蓋第一閘極線GL1的側壁的SiOCN層，其中SiN層位於第一閘極線GL1的側壁與SiOCN層之間，且第二閘極絕緣間隔壁124B可包括與第二閘極線GL2的側壁接觸的SiN層及覆蓋第二閘極線GL2的側壁的SiOCN層，其中SiN層位於第二閘極線GL2的側壁與SiOCN層之間。
在第一區域I中，在位於第一閘極線GL1的兩側上的第一鰭型主動區F1的第一鰭部分上形成有第一凹槽R1及填充第一凹槽R1的第一源極/汲極區130A。第一源極/汲極區130A與第一閘極線GL1可藉由位於第一源極/汲極區130A與第一閘極線GL1之間的第一閘極絕緣間隔壁124A而彼此絕緣。第一源極/汲極區130A可包括在第一凹槽R1的內壁處所暴露出的第一鰭型主動區 F1上磊晶生長的半導體層。第一源極/汲極區130A可具有凸起的源極/汲極(raised source/drain，RSD)結構，所述凸起的源極/汲極結構具有水平高度較第一鰭型主動區F1的頂表面FT1的水平高度高的頂表面T1。
在第二區域II中，在位於第二閘極線GL2的兩側上的第二鰭型主動區F2的第二鰭部分上形成有第二凹槽R2及填充第二凹槽R2的第二源極/汲極區130B。第二源極/汲極區130B與第二閘極線GL2可藉由位於第二源極/汲極區130B與第二閘極線GL2之間的第二閘極絕緣間隔壁124B而彼此絕緣。第二源極/汲極區130B可包括在第二凹槽R2的內壁處所暴露出的第二鰭型主動區F2上磊晶生長的半導體層。第二源極/汲極區130B可具有凸起的源極/汲極結構，所述凸起的源極/汲極結構具有水平高度較第二鰭型主動區F2的頂表面FT2的水平高度高的頂表面T2。
在本發明概念的示例性實施例中，第一源極/汲極區130A及第二源極/汲極區130B中的每一者可具有包括多個磊晶生長的SiGe層的嵌式SiGe結構。所述多個SiGe層可具有不同的Ge含量。在本發明概念的示例性實施例中，第一源極/汲極區130A及第二源極/汲極區130B中的每一者可包括磊晶生長的Si層或磊晶生長的SiC層。儘管第一源極/汲極區130A及第二源極/汲極區130B中的每一者在圖2A至圖2C中被示出為具有特定橫截面形狀，然而本發明概念並非僅限於此。舉例而言，第一源極/汲極區130A及第二源極/汲極區130B中的每一者可具有例如(舉例而言) 圓形、橢圓形或包括四邊形、五邊形、六邊形等多邊形的各種橫截面形狀。
在本發明概念的示例性實施例中，第一區域I中的第一源極/汲極區130A的大小可小於第二區域II中的第二源極/汲極區130B的大小。舉例而言，第一源極/汲極區130A在第二方向(Y方向)上的寬度可小於第二源極/汲極區130B在第二方向(Y方向)上的寬度。此外，第一源極/汲極區130A的高度可小於第二源極/汲極區130B的高度。
在第一區域I及第二區域II中，在圖1中所示的所述多個第一閘極線GL1與所述多個第二閘極線GL2之間形成有閘極間介電質132(參見圖2B及圖2C)。閘極間介電質132可覆蓋位於所述多個第一閘極線GL1與所述多個第二閘極線GL2之間的第一源極/汲極區130A及第二源極/汲極區130B。閘極間介電質132可包括氧化矽層，但並非僅限於此。
在第一區域I中，第一凹槽R1下方的第一鰭型主動區F1的一部分上的兩個側壁均被鰭絕緣間隔壁128覆蓋。因此，在第一區域I中，第一凹槽R1下方的第一鰭型主動區F1的所述一部分的兩個側壁可與閘極間介電質132間隔開，其中鰭絕緣間隔壁128位於所述側壁與閘極間介電質132之間。
在第一區域I中，鰭絕緣間隔壁128可覆蓋位於第一凹槽R1下方且位於第一裝置隔離層112A與第一源極/汲極區130A之間的第一鰭型主動區F1的兩個側壁。
在第一區域I中，鰭絕緣間隔壁128可包含與第一閘極絕緣間隔壁124A的材料相同的材料。舉例而言，鰭絕緣間隔壁128可包含SiOCN、SiCN或其組合。
在本發明概念的示例性實施例中，鰭絕緣間隔壁128與第一閘極絕緣間隔壁124A可成一體地連接至彼此。舉例而言，鰭絕緣間隔壁128與第一閘極絕緣間隔壁124A可在第一閘極線GL1與第一鰭型主動區F1之間的內隅角(reentrant corner)CN1(參見圖2A)處成一體地連接至彼此。
在第二區域II中，可不在位於第二凹槽R2下方的第二鰭型主動區F2的一部分的兩個側壁上形成有與鰭絕緣間隔壁128對應的絕緣間隔壁。第二裝置隔離層112B上的鰭絕緣間隔壁128的高度可實質上為0。因此，如圖2B中所示，在第二區域II中，位於第二凹槽R2下方的第二鰭型主動區F2的所述一部分的兩個側壁可被第二源極/汲極區130B覆蓋。在第二區域II中，位於第二凹槽R2下方的第二鰭型主動區F2的所述一部分的兩個側壁可與閘極間介電質132間隔開，其中第二源極/汲極區130B的部分位於所述側壁與閘極間介電質132之間。
在第一區域I及第二區域II中，在所述多個第一閘極線GL1與所述多個第二閘極線GL2以及閘極間介電質132上形成有阻擋絕緣層134。阻擋絕緣層134可防止例如氧氣等不期望的異物透過至所述多個第一閘極線GL1及所述多個第二閘極線GL2中，藉此防止包括多個第一閘極線GL1及多個第二閘極線GL2的電晶 體中發生不期望的臨限電壓改變。舉例而言，如在圖2B中由虛線示出，在第一源極/汲極區130A及第二源極/汲極區130B上可分別形成有電性連接至第一源極/汲極區130A及第二源極/汲極區130B的第一源極/汲極接觸插塞140A及第二源極/汲極接觸插塞140B。在此種情形中，阻擋絕緣層134可有助於防止可能在第一閘極線GL1與第一源極/汲極接觸插塞140A之間及在第二閘極線GL2與第二源極/汲極接觸插塞140B之間發生的短路。在本發明概念的示例性實施例中，阻擋絕緣層134可包括包含矽及氮的層。舉例而言，阻擋絕緣層134可包括氮化矽(SiN)層、氮氧化矽(SiON)層、含碳的氮氧化矽(SiOCN)層或其組合。在本發明概念的示例性實施例中，阻擋絕緣層134可具有約20埃至約50埃的厚度。
在阻擋絕緣層134上形成有層間介電質136。層間介電質136可包括氧化矽層，但並非僅限於此。
在圖1至圖2D中所示的積體電路裝置100中，在第一區域I中，第一凹槽R1下方的第一鰭型主動區F1的一部分的兩個側壁被鰭絕緣間隔壁128覆蓋，藉此在第一鰭型主動區F1與其他導電區之間具有更佳的絕緣性質。多個第一鰭型主動區F1可具有可變的節距，且多個第二鰭型主動區F2可具有規則的節距。另外，第一區域I中結構的密度可大於第二區域II中結構的密度。因此，第一區域I中的第一鰭型主動區F1可能較第二區域II中的第二鰭型主動區F2更容易與其他導電區發生短路。因此，在第一區域I 與第二區域II中的僅第一區域I中，鰭絕緣間隔壁128選擇性地形成於第一凹槽R1下方的第一鰭型主動區F1的所述一部分的兩個側壁上，藉此消除在第一區域I中發生不期望的短路的可能性。由此，積體電路裝置100包括具有不同結構的裝置以確保具有相依於裝置的種類及結構而定所需要的不同的電性性質，藉此增強積體電路裝置100的效能及可靠性。
圖3A及圖3B是根據本發明概念示例性實施例的積體電路裝置的剖視圖。更具體而言，圖3A示出顯示與分別沿圖1所示線3A1-3A1'及線3A2-3A2'截取的橫截面對應的配置的剖視圖，且圖3B示出顯示與分別沿圖1所示線3B1-3B1'及線3B2-3B2'截取的橫截面對應的配置的剖視圖。在圖3A及圖3B中，與圖1至圖2D中相同的參考編號指示相同的構件，且將不再對其予以贅述。
圖3A及圖3B中所示的積體電路裝置200具有與圖2A至圖2D中所示的積體電路裝置100的配置幾乎相同的配置。然而，在圖3A及圖3B中所示的積體電路裝置200中，在第一區域I中位於第一閘極線GL1的兩側上的第一凹槽R21在第一鰭型主動區F1上的深度D21小於在第二區域II中位於第二閘極線GL2的兩側上的第二凹槽R22在第二鰭型主動區F2上的深度D22。本文中所用用語「深度」指代在沿與基板110的主平面(X-Y平面)垂直的方向(Z方向)上的長度。
在第一區域I中，在第一凹槽R21中在第一裝置隔離層112A與第一源極/汲極區230A之間形成有鰭絕緣間隔壁228，鰭 絕緣間隔壁228覆蓋第一鰭型主動區F1的兩個側壁。第一區域I中的位於第一凹槽R21下方且自第一裝置隔離層112A向上突出的第一鰭型主動區F1的垂直(Z方向)長度L21可大於第二區域II中的位於第二凹槽R22下方且自第二裝置隔離層112B向上突出的第二鰭型主動區F2的垂直(Z方向)長度L22。垂直長度L21是第一鰭型主動區F1的、自其從第一裝置隔離層112A突出的一點至其到達第一凹槽R21的底部的一點的長度。相似地，垂直長度L22是第二鰭型主動區F2的、自其從第二裝置隔離層112B突出的一點至其到達第二凹槽R22的底部的一點的長度。
鰭絕緣間隔壁228以及第一源極/汲極區230A及第二源極/汲極區230B的更多細節與已參照圖2A至圖2D闡述的鰭絕緣間隔壁128以及第一源極/汲極區130A及第二源極/汲極區130B的細節幾乎相同。然而，在積體電路裝置200中，第一區域I中第一源極/汲極區230A的大小可小於第二區域II中的第二源極/汲極區230B的大小。
在圖3A及圖3B中所示的積體電路裝置200中，在第一區域I中，第一凹槽R21下方的第一鰭型主動區F1的一部分的兩個側壁被鰭絕緣間隔壁228覆蓋，藉此在第一鰭型主動區F1與相鄰於第一鰭型主動區F1的其他導電區之間具有更佳的絕緣性質。第一區域I中的結構的密度可大於第二區域II中的結構的密度。因此，第一區域I中的第一鰭型主動區F1可能較第二區域II中的第二鰭型主動區F2更容易與其他導電區發生短路。由此，在第一 區域I與第二區域II中的僅第一區域I中，鰭絕緣間隔壁228選擇性地形成於第一凹槽R21下方的第一鰭型主動區F1的所述一部分的兩個側壁上，藉此消除在第一區域I中發生不期望的短路的可能性。
圖4A及圖4B是用於解釋根據本發明概念的示例性實施例的積體電路裝置的圖，圖4A示出積體電路裝置300的主要組件的立體圖，且圖4B示出分別沿線B1-B1'及線B2-B2'截取的剖視圖。
在圖4A及圖4B中，與圖1至圖2D中相同的參考編號指示相同的構件，且將不再對其予以贅述。
圖4A及圖4B中所示的積體電路裝置300具有與圖2A至圖2D中所示的積體電路裝置100的配置幾乎相同的配置。然而，在圖4A及圖4B中所示的積體電路裝置300中，在第一區域I及第二區域II中，第一凹槽R1下方的第一鰭型主動區F1的部分的兩個側壁及第二凹槽R2下方的第二鰭形主動區F2的部分的兩個側壁分別被第一鰭絕緣間隔壁328A及第二鰭絕緣間隔壁328B覆蓋。
在第一區域I中，第一鰭絕緣間隔壁328A位於第一裝置隔離層112A與第一源極/汲極區130A之間且覆蓋第一凹槽R1下方的第一鰭型主動區F1的所述一部分的兩個側壁。在第二區域II中，第二鰭絕緣間隔壁328B位於第二裝置隔離層112B與第二源極/汲極區130B之間且覆蓋第二凹槽R2下方的第二鰭型主動區 F2的所述一部分的兩個側壁。然而，第一鰭絕緣間隔壁328A的高度H31大於第二鰭絕緣間隔壁328B的高度H32。本文中所用用語「高度」指代沿與基板110的主要平面(X-Y平面)垂直的方向(Z方向)的長度。在本發明概念的示例性實施例中，儘管第一鰭絕緣間隔壁328A與第二鰭絕緣間隔壁328B之間的高度差可介於約1奈米至約15奈米範圍內，然而本發明概念並非僅限於此。
在第一區域I中，位於第一裝置隔離層112A與第一源極/汲極區130A之間的第一鰭型主動區F1可與閘極間介電質132間隔開，其中第一鰭絕緣間隔壁328A位於第一鰭型主動區F1與閘極間介電質132之間。在第二區域II中，位於第二裝置隔離層112B與第二源極/汲極區130B之間的第二鰭型主動區F2可與閘極間介電質132間隔開，其中第二鰭絕緣間隔壁328B位於第二鰭型主動區F2與閘極間介電質132之間。
在第一區域I中，第一鰭絕緣間隔壁328A可成一體地連接至第一閘極絕緣間隔壁124A。舉例而言，在第一閘極線GL1與第一鰭型主動區F1之間的內隅角CN31處(參見圖4A)，第一鰭絕緣間隔壁328A可成一體地連接至第一閘極絕緣間隔壁124A。
在第二區域II中，第二鰭絕緣間隔壁328B可成一體地連接至第二閘極絕緣間隔壁124B。舉例而言，在第二閘極線GL2與第二鰭型主動區F2之間的內隅角CN32(參見圖4A)處，第二鰭絕緣間隔壁328B可成一體地連接至第二閘極絕緣間隔壁124B。
第一鰭絕緣間隔壁328A與第二鰭絕緣間隔壁328B可包 含相同的材料。第一鰭絕緣間隔壁328A及第二鰭絕緣間隔壁328B的更多細節與已參照圖2A至圖2D闡述的鰭絕緣間隔壁128的細節幾乎相同。
在圖4A及圖4B中所示的積體電路裝置300中，在第一區域I中，第一凹槽R1下方的第一鰭型主動區F1的所述一部分的兩個側壁被具有相對大的高度的第一鰭絕緣間隔壁328A覆蓋，且在第二區域II中，第二凹槽R2下方的第二鰭型主動區F2的所述一部分的兩個側壁被具有相對小的高度的第二鰭絕緣間隔壁328B覆蓋。由此，具有彼此不同的大小的第一鰭絕緣間隔壁328A及第二鰭絕緣間隔壁328B被形成為使得裝置能夠確保具有相依於裝置的種類及結構而定所需要的不同的電性性質，藉此增強積體電路裝置300的可靠性。舉例而言，積體電路裝置300被配置成如同在第一區域I中一樣使得具有相對大的高度的第一鰭絕緣間隔壁328A包含於相對更容易在導電區之間發生短路的區域中；且使得如同在第二區域II中一樣具有相對小的高度的第二鰭絕緣間隔壁328B包含於相對不易於在導電區之間發生短路的區域中，藉此增強積體電路裝置300的可靠性。在以上實例中，所述多個第一鰭型主動區F1可具有可變的節距，且所述多個第二鰭型主動區F2可具有規則的節距。另外，第一區域I中的結構的密度可大於第二區域II中的結構的密度。因此，第一區域I中的第一鰭型主動區F1可能更容易與其他導電區發生短路，且第二區域II中的第二鰭型主動區F2可能較不容易與其他導電區發生短 路。
圖5示出用於解釋根據本發明概念的示例性實施例的積體電路裝置的圖，且示出顯示與分別沿圖1所示線3A1-3A1'及線3A2-3A2'截取的橫截面對應的配置的剖視圖。在圖5中，與圖1至圖4D中相同的參考編號指示相同的構件，且將不再對其予以贅述。
圖5中所示的積體電路裝置400具有與圖3A至圖3B中所示的積體電路裝置200的配置幾乎相同的配置。然而，在圖5中所示的積體電路裝置400中，在第一區域I及第二區域II中，第一凹槽R21下方的第一鰭型主動區F1的所述部分的兩個側壁及第二凹槽R22下方的第二鰭形主動區F2的所述部分的兩個側壁分別被第一鰭絕緣間隔壁428A及第二鰭絕緣間隔壁428B覆蓋。
在第一區域I中，第一鰭絕緣間隔壁428A位於第一裝置隔離層112A與第一源極/汲極區230A之間，且覆蓋第一凹槽R21下方的第一鰭型主動區F1的所述一部分的兩個側壁。在第二區域II中，第二鰭絕緣間隔壁428B位於第二裝置隔離層112B與第二源極/汲極區230B之間，且覆蓋第二凹槽R22下方的第二鰭型主動區F2的所述一部分的兩個側壁。然而，第一鰭絕緣間隔壁428A的高度H41大於第二鰭絕緣間隔壁428B的高度H42。如圖5中所示，第二凹槽R22下方的第二鰭型主動區F2的兩個側壁的上部部分亦可被第二源極/汲極區230B的部分覆蓋。
在第一區域I中，位於第一裝置隔離層112A與第一源極 /汲極區230A之間的第一鰭型主動區F1可與閘極間介電質132間隔開，其中第一鰭絕緣間隔壁428A位於第一鰭型主動區F1與閘極間介電質132之間。在第二區域II中，位於第二裝置隔離層112B與第二源極/汲極區230B之間的第二鰭型主動區F2可與閘極間介電質132間隔開，其中第二鰭絕緣間隔壁428B位於第二鰭型主動區F2與閘極間介電質132之間。
在第一區域I中，第一鰭絕緣間隔壁428A可成一體地連接至第一閘極絕緣間隔壁124A(參見圖3B)。在第二區域II中，第二鰭絕緣間隔壁428B可成一體地連接至第二閘極絕緣間隔壁124B(參見圖3B)。
第一鰭絕緣間隔壁428A與第二鰭絕緣間隔壁428B可包含相同的材料。第一鰭絕緣間隔壁428A及第二鰭絕緣間隔壁428B的更多細節與已參照圖2A至圖2D闡述的鰭絕緣間隔壁128的細節幾乎相同。
在圖5中所示的積體電路裝置400中，在第一區域I中，第一凹槽R21下方的第一鰭型主動區F1的所述一部分的兩個側壁被具有相對大的高度的第一鰭絕緣間隔壁428A覆蓋，且在第二區域II中，第二凹槽R22下方的第二鰭型主動區F2的所述一部分的兩個側壁被具有相對小的高度的第二鰭絕緣間隔壁428B覆蓋。第二凹槽R22下方的第二鰭型主動區F2的兩個側壁的上部部分亦可被第二源極/汲極區230B的部分覆蓋。由此，具有彼此不同的大小的第一鰭絕緣間隔壁428A及第二鰭絕緣間隔壁428B被 形成為使得裝置能夠確保具有相依於裝置的種類及結構而定所需要的不同的電性性質，藉此增強積體電路裝置400的可靠性。
圖6是根據本發明概念示例性實施例的積體電路裝置500的方塊圖。
參照圖6，積體電路裝置500包括記憶體區域510及邏輯區域520。
記憶體區域510可包括參照圖1至圖5針對第一區域I所述的配置中的至少一者。記憶體區域510可包括靜態隨機存取記憶體、動態隨機存取記憶體、磁阻式隨機存取記憶體、電阻式隨機存取記憶體及相變隨機存取記憶體中的至少一者。
邏輯區域520可包括參照圖1至圖5針對第二區域II所述的配置中的至少一者。邏輯區域520可包括含有多個電路元件(例如，舉例而言，電晶體、暫存器等)的各種邏輯胞元作為實行所期望的邏輯功能(例如，舉例而言，計數器、緩衝器等)的標準胞元。所述邏輯胞元可構成例如及閘(AND)、反及閘(NAND)、或閘(OR)、反或閘(NOR)、互斥或(exclusive OR，XOR)閘、互斥反或(exclusive NOR，XNOR)閘、反相器(inverter，INV)、加法器(adder，ADD)、緩衝器(buffer，BUF)、延遲器(delay，DLY)、濾波器(filter，FIL)、多工器(multiplexer，MXT/MXIT)、或閘/及閘/反相器(OR/AND/INVERTER，OAI)、及閘/或閘(AND/OR，AO)、及閘/或閘/反相器(AND/OR/INVERTER，AOI)、D正反器(D flip-flop)、重設正 反器(reset flip-flop)、主從正反器(master-slave flip-flop)、鎖存器(latch)等。然而，上述胞元僅為實例，且本發明概念並非僅限於此。
圖7A是可包含於圖6所示積體電路裝置500的記憶體區域510中的示例性記憶體裝置500A的電路圖。圖7B是示出圖7A所示記憶體裝置500A的主要配置的平面圖。
圖7A示出包括六個電晶體的6T靜態隨機存取記憶體胞元的電路圖。6T靜態隨機存取記憶體胞元的結構可儲存一個位元的資訊。在圖7A及圖7B中，與圖1至圖6中相同的參考編號指示相同的構件，且將不再對其予以贅述。
參照圖7A，記憶體裝置500A可包括在功率節點Vcc與接地節點Vss之間並聯連接的第一反相器INV1與第二反相器INV2、以及分別連接至第一反相器INV1的輸出節點及第二反相器INV2的輸出節點的第一傳送電晶體PS1及第二傳送電晶體PS2。第一傳送電晶體PS1及第二傳送電晶體PS2可分別連接至位元線BL及互補位元線/BL。第一傳送電晶體PS1及第二傳送電晶體PS2中的每一者可連接至字元線WL。
第一反相器INV1包括串聯連接的第一上拉電晶體PU1與第一下拉電晶體PD1，且第二反相器INV2包括串聯連接的第二上拉電晶體PU2與第二下拉電晶體PD2。第一上拉電晶體PU1及第二上拉電晶體PU2可包括PMOS電晶體，且第一下拉電晶體PD1及第二下拉電晶體PD2可包括NMOS電晶體。第一傳送電晶體PS1 及第二傳送電晶體PS2亦可包括NMOS電晶體。
為了由第一反相器INV1及第二反相器INV2來構造一個鎖存電路，將第一反相器INV1的輸入節點連接至第二反相器INV2的輸出節點，且將第二反相器INV2的輸入節點連接至第一反相器INV1的輸出節點。在交叉耦合的第一反相器INV1與第二反相器INV2中可儲存資料。
參照圖7B，記憶體裝置500A包括靜態隨機存取記憶體陣列，所述靜態隨機存取記憶體陣列包括在基板上呈列及行排列的多個靜態隨機存取記憶體胞元510A、510B、510C及510D。圖7B示出四個靜態隨機存取記憶體胞元510A、510B、510C及510D，所述四個靜態隨機存取記憶體胞元中的每一者包括六個鰭型場效電晶體(Fin field effect transistor，FinFET)。
所述多個靜態隨機存取記憶體胞元510A、510B、510C及510D中的每一者可具有圖7A中所示的電路配置。
所述多個靜態隨機存取記憶體胞元510A、510B、510C及510D中的每一者包括自基板110突出(參見圖2A至圖5)且沿第一方向(X方向)彼此平行延伸的所述多個第一鰭型主動區F1。
在所述多個靜態隨機存取記憶體胞元510A、510B、510C及510D中，多個第一閘極線GL1在與所述多個第一鰭型主動區F1相交的第二方向(Y方向)上在所述多個第一鰭型主動區F1上延伸。
可分別由在所述多個第一閘極線GL1與所述多個第一鰭型主動區F1相交的點處形成的多個鰭型場效電晶體來實現構成所述多個靜態隨機存取記憶體胞元510A、510B、510C及510D中的每一者的第一上拉電晶體PU1、第一下拉電晶體PD1、第一傳送電晶體PS1、第二上拉電晶體PU2、第二下拉電晶體PD2及第二傳送電晶體PS2。
在靜態隨機存取記憶體胞元510A中，可分別在所述多個第一鰭型主動區F1與所述多個第一閘極線GL1之間的六個交點處形成有電晶體，且所述電晶體可包括第一傳送電晶體PS1、第二傳送電晶體PS2、第一下拉電晶體PD1、第二下拉電晶體PD2、第一上拉電晶體PU1及第二上拉電晶體PU2。
第一上拉電晶體PU1及第二上拉電晶體PU2中的每一者可包括PMOS電晶體，且第一下拉電晶體PD1、第二下拉電晶體PD2、第一傳送電晶體PS1及第二傳送電晶體PS2中的每一者可包括NMOS電晶體。
記憶體裝置500A可包括已參照圖1至圖5闡述的積體電路裝置100的第一區域I、積體電路裝置200的第一區域I、積體電路裝置300的第一區域I及積體電路裝置400的第一區域I中的鰭絕緣間隔壁128及鰭絕緣間隔壁228以及第一鰭絕緣間隔壁328A及第一鰭絕緣間隔壁428A中的至少一者。
圖8是示出可包含於圖6所示積體電路裝置500的邏輯區域520中的示例性邏輯裝置500B的主要配置的平面圖。在圖8 中，與圖1至圖6相同的參考編號指示相同的構件，且不再對其予以贅述。
參照圖8，邏輯裝置500B可在基板110上具有胞元LC(參見圖2A至圖5)，其中胞元LC可具有胞元邊界560且可包括至少一個邏輯功能電路。
胞元LC包括第一裝置區域562及第二裝置區域564。在第一裝置區域562及第二裝置區域564中，所述多個鰭型主動區F2在第一方向(X方向)上延伸。
在第一裝置區域562及第二裝置區域564中，所述多個第二鰭型主動區F2可具有規則的節距。
在胞元LC中，所述多個第二閘極線GL2在第二方向(Y方向)上延伸且與所述多個第二鰭型主動區F2相交。在所述多個第二閘極線GL2與所述多個第二鰭型主動區F2相交的交點處可分別形成有電晶體。位於基板110上的多個鰭型場效電晶體裝置可共享所述多個第二閘極線GL2中的每一者。
記憶體裝置500A中包括所述多個第一鰭型主動區F1及所述多個第一閘極線GL1在內的圖案的密度可大於邏輯裝置500B中包括所述多個第二鰭型主動區F2及所述多個第二閘極線GL2在內的圖案的密度。
在本發明概念的示例性實施例中，如同在已參照圖1至圖3B闡述的積體電路裝置100的第二區域II及積體電路裝置200的第二區域II中一樣，可不在邏輯裝置500B中的每一第二鰭型 主動區F2的兩個側壁上形成與第一區域I中鰭絕緣間隔壁128及鰭絕緣間隔壁228(參見圖2A、2B及3A)對應的絕緣間隔壁。
在本發明概念的示例性實施例中，如同參照圖4A至圖5闡述的積體電路裝置300的第二區域II及積體電路裝置400的第二區域II一樣，邏輯裝置500B可包括分別具有較第一區域I中的第一鰭絕緣間隔壁328A及第一鰭絕緣間隔壁428A的高度小的高度的第二鰭絕緣間隔壁328B及第二鰭絕緣間隔壁428B中的至少一者。
如參照圖1至圖8所闡述，在積體電路裝置100、積體電路裝置200、積體電路裝置300、積體電路裝置400及積體電路裝置500中的每一者的第一區域I中，第一凹槽R1或第一凹槽R21下方的第一鰭型主動區F1的所述一部分的兩個側壁被鰭絕緣間隔壁128及鰭絕緣間隔壁228以及第一鰭絕緣間隔壁328A及第一鰭絕緣間隔壁428A中的至少一者覆蓋，藉此在第一鰭型主動區F1與相鄰於第一鰭型主動區F1的其他導電區之間具有更佳的絕緣性質。第一區域I中的第一鰭型主動區F1較第二區域II中的第二鰭型主動區F2更容易與周圍的導電區發生短路。因此，在第一區域I中，形成有覆蓋第一凹槽R1或第一凹槽R21下方的第一鰭型主動區F1的所述一部分的兩個側壁的鰭絕緣間隔壁128或鰭絕緣間隔壁228或者第一鰭絕緣間隔壁328A或第一鰭絕緣間隔壁428A，且在第二區域II中，未形成覆蓋第二凹槽R2或第二凹槽R22下方的第二鰭型主動區F2的所述一部分的兩個側壁的單獨的 鰭絕緣間隔壁，或形成分別具有較第一區域I中的第一鰭絕緣間隔壁328A或第一鰭絕緣間隔壁428A的大小小的第二鰭絕緣間隔壁328B或第二鰭絕緣間隔壁428B，藉此消除在第一區域I中發生不期望的短路的可能性。因此，構成積體電路裝置的單位裝置具有不同的結構以確保具有相依於單位裝置的種類及結構而定所需要的不同的電性性質，藉此增強積體電路裝置的可靠性。
圖9A至圖17B是示出根據本發明概念示例性實施例的根據製程次序來製造積體電路裝置的方法的剖視圖。在圖9A至圖17B中，圖9A、圖10A、...、及圖17A是示出根據製程次序的與沿圖2A所示的線B1-B1'及線B2-B2'截取的橫截面對應的積體電路裝置的主要配置的剖視圖，且圖9B、圖10B、...、及圖17B是示出根據製程次序的與沿圖2A所示的線C1-C1'及線C2-C2'截取的橫截面對應的積體電路裝置的主要配置的剖視圖。將參照圖9A至圖17B闡述圖1至圖2D中所示的製造積體電路裝置100的方法。在圖9A至圖17B中，與圖1至圖2D中相同的參考編號指示相同的構件，且將不再對其予以贅述。
參照圖9A及圖9B，製備具有第一區域I及第二區域II的基板110。
在第一區域I及第二區域II中，基板110可具有MOS區域。舉例而言，基板110的第一區域I及第二區域II中的每一者可為PMOS電晶體區域及NMOS電晶體區域中的一者。第一區域I及第二區域II的更多細節與參照圖1闡述的細節相同。
藉由蝕刻基板110的部分而分別在第一區域I及第二區域II中形成第一鰭型主動區F1及第二鰭型主動區F2，其中第一鰭型主動區F1及第二鰭型主動區F2自基板110的主平面(X-Y平面)向上(Z方向)突出且在第一方向(X方向)上延伸。第一鰭型主動區F1及第二鰭型主動區F2可相依於期望在第一鰭型主動區F1及第二鰭型主動區F2中形成的MOS電晶體的通道類型而包括摻雜有P型雜質的區或摻雜有N型雜質的區。
在形成第一鰭型主動區F1及第二鰭型主動區F2之後，在基板110上形成絕緣層，且所述絕緣層覆蓋第一鰭型主動區F1及第二鰭型主動區F2，隨後實行對絕緣層的回蝕(etch back)，藉此形成第一裝置隔離層112A及第二裝置隔離層112B。第一鰭型主動區F1及第二鰭型主動區F2分別自第一裝置隔離層112A及第二裝置隔離層112B向上突出並暴露出。
第一裝置隔離層112A及第二裝置隔離層112B可包括例如氧化矽層、氮化矽層、氮氧化矽層或其組合。第一裝置隔離層112A及第二裝置隔離層112B可包括絕緣襯墊及位於所述絕緣襯墊上的填隙絕緣層，所述絕緣襯墊包括熱氧化物層。在圖9B中，第一鰭型主動區F1及第二鰭型主動區F2的最下水平高度分別由虛線BL1及虛線BL2標記。
參照圖10A及圖10B，在第一區域I中的第一鰭型主動區F1及第二區域II中的第二鰭型主動區F2的每一者上形成虛設閘極結構DGS，其中虛設閘極結構DGS在第二方向(Y方向)上 延伸以與第一鰭型主動區F1及第二鰭型主動區F2中的每一者相交。
虛設閘極結構DGS可包括虛設閘極絕緣層D114、虛設閘極線D116及虛設閘極頂蓋層D118，虛設閘極絕緣層D114、虛設閘極線D116及虛設閘極頂蓋層D118以此所述次序堆疊於第一鰭型主動區F1及第二鰭型主動區F2中的每一者上。在本發明概念的示例性實施例中，虛設閘極絕緣層D114可包含氧化矽。虛設閘極線D116可包含多晶矽。虛設閘極頂蓋層D118可包含氧化矽、氮化矽及氮氧化矽中的至少一者。
參照圖11A及圖11B，在第一區域I及第二區域II中的每一者中形成內側閘極絕緣間隔壁722，且內側閘極絕緣間隔壁722覆蓋虛設閘極結構DGS的兩個側壁，且接著，形成間隔壁層724，且間隔壁層724覆蓋第一鰭型主動區F1及第二鰭型主動區F2、虛設閘極結構DGS、及內側閘極絕緣間隔壁722。
內側閘極絕緣間隔壁722可包含SiN。間隔壁層724可包含例如SiOCN、SiCN或其組合。在本發明概念的示例性實施例中，間隔壁層724可包括單個層，所述單個層包括SiOCN層。在本發明概念的示例性實施例中，間隔壁層724可包括覆蓋內側閘極絕緣間隔壁722的SiOCN層及覆蓋SiOCN層的氧化物層。可藉由原子層沈積製程、化學氣相沈積製程或物理氣相沈積製程來形成間隔壁層724。對於化學氣相沈積方法而言，可將含有構成所欲形成的間隔壁層724的多種元素的多種氣體同時一起供應至反應室。 對於原子層沈積方法而言，可交替地供應含有構成所欲形成的間隔壁層724的多種元素的多種氣體。舉例而言，為了形成作為間隔壁層724的SiOCN層，所述多種氣體可含有六氯乙矽烷(Si2Cl6)氣體作為含矽氣體、含有丙烯(C3H6)氣體作為含碳氣體、含有NH3氣體作為含氮氣體、及含有O2氣體作為含氧氣體。
參照圖12A及圖12B，藉由實行對間隔壁層724的回蝕來形成外側閘極絕緣間隔壁724G，其中外側閘極絕緣間隔壁724G覆蓋位於虛設閘極結構DGS的兩個側壁上的內側閘極絕緣間隔壁722。
在第一區域I中，內側閘極絕緣間隔壁722及外側閘極絕緣間隔壁724G可構成第一閘極絕緣間隔壁124A。在第二區域II中，內側閘極絕緣間隔壁722及外側閘極絕緣間隔壁724G可構成第二閘極絕緣間隔壁124B。
在形成外側閘極絕緣間隔壁724G期間，由於實行了對間隔壁層724的回蝕，因此可暴露出第一鰭型主動區F1及第二鰭型主動區F2。暴露的第一鰭型主動區F1及第二鰭型主動區F2亦與間隔壁層724一起經受回蝕，藉此在第一區域I中在第一鰭型主動區F1上形成第一凹槽R1及在第二區域II中在第二鰭型主動區F2上形成第二凹槽R2。在對第一鰭型主動區F1及第二鰭型主動區F2實行回蝕以形成第一凹槽R1及第二凹槽R2的同時，由於可自虛設閘極結構DGS的虛設閘極頂蓋層D118的頂表面移除虛設閘極結構DGS的虛設閘極頂蓋層D118的一定厚度，因此虛設閘 極頂蓋層D118的厚度可減小。
在形成外側閘極絕緣間隔壁724G以及第一鰭型主動區F1及第二鰭型主動區F2期間，在第一區域I中，作為間隔壁層724的一部分的鰭絕緣間隔壁128存留於第一凹槽R1下方的第一鰭型主動區F1的一部分的兩個側壁上。另一方面，在第二區域II中，可不在第二凹槽R2下方的第二鰭型主動區F2的一部分的兩個側壁上形成與鰭絕緣間隔壁128對應的絕緣間隔壁。
在本發明概念的示例性實施例中，為了形成外側閘極絕緣間隔壁724G，可使第一凹槽R1及第二凹槽R2、以及鰭絕緣間隔壁128、間隔壁層724以及第一鰭型主動區F1及第二鰭型主動區F2以此所述次序依序地經受乾式蝕刻製程及濕式清潔製程。
可藉由乾式蝕刻製程來移除間隔壁層724的一部分及第一鰭型主動區F1的及第二鰭型主動區F2的部分，藉此形成初步外側閘極絕緣間隔壁、位於第一鰭型主動區F1上的第一初步凹槽及位於第二鰭型主動區F2上的第二初步凹槽，其中初步外側閘極絕緣間隔壁可覆蓋位於虛設閘極結構DGS的兩個側壁上的內側閘極絕緣間隔壁722。此外，在形成第一初步凹槽及第二初步凹槽的同時，可在第一裝置隔離層112A與第一初步凹槽之間形成初步鰭絕緣間隔壁且所述初步鰭絕緣間隔壁覆蓋第一鰭型主動區F1的兩個側壁，並且亦可在第二裝置隔離層112B與第二初步凹槽之間形成初步鰭絕緣間隔壁且所述初步鰭絕緣間隔壁覆蓋第二鰭型主動區F2的兩個側壁。
在濕式清潔製程期間，可進一步移除第一鰭型主動區F1的暴露至濕式清潔溶液的一部分及第二鰭型主動區F2的暴露至濕式清潔溶液的一部分。結果，在第一區域I中，可自第一初步凹槽獲得一直延伸至第一閘極絕緣間隔壁124A的下部部分的第一凹槽R1，且在第二區域II中，可自第二初步凹槽獲得一直延伸至第二閘極絕緣間隔壁124B的下部部分的第二凹槽R2。此外，在濕式清潔製程期間，亦可移除初步外側閘極絕緣間隔壁的暴露至濕式清潔溶液的一部分，藉此獲得圖12B中所示的外側閘極絕緣間隔壁724G。此外，在形成第一凹槽R1及第二凹槽R2期間，亦可將初步鰭絕緣間隔壁暴露至濕式清潔製程中所使用的濕式清潔溶液，藉此，在第一區域I中，可藉由僅移除初步鰭絕緣間隔壁的一部分而存留圖12A中所示的鰭絕緣間隔壁128，且在第二區域II中，可藉由移除初步鰭絕緣間隔壁的全部而不在第二凹槽下方的第二鰭型主動區F2的所述某一部分的兩個側壁上形成與鰭絕緣間隔壁128對應的絕緣間隔壁。
在本發明概念的示例性實施例中，在已參照圖11A及圖11B闡述的形成間隔壁層724的製程中，間隔壁層724可包括SiOCN層及覆蓋SiOCN層的氧化物層。在此種情形中，在濕式清潔製程期間，可將氧化物層暴露至濕式清潔溶液並將氧化物層移除。結果，在獲得第一凹槽R1及第二凹槽R2之後，存留於虛設閘極結構DGS的側壁上的外側閘極絕緣間隔壁724G及存留於第一凹槽R1下方第一鰭型主動區F1的所述一部分的兩個側壁上的 鰭絕緣間隔壁128可不包括氧化物層且可僅包括SiOCN層。
在實行乾式蝕刻製程的實例中，可實行使用NH3、CF4或其組合作為蝕刻氣體的電漿蝕刻製程。在實行濕式清潔製程的實例中，可使用HF清潔溶液。然而，本發明概念並非僅限於上述實例，且可進行各種改變及修改。
使在緊接著乾式蝕刻製程之後獲得的初步鰭絕緣間隔壁經受濕式清潔製程且初步鰭絕緣間隔壁接著作為鰭絕緣間隔壁128存留於第一區域I中，且初步鰭絕緣間隔壁的大小可大於圖12A中所示的鰭絕緣間隔壁128的大小。
在第二區域II中，緊接著乾式蝕刻製程之後，在濕式清潔製程之前，作為間隔壁層724的殘留部分的初步鰭絕緣間隔壁可存留於第二凹槽R2下方的第二鰭型主動區F2的所述一部分的兩個側壁上。然而，由於存留於第二區域II中的初步鰭絕緣間隔壁經受了濕式清潔製程，因此可藉由濕式清潔溶液來與第二鰭型主動區F2的一部分一起移除初步鰭絕緣間隔壁的全部，藉此在第二凹槽R2形成於第二鰭型主動區F2上之後，可不在第二凹槽R2下方的第二鰭型主動區F2的所述一部分的兩個側壁上存留與鰭絕緣間隔壁128對應的絕緣間隔壁。
在本發明概念的示例性實施例中，在乾式蝕刻製程及濕式清潔製程期間，在基板110中，第一區域I中包括第一鰭型主動區F1及虛設閘極結構DGS在內的圖案的密度可大於第二區域II中包括第二鰭型主動區F2及虛設閘極結構DGS的圖案的密度。 由於第一區域I與第二區域II之間圖案密度的差，因此在乾式蝕刻製程及濕式清潔製程之後，如圖12A及圖12B中所示，鰭絕緣間隔壁128可僅存留在第一區域I及第二區域II中的第一區域I中。
在本發明概念的示例性實施例中，為了使鰭絕緣間隔壁128存留在第一區域I及第二區域II中的僅第一區域I中，可使位於第一區域I及第二區域II中的初步鰭絕緣間隔壁經受預處理製程，其中初步鰭絕緣間隔壁是間隔壁層724的殘留部分。
在本發明概念的示例性實施例中，在乾式蝕刻製程之後，在濕式清潔製程之前，可對存留於基板110中的第一區域I及第二區域II中的至少一者中的初步鰭絕緣間隔壁實行預處理製程。
在本發明概念的示例性實施例中，所述預處理製程可為電漿施加製程。
為了在緊接著在乾式蝕刻製程之後實行電漿施加製程，可將電漿施加至初步鰭絕緣間隔壁以破壞作為基板100中的間隔壁層724的殘留部分的初步鰭絕緣間隔壁。儘管用來形成用於破壞初步鰭絕緣間隔壁的電漿的氣體可選自CF4、O2、He、HBr、NF3、Ar、Cl2、N2、CH3F、CH4及其組合，然而本發明概念並非僅限於此。藉由實行電漿施加製程，可藉由電漿來破壞初步鰭絕緣間隔壁的至少一部分。在後續濕式清潔製程期間，初步鰭絕緣間隔壁的被電漿破壞部分的被濕式清潔溶液移除的移除速率及/或 移除量可大於初步鰭絕緣間隔壁的未被電漿破壞部分的被濕式清潔溶液移除的移除速率及/或移除量。因此，在乾式蝕刻製程之後，在濕式清潔製程之前，可根據需要進一步對第一區域I及/或第二區域II中的初步鰭絕緣間隔壁實行電漿施加製程，藉此增大濕式清潔溶液對初步鰭絕緣間隔壁的消耗。
在本發明概念的示例性實施例中，為了控制第一區域I中鰭絕緣間隔壁128的大小，可對第一區域I與第二區域II中的僅第一區域I中的初步鰭絕緣間隔壁選擇性地實行電漿施加製程，其中初步鰭絕緣間隔壁為間隔壁層724的殘留部分。
在本發明概念的示例性實施例中，為使與鰭絕緣間隔壁128對應的絕緣間隔壁不會存留於第二區域II中第二鰭型主動區F2的兩個側壁上，可對第一區域I與第二區域II中的僅第二區域II中的初步鰭絕緣間隔壁選擇性地實行電漿施加製程，其中初步鰭絕緣間隔壁是間隔壁層724的殘留部分。在此種情形中，在後續濕式清潔製程期間，可移除第二區域II中作為間隔壁層724的殘留部分的初步鰭絕緣間隔壁的全部，且鰭絕緣間隔壁128可僅存留於第一區域I中。
在本發明概念的示例性實施例中，所述預處理製程可為離子植入製程。
為了在緊接著乾式蝕刻製程之後、在濕式清潔製程之前實行離子植入製程，可對初步鰭絕緣間隔壁實行離子植入製程以破壞作為基板100中的間隔壁層724的殘留部分的初步鰭絕緣間 隔壁。儘管可自包含Ge、BF2、As或其組合的氣體獲得在用於破壞初步鰭絕緣間隔壁的離子植入製程中使用的離子，然而本發明概念並非僅限於此。藉由實行離子植入製程，可藉由植入至初步鰭絕緣間隔壁內部的離子來破壞初步鰭絕緣間隔壁的至少一部分。在後續濕式清潔製程期間，初步鰭絕緣間隔壁的被離子植入破壞部分的被濕式清潔溶液移除的移除速率及/或移除量可大於初步鰭絕緣間隔壁的未被離子植入破壞部分的被濕式清潔溶液移除的移除速率及/或移除量。因此，在乾式蝕刻製程之後，在濕式清潔製程之前，可根據需要進一步對初步鰭絕緣間隔壁實行離子植入製程，藉此增大濕式清潔溶液對初步鰭絕緣間隔壁的消耗。
在本發明概念的示例性實施例中，為了控制第一區域I中的鰭絕緣間隔壁128的大小，可對第一區域I與第二區域II中的僅第一區域I中的間隔壁層724的殘留部分選擇性地實行離子植入製程。在本發明概念的示例性實施例中，為使與鰭絕緣間隔壁128對應的絕緣間隔壁不存留於第二區域II中的第二鰭型主動區F2的兩個側壁上，可對第一區域I與第二區域II中的僅第二區域II中的間隔壁層724的殘留部分選擇性地實行離子植入製程。在此種情形中，在後續濕式清潔製程期間，可移除第二區域II中的作為間隔壁層724的殘留部分的初步鰭絕緣間隔壁中的全部，且鰭絕緣間隔壁128可僅存留於第一區域I中。
在本發明概念的示例性實施例中，所述預處理製程可為如上所述的電漿施加製程與離子植入製程的組合。
參照圖13A及圖13B，在第一區域I及第二區域II中，藉由對第一鰭型主動區F1的暴露的表面及第二鰭型主動區F2的暴露的表面實行磊晶生長製程而在虛設閘極結構DGS的兩側上的第一凹槽R1及第二凹槽R2中形成半導體層，藉此形成第一源極/汲極區130A及第二源極/汲極區130B。磊晶生長製程可為選擇性磊晶生長製程。在選擇性磊晶生長製程中，在反應室中放置有含有第一鰭型主動區F1及第二鰭型主動區F2的基板，接著將源氣體供應至反應室中。用於沈積矽的源氣體可包含例如SiCl4、SiF4、SiH2Cl2、SiHCl3、SiH4或Si2H6。為了沈積鍺、矽鍺或其他半導體，可使用其他源氣體。在反應室內部所供應的用於沈積矽的源氣體吸附於第一鰭型主動區F1的暴露的表面的所述表面及第二鰭型主動區F2的暴露的表面的所述表面上，且接著在第一鰭型主動區F1的暴露的表面及第二鰭型主動區F2的暴露的表面上選擇性地形成矽磊晶層。由於僅暴露出第一鰭型主動區F1的頂表面(第一凹槽R1的底表面)(參見圖12A，第一區域I)，因此第一源極/汲極區130A可僅形成於第一鰭型主動區F1的頂表面上，其中鰭絕緣間隔壁128覆蓋第一凹槽R1下方的第一鰭型主動區F1的兩個側壁且位於第一裝置隔離層112A與第一源極/汲極區130A之間(參見圖13A，第一區域I)。由於第二鰭型主動區F2的頂表面(第二凹槽R2的底表面)及兩個上側壁被暴露出(參見圖12A，第二區域II)，因此第二源極/汲極區130B可被形成為覆蓋第二鰭型主動區F2的頂表面及兩個上側壁，其中第二裝置隔離層112B及第 二源極/汲極區130B覆蓋第二鰭型主動區F2的兩個側壁而在其之間不存在鰭絕緣間隔壁(參見圖13A，第二區域II)。
圖13A及圖13B中所示的第一源極/汲極區130A及第二源極/汲極區130B的橫截面形狀僅為實例，且在不背離本發明概念的精神及範圍的條件下可對其作出各種改變及修改。舉例而言，沿Y-Z平面剪切的第一源極/汲極區130A及第二源極/汲極區130B的橫截面形狀可為圓形、橢圓形、或例如四邊形、五邊形及六邊形等多邊形。
第一源極/汲極區130A及第二源極/汲極區130B中的每一者可包括摻雜有雜質的半導體層。在本發明概念的示例性實施例中，第一源極/汲極區130A及第二源極/汲極區130B中的每一者可包含摻雜有雜質的Si、摻雜有雜質的SiGe或摻雜有雜質的SiC。
在第一區域I及第二區域II中，形成閘極間介電質132，且閘極間介電質132覆蓋第一源極/汲極區130A及第二源極/汲極區130B、虛設閘極結構DGS以及第一閘極絕緣間隔壁124A及第二閘極絕緣間隔壁124B。
在形成閘極間介電質132的實例中，絕緣層可被形成為足夠的厚度並覆蓋第一源極/汲極區130A及第二源極/汲極區130B、虛設閘極結構DGS、以及第一閘極絕緣間隔壁124A及第二閘極絕緣間隔壁124B。接下來，可藉由平坦化製程(例如，化學機械研磨(chemical mechanical polishing，CMP))來對包括絕 緣層的所得產品進行平坦化以使得暴露出所述多個虛設閘極結構DGS，藉此形成具有平坦化頂表面的閘極間介電質132。
參照圖14A及圖14B，在第一區域I及第二區域II中，移除由閘極間介電質132暴露出的所述多個虛設閘極結構DGS，藉此在第一區域I中形成第一閘極空間GH1且在第二區域II中形成第二閘極空間GH2。
可藉由第一閘極空間GH1而暴露出第一閘極絕緣間隔壁124A及第一鰭型主動區F1，並可藉由第二閘極空間GH2暴露出第二閘極絕緣間隔壁124B及第二鰭型主動區F2。
參照圖15A及圖15B，在第一區域I及第二區域II中，將第一介面層116A、第一閘極絕緣層118A及閘極線GL以此所述次序形成於第一閘極空間GH1中(參見圖14B)，且將第二介面層116B、第二閘極絕緣層118B及閘極線GL以此所述次序形成於第二閘極空間GH2中(參見圖14B)。
形成第一介面層116A及第二介面層116B的製程可包括對第一閘極空間GH1中第一鰭型主動區F1的暴露的部分及第二閘極空間GH2中第二鰭型主動區F2的暴露的部分(參見圖14B)進行氧化的製程。在本發明概念的示例性實施例中，第一介面層116A及第二介面層116B可包括例如氧化矽層、氮氧化矽層、矽酸鹽層或其組合。
第一閘極絕緣層118A及第二閘極絕緣層118B以及閘極線GL可在填充第一閘極空間GH1的內部及第二閘極空間GH2的 內部的同時覆蓋閘極間介電質132的頂表面(參見圖14B)。可藉由原子層沈積製程、化學氣相沈積製程或物理氣相沈積製程來形成第一閘極絕緣層118A及第二閘極絕緣層118B。
閘極線GL可具有足以填充第一閘極空間GH1及第二閘極空間GH2的厚度。閘極線GL可包括第一含金屬層MGA及第二含金屬層MGB。參照圖2A至圖2D來闡述第一含金屬層MGA及第二含金屬層MGB的細節。為了形成閘極線GL，可使用原子層沈積製程、化學氣相沈積製程或物理氣相沈積製程。
參照圖16A及圖16B，藉由平坦化製程(例如，化學機械研磨製程)自圖15A及圖15B所示的所得產品移除第一區域I及第二區域II中不必要的部分，藉此將閘極線GL分離成第一閘極線GL1及第二閘極線GL2，第一閘極線GL1及第二閘極線GL2分別存留於第一閘極空間GH1及第二閘極空間GH2中，且第一閘極絕緣層118A及第二閘極絕緣層118B分別僅存留於第一閘極空間GH1及第二閘極空間GH2中。
作為平坦化製程的結果，第一閘極絕緣間隔壁124A及第二閘極絕緣間隔壁124B以及閘極間介電質132均自各自的頂表面有所消耗，從而自每一者減少一定厚度，亦即，可減小第一閘極絕緣間隔壁124A及第二閘極絕緣間隔壁124B以及閘極間介電質132的垂直厚度(Z方向厚度)，且可在第一閘極線GL1及第二閘極線GL2的頂表面周圍暴露出第一閘極絕緣層118A及第二閘極絕緣層118B的頂表面、第一閘極絕緣間隔壁124A及第二閘極絕 緣間隔壁124B的頂表面以及閘極間介電質132的頂表面。
參照圖17A及圖17B，在第一區域I及第二區域II中，以此所述次序形成阻擋絕緣層134及層間介電質136，且阻擋絕緣層134及層間介電質136覆蓋第一閘極線GL1及第二閘極線GL2的頂表面、第一閘極絕緣層118A及第二閘極絕緣層118B的頂表面、第一閘極絕緣間隔壁124A及第二閘極絕緣間隔壁124B的頂表面以及閘極間介電質132的頂表面。
層間介電質136可具有平坦的頂表面。儘管層間介電質136被示出為具有平坦的層形狀，然而在不背離本發明概念的精神及範圍的條件下，層間介電質136可具有各種形狀。
在形成阻擋絕緣層134及層間介電質136之後，可在層間介電質136上形成(例如，藉由微影製程)遮罩圖案，隨後利用遮罩圖案作為蝕刻遮罩以以下所述次序來蝕刻層間介電質136、阻擋絕緣層134、及閘極間介電質132，藉此根據需要來形成穿透層間介電質136、阻擋絕緣層134及閘極間介電質132的接觸孔。接下來，導電材料可填充所述接觸孔，藉此形成在圖2B中由虛線示出的第一源極/汲極接觸插塞140A及第二源極/汲極接觸插塞140B，第一源極/汲極接觸插塞140A及第二源極/汲極接觸插塞140B分別電性連接至第一源極/汲極區130A及第二源極/汲極區130B。
根據包括參照圖9A至圖17B所述製程的製造積體電路裝置100的方法，可藉由低成本的簡化製程來製造包括多個單位裝 置的積體電路裝置，其中各單位裝置可具有不同的結構以確保具有相依於單位裝置的種類及結構而定所需要的不同的電性性質。因此，可便於實現能提供最佳可靠性及效能的積體電路裝置。
至此，儘管已參照圖9A至圖17B闡述了製造圖1至圖2D所示積體電路裝置100的方法，然而熟習此項技術者將理解，在不背離本發明概念的精神及範圍的條件下，可藉由參照圖9A至圖17B闡述的方法的改變及修改形式來製造圖3A及圖3B所示積體電路裝置200、圖4A及圖4B所示積體電路裝置300、圖5所示積體電路裝置400、或具有自上述積體電路裝置加以改變及修改的各種結構的積體電路裝置。
在本發明概念的示例性實施例中，為了製造圖3A及圖3B所示積體電路裝置200，並非在參照圖12A及圖12B闡述的製程中在第一區域I及第二區域II中分別形成第一凹槽R1及第二凹槽R2，而是可藉由控制第一鰭型主動區F1的蝕刻量及第二鰭型主動區F2的蝕刻量來分別在第一區域I及第二區域II中形成具有不同深度的第一凹槽R21及第二凹槽R22。接下來，實行與參照圖13A至圖17B闡述的製程相似的製程，藉此製造積體電路裝置200。
在本發明概念的示例性實施例中，為了製造圖4A及圖4B所示積體電路裝置300，控制在參照圖12A及圖12B所闡述的乾式蝕刻製程及/或濕式清潔製程期間的製程條件，或增加上述預處理製程並控制作為所述預處理製程的電漿施加製程及/或離子植 入製程期間的製程條件，藉此可控制分別存留在第一區域I及第二區域II中的第一鰭絕緣間隔壁328A及第二鰭絕緣間隔壁328B的大小。
在本發明概念的示例性實施例中，為了製造圖5所示積體電路裝置400，並非在參照圖12A及圖12B所闡述的製程中在第一區域I及第二區域II中分別形成第一凹槽R1及第二凹槽R2，而是藉由控制第一鰭型主動區F1的蝕刻量及第二鰭型主動區F2的蝕刻量、隨後控制在參照圖12A及圖12B所闡述的乾式蝕刻製程及/或濕式清潔製程期間的製程條件或控制作為預處理製程的電漿施加製程及/或離子植入製程期間的製程條件來分別在第一區域I及第二區域II中形成具有不同深度的第一凹槽R21及第二凹槽R22，藉此可控制分別存留於第一區域I及第二區域II中的第一鰭絕緣間隔壁428A及第二鰭絕緣間隔壁428B的大小。
儘管已參照圖1至圖17B闡述了包括具有三維結構通道的鰭型場效電晶體的積體電路裝置及其製造方法，然而本發明概念並非僅限於此。舉例而言，熟習此項技術者應理解，在不背離本發明概念的精神及範圍的條件下，可藉由本發明概念的各種修改及改變形式來提供包括具有根據本發明概念的特徵的平面金屬氧化物半導體場效電晶體的積體電路裝置及其製造方法。
圖18是包括根據本發明概念示例性實施例的積體電路裝置的電子系統2000的方塊圖。
電子系統2000包括控制器2010、輸入/輸出 (input/output，I/O)裝置2020、記憶體2030、及介面2040，且該些組件經由匯流排2050而連接至彼此。
控制器2010可包括微處理器、數位訊號處理器及與上述處理器相似的處理器中的至少一者。輸入/輸出裝置2020可包括小鍵盤、鍵盤及顯示器中的至少一者。記憶體2030可用於儲存由控制器2010執行的命令。舉例而言，記憶體2030可用於儲存使用者資料。
電子系統2000可構成無線通訊裝置或能夠在無線環境中傳輸及/或接收資訊的裝置。在電子系統2000中，為了經由無線通訊網路來傳輸/接收資料，可將介面2040配置成無線介面。介面2040可包括天線及/或無線收發器。在本發明概念的示例性實施例中，電子系統2000可用於例如(舉例而言)分碼多重存取(code division multiple access，CDMA)、全球行動通訊系統(global system for mobile communication，GSM)、北美數位蜂巢(north American digital cellular，NADC)、擴展分時多重存取(extended-time division multiple access，E-TDMA)及/或寬頻分碼多重存取(wide band code division multiple access，WCDMA)等第三代通訊系統的通訊介面協定。電子系統2000可包括圖1至圖8所示積體電路裝置100、積體電路裝置200、積體電路裝置300、積體電路裝置400、及積體電路裝置500以及具有在不背離本發明概念的精神及範圍的條件下自上述積體電路裝置加以改變及修改的各種結構的積體電路裝置中的至少一者。
儘管已參照本發明概念的具體示例性實施例具體示出並闡述了本發明概念，然而應理解，在不背離以下申請專利範圍的精神及範圍的條件下，可對其作出形式及細節上的各種改變。
3A1-3A1'、3A2-3A2'、3B1-3B1'、3B2-3B2'‧‧‧線
100‧‧‧積體電路裝置
130A‧‧‧第一源極/汲極區
130B‧‧‧第二源極/汲極區
F1‧‧‧第一鰭型主動區
F2‧‧‧第二鰭型主動區/鰭型主動區
GL1‧‧‧第一閘極線
GL2‧‧‧第二閘極線
I‧‧‧第一區域
IA、IIA‧‧‧虛線區域
II‧‧‧第二區域
TR1‧‧‧第一電晶體
TR2‧‧‧第二電晶體
X、Y、Z‧‧‧方向

Claims (25)

  1. 一種積體電路裝置，包括：基板，具有第一區域及第二區域；第一鰭型主動區，位於所述第一區域中，所述第一鰭型主動區包括第一鰭部分，所述第一鰭部分具有被第一源極/汲極區填充的第一凹槽；第一裝置隔離層，覆蓋所述第一鰭型主動區的兩個下側壁；第二鰭型主動區，位於所述第二區域中，所述第二鰭型主動區包括第二鰭部分，所述第二鰭部分具有被第二源極/汲極區填充的第二凹槽，其中所述第二源極/汲極區覆蓋所述第二鰭型主動區的頂表面及兩個上側壁；第二裝置隔離層，覆蓋所述第二鰭型主動區的兩個下側壁；以及鰭絕緣間隔壁，覆蓋所述第一鰭型主動區的第一側壁及所述第二鰭型主動區的第二側壁中的至少一者，所述第一鰭型主動區的所述第一側壁位於所述第一裝置隔離層與所述第一凹槽之間，且所述第二鰭型主動區的所述第二側壁位於所述第二裝置隔離層與所述第二凹槽之間。
  2. 如申請專利範圍第1項所述的積體電路裝置，其中所述鰭絕緣間隔壁位於所述第一區域及所述第二區域中的僅所述第一區域中，且覆蓋所述第一裝置隔離層與所述第一源極/汲極區之間 的所述第一鰭型主動區的兩個側壁。
  3. 如申請專利範圍第1項所述的積體電路裝置，更包括：閘極間介電質，覆蓋所述第一源極/汲極區及所述第二源極/汲極區，其中所述第一側壁與所述閘極間介電質間隔開，所述鰭絕緣間隔壁位於所述第一側壁與所述閘極間介電質之間，且所述第二側壁與所述閘極間介電質間隔開，所述第二源極/汲極區的一部分位於所述第二側壁與所述閘極間介電質之間。
  4. 如申請專利範圍第1項所述的積體電路裝置，其中所述鰭絕緣間隔壁包括：第一鰭絕緣間隔壁，覆蓋所述第一裝置隔離層與所述第一源極/汲極區之間的所述第一側壁；以及第二鰭絕緣間隔壁，覆蓋所述第二裝置隔離層與所述第二源極/汲極區之間的所述第二側壁，其中所述第一鰭絕緣間隔壁的高度大於所述第二鰭絕緣間隔壁的高度。
  5. 如申請專利範圍第1項所述的積體電路裝置，其中所述第一凹槽的深度小於所述第二凹槽的深度。
  6. 如申請專利範圍第1項所述的積體電路裝置，其中在所述第一凹槽下方自所述第一裝置隔離層向上突出且超出所述第一裝置隔離層的所述第一鰭型主動區的一部分的垂直長度大於在所述第二凹槽下方自所述第二裝置隔離層向上突出且超出所述第二 裝置隔離層的所述第二鰭型主動區的一部分的垂直長度。
  7. 如申請專利範圍第1項所述的積體電路裝置，其中所述第一源極/汲極區的大小小於所述第二源極/汲極區的大小。
  8. 如申請專利範圍第1項所述的積體電路裝置，其中所述第一區域是靜態隨機存取記憶體區域，且所述第二區域是邏輯區域。
  9. 如申請專利範圍第1項所述的積體電路裝置，其中所述第一區域是NMOS電晶體區域，且所述第二區域是PMOS電晶體區域。
  10. 如申請專利範圍第1項所述的積體電路裝置，更包括：第一閘極線，位於所述第一裝置隔離層上及所述第一鰭型主動區上，所述第一閘極線在與所述第一鰭型主動區相交的方向上延伸；第一閘極絕緣間隔壁，位於所述第一裝置隔離層上及所述第一鰭型主動區上，所述第一閘極絕緣間隔壁覆蓋所述第一閘極線的兩個側壁；第二閘極線，位於所述第二裝置隔離層上及所述第二鰭型主動區上，所述第二閘極線在與所述第二鰭型主動區相交的方向上延伸；以及第二閘極絕緣間隔壁，位於所述第二裝置隔離層上及所述第二鰭型主動區上，所述第二閘極絕緣間隔壁覆蓋所述第二閘極線 的兩個側壁，其中所述鰭絕緣間隔壁、所述第一閘極絕緣間隔壁及所述第二閘極絕緣間隔壁包含相同的材料。
  11. 如申請專利範圍第10項所述的積體電路裝置，其中所述鰭絕緣間隔壁位於所述第一區域與所述第二區域中的僅所述第一區域中，且成一體地連接至所述第一閘極絕緣間隔壁。
  12. 如申請專利範圍第10項所述的積體電路裝置，其中所述鰭絕緣間隔壁包括：第一鰭絕緣間隔壁，具有第一高度，覆蓋所述第一側壁，並成一體地連接至所述第一閘極絕緣間隔壁；以及第二鰭絕緣間隔壁，具有小於所述第一高度的第二高度，覆蓋所述第二側壁，並成一體地連接至所述第二閘極絕緣間隔壁。
  13. 如申請專利範圍第10項所述的積體電路裝置，其中所述第一閘極絕緣間隔壁及所述第二閘極絕緣間隔壁包括內側閘極絕緣間隔壁及外側閘極絕緣間隔壁，所述內側閘極絕緣間隔壁包含SiN，所述外側閘極絕緣間隔壁包含SiOCN、SiCN或其組合，且所述鰭絕緣間隔壁包含SiOCN、SiCN或其組合。
  14. 一種積體電路裝置，包括：第一鰭型主動區，位於基板的第一區域中，所述第一鰭型主動區自所述基板突出並具有第一通道區及第一凹槽；第一裝置隔離層，位於所述第一區域中，所述第一裝置隔離層覆蓋所述第一鰭型主動區的兩個下側壁； 第一閘極線，位於所述第一裝置隔離層上，所述第一閘極線覆蓋所述第一通道區；第一源極/汲極區，位於所述第一凹槽中；第二鰭型主動區，位於所述基板的第二區域中，所述第二鰭型主動區自所述基板突出且具有第二通道區及第二凹槽，所述基板的所述第二區域與所述基板的所述第一區域間隔開；第二裝置隔離層，位於所述第二區域中，所述第二裝置隔離層覆蓋所述第二鰭型主動區的兩個下側壁；第二閘極線，位於所述第二裝置隔離層上，所述第二閘極線覆蓋所述第二通道區；第二源極/汲極區，位於所述第二凹槽中；以及鰭絕緣間隔壁，位於所述第一區域與所述第二區域中的僅所述第一區域中，所述鰭絕緣間隔壁覆蓋所述第一裝置隔離層與所述第一源極/汲極區之間的所述第一鰭型主動區的兩個側壁。
  15. 如申請專利範圍第14項所述的積體電路裝置，更包括：閘極間介電質，覆蓋所述第一源極/汲極區及所述第二源極/汲極區，其中所述第一裝置隔離層與所述第一源極/汲極區之間的所述第一鰭型主動區的所述兩個側壁與所述閘極間介電質間隔開，所述鰭絕緣間隔壁位於所述第一鰭型主動區的所述兩個側壁與所述閘極間介電質之間，且 所述第二裝置隔離層上方的所述第二鰭型主動區的兩個側壁與所述閘極間介電質間隔開，所述第二源極/汲極區的部分位於所述第二鰭型主動區的所述兩個側壁與所述閘極間介電質之間。
  16. 如申請專利範圍第14項所述的積體電路裝置，其中所述第一凹槽的深度小於所述第二凹槽的深度。
  17. 如申請專利範圍第14項所述的積體電路裝置，更包括：第一閘極絕緣間隔壁，位於所述第一裝置隔離層上及所述第一鰭型主動區上，所述第一閘極絕緣間隔壁覆蓋所述第一閘極線的兩個側壁，其中所述鰭絕緣間隔壁成一體地連接至所述第一閘極絕緣間隔壁。
  18. 一種積體電路裝置，包括：第一鰭型主動區，位於基板的第一區域中，所述第一鰭型主動區自所述基板突出並具有第一通道區及第一凹槽；第一裝置隔離層，位於所述第一區域中，所述第一裝置隔離層覆蓋所述第一鰭型主動區的兩個下側壁；第一閘極線，位於所述第一裝置隔離層上，所述第一閘極線覆蓋所述第一通道區；第一源極/汲極區，位於所述第一凹槽中；第二鰭型主動區，位於所述基板的第二區域中，所述第二鰭型主動區自所述基板突出並具有第二通道區及第二凹槽，所述基 板的所述第二區域與所述基板的所述第一區域間隔開；第二裝置隔離層，位於所述第二區域中，所述第二裝置隔離層覆蓋所述第二鰭型主動區的兩個下側壁；第二閘極線，位於所述第二裝置隔離層上，所述第二閘極線覆蓋所述第二通道區；第二源極/汲極區，位於所述第二凹槽中；第一鰭絕緣間隔壁，覆蓋所述第一裝置隔離層與所述第一源極/汲極區之間的所述第一鰭型主動區的側壁，且所述第一鰭絕緣間隔壁具有第一高度；以及第二鰭絕緣間隔壁，覆蓋所述第二裝置隔離層與所述第二源極/汲極區之間的所述第二鰭型主動區的側壁，且所述第二鰭絕緣間隔壁具有小於所述第一高度的第二高度。
  19. 如申請專利範圍第18項所述的積體電路裝置，其中所述第一凹槽的深度小於所述第二凹槽的深度。
  20. 如申請專利範圍第18項所述的積體電路裝置，更包括：第一閘極絕緣間隔壁，位於所述第一裝置隔離層上及所述第一鰭型主動區上，所述第一閘極絕緣間隔壁覆蓋所述第一閘極線的兩個側壁；以及第二閘極絕緣間隔壁，位於所述第二裝置隔離層上及所述第二鰭型主動區上，所述第二閘極絕緣間隔壁覆蓋所述第二閘極線的兩個側壁， 其中所述第一鰭絕緣間隔壁、所述第二鰭絕緣間隔壁、所述第一閘極絕緣間隔壁及所述第二閘極絕緣間隔壁包含相同的材料。
  21. 一種製造積體電路裝置的方法，所述方法包括：在基板的第一區中形成第一鰭型主動區並在所述基板的第二區中形成第二鰭型主動區；在所述基板上形成間隔壁層，所述間隔壁層覆蓋所述第一鰭型主動區及所述第二鰭型主動區；使用乾式蝕刻製程及濕式清潔製程來依序地蝕刻所述間隔壁層、所述第一鰭型主動區及所述第二鰭型主動區，以同時形成位於所述第一鰭型主動區上的第一凹槽、位於所述第二鰭型主動區上的第二凹槽及第一鰭絕緣間隔壁，所述第一鰭絕緣間隔壁是所述間隔壁層的第一殘留部分，所述第一殘留部分覆蓋所述第一凹槽下方的所述第一鰭型主動區的側壁。
  22. 一種製造積體電路裝置的方法，所述方法包括：在基板的第一區域中形成第一鰭型主動區及第一裝置隔離層並在所述基板的第二區域中形成第二鰭型主動區及第二裝置隔離層，所述第一裝置隔離層覆蓋所述第一鰭型主動區的兩個下側壁，且所述第二裝置隔離層覆蓋所述第二鰭型主動區的兩個下側壁；在所述第一裝置隔離層上形成第一虛設閘極結構並在所述第二裝置隔離層上形成第二虛設閘極結構，所述第一虛設閘極結構覆蓋所述第一鰭型主動區，且所述第二虛設閘極結構覆蓋所述第二鰭型主動區； 形成間隔壁層，所述間隔壁層覆蓋所述第一鰭型主動區、所述第二鰭型主動區、所述第一虛設閘極結構及所述第二虛設閘極結構；使用乾式蝕刻製程及濕式清潔製程來依序地蝕刻所述間隔壁層、所述第一鰭型主動區及所述第二鰭型主動區，以同時形成第一閘極絕緣間隔壁、第二閘極絕緣間隔壁、位於所述第一鰭型主動區上的第一凹槽、位於所述第二鰭型主動區上的第二凹槽及第一鰭絕緣間隔壁，所述第一閘極絕緣間隔壁包括所述間隔壁層的第一部分且覆蓋所述第一虛設閘極結構的兩個側壁，所述第二閘極絕緣間隔壁包括所述間隔壁層的第二部分且覆蓋所述第二虛設閘極結構的兩個側壁，且所述第一鰭絕緣間隔壁包括所述間隔壁層的第三部分並覆蓋所述第一裝置隔離層與所述第一凹槽之間的所述第一鰭型主動區的側壁。
  23. 一種積體電路裝置，包括：記憶體區域及邏輯區域，所述邏輯區域連接至所述記憶體區域或與所述記憶體區域間隔開；第一電晶體，包括填充於所述記憶體區域中的第一鰭型主動區的第一凹陷部分中的第一源極/汲極區；第一裝置隔離層，覆蓋所述記憶體區域中所述第一鰭型主動區的兩個下側壁；第二電晶體，包括填充於所述邏輯區域中的第二鰭型主動區的第二凹陷部分中的第二源極/汲極區； 第二裝置隔離層，覆蓋所述邏輯區域中的所述第二鰭型主動區的兩個下側壁；第一鰭絕緣間隔壁，覆蓋所述第一源極/汲極區與所述第一裝置隔離層之間的所述第一鰭型主動區的第一側壁，所述第一鰭絕緣間隔壁具有第一高度；以及第二鰭絕緣間隔壁，覆蓋所述第二源極/汲極區與所述第二裝置隔離層之間的所述第二鰭型主動區的第二側壁，所述第二鰭絕緣間隔壁具有小於所述第一高度的第二高度，或者沒有第二鰭絕緣間隔壁覆蓋所述第二源極/汲極區與所述第二裝置隔離層之間的所述第二鰭型主動區的所述第二側壁。
  24. 如申請專利範圍第23項所述的積體電路裝置，更包括：第一閘極線，位於所述第一裝置隔離層上及所述第一鰭型主動區上，所述第一閘極線在與所述第一鰭型主動區相交的方向上延伸；第一閘極絕緣間隔壁，位於所述第一裝置隔離層上及所述第一鰭型主動區上，所述第一閘極絕緣間隔壁覆蓋所述第一閘極線的兩個側壁；第二閘極線，位於所述第二裝置隔離層上及所述第二鰭型主動區上，所述第二閘極線在與所述第二鰭型主動區相交的方向上延伸；以及第二閘極絕緣間隔壁，位於所述第二裝置隔離層上及所述第 二鰭型主動區上，所述第二閘極絕緣間隔壁覆蓋所述第二閘極線的兩個側壁；其中所述第一鰭絕緣間隔壁、所述第二鰭絕緣間隔壁、所述第一閘極絕緣間隔壁及所述第二閘極絕緣間隔壁包含相同的材料。
  25. 如申請專利範圍第23項所述的積體電路裝置，其中所述第一源極/汲極區的大小小於所述第二源極/汲極區的大小。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899397B1 (en) * 2016-08-19 2018-02-20 International Business Machines Corporation Integration of floating gate memory and logic device in replacement gate flow
CN108122976B (zh) * 2016-11-29 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、以及sram
CN108695382B (zh) * 2017-04-07 2021-07-06 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10204905B2 (en) * 2017-04-25 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
CN109390342A (zh) 2017-08-02 2019-02-26 中芯国际集成电路制造(上海)有限公司 Sram存储器及其形成方法
US10943830B2 (en) 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
US10658242B2 (en) * 2017-11-21 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with Fin structures
CN110349957B (zh) 2018-03-30 2021-09-07 中芯国际集成电路制造(上海)有限公司 半导体结构及形成方法、静态随机存取存储器及形成方法
KR102449898B1 (ko) * 2018-04-10 2022-09-30 삼성전자주식회사 집적회로 소자
CN110473832B (zh) * 2018-05-11 2021-11-12 中芯国际集成电路制造(上海)有限公司 半导体结构及形成方法、静态随机存取存储器及形成方法
US10964684B2 (en) * 2018-06-29 2021-03-30 Taiwan Semiconductor Manufacturing Company Ltd. Multiple fin height integrated circuit
KR102618493B1 (ko) * 2018-08-03 2023-12-27 삼성전자주식회사 반도체 장치
KR102560695B1 (ko) * 2018-09-05 2023-07-27 삼성전자주식회사 집적회로 장치
KR102617145B1 (ko) 2018-10-02 2023-12-27 삼성전자주식회사 가변 저항 메모리 장치
US10957604B2 (en) 2018-10-31 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
TWI788487B (zh) * 2018-12-21 2023-01-01 聯華電子股份有限公司 半導體元件
KR102582074B1 (ko) 2018-12-28 2023-09-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102697625B1 (ko) 2019-01-16 2024-08-23 삼성전자주식회사 필드 분리층을 포함하는 집적회로 소자 및 그 제조 방법
TWI823896B (zh) * 2019-02-12 2023-12-01 聯華電子股份有限公司 靜態隨機處理記憶體
CN110010551A (zh) * 2019-03-04 2019-07-12 上海华力集成电路制造有限公司 形成硅锗外延层的方法
US11088252B2 (en) 2019-03-04 2021-08-10 Sandisk Technologies Llc Three-dimensional memory device with a silicon carbon nitride interfacial layer in a charge storage layer and methods of making the same
US11616130B2 (en) * 2019-03-25 2023-03-28 Intel Corporation Transistor device with variously conformal gate dielectric layers
CN112151452B (zh) * 2019-06-28 2024-03-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11114462B1 (en) 2020-02-19 2021-09-07 Sandisk Technologies Llc Three-dimensional memory device with composite charge storage structures and methods for forming the same
US11101289B1 (en) 2020-02-19 2021-08-24 Sandisk Technologies Llc Three-dimensional memory device with composite charge storage structures and methods for forming the same
CN113497145B (zh) * 2020-04-01 2024-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
US20210320175A1 (en) * 2020-04-09 2021-10-14 Qualcomm Incorporated Transistor circuit with asymmetrical drain and source
US11532520B2 (en) * 2020-08-14 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
KR20220022507A (ko) 2020-08-18 2022-02-28 삼성전자주식회사 반도체 소자
CN114497034A (zh) * 2020-10-26 2022-05-13 联华电子股份有限公司 半导体元件
US11721693B2 (en) * 2021-01-11 2023-08-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor devices and methods of manufacturing thereof
KR20220169536A (ko) * 2021-06-21 2022-12-28 삼성전자주식회사 반도체 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140239255A1 (en) * 2013-02-26 2014-08-28 Samsung Electronics Co., Ltd. Integrated circuit devices and fabricating method thereof
TW201500775A (zh) * 2013-06-26 2015-01-01 Hon Hai Prec Ind Co Ltd 透鏡及使用該透鏡的光源裝置
TW201601218A (zh) * 2014-06-27 2016-01-01 台灣積體電路製造股份有限公司 半導體裝置及非平面電路裝置之製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7224029B2 (en) 2004-01-28 2007-05-29 International Business Machines Corporation Method and structure to create multiple device widths in FinFET technology in both bulk and SOI
TW200700973A (en) 2005-06-28 2007-01-01 Via Tech Inc Power management method for connecting with central processing unit of a plurality of host bridges
US7723805B2 (en) 2006-01-10 2010-05-25 Freescale Semiconductor, Inc. Electronic device including a fin-type transistor structure and a process for forming the electronic device
JP4473889B2 (ja) 2007-04-26 2010-06-02 株式会社東芝 半導体装置
US8716797B2 (en) 2009-11-03 2014-05-06 International Business Machines Corporation FinFET spacer formation by oriented implantation
US9048254B2 (en) 2009-12-02 2015-06-02 United Microelectronics Corp. Semiconductor structure having a metal gate with side wall spacers
EP2761647B1 (en) 2011-09-30 2020-09-23 Intel Corporation Method of fabrication of a non-planar transistor
US8900941B2 (en) 2012-05-02 2014-12-02 Globalfoundries Inc. Methods of forming spacers on FinFETs and other semiconductor devices
US8932918B2 (en) 2012-08-29 2015-01-13 International Business Machines Corporation FinFET with self-aligned punchthrough stopper
KR20150000546A (ko) * 2013-06-24 2015-01-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102072410B1 (ko) * 2013-08-07 2020-02-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9515172B2 (en) * 2014-01-28 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor devices having isolation insulating layers and methods of manufacturing the same
US9159812B1 (en) 2014-03-26 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Fin sidewall removal to enlarge epitaxial source/drain volume
US9559191B2 (en) 2014-04-16 2017-01-31 International Business Machines Corporation Punch through stopper in bulk finFET device
KR102146469B1 (ko) * 2014-04-30 2020-08-21 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9337316B2 (en) * 2014-05-05 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for FinFET device
TWI615976B (zh) * 2014-07-07 2018-02-21 聯華電子股份有限公司 鰭式場效電晶體及其製造方法
US9384964B1 (en) * 2014-08-01 2016-07-05 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device
CN105448917B (zh) * 2014-09-01 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10032910B2 (en) * 2015-04-24 2018-07-24 GlobalFoundries, Inc. FinFET devices having asymmetrical epitaxially-grown source and drain regions and methods of forming the same
KR102395071B1 (ko) * 2015-05-14 2022-05-10 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자
US9570567B1 (en) * 2015-12-30 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain process for FinFET

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140239255A1 (en) * 2013-02-26 2014-08-28 Samsung Electronics Co., Ltd. Integrated circuit devices and fabricating method thereof
TW201500775A (zh) * 2013-06-26 2015-01-01 Hon Hai Prec Ind Co Ltd 透鏡及使用該透鏡的光源裝置
TW201601218A (zh) * 2014-06-27 2016-01-01 台灣積體電路製造股份有限公司 半導體裝置及非平面電路裝置之製造方法

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