CN110120421B - 具有源/漏极区的半导体装置 - Google Patents

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Abstract

提供了一种具有源/漏极区的半导体装置，该半导体装置包括：基底，具有具备突出形状的鳍有源区图案；器件隔离层图案，覆盖鳍有源区图案的下部的侧表面；分隔图案，覆盖鳍有源区图案的从器件隔离层图案的顶表面突出的部分的侧表面；以及源/漏极区，与鳍有源区图案的顶表面和分隔图案的顶表面接触。

Description

具有源/漏极区的半导体装置
本申请要求于2018年2月6日在韩国知识产权局提交的第10-2018-0014717号韩国专利申请的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思涉及一种半导体装置，更具体地，涉及一种具有源/漏极区的半导体装置。
背景技术
随着电子技术的发展，已需要构造成以更高速来操作的半导体装置。近年来，半导体装置的缩小已迅速发展以获得半导体装置的更高操作速度。随着半导体装置的设计规则急剧减少，在制造工艺期间电气故障已经增加。
发明内容
发明构思提供了一种具有源/漏极区的半导体装置，所述半导体装置可以减少或防止电气故障的发生并确保所需的操作特性。
根据发明构思的一个方面，提供了一种半导体装置，所述半导体装置包括：基底，具有具备突出形状的鳍有源区图案；器件隔离层图案，覆盖鳍有源区图案的下部的侧表面；分隔图案，覆盖鳍有源区图案的从器件隔离层图案的顶表面突出的部分的侧表面；以及源/漏极区，与鳍有源区图案的顶表面和分隔图案的顶表面接触。
根据发明构思的另一方面，提供了一种半导体装置，所述半导体装置包括：基底，具有第一鳍有源区图案和第二鳍有源区图案，第一鳍有源区图案和第二鳍有源区图案中的每个具有突出的形状；器件隔离层图案，覆盖第一鳍有源区图案和第二鳍有源区图案中的每个的下部的侧表面；第一源/漏极区，与第一鳍有源区图案接触，所述第一源/漏极区包括第一下侧单元和位于第一下侧单元上的第一上侧单元；第二源/漏极区，与第二鳍有源区图案的顶表面接触，所述第二源/漏极区包括第二下侧单元和位于第二下侧单元上的第二上侧单元。第一下侧单元和第二下侧单元中的每个具有恒定的横向宽度或在竖直方向上远离基底而减小的横向宽度，第一下侧单元的横向宽度大于第二下侧单元的横向宽度。
根据发明构思的另一方面，提供了一种半导体装置，所述半导体装置包括：基底，具有形成在第一区域中的第一鳍有源区图案和形成在第二区域中的第二鳍有源区图案，其中，第一鳍有源区图案和第二鳍有源区图案掺杂有不同的导电类型的杂质；器件隔离层图案，分别覆盖第一鳍有源区图案和第二鳍有源区图案的下部的侧表面；分隔图案，覆盖第一鳍有源区图案的从器件隔离层图案的顶表面突出的部分的侧表面以及第二鳍有源区图案的一部分的侧表面；第一源/漏极区，包括与第一鳍有源区图案的顶表面和分隔图案的顶表面接触的第一下侧单元以及位于第一下侧单元上的第一上侧单元；第二源/漏极区，包括与第二鳍有源区图案的顶表面和分隔图案的顶表面接触的第二下侧单元以及位于第二下侧单元上的第二上侧单元。第一下侧单元和第二下侧单元中的每个具有在竖直方向上远离基底而减小的横向宽度。
附图说明
通过下面结合附图进行的详细描述，将会更清楚地理解发明构思的示例实施例，在附图中：
图1是根据示例实施例的半导体装置的框图；
图2A是根据示例实施例的可被包括在半导体装置的存储器区域中的存储器器件的主要组件的平面图；
图2B是根据示例实施例的图2A的存储器器件的等效电路图；
图3A、图3B和图3C是根据示例实施例的半导体装置的图，其中，图3A是根据示例实施例的沿着图2A的线A-A'截取的剖视图，图3B是根据示例实施例的沿着图2A的线B-B'截取的剖视图，图3C是根据示例实施例的沿着图2A的线C-C'截取的剖视图；
图4A至图4D是根据示例实施例的半导体装置的图，其中，图4A是根据示例实施例的图3A的区域IV的放大剖视图，图4B至图4D是根据其它示例实施例的图3A的区域IV的放大剖视图；
图5A至图5F是根据示例实施例的制造半导体装置的方法的工艺操作的剖视图，其中，图5A至图5F是与沿着图2A的线A-A'截取的剖视图对应的部分的主要组件的剖视图；
图6是根据示例实施例的可被包括在半导体装置的逻辑区域中的逻辑器件的主要组件的平面图；
图7A和图7B是根据示例实施例的半导体装置的图，其中，图7A是根据示例实施例的沿着图6的线VII-VII'截取的剖视图，图7B是根据另一示例实施例的与沿着图6的线VII-VII'截取的剖视图对应的部分的剖视图；
图8A至图8F是根据示例实施例的制造半导体装置的方法的工艺操作的剖视图，其中，图8A至图8F是与沿着图6的线VII-VII'截取的剖视图对应的部分的主要组件的剖视图；以及
图9至图11是根据示例实施例的可被包括在半导体装置的存储器区域中的存储器器件的主要组件和可被包括在半导体装置的逻辑区域中的逻辑器件的主要组件的剖视图。
具体实施方式
图1是根据实施例的半导体装置1的框图。
参照图1，半导体装置1可以包括存储器区域10和/或逻辑区域20。
存储器区域10可以包括静态随机存取存储器(SRAM)存储器器件、动态RAM(DRAM)存储器器件、磁性RAM(MRAM)存储器器件、电阻RAM(RRAM)存储器器件和相变RAM(PRAM)存储器器件中的至少一种。
逻辑区域20可以包括被配置为执行期望的逻辑功能的标准单元(例如，计数器和缓冲器)。标准单元可以包括包含诸如晶体管和寄存器的多个电路元件的各种逻辑单元。逻辑单元可以构造例如AND、NAND、OR、NOR、异或(XOR)、异或非(XNOR)、反相器(INV)、加法器(ADD)、缓冲器(BUF)、延迟器(DLY)、过滤器(FIL)、多路复用器(MXT/MXIT)、OR/AND/INVERTER(OAI)、AND/OR(AO)、AND/OR/INVERTER(AOI)、D触发器、复位触发器、主从触发器和锁存器。
图2A是根据示例实施例的可被包括在半导体装置的存储器区域10中的存储器器件的主要组件的平面图。图2B是根据示例实施例的图2A的存储器器件的等效电路图。图2B是作为存储器区域10的示例的SRAM存储器器件区域的等效电路图。
参照图2A，存储器区域10可以包括具有线形或条形的多个鳍有源区图案120和多个栅极图案GL，所述线形或条形的多个鳍有源区图案120可以在第二方向(Y方向)上延伸并且在第一方向(X方向)上排列，所述多个栅极图案GL可以在与第二方向(Y方向)垂直的第一方向(X方向)上延伸并且在第二方向(Y方向)上排列。鳍有源区图案120可以在第一方向(X方向)上彼此分隔开，栅极图案GL可以在第二方向(Y方向)上彼此分隔开。
鳍有源区图案120可以被器件隔离层图案130围绕。鳍有源区图案120可以包括可不与栅极图案GL叠置的第一鳍有源区图案122和/或第二鳍有源区图案124，以及可与栅极图案GL叠置的第三鳍有源区图案126。第一鳍有源区图案122、第二鳍有源区图案124和第三鳍有源区图案126中的每个可以是鳍有源区图案120的一部分。例如，鳍有源区图案120中的每个可以包括至少一个第一鳍有源区图案122和至少一个第三鳍有源区图案126；包括至少一个第二鳍有源区图案124和至少一个第三鳍有源区图案126；或者包括至少一个第一鳍有源区图案122、至少一个第二鳍有源区图案124和至少一个第三鳍有源区图案126。
第一鳍有源区图案122和第二鳍有源区图案124可以与栅极图案GL相邻地形成。第三鳍有源区图案126的顶表面可以处于比第一鳍有源区图案122的顶表面和第二鳍有源区图案124的顶表面高的水平处。
根据示例实施例，第一鳍有源区图案122、第二鳍有源区图案124和第三鳍有源区图案126可以被器件隔离层图案130围绕，第三鳍有源区图案126可以从器件隔离层图案130的顶表面突出。在一些示例实施例中，第一鳍有源区图案122的上部和第二鳍有源区图案124的上部可以从器件隔离层图案130的顶表面突出，第三鳍有源区图案126的上部可以从器件隔离层图案130的顶表面突出于第一鳍有源区图案122和第二鳍有源区图案124的上方。也就是说，第一鳍有源区图案122、第二鳍有源区图案124和第三鳍有源区图案126中的每个的下部的侧表面可以被器件隔离层图案130覆盖。
例如，第一鳍有源区图案122和第二鳍有源区图案124可以是将分别形成第一源/漏极区(参照图3A和图3B中的162)和第二源/漏极区(参照图3B中的164)的区域，第三鳍有源区图案126可以是将形成沟道的区域。
第一鳍有源区图案122和第二鳍有源区图案124可以掺杂有不同导电类型的杂质。例如，第一鳍有源区图案122可以掺杂有N型杂质，第二鳍有源区图案124可以掺杂有P型杂质。第三鳍有源区图案126可以掺杂有N型杂质或P型杂质。例如，位于一对第一鳍有源区图案122之间的第三鳍有源区图案126可以掺杂有N型杂质，而位于一对第二鳍有源区图案124之间的第三鳍有源区图案126可以掺杂有P型杂质。
第三鳍有源区图案126、栅极图案GL的位于第三鳍有源区图案126上的部分、位于栅极图案GL的所述部分的两侧上的一对第一鳍有源区图案122可以构成上拉晶体管PU1和PU2。第三鳍有源区图案126、栅极图案GL的位于第三鳍有源区图案126上的部分、位于栅极图案GL的所述部分的两侧上的一对第二鳍有源区图案124可以构成下拉晶体管PD1和PD2或者传输晶体管PS1和PS2。
例如，上拉晶体管PU1和PU2可以包括第一上拉晶体管PU1和第二上拉晶体管PU2。例如，下拉晶体管PD1和PD2可以包括第一下拉晶体管PD1和第二下拉晶体管PD2。例如，传输晶体管PS1和PS2可以包括第一传输晶体管PS1和第二传输晶体管PS2。
例如，第一上拉晶体管PU1和第二上拉晶体管PU2可以是PMOS晶体管。例如，第一下拉晶体管PD1、第二下拉晶体管PD2、第一传输晶体管PS1和第二传输晶体管PS2可以是NMOS晶体管。
参照图2B，SRAM存储器器件区域可以包括并联连接在电源节点VCC与接地节点VSS之间的一对反相器INV1和INV2以及连接到反相器INV1和INV2的输出节点的第一传输晶体管PS1和第二传输晶体管PS2。第一传输晶体管PS1和第二传输晶体管PS2可以分别连接到位线BL和互补位线/BL。第一传输晶体管PS1的栅极和第二传输晶体管PS2的栅极可以连接到字线WL。第一传输晶体管PS1和第二传输晶体管PS2可以是NMOS晶体管。
第一反相器INV1可以包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，第二反相器INV2可以包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以是PMOS晶体管，第一下拉晶体管PD1和第二下拉晶体管PD2可以是NMOS晶体管。
此外，第一反相器INV1的输入节点可以连接到第二反相器INV2的输出节点，第二反相器INV2的输入节点可以连接到第一反相器INV1的输出节点，使得第一反相器INV1和第二反相器INV2可以构成一个锁存电路。
例如，第一上拉晶体管PU1、第二上拉晶体管PU2、第一下拉晶体管PD1、第二下拉晶体管PD2、第一传输晶体管PS1和第二传输晶体管PS2中的每个的栅极以及字线WL可以是栅极图案(参见图2A中的GL)的一部分。
图3A、图3B和图3C是根据示例实施例的半导体装置的图。图3A是根据示例实施例的沿着图2A的线A-A'截取的剖视图，图3B是根据示例实施例的沿着图2A的线B-B'截取的剖视图，图3C是根据示例实施例的沿着图2A的线C-C'截取的剖视图。也就是说，图3A至图3C是根据示例实施例的半导体装置的存储器区域的部分的剖视图。
参照图3A至图3C，存储器区域10可以包括具有第一区域I和第二区域II的基底110、形成在基底110的第一区域I的上部中的第一阱区112、形成在基底110的第二区域II的上部中的第二阱区114、在与基底110的第一阱区112的主表面垂直的第三方向(Z方向)上从第一阱区112突出的第一鳍有源区图案122、在第三方向(Z方向)上从第二阱区114突出的第二鳍有源区图案124。存储器区域10还可以包括可以在第三方向(Z方向)上从基底110的第一阱区112突出的第三鳍有源区图案126。尽管未在图3A至图3C中示出，但第三鳍有源区图案126可以在第三方向(Z方向)上从基底110的第二阱区114突出。
基底110可以包括半导体材料。基底110可以包括III-V族材料和IV族材料中的至少一种。例如，基底110可以包括硅(Si)。可选地，基底110可以包括诸如锗(Ge)的半导体元素，或者诸如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的化合物半导体材料。III-V族材料可以是包括至少一种III族元素和至少一种V族元素的二元、三元或四元化合物。III-V族材料可以是包括In、Ga和Al中的至少一种III族元素和作为V族元素的As、P和Sb中的至少一种V族元素的化合物。例如，III-V族材料可以选自于InP、InzGa1-zAs(0≤z≤1)和AlzGa1-zAs(0≤z≤1)构成的组。例如，二元化合物可以是InP、GaAs、InAs、InSb和GaSb中的任一种。三元化合物可以是InGaP、InGaAs、AlInAs、InGaSb、GaAsSb和GaAsP中的任一种。IV族材料可以是硅(Si)或锗(Ge)。然而，可以用于根据实施例的半导体装置的III-V族材料和IV族材料不限于上述示例。III-V族材料和IV族材料(例如，Ge)可以被用作用于低功率高速晶体管的沟道材料。高效CMOS装置可以使用包括电子迁移率比硅基底高的III-V族材料(例如，GaAs)的半导体基底和包括空穴迁移率比硅基底高的半导体材料(例如，Ge)的半导体基底来形成。
在一些示例实施例中，当在基底110上形成NMOS晶体管时，基底110可以包括上述III-V族材料中的任一种。在一些其它的示例实施例中，当在基底110上形成PMOS晶体管时，基底110的至少一部分可以包括Ge。例如，PMOS晶体管可以形成在第一区域I中，而NMOS晶体管可以形成在第二区域II中。例如，基底110的第一区域I的至少一部分可以包括Ge，基底110的第二区域II可以包括上述III-V组材料中的任一种。
在一些示例实施例中，基底110可具有绝缘体上硅(SOI)结构或绝缘体上锗(GOI)结构。例如，基底110可以包括掩埋氧化物(BOX)层。基底110可以包括例如掺杂阱的导电区。基底110可以具有各种器件隔离结构，诸如浅沟槽隔离(STI)结构和深沟槽隔离(DTI)结构。
第一阱区112和第二阱区114可以掺杂有不同导电类型的杂质。在一些示例实施例中，第一阱区112可以掺杂有N型杂质，第二阱区114可以掺杂有P型杂质。
第一鳍有源区图案122和第二鳍有源区图案124可以掺杂有不同导电类型的杂质。例如，第一鳍有源区图案122可以掺杂有N型杂质，第二鳍有源区图案124可以掺杂有P型杂质。第三鳍有源区图案126可以掺杂有N型杂质或P型杂质。例如，位于一对第一鳍有源区图案122之间的第三鳍有源区图案126可以掺杂有N型杂质。
尽管图3C示出了第三鳍有源区图案126位于一对第一鳍有源区图案122之间的情况，但发明构思不限于此。例如，第三鳍有源区图案126可以位于一对第二鳍有源区图案124之间。在这种情况下，第三鳍有源区图案126可以掺杂有P型杂质。
第三鳍有源区图案126的顶表面可以比第一鳍有源区图案122的顶表面和第二鳍有源区图案124的顶表面高。第一鳍有源区图案122、第二鳍有源区图案124和第三鳍有源区图案126可以被器件隔离层图案130围绕，第三鳍有源区图案126可以从器件隔离层图案130的顶表面突出。第一鳍有源区图案122的上部和第二鳍有源区图案124的上部可以从器件隔离层图案130的顶表面突出到相对小的程度。第三鳍有源区图案126的上部可以从器件隔离层图案130的顶表面突出于第一鳍有源区图案122和第二鳍有源区图案124的上方。
器件隔离层图案130可以包括诸如氧化硅膜、氮化硅膜、氧氮化硅膜和碳氮化硅膜的含硅绝缘膜、多晶硅(poly-Si)或者它们的组合。器件隔离层图案130可以使用等离子体增强化学气相沉积(PECVD)工艺、高密度等离子体(HDP)CVD工艺、电感耦合等离子体(ICP)CVD工艺、电容耦合等离子体(CCP)CVD工艺、可流动CVD(FCVD)工艺和/或旋涂工艺来形成，但发明构思不限于上述方法。
在一些示例实施例中，器件隔离层图案130可以具有复合结构。例如，器件隔离膜可以包括顺序堆叠的第一衬层和第二衬层以及形成在第二衬层上的掩埋绝缘膜。例如，第一衬层可以包括诸如氧化硅的氧化物，例如，第二衬层可以包括poly-Si或诸如氮化硅的氮化物。例如，掩埋绝缘膜可以包括诸如氧化硅的氧化物。
第一源/漏极区162可以位于第一鳍有源区图案122上，第二源/漏极区164可以位于第二鳍有源区图案124上。另外，栅极图案GL可以位于第三鳍有源区图案126上，使得沟道可以形成在第三鳍有源区图案126中。
第一分隔图案142可以覆盖第一鳍有源区图案122和第二鳍有源区图案124的从器件隔离层图案130的顶表面突出的相应部分的侧表面。第一分隔图案142可以不覆盖第一鳍有源区图案122和第二鳍有源区图案124的从器件隔离层图案130的顶表面突出的相应顶表面。在一些示例实施例中，第一分隔图案142可以覆盖第一鳍有源区图案122和第二鳍有源区图案124的从器件隔离层图案130的顶表面突出的相应部分的侧表面和顶表面两者。
第一分隔图案142可以包括氮化硅(SiN)、氮氧化硅(SiON)或含碳氮氧化硅(SiOCN)。在一些示例实施例中，第一分隔图案142可以包括含碳氮氧化硅(SiOCN)。第一分隔图案142可以使用原子层沉积(ALD)工艺来形成。
第一源/漏极区162和第二源/漏极区164可以包括分别可以从第一鳍有源区图案122和第二鳍有源区图案124外延生长的半导体层。第一源/漏极区162和第二源/漏极区164的底表面的部分可以分别与第一鳍有源区图案122和第二鳍有源区图案124的从器件隔离层图案130的顶表面突出的顶表面接触。第一源/漏极区162和第二源/漏极区164中的每个可以包括：包含多个外延生长的SiGe层的嵌入式SiGe结构、外延生长的硅(Si)层或外延生长的碳硅(SiC)层。
第一源/漏极区162和第二源/漏极区164可以掺杂有不同导电类型的杂质。例如，第一源/漏极区162可以掺杂有P型杂质，第二源/漏极区164可以掺杂有N型杂质。
第一源/漏极区162可以包括第一下侧单元162L和设置在第一下侧单元162L上的第一上侧单元162U。第一下侧单元162L可以与第一上侧单元162U一体地形成。第一下侧单元162L可以指第一源/漏极区162的具有相对小的横向宽度的下部，第一上侧单元162U可以指第一源/漏极区162的位于第一下侧单元162L上且具有相对大的横向宽度的上部。第一上侧单元162U可以具有具备多个小平面的多面体形状。
具体地讲，第一下侧单元162L可以是第一源/漏极区162的一部分，该部分可以邻近于第一鳍有源区图案122并且具有恒定的横向宽度或在作为竖直方向的第三方向(Z方向)上远离基底110而减小的横向宽度。第一上侧单元162U可以具有可在第三方向(Z方向)上远离第一下侧单元162L而增大然后减小的横向宽度。因此，第一上侧单元162U的上部可以具有比第一下侧单元162L小的横向宽度。第一上侧单元162U与第一下侧单元162L之间的界面可以是第一源/漏极区162的横向宽度开始在第三方向(Z方向)上远离基底110而增大的点。
第一下侧单元162L的横向宽度可以大于第一鳍有源区图案122的从器件隔离层图案130的顶表面突出的部分的顶表面的横向宽度。第一下侧单元162L的横向宽度可以大于第一鳍有源区图案122的在第三方向(Z方向)上从器件隔离层图案130突出的部分的横向宽度。第一下侧单元162L的底表面可以与第一鳍有源区图案122和第一分隔图案142接触。第一下侧单元162L的与第一鳍有源区图案122和第一分隔图案142接触的部分的横向宽度可以等于或近似于第一鳍有源区图案122的与第一下侧单元162L接触的部分的横向宽度和第一分隔图案142的与第一下侧单元162L接触的部分的横向宽度的总和。
第二源/漏极区164可以包括第二下侧单元164L和位于第二下侧单元164L上的第二上侧单元164U。第二下侧单元164L可以与第二上侧单元164U一体地形成。第二下侧单元164L可以指第二源/漏极区164的具有相对小的横向宽度的下部，第二上侧单元164U可以指第二源/漏极区164的位于第二下侧单元164L上且具有相对大的横向宽度的上部。第二上侧单元164U可以具有近似球形形状。例如，第二上侧单元164U的表面的至少一部分可以具有圆形形状。在一些示例实施例中，第二上侧单元164U可以具有其一部分有小平面的近似球形形状。在一些示例实施例中，第二上侧单元164U可以具有其竖直高度比横向宽度大的近似椭球形形状。在一些示例实施例中，第二上侧单元164U可以具有部分平坦的侧表面或者具有部分平坦的侧表面和顶表面。
具体地讲，第二下侧单元164L可以是第二源/漏极区164的一部分，该部分邻近于第二鳍有源区图案124并且具有恒定的横向宽度或在第三方向(Z方向)上远离基底110而减小的横向宽度。第二上侧单元164U可以具有可在第三方向(Z方向)上远离第二下侧单元164L而增大然后减小的横向宽度。因此，第二上侧单元164U的上部可以具有比第二下侧单元164L小的横向宽度。第二上侧单元164U与第二下侧单元164L之间的界面可以是第二源/漏极区164的横向宽度开始在第三方向(Z方向)上远离基底110而增大的点。
第二下侧单元164L的横向宽度可以大于第二鳍有源区图案124的从器件隔离层图案130的顶表面突出的部分的顶表面的横向宽度。第二下侧单元164L的横向宽度可以大于第二鳍有源区图案124的在第三方向(Z方向)上从器件隔离层图案130突出的部分的横向宽度。第二下侧单元164L的底表面可以与第二鳍有源区图案124和第一分隔图案142接触。第二下侧单元164L与第二鳍有源区图案124和第一分隔图案142接触的部分的横向宽度可以等于或近似于第二鳍有源区图案124的与第二下侧单元164L接触的横向宽度和第一分隔图案142的与第二下侧单元164L接触的横向宽度的总和。
栅极图案GL可以位于第三鳍有源区图案126上。栅极分隔图案152可以位于栅极图案GL的两侧上。界面绝缘层图案154可以位于第三鳍有源区图案126与栅极图案GL之间。栅极绝缘层图案156可以从界面绝缘层图案154与栅极图案GL之间的空间沿着栅极分隔图案152与栅极图案GL之间的空间延伸。
尽管图3C示出了栅极绝缘层图案156的最上端与栅极图案GL的最上端处于同一水平的情况，但发明构思不限于此。例如，栅极绝缘层图案156可以从界面绝缘层图案154与栅极图案GL之间的空间沿着栅极分隔图案152与栅极图案GL之间的空间仅延伸至低于栅极图案GL的最上端的水平。
尽管图3C示出了栅极分隔图案152的最上端与栅极图案GL的最上端处于同一水平的情况，但发明构思不限于此。例如，栅极图案GL的最上端可以处于比栅极分隔图案152的最上端低的水平处。在这种情况下，栅极覆盖层可以位于栅极图案GL上。栅极覆盖层可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。
栅极分隔图案152可以包括SiN、SiOCN、SiCN或它们的组合。界面绝缘层图案154可以通过对第三鳍有源区图案126的上部进行氧化来形成。栅极绝缘层图案156可以包括氧化硅膜、高k介电膜或它们的组合。高k介电膜可以包括具有比氧化硅膜高的介电常数的材料。栅极绝缘层图案156可以具有约10至约25的介电常数。栅极绝缘层图案156可以包括氧化铪、氧氮化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铒、氧化镝、氧化钆、氧化铝、氧化铅钪钽和铌酸铅锌，或它们的组合，但发明构思不限于此。
栅极图案GL可以包括第一含金属层MGA和第二含金属层MGB。第一含金属层MGA可以控制逸出功。第二含金属层MGB可以填充形成在第一含金属层MGA的上部中的空间。第一含金属层MGA可以包括具有小于约4.5eV的逸出功的导电材料。例如，第一含金属层MGA可以包括含铝(Al)合金、含Al导电金属碳化物、含Al导电金属氮化物或它们的组合。在一些示例实施例中，第一含金属层MGA可以包括TiAl、TiAlC、TiAlN或它们的组合。第一含金属层MGA可以包括单层或多层结构。
第二含金属层MGB可以包括上逸出功控制膜、导电屏障膜、填隙金属膜或它们的组合。上逸出功控制膜可以包括具有约4.5eV或更大的逸出功的导电材料。例如，上逸出功控制逸膜可以包括氮化钛(TiN)、氮化钽(TaN)、钨(W)、碳氮化钨(WCN)或它们的组合。导电屏障膜可以包括例如TiN、TaN的金属氮化物或它们的组合。填隙金属膜可以包括钨(W)。可以省略上逸出功控制膜、导电屏障膜和填隙金属膜中的至少一者。
第一蚀刻停止膜170可以覆盖第一源/漏极区162、第二源/漏极区164和第一分隔图案142。例如，第一蚀刻停止膜170可以包括氮化物。第一蚀刻停止膜170可以围绕第一下侧单元162L的侧表面和第一鳍有源区图案122的从器件隔离层图案130的顶表面突出的部分。第一下侧单元162L的侧表面可以与第一蚀刻停止膜170接触，第一下侧单元162L的底表面可以与第一鳍有源区图案122和第一分隔图案142中的每个接触。第一分隔图案142可以不与第一下侧单元162L的侧表面接触。因此，第一分隔图案142的最上端可以处于比第一上侧单元162U的最下端低的水平处。
类似地，第一蚀刻停止膜170可以围绕第二下侧单元164L的侧表面和第二鳍有源区图案124的从器件隔离层图案130的顶表面突出的部分。第二下侧单元164L的侧表面可以与第一蚀刻停止膜170接触，第二下侧单元164L的底表面可以与第二鳍有源区图案124和第一分隔图案142中的每个接触。第一分隔图案142可以不与第二下侧单元164L的侧表面接触。因此，第一分隔图案142的最上端可以处于比第二上侧单元164U的最下端低的水平处。第一蚀刻停止膜170可以与第一鳍有源区图案122在第一分隔图案142置于其间的情况下分隔开。
下层间绝缘膜180可以形成在第一源/漏极区162和第二源/漏极区164上。下层间绝缘膜180可以填充在栅极图案GL两侧上的空间。下层间绝缘膜180可以覆盖第一源/漏极区162、第二源/漏极区164和栅极分隔图案152。下层间绝缘膜180可以包括氧化硅。
上层间绝缘膜190可以位于下层间绝缘膜180、栅极图案GL和栅极分隔图案152上。上层间绝缘膜190可以包括氧化硅。在一些示例实施例中，第二蚀刻停止膜182可以覆盖下层间绝缘膜180、栅极图案GL和栅极分隔图案152，上层间绝缘膜190可以覆盖第二蚀刻停止膜182。第二蚀刻停止膜182可以包括氮化硅。
在根据发明构思的半导体装置的存储器区域10中，第一源/漏极区162和第二源/漏极区164可以分别具有第一下侧单元162L和第二下侧单元164L，所述第一下侧单元162L和所述第二下侧单元164L可以具有比第一鳍有源区图案122和第二鳍有源区图案124的从器件隔离层图案130的顶表面突出的部分的顶表面的横向宽度大的横向宽度。因此，即使当第一上侧单元162U和第二上侧单元164U中的每个形成为具有相对小的体积时，第一下侧单元162L和第二下侧单元164L中的每个可以形成为具有相对大的体积。因此，第一源/漏极区162和第二源/漏极区164中的每个可以具有足够的体积。
因此，可以减少或防止在第一源/漏极区162与第二源/漏极区164之间的短路的发生以及半导体装置的操作特性的劣化。结果，可以改善具有存储器区域10的半导体装置的可靠性和操作特性。
图4A至图4D是根据示例实施例的半导体装置的图。图4A是根据示例实施例的图3A的区域IV的放大剖视图，图4B至图4D是根据其它示例实施例的图3A的区域IV的放大剖视图。
参照图3A和图4A，第一鳍有源区图案122的上端可以具有第一横向宽度L1，第一源/漏极区162的第一下侧单元162L的下端可以具有比第一横向宽度L1大的第二横向宽度L2。第一下侧单元162L的上端可以具有比第二横向宽度L2小的第三横向宽度L3。在一些示例实施例中，第三横向宽度L3可以大于第一横向宽度L1。
第一下侧单元162L可以从第一鳍有源区图案122外延生长。然而，由于第一下侧单元162L的横向宽度基本上大于第一鳍有源区图案122在第三方向(Z方向)上从器件隔离层图案130突出的部分的横向宽度，所以包括第一下侧单元162L的第一源/漏极区162可以具有足够的体积。
第一下侧单元162L的底表面可以与第一鳍有源区图案122和第一分隔图案142接触，第一下侧单元162L的侧表面可以与第一蚀刻停止膜170接触。
除了图4B至图4D中示出的半导体装置分别具有与图3A和图4A中示出的第一下侧单元162L对应的第一下侧单元162La、162Lb和162Lc之外，图4B至图4D中示出的半导体装置可以基本上与图3A和图4A中示出的半导体装置类似。因此，将省略与图3A和图4A中相同的描述。
参照图4B，第一鳍有源区图案122的上端可以具有第一横向宽度L1，第一下侧单元162La的下端可以具有比第一横向宽度L1大的第二横向宽度L2a。第一下侧单元162La的上端可以具有比第二横向宽度L2a小的第三横向宽度L3a。在一些示例实施例中，第三横向宽度L3a可以大于第一横向宽度L1。
第一下侧单元162La的底表面可以与第一鳍有源区图案122、第一分隔图案142和第一蚀刻停止膜170接触。第一下侧单元162La的侧表面可以与第一蚀刻停止膜170接触。也就是说，第二横向宽度L2a，即，第一下侧单元162La的下端的横向宽度，可以大于每个第一鳍有源区图案122的与第一下侧单元162La接触的横向宽度和每个第一分隔图案142的与第一下侧单元162La接触的横向宽度的总和。因此，第一下侧单元162La可以确保足够的体积。
参照图4C，第一鳍有源区图案122的上端可以具有第一横向宽度L1，第一下侧单元162Lb的下端可以具有比第一横向宽度L1大的第二横向宽度L2，第一下侧单元162Lb的上端可以具有比第二横向宽度L2小的第三横向宽度L3。在一些示例实施例中，第三横向宽度L3可以大于第一横向宽度L1。
在图4A中，第一鳍有源区图案122的上端的侧壁可以不被第一下侧单元162L覆盖，而是被第一分隔图案142覆盖。然而，图4C的第一下侧单元162Lb可以覆盖第一鳍有源区图案122的上端的一部分的侧表面。也就是说，第一鳍有源区图案122的上端的侧表面的上部可以被第一下侧单元162Lb覆盖，而第一鳍有源区图案122的上端的侧表面的其余部分可以被第一分隔图案142覆盖。因此，第一下侧单元162Lb可以确保足够的体积。
参照图4D，第一鳍有源区图案122的上端可以具有第一横向宽度L1，第一下侧单元162Lc的下端可以具有比第一横向宽度L1大的第二横向宽度L2a。第一下侧单元162Lc的上端可以具有比第二横向宽度L2a小的第三横向宽度L3a。在一些示例实施例中，第三横向宽度L3a可以大于第一横向宽度L1。
第一下侧单元162Lc的底表面可以与第一鳍有源区图案122、第一分隔图案142和第一蚀刻停止膜170接触，第一下侧单元162Lc的侧表面可以与第一蚀刻停止膜170接触。也就是说，第二横向宽度L2a，即，第一下侧单元162Lc的下端的横向宽度，可以大于第一鳍有源区图案122的与第一下侧单元162Lc接触的横向宽度和第一分隔图案142的与第一下侧单元162Lc接触的横向宽度的总和。
另外，第一下侧单元162Lc可以覆盖第一鳍有源区图案122的上端的一部分的侧表面。也就是说，第一鳍有源区图案122的上端的侧表面的上部可以被第一下侧单元162Lc覆盖，而第一鳍有源区图案122的上端的侧表面的其余部分可以被第一分隔图案142覆盖。因此，第一下侧单元162Lc可以确保足够的体积。
图5A至图5F是根据示例实施例的制造半导体装置的方法的工艺操作的剖视图。图5A至图5F是与沿着图2A的线A-A'截取的剖视图对应的部分的主要组件的剖视图。
参照图5A，可以在基底110的第一区域I的上部中形成第一阱区112，可以将第一鳍有源区图案122形成为在与基底110的主表面垂直的第三方向(Z方向)上从第一阱区112突出。例如，第一阱区112和第一鳍有源区图案122可以掺杂有N型杂质。
此后，可以形成器件隔离层图案130以覆盖第一鳍有源区图案122的下部。器件隔离层图案130的形成可以包括形成器件隔离层以完全覆盖第一鳍有源区图案122并且去除器件隔离层的上部以暴露第一鳍有源区图案122的一部分。器件隔离层可以包括含硅绝缘膜(例如，氧化硅膜、氮化硅膜、氧氮化硅膜和碳氮化硅膜)、poly-Si或它们的组合。可以使用PECVD工艺、HDPCVD工艺、ICP CVD工艺、CCP CVD工艺、FCVD工艺和/或旋涂工艺来形成器件隔离层图案130，但发明构思不限于此。可以使用例如回蚀工艺来去除器件隔离层的上部。在去除器件隔离层的上部期间，可以消耗第一鳍有源区图案122的暴露的部分，从而可以减小第一鳍有源区图案122的上部中的每个的横向宽度。
参照图5B，可以顺序地形成第一分隔层142p和第一保护层144p以覆盖第一鳍有源区图案122和器件隔离层图案130。例如，第一分隔层142p可以包括氮化硅(SiN)、氮氧化硅(SiON)或含碳氮氧化硅(SiOCN)。第一保护层144p可以包括相对第一分隔层142p具有蚀刻选择性的材料。例如，第一保护层144p可以包括金属氧化物、金属硅化物或金属氮氧化物。可以使用ALD工艺来形成第一分隔层142p和第一保护层144p。
参照图5B和图5C，可以去除第一保护层144p的位于第一鳍有源区图案122上的一部分以形成第一保护图案144并且暴露第一分隔层142p和/或第一鳍有源区图案122。此后，可以选择性地去除第一分隔层142p和第一鳍有源区图案122以形成第一分隔图案142。通过执行相对于第一分隔层142p和第一鳍有源区图案122具有类似的蚀刻特性并且相对于第一保护图案144具有蚀刻选择性的蚀刻工艺，可以形成第一分隔图案142，并且可以去除第一鳍有源区图案122的上部。可以通过例如使用含氟(F)蚀刻剂或蚀刻气体的蚀刻工艺来去除第一分隔层142p的一部分和第一鳍有源区图案122的上部。
第一分隔图案142的最上端和第一鳍有源区图案122的最上端可以处于比第一保护图案144的最上端低的水平处。可以在第一分隔图案142和第一鳍有源区图案122上形成第一凹进空间140R，并且可以通过第一保护图案144来限定第一凹进空间140R。
图5C示出了第一分隔图案142和第一保护图案144完全地覆盖器件隔离层图案130的顶表面的情况，但发明构思不限于此。例如，在形成第一保护图案144和第一分隔图案142期间，器件隔离层图案130的顶表面的一部分可以不被第一保护图案144和第一分隔图案142覆盖而是被暴露。
参照图5D，可以从第一鳍有源区图案122外延生长第一源/漏极区162。第一源/漏极区162可以包括填充第一凹进空间140R的第一下侧单元162L和位于第一下侧单元162L上的第一上侧单元162U。第一下侧单元162L可以与第一上侧单元162U一体地形成。由于可以将第一下侧单元162L形成为填充第一凹进空间140R，所以第一下侧单元162L可以是第一源/漏极区162的具有相对小的横向宽度的下部。第一上侧单元162U可以指第一源/漏极区162的可以位于第一下侧单元162L上并且在第一凹进空间140R的上侧之外具有相对大的横向宽度的上部。第一上侧单元162U可以具有具备多个小平面的多面体形状。
第一下侧单元162L可以是第一源/漏极区162的一部分，该部分可以邻近于第一鳍有源区图案122并且具有恒定的横向宽度或者在第三方向(Z方向)上远离基底110而减小的横向宽度。第一上侧单元162U可以具有可在第三方向(Z方向)上远离第一下侧单元162L而增大然后减小的横向宽度。因此，第一上侧单元162U的上部可以具有比第一下侧单元162L小的横向宽度。第一上侧单元162U与第一下侧单元162L之间的界面可以是第一源/漏极区162的横向宽度开始在第三方向(Z方向)上远离基底110而增大的点。
第一下侧单元162L的横向宽度可以大于第一鳍有源区图案122的从器件隔离层图案130的顶表面突出的部分的顶表面的横向宽度。第一下侧单元162L的横向宽度可以大于第一鳍有源区图案122的在第三方向(Z方向)上从器件隔离层图案130突出的部分的横向宽度。第一下侧单元162L的底表面可以与第一鳍有源区图案122和第一分隔图案142接触。第一下侧单元162L的与第一鳍有源区图案122和第一分隔图案142接触的部分的横向宽度可以等于或近似于第一鳍有源区图案122的与第一下侧单元162L接触的横向宽度和第一分隔图案142的与第一下侧单元162L接触的横向宽度的总和。
参照图5D和图5E，可以选择性地去除第一保护图案144以暴露第一下侧单元162L的侧表面和第一分隔图案142的侧表面。可以使用相对于第一源/漏极区162和第一分隔图案142具有蚀刻选择性的蚀刻工艺来去除第一保护图案144。可以使用例如无氟(F)蚀刻剂或蚀刻气体通过蚀刻工艺来去除第一保护图案144。
参照图5F，可以形成第一蚀刻停止膜170以覆盖第一源/漏极区162和第一分隔图案142。例如，第一蚀刻停止膜170可以包括氮化物。第一蚀刻停止膜170可以围绕第一下侧单元162L的侧表面和第一鳍有源区图案122的从器件隔离层图案130的顶表面突出的部分。第一下侧单元162L的侧表面可以与第一蚀刻停止膜170接触，第一下侧单元162L的底表面可以与第一鳍有源区图案122和第一分隔图案142中的每个接触。第一分隔图案142可以不与第一下侧单元162L的侧表面接触。
随后，如图3A中所示，可以顺序地形成下层间绝缘膜180、第二蚀刻停止膜182和上层间绝缘膜190以形成半导体装置的存储器区域10。
图3B中示出的存储器区域10的基底110的第二区域II可以掺杂有N型杂质，可以与第一鳍有源区图案122一起形成第二鳍有源区图案124。此后，除第一源/漏极区162之外，可以使用与形成第一源/漏极区162的方法类似的方法来形成第二源/漏极区164。由于对于本领域技术人员来说上述形成第二鳍有源区图案124的方法是已知的，因此这里将省略它们的详细描述。在一些示例实施例中，在形成第一源/漏极区162之后，可以形成第二源/漏极区164，但发明构思不限于此。例如，在形成第二源/漏极区164之后，可以形成第一源/漏极区162。
由于本领域技术人员知晓可以使用替换栅极工艺来形成图3C中示出的栅极图案GL，所以将省略它们的详细描述。
图6是根据示例实施例的可被包括在半导体装置的逻辑区域20中的逻辑器件的主要组件的平面图。
参照图6，逻辑区域20可以包括线形或条形的鳍有源区图案120和栅极图案GL，所述线形或条形的鳍有源区图案120可以在与基底(参照图3A至图3C中的110)的顶表面平行的第二方向(Y方向)上延伸，所述栅极图案GL可以平行于基底110的顶表面，与鳍有源区图案120呈直角交叉并且在第一方向(X方向)上延伸。多个鳍有源区图案120可以在第一方向(X方向)上排列，多个栅极图案GL可以在第二方向(Y方向)上排列。鳍有源区图案120可以被器件隔离层图案130围绕。鳍有源区图案120中的至少一些可以包括可不与栅极图案GL叠置的第一鳍有源区图案122以及可与栅极图案GL叠置的第三鳍有源区图案126。在一些示例实施例中，鳍有源区图案120中的至少一些可以包括如图2A中示出的可不与栅极图案GL叠置的第二鳍有源区图案(参见图2A中的124)。第一鳍有源区图案122和第二鳍有源区图案124可以与栅极图案GL相邻地形成。第三鳍有源区图案126的顶表面可以处于比第一鳍有源区图案122的顶表面和第二鳍有源区图案124的顶表面高的水平处。
根据示例实施例，第一鳍有源区图案122和第三鳍有源区图案126可以被器件隔离层图案130围绕，第三鳍有源区图案126可以从器件隔离层图案130的顶表面突出。在一些示例实施例中，第一鳍有源区图案122的上部可以从器件隔离层图案130的顶表面突出，第三鳍有源区图案126的上部可以从器件隔离层图案130的顶表面突出于第一鳍有源区图案122的上方。
例如，第一鳍有源区图案122可以是将形成第三源/漏极区(参照图9的166、图10的166a或图11中的166b)的区域，第三鳍有源区图案126可以是将形成沟道的区域。
图7A和图7B是根据示例实施例的半导体装置的图。图7A是根据示例实施例的沿着图6的线VII-VII'截取的剖视图。图7B是根据另一示例实施例的与沿着图6的线VII-VII'截取的剖视图对应的部分的剖视图。
参照图7A，逻辑区域20可以包括具有第三区域III的基底110、形成在基底110的第三区域III的上部中的第一阱区112以及在与基底110的主表面垂直的第三方向(Z方向)上从第一阱区112突出的第一鳍有源区图案122。在一些示例实施例中，第一阱区112可以掺杂有N型杂质。在一些示例实施例中，第一鳍有源区图案122可以掺杂有N型杂质。
第一鳍有源区图案122可以被器件隔离层图案130围绕，第一鳍有源区图案122的上部可以从器件隔离层图案130的顶表面突出。
第三源/漏极区166可以位于第一鳍有源区图案122上。
第二分隔图案146可以覆盖第一鳍有源区图案122的从器件隔离层图案130的顶表面突出的部分的侧表面以及第三源/漏极区166的第三下侧单元166L的侧表面。第二分隔图案146可以不覆盖第一鳍有源区图案122的从器件隔离层图案130的顶表面突出的部分的顶表面。在一些示例实施例中，第二分隔图案146可以覆盖第一鳍有源区图案122的一部分的侧表面、第三源/漏极区166的第三下侧单元166L的侧表面以及器件隔离层图案130的顶表面。
第二分隔图案146可以包括氮化硅(SiN)、氮氧化硅(SiON)或含碳(C)氮氧化硅(SiOCN)。在一些示例实施例中，第二分隔图案146可以包括含碳氮氧化硅(SiOCN)。
第三源/漏极区166可以包括从第一鳍有源区图案122外延生长的半导体层。第三源/漏极区166的底表面可以与第一鳍有源区图案122的可从器件隔离层图案130的顶表面突出的顶表面接触。第三源/漏极区166可以包括：包含多个外延生长的SiGe层的嵌入式SiGe结构、外延生长的硅(Si)层或外延生长的碳硅(SiC)层。例如，第三源/漏极区166可以掺杂有P型杂质。
第三源/漏极区166可以包括第三下侧单元166L和位于第三下侧单元166L上的第三上侧单元166U。第三下侧单元166L可以与第三上侧单元166U一体地形成。第三下侧单元166L可以是第三源/漏极区166的具有相对小的横向宽度的下部，第三上侧单元166U可以指第三源/漏极区166的位于第三下侧单元166L上且具有相对大的横向宽度的上部。第三上侧单元166U可以具有具备多个小平面的多面体形状。
具体地讲，第三下侧单元166L可以是第三源/漏极区166的一部分，该部分邻近于第一鳍有源区图案122并且具有恒定的横向宽度或在第三方向(Z方向)上远离基底110而减小的横向宽度。第三上侧单元166U可以具有可在第三方向(Z方向)上远离第三下侧单元166L而增大然后减小的横向宽度。因此，第三上侧单元166U的上部可以具有比第三下侧单元166L小的横向宽度。第三上侧单元166U与第三下侧单元166L之间的界面可以是第三源/漏极区166的横向宽度开始在第三方向(Z方向)上远离基底110而增大的点。
第三下侧单元166L的横向宽度可以等于或近似于第一鳍有源区图案122的从器件隔离层图案130的顶表面突出的部分的顶表面的横向宽度。第三下侧单元166L的底表面可以与第一鳍有源区图案122接触。
第一蚀刻停止膜170可以覆盖第三源/漏极区166和第二分隔图案146。第一蚀刻停止膜170可以围绕第三下侧单元166L的侧表面。第一蚀刻停止膜170可以与第一鳍有源区图案122和第三下侧单元166L在第二分隔图案146置于其间的情况下分隔开。第三下侧单元166L的侧表面可以与第二分隔图案146接触，第三下侧单元166L的底表面可以与第一鳍有源区图案122接触。
下层间绝缘膜180可以形成在第三源/漏极区166上。上层间绝缘膜190可以位于下层间绝缘膜180上。在一些示例实施例中，第二蚀刻停止膜182可以覆盖下层间绝缘膜180，上层间绝缘膜190可以覆盖第二蚀刻停止膜182。
另外，尽管没有额外地示出，但是逻辑区域20可以具有与图3B的第二区域II类似的第四区域。包括上侧单元和下侧单元的源/漏极区可以形成在第四区域中，所述源/漏极区的上侧单元可以具有与第二源/漏极区164的第二上侧单元164U类似的形状，所述源/漏极区的下侧单元可以具有与在图7A中示出的第三源/漏极区166的第三下侧单元166L类似的形状。
参照图7B，逻辑区域20a可以包括具有第三区域III的基底110、形成在基底110的第三区域III的上部中的第一阱区112以及可在与基底110的主表面垂直的第三方向(Z方向)上从第一阱区112突出的第一鳍有源区图案122。第三源/漏极区166a可以位于第一鳍有源区图案122上。第三源/漏极区166a可以包括分别位于多个第一鳍有源区图案122上的多个第三下侧单元166La以及连接到多个第三下侧单元166La的第三上侧单元166Ua。
尽管图7B示出了第三上侧单元166Ua连接到位于两个第一鳍有源区图案122上的两个第三下侧单元166La的情况，但发明构思不限于此。例如，第三上侧单元166Ua可以连接到位于至少三个第一鳍有源区图案122上的至少三个第三下侧单元166La。
图8A至图8F是根据示例实施例的制造半导体装置的方法的工艺操作的剖视图。图8A至图8F是与沿着图6的线VII-VII'截取的剖视图对应的部分的主要组件的剖视图。
参照图8A，可以在基底110的第三区域III的上部中形成第一阱区112，可以将第一鳍有源区图案122形成为在与基底110的主表面垂直的第三方向(Z方向)上从第一阱区112突出。例如，第一阱区112和第一鳍有源区图案122可以掺杂有N型杂质。
此后，可以将器件隔离层图案130形成为覆盖第一鳍有源区图案122的下部。器件隔离层图案130的形成可以包括形成器件隔离层以完全覆盖第一鳍有源区图案122并且去除器件隔离层的上部以暴露第一鳍有源区图案122的一部分。在去除器件隔离层的上部期间，可以消耗第一鳍有源区图案122的暴露的部分，从而可以减小第一鳍有源区图案122的上部中的每个的横向宽度。
参照图8B，可以顺序地形成第二分隔层146p和第二保护层148p以覆盖第一鳍有源区图案122和器件隔离层图案130。例如，第二分隔层146p可以包括氮化硅(SiN)、氮氧化硅(SiON)或含碳氮氧化硅(SiOCN)。在一些示例实施例中，第二分隔层146p可以包括含碳氮氧化硅(SiOCN)。第二保护层148p可以包括相对第二分隔层146p具有蚀刻选择性的材料。例如，第二保护层148p可以包括氧化硅。可以使用ALD工艺来形成第二分隔层146p和第二保护层148p。
参照图8B和图8C，可以去除第二保护层148p的位于第一鳍有源区图案122上的部分和第二分隔层146p的位于第一鳍有源区图案122上的部分以形成第二保护图案148和第二分隔图案146并且暴露第一鳍有源区图案122。此后，可以选择性地去除第一鳍有源区图案122，从而可以将第一鳍有源区图案122的最上端形成在比第二分隔图案146的最上端和第二保护图案148的最上端低的水平处。
可以在第一鳍有源区图案122上形成第二凹进空间140Ra，并且通过第二分隔图案146来限定第二凹进空间140Ra。
尽管图8C示出了第二分隔图案146和第二保护图案148完全地覆盖器件隔离层图案130的顶表面的情况，但发明构思不限于此。例如，在形成第二保护图案148和第二分隔图案146期间，器件隔离层图案130的顶表面的一部分可以不被第二保护图案148和第二分隔图案146覆盖而是被暴露。
参照图8C和图8D，可以选择性地去除第二保护图案148以暴露第二分隔图案146。
参照图8E，可以从第一鳍有源区图案122外延生长第三源/漏极区166。第三源/漏极区166中的每个可以包括填充第二凹进空间140Ra的第三下侧单元166L和位于第三下侧单元166L上的第三上侧单元166U。第三下侧单元166L可以与第三上侧单元166U一体地形成。由于可以将第三下侧单元166L形成为填充第二凹进空间140Ra，所以第三下侧单元166L可以是第三源/漏极区166的具有相对小的横向宽度的下部。第三上侧单元166U可以指第三源/漏极区166的在第二凹进空间140Ra的上侧之外位于第三下侧单元166L上并且具有相对大的横向宽度的上部。第三上侧单元166U可以具有具备多个小平面的多面体形状。
第三下侧单元166L可以是第三源/漏极区166的一部分，该部分可以邻近于第一鳍有源区图案122并且具有恒定的横向宽度或者在第三方向(Z方向)上远离基底110而减小的横向宽度。第三上侧单元166U可以具有可在第三方向(Z方向)上远离第三下侧单元166L而增大然后减小的横向宽度。因此，第三上侧单元166U的上部可以具有比第三下侧单元166L小的横向宽度。第三上侧单元166U与第三下侧单元166L之间的界面可以是第三源/漏极区166的横向宽度开始在第三方向(Z方向)上远离基底110而增大的点。
第三下侧单元166L的横向宽度可以等于或近似于第一鳍有源区图案122的从器件隔离层图案130的顶表面突出的部分的顶表面的横向宽度。第三下侧单元166L的底表面可以与第一鳍有源区图案122接触。由于本领域技术人员知晓在形成第三源/漏极区166期间，可以通过连接图8E中示出的相邻的第三上侧单元166U来形成图7B中示出的第三源/漏极区166a，所以将省略它们的详细描述。
参照图8F，可以形成第一蚀刻停止膜170以覆盖第三源/漏极区166和第二分隔图案146。第三下侧单元166L的侧表面可以与第二分隔图案146接触，第三下侧单元166L的底表面可以与第一鳍有源区图案122接触。
随后，如图7A中所示，可以顺序地形成下层间绝缘膜180、第二蚀刻停止膜182和上层间绝缘膜190以形成半导体装置的逻辑区域20。
图9至图11是根据示例实施例的可被包括在半导体装置的存储器区域中的存储器器件的主要组件和可被包括在半导体装置的逻辑区域中的逻辑器件的主要组件的剖视图。
参照图9，半导体装置1可以包括存储器区域10和逻辑区域20。由于存储器区域10和逻辑区域20与图3A的存储器区域10和图7A的逻辑区域20基本相同，因此将省略它们的详细描述。
第一源/漏极区162中的每个可以包括第一下侧单元162L和位于在第一下侧单元162L上的第一上侧单元162U。第三源/漏极区166中的每个可以包括第三下侧单元166L和位于第三下侧单元166L上的第三上侧单元166U。
在一些示例实施例中，第一源/漏极区162的最上端LV1可以处于比第三源/漏极区166的最上端LV2高的水平处。
第一分隔图案142的最上端可以处于比第二分隔图案146的最上端高的水平处。因此，第一下侧单元162L的底表面的宽度W1可以大于第三下侧单元166L的底表面的宽度W2。例如，第三下侧单元166L的底表面的宽度W2可以是第一鳍有源区图案122的顶表面的宽度。因此，第一下侧单元162L的底表面的宽度W1可以大于第一鳍有源区图案122的顶表面的宽度。
在一些示例实施例中，第一下侧单元162L的高度H1L可以大于第三下侧单元166L的高度H2L。因此，第一下侧单元162L的体积可以大于第三下侧单元166L的体积。
第一上侧单元162U的高度H1U可以等于或大于第三上侧单元166U的高度H2U。当第一上侧单元162U的高度H1U等于第三上侧单元166U的高度H2U时，第一上侧单元162U的体积可以等于或近似于第三上侧单元166U的体积。然而，由于第一源/漏极区162具有相对大体积的第一下侧单元162L，所以第一源/漏极区162可以具有比具有相对小体积的第三下侧单元166L的第三源/漏极区166大的体积。
参照图10，半导体装置1a可以包括存储器区域10和逻辑区域20a。由于存储器区域10和逻辑区域20a与图3A的存储器区域10和图7B的逻辑区域20a基本相同，因此将省略它们的详细描述。
第一源/漏极区162可以包括第一下侧单元162L和位于第一下侧单元162L上的第一上侧单元162U。第三源/漏极区166a可以包括多个第三下侧单元166La和位于多个第三下侧单元166La上的第三上侧单元166Ua。
在一些示例实施例中，第一源/漏极区162的最上端LV1可以处于比第三源/漏极区166a的最上端LV2a高的水平处。
第一下侧单元162L的底表面的宽度W1可以大于第三下侧单元166La中的每个的底表面的宽度W2。例如，第三下侧单元166La中的每个的底表面的宽度W2可以是第一鳍有源区图案122中的每个的顶表面的宽度。
在一些示例实施例中，第一下侧单元162L的高度H1L可以大于第三下侧单元166La的高度H2La。第一上侧单元162U的高度H1U可以等于或大于第三上侧单元166Ua的高度H2Ua。
参照图11，半导体装置1b可以包括存储器区域10和逻辑区域20b。由于存储器区域10与图3A的存储器区域10基本相同，因此将省略它们的详细描述。第一源/漏极区162可以包括第一下侧单元162L和位于第一下侧单元162L上的第一上侧单元162U。
逻辑区域20b可以包括第三源/漏极区166b。第三源/漏极区166b可以包括第三下侧单元166Lb和位于第三下侧单元166Lb上的第三上侧单元166Ub。由于逻辑区域20b的第三源/漏极区166b与第一源/漏极区162类似，因此将省略它们的详细描述。也就是说，在图11中示出的半导体装置1b中，逻辑区域20b的第三源/漏极区166b可以使用参照图5A至图5F描述的制造第一源/漏极区162的方法来形成。在一些示例实施例中，第一源/漏极区162的最上端LV1可以与第三源/漏极区166b的最上端LV2b处于同一水平处。
第一下侧单元162L的底表面的宽度W1可以基本等于第三下侧单元166Lb的底表面的宽度W2b。因此，第一下侧单元162L的底表面的宽度W1和第三下侧单元166Lb的底表面的宽度W2b中的每者可以大于第一鳍有源区图案122中的每个的顶表面的宽度。
类似地，第一下侧单元162L的高度H1L可以基本等于第三下侧单元166Lb的高度H2Lb，第一上侧单元162U的高度H1U可以基本等于第三上侧单元166Ub的高度H2Ub。
尽管已经参照发明构思的示例实施例来具体示出并描述了发明构思，但将理解的是，在不脱离权利要求的精神和范围的情况下，在这里可以做出形式上和细节上的各种改变。

Claims (18)

1.一种半导体装置，所述半导体装置包括：
基底，具有具备突出形状的鳍有源区图案；
器件隔离层图案，覆盖鳍有源区图案的下部的侧表面；
分隔图案，覆盖鳍有源区图案的一部分的侧表面，所述鳍有源区图案的所述一部分从器件隔离层图案的顶表面突出；以及
源/漏极区，与鳍有源区图案的顶表面和分隔图案的顶表面接触，
其中，源/漏极区包括下侧单元和上侧单元，所述下侧单元具有恒定的横向宽度或在竖直方向上远离基底而减小的横向宽度，所述上侧单元具有在竖直方向上远离下侧单元而增大然后减小的横向宽度，并且
其中，下侧单元的横向宽度大于鳍有源区图案的从器件隔离层图案的顶表面突出的所述一部分的横向宽度。
2.如权利要求1所述的半导体装置，所述半导体装置还包括覆盖源/漏极区和分隔图案的蚀刻停止膜，
其中，蚀刻停止膜与源/漏极区的下侧单元的侧表面接触。
3.如权利要求2所述的半导体装置，其中，蚀刻停止膜与鳍有源区图案在分隔图案置于其间的情况下分隔开。
4.如权利要求1所述的半导体装置，其中，下侧单元与鳍有源区图案和分隔图案接触的部分的横向宽度等于鳍有源区图案的与下侧单元接触的部分的横向宽度和分隔图案的与下侧单元接触的部分的横向宽度的总和。
5.如权利要求2所述的半导体装置，其中，下侧单元的底表面与鳍有源区图案、分隔图案和蚀刻停止膜接触。
6.如权利要求1所述的半导体装置，其中，鳍有源区图案的最上端的一部分的侧表面被下侧单元覆盖，鳍有源区图案的最上端的其余部分的侧表面被分隔图案覆盖。
7.如权利要求1所述的半导体装置，其中，分隔图案的最上端处于比源/漏极区的上侧单元的最下端低的水平处。
8.一种半导体装置，所述半导体装置包括：
基底，具有第一鳍有源区图案和第二鳍有源区图案，第一鳍有源区图案和第二鳍有源区图案中的每个具有突出的形状；
器件隔离层图案，覆盖第一鳍有源区图案和第二鳍有源区图案中的每个的下部的侧表面；
第一源/漏极区，与第一鳍有源区图案接触，所述第一源/漏极区包括第一下侧单元和位于第一下侧单元上的第一上侧单元；以及
第二源/漏极区，与第二鳍有源区图案的顶表面接触，所述第二源/漏极区包括第二下侧单元和位于第二下侧单元上的第二上侧单元，
其中，第一下侧单元和第二下侧单元中的每个具有恒定的横向宽度或在竖直方向上远离基底而减小的横向宽度，第一下侧单元的横向宽度大于第二下侧单元的横向宽度，并且
其中，第一下侧单元和第二下侧单元中的至少一个的横向宽度大于第一鳍有源区图案和第二鳍有源区图案中的至少一个的从器件隔离层图案的顶表面突出的相应部分的横向宽度。
9.如权利要求8所述的半导体装置，所述半导体装置还包括：
第一分隔图案，覆盖第一鳍有源区图案的从器件隔离层图案的顶表面突出的所述部分的侧表面；以及
第二分隔图案，覆盖第二鳍有源区图案的从器件隔离层图案的顶表面突出的所述部分的侧表面以及第二下侧单元的侧表面。
10.如权利要求9所述的半导体装置，其中，第一分隔图案的最上端处于比第二分隔图案的最上端高的水平处。
11.如权利要求9所述的半导体装置，所述半导体装置还包括覆盖第一源/漏极区、第二源/漏极区、第一分隔图案和第二分隔图案的蚀刻停止膜，
其中，蚀刻停止膜与第一下侧单元的侧表面接触。
12.如权利要求11所述的半导体装置，其中，蚀刻停止膜与第二下侧单元在第二分隔图案置于其间的情况下分隔开。
13.如权利要求8所述的半导体装置，其中，第一下侧单元的高度大于第二下侧单元的高度。
14.如权利要求8所述的半导体装置，其中，第一源/漏极区的最上端处于比第二源/漏极区的最上端高的水平处。
15.一种半导体装置，所述半导体装置包括：
基底，具有形成在第一区域中的第一鳍有源区图案和形成在第二区域中的第二鳍有源区图案，其中，第一鳍有源区图案和第二鳍有源区图案掺杂有不同的导电类型的杂质；
器件隔离层图案，分别覆盖第一鳍有源区图案和第二鳍有源区图案的下部的侧表面；
分隔图案，覆盖第一鳍有源区图案的从器件隔离层图案的顶表面突出的部分的侧表面以及第二鳍有源区图案的一部分的侧表面；
第一源/漏极区，包括与第一鳍有源区图案的顶表面和分隔图案的顶表面接触的第一下侧单元以及位于第一下侧单元上的第一上侧单元；以及
第二源/漏极区，包括与第二鳍有源区图案的顶表面和分隔图案的顶表面接触的第二下侧单元以及位于第二下侧单元上的第二上侧单元，
其中，第一下侧单元和第二下侧单元中的每个具有在竖直方向上远离基底而减小的横向宽度，并且
其中，第一下侧单元和第二下侧单元中的至少一个的横向宽度大于所述第一鳍有源区图案和所述第二鳍有源区图案中的至少一个的从器件隔离层图案的顶表面突出的相应部分的横向宽度。
16.如权利要求15所述的半导体装置，其中，第一上侧单元具有具备多个小平面的多面体形状，并且
第二上侧单元的表面的至少一部分具有圆形形状。
17.如权利要求15所述的半导体装置，所述半导体装置还包括覆盖第一源/漏极区、第二源/漏极区和分隔图案的蚀刻停止膜，
其中，蚀刻停止膜与第一下侧单元的侧表面和第二下侧单元的侧表面中的每个接触。
18.如权利要求17所述的半导体装置，其中，蚀刻停止膜与第一鳍有源区图案和第二鳍有源区图案在分隔图案置于其间的情况下分隔开；并且
分隔图案的最上端处于比第一上侧单元的最下端和第二上侧单元的最下端中的每个低的水平处。
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