CN105321818B - Finfet热保护方法及其相关结构 - Google Patents

Finfet热保护方法及其相关结构 Download PDF

Info

Publication number
CN105321818B
CN105321818B CN201410803085.7A CN201410803085A CN105321818B CN 105321818 B CN105321818 B CN 105321818B CN 201410803085 A CN201410803085 A CN 201410803085A CN 105321818 B CN105321818 B CN 105321818B
Authority
CN
China
Prior art keywords
layer
fin
source
sbh
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410803085.7A
Other languages
English (en)
Other versions
CN105321818A (zh
Inventor
黄玉莲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN105321818A publication Critical patent/CN105321818A/zh
Application granted granted Critical
Publication of CN105321818B publication Critical patent/CN105321818B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

本发明提供了用于防止高迁移率材料暴露给高温工艺的方法和结构，该方法包括提供具有从其延伸的至少一个鳍的衬底。该至少一个鳍包括伪沟道和源极/漏极区。在伪沟道上方形成伪栅叠件。在包括鳍的衬底上形成第一层间介电(ILD)层。平坦化第一ILD层以暴露伪栅叠件。在平坦化第一ILD层之后，去除伪栅叠件和伪沟道以形成凹槽，以及在凹槽中形成高迁移率材料沟道区。在形成高迁移率材料沟道区之后，在源极/漏极区上面的第二ILD层内形成接触开口，并且在源极/漏极区上方形成低肖特基势垒高度(SBH)材料。

Description

FINFET热保护方法及其相关结构
技术领域
本发明总体涉及半导体领域，更具体地，涉及FINFET的制造方法。
背景技术
电子行业已经对能够同时支持更大量的越来越复杂和精细的功能的更小和更快的电子器件的要求不断增加。因此，在半导体工业中存在不断制造低成本、高性能和低功率的集成电路(IC)的趋势。目前，通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)，从而提高了生产效率和降低了相关成本，已在很大程度上实现了这些目标。然而，这种缩小也增加了半导体制造工艺的复杂度。因此，半导体IC和器件的持续进步同样需要半导体制造工艺和技术的进步。
近来，为了通过增大栅极沟道耦合来改进栅极控制、减小断态电流以及降低短沟道效应(SCE)，已经引入多栅极器件。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET的名字源于从衬底延伸的鳍状结构，鳍状结构形成在衬底上并且用于形成FET沟道。FinFET 与传统的互补金属氧化物半导体(CMOS)工艺兼容，并且它们的三维结构允许保持栅极控制并降低SCE的同时FINFET被大幅缩小。此外，正在研究高迁移率材料。然而，现有的半导体工艺流程在整个工艺流程的各个步骤(诸如，氧化物退火、氮化硅沉积或掺杂剂扩散和激活退火)期间都需要高温处理，这会给高迁移率材料带来不利影响。尤其是，在通常的半导体处理期间遇到高温条件时，高迁移率材料不可能保持热稳定，从而导致高迁移率材料的劣化以及减弱的器件性能。因此，现有技术还不能完全满足所有方面的要求。
发明内容
根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：提供衬底，衬底包括从衬底延伸的鳍；在鳍中形成源极区和漏极区；以及在鳍中形成源极区和漏极区之后，在鳍的沟道区中或源极区和漏极区上形成迁移率大于硅的第一材料。
优选地，该方法还包括：在衬底上方沉积介电层；以及图案化介电层以暴露源极区和漏极区，从而提供至源极区和漏极区两者的通路；其中，形成迁移率大于硅的第一材料包括在暴露的源极区和漏极区上方形成迁移率大于硅的第一材料。
优选地，迁移率大于硅的第一材料包括低肖特基势垒高度(SBH)层。
优选地，低肖特基势垒高度(SBH)层包括选自由GaAs层、InxGa1-xAs 层和Ni-InAs层组成的组中的至少一个。
优选地，低肖特基势垒高度(SBH)层降低了源极/漏极接触电阻。
优选地，该方法还包括：在鳍中形成源极区和漏极区之前，在鳍的沟道区中形成第一凹槽；在第一凹槽中形成伪沟道材料；在鳍中形成源极区和漏极区之后，去除伪沟道材料以形成第二凹槽。
优选地，形成迁移率大于硅的第一材料包括在鳍的沟道区的第二凹槽中形成迁移率大于硅的第一材料。
优选地，迁移率大于硅的第一材料包括选自由SiGe、应变的Ge、Ge、 GaAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP 和GaInAsP组成的组中的至少一个。
优选地，该方法还包括：在沟道区和源极区/漏极区中的至少一个内形成迁移率大于硅的第二材料；在迁移率大于硅的第二材料上方形成覆盖层；以及实施退火工艺，其中，在退火工艺期间，覆盖层设置在沟道区和源极区/漏极区中的至少一个上。
优选地，该方法还包括：在实施退火工艺之后，去除覆盖层。
根据本发明的另一方面，提供了一种方法，包括：提供衬底，衬底包括从衬底延伸的至少一个鳍，其中，至少一个鳍包括伪沟道和源极/漏极区，并且在伪沟道上方形成伪栅叠件；在包括鳍的衬底上沉积第一层间介电(ILD)层；平坦化第一ILD层以暴露伪栅叠件；在平坦化第一ILD层之后，去除伪栅叠件并且蚀刻伪沟道以在鳍中形成凹槽；以及在鳍中的凹槽内形成材料。
优选地，材料包括选自由SiGe、应变的Ge、Ge、GaAs、GaP、InP、 InAs、InSb、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、GaInAsP和它们的组合所组成的组中的迁移率大于硅的至少一种材料。
优选地，该方法还包括：在平坦化第一ILD层之前，对第一ILD层进行退火。
优选地，该方法还包括：在凹槽中形成材料之后，在源极/漏极区上方形成低肖特基势垒高度(SBH)材料。
优选地，该方法还包括：在源极/漏极区上方形成低肖特基势垒高度 (SBH)材料之前，在源极/漏极区上面的第二ILD层内形成源极/漏极接触开口。
优选地，低肖特基势垒高度(SBH)材料包括选自由GaAs、InxGa1-xAs 和Ni-InAs组成的组中的至少一种材料。
优选地，低肖特基势垒高度(SBH)层降低了源极/漏极接触电阻。
根据本发明的又一方面，提供了一种半导体器件，包括：衬底，衬底具有鳍；栅叠件，形成在鳍的第一区域上方；以及间隔件，邻接栅叠件的侧壁形成，间隔件形成在鳍中邻近第一区域设置并且与第一区域交界的第二区域上方；其中，第一区域包括第一材料，而第二区域包括与第一材料不同的第二材料，其中，第一材料具有比第二材料更高的迁移率。
优选地，鳍还包括源极区和漏极区，并且源极区和漏极区还包括在源极区和漏极区上方形成的低肖特基势垒高度(SBH)层。
优选地，低肖特基势垒高度(SBH)层包括选自由GaAs、InxGa1-xAs 和Ni-InAs组成的组中的至少一种材料。
附图说明
当结合附图进行阅读时，从以下详细描述可更好地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以被任意地增大或减小。
图1是根据本发明的一个或多个方面的FinFET器件的实施例的立体图；
图2是根据本发明的一个或多个方面制造FinFET器件的方法的流程图；
图3A至图21B示出了与图2中方法的一个或多个步骤相对应的 FinFET器件的实施例的截面图；
图3A至图21A是基本上类似于图1的截面AA’的截面图；以及
图3B至图21B是基本上类似于图1的截面BB’的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身并不说明所讨论的各个实施例和/或配置之间的关系。
而且，在本文中可以使用诸如“在…之下”、“在…下面”、“下面的”、“在…之上”以及“上面的”等空间关系术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括使用或操作中的的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文中使用的空间关系描述符可以同样地作出相应的解释。
也应该注意，本发明以本文中称为FinFET器件的多栅极晶体管或鳍型多栅极晶体管的形式呈现实施例。这样的器件可以包括P型金属氧化物半导体FinFET器件或N型金属氧化物半导体FinFET器件。FinFET器件可以是双栅极器件、三栅极器件、块体器件、绝缘体上硅(SOI)器件和/或其他结构。本领域的一般技术人员可认识到得益于本发明的各方面的半导体器件的其他实施例。例如，本文中描述的一些实施例也可以应用于全环栅(GAA)器件、Omega-栅极(Ω栅极)器件或Pi-栅极(Π栅极)器件。
图1示出了FinFET器件100。FinFET器件100包括一个或多个鳍基、多栅极场效应晶体管(FET)。FinFET器件100包括衬底102、从衬底102 延伸的至少一个鳍104、隔离区106以及设置在鳍104上和周围的栅极结构108。衬底102可以是诸如硅衬底的半导体衬底。衬底可以包括各种层，包括形成在半导体衬底上的各导电层或各绝缘层。根据本领域所知的设计需求，衬底可以包括不同的掺杂配置。衬底也可以包括其他半导体，诸如，锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底可以包括化合物半导体和/或合金半导体。而且，在一些实施例中，衬底可以包括外延层 (epi层)，衬底可以产生应变以增强性能，衬底可以包括绝缘体上硅(SOI) 结构，和/或衬底可以具有其他合适的增强部件。
和衬底102一样，鳍104可以包括：硅或诸如锗的另一元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP 的合金半导体；或它们的组合。使用包括光刻和蚀刻工艺的合适工艺可制造鳍104。光刻工艺可以包括：在衬底上面(例如，硅层上)形成光刻胶层(抗蚀剂)；将抗蚀剂曝光给图案；实施曝光后烘烤工艺；以及使抗蚀剂显影以形成包括抗蚀剂的掩蔽元件。在一些实施例中，使用电子束(e 束)光刻工艺可实施图案化抗蚀剂以形成掩蔽元件的步骤。然后，在蚀刻工艺在硅层中形成凹槽时，掩蔽元件可以用于保护衬底的各区域，从而留下延伸鳍104。可以使用干蚀刻(例如，化学氧化物去除)、湿蚀刻和/或其他合适的工艺来蚀刻凹槽。也可以使用用于在衬底102上形成鳍104的方法的许多其他实施例。
多个鳍104中的每一个还分别包括源极区105和漏极区107，其中，源极/漏极区105、107形成在鳍104中、上面和/或周围。源极/漏极区105、 107可以外延生长在鳍104上方。在一些实施例中，在源极/漏极区105、 107上方形成低肖特基势垒高度(SBH)材料的一个或多个层以减小源极/ 漏极的接触电阻。在一些实例中，低SBH材料包括诸如GaAs、InxGa1-xAs、 Ni-InAs的III-V材料和/或其他合适的材料。沿着与由图1的截面BB’限定的平面基本平行的平面，在栅极结构108下面的鳍104内设置晶体管的沟道区。
在一些实例中，鳍的沟道区包括诸如锗的高迁移率材料、以及上面讨论的任何化合物半导体或合金半导体和/或它们的组合。高迁移率材料包括电子迁移率大于硅的材料。例如，高于在室温(300K)下具有约1350cm2/V-s 的本征电子迁移率和约480cm2/V-s的空穴迁移率的Si。
隔离区106可以是浅沟槽隔离(STI)部件。可选地，场氧化物、LOCOS 部件和/或其他合适的隔离部件可以实现在衬底102上和/或内。隔离区106 可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k 电介质、它们的组合和/或本领域已知的其他合适的材料组成。在一个实施例中，隔离结构是STI部件并且通过蚀刻衬底102中的沟槽而形成。然后可以用隔离材料填充沟槽，随后进行化学机械抛光(CMP)工艺。然而，其他实施例是可能的。在一些实施例中，隔离区106可以包括多层结构，例如，具有一个或多个衬垫层的多层结构。
栅极结构108包括栅叠件，该栅叠件具有形成在鳍104的沟道区上方的界面层110、形成在界面层110上方的栅极介电层112以及形成在栅极介电层112上方的金属层114。界面层110可以包括诸如氧化硅层(SiO2) 或氮氧化硅(SiON)的介电材料。界面层110可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法形成。栅极介电层112可以包括诸如氧化铪(HfO2)的高k介电层。可选地，高 k介电层可以包括其他高k电介质，诸如，TiO2、HfZrO、Ta2O3、HfSiO4、 ZrO2、ZrSiO2、它们的组合或其他合适的材料。仍在其他实施例中，栅极介电层可以包括二氧化硅或其他合适的电介质。介电层可以通过ALD、物理汽相沉积(PVD)、氧化和/或其他合适的方法而形成。金属层114可以包括诸如W、TiN、TaN、WN、Re、Ir、Ru、Mo、Al、Cu、Co、Ni、它们的组合和/或其他合适的组分的导电层。在一些实施例中，金属层114可以包括用于N型FinFET的第一金属材料和用于P型FinFET的第二金属材料。因此，FinFET器件100可以包括双功函金属栅极结构。例如，第一金属材料(例如，用于N型器件)可以包括功函数与衬底导电带的功函数基本对准的金属、或者功函数与鳍104的沟道区的导电带的功函数至少基本对准的的金属。类似地，例如，第二金属材料(例如，用于P型器件)可以包括功函数与衬底价带的功函数基本对准的金属、或者功函数与鳍104 的沟道区的价带的功函数至少基本对准的金属。因此，金属层114可以为包括N型和P型FinFET器件100的FinFET器件100提供栅电极。在一些实施例中，金属层114可选地包括多晶硅层。可以使用PVD、CVD、电子束(e束)蒸发和/或其他合适的工艺形成金属层114。在一些实施例中，侧壁间隔件形成在栅极结构108的侧壁上。侧壁间隔件可以包括介电材料，诸如，氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合。
由于高迁移率材料与硅相比具有高本征电子和/或空穴迁移率，高迁移率材料的使用(例如，用作硅沟道的替代物)已产生了可观的收益。使用具有高本征迁移率的材料的优势包括器件驱动电流较高、本征延迟减小、高频性能(例如，用于射频应用)提高以及本领域已知的其他益处。如上所论述，高迁移率材料(例如，III-V族半导体材料)也可以用于晶体管源极/漏极区105、107中以在源极/漏极半导体材料和源极/漏极接触金属之间提供低SBH层，从而减小源极/漏极接触电阻。
虽然使用高迁移率材料存在明显的优势，但是现有的半导体工艺流程在整个半导体器件的制造过程中的诸如氧化物退火、氮化硅沉积和/或掺杂剂扩散和激活退火的多个步骤期间采用高热预算处理，这可给高迁移率材料带来不利影响。本文中使用的术语“热预算”用于限定传递(例如，在高温工艺期间传递至半导体晶圆)的热能的量，并且作为温度(例如，单位为开氏度)和时间(单位为秒)的乘积给出。低热预算工艺是优选的，例如，以防止掺杂剂再分布或电迁移。此外，一些高迁移率材料在一般的半导体处理期间遇到高温条件时，其热不稳定性可以导致应变层的松弛(例如，应变的Ge层的松弛)、表面粗糙度增大、错配位错的形成和/或其他劣化机制，这些可以导致载流子散射的增强、电阻的增大、迁移率的降低和晶体管性能的劣化。如本文中使用的术语“高温”指的是大于约550℃的温度，这样的温度可以导致热不稳定性和如上讨论的与高迁移率材料相关的劣化。因此，本文中描述的各个实施例提供了用于防止和/或避免高迁移率材料暴露于高温(例如，大于约550℃)半导体工艺的方法。
本发明的实施例提供了优于现有技术的优势，但是应该理解，其他实施例可以提供不同的优势，在本文中无需讨论所有的优势，并且不是所有实施例都需要特定的优势。例如，本文中讨论的实施例包括用于防止高迁移率材料暴露于高热预算工艺的方法和系统，从而最小化这种材料的劣化。在一些实施例中，在晶体管制造工艺流程的后期形成高迁移率晶体管沟道层(例如，III-V族层、Ge层、SiGex层或其他高迁移率层)，以降低高迁移率沟道层暴露于各个制造阶段期间出现的高热预算工艺。在一些实例中，在晶体管制造的后期形成高迁移率SBH层，以防止SBH层暴露于高温。在其他实例中，在晶体管制造工艺流程的后期形成高迁移率晶体管沟道层和高迁移率SBH层两者。可选地，在一些实施例中，在高迁移率晶体管沟道层和/或高迁移率SBH层上方形成覆盖层，例如以防止沟道层或SBH层的脱气。在一些实施例中，覆盖层可以包括Si层、介电层(例如，SiO2)、氮化物层(例如，Si3N4)和/或其他合适的材料。在各个实施例中，覆盖层可以通过原位或异位工艺形成。现参照图2，示出了制造包括FinFET器件的半导体器件的方法200。方法200可以用于实现鳍基半导体器件，其中包括用于防止高迁移率材料暴露于高热预算工艺的方法。在一些实施例中，方法200可以用于制造参照图1描述的器件100。因此，以上讨论的一个或多个方面也可以应用于方法200。此外，图3A至图21B是根据图2的方法 200的一个或多个步骤制造的示例性器件300的截面图。
应该理解，可以通过众所周知的互补金属氧化物半导体(CMOS)技术工艺流程制造方法200和/或半导体器件300的各部分，因此，本文中仅简要描述了一些工艺。而且，半导体器件300可以包括诸如附加的晶体管、双极结晶体管、电阻器、电容器、二极管、熔丝等的其他各种器件和部件，但是为了更好地理解本发明的发明构思简化了半导体器件300。而且，在一些实施例中，半导体器件300包括可以互连的多个半导体器件(例如，晶体管)。
器件300可以是在处理集成电路期间制造的中间器件或集成电路的一部分，中间器件可以包括静态随机存取存储器(SRAM)和/或其他逻辑电路、无源部件(诸如，电阻器、电容器和电感器)和有源部件(诸如，P 沟道场效应晶体管(PFET)、N沟道FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元和/或它们的组合)。
现参照方法200，方法200开始于框202，其中，提供了包括鳍和隔离区的衬底。该衬底可以基本类似于参照图1所讨论的衬底。鳍和隔离区也可以基本类似于参照图1的器件100所描述的鳍104和隔离区106。
参照图3A和图3B的实例，示出了半导体器件300，半导体器件300 包括半导体衬底102、形成在半导体衬底102上方的第一介电层302、以及形成在第一介电层302上方的第二介电层304。在一些实施例中，第一介电层302包括可以用作邻近层之间的缓冲层的焊盘氧化物层(例如，SiO2)。在一些实施例中，第一介电层302包括热生长的氧化物、CVD沉积的氧化物和/或ALD沉积的氧化物。通过实例的方式，第一介电层302的厚度可以介于约5nm和约40nm之间。在一些实施例中，第二介电层304包括焊盘氮化物层(例如，Si3N4)。可以通过CVD或其他合适的技术沉积第二介电层304，并且在一些实例中，第二介电层304的厚度可以介于约20nm 和约160nm之间。
参照图4A、图4B、图5A、图5B、图6A、图6B和/或图7A和图7B，示出了形成鳍和插入介电部件的实施例。应该注意，这些工艺步骤仅是示例性的但不旨在限制超出以下权利要求所具体列举的范围。例如，本领域的一般技术人员会想到在衬底中形成鳍和/或介电部件的其他方法。在一个实施例中，在衬底102中图案化并且蚀刻鳍104。如上所述，可以通过光刻或电子束光刻图案化鳍104，随后使用干蚀刻(例如，RIE、ICP)、湿蚀刻或其他合适的工艺进行蚀刻。蚀刻工艺限定了从衬底102延伸的多个鳍104以及设置在各鳍104之间的沟槽402。沟槽402随后用于形成隔离区，诸如，STI隔离区106(图1)。参照图5A和图5B，电介质502沉积在衬底102上方，从而用电介质502填充沟槽402。在一些实施例中，电介质502包括SiO2、氮化硅、氮氧化硅、其他合适的材料或它们的组合。电介质502可以通过CVD、ALD、PVD或其他合适的工艺进行沉积。在一些实施例中，在约1000℃或1000℃以上的温度条件下对电介质502进行退火以提高电介质502的质量。如图6A和图6B所示，可以实施化学机械抛光(CMP)工艺以去除过量的电介质502材料并且平坦化半导体器件300 的顶面，从而形成隔离区(例如，隔离区106)。在一些实施例中，隔离区被配置为隔离鳍有源区(例如，鳍104)。在一些实施例中，介于各鳍 104之间的隔离区106(例如，由电介质502组成)还可以包括多层结构，例如，具有一个或多个衬垫层的多层结构。
参照图7A和图7B，例如，通过使用合适的蚀刻工艺(例如，干蚀刻或湿蚀刻)去除氮化物层304和氧化物层302(来自图6A和图6B)。在一些实施例中，可以实施CMP工艺以去除第二介电层304、第一介电层302 并且平坦化半导体器件300的顶面。在一些实施例中，在去除第二介电层 304之后且在去除第一介电层302之前，例如可以使用离子注入工艺并且采用合适的N型或P型掺杂剂实施阱区注入。在一些实施例中，N型掺杂剂包括砷、磷、锑或其他N型供体材料。在一些实施例中，P型掺杂剂包括硼、铝、镓、铟或其他P型受体材料。在一些实施例中，类似的N型或 P型掺杂剂可以用于实施穿过鳍104的抗击穿(APT)离子注入。这样的APT注入剂可以有助于降低亚阈值源极到漏极泄漏以及漏致势垒降低 (DIBL)。在一些实施例中，也可以实施其他离子注入工艺，诸如，阈值电压(Vt)调节注入、晕环(halo)注入或其他合适的注入。在离子注入工艺之后，半导体器件300可以经受例如大于约800℃的高温退火，以去除缺陷并且激活掺杂剂(即，将掺杂剂置于取代位点)。
因此，框202提供了具有多个鳍并且插设有介电隔离部件的衬底。图 3A至图7B示出了制造这些元件的方法的一个实施例，但是其他合适的方法也是可以的并且在本发明的范围内。
在方法200的一些实施例中，例如，当在半导体器件300制造工艺流程的后期形成高迁移率晶体管沟道层(例如，III-V族层、Ge层或其他高迁移率层)时，那么方法200进行至框204，在步骤204中，形成伪沟道。在一些实例中，如下所述，当在整个半导体器件300制造工艺流程中保留用于形成鳍104的初始材料(例如，与衬底102的材料相同)时，那么方法200可以直接进行至框205。
在一个实施例中，方法200进行至框204，其中，在鳍结构中形成伪沟道。通常，如本文中使用的，诸如伪沟道的“伪”结构被理解为指的是用于模拟另一个结构的物理特性(例如，诸如模拟沟道、栅极和/或其他结构的物理尺寸)并且在最终制造的器件中为不能工作的电路(即，不是电路电流路径的一部分)的结构。在各个实施例中，“伪”结构可以包括单个层或多个层的组合。参照图8A、图8B、图9A和图9B的实例，示出了形成伪沟道的实施例。如图8A、8B所示，使鳍104的顶部凹进，从而产生凹进的鳍104A。凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。取决于用于每个鳍104的半导体材料的类型，所有鳍104的凹进可以同时完成，或者在一个工艺步骤中可以使一些鳍104(例如，鳍组802) 凹进，而在另一工艺步骤中可以使其他鳍104(例如，鳍组804)凹进。在一些实施例中，例如，如果所有鳍104包括相同类型的半导体材料，则可以使所有鳍104同时凹进。在一些实例中，鳍组802可以包括N型鳍材料 (即，N型沟道材料)，鳍组804可以包括P型鳍材料(即，P型沟道材料)。在又一实施例中，可以使用单独的工艺步骤使鳍组802、804中的每一组凹进。例如，掩蔽层可以形成在鳍组802、804中的一组的上方，同时使另一个鳍组凹进。在一些实例中，即使鳍组802、804包括不同类型的鳍材料(即，沟道材料)，也可以使鳍组802、804同时凹进。在一些实施例中，N型沟道材料包括Si或以上讨论的其他衬底材料和/或高迁移率材料。在一些实施例中，P型沟道材料包括SiGe、应变的Ge、Ge或以上讨论的其他衬底材料和/或高迁移率材料。
继续方法200的框204的实例，并且现在参照图9A和图9B，在凹进的鳍104A的端部上方形成伪沟道902，从而产生鳍104B。在一些实施例中，伪沟道902包括Si1-xGex层，其中，锗含量‘x’可以在约0％(纯硅) 至约100％(纯锗)的范围内。然而，在一些实例中，其他材料(例如，以上所列举的用于衬底102材料)可以用于伪沟道902。在一些实施例中，伪沟道902的材料的组分可以与其上形成有伪沟道902的凹进的鳍104A 的组分不同。在一些实例中，伪沟道902的材料的组分可以与其上形成有伪沟道902的凹进的鳍104A的组分相同或相似。在一些实施例中，使用 EPI、CVD、PVD、ALD或其他合适的工艺沉积伪沟道。在处理半导体器件300的随后阶段，伪沟道902将由最终的沟道所替换。具体地，如下面给出的进一步详细的讨论，在基本完成高热预算工艺之后的后期制造阶段，伪沟道902将由高迁移率沟道材料所替换。
在方法200的实施例中，在框204中形成伪沟道之后，方法200可以绕过框205(形成覆盖层)而进行至框206，在框206中，使隔离区106凹进。在本文中描述的一些实施例中，覆盖层可以有利地降低高迁移率材料层的脱气，从而减小随后的高热预算工艺对高迁移率材料层的影响。因此，在采用伪沟道(诸如，伪沟道902)的一些实施例中，例如由于伪沟道是不能工作的电路，所以可以不形成沟道覆盖层(如框205中讨论)。在一些实例中，例如，当省略框204中形成鳍凹进和伪沟道的工艺时，工艺可以直接从框202进行至框205。例如，如果保留用于形成鳍104的初始材料(即，衬底102的材料)，则方法200可以进行至框205，其中，在晶体管沟道区上方形成沟道覆盖层。在一些实施例中，覆盖层可以包括Si层、介电层(例如，SiO2)、氮化物层(例如，Si3N4)和/或其他合适的材料。在各个实施例中，可以通过原位或异位工艺形成覆盖层。在一些实施例中，如上所述，初始鳍104的材料(即，衬底102的材料)可以包括多种高迁移率材料中的任一种材料，诸如，III-V族材料、Ge层或一旦暴露于高热预算工艺之后劣化的其他高迁移率层。因此，在这样的实施例中，覆盖层的形成可以有助于防止这样的高迁移率材料的脱气。在一些实例中，保留用于形成鳍104的初始材料(即，衬底102的材料)，因此方法200直接进行至框205；然而，可以省略在晶体管沟道区上方形成沟道覆盖层。
在多个实施例中，在具有或不具有伪沟道902以及具有或不具有覆盖层的情况下，方法200继续框206，其中，使鳍周围的隔离区凹进。参照图10A和图10B的实例，使鳍104B周围的隔离区106凹进以横向暴露鳍 104B的上部。虽然以包括伪沟道902的半导体器件300为参照示出和描述了图10A至图21B中示出的实例，但是应理解，本发明的实施例同样地可应用于不形成伪沟道902的实施例(即，当在半导体器件300的整个制造中保留用于形成鳍104的初始材料)。如图10A和图10B所示，凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。例如，凹进工艺可以包括使用反应气体或诸如HF+NH3的反应气体组合的干式且不含等离子体的工艺，或者利用诸如NF3+NH3的反应气体组合和/或其他合适的反应气体的干式等离子体工艺。在一些实施例中，使用气体化学蚀刻系统(可从日本东京的东京电子有限公司购买到)实施干式且不含等离子体的凹进工艺。在一些实例中，使用系统(可从加利福尼亚圣克拉拉的应用材料公司购买到)实施干式等离子体凹进工艺。在其他实例中，凹进工艺可以包括使用HF(例如，以重量计，H2O中含49％的HF)和去离子(DI) H2O的稀释混合物而实施的湿蚀刻，其中，HF:H2O比率为约1:50或约1:100。在一些实施例中，控制凹进深度(例如，通过控制蚀刻时间)，以产生鳍 104B中被暴露上部的期望高度‘H’。在一些实施例中，例如当在框204 中形成伪沟道902时，鳍104B中被暴露上部包括伪沟道902。在一些实例中，例如，当省略框204时(即，未形成伪沟道902)，鳍104B中被暴露上部可以包括与衬底102相同的材料，诸如，Si或如上所列举的其他合适的衬底102的材料。
现参照图2，方法200进行至框208，其中，形成栅叠件和设置在栅叠件的侧壁上的侧壁间隔件。在一个实施例中，栅叠件是伪栅叠件。在方法 200的一些实例中，栅叠件可以是金属栅极结构。参照图11A、图11B、图 12A和图12B的实例，在器件300上形成栅叠件1102和侧壁间隔件1202。虽然本文通过示例性后栅工艺描述了实施例，但是应理解，本发明的实施例不限于这种工艺。在一些实施例中，本发明的各个方面可以应用于前栅工艺。在一些实例中，前栅工艺包括在源极/漏极形成或源极/漏极掺杂剂激活之前形成栅叠件。仅举例来说，前栅工艺可以包括沉积栅极电介质和金属栅极，随后进行蚀刻栅叠件工艺以限定栅极临界尺寸(CD)。在前栅工艺的一些实施例中，栅叠件形成之后可形成源极/漏极，包括掺杂源极/漏极区以及在一些实例中进行退火以激活源极/漏极掺杂剂。
在使用后栅工艺的一个实施例中，栅叠件1102是伪栅叠件并且将在半导体器件300的随后的处理阶段由最终的栅叠件所替换。具体地，栅叠件1102可以在之后的处理阶段由高K介电层(HK)和金属栅电极(MG)所替换。在示出的实施例中，栅叠件1102形成在衬底102上方并且至少部分地设置在鳍104B上方。在一个实施例中，栅叠件1102包括介电层1104、电极层1106和硬掩模1108。在一些实施例中，通过多个工艺步骤(诸如，层沉积、图案化、蚀刻以及其他合适的处理步骤)形成栅叠件1102。在一些实例中，层沉积工艺包括CVD(包括低压CVD和等离子体增强CVD)、 PVD、ALD、热氧化、电子束蒸发或其他合适的沉积技术或它们的组合。在一些实施例中，图案化工艺包括光刻工艺(例如，光刻或电子束光刻)、其他合适的光刻技术和/或它们的组合，光刻工艺还可以包括光刻胶涂布 (例如，旋涂)、软烘、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，脱水干燥和/或硬烘)。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE或ICP蚀刻)、湿蚀刻和/或其他蚀刻方法。
在一些实施例中，栅叠件1102的介电层1104包括氧化硅。可选地或额外地，介电层1104可以包括氮化硅、高K介电材料或其他合适的材料。在一些实施例中，栅叠件1102的电极层1106可以包括多晶体硅(多晶硅)。在一些实施例中，栅叠件1102的硬掩模1108包括合适的介电材料，诸如，氮化硅、氮氧化硅或碳化硅。
参照图12A和图12B的实例，侧壁间隔件1202设置在栅叠件1102的侧壁上。侧壁间隔件1202可以包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合的介电材料。在一些实施例中，侧壁间隔件1202包括诸如主间隔件壁、衬垫层等的多个层。举例来说，侧壁间隔件1202可以通过在栅叠件1102上方沉积介电材料以及各向异性回蚀介电材料来形成。在一些实施例中，回蚀工艺(例如，用于形成间隔件)可以包括多步蚀刻工艺以改进蚀刻选择性并且提供过蚀刻控制。在一些实施例中，在形成侧壁间隔件1202之前，可以实施离子注入工艺以在半导体器件300内形成轻掺杂漏极(LDD)部件。在一些实例中，在形成侧壁间隔件1202之前，可以通过位掺杂形成这样的LDD部件。在其他实例中，可以在形成侧壁间隔件1202 之后实施离子注入工艺以形成LDD部件。在诸如LDD离子注入工艺的注入工艺之后，半导体器件300可以经受高热预算工艺(退火)以去除缺陷并且激活掺杂剂(即，将掺杂剂布置到取代位点)。因此，在本发明的包括伪沟道902(将在之后阶段由最终沟道替换)的实施例中，在替换伪沟道902之前实施的高热预算工艺将使对在随后的处理阶段形成的高迁移率沟道材料的质量的劣化影响最小化。类似地，在使用覆盖层保护先前形成的高迁移率鳍沟道的实施例中，通过使用覆盖层来降低对高热预算工艺的影响(例如，脱气)。
再次参照方法200，方法进行至框210，其中，在源极/漏极区中形成源极/漏极部件。在一些实施例中，通过在源极/漏极区中外延生长半导体材料层形成源极/漏极部件。在一些实例中，可以在外延生长源极/漏极之前形成伪侧壁间隔件，并且在外延生长源极/漏极之后去除伪侧壁间隔件。此外，如上所述，在外延生长源极/漏极之后，可以形成主侧壁间隔件(例如，间隔件1202)。在各个实施例中，在源极/漏极区中生长的半导体材料层包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。
再次参照图12A和图12B的实例，在器件300的源极/漏极区1203中形成源极/漏极部件1204。源极/漏极部件1204可以通过一个或多个外延(epi) 工艺形成。在一些实施例中，可以在外延工艺期间原位掺杂源极/漏极部件 1204。例如，在一些实施例中，外延生长的SiGe源极/漏极部件1204可以掺杂有硼。在其他实例中，外延生长的Si源极/漏极部件1204可掺杂有碳以形成Si:C源极/漏极部件、可掺杂有磷以形成Si:P源极/漏极部件、或可掺杂有碳和磷以形成SiCP源极/漏极部件。在一些实施例中，未原位掺杂源极/漏极部件1204，而是实施注入工艺以掺杂源极/漏极部件1204。在各个实施例中，用于掺杂源极/漏极部件1204的掺杂剂量大于用于掺杂LDD 部件的掺杂剂量。
在方法200的一些实施例中，在形成源极/漏极部件(框210)之后，在框211中，可在源极/漏极区中的源极/漏极部件上方形成低肖特基势垒高度(SBH)层。在这样的实施例中，也可以在低SBH层上方形成覆盖层以降低用于形成低SBH层的高迁移率材料层的脱气。例如，在一些实施例中，低SBH层可以包括一个或多个低SBH材料层，低SBH材料包括诸如GaAs、InxGa1-xAs、Ni-InAs的III-V族材料和/或其他合适的材料。形成在源极/漏极部件(例如，图12A和图12B的源极/漏极部件1204)上方的这种低SBH 材料可以用于降低源极/漏极部件和随后形成的源极/漏极接触金属之间的势垒高度(和接触电阻)。在一些实施例中，在沉积低SBH层之前，可以在源极/漏极部件1204上方沉积缓冲层(InP缓冲层)。在各个实施例中，在半导体器件300的后期处理阶段去除形成在低SBH层上方的覆盖层。然后方法200进行至框212，其中，在衬底102上形成蚀刻停止和介电层。
在一些实例中，在形成源极/漏极部件(框210)之后，方法200直接进行至框212，其中，在衬底102上形成蚀刻停止和介电层。参照图13A 和图13B的实例，在衬底102上方形成接触蚀刻停止层(CESL)1302和层间介电(ILD)层1304。在一些实例中，CESL 1302包括氮化硅层、氮化硅碳层、氮氧化硅层和/或本领域已知的其他材料。CESL 1302可以通过等离子体增强化学汽相沉积(PECVD)工艺和/或其他合适的沉积或氧化工艺形成。在一些实施例中，ILD层1304的材料包括正硅酸乙酯(TEOS) 氧化物、未掺杂的硅酸盐玻璃、或者诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)的掺杂氧化硅和/或其他合适的介电材料。ILD层1304可以通过次大气压CVD (SACVD)工艺、可流动CVD工艺或其他合适的沉积技术沉积。在一些实施例中，在形成ILD层1304之后，半导体器件300可以经受高热预算工艺以使ILD层1304退火。因此，在本发明的包括伪沟道902的实施例中，在替换伪沟道902之前实施的这种高热预算退火工艺将不会对在随后处理阶段形成的高迁移率沟道材料的质量产生影响。类似地，在使用覆盖层来保护先前形成的高迁移率鳍沟道的实施例中，通过使用覆盖层降低了对这种高温退火的影响(例如，脱气)。
在形成CESL 1302和ILD层1304之后，并且参照图14A和图14B，实施平坦化工艺以暴露伪栅叠件1102的顶面。例如，平坦化工艺包括化学机械平坦化(CMP)工艺，CMP工艺去除CESL 1302和ILD层1304中位于伪栅叠件1102上面的部分并且平坦化半导体器件300的顶面。此外，CMP 工艺去除伪栅叠件1102上面的硬掩模1108以暴露电极层1106。
在一个实施例中，然后方法200进行至框214，其中，从衬底去除栅叠件部件(例如，伪栅叠件)。从栅叠件去除栅叠件部件(例如，介电层和/或电极层)可以产生沟槽，并且最终栅极结构(例如，包括高K介电层和金属栅电极)可以随后形成在沟槽中。伪栅叠件部件的去除可以包括选择性蚀刻工艺，选择性蚀刻工艺包括选择性湿蚀刻或选择性干蚀刻。参照图15A和图15B的实例，栅叠件1102是具有包括介电层1104(图14B) 和电极层1106(图14B)的部件的伪栅叠件，已经从衬底102去除伪栅叠件，从而提供了沟槽1502。沟槽1502可以限定其中可以形成最终栅极结构的区域，这在下文将给出更为详细的描述。在一些实施例中，如果覆盖层预先沉积在沟道层上方(例如，在框205中)，则一旦去除栅叠件1102 部件，就可以去除覆盖层(例如，通过湿蚀刻或干蚀刻)。
在一个实施例中，如果在框204中形成伪沟道层(例如，图9A和图 9B的伪沟道902)，则方法200进行至框216，其中，伪沟道层被去除并且随后由如下所述的最终沟道材料替换。参照图16A和图16B的实例，已经通过选择性湿蚀刻或选择性干蚀刻工艺去除伪沟道层902，从而产生沟槽1502A和鳍104C。在一些实施例中，鳍104C可以与凹进的鳍104A(图8A)基本相同。在一些实例中，因为NH4OH:H2O2:H2O的溶液可以用于伪沟道层902，所以其可以用作Si1-xGex合金的选择性湿蚀刻。在其他实例中，选择性干蚀刻包括使用SF6:O2或CF4:O2蚀刻化学物质的选择性反应离子蚀刻，这些对于Si1-xGex合金也是有效的蚀刻。如本领域已知的诸如电感耦合等离子体(ICP)蚀刻技术的其他合适的技术也可以用于去除伪沟道层902。
在方法200的实施例中，在去除伪沟道层之后，方法200进行至框218，其中，再生长最终晶体管沟道材料。参照图17A和图17B，在沟槽1502A 内以及鳍104C的端部上方再生长沟道材料1702，并且沟道材料1702将形成半导体器件300的晶体管沟道(即，FinFET沟道)。因此，设置在鳍104D 内的晶体管的沟道区包括沟道材料1702。在各个实施例中，使用诸如分子束外延(MBE)、金属有机化学汽相沉积(MOCVD)的外延生长工艺和/ 或其他合适的再生长工艺来再生长沟道材料1702。举例来说，再生长的沟道材料1702可以包括诸如SiGe、应变的Ge、Ge、GaAs、GaP、InP、InAs、 InSb、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP的多种高迁移率半导体材料中的任一材料和/或它们的组合。此外，在一些实施例中，可以在外延生长工艺期间原位掺杂沟道材料1702。
应该注意，为了清楚的讨论，再生长的沟道材料1702的材料的组分可以与衬底102的组分、初始鳍104的组分(例如，如图4A和图4B中所示的鳍形成之后)、初始器件300的沟道组分(例如，在使鳍104凹进之前)、或伪沟道902的组分中的任意一种组分都不同。此外，在一些实施例中，再生长的沟道材料1702的材料的组分可以与设置在再生长的沟道材料1702和源极/漏极部件1204之间的区域1705的组分不同。在一些实例中，再生长的沟道材料1702的材料的组分可以与衬底102的组分、初始鳍104 的组分(例如，如图4A和图4B中所示的鳍形成之后)、初始器件300的沟道组分(例如，在使鳍104凹进之前)或伪沟道902的组分中的任意一种组分相同或相似。同样地，在一些实施例中，再生长的沟道材料1702的材料的组分可以与设置在再生长的沟道材料1702和源极/漏极部件1204之间的区域1705的组分相同或相似。
然后，方法200进行至框220，其中，形成高K/金属栅叠件。在一些实施例中，可以省略框216和218的伪沟道去除/沟道再生长工艺(如果在框204中不形成伪沟道)，并且方法200可以直接从框214进行至框220。在任一情况下，在框220中形成高K/金属栅叠件。参照图18A和图18B的实例，在器件300上形成高K/金属栅叠件1802。高K/金属栅叠件1802包括在鳍104D的高迁移率沟道材料1702上方形成的界面层1804、在界面层 1804上方形成的高K栅极介电层、以及在高K栅极介电层上方形成的金属层。如本文中使用和描述的高K栅极电介质包括高介电常数(例如，大于热氧化硅的介电常数(约3.9))的介电材料。在高K/金属栅叠件1802内使用的金属层可以包括金属、金属合金或金属硅化物。此外，高K/金属栅叠件1802的形成包括形成各种栅极材料的沉积以及去除过量的栅极材料的一个或多个CMP工艺，从而平坦化半导体器件300的顶面。
界面层1804可以包括诸如氧化硅(SiO2)、HfSiO或氮氧化硅(SiON) 的介电材料。界面层1804可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法形成。高K/金属栅叠件1802 的栅极介电层可以包括诸如氧化铪(HfO2)的高K介电层。可选地，高 K/金属栅叠件1802的栅极介电层可以包括其他高K电介质(诸如，TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、 Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、 LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、它们的组合)或其他合适的材料。高K栅极介电层可以通过ALD、物理汽相沉积(PVD)、CVD、氧化和/或其他合适的方法形成。高K/金属栅叠件1802的金属层可以包括单层或可选地多层结构，诸如，具有选择的功函以增强器件性能的金属层(功函金属层)、衬垫层、润湿层、粘合层、金属合金或金属硅化物的各种组合。举例来说，高K/金属栅叠件1802的金属层可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、 Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或它们的组合。高K/金属栅叠件1802的金属层可以通过ALD、 PVD、CVD、电子束蒸发或其他合适的工艺形成。而且，可以分别形成用于N-FET和P-FET晶体管的高K/金属栅叠件1802的金属层，N-FET和 P-FET晶体管可以使用不同的金属层。在各个实施例中，可以实施CMP工艺以从高K/金属栅叠件1802的金属层处去除过量的金属，从而提供高K/ 金属栅叠件1802的金属层的基本平坦的顶面。
然后，方法200进行至框222，其中，在衬底102上方形成层间介电 (ILD)层。参照图19A和图19B的实例，在衬底102上方形成ILD层1902。在一些实施例中，ILD层1902包括氧化硅、氮氧化硅、低K介电材料或其他合适的介电材料。在一些实施例中，ILD层1902可以包括单层或多层。举例来说，ILD层1902可以通过包括CVD、ALD和旋涂技术(例如，用于沉积旋涂玻璃)的多种合适技术的任一技术形成。在一些实施例中，此后可以实施CMP工艺以从ILD层1902去除过量的材料并且平坦化半导体器件300的顶面。
仍参照方法200的框222，形成器件的接触开口。参照图19A和图19B 的实例，形成源极/漏极接触开口1904以提供到达源极/漏极区1203中形成的源极/漏极部件1204的通路。举例来说，源极/漏极接触开口1904可以通过光刻图案化和蚀刻(例如，湿蚀刻或干蚀刻)工艺的合适组合形成。在一些实施例中，如果覆盖层预先沉积在源极/漏极部件1204上方(例如，在框211中)，则一旦形成源极/漏极接触开口1904，就可以去除覆盖层(例如，通过湿蚀刻或干蚀刻)。
在一些实施例中，在形成源极/漏极接触开口(例如，开口1904)之后并且如果在框211中没有预先形成低SBH层，则方法200进行至框224，其中，在源极/漏极区(例如，1203)中的源极/漏极部件(例如，1204)上方形成低SBH层。参照图20A和图20B的实例，在源极/漏极部件1204上方形成低SBH层2002。在一些实施例中，SBH层2002包括一个或多个低 SBH材料层，低SBH材料包括诸如GaAs、InxGa1-xAs、Ni-InAs的III-V族材料和/或其他合适的材料。在源极/漏极部件1204上方形成的低SBH材料可以有利地用于减小源极/漏极部件1204和随后形成的源极/漏极接触金属之间的势垒高度(从而减小接触电阻)。在一些实施例中，在沉积低SBH 层之前可以在源极/漏极部件1204上方沉积缓冲层(例如，InP缓冲层)。
然后，方法200进行至框226，其中，在以上参照框222描述的源极/ 漏极接触开口内形成源极/漏极接触金属。在方法200的一些实施例中，可以省略低SBH层的形成(框224)，并且工艺可以直接进行至框226。在任一种情况下，参照图21A和图21B的实例，例如，通过层沉积、光刻图案化和蚀刻(例如，湿蚀刻或干蚀刻)工艺的合适组合形成源极/漏极接触金属2102。在一些实施例中，源极/漏极接触金属2102可以通过SBH层2002 连接至源极/漏极部件1204。在一些实例中，源极/漏极接触金属2102直接连接至源极/漏极部件1204。
半导体器件300可以经受进一步处理以形成本领域已知的各种部件和区域。例如，后续处理可以在衬底102上形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，接触件/通孔/线和多层互连部件被配置为连接各种部件以形成包括一个或多个FinFET器件的功能电路。在又一实例中，多层互连可以包括诸如通孔或接触件的垂直互连件和诸如金属线的水平互连件。各种互连部件可以采用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成与铜相关的多层互连结构。
此外，在方法200之前、期间和之后可以实施额外的工艺步骤，并且根据方法200的各个实施例，以上所述的一些工艺步骤可以被替换或去除。参照本文中提供的描述，本发明提供了用于防止半导体器件中的高迁移率材料暴露于高热预算工艺的方法，以最小化这种材料和相关器件的劣化。在一些方面，在晶体管制造工艺流程的后期形成高迁移率晶体管沟道层(例如，III-V层、Ge层或其他高迁移率层)和/或高迁移率SBH层，以降低高迁移率材料暴露给在半导体器件(例如，FinFET器件)的各个制造阶段期间出现的高热预算工艺。在一些实施例中，覆盖层可以可选地形成在高迁移率晶体管沟道层和/或高迁移率SBH层上方，例如，以防止层的脱气。具体地，本发明的各个实施例有利地防止和/或保护高迁移率材料层免受高温处理引起的损坏，从而使得高温工艺明显降低对用于器件制造的高迁移率材料的质量的影响。
本文中描述的各个实施例提供了超过现有技术的若干优势。应理解，在本文中不需讨论所有的优势，在所有的实施例中无需特定优势，并且其他实施例可以提供不同的优势。例如，本文中讨论的实施例包括用于防止高迁移率材料暴露于高热预算工艺的方法，从而最小化这种材料在暴露于高温之后的劣化。在一些实施例中，在晶体管制造工艺流程的后期形成高迁移率晶体管沟道层，以降低高迁移率沟道层暴露给在各个制造阶段期间出现的高热预算工艺。在一些实例中，也可以在晶体管制造的后期形成高迁移率SBH层，以防止SBH层暴露给高温。在一些情况下，在晶体管制造工艺流程的后期形成高迁移率晶体管沟道层和高迁移率SBH层。覆盖层也可以形成在高迁移率晶体管沟道层和/或高迁移率SBH层上方，例如，以防止层的脱气。总之，本文中描述的方法和器件防止高迁移率材料暴露给高热预算工艺。
因此，本发明的一个实施例描述了用于制造半导体器件(例如，FinFET 器件)的方法，具体地，用于防止高迁移率材料暴露给高温工艺。在一些实施例中，该方法包括提供具有从衬底延伸的鳍的衬底。在各个实施例中，在鳍中形成源极区和漏极区。可以对具有鳍的衬底实施一个或多个高温工艺(例如，注入物退火、电介质退火和/或间隔件沉积)。例如，在鳍中形成源极区和漏极区之后，而在实施一个或多个高温工艺之后的一些实例中，在鳍的沟道区中或源极区和漏极区上形成迁移率大于硅的材料(例如，高迁移率材料)。
在另一个实施例中，讨论了一种方法，其中，提供了包括从衬底延伸的至少一个鳍的衬底。在各个实施例中，该至少一个鳍包括伪沟道和源极/ 漏极区，并且在伪沟道上方形成伪栅叠件。在一些实施例中，在包括鳍的衬底上形成第一层间介电(ILD)层。说明性地，平坦化第一ILD层以暴露伪栅叠件。在一些实施例中，在平坦化第一ILD层之后，去除(例如，蚀刻)伪栅叠件和伪沟道以在鳍中形成凹槽，以及在凹槽中形成材料(例如，高迁移率材料)，其中，该凹槽可以包括FinFET沟道区。在一些实施例中，在再生长高迁移率材料沟道区之后，在源极/漏极区上面的第二ILD 层内形成接触开口，并且在源极/漏极区上方形成低肖特基势垒高度(SBH) 材料。
在又另一实施例中，讨论了半导体器件，该半导体器件包括具有鳍的衬底、在鳍的第一区域上方形成的栅叠件、以及邻接栅叠件的侧壁形成的间隔件。此外，在一些实施例中，间隔件形成在鳍的邻近第一区域设置并且与第一区域交界的第二区域上方。在一些实施例中，第一区域包括第一材料，而第二区域包括与第一材料不同的第二材料。在一些实例中，第一材料是外延再生长的高迁移率材料。同样地，在一些实例中，第一材料具有比第二材料更高的迁移率。在一些实施例中，鳍还包括源极区和漏极区，其中，源极区和漏极区还包括形成在源极区和漏极区上方的低肖特基势垒高度(SBH)层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在本文中可以对其做出多种变化、替换以及改变。

Claims (17)

1.一种制造半导体器件的方法，包括：
提供衬底，所述衬底包括从所述衬底延伸的鳍；
在所述鳍中形成源极区和漏极区；
在所述鳍中形成所述源极区和所述漏极区之后，在所述鳍的沟道区中或所述源极区和所述漏极区上形成迁移率大于硅的低肖特基势垒高度(SBH)层；以及
在所述沟道区和所述源极区/所述漏极区中的至少一个内形成迁移率大于硅的第二材料，其中，所述低肖特基势垒高度(SBH)层具有比所述第二材料更高的迁移率。
2.根据权利要求1所述的方法，还包括：
在所述衬底上方沉积介电层；以及
图案化所述介电层以暴露所述源极区和所述漏极区，从而提供至所述源极区和所述漏极区两者的通路；
其中，形成迁移率大于硅的所述低肖特基势垒高度(SBH)层包括在暴露的所述源极区和漏极区上方形成迁移率大于硅的所述低肖特基势垒高度(SBH)层。
3.根据权利要求1所述的方法，其中，所述低肖特基势垒高度(SBH)层包括选自由GaAs层、InxGa1-xAs层和Ni-InAs层组成的组中的至少一个。
4.根据权利要求1所述的方法，其中，所述低肖特基势垒高度(SBH)层降低了源极/漏极接触电阻。
5.根据权利要求1所述的方法，还包括：
在所述鳍中形成所述源极区和所述漏极区之前，在所述鳍的沟道区中形成第一凹槽；
在所述第一凹槽中形成伪沟道材料；
在所述鳍中形成所述源极区和所述漏极区之后，去除所述伪沟道材料以形成第二凹槽。
6.根据权利要求5所述的方法，其中，形成迁移率大于硅的所述低肖特基势垒高度(SBH)层包括在所述鳍的沟道区的第二凹槽中形成迁移率大于硅的所述低肖特基势垒高度(SBH)层。
7.根据权利要求6所述的方法，其中，迁移率大于硅的所述低肖特基势垒高度(SBH)层包括选自由SiGe、应变的Ge、Ge、GaAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和GaInAsP组成的组中的至少一个。
8.根据权利要求1所述的方法，还包括：
在迁移率大于硅的所述第二材料上方形成覆盖层；以及
实施退火工艺，其中，在所述退火工艺期间，所述覆盖层设置在所述沟道区和所述源极区/所述漏极区中的至少一个上。
9.根据权利要求8所述的方法，还包括：
在实施所述退火工艺之后，去除所述覆盖层。
10.一种制造半导体器件的方法，包括：
提供衬底，所述衬底包括从所述衬底延伸的至少一个鳍，其中，所述至少一个鳍包括伪沟道和源极/漏极区，并且在所述伪沟道上方形成伪栅叠件；
在包括所述鳍的所述衬底上沉积第一层间介电(ILD)层；
平坦化所述第一层间介电(ILD)层以暴露所述伪栅叠件；
在平坦化所述第一层间介电(ILD)层之后，去除所述伪栅叠件并且蚀刻所述伪沟道以在所述鳍中形成凹槽；
在所述鳍中的凹槽内形成迁移率大于硅的材料；以及
在所述凹槽中形成所述材料之后，在所述源极/漏极区上方形成迁移率大于硅的低肖特基势垒高度(SBH)材料，其中，所述材料具有比所述低肖特基势垒高度(SBH)材料更高的迁移率。
11.根据权利要求10所述的方法，其中，所述材料包括选自由SiGe、应变的Ge、Ge、GaAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、GaInAsP和它们的组合所组成的组中的迁移率大于硅的至少一种材料。
12.根据权利要求10所述的方法，还包括：
在平坦化所述第一层间介电(ILD)层之前，对所述第一层间介电(ILD)层进行退火。
13.根据权利要求10所述的方法，还包括：
在所述源极/漏极区上方形成所述低肖特基势垒高度(SBH)材料之前，在所述源极/漏极区上面的第二层间介电(ILD)层内形成源极/漏极接触开口。
14.根据权利要求10所述的方法，其中，所述低肖特基势垒高度(SBH)材料包括选自由GaAs、InxGa1-xAs和Ni-InAs组成的组中的至少一种材料。
15.根据权利要求10所述的方法，其中，所述低肖特基势垒高度(SBH)层降低了源极/漏极接触电阻。
16.一种半导体器件，包括：
衬底，所述衬底具有鳍，所述鳍还包括源极区和漏极区，并且所述源极区和所述漏极区还包括在所述源极区和所述漏极区上方形成的低肖特基势垒高度(SBH)层；
栅叠件，形成在所述鳍的第一区域上方；以及
间隔件，邻接所述栅叠件的侧壁形成，所述间隔件形成在所述鳍中邻近所述第一区域设置并且与所述第一区域交界的第二区域上方；
其中，所述第一区域包括迁移率大于硅的第一材料，而所述第二区域包括与所述第一材料不同的迁移率大于硅的第二材料，其中，所述第一材料具有比所述第二材料更高的迁移率。
17.根据权利要求16所述的半导体器件，其中，所述低肖特基势垒高度(SBH)层包括选自由GaAs、InxGa1-xAs和Ni-InAs组成的组中的至少一种材料。
CN201410803085.7A 2014-06-30 2014-12-22 Finfet热保护方法及其相关结构 Active CN105321818B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/319,610 2014-06-30
US14/319,610 US10170332B2 (en) 2014-06-30 2014-06-30 FinFET thermal protection methods and related structures

Publications (2)

Publication Number Publication Date
CN105321818A CN105321818A (zh) 2016-02-10
CN105321818B true CN105321818B (zh) 2019-06-11

Family

ID=54839878

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410803085.7A Active CN105321818B (zh) 2014-06-30 2014-12-22 Finfet热保护方法及其相关结构

Country Status (5)

Country Link
US (1) US10170332B2 (zh)
KR (3) KR20160002305A (zh)
CN (1) CN105321818B (zh)
DE (1) DE102015106608B4 (zh)
TW (1) TWI553740B (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812323B2 (en) * 2014-09-08 2017-11-07 Internaitonal Business Machines Corporation Low external resistance channels in III-V semiconductor devices
US10340133B2 (en) * 2015-07-15 2019-07-02 Mitsubishi Electric Corporation Method for fabricating semiconductor device
US9530696B1 (en) * 2015-10-23 2016-12-27 United Microelectronics Corp. Method of fabricating semiconductor device
CN106684041B (zh) * 2015-11-10 2020-12-08 联华电子股份有限公司 半导体元件及其制作方法
US9805935B2 (en) * 2015-12-31 2017-10-31 International Business Machines Corporation Bottom source/drain silicidation for vertical field-effect transistor (FET)
US10522365B2 (en) * 2016-01-27 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for reducing scratch defects in chemical mechanical planarization
US10438948B2 (en) 2016-01-29 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method and device of preventing merging of resist-protection-oxide (RPO) between adjacent structures
US9508556B1 (en) * 2016-01-29 2016-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating fin field effect transistor and semiconductor device
US9634084B1 (en) * 2016-02-10 2017-04-25 Globalfoundries Inc. Conformal buffer layer in source and drain regions of fin-type transistors
GB2556313B (en) * 2016-02-10 2020-12-23 Flexenable Ltd Semiconductor patterning
US10002867B2 (en) * 2016-03-07 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
US9978833B2 (en) * 2016-03-11 2018-05-22 Samsung Electronics Co., Ltd. Methods for varied strain on nano-scale field effect transistor devices
US10128187B2 (en) 2016-07-11 2018-11-13 Globalfoundries Inc. Integrated circuit structure having gate contact and method of forming same
CN107799421B (zh) * 2016-09-05 2021-04-02 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US10163650B2 (en) * 2016-11-18 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for selective nitride etch
US10453753B2 (en) * 2017-08-31 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Using a metal-containing layer as an etching stop layer and to pattern source/drain regions of a FinFET
DE102018101511B4 (de) * 2017-09-28 2021-03-18 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur Halbleiterverarbeitung zum Bilden einer differenziellen Ätzstoppschicht
US10763104B2 (en) 2017-09-28 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming differential etch stop layer using directional plasma to activate surface on device structure
CN111052392A (zh) 2017-09-28 2020-04-21 英特尔公司 具有非对称源极结构和漏极结构的iii-v族半导体器件
US10431663B2 (en) * 2018-01-10 2019-10-01 Globalfoundries Inc. Method of forming integrated circuit with gate-all-around field effect transistor and the resulting structure
US10431686B1 (en) * 2018-09-10 2019-10-01 Qualcomm Incorporated Integrated circuit (IC) employing a channel structure layout having an active semiconductor channel structure(s) and an isolated neighboring dummy semiconductor channel structure(s) for increased uniformity
CN110957220B (zh) * 2018-09-27 2023-04-25 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10943818B2 (en) 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10825910B1 (en) * 2019-04-17 2020-11-03 Globalfoundries Inc. Shaped gate caps in dielectric-lined openings
CN112151380B (zh) * 2019-06-28 2023-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11189728B2 (en) * 2019-09-05 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11251284B2 (en) * 2019-10-29 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate cutting process and resulting gate structures
US11289584B2 (en) * 2020-04-24 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacer features for multi-gate transistors
US11239325B2 (en) * 2020-04-28 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having backside via and method of fabricating thereof
CN114122106B (zh) * 2021-10-20 2024-04-05 苏州科技大学 一种开路电压连续可调的肖特基结及其制备和应用
TWI825725B (zh) * 2022-03-03 2023-12-11 南亞科技股份有限公司 具有條狀主動區的記憶體元件的製備方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102473642A (zh) * 2009-07-08 2012-05-23 株式会社东芝 半导体装置及其制造方法
CN103035712A (zh) * 2011-10-09 2013-04-10 中国科学院微电子研究所 半导体器件及其制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6383906B1 (en) * 1999-08-19 2002-05-07 Advanced Micro Devices, Inc. Method of forming junction-leakage free metal salicide in a semiconductor wafer with ultra-low silicon consumption
JP3472738B2 (ja) * 1999-12-24 2003-12-02 Ｎｅｃエレクトロニクス株式会社 回路製造方法、半導体装置
TW497120B (en) * 2000-03-06 2002-08-01 Toshiba Corp Transistor, semiconductor device and manufacturing method of semiconductor device
KR100372641B1 (ko) * 2000-06-29 2003-02-17 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 제조방법
US6913959B2 (en) * 2003-06-23 2005-07-05 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device having a MESA structure
US20060166417A1 (en) * 2005-01-27 2006-07-27 International Business Machines Corporation Transistor having high mobility channel and methods
US7525160B2 (en) * 2005-12-27 2009-04-28 Intel Corporation Multigate device with recessed strain regions
JP5326274B2 (ja) * 2007-01-09 2013-10-30 ソニー株式会社 半導体装置および半導体装置の製造方法
US8816391B2 (en) * 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels
US8362568B2 (en) * 2009-08-28 2013-01-29 International Business Machines Corporation Recessed contact for multi-gate FET optimizing series resistance
CN102117750B (zh) * 2009-12-30 2012-08-29 中国科学院微电子研究所 Mosfet结构及其制作方法
US8304319B2 (en) * 2010-07-14 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a disilicide
JP5569243B2 (ja) * 2010-08-09 2014-08-13 ソニー株式会社 半導体装置及びその製造方法
US8415751B2 (en) * 2010-12-30 2013-04-09 Intel Corporation Method to reduce contact resistance of N-channel transistors by using a III-V semiconductor interlayer in source and drain
US9087687B2 (en) 2011-12-23 2015-07-21 International Business Machines Corporation Thin heterostructure channel device
US9171925B2 (en) * 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US8828813B2 (en) * 2012-04-13 2014-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Replacement channels
US8729634B2 (en) * 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
EP2682983B1 (en) * 2012-07-03 2016-08-31 Imec CMOS device comprising silicon and germanium and method for manufacturing thereof
US9224840B2 (en) 2012-07-10 2015-12-29 GlobalFoundries, Inc. Replacement gate FinFET structures with high mobility channel
US8847281B2 (en) * 2012-07-27 2014-09-30 Intel Corporation High mobility strained channels for fin-based transistors
US8785909B2 (en) * 2012-09-27 2014-07-22 Intel Corporation Non-planar semiconductor device having channel region with low band-gap cladding layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102473642A (zh) * 2009-07-08 2012-05-23 株式会社东芝 半导体装置及其制造方法
CN103035712A (zh) * 2011-10-09 2013-04-10 中国科学院微电子研究所 半导体器件及其制造方法

Also Published As

Publication number Publication date
TWI553740B (zh) 2016-10-11
DE102015106608B4 (de) 2023-03-30
KR20160014090A (ko) 2016-02-05
CN105321818A (zh) 2016-02-10
TW201601219A (zh) 2016-01-01
KR20160002305A (ko) 2016-01-07
US20150380558A1 (en) 2015-12-31
KR101827148B1 (ko) 2018-02-07
KR101685872B1 (ko) 2016-12-20
DE102015106608A1 (de) 2015-12-31
US10170332B2 (en) 2019-01-01
KR20160114010A (ko) 2016-10-04

Similar Documents

Publication Publication Date Title
CN105321818B (zh) Finfet热保护方法及其相关结构
US11355611B2 (en) Multi-gate device and method of fabrication thereof
US11367659B2 (en) FinFET channel on oxide structures and related methods
CN105977144B (zh) FinFET沟道的形成方法及其结构
TWI702657B (zh) 鰭狀場效電晶體裝置與其形成方法
US11211295B2 (en) FinFET doping methods and structures thereof
CN105374875B (zh) 包括嵌入式鳍隔离区的多栅极器件结构及其形成方法
US9997631B2 (en) Methods for reducing contact resistance in semiconductors manufacturing process
KR101799636B1 (ko) 핀 구조 전계 효과 트랜지스터 소자용 구조체 및 방법
CN109585373B (zh) 具有可控气隙的finfet结构
KR101919203B1 (ko) 원자 층 증착 방법 및 그에 의한 구조물
US11830928B2 (en) Inner spacer formation in multi-gate transistors
CN105321822A (zh) 用于非平面化合物半导体器件的沟道应变控制
TW202038448A (zh) 半導體裝置
CN104183496A (zh) 鳍式场效应晶体管器件的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant