KR20160114010A - Ｆⅰｎｆｅｔ 열 보호 방법 및 관련 구조물 - Google Patents

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Abstract

고이동도 물질을 고온 프로세스에 대한 노출로부터 보호하는 방법 및 구조물은 적어도 하나의 핀이 연장되는 기판을 마련하는 것을 포함한다. 적어도 하나의 핀은 더미 채널 및 소스/드레인 구역을 포함한다. 더미 채널 위에 더미 게이트 스택이 형성된다. 핀을 포함하는 기판 상에 제1 층간 유전체(ILD) 층이 형성된다. 제1 ILD 층은 더미 게이트 스택을 노출시키도록 평탄화된다. 제1 ILD 층을 평탄화시킨 후에, 더미 게이트 스택과 더미 채널은 리세스를 형성하도록 제거되고, 리세스 내에 고이동도 물질 채널 구역이 형성된다. 고이동도 물질 채널 구역을 형성한 후에, 소스/드레인 구역 위에 놓이는 제2 ILD 층 내에 접촉 개구가 형성되고, 소스/드레인 물질 위에 저 쇼트키 장벽 높이(SBH) 물질이 형성된다.

Description

ＦⅠＮＦＥＴ 열 보호 방법 및 관련 구조물{FINFET THERMAL PROTECTION METHODS AND RELATED STRUCTURES}
본 발명은 FinFET 열 보호 방법 및 관련 구조물에 관한 것이다.
전자 산업에서는, 더 소형화되고 빠르며, 그와 동시에 점점 더 복잡하고 정교한 다수의 기능을 지원할 수 있는 전자 디바이스에 대한 요구가 계속해서 증대되어 왔다. 이에 따라, 반도체 산업에서, 저비용, 고성능, 및 저전력의 집적 회로(IC; integrated circuit)를 제조하는 추세가 계속되고 있다. 지금까지, 이러한 목적들은 IC 치수(예컨대, 최소 피처 크기)를 축소하여 생산 효율을 향상시키고 관련 비용을 저감시킴으로써 많은 부분에 있어서 달성되었다. 그러나, 그러한 축소는 또한 반도체 제조 프로세스에 복잡성의 증가를 도입하였다. 따라서, 반도체 IC 및 디바이스에서의 계속적인 발전의 실현은 반도체 제조 프로세스 및 기술에 있어서 유사한 발전을 요청하고 있다.
최근, 게이트 채널 커플링을 증가시킴으로써 게이트 제어를 향상시키고, OFF 상태 전류를 감소시키며, 단채널 효과(SCE; short-channel effect)를 감소시키려는 노력으로 다중 게이트 디바이스가 도입되었다. 그렇게 도입된 한가지 다중 게이트 디바이스는 핀 전계 효과 트랜지스터(FinFET; fin field-effect transistor)이다. FinFET는 FinFET가 형성되어 있는 기판으로부터 연장되고 FET 채널을 형성하도록 사용되는 핀형 구조물로부터 그 명칭을 받는다. FinFET는 종래의 상보적인 금속 산화물 반도체(CMOS; complementary metal-oxide-semiconductor) 프로세스와 호환되고 그 3차원 구조물은 게이트 제어를 유지하고 SCE를 경감시키면서 FinFET을 공격적으로 축소되게 한다. 게다가, 고이동도 물질이 연구중에 있다. 그러나, 기존의 반도체 프로세스 플로우는 프로세스 플로우에 걸쳐서 다양한 단계 중에, 예컨대 고이동도 물질에 악영향을 미칠 수 있는 산화물 어닐링 중에, 실리콘 질화물 퇴적 중에, 또는 도펀트 확산 및 활성화 어닐링 중에 고온 처리를 필요로 한다. 특히, 고이동도 물질은 통상적인 반도체 처리 중에 조우하는 고온에서 열적 안정성을 유지할 수 없고, 이에 따라 고이동도 물질의 열화 뿐만 아니라 디바이스 성능의 열화를 초래한다. 따라서, 기존의 기법은 모든 면에서 전체적으로 만족감을 입증하지 못했다.
따라서, 본 개시의 실시예들 중 하나는 반도체 디바이스(예컨대, FinFET 디바이스)를 제조하고, 특히 고온 프로세스에 대한 노출로부터 고이동도 물질을 보호하는 방법을 설명한다. 몇몇 실시예에서, 방법은 기판으로부터 연장되는 핀을 갖는 기판을 마련하는 것을 포함한다. 다양한 실시예에서, 핀에 소스 구역 및 드레인 구역이 형성된다. 핀을 갖는 기판 상에 하나 이상의 고온 프로세스(예컨대, 임플란트 어닐링, 유전체 어닐링, 및/또는 스페이서 증착)이 수행될 수 있다. 일례로서, 핀에 소스 및 드레인 구역을 형성한 후에, 그리고 몇몇의 예에서, 하나 이상의 고온 프로세스를 수행한 후에, 핀의 채널 구역에 또는 소스 및 드레인 구역 상에 실리콘보다 큰 이동도를 갖는 물질(예컨대, 고이동도 물질)이 형성된다.
다른 실시예에서, 적어도 하나의 핀이 연장되는 기판을 마련하는 방법이 논의된다. 다양한 실시예에서, 적어도 하나의 핀은 더미 채널 및 소스/드레인 구역을 포함하고, 더미 채널 위에 더미 게이트 스택이 형성된다. 몇몇 실시예에서, 핀을 포함하는 기판 상에 제1 층간 유전체(ILD; inter-layer dielectric) 층이 형성된다. 예시적으로, 제1 ILD 층은 더미 게이트 스택을 노출시키도록 평탄화된다. 몇몇 실시예에서, 제1 ILD 층을 평탄화시킨 후에, 더미 게이트 스택 및 더미 채널이 제거되어(예컨대, 에칭되어) 핀에 리세스를 형성하고, 리세스 내에 물질(예컨대, 고이동도 물질)이 형성되며, 리세스는 FinFET 채널 구역을 포함할 수 있다. 몇몇 실시예에서, 고이동도 물질 채널 구역을 재성장시킨 후에, 소스/드레인 구역 위에 놓이는 제1 ILD 층 내에 접촉 개구가 형성되고, 소스/드레인 구역 위에 저 쇼트키 장벽 높이(SBH) 물질이 형성된다.
또 다른 실시예에서, 핀을 갖는 기판, 핀의 제1 구역 위에 형성되는 게이트 스택, 및 게이트 스택의 측벽에 접하도록 형성되는 스페이서를 포함하는 반도체 디바이스가 논의된다. 게다가, 몇몇 실시예에서, 스페이서는 제1 구역에 인접하고 제1 구역과 접속하도록 배치되는 핀의 제2 구역 위에 형성된다. 몇몇 실시예에서, 제1 구역은 제1 물질을 포함하고 제2 구역은 제1 물질과 상이한 제2 물질을 포함한다. 몇몇의 예에서, 제1 물질은 에피택셜 성장된 고이동도 물질이다. 따라서, 몇몇의 예에서, 제1 물질은 제2 물질보다 높은 이동도를 갖는다. 몇몇 실시예에서, 핀은 소스 구역과 드레인 구역을 포함하고, 소스 및 드레인 구역은 소스 및 드레인 구역 위에 형성되는 저 쇼트키 장벽 높이(SBH) 층을 더 포함한다.
본 명세서에 설명되는 방법 및 디바이스는 높은 열적 버짓의 프로세스에 대한 노출로부터 고이동도 물질을 보호하는 것을 제공한다.
본 개시의 양태들은 첨부 도면과 함께 읽을 때에 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준적 실시에 따라, 다양한 피처들은 실척으로 도시되지 않는 점을 강조한다. 사실상, 다양한 피처들의 치수는 논의의 명확도를 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시의 하나 이상의 양태에 따른 FinFET 디바이스의 실시예의 사시도이다.
도 2는 본 개시의 하나 이상의 양태에 따른 FinFET 디바이스를 제조하는 방법의 플로우 차트이다.
도 3 내지 도 21은 도 2의 방법의 하나 이상의 단계에 대응하는 FinFET 디바이스의 실시예의 단면도를 도시한다.
도 3a 내지 도 21a는 도 1의 단면 AA'와 실질적으로 유사한 단면도를 따라 제공된다.
도 3b 내지 도 21b는 도 1의 단면 BB'와 실질적으로 유사한 단면도를 따라 제공된다.
이하의 개시는 본 주제의 상이한 피처들을 실시하기 위한 많은 상이한 실시예, 즉 예를 제공한다. 구성요소 및 구조의 특정한 예는 본 개시를 간소화하도록 아래에서 설명된다. 물론, 이들은 단지 예일 뿐이고 한정하도록 의도되지 않는다. 예컨대, 아래의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은 제1 및 제2 피처가 직접적인 접촉 상태로 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 제1 및 제2 피처 사이에 추가의 피처가 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간소화 및 명확도를 위한 것이고 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 자체가 결정하지 않는다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같이 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 외에 사용 또는 작동 시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향(90도 또는 다른 배향으로 회전)될 수 있고, 본 명세서에 사용되는 공간적으로 상대적인 기술어는 이에 따라 마찬가지로 해석될 수 있다.
*또한, 본 개시는 본 명세서에서 FinFET 디바이스로서 지칭되는 다중 게이트 트랜지스터 또는 핀형 다중 게이트 트랜지스터의 형태의 실시예를 제공한다는 것을 강조한다. 그러한 디바이스는 P형 금속 산화물 반도체 FinFET 디바이스 또는 N형 금속 산화물 반도체 FinFET 디바이스를 포함할 수 있다. FinFET 디바이스는 이중 게이트 디바이스, 삼중 게이트 디바이스, 벌크 디바이스, 실리콘 온 절연체(SOI; silicon-on-insulator) 디바이스, 및/또는 기타 구성일 수 있다. 당업자라면 본 개시의 양태로부터 유익한 반도체 디바이스의 다른 실시예를 인지할 수 있다. 예컨대, 본 명세서에 설명된 몇몇 실시예는 또한 게이트 올 어라운드(GAA; gate-all-around) 디바이스, 오메가 게이트(Ω-gate) 디바이스, 또는 Pi 게이트(Π-gate) 디바이스에 적용될 수 있다.
도 1에 FinFET 디바이스(100)가 예시되어 있다. FinFET 디바이스(100)는 하나 이상의 핀 기반 다중 게이트 전계 효과 트랜지스터(FET)를 포함한다. FinFET 디바이스(100)는 기판(102), 기판(102)으로부터 연장되는 적어도 하나의 핀 요소(104), 격리 구역(106), 및 핀 요소(104) 상에 그리고 핀 요소(104) 둘레에 배치되는 게이트 구조물(108)을 포함한다. 기판(102)은 실리콘 기판 등의 반도체 기판일 수 있다. 기판은 반도체 기판 상에 형성되는 도전층 또는 절연층을 비롯하여 다양한 층을 포함할 수 있다. 기판은 당업계에 공지된 바와 같이 설계 요건에 따라 다양한 도핑 구성을 포함할 수 있다. 기판은 또한 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드 등의 다른 반도체를 포함할 수 있다. 대안적으로, 기판은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 몇몇 실시예에서, 기판은 에피텍셜층(epi-층)을 포함할 수 있고, 기판은 성능 향상을 위해 스트레인을 받을 수 있고, 기판은 실리콘 온 절연체(SOI) 구조물을 포함할 수 있으며, 및/또는 기판은 다른 적절한 강화 피처를 가질 수 있다.
기판(102)과 같이 핀 요소(104)는 실리콘 또는 게르마늄 등의 다른 원소 반소체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP를 비롯한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 핀(104)은 포토리소그래피 및 에칭 프로세스를 비롯하여 적절한 프로세스를 이용하여 제조될 수 있다. 포토리소그래피 프로세스는 기판 위에(예컨대, 실리콘층 상에) 놓이는 포토레지스트층(레지스트)를 형성하고, 레지스트를 패턴에 노출시키며, 노출후 소성 프로세스를 수행하고, 레지스트를 현상하여 레지스트를 포함하는 마스킹 요소를 형성하는 것을 포함할 수 있다. 몇몇 실시예에서, 마스킹 요소를 형성하도록 레지스트를 패터닝하는 것은 전자빔(e-빔) 리소그래피 프로세스를 이용하여 수행될 수 있다. 이어서, 마스킹 요소는 에칭 프로세스가 실리콘층에 리세스를 형성하는 동안에 기판의 구역들을 보호하는 데에 사용됨으로써 연장 핀(104)을 남겨 둘 수 있다. 리세스는 건식 에칭(예컨대, 화학적 산화물 제거), 습식 에칭 및/또는 기타 적절한 프로세스를 이용하여 에칭될 수 있다. 기판(102) 상에 핀(104)을 형성하는 방법의 다수의 다른 실시예가 또한 사용될 수 있다.
복수 개의 핀(104) 각각은 소스 구역(105)과 드레인 구역(107)을 포함하고, 소스/드레인 구역(105, 107)은 핀(104) 내에 및/또는 핀 상에 형성되고, 및/또는 핀을 둘러싼다. 소스/드레인 구역(105, 107)은 핀(104) 위에서 에피텍셜 성장될 수 있다. 몇몇 실시예에서, 저(low) 쇼트키 장벽 높이(SBH; Schottky barrier height) 물질의 하나 이상의 층이 소스/드레인 접촉 저항을 감소시키도록 소스/드레인 구역(105, 107) 위에 형성된다. 몇몇의 예에서, 저 SBH 물질은 GaAs, InxGa1 -xAs, Ni-InAs 등의 III-V족 물질 및/또는 기타 적절한 물질을 포함한다. 트랜지스터의 채널 구역은 핀(104) 내에 배치되어, 도 1의 단면 BB'에 의해 획정되는 평면에 대해 실질적으로 평행한 평면을 따라 게이트 구조물(108) 아래에 놓인다. 몇몇의 예에서, 핀의 채널 구역은 게르마늄 등의 고이동도 물질 뿐만 아니라 전술한 화합물 반도체 또는 합금 반도체 중 임의의 반도체 및/또는 이들의 조합을 포함한다. 고이동도 물질은 실리콘보다 큰 전자 이동도를 갖는 물질을 포함한다. 예컨대, 실온(300 K)에서 대략 1350 cm2/V-s의 고유 전자 이동도와 대략 480 cm2/V-s의 홀 이동도를 갖는 Si보다 높다.
격리 구역(106)은 얕은 트렌치 격리(STI; shallow trench isolation) 피처일 수 있다. 대안적으로, 전계 산화물, LOCOS 피처, 및/또는 다른 적절한 격리 피처가 기판(102) 상에 및/또는 기판 내에 실시될 수 있다. 격리 구역(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG; fluorine-doped silicate glass), 로우 k 유전체, 이들의 조합, 및/또는 당업계에 공지된 다른 적절한 물질로 구성될 수 있다. 실시예에서, 격리 구조물은 STI 피처이고 기판(102)에서 트렌치를 에칭함으로써 형성된다. 이어서, 트렌치는 격리 물질로 충전될 수 있고, 화학적 기계적 폴리싱(CMP; chemical mechanical polishing) 프로세스가 이어진다. 그러나, 다른 실시예가 가능하다. 몇몇 실시예에서, 격리 구역(106)은 예컨대 하나 이상의 라이닝층을 갖는 다층 구조를 포함할 수 있다.
게이트 구조물(108)은 핀(104)의 채널 구역 위에 형성되는 계면층(110), 계면층(110) 위에 형성되는 게이트 유전체층(112), 및 게이트 유전체층(112) 위에 형성되는 금속층(114)을 갖는 게이트 스택을 포함한다. 계면층(110)은 실리콘 산화물층(SiO2) 또는 실리콘 산질화물(SiON) 등의 유전체 물질을 포함할 수 있다. 계면층(110)은 화학적 산화, 열적 산화, 원자층 증착(ALD; atomic layer deposition), 화학적 기상 증착(CVD; chemical vapor deposition), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 유전체층(112)은 하프늄 산화물(HfO2) 등의 하이 k 유전체층을 포함할 수 있다. 대안적으로, 하이 k 유전체층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합, 또는 다른 적절한 물질과 같은 하이 k 유전체층을 포함할 수 있다. 또 다른 실시예에서, 게이트 유전체층은 이산화실리콘 또는 다른 적절한 유전체를 포함할 수 있다. 유전체층은 ALD, 물리적 기상 증착(PVD), 산화, 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 금속층(114)은 W, TiN, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, Ni, 이들의 조합, 및/또는 다른 적절한 조성물과 같은 도전층을 포함할 수 있다. 몇몇 실시예에서, 금속층(114)은 N형 FinFET를 위한 제1 금속 물질과 P형 FinFET를 위한 제2 금속 물질을 포함할 수 있다. 따라서, FinFET 디바이스(100)는 이중 일함수 금속 게이트 구성을 포함할 수 있다. 예컨대, 제1 금속 물질(예컨대, N형 디바이스용)은 기판 도전 밴드의 일함수와 실질적으로 정렬되거나, 또는 핀(104)의 채널 구역의 도전 밴드의 일함수와 적어도 실질적으로 정렬되는 일함수를 갖는 금속을 포함할 수 있다. 유사하게, 예컨대, 제2 금속 물질(예컨대, P형 디바이스용)은 기판 원자가 밴드(substrate valence band)의 일함수와 실질적으로 정렬되거나, 또는 핀(104)의 채널 구역의 원자가 밴드의 일함수와 적어도 실질적으로 정렬되는 일함수를 갖는 금속을 포함할 수 있다. 따라서, 금속층(114)은 N형 및 P형 FinFET 디바이스(100) 모두를 비롯하여 FinFET 디바이스(100)용의 게이트 전극을 제공할 수 있다. 몇몇 실시예에서, 금속층(114)은 대안적으로 폴리실리콘층을 포함할 수 있다. 금속층(114)은 PVD, CVD, 전자 빔(e-빔) 증발, 및/또는 다른 적절한 프로세스를 이용하여 형성될 수 있다. 몇몇 실시예에서, 측벽 스페이서가 게이트 구조물(108)의 측벽 상에 형성된다. 측벽 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다.
예컨대, 실리콘 채널 대체물로서 고이동도 물질의 사용은 실리콘에 비해 높은 고유 전자 및/또는 홀 이동도로 인해 상당한 관심을 얻었다. 높은 고유 이동도를 갖는 물질을 이용하는 이점은 보다 높은 디바이스 구동 전류, 감소된 고유 딜레이, 개선된 높은 주파수 성능(예컨대, 무선 주파수 용례를 위한)뿐만 아니라 당업계에 공지된 다른 이점을 포함한다. 전술한 바와 같이, 고이동도 물질(예컨대, III-V족 반도체 물질)은 또한 소스/드레인 반도체 물질과 소스/드레인 접촉 금속 사이에 저 SBH층을 제공하도록 트랜지스터 소스/드레인 구역(105, 107)에 사용됨으로써, 소스/드레인 접촉 저항을 감소시킬 수 있다.
고이동도 물질을 이용하는 데에 명백한 이점이 있지만, 기존의 반도체 프로세스 플로우는 고이동도 물질에 악영향을 미칠 수 있는, 산화물 어닐링, 실리콘 질화물 증착 중에, 및/또는 도펀트 확산 및 활성화 어닐링 중에와 같이 반도체 디바이스의 제조에 걸쳐 다양한 단계들 중에 높은 열적 버짓(thermal budget)을 채용한다. "열적 버짓"이라는 용어는 본 명세서에 사용되는 바와 같이, (예컨대, 고온 프로세스 중에 반도체 웨이퍼로) 전달된 열 에너지의 양을 규정하고 온도(예컨대, 켈빈 온도 단위)와 시간(예컨대, 초 단위)의 곱으로서 제공된다. 예컨대, 도펀트 재분배 또는 전자 이동을 방지하도록 낮은 열적 버짓의 프로세스가 바람직하다. 더욱이, 통상적인 반도체 처리 중에 조우하는 고온에서 일부 고이동도 물질의 열적 불안정성은 스트레인드(strained) 층의 이완(예컨대, 스트레인드 Ge층의 이완), 증가된 표면 거칠기, 불일치 전위(misfit dislocation)의 형성, 및/또는 다른 열화 메카니즘을 초래할 수 있고, 이는 다시 증가된 캐리어 산란, 증가된 저항, 보다 낮은 이동도, 및 열화된 트랜지스터 성능을 발생시킬 수 있다. 본 명세서에 사용되는 바와 같이, "고온"이라는 용어는 약 550℃보다 높은 온도를 지칭하고, 그러한 온도는 전술한 바와 같이 고이동도 물질의 열적 불안정성 및 관련된 열화를 초래할 수 있다. 따라서, 본 명세서에 설명된 다양한 실시예는 고온(예컨대, 약 550℃보다 큰 온도)의 반도체 프로세스에 대한 고이동도 물질의 노출을 보호 및/또는 회피하는 방법을 제공한다.
본 개시의 실시예는 기존의 기술에 비해 이점을 제공하지만, 다른 실시예가 상이한 이점을 제공할 수 있고, 모든 이점이 본 명세서에서 반드시 논의되지 않으며, 특정한 이점이 모든 실시예에 요구되지 않다는 것이 이해된다. 예컨대, 본 명세서에 논의되는 실시예는 고이동도 물질을 높은 열적 버짓의 프로세스에 대한 노출로부터 보호하여 그러한 물질의 열화를 최소화하는 방법 및 시스템을 포함한다. 몇몇 실시예에서, 고이동도 트랜지스터 채널층(예컨대, III-V족 층, Ge 층, SiGex 층, 또는 다른 고이동도 층)이 트랜지스터 제조 프로세스 플로우의 나중 단계에서 형성되어, 다양한 제조 단계들 중에 조우하는 높은 열적 버짓의 프로세스에 대한 고이동도 채널층의 노출을 감소시킨다. 몇몇의 예에서, 고이동도 SBH 층이 트랜지스터 제조의 나중 단계에 형성되어, 고온에 대한 SBH 층의 노출을 방지한다. 또 다른 예에서, 고이동도 트랜지스터 채널과 고이동도 SBH 층 모두가 트랜지스터 제조 프로세스 플로우의 나중 단계에 형성된다. 대안적으로, 몇몇 실시예에서, 예컨대 층의 아웃개싱(outgassing)을 방지하도록 고이동도 트랜지스터 채널층 및/또는 고이동도 SBH 층의 위에 캡핑층이 형성될 수 있다. 몇몇 실시예에서, 캡핑층은 Si 층, 유전체층(예컨대, SiO2), 질화물층(예컨대, Si3N4), 및/또는 다른 적절한 물질을 포함할 수 있다. 다양한 실시예에서, 캡핑층은 현장 내 또는 현장 외 프로세스에 의해 형성될 수 있다. 이하, 도 2를 참조하면, FinFET 디바이스를 포함하는 반도체 디바이스를 제조하는 방법(200)이 예시되어 있다. 방법(200)은 높은 열적 버짓의 프로세스에 대한 노출로부터 고이동도 물질을 보호하기 위한 방법을 비롯하여 핀 기반 반도체 디바이스를 실시하는 데에 사용될 수 있다. 몇몇 실시예에서, 방법(200)은 도 1을 참조하여 전술한 디바이스(100)를 제조하는 데에 사용될 수 있다. 따라서, 전술한 하나 이상의 양태가 또한 방법(200)에 적용될 수 있다. 게다가, 도 3 내지 도 21은 도 2의 방법(200)의 하나 이상의 단계에 따라 제조된 예시적인 디바이스(300)의 단면도이다.
방법(200) 및/또는 반도체 디바이스(300)의 일부는 널리 공지된 상보적인 금속 산화물 반도체(CMOS) 기술의 프로세스 플로우에 의해 제조되므로, 몇몇 프로세스는 본 명세서에 간략하게만 설명된다. 또한, 반도체 디바이스(300)는 추가 트랜지스터, 양극 결합 트랜지스터, 레지스터, 캐패시터, 다이오드, 퓨즈 등과 같은 다양한 다른 디바이스 및 피처를 포함할 수 있지만, 본 개시의 발명 개념의 보다 양호한 이해를 의해 단순화된다. 또한, 몇몇 실시예에서, 반도체 디바이스(300)는 상호 연결될 수 있는 복수 개의 반도체 디바이스(예컨대, 트랜지스터)를 포함한다.
디바이스(300)는 정적 랜덤 액세스 메모리(SRAM) 및/또는 다른 로직 회로, 레지스터, 캐패시터, 및 인덕터 등의 패시브 구성요소, 및 P채널 전계 효과 트랜지스터(PFET), N채널 FET(NFET), 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보적인 금속 산화물 반도체(CMOS) 트랜지스터, 양극 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 메모리 셀, 및/또는 이들 조합을 포함하는 액티브 구성요소를 포함할 수 있는, 집적 회로, 또는 그 일부의 처리 중에 제조되는 중간 디바이스일 수 있다.
이하, 도 3a/3b의 예를 참조하면, 반도체 기판(102), 반도체 기판(102) 위에 형성되는 제1 유전체층(302), 및 제1 유전체층(302) 위에 형성되는 제2 유전체층(304)이 예시되어 있다. 몇몇 실시예에서, 제1 유전체층(302)은 인접한 층들 사이에 버퍼층으로서 사용될 수 있는 패드 산화물 층(예컨대, SiO2)을 포함한다. 몇몇 실시예에서, 제1 유전체층(302)은 열적 성장된 산화물, CVD 증착된 산화물, 및/또는 ALD 증착된 산화물을 포함한다. 일례로서, 제1 유전체층(302)은 대략 5 nm 내지 대략 40 nm의 두께를 가질 수 있다. 몇몇 실시예에서, 제2 유전체층(304)은 패드 질화물 층(예컨대, Si3N4)을 포함한다. 제2 유전체층(304)은 CVD 또는 다른 적절한 기법에 의해 증착될 수 있고, 몇몇의 예에서 제2 유전체층(304)은 대략 20 nm 내지 대략 160 nm의 두께를 가질 수 있다.
도 4a/4b, 5a/5b, 6a/6b, 및/또는 7a/7b를 참조하면, 핀을 형성하고 유전체 피처를 개재하는 실시예가 예시되어 있다. 이들 프로세스 단계들은 단지 예시적이고 아래의 청구범위에 특별하게 기재된 것 이상을 제한하도록 의도되지 않는다. 예컨대, 기판에서 핀 및/또는 유전체 피처를 형성하는 다른 방법이 당업자에 의해 인지될 것이다. 실시예에서, 핀(104)이 기판(102)에서 패터닝되고 에칭된다. 핀(104)은 전술한 바와 같이, 포토리소그래피 또는 e빔 리소그래피에 의해 패터닝되고, 이어서 건식 에칭(예컨대, RIE, ICP), 습식 에칭, 또는 다른 적절한 프로세스를 이용하여 에칭이 수행된다. 에칭 프로세스는 기판(102)으로부터 연장되는 복수 개의 핀(104) 뿐만 아니라 핀(104)들 사이에 배치되는 트렌치(402)를 형성한다. 트렌치(402)는 나중에 STI 격리 구역(106; 도 1) 등의 격리 구역을 형성하도록 사용된다. 도 5a/5b를 참조하면, 유전체(502)가 기판(102) 위에 증착됨으로써, 트렌치(402)를 유전체(502)로 채운다. 몇몇 실시예에서, 유전체(502)는 SiO2 실리콘 질화물, 실리콘 산질화물, 다른 적절한 물질, 또는 그 조합을 포함한다. 유전체(502)는 CVD, ALD, PVD, 또는 다른 적절한 프로세스에 의해 증착될 수 있다. 몇몇 실시예에서, 유전체(502)는 유전체(502)의 품질을 향상시키도록 약 1000℃ 또는 그 이상의 온도에서 어닐링된다. 도 6a/6b에 도시된 바와 같이, 화학적 기계적 폴리싱(CMP) 프로세스가 수행되어 여분의 유전체(502) 물질을 제거하고 반도체 디바이스(300)의 상부면을 평탄화시킴으로써, 격리 구역[예컨대, 격리 구역(106)]을 형성할 수 있다. 몇몇 실시예에서, 격리 구역은 핀 활성 구역[예컨대, 핀(104)]을 격리시키도록 구성된다. 몇몇 실시예에서, 핀[104; 예컨대, 유전체(502)로 구성됨]들에 개재된 격리 구역(106)은 예컨대 하나 이상의 라이너층을 갖는 다층 구조물을 더 포함할 수 있다.
도 7a/7b를 참조하면, 질화물층(304)과 산화물층(302)(도 6a/6b로부터)은 예컨대 적절한 에칭 프로세스(예컨대, 건식 또는 습식 에칭)를 이용함으로써 제거된다. 몇몇 실시예에서, CMP 프로세스는 제2 유전체층(304), 제1 유전체층(302)을 제거하고, 반도체 디바이스(300)의 상부면을 평탄화하도록 수행될 수 있다. 몇몇 실시예에서, 제2 유전체층(304)의 제거 후에, 그리고 제1 유전체층(302)의 제거 전에, 예컨대 이온 주입 프로세스를 이용하고 적절한 N형 또는 P형 도펀트를 채용하여 웰 주입(well implant)이 수행될 수 있다. 몇몇 실시예에서, N형 도펀트는 비소, 인, 안티몬, 또는 N형 도너 물질을 포함한다. 몇몇 실시예에서, P형 도펀트는 붕소, 알루미늄, 갈륨, 인듐, 또는 다른 P형 억셉터 물질을 포함한다. 몇몇 실시예에서, 유사한 N형 또는 P형 도펀트는 핀(104)을 통해 펀치 스루 방지(APT; anti-punch through) 이온 주입을 수행하도록 사용될 수 있다. 그러한 APT 주입은 문턱값 이하 소스 대 드레인 누출 뿐만 아니라 드레인 유기 장벽 감소(DIBL; drain induced barrier lowering)를 저감시키는 데에 일조할 수 있다. 몇몇 실시예에서, 문턱 전압(Vt) 조절 주입, 할로 주입, 또는 다른 적절한 주입 등의 다른 이온 주입 프로세스가 또한 수행될 수 있다. 이온 주입 프로세스 후에, 반도체 디바이스(300)는 결함을 제거하고 도펀트를 활성화시키도록(즉, 도펀트를 치환 장소에 배치하도록) 예컨대 대략 800℃보다 큰 고온 어닐링을 받을 수 있다.
따라서, 블럭(202)은 복수 개의 핀을 갖고 유전체 격리 피처를 개재하는 기판을 제공한다. 도 3 내지 도 7은 이들 요소를 제조하는 방법의 일 실시예를 예시하지만 다른 적절한 방법이 본 개시의 범위 내에서 가능할 수 있다.
방법(200)의 몇몇 실시예에서, 예컨대 고이동도 트랜지스터 채널층(예컨대, III-V족 층, Ge 층, 또는 다른 고이동도 층)이 반도체 디바이스(300) 제조 프로세스 플로우의 나중 단계에서 형성될 때에, 방법(200)은 더미 채널이 형성되는 블럭(204)으로 진행한다. 몇몇의 예에서, 후술되는 바와 같이, [예컨대, 기판(102)의 물질과 동일한] 핀(104)을 형성하도록 사용되는 원래의 물질이 반도체 디바이스(300)의 제조 프로세스 플로우 전체에 걸쳐서 유지될 때에, 방법(200)은 블럭(205)으로 바로 진행할 수 있다.
실시예에서, 방법(200)은 더미 채널이 핀 구조물에 형성되는 블럭(204)으로 진행한다. 일반적으로, 본 명세서에 사용되는 바와 같이, 더미 채널 등의 "더미" 구조물은 (예컨대, 채널, 게이트, 및/또는 다른 구조물의 물리적 치수를 시뮬레이션하는 것과 같이) 다른 구조물의 물리적 특성을 시뮬레이션하도록 사용되고, 최종 제조된 디바이스에서 작동 불가능한 회로인(즉, 회로 전류 유동로의 부분이 아닌) 구조물을 지칭하는 것으로 이해해야 한다. 다양한 실시예에서, "더미" 구조물은 단일층 또는 다층의 조합을 포함할 수 있다. 도 8a/8b 및 9a/9b의 예를 참조하면, 더미 채널을 형성하는 실시예가 예시되어 있다. 도 8a/8b에 예시된 바와 같이, 핀(104)의 상부가 리세싱되어, 리세싱된 핀(104A)을 초래한다. 리세싱 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 및/또는 이들의 조합을 포함할 수 있다. 각 핀(104)에 사용되는 반도체 물질의 종류에 따라, 모든 핀(104)의 리세싱이 동시에 수행될 수 있거나, [예컨대, 핀 그룹(802)의] 일부 핀(104)이 하나의 프로세스 단계에서 리세싱될 수 있고, [예컨대, 핀 그룹(804)의] 다른 핀(104)이 다른 프로세스 단계에서 리세싱될 수 있다. 몇몇 실시예에서, 예컨대 모든 핀(104)이 동일한 타입의 반도체 물질을 포함한다면, 모든 핀(104)이 동시에 리세싱될 수 있다. 몇몇의 예에서, 핀 그룹(802)은 N형 핀 물질(즉, N형 채널 물질)을 포함할 수 있고, 핀 그룹(804)은 P형 핀 물질(즉, P형 채널 물질)을 포함할 수 있다. 다른 실시예에서, 각각의 핀 그룹(802, 804)은 별개의 프로세스 단계들을 이용하여 리세싱될 수 있다. 예컨대, 다른 핀 그룹이 리세싱되는 동안에 마스킹층이 하나의 핀 그룹(802, 804) 위에 형성될 수 있다. 몇몇의 예에서, 상이한 타입의 핀 물질(즉, 채널 물질)을 포함하더라도 핀 그룹(802, 804) 모두가 동시에 리세싱될 수 있다. 몇몇 실시예에서, N형 채널 물질은 Si 또는 다른 기판 물질 및/또는 전술한 고이동도 물질을 포함한다. 몇몇 실시예에서, P형 채널 재료는 SiGe, 스트레인드 Ge, Ge, 또는 다른 기판 물질 및/또는 전술한 고이동도 물질을 포함한다.
방법(200)의 블럭(204)의 예를 계속하고, 이하 도 9a/9b를 참조하면, 더미 채널(902)이 리세싱된 핀(104A)의 단부 위에 형성되어, 핀(104B)을 초래한다. 몇몇 실시예에서, 더미 채널(902)은 Si1 - xGex 층을 포함하고, 여기서 게르마늄 함량 'x'는 대략 0%(순수 실리콘) 내지 대략 100%(순수 게르마늄)의 범위일 수 있다. 그러나, 몇몇의 예에서, [예컨대, 기판(102)에 대해 위에서 열거된] 다른 물질이 더미 채널(902)에 사용될 수 있다. 몇몇 실시예에서, 더미 채널(902)은 더미 채널(902)이 형성되는 리세싱된 핀(104A)의 조성과 상이한 조성을 갖는 물질을 포함할 수 있다. 몇몇의 예에서, 더미 채널(902)은 더미 채널(902)이 형성되는 리세싱된 핀(104A)의 조성과 동일하거나 유사한 조성을 갖는 물질을 포함할 수 있다. 몇몇 실시예에서, 더미 채널은 EPI, CVD, PVD, ALD, 또는 다른 적절한 프로세스를 이용하여 증착된다. 더미 채널(902)은 반도체 디바이스(300)의 처리의 나중 단계에서 최종 채널에 의해 대체될 것이다. 구체적으로, 더미 채널(902)은 아래에서 더 상세하게 논의되는 바와 같이 나중의 제조 단계에서 높은 열적 버짓의 프로세스가 실질적으로 완료된 후에 고이동도 채널 물질에 의해 대체될 것이다.
방법(200)의 실시예에서, 블럭(204)에서 더미 채널의 형성 후에, 방법(200)은 블럭(205)(캡핑층 형성)을 바이패스하고 격리 구역(106)이 리세싱되는 블럭(206)으로 진행할 수 있다. 본 명세서에 설명되는 몇몇 실시예에서, 캡핑층은 유리하게는 고이동도 물질층의 아웃개싱을 경감시키고, 이에 따라 고이동도 물질층에서 나중의 높은 열적 버짓의 프로세스의 충격을 저감시키도록 사용될 수 있다. 따라서, 몇몇 실시예에서, 더미 채널(902) 등의 더미 채널을 채용하면, 채널 캡핑층[블럭(205)에서 논의된 바와 같은]은 예컨대 더미 채널이 작동 불가능한 회로이기 때문에 형성될 수 없다. 몇몇의 예에서, 예컨대 블럭(204)의 핀 리세스 및 더미 채널 형성 프로세스가 생략되면, 프로세스는 블럭(202)으로부터 블럭(205)으로 바로 진행할 수 있다. 예컨대, 핀(104)을 형성하도록 사용되는 원래 물질[즉, 기판(102)의 물질]이 유지되어야 하면, 방법(200)은 채널 캡핑층이 트랜지스터 채널 구역 위에 형성되는 블럭(205)으로 진행할 수 있다. 몇몇 실시예에서, 캡핑층은 Si 층, 유전체층(예컨대, SiO2), 질화물층(예컨대, Si3N4), 및/또는 다른 적절한 물질을 포함할 수 있다. 다양한 실시예에서, 캡핑층은 현지 내 또는 현지 외 프로세스에 의해 형성될 수 있다. 몇몇 실시예에서, 전술한 바와 같이, 원래 핀(104)의 물질[즉, 기판(102)의 물질]은 III-V족 물질, Ge 층, 또는 높은 열적 버짓용 프로세스에 대해 노출시에 열화될 수 있는 다른 고이동도 층 등의 복수 개의 고이동도 물질 중 임의의 물질을 포함할 수 있다. 따라서, 그러한 실시예에서, 캡핑층의 형성은 그러한 고이동도 물질로부터 아웃개싱을 방지하는 데에 일조할 수 있다. 몇몇의 예에서, 핀(104)을 형성하는 데에 사용되는 원래 물질[즉, 기판(102)의 물질]이 유지되고 방법(200)은 블럭(205)으로 바로 진행한다. 그러나, 트랜지스터 채널 구역 위에서 채널 캡핑층의 형성이 생략될 수 있다.
더미 채널(902)이 있거나 없고 캡핑층이 있거나 없는 다양한 실시예에서, 방법(200)은 핀 둘레의 격리 구역이 리세싱되는 블럭(206)에서 계속된다. 도 10a/10b의 예를 참조하면, 핀(104B) 둘레의 격리 구역(106)은 핀(104B)의 상부를 측방향으로 노출시키도록 리세싱된다. 도 10 내지 도 21에 예시된 예가 도시되고 더미 채널(902)을 포함하는 반도체 디바이스(300)를 참조하여 설명되지만, 본 개시의 실시예는 더미 채널(902)가 형성되지 않는 실시예[즉, 핀(104)을 형성하는 데에 사용되는 원래의 물질이 반도체 디바이스(300)의 제조에 걸쳐 유지되는 경우]에도 동일하게 적용될 수 있다는 것을 이해할 것이다. 도 10a/10b에 도시된 바와 같이, 리세싱 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 및/또는 이들의 조합을 포함할 수 있다. 예컨대, 리세싱 프로세스는 반응 가스 또는 HF + NH3 등의 반응 가스 조합을 이용하는 건식의 플라즈마 없는 프로세스, 또는 NF3 + NH3 등의 반응 가스 조합, 및/또는 다른 적절한 반응 가스를 포함할 수 있다. 몇몇 실시예에서, 건식의 플라즈마 없는, 리세싱 프로세스는 일본 도쿄에 소재하는 Tokyo Electron Limited사로부터 입수 가능한 CERTAS® 가스 화학적 에칭 시스템을 이용하여 수행된다. 몇몇의 예에서, 건식의 플라즈마 리세싱 프로세스는 캘리포니아주 산타 클라라에 소재하는 Applied Materials사로부터 입수 가능한 SICONI®을 이용하여 수행된다. 다른 예에서, 리세싱 프로세스는 HF(예컨대, H2O 중에 49 중량%의 HF)와 탈이온화된(DI) H2O의 묽은 혼합물을 이용하여 수행되는 습식 에칭을 포함할 수 있고, 여기서 HF:H2O 비율은 대략 1:50 또는 대략 1:100이다. 몇몇 실시예에서, 리세싱 깊이는 핀(104B)의 노출된 상부의 원하는 높이 'H'를 초래하도록 (예컨대, 에칭 시간을 제어함으로써) 제어된다. 몇몇 실시예에서, 예컨대 더미 채널(902)이 블럭(204)에서 형성될 때에, 핀(104B)의 노출된 상부는 더미 채널(902)을 포함한다. 몇몇의 예에서, 예컨대 블럭(204)이 생략될 때에(즉, 더미 채널(902)이 형성되지 않을 때에), 핀(104B)의 노출된 상부는 Si, 또는 위에서 열거한 다른 적절한 기판(102)의 재료와 같이 기판(102)과 동일한 물질을 포함할 수 있다.
이하, 도 2를 참조하면, 방법(200)은 게이트 스택과, 게이트 스택의 측벽 상에 배치되는 측벽 스페이서가 형성되는 블럭(208)으로 진행된다. 실시예에서, 게이트 스택은 더미 게이트 스택이다. 방법(200)의 몇몇 예에서, 게이트 스택은 금속 게이트 구조물일 수 있다. 도 11a/11b, 및 12a/12b의 예를 참조하면, 게이트 스택(1102)과 측벽 스페이서(1202)가 디바이스(300) 상에 형성된다. 실시예는 예시적인 게이트 마지막 프로세스의 예로서 설명되고 있지만, 본 개시의 실시예는 그러한 프로세스로 제한되지 않는다는 것을 이해할 것이다. 몇몇의 실시예에서, 본 개시의 다양한 양태가 게이트 제1 프로세스에 적용될 수 있다. 몇몇의 예에서, 게이트 제1 프로세스는 소스/드레인 형성 또는 소스/드레인 도펀트 활성화 전에 게이트 스택의 형성을 포함한다. 단순히 일례로서, 게이트 제1 프로세스는 게이트 유전체와 금속 게이트 증착을 포함할 수 있고, 게이트 임계 치수(CD)를 규정하도록 게이트 스택 에칭 프로세스가 이어진다. 게이트 제1 프로세스의 몇몇 실시예에서, 게이트 스택 형성 후에 소스/드레인 구역의 도핑과, 몇몇의 예에서 소스/드레인 도펀트 활성화를 위한 어닐링을 비롯하여 소스/드레인 형성이 이어질 수 있다.
게이트 제1 프로세스를 이용하는 일 실시예에서, 게이트 스택(1102)은 더미 게이트 스택이고 반도체 디바이스(300)의 나중의 처리 단계에서 최종 게이트 스택에 의해 대체될 것이다. 구체적으로, 게이트 스택(1102)은 나중의 처리 단계에서 하이 K 유전체층(HK)과 금속 게이트 전극(MG)에 의해 대체될 수 있다. 예시된 실시예에서, 게이트 스택(1102)은 기판(102) 위에 형성되고 핀(104B) 위에 적어도 부분적으로 배치된다. 일 실시예에서, 게이트 스택(1102)은 유전체층(1104), 전극층(1106), 및 하드 마스크(1108)를 포함한다. 몇몇 실시예에서, 게이트 스택(1102)은 층 증착, 패터닝, 에칭 등의 다양한 프로세스 단계 뿐만 아니라 다른 적절한 처리 단계에 의해 형성된다. 몇몇의 예에서, 층 증착 프로세스는 CVD(저압 CVD와 플라즈마 강화 CVD를 모두 포함), PVD, ALD, 열적 산화, e빔 증발, 또는 다른 적절한 증착 기법, 또는 이들의 조합을 포함한다. 몇몇 실시예에서, 패터닝 프로세스는 포토레지스트 코팅(예컨대, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노출, 노출후 베이킹, 포토레지스트 현상, 세척, 건조(예컨대, 스핀 건조 및/또는 하드 베이킹), 다른 적절한 리소그래피 기법, 및/또는 이들의 조합을 더 포함할 수 있는 리소그래피 프로세스(예컨대, 포토리소그래피 또는 e빔 리소그래피)를 포함한다. 몇몇 실시예에서, 에칭 프로세스는 건식 에칭(예컨대, RIE 또는 ICP 에칭), 습식 에칭, 및/또는 다른 에칭 방법을 포함할 수 있다.
몇몇 실시예에서, 게이트 스택(1102)의 유전체층(1104)은 실리콘 산화물을 포함한다. 대안적으로 또는 추가적으로, 유전체층(1104)은 실리콘 질화물, 하이 K 유전체 물질 또는 다른 적절한 물질을 포함할 수 있다. 몇몇 실시예에서, 게이트 스택(1102)의 유전체층(1106)은 다결정 실리콘(폴리실리콘)을 포함할 수 있다. 몇몇 실시예에서, 게이트 스택(1102)의 하드 마스크(1108)는 실리콘 질화물, 실리콘 산질화물 또는 실리콘 탄화물 등의 적절한 유전체 물질을 포함한다.
도 12a/12b의 예를 참조하면, 측벽 스페이서(1202)는 게이트 스택(1102)의 측벽 상에 배치된다. 측벽 스페이서(1202)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 몇몇 실시예에서, 측벽 스페이서(1202)는 메인 스페이서 벽, 라이너층 등과 같은 다층을 포함한다. 일례로서, 측벽 스페이서(1202)는 유전체 물질을 게이트 스택(1102) 위에 증착하고 유전체 물질을 다시 이방성 에칭백함으로써 형성될 수 있다. 몇몇 실시예에서, 에칭백(etch-back) 프로세스(예컨대, 스페이서 형성을 위한)는 에칭 선택성을 향상시키고 오버에칭 제어를 제공하도록 다중 단계 에칭 프로세스를 포함할 수 있다. 몇몇 실시예에서, 측벽 스페이서(1202)를 형성하기 전에, 반도체 디바이스(300) 내에 저농도 도핑 드레인(LDD; lightly-doped drain) 피처를 형성하도록 이온 주입 프로세스가 수행될 수 있다. 몇몇의 예에서, 그러한 LDD 피처는 측벽 스페이서(1202)을 형성하기 전에 현장 내 도핑에 의해 형성될 수 있다. 또 다른 에에서, 이온 주입 프로세스는 LDD 피처를 형성하도록 측벽 스페이서(1202)를 형성한 후에 수행될 수 있다. LDD 이온 주입 프로세스 등의 주입 프로세스 후에, 반도체 디바이스(300)는 결함을 제거하고 도펀트를 활성화시키도록(즉, 도펀트를 치환 장소에 배치하도록) 높은 열적 버짓의 프로세스(어닐링)를 받을 수 있다. 따라서, (나중 단계에서 최종 채널에 의해 대체될) 더미 채널(902)을 포함하는 본 개시의 실시예에서, 더미 채널(902)의 대체 전에 수행되는 높은 열적 버짓의 프로세스는 나중의 처리 단계에 형성되는 고이동도 채널 물질의 품질에 대한 영향을저하시키도록 최소화될 것이다. 유사하게, 이미 형성된 고이동도 핀 채널을 보호하도록 캡핑층을 이용하는 실시예에서, 높은 열적 버짓의 프로세스(예컨대, 아웃개싱)의 영향은 캡핑층의 사용에 의해 경감된다.
다시 방법(200)을 참조하면, 방법(200)은 소스/드레인 피처가 소스/드레인 구역에 형성되는 블럭(210)으로 진행된다. 몇몇 실시예에서, 소스/드레인 피처는 소스/드레인 구역에서 반도체 물질 층을 에피택셜 성장시킴으로써 형성된다. 몇몇의 예에서, 더미 측벽 스페이서는 에피택셜 소스/드레인 성장 전에 형성되고 에피택셜 소스/드레인 성장 후에 제거될 수 있다. 게다가, 메인 측벽 스페이서[예컨대, 스페이서(1202)]는 전술한 바와 같이 에피택셜 소스/드레인 성장 후에 형성될 수 있다. 다양한 실시예에서, 소스/드레인 구역에서 반도체 물질 층의 성장은 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP, 또는 다른 적절한 물질을 포함한다.
다시 도 12a/12b를 참조하면, 소스/드레인 피처(1204)는 디바이스(300)의 소스/드레인 구역(1203)에 형성된다. 소스/드레인 피처(1204)는 하나 이상의 에피택셜(epi) 프로세스에 의해 형성될 수 있다. 몇몇 실시예에서, 소스/드레인 피처(1204)는 epi 프로세스 중에 현장 내 도핑될 수 있다. 예컨대, 몇몇 실시예에서, 에피택셜 성장된 SiGe 소스/드레인 피처(1204)는 붕소에 의해 도핑될 수 있다. 다른 예에서, 에피택셜 성장된 Si epi 소스/드레인 피처(1204)는 Si:C 소스/드레인 피처를 탄소에 의해, Si:P 소스/드레인 피처를 형성하도록 인에 의해, 또는 SiCP 소스/드레인 피처를 형성하도록 탄소와 인 모두에 의해 도핑될 수 있다. 몇몇 실시예에서, 소스/드레인 피처(1204)는 현장 내 도핑되지 않고, 대신에 주입 프로세스가 소스/드레인 피처(1204)를 도핑하도록 수행된다. 다양한 실시예에서, 소스/드레인 피처(1204)를 도핑하도록 사용되는 도핑 투여량은 LDD 피처를 도핑하도록 사용되는 도핑 투여량보다 크다.
방법(200)의 몇몇 실시예에서, 소스/드레인 피처를 형성한 후에(블럭 210), 블럭(211)에서 저 쇼트키 장벽 높이(SBH) 층이 소스/드레인 구역에서 소스/드레인 피처 위에 형성될 수 있다. 그러한 실시예에서, 캡핑층은 또한 저 SBH 층을 형성하기 위해 사용되는 고이동도 물질 층의 아웃개싱을 경감시키도록 저 SBH 층 위에 형성될 수 있다. 예컨대, 몇몇 실시예에서, 저 SBH 층은 GaAs, InxGa1 - xAs, Ni-InAs, 및/또는 다른 적절한 물질을 포함하는 III-V족 물질 등의 저 SBH 물질의 하나 이상의 층을 포함할 수 있다. 소스/드레인 피처[예컨대, 도 12a/12b의 소스/드레인 피처(1204)] 위에 형성된 그러한 저 SBH 물질은 소스/드레인 피처와 실질적으로 형성된 소스/드레인 접촉 금속 사이의 장벽 높이(및 접촉 저항)을 감소시키도록 사용될 수 있다. 몇몇 실시예에서, 저 SBH 층의 증착 전에 소스/드레인 피처(1204) 위에 버퍼층(예컨대, InP 버퍼층)이 증착될 수 있다. 다양한 실시예에서, 저 SBH 층 위에 형성된 캡핑층은 반도체 디바이스(300)의 나중 처리 단계에서 제거된다. 방법(200)은 에칭이 중지되고 유전체 층이 기판(102) 상에 형성되는 블럭(212)으로 진행된다.
몇몇의 예에서, 소스/드레인 피처를 형성한 후에(블럭 210), 방법(200)은 에칭이 중지되고 유전체 층이 기판(102) 상에 형성되는 블럭(212)으로 바로 진행된다. 도 13a/13b의 예를 참조하면, 접촉 에칭 중지층(CESL; contact etch stop layer)(1302)과 층간 유전체(ILD; inter-layer dielectric) 층(1304)이 기판(102) 위에 형성된다. 몇몇의 예에서, CESL(1302)은 실리콘 질화물 층, 실리콘 탄소 질화물 층, 실리콘 산질화물 층, 및/또는 당업계에 공지된 다른 물질을 포함한다. CESL(1302)은 플라즈마 강화 화학적 기상 증착(PECVD) 프로세스 및/또는 다른 적절한 증착 또는 산화 프로세스에 의해 형성될 수 있다. 몇몇 실시예에서, ILD 층(1304)은 테트라에틸오쏘실리케이트(TEOS; tetraethylorthosilicate) 산화물, 도핑되지 않은 실리케이트 유리, 또는 보로포스포실리케이트 유리(BPSG; borophosphosilicate glass), 융합 실리카 유리(FSG; fused silica glass), 포스포실리케이트 유리(PSG; phosphosilicate glass), 붕소 도핑된 실리콘 유리(BSG; boron doped silicon glass) 등의 도핑된 실리콘 산화물, 및/또는 다른 적절한 유전체 물질과 같은 물질을 포함한다. ILD 층(1304)은 부압 CVD(SACVD) 프로세스, 유동성 CVD 프로세스, 또는 다른 적절한 증착 기법에 의해 증착될 수 있다. 몇몇 실시예에서, ILD 층(1304)의 형성 후에, 반도체 디바이스(300)는 ILD 층(1304)을 어닐링하도록 높은 열적 버짓의 프로세스를 받을 수 있다. 따라서, 더미 채널(902)을 포함하는 본 개시의 실시예에서, 더미 채널(902)의 대체 전에 수행되는 높은 열적 버짓의 어닐링 프로세스는 나중의 처리 단계에서 형성되는 고이동도 채널 물질의 품질에 영향을 미치지 않게 된다. 유사하게, 이미 형성된 고이동도 핀 채널을 보호하도록 캡핑층을 이용하는 실시예에서, 그러한 고온 어닐링의 효과(예컨대, 아웃개싱)는 캡핑층의 사용에 의해 경감된다.
CESL(1302) 및 ILD 층(1304)을 형성한 후에, 그리고 도 14a/14b를 참조하면, 더미 게이트 스택(1102)의 상부면을 노출시키도록 평탄화 프로세스가 수행된다. 예컨대, 평탄화 프로세스는 더미 게이트 스택(1102) 위에 놓이는 CESL(1302)과 ILD 층(1304)의 일부를 제거하는 화학적 기계적 평탄화(CMP) 프로세스를 포함한다. 게다가, CMP 프로세스는 전극층(1106)을 노출시키도록 더미 게이트 스택(1102) 위에 놓이는 하드 마스크(1108)를 제거한다.
실시예에서, 방법(200)은 이어서 게이트 스택 피처(예컨대, 더미 게이트 스택)가 기판으로부터 제거되는 블럭(214)으로 진행된다. 게이트 스택으로부터 게이트 스택 피처(예컨대, 유전체 층 및/또는 전극층)의 제거는 트렌치를 형성할 수 있고, 이어서 트렌치 내에 최종 게이트 구조물(예컨대, 하이 K 유전체 층과 금속 게이트 전극을 포함)이 형성될 수 있다. 더미 게이트 스택 피처의 제거는 선택적인 습식 에칭 또는 선택적인 건식 에칭을 비롯하여 선택적인 에칭 프로세스를 포함할 수 있다. 도 15a/15b의 예를 참조하면, 게이트 스택(1102)은 기판(102)으로부터 제거됨으로써 트렌치(1502)를 제공하는 유전체 층(1104; 도 14b)과 전극층(1106; 도 14b)을 포함하는 피처를 갖는 더미 게이트 스택이다. 트렌치(1502)는 아래에서 더 상세하게 설명되는 바와 같이 최종 게이트 구조물이 형성될 수 있는 구역을 획정할 수 있다. 몇몇 실시예에서, 캡핑층이 채널층 위에 이미 증착되었다면(예컨대, 블럭 205에서), 캡핑층은 게이트 스택(1102) 피처가 제거되면 (예컨대, 습식 또는 건식 에칭에 의해) 제거될 수 있다.
실시예에서, 더미 채널층[예컨대, 도 9a/9b의 더미 채널(902)]이 블럭(204)에서 형성되었다면, 방법(200)은 더미 채널이 제거되고 후술되는 바와 같이 나중에 최종 채널 물질에 의해 대체되는 블럭(216)으로 진행된다. 도 16a/16b의 예를 참조하면, 더미 채널층(902)은 선택적인 습식 에칭 또는 선택적인 건식 에칭 프로세스에 의해 제거되어, 트렌치(1502A)를 초래하고 핀(104C)을 형성한다. 몇몇 실시예에서, 핀(104C)은 리세싱된 핀(104A; 도 8a)과 실질적으로 동일할 수 있다. 몇몇의 예에서, 더미 채널층(902)에 대해 사용될 수 있는 바와 같이, NH4OH:H2O2:H2O의 용액이 Si1 - xGex 합금을 위한 선택적인 습식 에칭으로서 사용될 수 있다. 다른 예에서, 선택적인 건식 에칭은 또한 Si1 - xGex 합금을 위한 효과적인 에칭인 SF6:O2 또는 CF4:O2 에칭 화학을 이용하는 선택적인 반응 이온 에칭을 포함한다. 유도 결합 플라즈마(ICP; inductively coupled plasma) 에칭 기법과 같이 당업계에 공지된 다른 적절한 기법이 또한 더미 채널층(902)을 제거하도록 사용될 수 있다.
방법(200)의 실시예에서, 더미 채널층의 제거 후에, 방법(200)은 최종 트랜지스터 채널 물질이 재성장되는 블럭(218)으로 진행된다. 도 17a/17b를 참조하면, 채널 물질(1702)은 트렌치(1502A) 내에서 그리고 핀(104C)의 단부 위에서 재성장되고, 반도체 디바이스(300)의 트랜지스터 채널(즉, FinFET 채널)을 형성한다. 따라서, 핀(104D) 내에 배치되는 트랜지스터의 채널 구역은 채널 물질(1702)을 포함한다. 다양한 실시예에서, 채널 물질(1702)은 분자 빔 에피택시(MBE; molecular beam epitaxy), 유기금속 화학적 기상 증착(MOCVD; metalorganic chemical vapor deposition), 및/또는 다른 적절한 재성장 프로세스를 이용하여 재성장된다. 일례로서, 재성장된 채널 물질(1702)은 SiGe, 스트레인드 Ge, Ge, GaAs, GaP, InP, InAs, InSb, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP, 또는 이들의 조합과 같은 복수 개의 고이동도 반도체 물질 중 임의의 물질을 포함할 수 있다. 게다가, 몇몇 실시예에서, 채널 물질(1702)은 에피택셜 성장 프로세스 중에 현장 내 도핑될 수 있다.
논의를 명확하게 하도록, 재성장된 채널 물질(1702)은 기판(102)의 조성, 원래 핀(104)의 조성(예컨대, 도 4a/4b에 도시된 핀 형성 후에), 원래 디바이스(300) 채널 조성[예컨대, 핀(104)을 리세싱되기 전에], 또는 더미 채널(902)의 조성 중 임의의 조성과 상이한 조성을 갖는 물질을 포함할 수 있다는 것을 유념해야 한다. 게다가, 몇몇 실시예에서, 재성장된 채널 물질(1702)은 재성장된 채널 물질(1702)과 소스/드레인 피처(1204) 사이에 배치되는 구역(1705)의 조성과 상이한 조성을 갖는 물질을 포함할 수 있다. 몇몇의 예에서, 재성장된 채널 물질(1702)은 기판(102)의 조성, 원래 핀(104)의 조성(예컨대, 도 4a/4b에 도시된 핀 형성 후에), 원래 디바이스(300) 채널 조성[예컨대, 핀(104)을 리세싱하기 전에], 또는 더미 채널(902)의 조성 중 임의의 조성과 동일하거나 유사한 조성을 갖는 물질을 포함할 수 있다. 마찬가지로, 몇몇 실시예에서, 재성장된 채널 물질(1702)은 재성장된 채널 물질(1702)과 소스/드레인 피처(1204) 사이에 배치되는 구역(1705)의 조성과 동일하거나 유사한 조성을 갖는 물질을 포함할 수 있다.
이어서, 방법(200)은 하이 K/금속 게이트 스택이 형성되는 블럭(220)으로 진행된다. 몇몇 실시예에서, 블럭(216, 218)의 더미 채널 제거/채널 재성장 프로세스가 생략될 수 있고[예컨대, 더미 채널이 블럭(204)에서 형성되지 않았다면], 방법(200)은 블럭(214)으로부터 블럭(220)으로 바로 진행될 수 있다. 양쪽의 경우에, 하이 K/금속 게이트 스택은 블럭(220)에서 형성된다. 도 18a/18b의 예를 참조하면, 하이 K 금속 게이트 스택(1802)이 디바이스(300) 상에 형성된다. 하이 K/금속 게이트 스택(1802)은 핀(104D)의 고이동도 채널 물질(1702) 위에 형성된 계면층(1804), 계면층(1804) 위에 형성된 하이 K 게이트 유전체 층, 및 하이 K 게이트 유전체 층 위에 형성된 금속층을 포함한다. 본 명세서에 사용되고 설명되는 하이 K 게이트 유전체는 예컨대 열 실리콘 산화물(~3.9)보다 큰 높은 유전체 상수를 갖는 유전체 물질을 포함한다. 하이 K/금속 게이트 스택(1802) 내에 사용되는 금속층은 금속, 금속 합금, 또는 금속 규화물을 포함할 수 있다. 게다가, 하이 K/금속 게이트 스택(1802)의 형성은 다양한 게이트 물질을 형성하는 증착과, 여분의 게이트 물질을 제거함으로써 반도체 디바이스(300)의 상부면을 평탄화시키는 하나 이상의 CMP 프로세스를 포함한다.
계면층(1804)은 실리콘 산화물(SiO2), HfSiO, 또는 실리콘 산질화물(SiON) 등의 유전체 물질을 포함할 수 있다. 계면층(1804)은 화학적 산화, 열적 산화, 원자층 증착(ALD), 화학적 기상 증착(CVD), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 하이 K/금속 게이트 스택(1802)의 게이트 유전체 층은 하프늄 산화물(HfO2) 등의 하이 K 유전체 층을 포함할 수 있다. 대안적으로, 하이 K/금속 게이트 스택(1802)의 게이트 유전체 층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산질화물(SiON), 이들의 조합, 또는 다른 적절한 물질 등의 다른 하이 K 유전체를 포함할 수 있다. 하이 K 게이트 유전체 층은 ALD, 물리적 기상 증착(PVD), CVD, 산화, 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 하이 K/금속 게이트 스택(1802)의 금속층은 단일층 또는 대안적으로, 디바이스 성능을 향상시키는 선택된 일함수를 갖는 금속층, 라이너층, 습식층, 접착층, 금속 합금 도는 금속 규화물의 다양한 조합 등의 다층 구조물을 포함할 수 있다. 일례로서, 하이 K/금속 게이트 스택(1802)의 금속층은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, 다른 적절한 금속 물질 또는 이들의 조합을 포함할 수 있다. 하이 K/금속 게이트 스택(1802)의 금속층은 ALD, PVD, CVD, e빔 증발, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 또한, 하이 K/금속 게이트 스택(1802)의 금속층은 상이한 금속층을 이용할 수 있는 N-FET 및 P-FET 트랜지스터들을 위해 별개로 형성될 수 있다. 다양한 실시예에서, CMP 프로세스는 하이 K/금속 게이트 스택(1802)의 금속층으로부터 여분의 금속을 제거함으로써, 하이 K/금속 게이트 스택(1802)의 금속층의 실질적으로 평탄한 상부면을 제공하도록 수행될 수 있다.
이어서, 방법(200)은 층간 유전체(ILD) 층이 기판(102) 위에 형성되는 블럭(222)으로 진행된다. 도 19a/19b의 예를 참조하면, ILD층(1902)이 기판(102) 위에 형성된다. 몇몇 실시예에서, ILD층(1902)은 실리콘 산화물, 실리콘 산질화물, 로우 K 유전체 물질 또는 다른 적절한 유전체 물질을 포함한다. 몇몇 실시예에서, ILD층(1902)은 단일층 또는 다층을 포함할 수 있다. 일례로서, ILD층(1902)은 CVD, ALD, 및 스핀온 기법(예컨대, 스핀온 유리를 증착하기 위한)을 비롯하여 복수 개의 적절한 기법 중 임의의 기법에 의해 형성될 수 있다. 몇몇 실시예에서, 그 후에, CMP 프로세스가 수행되어 ILD층(1902)으로부터 여분의 물질을 제거하고 반도체 디바이스(300)의 상부면을 평탄화시킬 수 있다.
방법(200)의 블럭(222)을 여전히 참조하면, 디바이스를 위한 접촉 개구가 형성된다. 도 19a/19b의 예를 참조하면, 소스/드레인 접촉 개구(1904)가 소스/드레인 구역(1203)에 형성된 소스/드레인 피처(1204)에 대한 액세스를 제공하도록 형성된다. 일례로서, 소스/드레인 접촉 개구(1904)는 리소그래피 패터닝 및 에칭(예컨대, 습식 또는 건식 에칭) 프로세스의 적절한 조합에 의해 형성될 수 있다. 몇몇 실시예에서, 캡핑층이 이미 소스/드레인 피처(1204) 위에 (예컨대, 블럭 211에서) 증착되었다면, 캡핑층은 소스/드레인 접촉 개구(1904)가 형성되면 (예컨대, 습식 또는 건식 에칭에 의해) 제거될 수 있다.
몇몇 실시예에서, 소스/드레인 접촉 개구[예컨대, 개구(1904)]를 형성한 후에 저 SBH 층이 블럭(211)에서 미리 형성되지 않았다면, 방법(200)은 저 SBH 층이 소스/드레인 구역(예컨대, 1203)에서 소스/드레인 피처(예컨대, 1204) 위에 형성되는 블럭(224)으로 진행된다. 도 20a/20b의 예를 참조하면, 저 SBH 층(2002)은 소스/드레인 피처(1204) 위에 형성된다. 몇몇 실시예에서, SBH 층(2002)은 GaAs, InxGa1-xAs, Ni-InAs를 포함하는 III-V 족 물질, 및/또는 다른 적절한 물질 등의 저 SBH 물질의 하나 이상의 층을 포함한다. 소스/드레인 피처(1204) 위에 형성되는 저 SBH 물질은 유리하게는 소스/드레인 피처(1204)와 나중에 형성되는 소스/드레인 접촉 금속 사이의 장벽 높이를 감소시키도록(이에 따라 접촉 저항을 감소키도록) 사용될 수 있다. 몇몇 실시예에서, 저 SBH 층의 증착 전에 버퍼층(예컨대, InP 버퍼층)이 소스/드레인 피처(1204) 위에 증착될 수 있다.
이어서, 방법(200)은 블럭(222)을 참조하여 전술한 소스/드레인 접촉 개구 내에 소스/드레인 접촉 금속이 형성되는 블럭(226)으로 진행된다. 방법(200)의 몇몇 실시예에서, 저 SBH 층의 형성(블럭 224)은 생략될 수 있고, 프로세스는 블럭(226)으로 바로 진행될 수 있다. 양쪽의 경우에, 도 21a/21b의 예를 참조하면, 소스/드레인 접촉 금속(2102)이, 예컨대 층 증착, 리소그래피 패터닝 및 에칭(예컨대, 습식 또는 건식 에칭) 프로세스들의 적절한 조합에 의해 형성된다. 몇몇 실시예에서, 소스/드레인 접촉 금속(2102)은 SBH 층(2002)에 의해 소스/드레인 피처(1204)에 연결될 수 있다. 몇몇의 예에서, 소스/드레인 접촉 금속(2102)은 소스/드레인 피처(1204)에 직접 연결된다.
반도체 디바이스(300)는 당업계에 공지된 다양한 피처 및 구역을 형성하도록 추가 처리를 받을 수 있다. 예컨대, 나중의 처리는 하나 이상의 FinFET 디바이스를 포함할 수 있는 기능 회로를 형성하기 위해 다양한 피처들을 연결시키도록 구성되는, 기판(102) 상의 다양한 접점/비아/라인 및 다층 상호 연결 피처(예컨대, 금속층 및 층간 유전체)를 형성할 수 있다. 발전된 예에서, 다층 상호 연결은 비아 또는 접점 등의 수직 상호 연결부와, 금속 라인 등의 수평 상호 연결부를 포함할 수 있다. 다양한 상호 연결 피처는 구리, 텅스텐, 및/또는 규화물을 비롯하여 다양한 도전성 물질을 채용할 수 있다. 일례에서, 구리 관련 다층 상호 연결 구조물을 형성하도록 다마신 및/또는 이중 다마신 프로세스가 사용된다.
더욱이, 추가 프로세스 단계가 방법(200) 전, 중, 및 후에 실시될 수 있고, 전술한 몇몇의 프로세스 단계는 방법(200)의 다양한 실시예에 따라 대체 또는 제거될 수 있다. 본 명세서에 제공된 설명과 관련하여, 본 개시는 반도체 디바이스의 고이동도 물질을 높은 열적 버짓의 프로세스에 대한 노출로부터 보호하여 그러한 물질 및 관련 디바이스의 열화를 최소화하는 방법을 제공한다. 몇몇 양태에서, 반도체 디바이스(예컨대, FinFEt 디바이스)의 다양한 제조 단계 중에 조우하는 높은 열적 버짓의 프로세스에 대한 고이동도 물질의 노출을 감소시키기 위해, 트랜지스터 제조 프로세스 플로우의 나중 단계에서 고이동도 트랜지스터 채널층(예컨대, III-V족 층, Ge 층, 또는 다른 고이동도 층) 및/또는 고이동도 SBH 층이 형성된다. 몇몇 실시예에서, 예컨대 층의 아웃개싱을 방지하도록 고이동도 트랜지스터 채널층 및/또는 고이동도 SBH 층 위에 캡핑층이 대안적으로 형성될 수 있다. 구체적으로, 본 개시의 다양한 실시예는 유리하게는 고온 처리에 의해 유도된 손상으로부터 고이동도 물질층을 보호 및/또는 방지하여, 고온 프로세스에 의해 디바이스 제조에 사용되는 고이동도 물질의 품질에 대한 영향이 상당히 경감된다.
본 명세서에 설명되는 다양한 실시예는 기존의 기술에 비해 여러 가지의 이점을 제공한다. 모든 이점이 반드시 본 명세서에서 논의되지 않고, 특정한 이점이 모든 실시예에서 요구되지 않으며, 다른 실시예가 상이한 이점을 제공할 수 있다는 점이 이해될 것이다. 일례로서, 본 명세서에 논의되는 실시예는 고이동도 물질을 높은 열적 버짓의 프로세스에 대한 노출로부터 보호하여, 고온에 대한 노출시에 그러한 물질의 열화를 최소화하는 방법 및 시스템을 포함한다. 몇몇 실시예에서, 다양한 제조 단계 중에 조우하는 높은 열적 버짓의 프로세스에 대한 고이동도 물질의 노출을 감소시키기 위해, 트랜지스터 제조 프로세스 플로우의 나중 단계에서 고이동도 트랜지스터 채널층이 형성된다. 몇몇의 예에서, 고온에 대한 SBH 층의 노출을 방지하도록 트랜지스터 제조의 나중 단계에 고이동도 SBH 층이 또한 형성될 수 있다. 몇몇의 경우에, 고이동도 트랜지스터 채널층과 고이동도 SBH 층 모두가 트랜지스터 제조 프로세스 플로우의 나중 단계에 형성된다. 예컨대 층의 아웃개싱을 방지하도록 고이동도 트랜지스터 채널층 및/또는 고이동도 SBH 층 위에 캡핑층이 또한 형성될 수 있다. 요약하면, 본 명세서에 설명되는 방법 및 디바이스는 높은 열적 버짓의 프로세스에 대한 노출로부터 고이동도 물질을 보호하는 것을 제공한다.
전술한 내용은 당업자가 본 개시의 양태를 더욱 잘 이해할 수 있도록 여러 개의 실시예들의 특징을 개설하고 있다. 당업자라면 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 알아야 한다. 당업자라면 또한 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않고, 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다.

Claims (10)

  1. 반도체 디바이스의 제조 방법에 있어서,
    복수의 핀들을 포함하는 기판을 제공하는 단계로서, 상기 핀은 상기 기판으로부터 연장되어 있고 복수의 아이솔레이션 영역들이 상기 복수의 핀들 사이에 개재되어 있는 것인, 상기 기판을 제공하는 단계;
    상기 복수의 핀들 각각의 단부 상에 채널 영역을 형성하는 단계;
    상기 채널 영역을 포함하는 상기 복수의 핀들 각각의 상부를 노출시키기 위해 상기 복수의 아이솔레이션 영역들을 리세싱하는 단계;
    상기 복수의 아이솔레이션 영역들을 리세싱하는 단계 이후에, 상기 복수의 핀들 각각에 소스 및 드레인 영역들을 형성하는 단계; 및
    상기 복수의 핀들 각각에 상기 소스 및 드레인 영역들을 형성한 후에, 상기 복수의 핀들 각각의 상기 단부를 노출시키기 위해 상기 채널 영역을 제거하는 단계; 및
    상기 복수의 핀들 각각의 상기 노출된 단부 위에 실리콘보다 큰 이동도를 갖는 제1 물질을 형성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서,
    상기 기판 위에 유전체 층을 퇴적시키는 단계;
    상기 유전체 층을 패터닝하여 상기 소스 및 드레인 영역들을 노출시킴으로써, 상기 소스 및 드레인 영역들 각각에 대한 액세스를 제공하는 단계; 및
    상기 노출된 소스 및 드레인 영역들 위에 실리콘보다 큰 이동도를 갖는 상기 제2 물질을 형성하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  3. 제2항에 있어서,
    실리콘보다 큰 이동도를 갖는 상기 제2 물질은 상기 소스 및 드레인 영역들과 그 접촉부들 사이의 장벽 높이를 감소시키도록 구성된 저(low) 쇼트키 장벽 높이(SBH; Schottky barrier height) 층을 포함하는 것인, 반도체 디바이스의 제조 방법.
  4. 제2항에 있어서,
    실리콘보다 큰 이동도를 갖는 상기 제2 물질을 형성하기 전에, 상기 노출된 소스 및 드레인 영역들 위에 버퍼층을 형성하는 단계를 더 포함하는, 반도체 디바이스의 제조 방법.
  5. 제2항에 있어서,
    실리콘보다 큰 이동도를 갖는 상기 제1 물질 및 상기 제2 물질 중 적어도 하나 위에 캡핑층을 형성하는 단계; 및
    캡핑층을 형성하는 단계 이후에, 어닐링 프로세스를 수행하는 단계
    를 더 포함하고, 상기 캡핑층은 상기 어닐링 프로세스 중에 실리콘보다 큰 이동도를 갖는 상기 제1 물질 및 상기 제2 물질 중 적어도 하나를 보호하는 것인, 반도체 디바이스의 제조 방법.
  6. 복수의 핀들 및 그 사이에 개재하는 유전체 특징부들을 포함하는 기판을 제공하는 단계로서, 상기 복수의 핀들 각각은 더미 채널을 포함하는, 상기 기판을 제공하는 단계;
    상기 더미 채널을 노출시키기 위해 상기 개재하는 유전체 특징부들을 리세싱하는 단계;
    상기 개재하는 유전체 특징부들을 리세싱하는 단계 이후에, 상기 노출된 더미 채널 위에 더미 게이트 스택을 형성하고, 상기 복수의 핀들 각각에 소스/드레인 영역들을 형성하는 단계;
    상기 복수의 핀들을 포함하는 상기 기판 상에 제1 층간 유전체(ILD; inter-layer dielectric) 층을 퇴적시키는 단계;
    상기 더미 게이트 스택을 노출시키도록 상기 제1 ILD 층을 평탄화시키는 단계;
    상기 제1 ILD 층을 평탄화시킨 후에, 상기 더미 게이트 스택을 제거하고 상기 더미 채널을 에칭하여 상기 복수의 핀들 각각에 리세스를 형성하는 단계; 및
    상기 복수의 핀들 각각의 리세스 내에 실리콘보다 큰 이동도를 갖는 물질을 형성하는 단계
    를 포함하는 반도체 디바이스의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 ILD 층을 평탄화시키기 전에, 상기 제1 ILD 층을 어닐링하는 단계
    를 더 포함하는 반도체 디바이스의 제조 방법.
  8. 제3항에 있어서,
    상기 저 쇼트키 장벽 높이(SBH) 층은 GaAs층; InxGa1 - xAs층; 및 Ni-InAs층을 포함하는 그룹으로부터 선택된 적어도 하나의 층을 포함하는 반도체 디바이스의 제조 방법.
  9. 제2항에 있어서,
    실리콘보다 큰 이동도를 갖는 상기 제2 물질 위에 소스/드레인 접촉 금속을 형성하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
  10. 제1항에 있어서,
    실리콘보다 큰 이동도를 갖는 상기 제1 물질은 SiGe; 스트레인드 Ge; Ge; GaAs; GaP; InP; InAs; InSb; GaAsP; AlInAs; AlGaAs; InGaAs; GaInP; 및 GaInAsP을 포함하는 그룹으로부터 선택된 적어도 하나의 물질을 포함하는 반도체 디바이스의 제조 방법.
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