KR101756516B1 - 핀-임베딩된 격리 영역을 포함한 멀티 게이트 장치 구조물 및 그 방법 - Google Patents

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Abstract

멀티 게이트 장치 구조 내의 고전압 장치의 구현을 위한 구조 및 방법은, 기판으로부터 연장되는 핀 및 핀-임베딩된 격리 영역을 갖는 기판을 포함한다. 몇몇 예시에서, 핀-임베딩된 격리 영역은 STI 영역을 포함한다. 몇몇 실시형태에서, 핀-임베딩된 격리 영역은 핀의 제1 부분을 핀의 제2 부분으로부터 분리시킨다. 또한, 몇몇 예시에서, 핀의 제1 부분은 채널 영역을 포함한다. 다양한 실시형태에서, 핀의 제1 부분에 소스 영역이 형성되고, 핀의 제2 부분에 드레인 영역이 형성되며, 능동 게이트가 채널 영역 위에 형성된다. 몇몇 예시에서, 능동 게이트는 소스 영역에 인접하게 배치된다. 추가적으로, 소스 및 드레인 영역 형성을 위한 균일한 성장 환경 및 성장 프로파일을 제공하기 위해, 핀 위에 복수의 더미 게이트가 형성될 수 있다.

Description

핀-임베딩된 격리 영역을 포함한 멀티 게이트 장치 구조물 및 그 방법{MULTI-GATE DEVICE STRUCTURE INCLUDING A FIN-EMBEDDED ISOLATION REGION AND METHODS THEREOF}
본원은 반도체 장치에 관한 것이고, 특히 멀티 게이트 장치 구조물 및 그 방법에 관한 것이다.
전자기술 산업은 더 작고 더 빠르면서도 동시에 더 많은 개수의 점점 더 복잡하고 정교한 기능들을 지원할 수 있는 전자 장치에 대한 계속적으로 증가하는 요구를 경험해왔다. 따라서, 반도체 산업에서는 저비용, 고성능, 저전력 집적 회로(IC)를 제작하는 계속적인 트렌드가 존재한다. 여태까지 이러한 목적들은 대부분 반도체 IC 치수를 스케일링 다운함으로써(예를 들어, 최소의 특징부(feature) 크기), 그리고 이에 의해 생산 효율을 향상시키고 관련 비용을 낮춤으로써 달성되어 왔다. 그러나, 이러한 스케일링은 반도체 제조 프로세스에 증가된 복잡성 또한 가져왔다. 따라서, 반도체 IC 및 장치의 계속적인 진전의 실현은 반도체 제조 프로세스 및 기술의 유사한 진전을 필요로 한다.
최근, 게이트-채널 커플링의 증가에 의해 게이트 제어를 향상시키고, OFF-상태 전류를 감소시키며, 숏 채널 효과(SCE; short-channel effect)를 감소시키려는 노력 하에 멀티 게이트(multi-gate) 장치가 소개되었다. 한가지 그러한 소개된 멀티 게이트 장치는 핀 전계효과 트랜지스터(FinFET)이다. FinFET은, 그것이 형성된 기판으로부터 연장되고 FET 채널을 형성하는데 사용되는 핀형(fin-like) 구조물로부터 그 이름을 얻은 것이다. FinFET은 종래의 CMOS(complementary metal-oxide-semiconductor) 프로세스와 호환되며, 그 삼차원 구조는 게이트 제어를 유지하고 SCE를 완화시키는 동시에 그것이 과감히 스케일링될 수 있도록 한다. 또한, 고전압 장치가 CMOS-기반 기술에서 널리 사용중이다. 예를 들어, 종래의 CMOS 프로세싱을 이용하여 제조되는 LDMOS(laterally diffused metal-oxide-semiconductor; 측방향으로 확산된 금속-산화물-반도체) 장치는 무선 주파수(RF) 전력 응용(예를 들어, 셀룰러 기반시설 전력 증폭기 응용)에서의 사용에 있어 매력적인 전력 장치가 되었다. 그러나, 멀티 게이트 장치 아키텍쳐 및 그에 관련된 제조 프로세스의 복잡성은 고전압 장치의 구현에 새로운 도전을 주었다. 요컨대, 기존의 반도체 제조 기술은 모든 면에서의 만족을 완전히 입증하지 못했다.
멀티 게이트 장치 아키텍쳐, 그에 관련된 제조 프로세스의 복잡성의 문제를 해결할 수 있는 방법 및 장치가 제공된다.
멀티 게이트 장치 구조 내의 고전압 장치의 구현을 위한 구조 및 방법은, 기판으로부터 연장되는 핀 및 핀-임베딩된 격리 영역을 갖는 기판을 포함한다. 몇몇 예시에서, 핀-임베딩된 격리 영역은 STI 영역을 포함한다. 몇몇 실시형태에서, 핀-임베딩된 격리 영역은 핀의 제1 부분을 핀의 제2 부분으로부터 분리시킨다. 또한, 몇몇 예시에서, 핀의 제1 부분은 채널 영역을 포함한다. 다양한 실시형태에서, 핀의 제1 부분에 소스 영역이 형성되고, 핀의 제2 부분에 드레인 영역이 형성되며, 능동 게이트가 채널 영역 위에 형성된다. 몇몇 예시에서, 능동 게이트는 소스 영역에 인접하게 배치된다. 추가적으로, 소스 및 드레인 영역 형성을 위한 균일한 성장 환경 및 성장 프로파일을 제공하기 위해, 핀 위에 복수의 더미 게이트가 형성될 수 있다.
멀티 게이트 장치 아키텍쳐, 그에 관련된 제조 프로세스의 복잡성의 문제를 해결할 수 있는 방법 및 장치가 제공된다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들(features)은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 하나 이상의 양태에 따른 고전압 장치의 실시형태의 단면도이다.
도 2는 본 개시의 하나 이상의 양태에 따른 고전압 장치를 제조하는 방법의 흐름도이다.
도 3A/3B, 4A/4B, 및 5 내지 12는 도 2의 방법의 하나 이상의 단계에 대응하는 고전압 장치의 실시형태의 사시도 및 단면도를 도시한다.
도 3A는 몇몇 실시형태에 따른, 복수의 핀 및 격리 영역(isolation region)의 형성 후의 고전압 장치의 사시도를 도시한다.
도 3B는 몇몇 실시형태에 따른, 섹션 AA'에 실질적으로 유사한 단면도를 따라 제공된 도 3A의 고전압 장치의 단면도를 도시한다.
도 4A는 몇몇 실시형태에 따른, 핀-임베딩된(fin-embedded) 격리 영역의 형성 후의 고전압 장치의 단면도이다.
도 4B는 몇몇 실시형태에 따른, 섹션 AA'에 실질적으로 유사한 단면도를 따라 제공된 도 4A의 고전압 장치의 단면도를 도시한다.
도 5는 몇몇 실시형태에 따른, 게이트 스택의 형성 후의 고전압 장치의 단면도이다.
도 6은 몇몇 실시형태에 따른, 드레인 리세스(recess) 및 소스 리세스의 형성 후의 고전압 장치의 단면도이다.
도 7은 몇몇 실시형태에 따른, 드레인 특징부(feature) 및 소스 특징부의 형성 후의 고전압 장치의 단면도이다.
도 8은 몇몇 실시형태에 따른, 컨택트 에치 정치층 및 유전체층의 형성 후의 고전압 장치의 단면도이다.
도 9는 몇몇 실시형태에 따른, 하나 이상의 더미 게이트 스택 특징부의 제거 후의 고전압 장치의 단면도이다.
도 10은 몇몇 실시형태에 따른, 하이-K/금속 게이트 스택의 형성 후의 고전압 장치의 단면도이다.
도 11은 몇몇 실시형태에 따른, 도 10의 장치의 CMP 프로세스 후의 고전압 장치의 단면도이다.
도 12는 몇몇 실시형태에 따른, 컨택트 금속층의 형성후의 고전압 장치의 단면도이다.
도 13은 본 개시의 하나 이상의 양태에 따른, 핀-임베딩된 격리 영역을 포함한 고전압 장치의 소스 영역과 드레인 영역 사이의 저항 경로를 도식적으로 도시한다.
도 14는 본 개시의 하나 이상의 양태에 따른, 핀-임베딩된 격리 영역 및 복수의 더미 게이트를 포함한 고전압 장치의 소스 영역과 드레인 영역 사이의 저항 경로를 도식적으로 도시한다.
아래의 발명개시는 제공된 주제의 여러 특징들을 구현하기 위한 많은 여러 실시형태들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 피처와 제2 피처가 직접적으로 접촉하여 형성되는 실시형태를 포함할 수 있으며, 또한 제1 피처와 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 설명된 다양한 실시형태들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 마찬가지로 해석될 수 있다.
또한, 본 개시는 멀티 게이트 트랜지스터 또는 여기에서 FinFET 장치라 칭해지는 핀-형 멀티-게이트 트랜지스터의 형태로 실시형태들을 제시한다는 것이 인지된다. 그러한 장치는 P-형 금속-산화물-반도체 FinFET 장치 또는 N-형 금속-산화물-반도체 FinFET 장치를 포함할 수 있다. FinFET 장치는 듀얼 게이트(dual-gate) 장치, 트라이 게이트(tri-gate) 장치, 벌크 장치, SOI(semiconductor-on-insulator; 반도체-온-절연체) 장치, 및/또는 기타 구성일 수 있다. 통상의 기술자는 본 개시의 양태들로부터 이익을 얻을 수 있는 다른 실시형태의 반도체 장치들을 인식할 수 있다. 예를 들어, 여기서 설명되는 몇몇 실시형태가 GAA(gate-all-around; 게이트-올-어라운드) 장치, Ω 게이트(오메가 게이트) 장치, 또는 Π 게이트(파이 게이트) 장치에도 적용될 수 있다.
도 1에 고전압(HV; high voltage) 장치(100)가 도시된다. HV 장치(100)는, 뒤따르는 설명에 대한 문맥과 명료성을 제공하기 위한 목적으로 간단히 설명되는, 종래의 평면형의 LDMOS(laterally diffused metal-oxide-semiconductor; 측방향으로 확산된 금속-산화물-반도체)의 예시를 도시한다. 전술한 바와 같이, 이러한 HV 장치는, 예를 들어, 무선 주파수(RF) 전력 응용(예를 들어, 셀룰러 기반시설 전력 증폭기 응용)에서 사용하기 위한 전력 장치로서 관심이 있다. HV 장치(100)는 종래의 CMOS 프로세싱 기술을 이용하여 기판(102) 위에 제조된다. 몇몇 예시에서, 에피택셜(epi)층(104)은 MBE(molecular beam epitaxy; 분자선 에피택시), MOCVD(metalorganic chemical vapor deposition; 금속유기 화학 증착), 또는 다른 적합한 성장 프로세스와 같은 에피택셜 성장 프로세스를 이용하여 기판(102) 위에 형성된다. 에피층(104)은, 예를 들어 고농도 도핑(highly-doped) 소스 및 드레인 영역, 고전압 도핑 영역, 및/또는 도핑된 싱커 영역(doped sinker region)과 같은 하나 이상의 도핑 영역을 더 포함할 수 있다. 하나 이상의 도핑 영역은, 예를 들어, 열확산, 이온 주입(ion implantation), 또는 다른 적합한 기술에 의해 형성될 수 있다. 설명 목적으로, HV 장치(100)는 소스(106), 드레인(108), 게이트 스택(110), 및 게이트 스택(110)의 양측 상에 형성된 스페이서(118)를 포함한다. 예시적으로, 게이트 스택(110)은 계면 산화물층(112), 하이-K 유전체층(114), 및 금속층(116)을 포함할 수 있다. 몇몇 예시에서, 소스(106) 및 드레인(108)의 형성 후에, HV 장치(100) 위에 컨택트 에치 정지층(CESL; contact etch stop layer)(120) 및 제1 층간 유전체(예를 들어, ILD0)층(124)이 형성된다. 제2 층간 유전체(예를 들어, ILD1)층(126)이 HV 장치(100) 위에 형성되고, 컨택트 개구가 유전체층(124, 126) 내에 형성될 수 있고 뒤이어 소스, 드레인, 및 게이트 컨택트(122)의 형성을 위한 컨택트 금속 적층이 수행될 수 있다.
HV 장치(100)의 특별한 특징부(feature)는 큰 드레인 연장 영역(drain extension region; 111)이다. 예시적으로, 드레인 연장 영역(111)은 (예를 들어, 게이트 스택(110) 아래의) 장치 채널과 드레인(108) 사이의 저 도핑 농도 드리프트 영역을 포함할 수 있다. 그러한 저 도핑 농도 드리프트 영역은 높은 장치 항복 전압(breakdown voltage)을 제공하고 HCI(hot-carrier injection; 고온 캐리어 주입)으로부터의 보호를 제공하도록 구성된다. LDMOS 장치는 널리 표준 CMOS-기반 프로세스로 구현되어 왔으나, 멀티 게이트 장치 아키텍쳐 내에서는 여전히 적합한 LDMOS 프로세스가 구현되어야 한다. 진보된 멀티 게이트 구조 내의 평면형, 고전압 장치의 구현을 위한 도전과제들 중 적어도 하나는, 프로세싱 동안 원치 않는 로딩 이펙트를 가져올 수 있는 대단히 상이한 장치 환경들(즉, 장치 구조들 또는 아키텍쳐들)이다. 예를 들어, 드레인 연장 영역(111)과 같은 큰 드레인 연장 영역은, 진보되고 스케일링된 멀티 게이트 장치 프로세싱 환경(예를 들어, FinFET 프로세싱 환경)에서 중대한 프로세스 도전과제를 나타낼 수 있다. 멀티 게이트 장치에서 이용가능한 더 큰 구동 전류 뿐 아니라, 강화된(enhanced) 게이트-채널(gate-channel) 커플링 및 얇은(thin) 멀티 게이트 장치(예를 들어 FinFET 장치)에 존재하는 전계(electric field) 프로파일(profile)은, 고전압 장치에서 도전과제를 나타낼 수 있고, 몇몇 예시에서는 조기(premature) 장치 항복(device breakdown) 또는 다른 신뢰성 열화 효과(예를 들어 HCI)를 야기할 수 있다. 추가적으로, (예를 들어, 소스(106) 및 드레인(108)의) 비 균일한(non-uniform) 에피택셜층 성장은 장치 성능 또는 장치 신뢰성에서의 비균일성 및/또는 열화로 이어질 수 있다.
다른 실시형태들이 상이한 이점들을 제공할 수 있고, 여기서 모든 이점들이 반드시 설명되는 것은 아니며, 모든 실시형태들에 특정 이점이 요구되는 것은 아님이 이해될 것이나, 본 개시의 실시형태들은 기존 기술에 비해 이점들을 제공한다. 예를 들어, 여기서 설명되는 실시형태는 멀티 게이트 장치 구조(예를 들어, FinFET 장치 구조) 내의 고전압 장치(예를 들어, LDMOS 장치)의 구현을 위한 구조 및 방법을 포함한다. 몇몇 실시형태에서, 드레인 연장 저항을 증가시키고 또 고전압 영역이 능동(active) 장치 게이트로부터 멀리 떨어져 있는 상태를 유지하는 것을 보장하기 위해, STI(shallow trench isolation; 쉘로우 트렌치 격리) 특징부(feature)가 (예를 들어 FinFET 게이트 스택 아래의) FinFET 채널과 드레인 사이에 형성된다. 몇몇 실시형태에서, 능동 게이트에 더하여, 소스 영역과 드레인 영역 둘 다에 대한 균일한 에피택셜 성장 프로파일을 제공하기 위해, 하나 이상의 더미 게이트가 형성된다. 여기서 사용되는 용어 "성장 프로파일"(growth profile)은 물리적 프로파일(즉, 성장된 소스/드레인 에피 영역들) 뿐 아니라 도핑 프로파일도 포함할 수 있다. 더미 게이트나 더미 게이트 스택과 같은 여기서 사용되는 "더미"(dummy) 구조물은 다른 구조물의 물리적 특성을 흉내내는데 (예를 들어, 채널, 게이트, 및/또는 다른 구조물의 물리적 치수를 흉내내는데) 이용되고 최종적으로 제조된 장치에서 회로 동작이 불가능한(circuit inoperable; 즉, 회로 전류 흐름 경로의 일부가 아닌) 구조물을 지칭하는 것으로 이해된다. 예를 들어, 여기서 설명되는 "더미 게이트"는 전기적으로 동작하지 않는(non-functional) 게이트를 의미하는 것으로 이해된다. 몇몇 예시에서, 더미 게이트의 사용은 어떠한 특정 장치 레이아웃에도 상관없이 균일한 에피택셜 성장 프로파일을 제공한다. 당해 기술분야의 통상의 기술자는 여기서 설명된 바와 같은 방법 및 장치의 다른 이득 및 이점을 인식할 것이며, 설명된 실시형태들은 뒤따르는 청구항들에 특정하게 기재된 것 이상으로 한정적이게 의도된 것이 아니다.
이제 도 2를 참조하면, 핀 구조물 내의 LDMOS 장치를 포함하는 고전압 장치를 제조하는 방법(200)이 도시된다. 몇몇 실시형태에서, 방법 (200)은, 아래에서 도 3A/3B, 4A/4B, 및 5 내지 14를 참조하여 설명되는 (예를 들어 HV 장치를 포함하는) 반도체 장치(300)를 제조하는데 이용될 수 있다. 분명히 하자면, HV 장치(100)를 참조하여 위에서 설명된 하나 이상의 양태들이 방법(200) 및 반도체 장치(300)에도 적용될 수 있다. 부가적으로, 도 3A/3B, 4A/4B, 및 5 내지 14는 도 2의 방법(200)의 하나 이상의 단계들에 따라 제조되는 예시적인 반도체 장치(300)의 사시도 및/또는 단면도를 제공한다.
방법(200) 및/또는 반도체 장치(300)의 일부가 공지된 CMOS(complementary metal-oxide-semiconductor) 기술 프로세스 흐름에 의해 제조될 수 있고, 따라서 몇몇 프로세스는 여기서 간단히만 설명된다는 것이 이해된다. 또한, 반도체 장치(300)는, 추가적인 트랜지스터, 바이폴라 접합 트랜지스터, 저항기, 커패시터, 다이오드, 퓨즈, 등과 같은 다양한 다른 장치 및 특징부(feature)를 포함할 수 있으나, 본 개시의 진보적인(inventive) 개념의 더 나은 이해를 위해 간략화되어 있다. 또한, 몇몇 실시형태에서, 반도체 장치(300)는, 상호접속될 수 있는 복수의 반도체 장치들(예를 들어, 트랜지스터들)을 포함한다.
장치(300)는, SRAM(static random access memory) 및/또는 기타 논리 회로, 저항기, 커패시터, 및 인덕터와 같은 수동 컴포넌트, PFET(P-channel field-effect transistors; P-채널 전계효과 트랜지스터), NFET(N-channel FETs; N-채널 FET), MOSFETs(metal-oxide-semiconductor field-effect transistors; 금속-산화물-반도체 전계 효과 트랜지스터), CMOS(complementary metal-oxide-semiconductor; 상보형 금속-산화물-반도체) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 기타 메모리 셀과 같은 능동 컴포넌트, 및/또는 이들의 조합을 포함할 수 있는 집적 회로 또는 그 부분의 프로세싱 동안에 제조되는 중간적인(intermediate) 장치일 수 있다.
이제 방법(200)을 참조하면, 방법(200)은, 핀 및 격리 영역을 포함하는 기판이 제공되는 블럭 202에서 시작된다. 도 3A의 예시를 참조하면, 반도체 기판(302), 기판(302)로부터 연장되는 복수의 핀 엘리먼트(304), 및 격리 영역(306)을 포함하는 반도체 장치(300)가 도시된다. 도 3B는 도 3A의 섹션 AA'에 실질적으로 유사한 개별 핀에 따른 단면도를 제공한다. 기판(302)은 실리콘 기판과 같은 반도체 기판일 수 있다. 몇몇 실시형태에서, 기판(302)은, 반도체 기판 상에 형성된 도전성(conductive) 또는 절연성(insulating) 층을 포함한 다양한 층을 포함할 수 있다. 몇몇 예시에서, 기판(302)은 당해 기술분야에 알려진 바와 같은 설계 요건에 따라 다양한 도핑 구성을 포함할 수 있다. 몇몇 실시형태에서, 기판(302)은 또한 게르마늄(germanium), 실리콘 탄화물(silicon carbide; SiC), 실리콘 게르마늄(silicon germanium; SiGe), 또는 다이아몬드와 같은 다른 반도체를 포함할 수도 있다. 대안적으로, 몇몇 실시형태에서, 기판(302)은 화합물반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 몇몇 실시형태에서, 기판(302)은 에피택셜층(epi-layer)을 포함할 수 있고/있거나, 기판(302)은 성능 강화를 위해 스트레인(strain)될 수 있고/있거나, 기판(302)은 실리콘-온-절연체(SOI) 구조를 포함할 수 있고/있거나, 기판(302)은 다른 적합한 강화 특징을 가질 수 있다.
기판(302)과 마찬가지로, 핀 엘리먼트(304)는 실리콘 또는 (게르마늄과 같은) 다른 기본 반도체(elementary semiconductor); 실리콘 탄화물(silicon carbide), 갈륨 비소(gallium arsenide), 갈륨 인(gallium phosphide), 인듐 인(indium phosphide), 인듐 비소(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide)와 같은 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 핀 엘리먼트(304)는 포토리소그래피 프로세스 및 에치(etch) 프로세스를 포함한 적합한 프로세스를 이용하여 제조될 수 있다. 포토리소그래피 프로세스는 기판 위에(예를 들어, 실리콘층 상에) 놓인 포토레지스트층(레지스트)를 형성하는 것, 레지스트를 패턴에 노출시키는 것, 노출후(post-exposure) 베이크 프로세스를 수행하는 것, 및 레지스트를 포함한 마스킹 엘리먼트를 형성하기 위해 레지스트를 현상하는 것을 포함할 수 있다. 몇몇 실시형태에서, 마스킹 엘리먼트를 형성하기 위해 레지스트를 패터닝하는 것은 전자선(e-beam) 리소그래피 프로세스를 사용하여 수행될 수 있다. 그 후 마스킹 엘리먼트는, 에치 프로세스가 실리콘 층 내로 리세스(recess)를 형성하는 동안 기판(302)의 영역들을 보호하는데 이용될 수 있고, 이에 의해 연장되는 핀 엘리먼트(304)를 남긴다. 리세스는 건식 에치(예를 들어, 화학적 산화물 제거), 습식 에치, 및/또는 다른 적합한 프로세스를 이용하여 에칭될 수 있다. 기판(302) 상에 핀 엘리먼트(304)를 형성하기 위한 수많은 다른 실시형태의 방법들도 이용될 수 있다.
격리 영역(306)은 STI(shallow trench isolation; 쉘로우 트렌치 격리) 특징부(feature)를 포함할 수 있다. 대안적으로, 필드 산화물, LOCOS 특징부, 및/또는 다른 적합한 특징부가 기판(302) 상에 및/또는 기판(302) 내에 구현될 수 있다. 격리 영역(306)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride), 불화물-도핑된 규산염 글라스(fluoride-doped silicate glass; FSG), 로우-K 유전체(low-k dielectric), 이들의 조합, 및/또는 당해 기술분야에 알려진 다른 적합한 물질을 포함할 수 있다. 일 실시형태에서, 격리 영역(306)은 STI 특징부이고, 기판(302) 내에 트렌치를 에칭함으로써 형성된다. 그 후 트렌치는 격리 물질로 채워친 후, 장치(300)의 상면을 평탄화하기 위해 CMP(chemical mechanical polish; 화학 기계적 폴리싱) 프로세스가 수행된다. 그러나, 다른 실시형태들도 가능하다. 몇몇 실시형태에서, 격리 영역(306)은, 예를 들어 하나 이상의 라이너층(liner layer)을 갖는, 멀티 레이어 구조를 포함할 수 있다.
몇몇 실시형태에서, 핀 엘리먼트(304)의 형성 이전에, 제1 유전체층이 기판(302) 위에 형성될 수 있고, 제2 유전체층이 제1 유전체층 위에 형성될 수 있다. 예시로서, 제1 유전체층은, 인접한 층들 사이의 버퍼층으로서 사용될 수 있는 패드 산화물층(pad oxide layer, 예를 들어 SiO2)을 포함할 수 있다. 몇몇 실시형태에서, 제1 유전체층은 열성장 산화물(thermally grown oxide), CVD로 적층된 산화물(CVD-deposited oxide), 및/또는 ALD로 적층된 산화물(ALD-deposited oxide)을 포함한다. 몇몇 실시형태에서, 제2 유전체층은 패드 질화물층(pad nitride layer, 예를 들어, Si3N4)을 포함하고, 제2 유전체층은 CVD 또는 다른 적합한 기술에 의해 적층될 수 있다.
몇몇 실시형태에서, 핀 엘리먼트(304)의 형성 및 격리 영역(306)의 형성 후에, 웰 주입(well implant)이, 예를 들어 이온 주입 프로세스를 이용하고 적합한 N-형 도펀트 또는 P-형 도펀트를 채택함으로써, 수행될 수 있다. 이와 같이, 웰 주입은 핀 엘리먼트(304) 내에 N-웰 또는 P-웰을 형성하는데 이용될 수 있다. 몇몇 실시형태에서, N-형 도펀트는 비소(arsenic), 인(phosphorous), 안티몬(antimony), 또는 다른 N-형 도너(donor) 물질을 포함한다. 몇몇 실시형태에서, P-형 도펀트는 붕소(boron), 알루미늄(aluminum), 갈륨(gallium), 인듐(indium), 또는 다른 P-형 억셉터(acceptor) 물질을 포함한다. 몇몇 실시형태에서, 이러한 N-형 도펀트 또는 P-형 도펀트는 고농도 도핑(highly-doped) 소스/드레인 영역; N-채널 드리프트 영역(NHV) 또는 P-채널 드리프트(PHV) 영역으로 지칭될 수 있는 고전압 도핑 영역; 도핑된 싱커 영역(doped sinker region); 감소된 표면장(RESURF; reduced surface field)층; 및/또는 다른 도핑된 연장 및/또는 웰 영역을 형성하는데 이용될 수 있다. 몇몇 실시형태에서, 예를 들어 DIBL(drain-induced barrier lowering; 드레인 유발 장벽 감소) 뿐 아니라 임계값 미만 소스-드레인 누설(sub-threshold source-to-drain leakage)을 감소시키기 위하여, 유사한 N-형 또는 P-형 도펀트가 핀 엘리먼트(304)를 통한 APT(anti-punch through) 이온 주입을 수행하는데 이용될 수 있다. 몇몇 실시형태에서, 임계 전압(Vt) 조정(adjust) 주입, 헤일로 주입(halo implant), 또는 다른 적합한 주입과 같은 기타 이온 주입 프로세스가 수행될 수도 있다. 이온 주입 프로세스 후에, 결함을 제거하고 도펀트를 활성화(즉, 도펀트를 치환 지점으로 위치시키는 것)시키기 위해, 반도체 장치(300)는 고온 어닐링(예를 들어, 약 800℃보다 큰 온도)을 거칠 수 있다. 몇몇 예시에서, 전술한 도핑 영역은 이온 주입 프로세스, 열 확산(thermal diffusion), 도핑된 에피택셜 성장, 또는 다른 적합한 기술 중 하나 이상에 의해 형성될 수 있다. 이에 따라, 방법(200)의 블럭 202는 복수의 핀 및 그 사이에 낀 유전체 격리 특징부를 갖는 기판을 제공한다.
그 후, 방법(200)은 핀-임베딩된(fin-embedded) 격리 영역(isloation region)이 형성되는 블럭 204로 진행한다. 도 4A의 예시를 참조하면, 핀-임베딩된 격리 영역(402)을 포함하는 반도체 장치(300)가 도시된다. 몇몇 실시형태에서, 핀-임베딩된 격리 영역(402)은 STI 격리 영역을 포함한다. 대안적으로, 몇몇 실시형태에서, 핀-임베딩된 격리 영역(402)은 필드 산화물, LOCOS 특징부, 및/또는 다른 적합한 격리 특징부를 이용하여 구현될 수 있다. 도시된 바와 같이, 핀-임베딩된 격리 영역(402)은 복수의 핀 엘리먼트(304)에 실질적으로 수직하게 배향된다. 도 4B는 도 4A의 섹션 AA'에 실질적으로 유사한, 핀-임베딩된 격리 영역(402)을 포함하고 개별 핀을 따르는 단면도를 제공한다. 몇몇 실시형태에서, 핀-임베딩된 격리 영역(402)은, 복수의 핀 엘리먼트(304)에 실질적으로 수직한 트렌치를 형성하기 위한, (예를 들어, 포토리소그래피 프로세스에 의한) 패터닝 및 (예를 들어 건식 또는 습식 에치를 이용한) 에칭 프로세스에 의해 형성된다. 그 이후에, 트렌치는, 예를 들어 격리 영역(306)에 사용되는 물질과 유사하고 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride), 불화물-도핑된 규산염 글라스(fluoride-doped silicate glass; FSG), 로우-k 유전체(low-k dielectric), 이들의 조합, 및/또는 당해 기술분야에 알려진 다른 적합한 물질을 포함하는 유전체 물질을 사용하여, 충진될 수 있다. 그 후, 장치(300)의 상면을 평탄화하기 위해 CMP 프로세스가 수행될 수 있다. 당해 기술분야의 통상의 기술자는 본 개시의 범위로부터 벗어나지 않으면서 다른 실시형태가 가능함을 인식할 것이다. 예를 들어, 몇몇 실시형태에서, 핀-임베딩된 격리 영역(402)은, 예를 들어 하나 이상의 라이너(liner)층을 갖는, 멀티 레이어 구조를 포함할 수 있다.
도 4B에 도시된 바와 같이, 핀-임베딩된 격리 영역(402)은 침투 깊이 'D'까지 기판(302) 내로 연장된다. 일 실시형태에서, 침투 깊이 'D'는 핀 엘리먼트(304)의 제1 측(404)을 핀 엘리먼트(304)의 제2 측(406)으로부터 유효하게 격리/분리하는 깊이로 제공된다. 더욱이, 전술한 바와 같이 N-웰 또는 P-웰, 및/또는 다른 도핑 영역이 핀 엘리먼트(304) 내에 형성됨을 고려하여, 핀-임베딩된 격리 영역(402)은 또한 핀 엘리먼트(304)의 제1 측(404) 내의 그러한 N-/P-웰, 및/또는 다른 도핑 영역을 핀 엘리먼트(304)의 제2 측(406) 내의 그러한 영역으로부터 유효하게 격리시킬 수 있다. 몇몇 실시형태에서, 핀-임베딩된 격리 영역(402)의 침투 깊이 'D'는 핀 엘리먼트(304)의 높이 'H' 보다 크고, 따라서 전술한 바와 같이 기판(302) 내로 연장된다. 몇몇 실시형태에서, 핀-임베딩된 격리 영역(402)의 침투 깊이 'D'는 핀 엘리먼트(304)의 높이 'H' 와 실질적으로 동일하다. 몇몇 예시에서, 핀-임베딩된 격리 영역(402)의 침투 깊이 'D'는 핀 엘리먼트(304)의 높이 'H' 보다 작다. 전술한 바와 같이, 또한 도 7, 13, 및 14를 참조하여 아래에서 더 자세히 설명되는 바와 같이, 드레인 연장 저항을 증가시키고 또한 임의의 고전압 영역이 능동 장치 게이트로부터 먼 상태로 유지되는 것을 보장하기 위해, 핀-임베딩된 격리 영역(402)은 (예를 들어, FinFET 게이트 스택 아래의) FinFET 채널과 드레인 사이에 배치된다.
몇몇 실시형태에서, 핀 엘리먼트(304) 주변의 격리 영역(306)은 핀 엘리먼트(304)의 상부 부분을 측방향으로 노출시키도록 리세스(recess)된다. 몇몇 실시형태에서, 동일한 유전체 물질이 격리 영역(306)과 핀-임베딩된 격리 영역(402) 각각에 이용될 수 있다. 다.라서, 몇몇 실시형태에서, 격리 영역(306)의 리세싱은 핀-임베딩된 격리 영역(402)도 에칭할 수 있다. 그러한 리세싱 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 및/또는 이들의 조합을 포함할 수 있다. 예를 들어, 몇몇 실시형태에서, 리세싱 프로세스는 반응 가스 또는 HF+NH3와 같은 반응 가스 조합을 이용한 건식의 비플라즈마(plasma-free) 프로세스, 또는 플라즈마 프로세스, 또는 NF3+NH3와 같은 반응 가스 조합 및/또는 다른 적합한 반응 가스를 포함할 수 있다. 몇몇 실시형태에서, 건식의 비플라즈마 리세싱 프로세스는 일본 도쿄 소재 도쿄 일렉트론 리미티드(Tokyo Electron Limited)사로부터 가용한 CERTAS® Gas Chemical Etch System(가스 화학적 에치 시스템)을 이용하여 수행된다. 몇몇 예시에서, 건식의 플라즈마 리세싱 프로세스는 미국 캘리포니아 산타클라라 소재의 어플라이드 머티리얼스(Applied Materials, Inc.)사로부터 가용한 SICONI® 시스템을 이용하여 수행된다. 다른 예시에서, 리세싱 프로세스는, HF(예를 들어 중량으로 H20 내의 49% HF)와 DI(de-ionized) H2O의 희석 혼합물(여기서 HF:H2O의 비는 약 1:50 또는 약 1:100)을 이용하여 수행되는 습식 에치를 포함할 수 있다. 몇몇 실시형태에서, 리세싱 깊이는 핀 엘리먼트(304)의 노출된 상부 부분의 원하는 높이 'H'가 얻어지도록 (예를 들어, 에칭 시간을 제어함으로써) 제어된다.
도 2를 참조하면, 방법(200)은 게이트 스택 및 게이트 스택의 측벽 상에 배치되는 측벽 스페이서가 형성되는 블럭 206으로 진행한다. 몇몇 실시형태에서, 게이트 스택은 더미 게이트 스택이다. 방법(200)의 몇몇 예시에서, 게이트 스택은 금속 게이트 구조물일 수 있다. 도 5의 예시를 참조하면, 능동 게이트(active gate; 502) 및 측벽 스페이서(504)가 장치(300) 상에 형성된다. 추가적으로, 몇몇 실시형태에서, 하나 이상의 더미 게이트(506) 및 측벽 스페이서(508) 또한 장치(300) 상에 형성된다. 전술한 바와 같이 그리고 아래에서 도 14를 참조하여 더 상세히 설명되는 바와 같이, 하나 이상의 더미 게이트(506)는 소스 영역과 드레인 영역 둘 다에 대한 균일한 에피택셜 성장 프로파일을 위해 제공된다. 더미 게이트(506)의 형성은 방법(200)으로부터 생략될 수도 있고, 설명의 명료성을 위해 도 6 내지 13에는 더미 게이트(506)가 도시되어 있지 않다.
여기에서 실시형태들이 예시적인 게이트-라스트(gate-last) 프로세스로 설명되는 반면, 본 개시의 실시형태들이 그러한 프로세스로 한정되지 않음이 이해될 것이다. 몇몇 실시형태에서, 본 개시의 다양한 양태가 게이트-퍼스트(gate-first) 프로세스에 적용가능할 수 있다. 몇몇 예시에서, 게이트-퍼스트 프로세스는 소스/드레인 형성 또는 소스/드레인 도펀트 활성화 이전에 게이트 스택을 형성하는 것을 포함한다. 단지 예시로서, 게이트-퍼스트 프로세스는 게이트 유전체 및 폴리실리콘 또는 금속 게이트 적층과 그에 뒤따르는 게이트 CD(critical dimension)을 정의하기 위한 게이트 스택 에치 프로세스를 포함할 수 있다. 게이트-퍼스트 프로세스의 몇몇 실시형태에서, 게이트 스택 형성에 이어서, 소스/드레인 영역의 도핑 및 몇몇 예시에서 소스/드레인 도펀트 활성화를 위한 어닐링을 포함하는 소스/드레인 형성이 뒤따를 수 있다.
게이트-라스트(gate-last) 프로세스를 이용한 일 실시형태에서, 능동 게이트(502)는, 반도체 장치(300)의 후속 프로세싱 스테이지에서 최종 게이트 스택으로 대체될 더미 게이트 스택을 포함한다. 특히, 능동 게이트(502)의 더미 게이트 스택은 이후의 프로세싱 스테이지에서 하이-K 유전체층(HK) 및 금속 게이트 전극(MG)으로 대체될 수 있다. 유사하게, 더미 게이트(506)를 포함하는 실시형태에서, 더미 게이트(506)는 이후의 프로세싱 스테이지에서 하이-K 유전체층 및 금속 게이트 전극으로 대체될 수 있는 더미 게이트 스택을 포함할 수 있다. 도시된 실시형태에서, 능동 게이트(502)는 기판(302) 위에 형성되고, 적어도 부분적으로 핀 엘리먼트(304) 위에 배치된다. 일 실시형태에서, 능동 게이트(502)는 유전체층(510) 및 전극층(512)를 포함한다. 유사하게, 더미 게이트(506)를 채택한 실시형태에서, 더미 게이트(506) 각각은 유전체층(514) 및 전극층(512)을 포함할 수 있다. 또한, 몇몇 실시형태에서, 유전체층(510)에 사용되는 물질은 유전체층(514)에 사용되는 물질과 동일할 수 있다. 또한, 몇몇 실시형태에서, 전극층(512)에 사용되는 물질은 전극층(516)에 사용되는 물질과 동일할 수 있다. 몇몇 실시형태에서, 능동 게이트(502) 및 더미 게이트(506)는 층의 적층(layer deposition), 패터닝, 에칭과 다른 적합한 프로세싱 단계와 같은 다양한 프로세스 단계에 의해 형성된다. 몇몇 예시에서, 측의 적층은 CVD (저압 CVD 및 플라즈마-강화 CVD 둘 다 포함), PVD, ALD, 열 산화(thermal oxidation), 전자빔 증착(e-beam evaporation), 또는 다른 적합한 적층 기술, 또는 이들의 조합을 포함한다. 몇몇 실시형태에서, 패터닝 프로세스는 리소그래피 프로세스(예를 들어, 포토리소그래피 또는 전자빔 리소그래피(e-beam lithography))를 포함하고, 리소그래피 프로세스는 포토레지스트 코팅(예를 들어, 스핀온 코팅), 소프트 베이킹(soft baking), 마스크 정렬, 노출, 노출후 베이킹(post-exposure baking), 포토레지스트 현상, 린싱(rinsing), 건조(예를 들어, 스핀 건조 및/또는 하드 베이킹), 다른 적합한 리소그래피 기술 및/또는 이들의 조합을 더 포함할 수 있다. 몇몇 실시형태에서, 에칭 프로세스는 건식 에칭(예를 들어, RIE 또는 ICP 에칭), 습식 에칭, 및/또는 다른 에칭 방법을 포함할 수 있다. 더미 게이트(506)를 포함하는 몇몇 예시에서, 능동 게이트 및 더미 게이트(502, 506)의 각각의 유전체층(510, 514)은 동시에 형성될 수 있고, 능동 게이트 및 더미 게이트(502, 506)의 각각의 전극층(512, 516)은 동시에 형성될 수 있으며, 능동 게이트 및 더미 게이트(502, 506)의 각각의 측벽 스페이서(504, 508)는 동시에 형성될 수 있다.
몇몇 실시형태에서, 능동 게이트 및 더미 게이트(502, 506)의 유전체층(510, 514)은 실리콘 산화물(silicon oxide)을 포함한다. 대안적으로 또는 추가적으로, 유전체층(510, 514)은 실리콘 질화물(silicon nitride), 하이-K 유전체 물질(high-K dielectric material) 또는 다른 적합한 물질을 포함할 수 있다. 몇몇 실시형태에서, 능동 게이트 및 더미 게이트(502, 506)의 전극층(512, 516)은 다결정 실리콘(폴리실리콘)을 포함할 수 있다. 몇몇 실시형태에서, 하드 마스크(예를 들어 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride) 또는 실리콘 탄화물(silicon carbide)과 같은 유전체 물질을 포함함)도 능동 게이트(502) 또는 더미 게이트(506) 위에 형성될 수도 있다.
도 5를 여전히 참조하면, 측벽 스페이서(504, 508)는 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 탄화물(silicon carbide), 실리콘 산화질화물(silicon oxynitride), 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다. 몇몇 실시형태에서, 측벽 스페이서(504, 508)는, 메인 스페이서 벽, 라이너(liner)층, 등과 같은 다수의 층을 포함한다. 예시로서, 측벽 스페이서(504, 508)는 능동 게이트(502) 및/또는 더미 게이트(506) 위에 유전체 물질을 적층하고 유전체 물질을 이방성으로 에칭 백(etching back)시킴으로써 형성될 수 있다. 몇몇 실시형태에서, (예를 들어, 스페이서 형성을 위한) 에치 백(etch-back) 프로세스는 에치 선택성(etch selectivity)을 향상시키고 과도 에치의 제어(over-etch control)를 제공하기 위해 멀티 스텝 에칭 프로세스를 포함할 수 있다. 몇몇 실시형태에서, 측벽 스페이서(504, 508)를 형성하기 이전에, 반도체 장치(300) 내에 LDD(lightly-doped drain; 저농도 도핑 드레인) 특징부를 형성하기 위해 이온 주입 프로세스가 수행될 수 있다. 몇몇 예시에서, 그러한 LDD 특징부는 측벽 스페이서(504, 508) 형성 이전에 인-시츄(in-situ) 도핑에 의해 형성될 수 있다. 또 다른 예시에서, LDD 특징부를 형성하기 위해 이온 주입 프로세스가 측벽 스페이서(504, 508)을 형성한 후에 수행될 수도 있다. 몇몇 실시형태에서, 측벽 스페이서(504, 508)의 형성 이전 또는 이후에, 고농도 도핑(highly-doped) 소스/드레인 영역, N-채널 드리프트(NHV) 영역 또는 P-채널 드리프트(PHV) 영역, 도핑된 싱커 영역(doped sinker region), 감소된 표면장(RESURF; reduced surface field)층, 및/또는 다른 도핑된 연장 및/또는 웰 영역을 형성하기 위해 인-시츄(in-situ) 도핑 및/또는 이온 주입이 사용될 수 있다. 몇몇 실시형태에서, 하나 이상의 주입 프로세스 후에, 결함을 제거하고 도펀트를 활성화(즉, 도펀트를 치환 지점으로 위치시키는 것)시키기 위해, 반도체 장치(300)는 고온 버짓 프로세스(high thermal budget process)(어닐)를 거칠 수 있다.
방법(200)을 다시 참조하면, 방법(200)은 소스/드레인 영역 내에 소스/드레인 특징부가 형성되는 블럭 208로 진행한다. 도 6의 예시를 참조하면, 처음에 드레인 리세스(606) 및 소스 리세스(608)가 각각 드레인 영역(602) 및 소스 영역(604) 내에 형성될 수 있다. 몇몇 실시형태에서, 드레인 리세스 및 소스 리세스는 표준적인 패터닝(예를 들어 포토리소그래피 프로세스에 의함) 및 에칭(예를 들어, 습식 또는 건식 에치를 이용함) 프로세스를 이용하여 형성될 수 있다. 몇몇 예시에서, 그리고 도 7의 예시를 참조하여, 드레인 특징부(702) 및 소스 특징부(704)는 드레인 및 소스 영역(602, 604) 각각의 드레인 및 소스 리세스(606, 608) 내에 형성된다. 대안적으로, 몇몇 예시에서, 드레인 및 소스 리세스(606, 608)의 사전 형성 없이, 드레인 및 소스 특징부(702, 704)가 각각 드레인 및 소스 영역(602, 604)에 형성될 수 있다. 예시로서, 드레인 및 소스 특징부(702, 704)는 핀 엘리먼트(304)의 내에, 상에, 및/또는 그것을 둘러싸게 형성될 수 있다. 드레인 및 소스 특징부(702, 704)는 드레인 및 소스 영역(602, 604) 내에 하나 이상의 반도체 물질층을 에피택셜하게 성장시킴으로써 형성될 수 있다. 다양한 실시형태에서, 드레인 및 소스 영역(602, 604) 내에서 성장되는 반도체 물질층은 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, SiP, 또는 다른 적합한 물질을 포함할 수 있다. 몇몇 실시형태에서, 드레인 및 소스 특징부(702, 704)는 에피택셜 성장 프로세스 동안 인-시츄(in-situ)로 도핑될 수 있다. 예를 들어, 몇몇 실시형태에서, 에피택셜하게 성장되는 SiGe 드레인 및 소스 특징부(702, 704)는 붕소로 도핑될 수 있다. 다른 예시에서, 에피택셜하게 성장되는 Si epi 드레인 및 소스 특징부(702, 704)는, Si:C 소스/드레인 특징부를 형성하기 위해 탄소로, Si:P 소스/드레인 특징부를 형성하기 위해 인으로, 또는 SiCP 소스/드레인 특징부를 형성하기 위해 탄소와 인 둘 다로 도핑될 수 있다. 몇몇 실시형태에서, 드레인 및 소스 특징부(702, 704)는 인-시츄(in-situ)로 도핑되지 않고, 대신 드레인 및 소스 특징부(702, 704)를 도핑하기 위해 주입 프로세스가 수행된다. 몇몇 실시형태에서, 드레인 및 소스 특징부(702, 704)를 도핑하는데 이용되는 도핑량(doping dose)은 LDD 특징부, NHV 영역, PHV 영역, RESURF층, 또는 다른 도핑된 연장 영역을 도핑하는데 이용되는 도핑량 보다 크다.
도 7은 또한, 도 1의 HV 장치(100)의 드레인 연장 영역(111)과 유사한 큰 드레인 연장 영역(711)을 도시한다. 몇몇 실시형태에서, 드레인 연장 영역(711)은 (예를 들어, 능동 게이트 (502) 아래의) 장치 채널과 드레인 특징부(702) 사이의 저 도핑 농도 드리프트 영역을 포함한다. 저 도핑 농도 드리프트 영역(예를 들어, NHV/PHV 영역, RESURF 층, 및/또는 다른 도핑 연장 영역)은 높은 장치 항복 전압을 제공하고 HCI(hot-carrier injection; 고온 캐리어 주입)으로부터의 보호를 제공하도록 구성된다. 핀형 구조의 고전압 장치를 구현하는데 있어서의 적어도 하나의 도전과제는, 전술한 바와 같이, 핀형 장치에서 이용가능한 더 큰 구동 전류, 강화된(enhanced) 게이트-채널(gate-channel) 커플링, 및 얇은(thin) 멀티 게이트 장치(예를 들어 FinFET 장치)에 존재하는 전계(electric field) 프로파일이다. 이러한 효과들은, 몇몇 예시에서, 조기(premature) 장치 항복(device breakdown) 또는 다른 신뢰성 열화 효과(예를 들어 HCI)로 이어질 수 있다. 그러한 효과의 가능성을 감소시키기 위해, 핀-임베딩된 격리 영역(402)은, 도 13 및 14를 참조하여 아래에서 더 상세히 설명되는 드레인 연장 저항을 증가시키고, 또한 임의의 고전압 영역이 능동 게이트(502)로부터 먼 상태로 유지되는 것을 보장한다.
몇몇 예시에서, 소스/드레인 특징부를 형성(블럭 208)한 후에, 방법(200)은 에치 정지층 및 유전체 층이 기판(302) 상에 형성되는 블럭 210으로 진행한다. 도 8의 예시를 참조하면, 컨택트 에치 정지층(CESL; contact etch stop layer)(802) 및 층간 유전체(ILD; inter-layer dielectric)층(804)이 기판(302) 위에 형성된다. 몇몇 예시에서, CESL(802)은 실리콘 질화물층(silicon nitride layer), 실리콘 탄소 질화물층(silicon carbon nitride layer), 실리콘 산화질화물층(silicon oxynitride layer), 및/또는 당해 기술분야에 알려진 다른 물질을 포함한다. CESL(802)은 PECVD(plasma-enhanced chemical vapor deposition; 플라즈마-강화 화학 기상 증착) 프로세스 및/또는 다른 적합한 적층 또는 산화 프로세스에 의해 형성될 수 있다. 몇몇 실시형태에서, ILD 층(804)은 TEOS(tetraethylorthosilicate) 산화물, 미도핑(un-doped) 규산염 글라스(silicate glass), 또는 BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass)와 같은 도핑된 실리콘 산화물, 및/또는 다른 적합한 유전체 물질과 같은 물질을 포함한다. ILD층(804)은 SACVD(subatmospheric CVD) 프로세스, 흐를 수 있는(flowable) CVD 프로세스, 또는 다른 적합한 적층 기술에 의해 적층될 수 있다. 몇몇 실시형태에서, ILD층(804)의 형성 후에, 반도체 장치(300)는 ILD층(804)을 어닐링하기 위해 고온 버짓 프로세스(high thermal budget process)를 거칠 수 있다.
몇몇 실시형태에서, CESL(802) 및 ILD층(804)의 형성은, 능동 게이트(502)의 상면을 노출시키고 (예를 들어, 게이트-라스트 프로세스에서) 더미 게이트 스택의 상면을 노출시키는 것을 포함시킬 수 있는 평탄화 프로세스(예를 들어, CMP 프로세스)를 포함한다. 예시로서, CMP 프로세스는, 반도체 장치(300)의 상면도 평탄화하면서, 능동 게이트(502) 위에 놓인 CESL(802) 및 ILD층(804)의 부분들을 제거하는데 사용될 수 있다. 하드 마스크를 포함하는 실시형태에서, CMP 프로세스는 능동 게이트(502) 위에 놓인 하드 마스크도 제거할 수 있다.
일 실시형태에서, 이후 방법(200)은 능동 게이트(502)의 특징부(예를 들어 더미 게이트 스택 특징부)가 기판으로 제거되는 블럭 212로 진행한다. 능동 게이트(502)로부터 더미 게이트 스택 특징부(예를 들어, 유전체층 및/또는 전극층)를 제거하는 것은 결과적으로 트렌치를 만들고, 후속하여 최종 게이트 스택(예를 들어, 하이-K 유전체층 및 금속 게이트 전극을 포함함)이 트렌치 내에 형성될 수 있다. 더미 게이트 스택 특징부의 제거는 선택적인 습식 에치 또는 선택적인 건식 에치를 포함하는 선택적인 에치 프로세스를 포함할 수 있다. 도 8 및 9의 예시를 참조하면, 능동 게이트(502)는, 유전체층(510) 및 전극층(512)을 포함할 수 있고 기판(302)으로부터 제거되어 트렌치(902)를 만드는 더미 게이트 스택 특징부를 포함한다. 트렌치(902)는 아래에서 더 상세히 설명되는 바와 같은 최종 게이트 구조물이 형성되는 영역을 정의한다.
그 후, 방법(200)은 하이-K/금속 게이트 스택이 형성되는 블럭 214로 진행한다. 예를 들어, 하이-K/금속 게이트 스택은 능동 게이트(502)의 더미 게이트 스택 특징부의 제거에 의해 정의된 트렌치(902)(도 9) 내에 형성될 수 있다. 도 10의 예시를 참조하면, 하이-K 금속 게이트 스택(1002)은 장치(300) 상에 형성된다. 하이-K/금속 게이트 스택(1002)은 장치(300)의 채널 영역 위에 형성되는 계면층(1004)을 포함하고, 여기서 채널 영역은 도 3A 및 4A의 섹션 AA'에 의해 정의되는 평면에 실질적으로 평행한 평면을 따라 능동 게이트(502) 아래에 놓이면서 핀 엘리먼트(304) 내에 배치된다. 하이-K/금속 게이트 스택(1002)은, 계면층(1004) 위에 형성된 하이-K 게이트 유전체층(1006), 및 하이-K 게이트 유전체층(1006) 위에 형성된 금속층(1008)을 더 포함한다. 여기서 사용되고 설명되는 하이-K 게이트 유전체는, 예를 들어 열 실리콘 산화물의 유전율(~3.9)보다 큰, 높은 유전율(dielectric constant)을 갖는 유전체 물질을 포함한다. 하이-K/금속 게이트 스택(1002) 내에 사용되는 금속층(1008)은 금속, 금속 합금, 또는 금속 규화물(metal silicide)을 포함할 수 있다. 추가적으로, 하이-K/금속 게이트 스택(1002)의 형성은 다양한 게이트 물질을 형성하기 위한 적층 및 과도한 게이트 물질을 제거하고 그에 의해 반도체 장치(300)의 상면을 평탄화하기 위한 하나 이상의 CMP 프로세스를 포함한다. 예를 들어, 도 11의 예시를 참조하면, 금속층(1008)의 과도한 물질(excess material)을 제거하고, 장치(300)의 상면을 평탄화하고, 게이트 스택(1002)의 형성을 완료하기 위해, CMP 프로세스가 수행된다.
계면층(1004)은 실리콘 산화물(silicon oxide; SiO2), HfSiO, 또는 실리콘산화질화물(silicon oxynitride; SiON)과 같은 유전체 물질을 포함할 수 있다. 계면층(1004)은 화학적 산화(chemical oxidation), 열 산화(thermal oxidation), ALD(atomic layer deposition), CVD(chemical vapor deposition), 및/또는 다른 적합한 방법에 의해 형성될 수 있다. 하이-K/금속 게이트 스택(1002)의 유전체층(1006)은 하프늄 산화물(hafnium oxide; HfO2)과 같은 하이-K 유전체층을 포함할 수 있다. 대안적으로, 하이-K/금속 게이트 스택(1002)의 유전체층(1006)은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산화질화물(oxynitrides; SiON), 이들의 조합, 또는 다른 적합한 물질과 같은 다른 하이-K 유전체를 포함할 수 있다. 하이-K 게이트 유전체층은 ALD, PVD(physical vapor deposition), CVD, 산화(oxidation), 및/또는 다른 적합한 방법에 의해 형성될 수 있다.
하이-K/금속 게이트 스택(1002)의 금속층(1008)은 단일층을 포함할 수 있거나, 대안적으로 장치 성능을 향상시키기 위한 선택적인 일함수를 갖는 금속층(일함수 금속층), 라이너(liner)층, 웨팅(wetting)층, 접착(adhesion)층, 금속 합금, 또는 금속 규화물의 다양한 조합과 같은 멀티층(multi-layer) 구조를 포함할 수 있다. 예시로서, 하이-K/금속 게이트 스택(1002)의 금속층(1008)은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, Re, Ir, Co, Ni, 다른 적합한 금속 물질 또는 이들의 조합을 포함할 수 있다. 몇몇 실시형태에서, 금속층(1008)은 N-형의 장치(300)를 위해 제1 금속 물질을 포함할 수 있고, P-형의 장치(300)를 위해 제2 금속 물질을 포함할 수 있다. 따라서, 장치(300)는 이중 일함수 금속 게이트 구성을 포함할 수 있다. 예를 들어, (예를 들어, N-형 장치를 위한) 제1 금속 물질은, 기판 전도대(conduction band)의 일함수와 실질적으로 정렬되거나 적어도 핀(304)의 채널 영역의 전도대의 일함수와 실질적으로 정렬되는 일함수를 갖는 금속을 포함할 수 있다. 유사하게, 예를 들어, (예를 들어 P-형 장치를 위한) 제2 금속 물질은, 기판 원자가전자대(valence band)의 일함수와 실질적으로 정렬되거나 적어도 핀(304)의 채널 영역의 원자가전자대의 일함수와 실질적으로 정렬되는 일함수를 갖는 금속을 포함할 수 있다. 따라서, 금속층(1008)은 N-형 및 P-형 장치(300) 둘 다를 포함하는 장치(300)의 게이트 전극을 제공할 수 있다. 몇몇 실시형태에서, 금속층(1008)은 대안적으로 폴리실리콘층을 포함할 수 있다. 하이-K/금속 게이트 스택(1002)의 금속층(1008)은 ALD, PVD, CVD, 전자빔 증착, 또는 다른 적합한 프로세스에 의해 형성될 수 있다. 또한, 하이-K/금속 게이트 스택(1002)의 금속층(1008)은, 상이한 금속층들을 이용하는 N-FET 트랜지스터와 P-FET 트랜지스터를 위해 별개로 형성될 수 있다.
그 후, 방법(200)은 층간 유전체(ILD)층이 기판(302) 위에 형성되는 블럭 216으로 진행한다. 도 12의 예시를 참조하면, ILD층(1202)이 기판(302) 위에 형성된다. 몇몇 실시형태에서, ILD층(1202)은 실리콘 산화물(silicon oxide), 실리콘 산화질화물(silicon oxynitride), 로우-K 유전체 물질(low-K dielectric material) 또는 다른 적합한 유전체 물질을 포함한다. 몇몇 실시형태에서, ILD층(1202)은 단일층 또는 다수의 층을 포함할 수 있다. 예시로서, ILD층(1202)은 CVD, ALD, 및 (예를 들어 스핀-온-글라스를 적층하기 위한) 스핀온(spin-on) 기술을 포함하는 복수의 적합한 기술들 중 어느 것에 의해서도 형성될 수 있다. 몇몇 실시형태에서, ILD층(1202)으로부터 과도한 물질(excess material)을 제거하고 반도체 장치(300)의 상면을 평탄화화기 위해, ILD층의 형성 후에 CMP 프로세스가 수행될 수 있다.
방법(200)의 블럭(216)을 여전히 참조하면, 장치(300)를 위한 컨택트 개구가 형성된다. 도 12의 예시를 다시 참조하면, 드레인 및 소스 특징부(702, 704)와 능동 게이트(502)의 금속층(1008)으로의 액세스를 제공하기 위하여 유전체층(804, 1202) 내에 소스 컨택트 개구, 드레인 컨택트 개구, 및 게이트 컨택트 개구가 형성된다. 예시로서, 그러한 컨택트 개구는 리소그래픽 패터닝 및 에칭(예를 들어, 습식 또는 건식 에칭) 프로세스의 적합한 조합에 의해 형성될 수 있다. 몇몇 실시형태에서, 소스/드레인 컨택트 개구는 게이트 컨택트 개구와 별도로 패터닝 및 에칭될 수 있다. 몇몇 실시형태에서, 소스/드레인 컨택트 개구는 게이트 컨택트 개구와 동시에 패터닝 및 에칭될 수 있다. 그 후, 방법(200)은 블럭 216과 관련하여 전술한 소스, 드레인, 및 게이트 컨택트 개구 내에 소스, 드레인, 게이트 컨택트 금속이 형성되는 블럭 218로 진행한다. 도 12의 예시를 다시 한번 참조하면, 예를 들어 ALD, PVD, CVD, 전자 빔 증착, 또는 다른 적합한 프로세스에 의해, 소스/드레인 컨택트 금속(1204) 및 게이트 컨택트 금속(1206)이 형성된다. 몇몇 실시형태에서, 소스/드레인 컨택트 금속(1204)은 게이트 컨택트 금속(1206)과 별도로 형성될 수 있다. 몇몇 실시형태에서, 소스/드레인 컨택트 금속(1204)은 게이트 컨택트 금속(1206)과 동시에 형성될 수 있다. 이에 따라, 소스/드레인 컨택트 금속(1204)은 드레인 및 소스 특징부(702, 704)에 직접 연결될 수 있다. 마찬가지로, 게이트 컨택트 금속(1206)은 능동 게이트(502)의 금속층(1008)에 직접 연결될 수 있다. 몇몇 실시형태에서, 소스/드레인 컨택트 금속(1204)이 중간층(intermediate layer)을 거쳐서 드레인 및 소스 특징부(702, 704)에 연결되도록, 중간층(예를 들어 쇼트키 장벽 높이층(Schottky barrier height layer))이 드레인 및 소스 특징부(702, 704)와 소스/드레인 컨택트 금속(1204) 사이에 형성될 수 있다.
반도체 장치(300)는 당해 기술분야에 알려진 다양한 특징부 및 영역을 형성하기 위한 추가적인 프로세싱을 거칠 수 있다. 예를 들어, 후속 프로세싱은, 하나 이상의 FinFET 장치를 포함하는 기능 회로를 형성하기 위한 다양한 특징부들을 접속시키도록 구성되는, 기판(302) 상의 다양한 컨택트/비아/라인 및 멀티층 상호접속 특징부(예를 들어, 금속층 및 층간 유전체)를 형성할 수 있다. 이 예시의 진척에서, 멀티층 상호접속은 비아나 컨택트 같은 수직 상호접속 및 금속 라인과 같은 수평 상호접속을 포함할 수 있다. 다양한 상호접속 특징부는 구리(copper), 텅스텐(tungsten), 및/또는 규화물(silicide)을 포함하는 다양한 도전체 물질을 채택할 수 있다. 한 예시에서, 구리 관련 멀티층 상호접속 구조를 형성하는데에 다마신(damascene) 및/또는 이중 다마신(dual damascene) 프로세스가 사용된다. 또한, 방법(200) 이전에, 동안에, 및 이후에 추가적인 프로세스 단계들이 구현될 수 있고, 전술한 몇몇 프로세스 단계들은 방법(200)의 다양한 실시형태에 따라 대체되거나 제거될 수 있다.
이제 도 13을 참조하면, 방법(200)의 하나 이상의 단계에 따라 제조된 반도체 장치(300)가 도시된다. 일 실시형태에서, 도시된 반도체 장치(300)는 드레인 특징부(702), 소스 특징부(704), 및 능동 게이트(502)를 포함하며, 이들은 다함께 트랜지스터(예를 들어, LDMOS 트랜지스터와 같은 고전압 및/또는 고전력 트랜지스터)를 형성한다. 특히, 도 13의 예시는 드레인 특징부(702)와 소스 특징부(704) 사이에 저항 경로(1302)를 도시한다. (예를 들어, 핀 엘리먼트(304)를 통한) 드레인 특징부(702)와 소스 특징부(704) 간의 직접적이고 낮은 저항의 경로 대신에, 핀-임베딩된 격리 영역(402)은 드레인 연장 영역(711)의 저항을 증가시키는 역할을 한다. 예를 들어, 드레인 특징부(702)로부터 소스 특징부(704)로 흐르는 전류는 핀-임베딩된 격리 영역(402) 아래에서 기판(302)(즉, 반도체 벌크 영역) 내로 흐르고, 그 후 핀 엘리먼트(304) 내로 그리고 (예를 들어, 능동 게이트(502) 아래의) 장치(300)의 채널 영역을 통해 그리고 소스 특징부(704) 내로 흘러들어간다. 따라서, 몇몇 실시형태에서, 드레인 특징부(702)와 소스 특징부(704) 사이의 총 저항은 제1 핀 저항(RFin1), 벌크 저항(RBulk), 제2 핀 저항(RFin2), 및 채널 저항(RChannel)의 합으로 표현될 수 있다. 다양한 실시형태에서, 전술한 하나 이상의 도핑 영역(예를 들어, NHV/PHV 영역, RESURF층, 및/또는 다른 도핑 연장 영역)은 핀 저항(RFin1 및/또는 RFin2) 및 채널 저항(RChannel) 중 하나 이상을 조정하도록 구성될 수 있다. 일부 실시형태에서, 도 13에 도시된 저항들 중 하나 이상(예를 들어, RFin1 및/또는 RFin2)을 조정하기 위해, 핀-임베딩된 격리 영역(402)은 핀-임베딩된 격리 영역(402)의 위치가 변화될 수 있다(예를 들어, 드레인 특징부(702)에 더 가깝게 또는 능동 게이트(502)에 더 가깝게). 몇몇 실시형태에서, RBulk는 RFin1, RFin2, 및 RChannel 보다 클 수 있다. 몇몇 실시형태에서, RFin1는 RFin2와 실질적으로 동일할 수 있다. 드레인 특징부(702)와 소스 특징부(704) 간의 총 저항을 조정하는 방법들 중 몇가지 예시 및 RBulk, RFin1, RFin2, 및 RChannel 사이의 상대적인 값들의 몇몇 예시만이 주어졌지만, 당해 기술분야의 통상의 기술자는 본 개시의 범위를 벗어남 없이 많은 다른 상대적인 저항 값과 컴포넌트 저항(즉, RBulk, RFin1, RFin2, 및 RChannel) 각각의 조정을 위한 다른 방법이 채택될 수 있음을 이해할 것이다. 전술한 바와 같이, 핀-임베딩된 격리 영역(402)에 의해 제공되는 드레인 연장 영역(711)의 증가된 저항은 반도체 장치(300)에서 조기(premature) 장치 항복(device breakdown) 또는 다른 신뢰성 열화 효과(예를 들어 HCI)의 가능성을 감소시키는 역할을 하며, 이는 (FinFET 장치의 다른 전형적인 효과들 중에서) 강화된 구동 전류를 보일 것이다.
이제 도 14를 참조하면, 방법(200)의 하나 이상의 단계에 따라 제조되고 복수의 더미 게이트를 포함하는 반도체 장치(300)가 도시된다. 구체적으로, 도 14의 예시는, 도 5를 참조하여 전술한 바와 같은 복수의 더미 게이트(506)를 포함하는 장치(300)을 도시한다. 도 6 내지 12에서는 설명의 명료성을 위해 도시되지 않았으나, 더미 게이트(506)를 포함하는 실시형태도, 능동 게이트(502)를 형성하는데 이용되는 프로세스와 실질적으로 유사한 방법으로 더미 게이트(506)를 프로세싱하는 것을 포함한다. 예를 들어, 몇몇 실시형태에서, 더미 게이트(506)의 프로세싱은, 도 9 내지 11을 참조하여 전술한 방법과 유사한 방법으로 수행되는, 더미 게이트 스택 특징부(예를 들어, 도 5에 도시된 유전체층(514) 및 전극층(516))의 제거와, 그에 뒤따르는 하이-K/금속 게이트 스택의 후속적인 형성을 포함한다. 따라서, 더미 게이트(506)를 위한 하이-K/금속 게이트 스택은 계면층(1404), 하이-K 게이트 유전체층(1406), 및 금속층(1408)을 마찬가지로 포함할 수 있다. 더욱이, 더미 게이트(506)를 포함하는 장치(300)의 실시형태에서, 능동 및 더미 게이트(502, 506) 각자의 계면층(1004, 1404)는 동시에 형성될 수 있고, 능동 및 더미 게이트(502, 506) 각자의 하이-K 게이트 유전체층(1006, 1406)은 동시에 형성될 수 있으며, 능동 및 더미 게이트(502, 506) 각자의 금속층(1008, 1408)은 동시에 형성될 수 있다. 추가적으로, 더미 게이트(506)의 계면층(1404), 하이-K 게이트 유전체층(1406), 및 금속층(1408) 각각을 위해 사용되는 물질은 능동 게이트(502)의 계면층(1004), 하이-K 게이트 유전체층(1006), 및 금속층(1008)에 대해 위에서 열거한 물질과 동일할 수 있다.
다양한 실시형태에서, 드레인 특징부(702)와 소스 특징부(704) 둘 다에 대한 균일한 에피택셜 성장 프로파일(profile)을 제공하기 위하여, 능동 게이트에 더해 더미 게이트(506)가 형성된다. 여기서 설명되는 에피택셜 성장 프로파일은 드레인 및 소스 특징부(702, 704)의 도핑 프로파일 및/또는 물리적 프로파일(즉, 모양)를 포함할 수 있다. 몇몇 예시에서, 더미 게이트(506)는 장치(300)의 프로세싱이 수행되는 보다 균일한 환경을 제공한다. 이러한 균일한 프로세싱 환경은, (예를 들어 평면형 CMOS 장치와 비교하여) 복잡한 장치 아키텍쳐 및 고 스케일링된(high-scaled) 기하학적구조(geometries)가 멀티 게이트 장치로 하여금 환경적인 비균일성 및 프로세스 로딩 이펙트(loading effects)에 더 민감하게 만드는, 예를 들어 FinFET 장치 아키텍쳐와 같은, 멀티 게이트 장치 아키텍쳐에서 특히 중요할 수 있다. 따라서, 다양한 실시형태에서, 더미 게이트(506)는 보다 신뢰성 있고 반복가능한 프로세스를 결과적으로 가져올 수 있다.
예를 들어, 더미 게이트(506)는 (예를 들어 드레인 및 소스 리세스(606, 608)을 형성할 때) 더 균일한 에치율을 제공할 수 있고, CMP-유발 디싱 이펙트(dishing effect)를 감소 및/또는 방지할 수 있으며, 종합적으로 드레인 및 소 스 특징부(702, 704)의 우수한 에피택셜 성장을 위한 더 균일한 성장 환경을 제공할 수 있다. 도 13의 예시와 유사하게 도 14의 예시도 드레인 특징부(702)와 소스 특징부(704) 간의 저항 경로(1302)를 도시하며, 여기서 핀-임베딩된 격리 영역(402)은 드레인 연장 영역(711)의 저항을 증가시키는 역할을 하고 이에 의해 반도체 장치(300)의 조기(premature) 장치 항복(device breakdown) 또는 다른 신뢰성 열화 효과의 가능성을 감소시킨다. 예를 들어 더미 게이트(506)에 의해 가능해지는 드레인 및 소스 특징부(702, 704)의 우수한 에피택셜 성장 프로파일은 또한, 드레인 저항(RDrain) 및 소스 저항(RSource)이 보다 균일하고 보다 반복가능하게 함으로써 이들 저항을 향상시킨다. 더미 게이트(506) 사용의 몇가지 이득만이 여기서 설명되었지만, 당해 기술분야의 통상의 기술자는 본 개시의 범위에서 벗어나지 않으면서 더미 게이트(506) 사용의 많은 다른 이득과 이점을 이해할 것이다.
여기서 설명된 다양한 실시형태는 기존 기술에 비해 몇가지 이점을 제공한다. 여기서 모든 이점들이 반드시 설명된 것은 아니고, 모든 실시형태들에 특정 이점이 요구되는 것은 아니며, 다른 실시형태들이 상이한 이점들을 제공할 수 있음이 이해될 것이다. 다양한 예시에서, 여기서 설명되는 실시형태는 멀티 게이트 장치 구조(예를 들어, FinFET 장치 구조) 내의 고전압 장치(예를 들어, LDMOS 장치)의 구현을 위한 구조 및 방법을 포함한다. 몇몇 실시형태에서, 드레인 연장 저항을 증가시키고 또 고전압 영역이 능동(active) 장치 게이트로부터 멀리 떨어져 있는 상태를 유지하는 것을 보장하기 위해, 핀-임베딩된 격리 영역이 (예를 들어 FinFET 게이트 스택 아래의) FinFET 채널과 드레인 사이에 형성된다. 몇몇 실시형태에서, 핀-임베딩된 격리 영역은 STI 특징부를 포함한다. 몇몇 예시에서, 핀-임베딩된 격리 영역의 사용은 여기서 설명된 반도체 장치와 같은 고전압 장치에서 조기(premature) 장치 항복(device breakdown) 또는 다른 신뢰성 열화 효과(예를 들어 HCI)의 가능성을 감소시키는 역할을 한다. 몇몇 실시형태에서, 능동 게이트에 더하여, 균일한 성장 환경을 제공하고 그에 따라 소스 영역과 드레인 영역 둘 다에 대한 균일한 에피택셜 성장 프로파일(profile)을 제공하기 위해, 복수의 더미 게이트가 형성된다. 몇몇 예시에서, 더미 게이트의 사용은 어떠한 특정한 장치 레이아웃에도 상관없이 균일한 에피택셜 성장 프로파일을 제공한다.
따라서, 본 개시의 실시형태 중 하나는, 그로부터 연장되는 핀과 핀-임베딩된 격리 영역을 갖는 기판을 포함하는 반도체 장치를 설명하였다. 몇몇 예시에서, 핀-임베딩된 격리 영역은 STI 영역을 포함한다. 몇몇 실시형태에서, 핀-임베딩된 격리 영역은 핀의 제1 부분을 핀의 제2 부분으로부터 분리시킨다. 또한, 몇몇 예시에서, 핀의 제1 부분은 채널 영역을 포함한다. 다양한 실시형태에서, 핀의 제1 부분에 소스 영역이 형성되고, 핀의 제2 부분에 드레인 영역이 형성되며, 채널 영역 위에 능동 게이트가 형성된다. 몇몇 예시에서, 능동 게이트는 소스 영역의 제1측에 인접하게 배치된다.
실시형태들 중 또다른 실시형태에서, 그로부터 연장되는 복수의 핀을 갖는 기판을 포함하는 고전압 반도체 장치가 설명된다. 몇몇 예시에서, 핀-임베딩된 격리 영역은 복수의 핀에 걸쳐 이어지고 복수의 핀 각각의 제1 부분을 복수의 핀 각각의 제2 부분으로부터 분리시킨다. 몇몇 실시형태에서, 복수의 핀 중 적어도 하나의 핀의 제1 부분은 채널 영역을 포함한다. 추가적으로, 적어도 하나의 핀의 제1 부분에 소스 영역이 형성되고, 적어도 하나의 핀의 제2 부분에 드레인 영역이 형성된다. 또한, 소스 영역에 인접하게 배치되는 능동 게이트가 적어도 하나의 핀의 채널 영역 위에 형성된다.
실시형태들 중 또다른 실시형태에서, 그로부터 연장되는 핀을 포함한 기판이 제공되는 반도체 장치 제조 방법이 설명된다. 다양한 실시형태에서, 이 방법은 핀의 제1 부분을 핀의 제2 부분으로부터 분리시키는 핀-임베딩된 격리 영역을 형성하는 단계를 포함한다. 몇몇 예시에서, 핀-임베딩된 격리 영역은 기판 내로 연장된다. 그 후 핀의 제1 부분에 소스 영역이 형성될 수 있고 핀의 제2 부분에 드레인 영역이 형성될 수 있다. 몇몇 실시형태에서, 이 방법은 핀의 제1 부분의 채널 영역 위에 능동 게이트를 형성하는 단계를 더 포함한다. 몇몇 경우에, 능동 게이트는 소스 영역의 제1 측에 인접하게 배치된다. 추가적으로, 이 방법은 핀 위에 복수의 더미 게이트를 형성하는 것을 더 포함할 수 있다.
본 개시의 양태들을 당해 기술분야의 통상의 기술자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시형태들의 특징들을 약술해왔다. 당해 기술분야의 통상의 기술자는 여기서 소개한 실시형태들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알 것이다. 당해 기술분야의 통상의 기술자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 통상의 기술자가 다양한 변경들, 대체들, 및 개조들을 본 개시에서 행할 수 있다는 것을 자각할 것이다.

Claims (10)

  1. 반도체 장치에 있어서,
    기판으로서, 상기 기판으로부터 연장되는 핀을 포함하는 상기 기판;
    상기 핀의 제1 부분을 상기 핀의 제2 부분으로부터 분리시키는 핀-임베딩된(fin-embedded) 격리 영역(isolation region)으로서, 상기 핀의 제1 부분은 채널 영역을 포함하는 것인 상기 핀-임베딩된 격리 영역;
    상기 핀의 제1 부분에 형성된 소스 영역 및 상기 핀의 제2 부분에 형성된 드레인 영역; 및
    상기 채널 영역 위에 형성된 능동 게이트(active gate)
    를 포함하고,
    상기 능동 게이트는 상기 소스 영역의 제1 측에 인접하게 배치되고,
    상기 핀-임베딩된 격리 영역은 상기 기판 내로 연장하는 것인, 반도체 장치.
  2. 제1항에 있어서,
    상기 핀-임베딩된 격리 영역은 STI(shallow trench isolation; 쉘로우 트렌치 격리) 영역을 포함하는 것인, 반도체 장치.
  3. 제2항에 있어서,
    상기 STI 영역은 상기 핀의 두께보다 더 큰 침투 깊이를 갖는 것인, 반도체 장치.
  4. 제3항에 있어서,
    상기 STI 영역은 상기 기판 내로 연장되는 것인, 반도체 장치.
  5. 제1항에 있어서,
    상기 채널 영역과 상기 핀-임베딩된 격리 영역에 인접하고 그 사이에 있는 제1 연장 영역을 더 포함하는, 반도체 장치.
  6. 제1항에 있어서,
    상기 핀 위에 배치된 복수의 더미 게이트를 더 포함하는, 반도체 장치.
  7. 반도체 장치에 있어서,
    기판으로서, 상기 기판으로부터 연장되는 핀을 포함하는 상기 기판;
    상기 핀의 제1 부분을 상기 핀의 제2 부분으로부터 분리시키는 핀-임베딩된(fin-embedded) 격리 영역(isolation region)으로서, 상기 핀의 제1 부분은 채널 영역을 포함하는 것인 상기 핀-임베딩된 격리 영역;
    상기 핀의 제1 부분에 형성된 소스 영역 및 상기 핀의 제2 부분에 형성된 드레인 영역;
    상기 채널 영역 위에 형성된 능동 게이트(active gate); 및
    상기 핀 위에 배치된 복수의 더미 게이트
    를 포함하고,
    상기 능동 게이트는 상기 소스 영역의 제1 측에 인접하게 배치되고,
    상기 복수의 더미 게이트 중 한 쌍의 더미 게이트는 상기 드레인 영역의 양측에 인접하게 배치되는 것인, 반도체 장치.
  8. 제1항에 있어서, 상기 핀은, N-채널 드리프트 영역; P-채널 드리프트 영역; 도핑된 싱커 영역(doped sinker region); 및 감소된 표면장(reduced surface field)층을 포함하는 그룹으로부터 선택된 적어도 하나를 포함하는 것인, 반도체 장치.
  9. 고전압 반도체 장치에 있어서,
    기판으로서, 상기 기판으로부터 연장되는 복수의 핀을 포함하는 상기 기판;
    상기 복수의 핀에 걸쳐 이어지고 상기 복수의 핀 각각의 제1 부분을 상기 복수의 핀 각각의 제2 부분으로부터 분리시키는 핀-임베딩된(fin-embedded) 격리 영역(isolation region)으로서, 상기 복수의 핀 중 적어도 하나의 핀의 제1 부분은 채널 영역을 포함하는 것인 상기 핀-임베딩된 격리 영역;
    상기 적어도 하나의 핀의 제1 부분에 형성된 소스 영역 및 상기 적어도 하나의 핀의 제2 부분에 형성된 드레인 영역; 및
    상기 적어도 하나의 핀의 채널 영역 위에 형성된 능동 게이트(active gate)
    를 포함하고,
    상기 능동 게이트는 상기 소스 영역에 인접하게 배치되고,
    상기 핀-임베딩된 격리 영역은 상기 기판 내로 연장하는 것인, 고전압 반도체 장치.
  10. 반도체 장치 제조 방법에 있어서,
    기판을 제공하는 단계로서, 상기 기판은 상기 기판으로부터 연장되는 핀을 포함하는 것인, 상기 기판을 제공하는 단계;
    상기 핀의 제1 부분을 상기 핀의 제2 부분으로부터 분리시키는 핀-임베딩된(fin-embedded) 격리 영역(isolation region)을 형성하는 단계로서, 상기 핀-임베딩된 격리 영역은 상기 기판 내로 연장되는 것인, 상기 핀-임베딩된 격리 영역을 형성하는 단계;
    상기 핀의 제1 부분에 소스 영역을, 그리고 상기 핀의 제2 부분에 드레인 영역을 형성하는 단계; 및
    상기 핀의 제1 부분의 채널 영역 위에 능동 게이트(active gate)를 형성하는 단계
    를 포함하고,
    상기 능동 게이트는 상기 소스 영역의 제1 측에 인접하게 배치되는 것인, 반도체 장치 제조 방법.
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