CN109427895A - 应变损失缓解方法及其结构 - Google Patents

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Abstract

一种用于缓解应变损失(如，在FinFET沟道中)的方法和结构，包括提供一种半导体器件，具有：衬底，具有衬底鳍部；有源鳍区域，形成在衬底鳍部的第一部分上方；拾取区域，形成在衬底鳍部的第二部分上方；以及锚接件，形成在衬底鳍部的第三部分上方。在一些实施例中，衬底鳍部包括第一材料，并且有源鳍区域包括与第一材料不同的第二材料。在各种示例中，锚接件设置在有源鳍区域与拾取区域之间并且与其中的每一个都相邻。本发明实施例涉及应变损失缓解方法及其结构。

Description

应变损失缓解方法及其结构
技术领域
本发明实施例涉及应变损失缓解方法及其结构。
背景技术
电子工业经历了对更小和更快的电子器件的不断增长的需求，更小和更快的电子器件能够同时支持日益复杂和精致的更多的功能。因此，半导体工业中的持续的趋势是，制造低成本、高性能、低功耗的集成电路(IC)。到目前为止，已经通过按比例缩小半导体IC尺寸(如，最小部件尺寸)在很大程度上实现了这些目标，从而提高了生产效率并且降低了相关成本。然而，这种按比例缩小也引入了半导体制造工艺的增加的复杂程度。因此，实现半导体IC和器件的持续的进步需要半导体制造工艺和技术中的类似的进步。
最近，引入多栅极器件以通过增加栅极-沟道耦合、减小断态电流和降低短沟道效应(SCE)而努力提高栅极控制。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET的名字来源于鳍状结构，鳍状结构从衬底(在衬底上形成该鳍状结构)延伸，并且鳍状结构用于形成FET沟道。FinFET与传统的互补金属氧化物半导体(CMOS)工艺兼容并且它们的三维结构允许它们在保持栅极控制和缓解SCE的同时积极地按比例缩小。另外，正在研究具有应变沟道的FinFET器件作为增强载流子迁移率(如，电子或空穴迁移率)和增强晶体管性能的方式。然而，对于采用应变沟道的器件来说，晶体管制造最具挑战性的方面之一在于整个制造过程中保持沟道应变。例如，在晶体管沟道中的应变松弛可能导致较低的载流子迁移率和器件性能的退化。因此，还没有证明现有技术在所有方面都完全满足要求。
发明内容
根据本发明的一些实施例，提供了一种半导体器件，包括：衬底，具有衬底鳍部，其中，所述衬底鳍部包括第一材料；第一区域，形成在所述衬底鳍部的第一部分上方，其中，所述第一区域包括与所述第一材料不同的第二材料；第二区域，形成在所述衬底鳍部的第二部分上方；以及锚接件，形成在所述衬底鳍部的第三部分上方，其中，所述锚接件设置在所述第一区域与所述第二区域之间并且与所述第一区域和所述第二区域中的每一个都相邻。
根据本发明的另一些实施例，还提供了一种半导体器件，包括：衬底，包括凹进的鳍，其中，所述衬底由第一材料组成；P型第一区域，设置在所述凹进的鳍上方，其中，所述P型第一区域由与所述第一材料不同的第二材料组成；N型第二区域，设置在所述凹进的鳍上方并与所述P型第一区域相邻，其中，所述N型第二区域和所述P型第一区域通过间隙分离；硅(Si)锚接件，设置于所述间隙内的所述凹进的鳍上方，其中，所述硅锚接件与所述P型第一区域和所述N型第二区域中的每一个都相邻并接触。
根据本发明的又一些实施例，还提供了一种形成半导体器件的方法，包括：在衬底内形成凹槽，其中，所述衬底包括第一材料；在所述凹槽内生长沟道层，其中，所述沟道层包括与所述第一材料不同的第二材料；图案化所述沟道层和所述衬底的相邻部分，以形成连续鳍结构，所述连续鳍结构包括第一区域、第二区域以及设置在所述第一区域与所述第二区域之间的锚接件；其中，所述第一区域包括图案化的沟道层，并且其中，所述第二区域和所述锚接件包括图案化的衬底的相邻部分。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本发明的一个或多个方面的FinFET器件的实施例的透视图；
图2示出FinFET标准单元的至少一部分的布局设计；
图3示出FinFET器件的等距视图，其中截面CC'对应于图2的截面CC'；
图4示出根据一些实施例的包括锚接件(anchor)的FinFET标准单元的至少一部分的布局设计；
图5示出根据一些实施例的包括锚接件的FinFET器件的等距视图，其中，截面DD'对应于图4的截面DD'；
图6是根据本发明的一个或多个方面的制造FinFET器件的方法的流程图；以及
图7、图8、图9和图10示出与图6的方法中的一个或多个步骤对应的FinFET器件的实施例的等距视图。
具体实施方式
以下公开内容提供了许多不同实施例或示例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体示例以简化本发明。当然，这些仅是示例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个示例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
应当注意，本发明以多栅极晶体管或鳍式多栅极晶体管(在本文中称为FinFET器件)的形式来呈现实施例。这种器件可以包括P型金属氧化物半导体FinFET器件或N型金属氧化物半导体FinFET器件。FinFET器件可以是双栅极器件、三栅极器件、块状器件、绝缘体上硅(SOI)器件和/或其他的配置。本领域普通技术人员可以认识到受益于本发明的各方面的半导体器件的其他示例。例如，本文中描述的一些实施例也可以应用于全环栅(GAA)器件、欧米茄栅极(Ω栅极)器件或Pi栅极(Π栅极)器件。
图1中示出FinFET器件100。FinFET器件100包括一个或多个基于鳍的多栅极场效应晶体管(FET)。FinFET器件100包括衬底102、从衬底102延伸的至少一个鳍元件104、隔离区域106以及设置在鳍元件104上和周围的栅极结构108。衬底102可以是诸如硅衬底的半导体衬底。衬底可以包括各种层，包括形成在半导体衬底上的导电或绝缘层。取决于本领域已知的设计要求，衬底可以包括各种掺杂配置。衬底还可以包括其他的半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底可以包括化合物半导体和/或合金半导体。此外，在一些实施例中，衬底可以包括外延层(epi层)，衬底可以被应变以增强性能，衬底可以包括绝缘体上硅(SOI)结构，和/或衬底可以具有其他合适的增强部件。
与衬底102类似，鳍元件104可以包括：硅或其他的元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP；或它们的组合。可以使用包括光刻和蚀刻工艺的合适的工艺来制造鳍104。光刻工艺可以包括：在衬底上面(如，在硅层上)形成光刻胶层(抗蚀剂)，将光刻胶曝光至图案，执行曝光后烘烤工艺，以及显影该光刻胶以形成包括光刻胶的掩蔽元件。在一些实施例中，可以使用电子束(e束)光刻工艺来实施图案化光刻胶，以形成掩蔽元件。然后，可以使用掩蔽元件来保护衬底的区域，同时蚀刻工艺在硅层中形成凹槽，由此留下延伸的鳍104。可以使用干蚀刻(如，化学氧化物去除)、湿蚀刻和/或其他合适的工艺来蚀刻凹槽。也可以使用方法的许多其他的实施例来在衬底102上形成鳍104。
多个鳍104中的每个都还包括源极区域105和漏极区域107，其中，源极/漏极区域105、107形成在鳍104中、上和/或周围。源极/漏极区域105、107可以在鳍104上方外延生长。在一些实施例中，在源极/漏极区域105、107上方形成一层或多层低肖特基势垒高度(SBH)材料以减小源极/漏极接触电阻。在一些示例中，低SBH材料包括诸如GaAs、InxGa1-xAs、Ni-InAs的III-V族材料和/或其他合适材料。晶体管的沟道区域沿着与由图1的截面B-B'限定的平面基本平行的平面设置在鳍104内，并且位于栅极结构108下面。在一些示例中，鳍的沟道区域包括诸如锗的高迁移率材料，以及上面讨论的任何化合物半导体或合金半导体和/或它们的组合。高迁移率材料包括电子迁移率大于硅的那些材料。例如，高于在室温(300K)下具有约1350cm2/V-s的本征电子迁移率和约480cm2/V-s的空穴迁移率的Si。在一些实施例中，沟道区域包括应变沟道材料。举例来说，可以通过使用对于鳍元件104和衬底102的每个而言不同的材料来形成应变沟道材料，使得在鳍元件104与衬底102之间存在晶格失配。因此，鳍元件104与衬底102之间的晶格失配可以在沟道区域内产生应变(如，拉伸应变或压缩应变)。在各种实施例中，这种应变沟道材料提供增加的载流子迁移率(如，电子迁移率或空穴迁移率)和增强的晶体管性能。因此，在一些实施例中，以上讨论的高迁移率材料在一些情况下可以包括应变沟道材料。
隔离区域106可以是浅沟槽隔离(STI)部件。替代地，可以在衬底102上和/或内实施场氧化物、LOCOS部件和/或其他合适的隔离部件。隔离区域106可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料、它们的组合和/或本领域内已知的其他合适的材料组成。在实施例中，隔离结构是STI部件，并且通过在衬底102中蚀刻沟槽来形成。然后可以用隔离材料填充沟槽，接着是化学机械抛光(CMP)工艺。然而，其他的实施例也是可能的。在一些实施例中，隔离区域106可以包括多层结构(例如，具有一个或多个衬垫层)。
栅极结构108包括栅极堆叠件，该栅极堆叠件具有在鳍104的沟道区域上方形成的界面层110、在界面层110上方形成的栅极介电层112以及在栅极介电层112上方形成的金属层114。界面层110可以包括诸如氧化硅层(SiO2)或氮氧化硅(SiON)的介电材料。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法来形成界面层110。栅极介电层112可以包括诸如氧化铪(HfO2)的高k介电层。替代地，高k介电层可以包括其他高k电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合或其它合适的材料。在其他实施例中，栅极介电层可以包括二氧化硅或其他合适的电介质。可以通过ALD、物理气相沉积(PVD)、氧化和/或其他合适的方法来形成介电层。金属层114可以包括导电层，诸如W、TiN、TaN、WN、Re、Ir、Ru、Mo、Al、Cu、Co、Ni、它们的组合和/或其他合适的组分。在一些实施例中，金属层114可以包括用于N型FinFET的第一金属材料和用于P型FinFET的第二金属材料。因此，FinFET器件100可以包括双功函数金属栅极配置。例如，第一金属材料(如，用于N型器件)可以包括具有功函数的金属，该功函数基本与衬底导带的功函数对准，或至少基本与鳍104的沟道区域的导带的功函数对准。类似地，例如，第二金属材料(如，用于P型器件)可以包括具有功函数的金属，该功函数基本与衬底价带的功函数对准，或至少基本与鳍104的沟道区域的价带的功函数对准。因此，金属层114可以为包括N型和P型FinFET器件100两者的FinFET器件100提供栅电极。在一些实施例中，金属层114可以替代地包括多晶硅层。可以使用PVD、CVD、电子束(e-束)蒸发和/或其他合适的工艺来形成金属层114。在一些实施例中，在栅极结构108的侧壁上形成侧壁间隔件。侧壁间隔件可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合。
包括应变沟道材料的高迁移率材料的使用至少部分地由于与硅相比在这种材料中可实现的高电子和/或空穴迁移率而已经获得了相当大的兴趣。使用具有高迁移率的材料的优点包括较高的器件驱动电流、降低的固有延迟、改进的高频性能(如对于射频应用)以及其他益处。另附加地，采用应变沟道材料的器件为增强性能提供了有吸引力的选择，特别是对于激进缩放的器件。然而，对于采用应变沟道的器件来说，晶体管制造最具挑战性的方面之一在于整个制造过程中保持沟道应变。例如，在晶体管沟道中的应变松弛可能导致较低的载流子迁移率和器件性能的退化。
举例来说，FinFET设计的某些方面可能导致FinFET沟道中的应变松弛。例如，考虑常规标准单元的设计。在半导体设计中，标准单元方法是一种设计主要具有数字逻辑部件的专用集成电路(ASIC)的方法。标准单元方法是设计抽象的示例，由此将低级超大规模集成(VLSI)布局封装成抽象逻辑表示(如，诸如NAND门)。基于单元的方法-标准单元所属的一般分类-使得一个设计者能够专注于数字设计的高级(逻辑功能)方面，同时另一个设计者专注于实施(物理)方面。随着半导体制造技术的进步，标准单元方法已经帮助设计者将ASIC从比较简单的单功能IC(数千个门)缩放到复杂的数百万门级(gate)片上系统(SoC)器件。在各种示例中，标准单元(如，可以称为功能单元和/或功能逻辑单元)可以包括一组晶体管和互连结构，其可以提供布尔逻辑功能(如AND、OR、XOR、XNOR、反相器)或存储功能(触发器或锁存器)。最简单的单元是基本NAND、NOR和XOR布尔函数的直接表示，但是通常使用复杂度更高的单元(如，诸如2位全加器或复用D输入触发器)。
对标准单元示例进行详细描述，现在参考图2，示出FinFET标准单元的至少一部分的布局设计200。如图所示，布局设计200包括多个有源鳍区域202和设置在有源鳍区域202之间的拾取(pickup)区域204。在一些情况下，如本文所使用的术语“有源鳍区域”可以用于指示包括FinFET沟道的鳍区域。虚线206用于指示P型有源区域。因此，在一些实施例中，多个有源鳍区域202可以包括P型有源鳍区域。在一些实施例中，虚线206之外的区域(诸如区域210)可以包括N型有源区域。还示出了多晶硅部件208。可以肯定的是，这里公开的实施例并不意味着限制于任何特定的掺杂配置，并且这里提供的示例仅仅是为了说明的目的而提供的。例如，在一些情况下，虚线206可以替代地用于指示N型有源区域，并且虚线206之外的区域(例如，区域210)可以包括P型有源区域。在各种示例中，拾取区域204可以包括可以具有与下面的衬底相同导电类型的高度掺杂区域。通常，拾取区域可以提供至下面的衬底的低电阻接触。在一个示例中，如果衬底为N型掺杂，则拾取区域可以被高度N型掺杂。替代地，如果衬底为P型掺杂，则拾取区域可以被高度P型掺杂。在图2的示例中，如果区域210是N型有源区域，则拾取区域204可以包括N型拾取区域。
参考图3，其中示出FinFET器件300的等距视图，其中，图3的截面CC'基本对应于图2的截面CC'。如图所示，FinFET器件300包括有源鳍区域302(如，类似于多个有源鳍区域202)、拾取区域304(如，类似于拾取区域204)、浅沟槽隔离(STI)区域306和衬底308。在一些示例中，衬底308可以包括从衬底308延伸的衬底鳍部308A。在一些实施例中，有源鳍区域302和拾取区域304可以包括形成在衬底鳍部308A上方的外延层，其中，这种外延层已被沉积、图案化和蚀刻以形成有源鳍区域302和拾取区域304。在各种实施例中，有源鳍区域302可以包括P型有源区域或N型有源区域，并且拾取区域304可以包括P型拾取区域或N型拾取区域。为了讨论的目的，考虑到有源鳍区域302包括P型有源鳍区域，并且拾取区域304包括N型拾取区域。附加地，考虑到有源鳍区域302包括可用于形成应变的FinFET沟道的应变沟道材料。例如，在一些情况下，可以通过使用不同的材料来形成有源鳍区域302和衬底308(以及衬底鳍部308A)，使得存在在有源鳍区域302(如，FinFET的沟道区域)内创建应变的晶格失配。举例来说，有源鳍区域302可以由外延硅锗(SiGe)层形成，并且衬底308(以及衬底鳍部308A)可以由硅(Si)形成，因此有源鳍区域302可以包括应变SiGe层。在至少一些当前的设计中，沿着由截面CC'限定的平面，在有源鳍区域302与拾取区域304之间存在间隙311(如，类似于图2中的间隙211)。在一些方面中，间隙311表示有源区域(如，有源鳍区域302和由拾取区域304限定的有源区域)中的不连续性。虽然间隙311可以用于在有源鳍区域(如，有源鳍区域302)和拾取区域(如，拾取区域304)之间交替(如，跳动)，但是间隙311在这些相邻外延层(如，有源鳍区域302和拾取区域304)中引入不连续性，这可能导致应变的SiGe层(如，有源鳍区域302)中的应变松弛。因此，晶体管沟道中的应变被松弛，这可能导致较低的载流子迁移率和器件性能退化。
本发明的实施例提供了优于现有技术的优势，但是应该理解，其他的实施例可以提供不同的优势，本文中没有必要讨论所有的优势，并且没有要求所有的实施例都具有特定的优势。例如，本文讨论的实施例包括用于缓解应变损失(如，在FinFET沟道中)的方法和结构，以便防止迁移率降低和器件性能退化。在一些实施例中，锚接件可以形成在有源鳍区域与拾取区域之间。在各种实施例中，锚接件通过使有源鳍区域与拾取区域物理连接或接触并由此避免这些相邻外延层之间的间隙和/或不连续性，可以用来缓解有源鳍区域中的应变松弛。在一些情况下，锚接件可以包括硅(Si)锚接件。在一些实施例中，例如，锚接件可以在布局设计中被限定为伪有源区域。举例来说，在此使用的诸如伪有源区域的“伪”结构应被理解为是指如下结构，该结构用于模仿另一结构的物理属性的结构(如，用于模仿诸如有源鳍区域或拾取区域的相邻有源区域的物理尺寸)，并且该结构在最终制造的器件中在电路上不可操作(即，其不是电路电流流通路径的一部分)。虽然不一定是电路电流流通路径的一部分，但是形成与有源鳍区域(其可以包括应变的材料层)相邻并接触的锚接件可以用于缓解有源鳍区域内的应变松弛。举例来说，在一些实施例中，锚接件可以包括形成为与有源鳍区域相邻的Si锚接件，其中，有源鳍区域包括应变的SiGe层。因此，本发明的实施例保持有源鳍区域内的应变沟道材料提供的增强的迁移率和器件性能。本领域技术人员将认识到，如本文所述的方法和结构的其他益处和优点，并且所描述的实施例并不意味着限制在所附权利要求中具体列举的范围之外。
现在参考图4，其中示出根据一些实施例的包括锚接件的FinFET标准单元的至少一部分的布局设计400。如图所示，布局设计400包括多个有源鳍区域402和设置在有源鳍区域402之间的拾取区域404。虚线406用于指示P型有源区域。因此，在一些实施例中，多个有源鳍区域402可以包括P型有源鳍区域。在一些实施例中，虚线406之外的区域(诸如区域410)可以包括N型有源区域。还示出了多晶硅部件408。附加地，并且与至少一些当前设计相反，布局设计400还包括设置在相邻的有源鳍区域与拾取区域之间的多个锚接件412。通过提供锚接件412，本发明的实施例避免相邻的有源鳍区域与拾取区域之间的间隙/不连续性(如，诸如图2中的间隙211)，间隙/不连续性可能导致有源鳍区域内的应变松弛。
如以上所讨论的，这里公开的实施例并不意味着限制于任何特定的掺杂配置，并且这里提供的示例仅仅是为了说明的目的而提供的。例如，在一些情况下，虚线406可以替代地用于指示N型有源区域，并且虚线406之外的区域(例如，区域410)可以包括P型有源区域。与拾取区域204类似，拾取区域404可以包括可以具有与下面的衬底相同导电类型的高度掺杂区域。在图4的示例中，如果区域410是N型有源区域，则拾取区域404可以包括N型拾取区域。
参考图5，根据一些实施例，其中示出包括锚接件的FinFET器件500的等距视图，其中，图5的截面DD'基本对应于图4的截面DD'。如图所示，FinFET器件500包括有源鳍区域502(如，类似于多个有源鳍区域402)、拾取区域504(如，类似于拾取区域404)、STI区域506和衬底508。在一些示例中，衬底508可以包括从衬底508延伸的衬底鳍部508A。此外，FinFET器件500包括设置在每个有源鳍区域502与拾取区域504之间并与每个有源鳍区域502和拾取区域504都相邻的锚接件511。在一些实施例中，锚接件511可以物理连接或接触有源鳍区域502和拾取区域504。因此，锚接件511防止相邻的有源鳍区域与拾取区域之间的间隙/不连续性(如，诸如图3中的间隙311)，间隙/不连续性可能导致有源鳍区域502内的应变松弛，如本文所讨论的。换句话说，与包括间隙的器件的有源区域中的不连续性相反，锚接件511提供了有源区域连续性。在各种实施例中，与有源鳍区域502和拾取区域504类似，锚接件511可以包括形成在衬底鳍部508A上方的外延层，其中，这种外延层已被沉积、图案化和蚀刻以形成锚接件511、有源鳍区域502和拾取区域504。有源鳍区域502可以包括P型有源区域或N型有源区域，拾取区域504可以包括P型拾取区域或N型拾取区域，并且锚接件511可以包括未掺杂或掺杂区域。在一些实施例中，锚接件511可以基本是电无效的。为了讨论的目的，考虑到有源鳍区域502包括P型有源鳍区域，拾取区域504包括N型拾取区域，并且锚接件511包括未掺杂或掺杂的外延Si层。附加地，考虑到有源鳍区域502包括可用于形成应变的FinFET沟道的应变沟道材料，诸如应变SiGe。在一些示例中，衬底508(以及衬底鳍部508A)可以由Si形成，从而在衬底与有源鳍区域502之间提供晶格失配(如，应变)。在一些实施例中，通过形成与有源鳍区域502相邻并接触的锚接件511(如，Si锚接件)，可以用于缓解有源鳍区域502内的应变松弛，其中，有源鳍区域502可以包括应变材料层(如，应变的SiGe层)。例如，与以上讨论的间隙/不连续性(如，诸如图3中的间隙311)相反，通过在有源鳍区域502/锚接件511的界面处具有连续性，用于保持有源鳍区域502中的应力。因此，本发明的实施例保持有源鳍区域内的应变沟道材料提供的增强的迁移率和器件性能。在另一方面中，代替使用间隙/不连续性来在有源鳍区域(如，有源鳍区域502)与拾取区域(如，拾取区域504)之间交替(如，跳动)，本发明的实施例使用锚接件来在有源鳍区域与拾取区域之间交替(如，跳动)，同时保持相邻层中的应变。
现在参考图6，示出制造包括FinFET器件的半导体器件的方法600。方法600可以用于实施包括用于缓解应变损失(如，在FinFET沟道中)的方法和结构(如，锚接件)的基于鳍的半导体器件，以便防止迁移率降低和器件性能退化。在一些实施例中，方法600可以用于制造以上参考图1和图5分别描述的器件100或器件500。因此，以上讨论的一个或多个方面也可以应用于方法600。附加地，图7至图10是根据图6的方法600的一个或多个步骤制造的示例性器件700的等距视图。
应该理解，可以通过互补金属氧化物半导体(CMOS)技术工艺流程来制造方法600和/或半导体器件700的部件，并且因此本文中仅简要描述一些工艺。此外，半导体器件700可以包括各种其他器件和部件，诸如附加晶体管、双极结型晶体管、电阻器、电容器、二极管、熔丝等，但为了更好地理解本发明的发明构思而进行简化。此外，在一些实施例中，半导体器件700包括可以互连的多个半导体器件(如，晶体管)。
器件700可以是在集成电路或其一部分的处理期间制造的中间器件，可以包括：静态随机存取存储器(SRAM)和/或其他逻辑电路；无源组件，诸如电阻器、电容器和电感器；以及有源组件，诸如P沟道场效应晶体管(PFET)、N沟道FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极型晶体管、高压晶体管、高频晶体管、其他存储器单元和/或它们的组合。
现在参考方法600，方法600开始于框602，其中，在衬底内形成凹槽。参考图7的示例，在框602的实施例中，示出包括其中形成有凹槽704的半导体衬底702的半导体器件700。衬底702可以基本类似于以上参考图1讨论的衬底。在一些实施例中，可以通过光刻和蚀刻工艺形成凹槽704。在一些情况下，如下面更详细讨论的，凹槽704限定SiGe沟道区域。
方法600进行至框604，其中，在凹槽内形成SiGe层。参考图7和图8的示例，在框604的实施例中，在凹槽704内形成SiGe层802。在各种实施例中，可以在凹槽704内外延生长SiGe层802。在一些实施例中，SiGe层802可以由Si(1-x)Gex形成，其中，‘x’是Ge的百分比，并且其中，‘x’大于0％且小于100％。在一些实施例中，例如，当半导体衬底702包括Si时，在半导体衬底702与SiGe层802之间存在晶格失配(如，应变)。因此，在一些情况下，SiGe层802可以是应变的。
方法600进行至框606，其中，形成鳍结构。参考图8和图9的示例，在框606的实施例中，形成鳍结构902。在一些实施例中，如以上参考图1所述，可以形成鳍结构902。在一些方面中，鳍结构902可以包括有源鳍区域904、拾取区域906和锚接件911。在一些示例中，有源鳍区域904可以类似于以上讨论的有源鳍区域(如，有源鳍区域502)，拾取区域906可以类似于以上讨论的拾取区域(如，拾取区域504)，并且锚接件定911可以类似于以上讨论的锚接件(如，锚接件511)。附加地，有源鳍区域904由应变SiGe层802形成。因此，在一些实施例中，有源鳍区域904可包括可用作FinFET沟道的应变SiGe区域。如图9所示，锚接件911设置在每个有源鳍区域904与拾取区域906之间并且与每个有源鳍区域904和拾取区域906都相邻。在一些实施例中，锚接件911可以物理连接或接触有源鳍区域904和拾取区域906。此外，由于鳍结构902由连续的材料层(如，Si和SiGe)形成，所以有源鳍区域904、拾取区域906和锚接件911彼此邻接。因此，如上所述，锚接件911防止应变松弛(如，在有源鳍904内)。在一些情况下，可以在相应层或区域的外延生长期间或之后执行有源鳍区域904、拾取区域906或锚接件911的掺杂。在各种示例中，有源鳍区域904可以包括P型有源区域或N型有源区域，拾取区域906可以包括P型拾取区域或N型拾取区域(如，取决于衬底掺杂类型)，并且锚接件911可以包括未掺杂或掺杂(如，N型或P型)区域。
在至少一些示例中，有源鳍区域904可以包括P型有源鳍区域，拾取区域906可以包括N型拾取区域，并且锚接件911可以包括未掺杂或掺杂的外延Si层。此外，在至少一些示例中，取决于用于填充凹槽704的材料，有源鳍区域904可以包括应变沟道材料，诸如应变SiGe、应变Ge或其他应变材料，其可以用于形成应变的FinFET沟道。通常，为了在有源鳍区域904中诱发应变，有源鳍区域904可以包括具有与半导体衬底702的组成不同的组成的材料。根据本发明的实施例，形成与有源鳍区域904相邻并接触的锚接件911，用于缓解有源鳍区域904内的应变松弛。因此，本发明的实施例保持有源鳍区域内的应变沟道材料提供的增强的迁移率和器件性能。
方法600进行至框608，形成STI区域。参考图9和图10的示例，在框608的实施例中，形成STI区域1002。在一些情况下，STI区域1002包括凹进的STI区域。附加地，在一些实施例中，凹进的STI区域1002可以与以上所述基本相同。此外，在框608之后，器件700可以与图5中所示的器件500基本相同。
半导体器件700还可以经受进一步的处理，以形成本领域已知的各种部件和区域。例如，随后的处理可以在衬底702上形成栅极堆叠件、侧壁间隔件、源极/漏极区域、各种接触件/通孔/线和多层互连部件(如，金属层和层间电介质)，接触件/通孔/线和多层互连部件配置为连接各种部件以形成可以包括一个或多个FinFET器件的功能电路。在又一示例中，多层互连件可以包括诸如通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各种互连部件可以使用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。此外，可以在方法600之前、期间和之后实施附加的工艺步骤，并且根据方法600的各个实施例，可以替换或消除以上描述的一些工艺步骤。
本文中描述的各个实施例提供了优于现有技术的若干优势。将理解，不是所有优势都是本文中必须讨论的，没有特定优势对于所有实施例都是需要的，并且其他实施例可以提供不同的优势。例如，本文讨论的实施例包括用于缓解应变损失(如，在FinFET沟道中)的方法和结构，以便防止迁移率降低和器件性能退化。在一些实施例中，锚接件，形成在有源鳍区域与拾取区域之间，通过使有源鳍区域与拾取区域物理连接或接触并由此避免这些相邻外延层之间的间隙和/或不连续性，可以用来缓解有源鳍区域中的应变松弛。在各种实施例中，形成与有源鳍区域相邻并接触的锚接件，用于缓解有源鳍区域内的应变松弛，有源鳍区域可以包括应变材料层。举例来说，在一些实施例中，锚接件可以包括形成为与有源鳍区域相邻的Si锚接件，其中，有源鳍区域包括应变SiGe层。因此，本发明的实施例保持有源鳍区域内的应变沟道材料(如，应变SiGe层)提供的增强的迁移率和器件性能。
因此，本发明的实施例中的一个描述了一种半导体器件，包括：衬底，具有衬底鳍部；有源鳍区域，形成在衬底鳍部的第一部分上方；拾取区域，形成在衬底鳍部的第二部分上方；以及锚接件，形成在衬底鳍部的第三部分上方。在一些实施例中，衬底鳍部包括第一材料，并且有源鳍区域包括与第一材料不同的第二材料。在各种示例中，锚接件设置在每个有源鳍区域与拾取区域之间并且与每个有源鳍区域和拾取区域都相邻。
在另一实施例中，讨论了一种包括具有凹进的鳍的衬底的半导体器件。衬底由第一材料组成。半导体器件还包括：P型有源鳍区域，设置在凹进的鳍上方，其中，P型有源鳍区域由与第一材料不同的第二材料组成。半导体器件还包括：N型拾取区域，设置在凹进的鳍上方并与P型有源鳍区域相邻，其中，N型拾取区域与P型有源鳍区域通过间隙分离。另外，半导体器件包括：硅(Si)锚接件，设置于间隙内的凹进的鳍上方，其中，Si锚接件与每个P型有源鳍区域和N型拾取区域都相邻并接触。
在又一实施例中，讨论了一种方法，包括在衬底内形成凹槽，其中，衬底包括第一材料。在一些实施例中，在凹槽内生长沟道层，其中，沟道层包括与第一材料不同的第二材料。在各种示例中，沟道层和衬底的相邻部分被图案化以形成包括第一区域、第二区域以及设置在第一区域与第二区域之间的锚接件的连续鳍结构。在一些实施例中，第一区域包括图案化的沟道层，并且第二区域和锚接件包括图案化的衬底的相邻部分。
根据本发明的一些实施例，提供了一种半导体器件，包括：衬底，具有衬底鳍部，其中，所述衬底鳍部包括第一材料；第一区域，形成在所述衬底鳍部的第一部分上方，其中，所述第一区域包括与所述第一材料不同的第二材料；第二区域，形成在所述衬底鳍部的第二部分上方；以及锚接件，形成在所述衬底鳍部的第三部分上方，其中，所述锚接件设置在所述第一区域与所述第二区域之间并且与所述第一区域和所述第二区域中的每一个都相邻。
在上述半导体器件中，所述锚接件物理接触所述第一区域和所述第二区域中的每一个。
在上述半导体器件中，所述第一区域包括P型有源区域，并且所述第二区域包括N型第二区域。
在上述半导体器件中，所述第一区域、所述第二区域和所述锚接件中的每一个都包括外延生长层。
在上述半导体器件中，所述第一区域包括应变SiGe层，并且其中，所述锚接件包括硅(Si)层。
在上述半导体器件中，所述锚接体防止所述应变SiGe层内的应变松弛。
在上述半导体器件中，所述第一材料包括硅(Si)，并且所述第二材料包括SiGe。
在上述半导体器件中，所述锚接件包括未掺杂的Si层。
在上述半导体器件中，所述锚接件为不可用电路。
在上述半导体器件中，所述第二区域与所述衬底鳍部的导电类型相同。
根据本发明的另一些实施例，还提供了一种半导体器件，包括：衬底，包括凹进的鳍，其中，所述衬底由第一材料组成；P型第一区域，设置在所述凹进的鳍上方，其中，所述P型第一区域由与所述第一材料不同的第二材料组成；N型第二区域，设置在所述凹进的鳍上方并与所述P型第一区域相邻，其中，所述N型第二区域和所述P型第一区域通过间隙分离；硅(Si)锚接件，设置于所述间隙内的所述凹进的鳍上方，其中，所述硅锚接件与所述P型第一区域和所述N型第二区域中的每一个都相邻并接触。
在上述半导体器件中，所述P型第一区域、所述N型第二区域和所述硅锚接件中的每一个都包括外延层。
在上述半导体器件中，所述P型第一区域包括应变SiGe层和应变Ge层中的一个。
在上述半导体器件中，所述Si锚接件缓解所述P型第一区域内的应变松弛。
在上述半导体器件中，所述第一材料包括硅(Si)，并且所述第二材料包括SiGe。
在上述半导体器件中，所述N型第二区域提供至所述衬底的低电阻接触。
根据本发明的又一些实施例，还提供了一种形成半导体器件的方法，包括：在衬底内形成凹槽，其中，所述衬底包括第一材料；在所述凹槽内生长沟道层，其中，所述沟道层包括与所述第一材料不同的第二材料；图案化所述沟道层和所述衬底的相邻部分，以形成连续鳍结构，所述连续鳍结构包括第一区域、第二区域以及设置在所述第一区域与所述第二区域之间的锚接件；其中，所述第一区域包括图案化的沟道层，并且其中，所述第二区域和所述锚接件包括图案化的衬底的相邻部分。
在上述方法中，所述第一材料包括硅(Si)，并且所述第二材料包括SiGe。
在上述方法中，所述第一区域包括应变SiGe，其中，所述锚接件包括硅(Si)，并且其中，所述锚接件防止应变SiGe层内的应变松弛。
在上述方法中，还包括：利用P型掺杂剂掺杂所述第一区域，并且利用N型掺杂剂掺杂所述第二区域。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底，具有衬底鳍部，其中，所述衬底鳍部包括第一材料；
第一区域，形成在所述衬底鳍部的第一部分上方，其中，所述第一区域包括与所述第一材料不同的第二材料；
第二区域，形成在所述衬底鳍部的第二部分上方；以及
锚接件，形成在所述衬底鳍部的第三部分上方，其中，所述锚接件设置在所述第一区域与所述第二区域之间并且与所述第一区域和所述第二区域中的每一个都相邻。
2.根据权利要求1所述的半导体器件，其中，所述锚接件物理接触所述第一区域和所述第二区域中的每一个。
3.根据权利要求1所述的半导体器件，其中，所述第一区域包括P型有源区域，并且所述第二区域包括N型第二区域。
4.根据权利要求1所述的半导体器件，其中，所述第一区域、所述第二区域和所述锚接件中的每一个都包括外延生长层。
5.根据权利要求1所述的半导体器件，其中，所述第一区域包括应变SiGe层，并且其中，所述锚接件包括硅(Si)层。
6.根据权利要求5所述的半导体器件，其中，所述锚接体防止所述应变SiGe层内的应变松弛。
7.根据权利要求1所述的半导体器件，其中，所述第一材料包括硅(Si)，并且所述第二材料包括SiGe。
8.根据权利要求5所述的半导体器件，其中，所述锚接件包括未掺杂的Si层。
9.一种半导体器件，包括：
衬底，包括凹进的鳍，其中，所述衬底由第一材料组成；
P型第一区域，设置在所述凹进的鳍上方，其中，所述P型第一区域由与所述第一材料不同的第二材料组成；
N型第二区域，设置在所述凹进的鳍上方并与所述P型第一区域相邻，其中，所述N型第二区域和所述P型第一区域通过间隙分离；
硅(Si)锚接件，设置于所述间隙内的所述凹进的鳍上方，其中，所述硅锚接件与所述P型第一区域和所述N型第二区域中的每一个都相邻并接触。
10.一种形成半导体器件的方法，包括：
在衬底内形成凹槽，其中，所述衬底包括第一材料；
在所述凹槽内生长沟道层，其中，所述沟道层包括与所述第一材料不同的第二材料；
图案化所述沟道层和所述衬底的相邻部分，以形成连续鳍结构，所述连续鳍结构包括第一区域、第二区域以及设置在所述第一区域与所述第二区域之间的锚接件；
其中，所述第一区域包括图案化的沟道层，并且其中，所述第二区域和所述锚接件包括图案化的衬底的相邻部分。
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