JPH07130766A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
- Publication number
- JPH07130766A JPH07130766A JP27235693A JP27235693A JPH07130766A JP H07130766 A JPH07130766 A JP H07130766A JP 27235693 A JP27235693 A JP 27235693A JP 27235693 A JP27235693 A JP 27235693A JP H07130766 A JPH07130766 A JP H07130766A
- Authority
- JP
- Japan
- Prior art keywords
- compound semiconductor
- gate electrode
- region
- low resistance
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 ゲート電極と低抵抗領域（Ｎ+ 領域）との間
隔を容易に測定することを実現し、また、ウエファ単位
でマスク合わせの精度を確認することを実現し、総じて
安定して製造することができる化合物半導体装置を提供
する。 【構成】 半絶縁性の半導体基板１の表面層に一対の低
抵抗領域２を設けるとともにこれら低抵抗領域２を連絡
する活性領域３を設け、低抵抗領域２上にはそれぞれソ
ース電極６とドレイン電極７をオーミック接続して設
け、活性領域３上にはゲート電極４を設けた化合物半導
体装置において、低抵抗領域２とゲート電極４との間隔
Ｄ1、Ｄ2、Ｄ3、Ｄ4を定間隔に広げたモニタ用のパター
ンを複数個備えたことを特徴とする。
隔を容易に測定することを実現し、また、ウエファ単位
でマスク合わせの精度を確認することを実現し、総じて
安定して製造することができる化合物半導体装置を提供
する。 【構成】 半絶縁性の半導体基板１の表面層に一対の低
抵抗領域２を設けるとともにこれら低抵抗領域２を連絡
する活性領域３を設け、低抵抗領域２上にはそれぞれソ
ース電極６とドレイン電極７をオーミック接続して設
け、活性領域３上にはゲート電極４を設けた化合物半導
体装置において、低抵抗領域２とゲート電極４との間隔
Ｄ1、Ｄ2、Ｄ3、Ｄ4を定間隔に広げたモニタ用のパター
ンを複数個備えたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ガリウム砒素（ＧａＡ
ｓ）等の化合物半導体を用いた電界効果トランジスタ
（ＦＥＴ）の電気的特性をモニタリングする技術に関
し、特に高周波パワー電界効果トランジスタに用いて好
適な技術に関するものである。
ｓ）等の化合物半導体を用いた電界効果トランジスタ
（ＦＥＴ）の電気的特性をモニタリングする技術に関
し、特に高周波パワー電界効果トランジスタに用いて好
適な技術に関するものである。
【０００２】
【従来の技術】例えば、ガリウム砒素を用いたパワー電
界効果トランジスタは、半絶縁性のガリウム砒素基板の
表面層に一対のＮ+ 領域（低抵抗領域）を設けるととも
に、これらＮ+ 領域を連絡するＮ領域（活性領域）を設
け、Ｎ+ 領域上にはそれぞれソース電極とドレイン電極
をオーミック接触して設け、Ｎ領域上にはゲート電極を
設けた構造を有している。
界効果トランジスタは、半絶縁性のガリウム砒素基板の
表面層に一対のＮ+ 領域（低抵抗領域）を設けるととも
に、これらＮ+ 領域を連絡するＮ領域（活性領域）を設
け、Ｎ+ 領域上にはそれぞれソース電極とドレイン電極
をオーミック接触して設け、Ｎ領域上にはゲート電極を
設けた構造を有している。
【０００３】このような電界効果トランジスタは、ゲー
ト電極に電圧を加え、Ｎ+ 領域（活性領域）内の空乏層
の広がりを制御することによってドレイン電流を制御し
ている。特に、高周波用のパワートランジスタにあって
は、ゲート耐圧は高周波特性と共に電気的特性を左右す
る重要な要素であり、このゲート耐圧を制御するための
重要な要素はゲート電極とＮ+ 領域との距離である。
ト電極に電圧を加え、Ｎ+ 領域（活性領域）内の空乏層
の広がりを制御することによってドレイン電流を制御し
ている。特に、高周波用のパワートランジスタにあって
は、ゲート耐圧は高周波特性と共に電気的特性を左右す
る重要な要素であり、このゲート耐圧を制御するための
重要な要素はゲート電極とＮ+ 領域との距離である。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ような電界効果トランジスタの構造は、何度もマスク合
わせをして形成するものであるため、ゲート電極とＮ+
領域との間隔にマスク合わせ誤差が生じてしまうことが
あった。また、Ｎ+ 領域はイオン注入で形成されるた
め、出来上がった製品を分解して走査型電子顕微鏡等を
用いて検査しても、ゲート電極とＮ+ 領域との間隔を調
べることはできなかった。
ような電界効果トランジスタの構造は、何度もマスク合
わせをして形成するものであるため、ゲート電極とＮ+
領域との間隔にマスク合わせ誤差が生じてしまうことが
あった。また、Ｎ+ 領域はイオン注入で形成されるた
め、出来上がった製品を分解して走査型電子顕微鏡等を
用いて検査しても、ゲート電極とＮ+ 領域との間隔を調
べることはできなかった。
【０００５】本発明は上記従来の事情に鑑みなされたも
ので、ゲート電極と低抵抗領域（Ｎ + 領域）との間隔を
容易に電気的に測定することを実現し、また、ウエファ
単位でマスク合わせの精度を確認することを実現し、総
じて安定した化合物半導体装置の製造を実現することを
目的とする。
ので、ゲート電極と低抵抗領域（Ｎ + 領域）との間隔を
容易に電気的に測定することを実現し、また、ウエファ
単位でマスク合わせの精度を確認することを実現し、総
じて安定した化合物半導体装置の製造を実現することを
目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成する本発
明の化合物半導体装置は、化合物半導体基板の表面層に
一対の低抵抗領域を設けるとともにこれら低抵抗領域を
連絡する活性領域を設け、前記低抵抗領域上にはそれぞ
れソース電極とドレイン電極をオーミック接触して設
け、前記活性領域上にはゲート電極を設けた化合物半導
体装置において、前記低抵抗領域とゲート電極との間隔
を定間隔に広げたモニタ用のパターンを複数個備えたこ
とを特徴とする。
明の化合物半導体装置は、化合物半導体基板の表面層に
一対の低抵抗領域を設けるとともにこれら低抵抗領域を
連絡する活性領域を設け、前記低抵抗領域上にはそれぞ
れソース電極とドレイン電極をオーミック接触して設
け、前記活性領域上にはゲート電極を設けた化合物半導
体装置において、前記低抵抗領域とゲート電極との間隔
を定間隔に広げたモニタ用のパターンを複数個備えたこ
とを特徴とする。
【０００７】
【作用】本発明の化合物半導体装置は、低抵抗領域とゲ
ート電極との間隔を定間隔に広げたモニタ用のパターン
を複数個設けてあるため、これらモニタ用パターンでゲ
ート耐圧の測定を行うことにより、ゲート電極と低抵抗
領域（Ｎ+ 領域）との間隔を測定することができ、ま
た、ウエファ単位でマスク合わせの精度を確認すること
ができる。
ート電極との間隔を定間隔に広げたモニタ用のパターン
を複数個設けてあるため、これらモニタ用パターンでゲ
ート耐圧の測定を行うことにより、ゲート電極と低抵抗
領域（Ｎ+ 領域）との間隔を測定することができ、ま
た、ウエファ単位でマスク合わせの精度を確認すること
ができる。
【０００８】
【実施例】本発明の一実施例を図面に基づいて説明す
る。本実施例の化合物半導体装置は、図１及び図２に示
すように、ガリウム砒素からなる半絶縁性の基板１を備
えており、この基板１の表面層には、不純物をイオン注
入して、低抵抗領域（Ｎ+ 領域）２と活性領域（Ｎ領
域）３とが形成されている。
る。本実施例の化合物半導体装置は、図１及び図２に示
すように、ガリウム砒素からなる半絶縁性の基板１を備
えており、この基板１の表面層には、不純物をイオン注
入して、低抵抗領域（Ｎ+ 領域）２と活性領域（Ｎ領
域）３とが形成されている。
【０００９】基板１のＮ領域３上にはゲート電極４が設
けられ、Ｎ+ 領域２上にはＡｕＧｅ／Ｎｉ／Ａｕからな
る金属電極５がオーミック接触されて設けられている。
金属電極５上には互い違いにソース電極６とドレイン電
極７となるＡｕメッキ層からなる電極が電気的に接続さ
れて設けられている。なお、図中の８はシリコン窒化
膜、９はポリイミド膜等の絶縁膜である。
けられ、Ｎ+ 領域２上にはＡｕＧｅ／Ｎｉ／Ａｕからな
る金属電極５がオーミック接触されて設けられている。
金属電極５上には互い違いにソース電極６とドレイン電
極７となるＡｕメッキ層からなる電極が電気的に接続さ
れて設けられている。なお、図中の８はシリコン窒化
膜、９はポリイミド膜等の絶縁膜である。
【００１０】ここで、通常の電界効果トランジスタ（す
なわち、モニタ用のもの以外）はゲート電極４とＮ+ 領
域２との間隔が一定（例えば、０．２μｍ）に形成され
ているが、モニタ用のものはそれぞれの間隔Ｄ1、Ｄ2、
Ｄ3、Ｄ4が０．１μｍ、０．２μｍ、０．３μｍ、０．
４μｍに一定間隔（０．１μｍ）づつ広げて形成してあ
る。
なわち、モニタ用のもの以外）はゲート電極４とＮ+ 領
域２との間隔が一定（例えば、０．２μｍ）に形成され
ているが、モニタ用のものはそれぞれの間隔Ｄ1、Ｄ2、
Ｄ3、Ｄ4が０．１μｍ、０．２μｍ、０．３μｍ、０．
４μｍに一定間隔（０．１μｍ）づつ広げて形成してあ
る。
【００１１】上記のようなモニタ用の電界効果トランジ
スタを備えた化合物半導体装置では、モニタ用のトラン
ジスタのゲート電極４に種々な電圧を印加して検査し、
その結果を検討することによって、通常の電界効果トラ
ンジスタのゲート電極４とＮ + 領域２との間隔を検査す
ることができる。
スタを備えた化合物半導体装置では、モニタ用のトラン
ジスタのゲート電極４に種々な電圧を印加して検査し、
その結果を検討することによって、通常の電界効果トラ
ンジスタのゲート電極４とＮ + 領域２との間隔を検査す
ることができる。
【００１２】例えば、通常の電界効果トランジスタのゲ
ート電極に電圧を印加して、そのゲート耐圧がなくなる
ゲート電圧を調べる。そして、そのゲート電圧をモニタ
用の電界効果トランジスタのゲートに印加してゲート耐
圧がなくなるものを調れば、モニタ用のもののゲート電
極４とＮ+ 領域２との間隔が通常の電界効果トランジス
タのそれであるので、この間隔を容易に調べることがで
きる。また、例えば、モニタ用の電界効果トランジスタ
でゲート電極４とＮ+ 領域２との間隔を０．４μｍに設
定したものが比較的低いゲート電圧で破壊されてしまう
場合には、製造工程中のマスク合わせに誤差が生じてし
まっていることが確認できる。
ート電極に電圧を印加して、そのゲート耐圧がなくなる
ゲート電圧を調べる。そして、そのゲート電圧をモニタ
用の電界効果トランジスタのゲートに印加してゲート耐
圧がなくなるものを調れば、モニタ用のもののゲート電
極４とＮ+ 領域２との間隔が通常の電界効果トランジス
タのそれであるので、この間隔を容易に調べることがで
きる。また、例えば、モニタ用の電界効果トランジスタ
でゲート電極４とＮ+ 領域２との間隔を０．４μｍに設
定したものが比較的低いゲート電圧で破壊されてしまう
場合には、製造工程中のマスク合わせに誤差が生じてし
まっていることが確認できる。
【００１３】次に、上記構成の化合物半導体装置を製造
する方法の一例を説明する。まず、図３に示すように、
ガリウム砒素半導体基板１に不純物をイオン注入して基
板の表面層にＮ領域３を形成する。
する方法の一例を説明する。まず、図３に示すように、
ガリウム砒素半導体基板１に不純物をイオン注入して基
板の表面層にＮ領域３を形成する。
【００１４】次いで、図４に示すように、この基板１の
表面にシリコン窒化膜（ＳｉＮ膜）１０を堆積させ、シ
リコン窒化膜１０上にフォトレジスト膜１１を塗布し、
ソース及びドレイン領域、更には、マスク合わせ用の基
準マークに対応して、このフォトレジスト膜１１に開口
パターンを形成する。そして、更に不純物をイオン注入
し、基板１の表面層にソース及びドレイン領域に対応し
てＮ+ 領域２を形成する。なお、マスク合わせ用の基準
マークはメサ形成用及びオーミック電極形成用、ゲート
電極形成用の２つが形成され、図中にはその１つしか示
していないが、上記開口もそれらに対応して２つ形成さ
れる。
表面にシリコン窒化膜（ＳｉＮ膜）１０を堆積させ、シ
リコン窒化膜１０上にフォトレジスト膜１１を塗布し、
ソース及びドレイン領域、更には、マスク合わせ用の基
準マークに対応して、このフォトレジスト膜１１に開口
パターンを形成する。そして、更に不純物をイオン注入
し、基板１の表面層にソース及びドレイン領域に対応し
てＮ+ 領域２を形成する。なお、マスク合わせ用の基準
マークはメサ形成用及びオーミック電極形成用、ゲート
電極形成用の２つが形成され、図中にはその１つしか示
していないが、上記開口もそれらに対応して２つ形成さ
れる。
【００１５】次いで、図５に示すように、更にフォトレ
ジスト膜１２を塗布し、このフォトレジスト膜１２にマ
スク合わせ用の基準マークに対応した開口パターンを形
成する。ここで、このフォトレジスト膜１２に形成され
る開口は上記フォトレジスト膜１１に形成された開口を
露出させるものであればよく、従って両開口の大きさは
一致せずとも、フォトレジスト膜１２の開口がフォトレ
ジスト膜１１の開口より大きければよい。
ジスト膜１２を塗布し、このフォトレジスト膜１２にマ
スク合わせ用の基準マークに対応した開口パターンを形
成する。ここで、このフォトレジスト膜１２に形成され
る開口は上記フォトレジスト膜１１に形成された開口を
露出させるものであればよく、従って両開口の大きさは
一致せずとも、フォトレジスト膜１２の開口がフォトレ
ジスト膜１１の開口より大きければよい。
【００１６】次いで、図６に示すように、金属（Ｔｉ／
Ａｕ）１３を蒸着させた後、図７に示すように、フォト
レジスト膜１１及び１２をリフトオフして基板１上に上
記した２つの基準マーク１４を形成する。これら基準マ
ーク１４は図１３に示すように十字形のものであり、以
後のマスク合わせの際にそれぞれ基準として用いられ
る。
Ａｕ）１３を蒸着させた後、図７に示すように、フォト
レジスト膜１１及び１２をリフトオフして基板１上に上
記した２つの基準マーク１４を形成する。これら基準マ
ーク１４は図１３に示すように十字形のものであり、以
後のマスク合わせの際にそれぞれ基準として用いられ
る。
【００１７】次いで、アニール処理を行ってイオン注入
した領域を活性化させた後、図８に示すように、基板１
上にフォトレジスト膜１５を塗布し、メサ形成用の基準
マーク１４を基準にして、フォトレジスト膜１５に素子
間分離用のメサに対応した開口パターンを形成する。す
なわち、図１３に示すように、フォトレジスト膜１５に
開口パターンを転写するマスク１６に基準マークと同じ
十字形のパターンを設け、このマスク１６のパターンを
通して基準マーク１４に位置合わせすることによって、
メサ形成位置を位置合わせする。そして、このフォトレ
ジストパターンによってシリコン窒化膜１０をエッチン
グして開口させ、更に、基板１にメサ１７をエッチング
して形成する。
した領域を活性化させた後、図８に示すように、基板１
上にフォトレジスト膜１５を塗布し、メサ形成用の基準
マーク１４を基準にして、フォトレジスト膜１５に素子
間分離用のメサに対応した開口パターンを形成する。す
なわち、図１３に示すように、フォトレジスト膜１５に
開口パターンを転写するマスク１６に基準マークと同じ
十字形のパターンを設け、このマスク１６のパターンを
通して基準マーク１４に位置合わせすることによって、
メサ形成位置を位置合わせする。そして、このフォトレ
ジストパターンによってシリコン窒化膜１０をエッチン
グして開口させ、更に、基板１にメサ１７をエッチング
して形成する。
【００１８】次いで、要部を拡大した図９に示すよう
に、フォトレジスト膜１５を除去した後、新たにフォト
レジスト膜１８を塗布し、上記したメサ形成のときと同
様に、オーミック電極形成用の基準マーク１４を基準に
して、フォトレジスト膜１８にソース及びドレイン領域
に対応した開口パターンを形成する。そして、フォトレ
ジスト膜１８のパターンによってシリコン窒化膜１０に
開口を形成する。次いで、要部を拡大した図１０に示す
ように、金属（ＡｕＧｅ／Ｎｉ／Ａｕ）１９を蒸着さ
せ、ソース領域及びドレイン領域となるＮ+ 領域２上に
金属電極５をオーミック接触して形成する。
に、フォトレジスト膜１５を除去した後、新たにフォト
レジスト膜１８を塗布し、上記したメサ形成のときと同
様に、オーミック電極形成用の基準マーク１４を基準に
して、フォトレジスト膜１８にソース及びドレイン領域
に対応した開口パターンを形成する。そして、フォトレ
ジスト膜１８のパターンによってシリコン窒化膜１０に
開口を形成する。次いで、要部を拡大した図１０に示す
ように、金属（ＡｕＧｅ／Ｎｉ／Ａｕ）１９を蒸着さ
せ、ソース領域及びドレイン領域となるＮ+ 領域２上に
金属電極５をオーミック接触して形成する。
【００１９】次いで、フォトレジスト膜１８をリフトオ
フし、熱処理を施して金属電極５を合金化した後、要部
を拡大した図１１に示すように、新たなフォトレジスト
膜２０を塗布し、上記したメサ形成のときと同様に、ゲ
ート電極形成用の基準マーク１４を基準にして、フォト
レジスト膜２０にゲート電極に対応した開口パターンを
形成する。
フし、熱処理を施して金属電極５を合金化した後、要部
を拡大した図１１に示すように、新たなフォトレジスト
膜２０を塗布し、上記したメサ形成のときと同様に、ゲ
ート電極形成用の基準マーク１４を基準にして、フォト
レジスト膜２０にゲート電極に対応した開口パターンを
形成する。
【００２０】次いで、要部を拡大した図１２に示すよう
に、フォトレジスト膜２０のパターンによってシリコン
窒化膜１０をエッチングして開口を形成し、更に、エッ
チングして、基板１の両Ｎ+ 領域２の間、すなわちＮ領
域３（活性領域）にリセスを形成する。そして、金属
（チタン、プラチナ、金）２１を蒸着させ、活性領域と
なるＮ領域３上にゲート電極４を形成する。
に、フォトレジスト膜２０のパターンによってシリコン
窒化膜１０をエッチングして開口を形成し、更に、エッ
チングして、基板１の両Ｎ+ 領域２の間、すなわちＮ領
域３（活性領域）にリセスを形成する。そして、金属
（チタン、プラチナ、金）２１を蒸着させ、活性領域と
なるＮ領域３上にゲート電極４を形成する。
【００２１】この後は、公知の方法によって、シリコン
窒化膜１０、フォトレジスト膜２０、金属膜２１を除去
し、図１に示したように、シリコン窒化膜８及び絶縁膜
９を設けると共に、金属電極５にソース電極６或いはド
レイン電極７を接続して設け、化合物半導体装置を完成
する。
窒化膜１０、フォトレジスト膜２０、金属膜２１を除去
し、図１に示したように、シリコン窒化膜８及び絶縁膜
９を設けると共に、金属電極５にソース電極６或いはド
レイン電極７を接続して設け、化合物半導体装置を完成
する。
【００２２】なお、上記実施例はガリウム砒素半導体を
例にとって説明したが、本発明はそれ以外の化合物半導
体にも適用することができる。また、ゲート電極とＮ+
領域との間隔をどのくらいづつ広げるかは上記実施例に
限定されるのもではなく、必要に応じて種々選択される
ものである。また、基準マークの形状は十字形以外に種
々選択することができる。また、ソース領域側からドレ
イン領域側、或いは、この逆と言ったように、ゲート電
極とＮ+ 領域との間隔を徐々に広げる方向を反転させた
パターンも形成しておくようにすれば、電界効果トラン
ジスタの種々な使用条件についても検査することができ
る。
例にとって説明したが、本発明はそれ以外の化合物半導
体にも適用することができる。また、ゲート電極とＮ+
領域との間隔をどのくらいづつ広げるかは上記実施例に
限定されるのもではなく、必要に応じて種々選択される
ものである。また、基準マークの形状は十字形以外に種
々選択することができる。また、ソース領域側からドレ
イン領域側、或いは、この逆と言ったように、ゲート電
極とＮ+ 領域との間隔を徐々に広げる方向を反転させた
パターンも形成しておくようにすれば、電界効果トラン
ジスタの種々な使用条件についても検査することができ
る。
【００２３】
【発明の効果】以上説明したように本発明によれば、低
抵抗領域とゲート電極との間隔を定間隔に広げたモニタ
用のパターンを複数個備えるようにしたため、これらモ
ニタ用のパターンを用いて、ゲート電極と低抵抗領域
（Ｎ+ 領域）との間隔を容易に測定することができ、ま
た、ウエファ単位でマスク合わせの精度を確認すること
ができ、総じて化合物半導体装置を安定して製造するこ
とができるようになる。
抵抗領域とゲート電極との間隔を定間隔に広げたモニタ
用のパターンを複数個備えるようにしたため、これらモ
ニタ用のパターンを用いて、ゲート電極と低抵抗領域
（Ｎ+ 領域）との間隔を容易に測定することができ、ま
た、ウエファ単位でマスク合わせの精度を確認すること
ができ、総じて化合物半導体装置を安定して製造するこ
とができるようになる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る化合物半導体装置の断
面図。
面図。
【図２】本発明の一実施例に係る化合物半導体装置の平
面図。
面図。
【図３】化合物半導体装置の製造工程を示す断面図。
【図４】化合物半導体装置の製造工程を示す断面図。
【図５】化合物半導体装置の製造工程を示す断面図。
【図６】化合物半導体装置の製造工程を示す断面図。
【図７】化合物半導体装置の製造工程を示す断面図。
【図８】化合物半導体装置の製造工程を示す断面図。
【図９】化合物半導体装置の製造工程を示す断面図。
【図１０】化合物半導体装置の製造工程を示す断面図。
【図１１】化合物半導体装置の製造工程を示す断面図。
【図１２】化合物半導体装置の製造工程を示す断面図。
【図１３】基準マークを示す平面図。
Claims (1)
- 【請求項１】 化合物半導体基板の表面層に一対の低抵
抗領域を設けるとともにこれら低抵抗領域を連絡する活
性領域を設け、前記低抵抗領域上にはそれぞれソース電
極とドレイン電極をオーミック接触して設け、前記活性
領域上にはゲート電極を設けた化合物半導体装置におい
て、前記低抵抗領域とゲート電極との間隔を定間隔に広
げたモニタ用のパターンを複数個備えたことを特徴とす
る化合物半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27235693A JPH07130766A (ja) | 1993-10-29 | 1993-10-29 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27235693A JPH07130766A (ja) | 1993-10-29 | 1993-10-29 | 化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130766A true JPH07130766A (ja) | 1995-05-19 |
Family
ID=17512743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27235693A Pending JPH07130766A (ja) | 1993-10-29 | 1993-10-29 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130766A (ja) |
-
1993
- 1993-10-29 JP JP27235693A patent/JPH07130766A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1092254A (en) | High power gallium arsenide schottky barrier field effect transistor made by electron lithography | |
| KR900008277B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| JPS622571A (ja) | 自己整合型ｆｅｔゲ−トの製法 | |
| KR910006673B1 (ko) | 반도체 장치의 제조방법 | |
| EP0646953A2 (en) | Method for reduction of off-current in thin film transistors | |
| US6645819B2 (en) | Self-aligned fabrication method for a semiconductor device | |
| KR0179116B1 (ko) | 자가정렬형 티형 게이트 제조방법 | |
| JPH07130766A (ja) | 化合物半導体装置 | |
| US7195937B2 (en) | Method for measuring withstand voltage of semiconductor epitaxial wafer and semiconductor epitaxial wafer | |
| JPS622572A (ja) | Ｆｅｔゲ−トの製法 | |
| JP3107681B2 (ja) | リセス構造ｆｅｔのエッチング制御方法 | |
| JPH07130765A (ja) | 化合物半導体装置の製造方法 | |
| JPH07130763A (ja) | 化合物半導体装置の製造方法 | |
| JPS6169176A (ja) | 半導体装置の製造方法 | |
| KR100272577B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
| JPH04168784A (ja) | 半導体ホール素子およびその製造方法 | |
| JPS63198372A (ja) | 半導体装置 | |
| JPH01107577A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6122671A (ja) | シヨツトキ障壁ゲ−ト型電解効果トランジスタの製造方法 | |
| EP0146212A1 (en) | Schottky barrier diode and method of manufacturing it | |
| JPH0287533A (ja) | 半導体装置 | |
| JPS63133680A (ja) | 電界効果トランジスタの製造方法 | |
| JPH02220449A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS62274782A (ja) | 半導体装置の製造方法 | |
| JPH06140433A (ja) | 半導体装置の製造方法 |