JPS60235476A - 半導体装置 - Google Patents
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- JPS60235476A JPS60235476A JP9213484A JP9213484A JPS60235476A JP S60235476 A JPS60235476 A JP S60235476A JP 9213484 A JP9213484 A JP 9213484A JP 9213484 A JP9213484 A JP 9213484A JP S60235476 A JPS60235476 A JP S60235476A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、特に高速性及び低雑音性に優れた電界効果型
の半導体装置に関するものである。
の半導体装置に関するものである。
従来の金団−半導体電界効果形トランジスタ（ＭＥＳＦ
ＥＴ ）は、チャネル上方のソース接点とドレイン接点
との間に全極ショットキバリア型接合ゲートを備えてい
る。このゲートに信号を入力すると、チャネルの半導体
中のキャリアが増大又は空乏化してチャネル。中の電流
を変化させることができる。しかしながら、この構造の
場合には、チャネル電流を増大させるために不純物濃度
を高めると、逆に電流増大効果を相殺させる効果をもつ
移動度の低下が生じる欠点があった。
ＥＴ ）は、チャネル上方のソース接点とドレイン接点
との間に全極ショットキバリア型接合ゲートを備えてい
る。このゲートに信号を入力すると、チャネルの半導体
中のキャリアが増大又は空乏化してチャネル。中の電流
を変化させることができる。しかしながら、この構造の
場合には、チャネル電流を増大させるために不純物濃度
を高めると、逆に電流増大効果を相殺させる効果をもつ
移動度の低下が生じる欠点があった。
これに対して、第１図に示す様な電界効果形トランジス
タは高純度の第１の半導体層１２、例えばＧｃｚＡｓ層
と、ｎ型にドープされた第１の半導体層１２より電子親
和力の小さい第２の半導体層１３、例えばＡ １１ Ｇ
ａ Ａ ｓ層とのへテロ接合界面の第１の半導体層１
２側に蓄積される２次元的電子チャネル１４をゲート電
極１５の電圧で制御して動作させるものであり、チャネ
ルを形成する２次元電子ガスは、その母体ドナー不純物
と空間的に分離しているために不純物散乱による影響を
受けることが少なく電子移動度が極めて大きくなる。し
かしながら、この構造においては、キャリアとなる電子
の濃度をあまり高くできないという物理的限界があった
・このことは、特に低雑音性の電界効果形トランジスタ
を実現する上で問題があった。ここで、１１は高抵抗基
板、１６はソース電極、１７はドレイン電極である。ま
た、このトランジスタにおいて、例えばノーマリ・オン
型の場合、ゲート下における深さ方向の熱平衡状態での
エネルギーバンド状態図は第２図に示すとおりである。
タは高純度の第１の半導体層１２、例えばＧｃｚＡｓ層
と、ｎ型にドープされた第１の半導体層１２より電子親
和力の小さい第２の半導体層１３、例えばＡ １１ Ｇ
ａ Ａ ｓ層とのへテロ接合界面の第１の半導体層１
２側に蓄積される２次元的電子チャネル１４をゲート電
極１５の電圧で制御して動作させるものであり、チャネ
ルを形成する２次元電子ガスは、その母体ドナー不純物
と空間的に分離しているために不純物散乱による影響を
受けることが少なく電子移動度が極めて大きくなる。し
かしながら、この構造においては、キャリアとなる電子
の濃度をあまり高くできないという物理的限界があった
・このことは、特に低雑音性の電界効果形トランジスタ
を実現する上で問題があった。ここで、１１は高抵抗基
板、１６はソース電極、１７はドレイン電極である。ま
た、このトランジスタにおいて、例えばノーマリ・オン
型の場合、ゲート下における深さ方向の熱平衡状態での
エネルギーバンド状態図は第２図に示すとおりである。
ここで、Ｅ（ｒ Ｅｙ及びＥＦは、それぞれ伝導帯下端
のエネルギーレベル、価電子帯上端のエネルギーレベル
及びフェルミレベルであり、α。は電子親和力の差、Φ
８はゲートショットキバリアのバリアの高さ、ｔは電子
の電荷量であり、■はＡｌＧａＡｓ中のイオン化したド
ナーを模式的に表わしたものである。
のエネルギーレベル、価電子帯上端のエネルギーレベル
及びフェルミレベルであり、α。は電子親和力の差、Φ
８はゲートショットキバリアのバリアの高さ、ｔは電子
の電荷量であり、■はＡｌＧａＡｓ中のイオン化したド
ナーを模式的に表わしたものである。
一方、第３図に示す様な電界効果形トランジスタは、狭
いエネルギーギャップで、伝導層とじて働く高純度ある
いは低い不純物密度の第１の半導体層２０と、チャネル
中に広いエネルギーギャップでバリアとして働く高い不
純物密度の第２の半導体層２１とが、交互に形成され第
１の半導体層２０中に閉じ込められた電子をゲート電極
１５の電圧で制御して動作させるものであり、高濃度の
チャネルを有していた。しかしながら、この構造におい
ては、第１の半導体層２０中に閉じ込められた伝導電子
は、上記の第１と第２の半導体層２０．２１によって形
成された２つの異なる界面の影響をうけて両界面側寄り
に存在するそれぞれの電子が相互作用しあうために、第
１図で示した様な構造における半導体層の片側界面だけ
全走行する伝導°電子の高い移動性に比べて劣るという
欠点があった。ここで、１８は高濃度ソース領域、１９
は高濃度ドレイン領域である。
いエネルギーギャップで、伝導層とじて働く高純度ある
いは低い不純物密度の第１の半導体層２０と、チャネル
中に広いエネルギーギャップでバリアとして働く高い不
純物密度の第２の半導体層２１とが、交互に形成され第
１の半導体層２０中に閉じ込められた電子をゲート電極
１５の電圧で制御して動作させるものであり、高濃度の
チャネルを有していた。しかしながら、この構造におい
ては、第１の半導体層２０中に閉じ込められた伝導電子
は、上記の第１と第２の半導体層２０．２１によって形
成された２つの異なる界面の影響をうけて両界面側寄り
に存在するそれぞれの電子が相互作用しあうために、第
１図で示した様な構造における半導体層の片側界面だけ
全走行する伝導°電子の高い移動性に比べて劣るという
欠点があった。ここで、１８は高濃度ソース領域、１９
は高濃度ドレイン領域である。
本発明の目的は、第１図と第２図に示したそれぞれの構
造の電界効果形トランジスタがもつ上記欠点を解決せし
め、高い移動性と高いキャリア濃度を同時にもたせるこ
とによって、特に高速性及び低雑音性に優れた電界効果
形の半導体装置を提供するものである。
造の電界効果形トランジスタがもつ上記欠点を解決せし
め、高い移動性と高いキャリア濃度を同時にもたせるこ
とによって、特に高速性及び低雑音性に優れた電界効果
形の半導体装置を提供するものである。
本発明はｐ型の第１の半導体層上に、これより電子親和
力が大きく、高純度又は低い不純物密度の第２の半導体
層が設けられ、更にその上に該第２の半導体層の電子親
和力より小さく、高いドナー不純物密度の第３の半導体
層が設けられ、これら第１、第２及び第３の半導体層を
この順に、かつこれを単位として積層して形成されたチ
ャネルを有すか、あるいは、該第３の半導体層の上に該
第２の半導体層が設けられ、更にその上に該第１の半導
体層が設けられ、これら第３、第２及び第１の半導体層
をこの順に、かつこれを単位として積層して形成された
チャネルを有する半導体装置において、該第１と第２の
半導体層の界面にはチャネルを形成せず、該第２と第３
の半導体層の界面の該第２の半導体層側に電子チャネル
を形成したことを特徴とする半導体装置およびｎ型の第
１の半導体層上に、これより電子親和力とエネルギーギ
ャップの和が小さく、高純度又は低い不純物密度の第２
の半導体層が設けられ、更にその上に該第２の半導体層
の電子親和力とエネルギーギャップの和より大きく、高
いアクセプタ不純物密度の第３の半導体層が設けられ、
これら第１、第２及び第３の半導体層なこの順に、かつ
これを単位として積層して形成されたチャネルを有すか
、あるいは、該第３の半導体層の上に該第２の半導体層
が設けられ、更にその上に該第１の半導体層が設けられ
、これら第３、第２及び第１の半導体層をこの順に、か
つこれを単位として積層して形成されたチャネルを有す
る半導体装置において、該第１と第２の半導体層の界面
にはチャネルを形成せず、該第２と第３の半導体層の界
面の該第２の半導体層側に正孔チャネルを形成したこと
を特徴とする半導体装置である。
力が大きく、高純度又は低い不純物密度の第２の半導体
層が設けられ、更にその上に該第２の半導体層の電子親
和力より小さく、高いドナー不純物密度の第３の半導体
層が設けられ、これら第１、第２及び第３の半導体層を
この順に、かつこれを単位として積層して形成されたチ
ャネルを有すか、あるいは、該第３の半導体層の上に該
第２の半導体層が設けられ、更にその上に該第１の半導
体層が設けられ、これら第３、第２及び第１の半導体層
をこの順に、かつこれを単位として積層して形成された
チャネルを有する半導体装置において、該第１と第２の
半導体層の界面にはチャネルを形成せず、該第２と第３
の半導体層の界面の該第２の半導体層側に電子チャネル
を形成したことを特徴とする半導体装置およびｎ型の第
１の半導体層上に、これより電子親和力とエネルギーギ
ャップの和が小さく、高純度又は低い不純物密度の第２
の半導体層が設けられ、更にその上に該第２の半導体層
の電子親和力とエネルギーギャップの和より大きく、高
いアクセプタ不純物密度の第３の半導体層が設けられ、
これら第１、第２及び第３の半導体層なこの順に、かつ
これを単位として積層して形成されたチャネルを有すか
、あるいは、該第３の半導体層の上に該第２の半導体層
が設けられ、更にその上に該第１の半導体層が設けられ
、これら第３、第２及び第１の半導体層をこの順に、か
つこれを単位として積層して形成されたチャネルを有す
る半導体装置において、該第１と第２の半導体層の界面
にはチャネルを形成せず、該第２と第３の半導体層の界
面の該第２の半導体層側に正孔チャネルを形成したこと
を特徴とする半導体装置である。
以下に図面を用いて本発明の半導体装置の実施例につい
て詳しく説明する。第４図（α）は不発明の一実施例を
示す電界効果形トランジスタの構造断面図である。この
図では、半絶縁性基板３６上にソース領域３７及びドレ
イン領域３８が、例えばそれぞれ電気接点３９及び４１
を備えだｎ＋伝導型のものとして設けられている。また
ショットキバリア金桐電極４０が設けられておシ、一般
的にあで示されるｎ伝導型のチャネル領域を設えたショ
ットキバリア接点を形成している。このチャネル領域あ
は、一般的に主として３つの半導体層の積層から形成さ
れている。半導体層３２は半導体層３１及び３３より大
きな電子親和力を有し、低い不純物密度の半導体層、例
えばノンドープＧａｐｓ 、半導体層３１は半導体層３
２より小さい電子親和力を有し、高いドナー不純物密度
のｎ型半導体層、例えばｎ＋−Ａ、１１ＧａＡｓ、半導
体層３３は半導体層３２より小さい電子親和力を有し、
ｐ型の半導体層、例えば１）−ＡｌＧａＡｓである。
て詳しく説明する。第４図（α）は不発明の一実施例を
示す電界効果形トランジスタの構造断面図である。この
図では、半絶縁性基板３６上にソース領域３７及びドレ
イン領域３８が、例えばそれぞれ電気接点３９及び４１
を備えだｎ＋伝導型のものとして設けられている。また
ショットキバリア金桐電極４０が設けられておシ、一般
的にあで示されるｎ伝導型のチャネル領域を設えたショ
ットキバリア接点を形成している。このチャネル領域あ
は、一般的に主として３つの半導体層の積層から形成さ
れている。半導体層３２は半導体層３１及び３３より大
きな電子親和力を有し、低い不純物密度の半導体層、例
えばノンドープＧａｐｓ 、半導体層３１は半導体層３
２より小さい電子親和力を有し、高いドナー不純物密度
のｎ型半導体層、例えばｎ＋−Ａ、１１ＧａＡｓ、半導
体層３３は半導体層３２より小さい電子親和力を有し、
ｐ型の半導体層、例えば１）−ＡｌＧａＡｓである。
ゲート直下には半導体層３１を形成している。ここで本
発明の大きな特徴は上記半導体層３１と３２との界面の
半導体層３２側にキャリア電子が生じ、かつ半導体層３
２と３３との界面にはキャリアが生じないようにドーピ
ングω′送度及び膜厚が制御されている点である。更に
半導体層３４の積層数はピンチオフ電圧の大きさなどを
考慮して決定されている。このトランジスタにおいて、
例えばノーマリオン型の場合のゲート下における深さ方
向の熱平衡状態での伝導帯エネルギー状態図を第５図に
示す。
発明の大きな特徴は上記半導体層３１と３２との界面の
半導体層３２側にキャリア電子が生じ、かつ半導体層３
２と３３との界面にはキャリアが生じないようにドーピ
ングω′送度及び膜厚が制御されている点である。更に
半導体層３４の積層数はピンチオフ電圧の大きさなどを
考慮して決定されている。このトランジスタにおいて、
例えばノーマリオン型の場合のゲート下における深さ方
向の熱平衡状態での伝導帯エネルギー状態図を第５図に
示す。
図中４５は２次元電子層である。ゲート電極４０の印加
電圧によってこのチャネル中の電子濃度を制御しトラン
ジスタ動作を行わせる。
電圧によってこのチャネル中の電子濃度を制御しトラン
ジスタ動作を行わせる。
以上述べた様な構造を有す本発明のトランジスタは、半
導体層３２の片側界面だけにキャリアを生じさせるエネ
ルギーバンド構造を有しているために、第３図に示すよ
うな従来構造における欠点であった両界面キャリアの相
互作用に伴う移動度の低下をなくすことが可能になり、
従って単一へテロ界面を走行する優れたキャリアの移動
性を保持することが可能になった・更に、この様に高い
移動性を有した半導体単位層３４７ｋ１層することによ
って、第１図に示す様な従来構造の欠点であったキャリ
ア一度増大に対する物理的限界をなくすことが可能にな
り、従ってソース抵抗の低減及び相互コンダクタンスの
増大を実現させ、特に低雑音性に優れた半導体装置を提
供することが可能になった。以上より、本発明による半
導体装置が従来の装置に比較して、特に高速かつ低雑音
性を向上させたトランジスタ動作を行うことは明らかで
あり、本発明の利点は非常に太きい。
導体層３２の片側界面だけにキャリアを生じさせるエネ
ルギーバンド構造を有しているために、第３図に示すよ
うな従来構造における欠点であった両界面キャリアの相
互作用に伴う移動度の低下をなくすことが可能になり、
従って単一へテロ界面を走行する優れたキャリアの移動
性を保持することが可能になった・更に、この様に高い
移動性を有した半導体単位層３４７ｋ１層することによ
って、第１図に示す様な従来構造の欠点であったキャリ
ア一度増大に対する物理的限界をなくすことが可能にな
り、従ってソース抵抗の低減及び相互コンダクタンスの
増大を実現させ、特に低雑音性に優れた半導体装置を提
供することが可能になった。以上より、本発明による半
導体装置が従来の装置に比較して、特に高速かつ低雑音
性を向上させたトランジスタ動作を行うことは明らかで
あり、本発明の利点は非常に太きい。
次に一例として、具体的数値と半導体材料をもって本発
明の説明を行なう。本発明の原理から明らかな様に、他
の半導体材料を代りに使用することもできる。第４図（
α）において、高抵抗基板３６に半絶縁性のＧ ａ Ａ
ｓ基板を用い、分子線エピタキシャル法にて半導体層
３３としてキャリア密度１ｘ１０′６函 程度のｐ−ｋ
ｌ、３Ｇａｏ、７Ａｓ ４３０人、続いて半導体層３２
としてキャリア密度Ｉ Ｘ １０１４ｃｒｒｔ−３程度
のｐ−ＧａＡｓを１００Ａ、更に半導体層３１としてド
ナー（Ｓｉ）密Ｋ ２×ｌＯｃｍ程度のｎ型ｋｌ ｏ、
３Ｇａ ｏ、７Ａ８高ド一プ層を１０ＯＡ連続成長させ
る。更にこれらの半導体層３３ 、３２及び３１（半導
体層３４）と−同じ層をこの順に、かつこれを単位とし
て連続成長させ全体で４層程度積層する。最後に半導体
層３１を５０人成長させる。これによりチャネルあの全
半導体層の厚さｄは９７０Ａ程度となる。また、３７と
３８はコンタクト抵抗を減するために設けられたもので
、２×ｔｏ１８ｉ３ 以上の高ドープ？層を、例えばイ
オン注入技術により形成する。更にゲート電極はＭで形
成し、ソース及びドレイン電極はＩｎｔ、ＧｅＮｉを被
着後、熱処理を行なって形成する。本例の熱平衡状態で
のバンド状態図は第５図のとおりである。
明の説明を行なう。本発明の原理から明らかな様に、他
の半導体材料を代りに使用することもできる。第４図（
α）において、高抵抗基板３６に半絶縁性のＧ ａ Ａ
ｓ基板を用い、分子線エピタキシャル法にて半導体層
３３としてキャリア密度１ｘ１０′６函 程度のｐ−ｋ
ｌ、３Ｇａｏ、７Ａｓ ４３０人、続いて半導体層３２
としてキャリア密度Ｉ Ｘ １０１４ｃｒｒｔ−３程度
のｐ−ＧａＡｓを１００Ａ、更に半導体層３１としてド
ナー（Ｓｉ）密Ｋ ２×ｌＯｃｍ程度のｎ型ｋｌ ｏ、
３Ｇａ ｏ、７Ａ８高ド一プ層を１０ＯＡ連続成長させ
る。更にこれらの半導体層３３ 、３２及び３１（半導
体層３４）と−同じ層をこの順に、かつこれを単位とし
て連続成長させ全体で４層程度積層する。最後に半導体
層３１を５０人成長させる。これによりチャネルあの全
半導体層の厚さｄは９７０Ａ程度となる。また、３７と
３８はコンタクト抵抗を減するために設けられたもので
、２×ｔｏ１８ｉ３ 以上の高ドープ？層を、例えばイ
オン注入技術により形成する。更にゲート電極はＭで形
成し、ソース及びドレイン電極はＩｎｔ、ＧｅＮｉを被
着後、熱処理を行なって形成する。本例の熱平衡状態で
のバンド状態図は第５図のとおりである。
第５図はノーマリオン型の場合を示しており、チャネル
の全電子濃度は第１図の様な構造の場合におけるキャリ
ア濃度の数倍になり、キャリアである２次元電子ガスの
移動度は、図に示す様に半導体層の片側界面だけをキャ
リアが走行するために、第１図の構造の場合とほぼ同程
度の高速性を有すことが可能である。動作は従来構造の
場合と同様にゲート電圧を今の場合、負に印加すること
によってピンチオフ状態を実現できるため、ゲート電圧
を制御することにより、特に高速、かつ低雑音性に優れ
た電界効果形トランジスタを実現できる。
の全電子濃度は第１図の様な構造の場合におけるキャリ
ア濃度の数倍になり、キャリアである２次元電子ガスの
移動度は、図に示す様に半導体層の片側界面だけをキャ
リアが走行するために、第１図の構造の場合とほぼ同程
度の高速性を有すことが可能である。動作は従来構造の
場合と同様にゲート電圧を今の場合、負に印加すること
によってピンチオフ状態を実現できるため、ゲート電圧
を制御することにより、特に高速、かつ低雑音性に優れ
た電界効果形トランジスタを実現できる。
第６図は本発明による半導体装置の他の例を示す電界効
果形トランジスタの構造断面図である。
果形トランジスタの構造断面図である。
第４図（α）の構造と同一構成部分には同じ番号で記す
。本例では、高抵抗基板３６の上に基板３６のチャネル
部６６への影響を防ぐために低不純物密度の半導体層６
５が設けられている。例えば、半導体層３３がｋｌ ｏ
、３Ｇａ ０．７Ａｓのとき半導体層６５は、基板界面
カラ表面に向かってＭの組成比ＸがＯから０．３まで徐
々に変化しているＡＡ！、Ｇα、−、Ａｓ層を用いるこ
とができる。またチャネル部６６０表面側に表面処理や
電極材に有利なように高ドープされた半導体層６１及び
６２が設けられている。例えば、半導体層３１がｎ＋−
ＡＡｏ、３Ｇα。、７Ａ８層のとき半導体層６２は基板
から表面に向かってＭの組成比Ｘが０．３から０まで変
化しているＡＺＺＧａ ｒ 、Ａｓ層を用いることがで
きる。更に半導体層６１は、例えばｎ−Ｇａｐｓ層を用
いることができる。また半導体層３１と３２との間に半
導体層３２より電子親和力の小さい高純度半導体層６３
が設けられている。例えば、半導体３１及び３２がそれ
ぞれＡ１０．３Ｇ（４６，７Ａｌｌ及びＧａｐｓのとき
、半導体層６３としてノンドープＡｌｏ、３Ｇα。、７
Ａ８を用いることができる。これは特に不純物散乱の影
響を減する効果がある。本例で示した構造の熱平衡状態
におけるバンド状態図は、基板界面及び表面側の空乏層
の若干の差がある程度で第５図とほぼ同じである。
。本例では、高抵抗基板３６の上に基板３６のチャネル
部６６への影響を防ぐために低不純物密度の半導体層６
５が設けられている。例えば、半導体層３３がｋｌ ｏ
、３Ｇａ ０．７Ａｓのとき半導体層６５は、基板界面
カラ表面に向かってＭの組成比ＸがＯから０．３まで徐
々に変化しているＡＡ！、Ｇα、−、Ａｓ層を用いるこ
とができる。またチャネル部６６０表面側に表面処理や
電極材に有利なように高ドープされた半導体層６１及び
６２が設けられている。例えば、半導体層３１がｎ＋−
ＡＡｏ、３Ｇα。、７Ａ８層のとき半導体層６２は基板
から表面に向かってＭの組成比Ｘが０．３から０まで変
化しているＡＺＺＧａ ｒ 、Ａｓ層を用いることがで
きる。更に半導体層６１は、例えばｎ−Ｇａｐｓ層を用
いることができる。また半導体層３１と３２との間に半
導体層３２より電子親和力の小さい高純度半導体層６３
が設けられている。例えば、半導体３１及び３２がそれ
ぞれＡ１０．３Ｇ（４６，７Ａｌｌ及びＧａｐｓのとき
、半導体層６３としてノンドープＡｌｏ、３Ｇα。、７
Ａ８を用いることができる。これは特に不純物散乱の影
響を減する効果がある。本例で示した構造の熱平衡状態
におけるバンド状態図は、基板界面及び表面側の空乏層
の若干の差がある程度で第５図とほぼ同じである。
これまでの説明は２次元電子層４５がポテンシャル井戸
の表面側（ゲート電極側）に形成された場合について述
べてきたが、原理的に見て２次元電子層柘をポテンシャ
ル井戸の基板側に形成した場合においても、これまで述
べてきたトランジスタ動作が可能である。この場合のゲ
ート下における深さ方向の熱平衡状態でのエネルギー状
態図は第７図に示すとおりである。この場合の構造は第
４図（α）において半導体層３１と半導体層３３とを相
互に入れかえることによって形成することができる。
の表面側（ゲート電極側）に形成された場合について述
べてきたが、原理的に見て２次元電子層柘をポテンシャ
ル井戸の基板側に形成した場合においても、これまで述
べてきたトランジスタ動作が可能である。この場合のゲ
ート下における深さ方向の熱平衡状態でのエネルギー状
態図は第７図に示すとおりである。この場合の構造は第
４図（α）において半導体層３１と半導体層３３とを相
互に入れかえることによって形成することができる。
ただしゲート直下の半導体層３１は第５図と同じとする
・これによシ第４図（α）に示した構造を用いた電界効
果形のトランジスタと同様に高速、かつ低雑音動作の半
導体装置が得られる。また第６図に示した構造において
も第５図の場合と同様に積層単位の半導体層６４の中で
その順序を基板側から各半導体層３１，６３，３２．３
３と積層することによってポテンシャル井戸層３２の基
板側界面に２次元電子層を形成するとやはり第６図の構
造と同様の効果を有する半導体装置を形成することが可
能になる。
・これによシ第４図（α）に示した構造を用いた電界効
果形のトランジスタと同様に高速、かつ低雑音動作の半
導体装置が得られる。また第６図に示した構造において
も第５図の場合と同様に積層単位の半導体層６４の中で
その順序を基板側から各半導体層３１，６３，３２．３
３と積層することによってポテンシャル井戸層３２の基
板側界面に２次元電子層を形成するとやはり第６図の構
造と同様の効果を有する半導体装置を形成することが可
能になる。
以上の説明ではキャリアが電子の場合について説明した
。キャリアが正孔の場合についても本発明は同様に適用
できる。この場合には正孔が価電子帯に蓄積されるため
、第４図（ｂ）における第１の半導体層３３′としては
、第２の半導体層３２′より電子親和力とエネルギーギ
ャップとの和が大きいｎ型の半導体を用い、第３の半導
体層３１′としては、第２の半導体層３２′より電子親
和力とエネルギーギャップとの和が大きく、高いアクセ
プタ不純物密度のｐ型半導体を用い、第２の半導体層３
２′は低い不純物密度の半導体を用いる。また半導体層
３１’、３２ζ３３′を積層単位半導体層３４′として
積層して正孔チャネル３５′を形成する。更にソース領
域３７′及びドレイン領域３８′はｐ＋型に高ドープさ
れている。ここでゲ−ト下の熱平衡状態におけるエネル
ギーバンド状態図を第８図及び第９図に示す。ただし第
９図は電子をキャリアに用いた場合に述べた様に、正孔
チャネルが第８図の場合ポテンシャル井戸層３２′のゲ
ート側界面に存在するのに対し、基板側界面に存在する
ように、第４図（ｂ）における半導体Ｎ３１′とお′と
を相互に入れかえた構造でのエネルギー状態図である、
ただしこの場合もゲート直下の半導体層３１′は第８図
と第９図とに共通である。本例では、基板に半絶縁性Ｇ
（ＺＡ８ 、第１の半導体層３３′にｎ−頷Ａｓ、第３
の半導体層３１′に高いアクセプタ不純物密度をもつｐ
”−ＱａＡｓ、第２の半導体層３２′に電子親和力とエ
ネルギーギャップとの和がＧｃＬＡｓより約０．７ｅＶ
小さい・を用いることができる。５５は２次元正孔層で
ある。
。キャリアが正孔の場合についても本発明は同様に適用
できる。この場合には正孔が価電子帯に蓄積されるため
、第４図（ｂ）における第１の半導体層３３′としては
、第２の半導体層３２′より電子親和力とエネルギーギ
ャップとの和が大きいｎ型の半導体を用い、第３の半導
体層３１′としては、第２の半導体層３２′より電子親
和力とエネルギーギャップとの和が大きく、高いアクセ
プタ不純物密度のｐ型半導体を用い、第２の半導体層３
２′は低い不純物密度の半導体を用いる。また半導体層
３１’、３２ζ３３′を積層単位半導体層３４′として
積層して正孔チャネル３５′を形成する。更にソース領
域３７′及びドレイン領域３８′はｐ＋型に高ドープさ
れている。ここでゲ−ト下の熱平衡状態におけるエネル
ギーバンド状態図を第８図及び第９図に示す。ただし第
９図は電子をキャリアに用いた場合に述べた様に、正孔
チャネルが第８図の場合ポテンシャル井戸層３２′のゲ
ート側界面に存在するのに対し、基板側界面に存在する
ように、第４図（ｂ）における半導体Ｎ３１′とお′と
を相互に入れかえた構造でのエネルギー状態図である、
ただしこの場合もゲート直下の半導体層３１′は第８図
と第９図とに共通である。本例では、基板に半絶縁性Ｇ
（ＺＡ８ 、第１の半導体層３３′にｎ−頷Ａｓ、第３
の半導体層３１′に高いアクセプタ不純物密度をもつｐ
”−ＱａＡｓ、第２の半導体層３２′に電子親和力とエ
ネルギーギャップとの和がＧｃＬＡｓより約０．７ｅＶ
小さい・を用いることができる。５５は２次元正孔層で
ある。
以上述べた本実施例による電界効果形トランジスタニオ
イては、チャネルのキャリア数はショットキ型のゲート
電極で制御されている。しかしながら、このキャリア数
は該チャネルと反対導電型にドープされた接合型のゲー
ト電極で制御することも可能である。この場合の第５図
に対応する熱平衡状態でのエネルギーバンド状態図は第
１０図のとおりである。この場合は第５図におけるショ
ットキゲート４００代りにｐ＋層８１（例えばｐ” −
ＡＡ！ＧｃＬＡｓ ）とその上の金桐層８２とからなる
ｐ＋−、−の接合型のゲート電極を用いる。ここでゲー
ト外の構造及び状態図は第４図及び第５図と同様である
。本例の長所は、第５図におけるショットキゲートより
もゲート障壁高さが大きくなることである。ここで２層
８１として例えば、キャリア密度１ｘｌＯｃｒ／Ｌ、厚
さ５００人のＢｅドープＡＩ！、、３Ｇα、７ＡＳ層、
電極８２としてＡ ｕ −Ｚ ｎ 層が用いられる。
イては、チャネルのキャリア数はショットキ型のゲート
電極で制御されている。しかしながら、このキャリア数
は該チャネルと反対導電型にドープされた接合型のゲー
ト電極で制御することも可能である。この場合の第５図
に対応する熱平衡状態でのエネルギーバンド状態図は第
１０図のとおりである。この場合は第５図におけるショ
ットキゲート４００代りにｐ＋層８１（例えばｐ” −
ＡＡ！ＧｃＬＡｓ ）とその上の金桐層８２とからなる
ｐ＋−、−の接合型のゲート電極を用いる。ここでゲー
ト外の構造及び状態図は第４図及び第５図と同様である
。本例の長所は、第５図におけるショットキゲートより
もゲート障壁高さが大きくなることである。ここで２層
８１として例えば、キャリア密度１ｘｌＯｃｒ／Ｌ、厚
さ５００人のＢｅドープＡＩ！、、３Ｇα、７ＡＳ層、
電極８２としてＡ ｕ −Ｚ ｎ 層が用いられる。
以上のように本発明によれば、半導体界面の片側だけに
高いキャリアの移動性を有した半導体層を形成し、これ
を積層してチャネルを形成することによって、高い移動
性と高いキャリア濃度をもつ半導体装置を得ることがで
きる効果を有するものである。
高いキャリアの移動性を有した半導体層を形成し、これ
を積層してチャネルを形成することによって、高い移動
性と高いキャリア濃度をもつ半導体装置を得ることがで
きる効果を有するものである。
第１図は単一へテロ接合界面における２次伝導を用いた
従来の電界効果形トランジスタの構造を示す断面図、第
２図は第１図のトランジスタのエネルギーバンド状態図
、第３図は多層へテロ接合界面をチャネルに用いた従来
の電界効果形トランジスタの構造を示す断面図、第４図
（、）は本発明の第１の実施例を示す半導体装置の断面
図、第５図はエネルギ状態図、第６図は他の実施例を示
す半導体装置の断面図、第７図はエネルギー状態図、第
４図（ｂ）はさらに他の実施例を示す半導体装置の断面
図、第８図、第９図はエネルギー状態図、第１Ｏ図は他
の実施例のエネルギー状態図である。 ３６・・・高抵抗基板、４５・・・２次元電子層、４ｏ
・・・ゲート電極、３９・・・ソース電極、４１・・ド
レイン電極１，３７及び３７′・・高ドープソース領域
、３８及び３８′・高ドープトレイン領域、３５ 、３
５’及び６６・・・チャネル層、３１・・・ｐ型ドープ
の第１の半導体層、３１′・・・ｎ型ドープの第１の半
導体層、３２及び３２′・・・低不純物密度の第２の半
導体層、３３・・・高いドナー密度の第３の半導体層、
３３′・・・亮いアクセプタ密度の第３の半導体層、３
４ 、３４’及び６４・・・積層単位半導体層、５５・
・・２次元正孔層、６１及び６２・・・高い不純物密度
の半導体層、６３及び６５・・・低不純物密度の半導体
層、８１・・・ｐ型窩ドープ半導体層、８２・・・金員
層 特許出願人 日本電気株式会社 ・、＼ 代卯人 弁理士 内 原 晋 −１ ゛・ 乙・じ゛ ・、＋／ 第２図 第４図 ＜ａ） 第４図 第５図 第８図
従来の電界効果形トランジスタの構造を示す断面図、第
２図は第１図のトランジスタのエネルギーバンド状態図
、第３図は多層へテロ接合界面をチャネルに用いた従来
の電界効果形トランジスタの構造を示す断面図、第４図
（、）は本発明の第１の実施例を示す半導体装置の断面
図、第５図はエネルギ状態図、第６図は他の実施例を示
す半導体装置の断面図、第７図はエネルギー状態図、第
４図（ｂ）はさらに他の実施例を示す半導体装置の断面
図、第８図、第９図はエネルギー状態図、第１Ｏ図は他
の実施例のエネルギー状態図である。 ３６・・・高抵抗基板、４５・・・２次元電子層、４ｏ
・・・ゲート電極、３９・・・ソース電極、４１・・ド
レイン電極１，３７及び３７′・・高ドープソース領域
、３８及び３８′・高ドープトレイン領域、３５ 、３
５’及び６６・・・チャネル層、３１・・・ｐ型ドープ
の第１の半導体層、３１′・・・ｎ型ドープの第１の半
導体層、３２及び３２′・・・低不純物密度の第２の半
導体層、３３・・・高いドナー密度の第３の半導体層、
３３′・・・亮いアクセプタ密度の第３の半導体層、３
４ 、３４’及び６４・・・積層単位半導体層、５５・
・・２次元正孔層、６１及び６２・・・高い不純物密度
の半導体層、６３及び６５・・・低不純物密度の半導体
層、８１・・・ｐ型窩ドープ半導体層、８２・・・金員
層 特許出願人 日本電気株式会社 ・、＼ 代卯人 弁理士 内 原 晋 −１ ゛・ 乙・じ゛ ・、＋／ 第２図 第４図 ＜ａ） 第４図 第５図 第８図
Claims (2)
- （１）ｐ型の第１の半導体層上に、これより電子親和力
が大きく、高純度又は低い不純物密度の第２の半導体層
が設けられ、更にその玉に該第２の半導体層の電子親和
力より小さく、高いドナー不純物密度の第３の半導体層
が設けられ、これら第１、第２及び第３の半導体層をこ
の順に、かつこれを単位として積層して形成されたチャ
ネルを有すか、あるいは、該第３の半導体層の上に該第
２の半導体層が設けられ、更にその上に該第１の半導体
層が設けられ、これら第３、第２及び第１の半導体層を
この順に、かつこれを単位として積層して形成されたチ
ャネルを有する半導体装置において、該第１と第２の半
導体層の界面にはチャネルを形成せず、該第２と第３の
半導体層の界面の該第２の半導体層側に電子チャネルを
形成したことを特徴とする半導体装置。 - （２）ｎ型の第１の半導体層上に、これより電子親和力
とエネルギーギャップの和が小さく、高純度又は低い不
純物密度の第２の半導体層が設けられ、更にその上に該
第２の半導体層の電子親和力とエネルギーギャップの和
よシ大きく、高いアクセプタ不純物密度の第３の半導体
層が設けられ、これら第１、第′２及び第３の半導体層
をこの順に、かつこれを単位として積層して形成された
チャネルを有すか、あるいは、該第３の半導体層の上に
該第２の半導体層が設けられ、更にその上に該第１の半
導体層が設けられ、これら第３、第２及び第１の半導体
層をこの順に、かつこれを単位として積層して形成され
たチャネルを有する半導体装置において、＃第１と第２
の半導体層の界面にはチャネルを形成せず、該第２と第
３の半導体層の界面の該第２の半導体層側に正孔チャネ
ルを形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9213484A JPS60235476A (ja) | 1984-05-09 | 1984-05-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9213484A JPS60235476A (ja) | 1984-05-09 | 1984-05-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60235476A true JPS60235476A (ja) | 1985-11-22 |
Family
ID=14045958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9213484A Pending JPS60235476A (ja) | 1984-05-09 | 1984-05-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60235476A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03136250A (ja) * | 1989-09-19 | 1991-06-11 | Oki Electric Ind Co Ltd | ＧａＡｓ電界効果トランジスタ |
| JPH05102198A (ja) * | 1991-10-04 | 1993-04-23 | Nec Corp | 擬１次元電界効果トランジスタとその製造方法 |
| US5223724A (en) * | 1990-07-31 | 1993-06-29 | At & T Bell Laboratories | Multiple channel high electron mobility transistor |
| US5266506A (en) * | 1990-07-31 | 1993-11-30 | At&T Bell Laboratories | Method of making substantially linear field-effect transistor |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5676581A (en) * | 1979-11-26 | 1981-06-24 | Ibm | Semiconductor device |
| JPS5840855A (ja) * | 1981-09-04 | 1983-03-09 | Hitachi Ltd | 半導体記憶素子 |
| JPS58130574A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体装置 |
| JPS60154573A (ja) * | 1984-01-24 | 1985-08-14 | Fujitsu Ltd | 半導体装置 |
-
1984
- 1984-05-09 JP JP9213484A patent/JPS60235476A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5676581A (en) * | 1979-11-26 | 1981-06-24 | Ibm | Semiconductor device |
| JPS5840855A (ja) * | 1981-09-04 | 1983-03-09 | Hitachi Ltd | 半導体記憶素子 |
| JPS58130574A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体装置 |
| JPS60154573A (ja) * | 1984-01-24 | 1985-08-14 | Fujitsu Ltd | 半導体装置 |
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| US5223724A (en) * | 1990-07-31 | 1993-06-29 | At & T Bell Laboratories | Multiple channel high electron mobility transistor |
| US5266506A (en) * | 1990-07-31 | 1993-11-30 | At&T Bell Laboratories | Method of making substantially linear field-effect transistor |
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