JPH03116738A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 電界効果トランジスタに係り、特に高電子移動度トラン
ジスタに関し。

相互コンダクタンスの大きい高速素子の提供を目的とし
。

チャネル領域を存する半導体層と、該チャネル領域に接
し障壁層となる絶縁性半導体層と、該絶縁性半導体層に
接しゲート領域となる導電性半導体層とを含み、該チャ
ネル領域から該ゲート領域へ一導電型のキャリアが移動
するのを妨げる障壁と、該ゲート領域から該チャネル領
域へ反対導電型のキャリアが移動するのを妨げる障壁が
存在するように該チャネル領域の禁止帯と該ゲート領域
の禁止帯が相対的にずれている電界効果トランジスタに
より構成する。

〔産業上の利用分野〕

本発明は電界効果トランジスタに係り、特に高電子移動
度トランジスタに関する。

近年の高速素子の開発は目覚ましいものがあり。

より高速性が期待される素子構造や材料の開発が盛んで
ある。特に、高電子移動度トランジスタ（ＨＥＭＴ）素
子については種々の改良が行われており、特性のより優
れたＨＥＭＴ素子の出現が期待されている。このような
改良の一つに、スタガード型１のへテロ接合を利用した
ＨＥＭＴ素子が提案されている。

＊）第１の半導体の禁止帯と第２の半導体の禁止帯が互
いにずれて障壁を持つヘテロ接合系〔従来の技術〕 スタガード型のへテロ接合を利用したＨＥＭＴ素子の従
来例として１例えば、公開特許公報昭６３−１８７６６
８がある。

第７図はその従来例を説明するための断面図であり、第
８図はそのエネルギーバンド図である。

第７図おいて、１は基板、２１はチャネル領域。

４はゲート領域、６はゲート電極、７はソース電極、８
はドレイン電極を表す。この例はチャネル領域２１をｉ
型の第１の半導体材料とし、その上にｐ型の第２の半導
体材料を用いてゲー）　６Ｎ域４を形成し、そこにゲー
、ト電極６を通して正の電圧を印加する。

第８図はその時のエネルギーバンド図を示している。電
子の蓄積層（２次元電子ガス）がチャネル領域２１に形
成され、またホールの蓄積層（２次元ホールガス）がゲ
ート領域４に形成される。

各々のキャリアは、スタガード型のへテロ接合の障壁に
より、ヘテロ界面に閉じ込められる。第８図にはへテロ
界面近傍における２次元電子ガスの密度分布と２次元ホ
ールガスの密度分布を模式％式％ この構造においては、電子とホールかへテロ界面で隣接
するため、トランジスタの相互コンダクタンスはゲート
とチャネル間距離が最小となることにより、非常に大き
い値となる。

しかし、一方、２次元電子ガスの密度分布と２次元ホー
ルガスの密度分布はお互いにヘテロ界面を超えてしみ出
しており、電子とホールの再結合による再結合電流の発
生、または再結合による光の放出といった現象があり、
それに伴いゲート特性の変動を生じるといった問題があ
る。

〔発明が解決しようとする課題〕

従って、スタガード型のへテロ接合を利用したＨＥＭＴ
素子に対しては、電子とホールの再結合を無くすことが
必要である。

本発明は電子とホールの再結合が起こりにくいへテロ接
合構造を有するＨＥＭＴ素子を実現しようとするもので
ある。

〔課題を解決するための手段〕

第１図は本発明を説明するための断面図であり。

１は基板、２は半導体層、２１はチャネル領域、３は絶
縁性半導体層、４は絶縁性半導体層であってゲー）　Ｓ
Ｎ域、５はイオン注入領域、６はゲート電極、７はソー
ス電極、８はドレイン電極を表す。

上記課題は、チャネル領域２１を有する半導体層２と、
該チャネル領域２１に接し障壁層となる絶縁性半導体層
３と、該絶縁性半導体層３に接しゲート領域となる導電
性半導体層４とを含み、該チャネル領域２１から該ゲー
・ト領域４へ一導電型のキャリアが移動するのを妨げる
障壁と、該ゲート領域４から該チャネル領域２１へ反対
導電型のキャリアが移動するのを妨げる障壁が存在する
ように該チャネル領域２１の禁止帯と該ゲート領域４の
禁止帯が相対的にずれている電界効果トランジスタによ
って解決される。

〔作用〕

本発明ではへテロ接合の間に障壁層を導入して２次元電
子ガスと２次元ホールガスの再結合が起こりに（いよう
にしている。

第２図は本発明を説明するためのエネルギーバンド図で
、ゲート電極に正の電圧を印加した状態を示し、Ｅ、、
Ｅｅｌ　Ｅｖは、それぞれ、フェルミ準位、伝導帯下端
エネルギー、価電子帯上端エネルギーを表す。

電子とホールを空間的に距離ｔをもって隔て。

かつ、各キャリアに対してエネルギー障壁φ、。

φ、９．φ１．φ、″を設けることにより２両キャリア
がエネルギーの低い反対符号を持つキャリアのレベルに
落ち込まないようにしている。

電子及びホールは障壁層３の存在により、トンネル効果
によるしみ出しが非常に少なくなり、かつ空間的に隔た
りも大きくなるので、従来に比べて再結合の割合が極端
に減少する。

エネルギー障壁φ、、φ、は大きい程よく、がつ障壁層
３の厚さは、再結合の割合が各キャリア間の距離に対し
て指数関数的に減少するため比較的薄くともよい。

障壁層３の存在により、相互コンダクタンスは若干減少
するものの、電子とホールの再結合の問題を解決できる
ので２　リーク電流によるゲート特性の劣化がなくなり
、良好なエンハンスメント型の素子性能が得られる。

〔実施例〕

以下９本発明の実施例について説明する。

実施例Ｉ 第１図に示した構造を下記の材料及び寸法で作った。

符号　　　　　　　材料　　　　寸法（入）１、基板　
　　　　１ｎＰ　　　　　（３００μｍ）２１、チャネ
ル領域　ｉ−ＩｎＰ　　　　　２０００３、障壁層　１
−Ｚｎｘ　Ｓｅ＋−Ｉ　Ｔｅ　　　　　３０（Ｘ・０．
４〜０．６） ４、ゲート領域Ｐ　”−Ａｌｏ、ｎ５Ｉｎｏ、ｓＪＳ　
１０００（ｌ　Ｘ　１０　［９ｃｍ−’　；　５ｔ）５
、イオン注入領域ｎ　”　　（３ＸＩＯ”ｃｍ−’　；
　Ｓｅ、ゲート電極　　Ａ　Ｉ　　　　　　　２０００
７、ソース電極　　八ｕＳｎ　　　　　　３０００８、
ドレイン電極　＾ｕＳｎ　　　　　　３０００） 第３図は実施例■のエネルギーバンドを示す概念図であ
る。

実施例■ 第１図に示した構造を下記の材料及び寸法で作った。

符号　　　　　　　材料　　　　寸法（人）１、基板　
　　　　１ｎＰ　　　　　（３００μｍ）２１、チャネ
ル領域　１４ｎｏ、　５ｌｃａ０．４Ｊｓ０００ ３、障壁層　ｆ−ＡＩＡｓｏ、　５＆ｓｂ０．４４　　
　　３０４、ゲート領域ｐ　”−ＧａＡｓｏ、５ＩＳｂ
ｏ、ａｑ　１０００（Ｉ　Ｘ１０１９ｃｍ−’　；　Ｂ
ｅ）５、イオン注入領域ｎ　”　（３ＸＩＯＩｌ１ｃｍ
−コ；ｓ）６、’７’−トを極　　Ａ　ｌ　　　　　　
　　２０００７、ソース電極　　ＡｕＳｎ　　　　　　
　３０００８、ドレイン電極　ＡｕＳｎ　　　　　　　
３０００第４図は実施例■のエネルギーバンドを示す概
念図である。

実施例■ 第１図に示した構造を下記の材料及び寸法で作った。

符号　　　　　　　材料　　　　寸法（入）■、基板　
　　　　ＧａＡｓ　　　　（３００ｕ　ｍ　）２１、チ
ャネル領域　１−ＧａＡｓ　　　　　　１０００３、障
壁Ｎ　　　　　１−ＡＩＡｓ　　　　　　　５０４、ゲ
ート領域ｐ”４ｎｏ、ｎｅＧａｏ、ｓｚＰ　　１０００
（Ｉ　Ｘ１０１９ｃｍ−’　；Ｂｅ） ５、イオン注入領域ｎ　”　（３Ｘｌ０Ｌ８ｃ＋＋−’
　；　Ｓｅ、ゲート電極　　Ａ　１　　　　　　　２０
００７、ソース電極　　ＡｕＳｎ　　　　　　　３００
０８、ドレイン電極　ＡｕＳｎ　　　　　　　３０００
） 第５図は実施例■のエネルギーバンドを示す概念図であ
る。

実施例■ 第１図に示した構造を下記の材料及び寸法で作った。

符号　　　　　　　材料　　　　寸法（入）１．基板　
　　　　１ｎＰ　　　　　（３００ａｍ）２１、チャネ
ル領域　１−ＧａＡｓ６．ｓ＋Ｓｂｏ、ｎｑ　　２００
０３、障壁層　１−ＡＩＡｓｘ　５ｂｒ−ｘ　　　　　
　　１０（ｘ　＝０．４〜０．７） ４、ゲート領域ｎ　”−１ｎ６．５ｓＧａｏ、ａｑＡＳ
　　１０００（Ｉ　Ｘ１０１９０ｍ−’　；　５ｔ）５
、イオン注入領域ｐ”　（３ＸＩＯ”ｃｍ−’　；　Ｂ
ｅ）６、ゲート電極　　Ａ　１　　　　　　　　２００
０７、ソース電極　　ＡｕＳｎ　　　　　　　　３００
０８、ドレイン電極　ＡｕＳｎ　　　　　　　　３００
０第６図は実施例■のエネルギーバンドを示す概念図で
ある。

実施例１．　　ＩＩ、　ＩＩＩはｎチャネル、実施例■
はｐチャネルの例を示した。

いずれの実施例においてもφ。、φｈ、φ。

、φｈ９は正で、電子及びホールはへテロ界面に閉じ込
められる 障壁層３の層厚は１０〜１００人程度でよ人種例えば、
従来のＳ　Ｉ　Ｓ　（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｉ
ｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎ−ｄｕｃｔｏｒ）型
ＦＥＴ（４００人程変種に比べてはるかに薄くてよ・い
ので、薄い障壁層を導入しても相互コンダクタンスは従
来のＳＩＳ型ＦＥＴに比べて大きい。

〔発明の効果〕

以上説明した様に１本発明によれば、スタガード型のへ
テロ接合を有するＨＥＭＴ素子に薄い障壁層をペテロ界
面に導入することにより、再結合電流によるゲート特性
の劣化のない、しかも相互コンダクタンスの大きい電界
効果トランジスタが実現できる。

【図面の簡単な説明】

第１図は本発明を説明するための断面図。 第２図は本発明を説明するためのエネルギーバンド図。 第３図は実施例Ｉのエネルギーバンド図。 第４図は実施例■のエネルギーバンド図。 第５図は実施例■のエネルギーバンド図。 第６図は実施例■のエネルギーバンド図。 第７図は従来例を説明するための断面図。 第８図は従来例を説明するだめのエネルギーバンド図 である。 図において。 １は基板。 ２は半導体層。 ２１はチャネル領域。 ３は絶縁性半導体層であって障壁層。 ４は導電性半導体層であってゲート領域。 ５はイオン注入領域。 ６はゲート電極。 ７はソース電極。 ８はドレイン電極 不変日月と説日月するための断面図 第 図 不完ｅ月をｇ是日月′ｔ５ためのエネルギーバンド図第 図 炎光イ＋’ｌ　Ｉのエネルモ゛−バンビ図稟加イ多ツ圧
のエネルＮ−バンド図 第 図 第　４ 図 寅方督仔’１Ｉｆｌエネルぞ一バシド図郷５図 大流例■のエネルＸ−バンド図 第６図 従来例と説明″ｔ６ための断面図 錆 図 従来任゛１乞説日月１６ための工学ルＮ−バシＦ：図糖 図

Claims (1)

1. 【特許請求の範囲】 チャネル領域（２１）を有する半導体層（２）と、該チ
   ャネル領域（２１）に接し障壁層となる絶縁性半導体層
   （３）と、 該絶縁性半導体層（３）に接しゲート領域となる導電性
   半導体層（４）とを含み、 該チャネル領域（２１）から該ゲート領域（４）へ一導
   電型のキャリアが移動するのを妨げる障壁と、該ゲート
   領域（４）から該チャネル領域（２１）へ反対導電型の
   キャリアが移動するのを妨げる障壁が存在するように該
   チャネル領域（２１）の禁止帯と該ゲート領域（４）の
   禁止帯が相対的にずれていることを特徴とする電界効果
   トランジスタ。