JPS6154675A - 電界効果型素子 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体へテロ接合界面における高速なキャリ
アを用いた電界効果型素子に関するものである。
アを用いた電界効果型素子に関するものである。
（従来技術）
従来の電子親和力の相異表るヘテロ接合を用いた電界効
果型素子（以下、ＰＥＴという。）の模式的断面図（特
願昭５５第８２０３５号）を第８図に示す。第８図にお
いて、１１は半絶縁性基板であり、例えばＧａＡｓ、１
３は高いドナー不純物密度を含有し、第１の半導体層１
２の電子親和力よりも小さい電子親和力を有する第２の
半導体層、例えばＡＪｏ、５Ｇａｏ、ｙ Ａｓ１１４は
ソース電極領域、１５はゲート電極領域、１６はドレイ
ン電極領域、１７は２次元電子層からなる２次元キャリ
ア層である。
果型素子（以下、ＰＥＴという。）の模式的断面図（特
願昭５５第８２０３５号）を第８図に示す。第８図にお
いて、１１は半絶縁性基板であり、例えばＧａＡｓ、１
３は高いドナー不純物密度を含有し、第１の半導体層１
２の電子親和力よりも小さい電子親和力を有する第２の
半導体層、例えばＡＪｏ、５Ｇａｏ、ｙ Ａｓ１１４は
ソース電極領域、１５はゲート電極領域、１６はドレイ
ン電極領域、１７は２次元電子層からなる２次元キャリ
ア層である。
この素子は、ゲート電極領域１５に印加された電圧によ
り２次元電子層１７の電子濃度を制御して、他に設けら
れたソース電極領域１４とドレイン電極領域１６の間に
形成される電流通路インピーダンスを制御することを基
本原理とするＦＥＴである。
り２次元電子層１７の電子濃度を制御して、他に設けら
れたソース電極領域１４とドレイン電極領域１６の間に
形成される電流通路インピーダンスを制御することを基
本原理とするＦＥＴである。
このＦＥＴの場合周知の様に、第１と第２の半導体層の
界面近傍に蓄積された２次元電子は、特に、不純物散乱
の影響が少なくなるために極めて大きな電子移動度を有
しており、従って、特に超高速性及び低雑音性に優れた
効果を有している。
界面近傍に蓄積された２次元電子は、特に、不純物散乱
の影響が少なくなるために極めて大きな電子移動度を有
しており、従って、特に超高速性及び低雑音性に優れた
効果を有している。
（従来技術の問題点）
第９図は、例えばノーマリオン型の場合の熱平衡状態に
おけるゲート電極領域１５の直下のエネルギーバンド図
を表わしている。ここで、ＥＣは伝導帯下端のエネルギ
ー準位、ＥＦはフェルミ準位、ΔＥｃは第１及び第２の
半導体層の電子親和力の差、ｑφＢはショットキ障壁の
高さを表わしている。
おけるゲート電極領域１５の直下のエネルギーバンド図
を表わしている。ここで、ＥＣは伝導帯下端のエネルギ
ー準位、ＥＦはフェルミ準位、ΔＥｃは第１及び第２の
半導体層の電子親和力の差、ｑφＢはショットキ障壁の
高さを表わしている。
第９図において、ヘテロ接合界面に存在する２次元電子
の密度及びその移動度は、一般にＦＢＴ特性を決定する
重要な要素であり、これらは大きい程、ＰＥＴの相互コ
ンダクタンス及び飽和電流は大きくなり、従っｒＰＥＴ
の高性能化に有利である。
の密度及びその移動度は、一般にＦＢＴ特性を決定する
重要な要素であり、これらは大きい程、ＰＥＴの相互コ
ンダクタンス及び飽和電流は大きくなり、従っｒＰＥＴ
の高性能化に有利である。
しかしながら、第８図に示した従来型構造ＦＥＴにおい
ては、この２次元電子密ｍ１（Ｎｓ）は、第２の半導体
層１３のドナー不純物濃度及び膜厚を十分に大きくして
も理論的に制限をうけ、Ｎｓ最大値はせいぜい２〜３Ｘ
１０ｃｍ 程度にしかならないという欠点があった。
ては、この２次元電子密ｍ１（Ｎｓ）は、第２の半導体
層１３のドナー不純物濃度及び膜厚を十分に大きくして
も理論的に制限をうけ、Ｎｓ最大値はせいぜい２〜３Ｘ
１０ｃｍ 程度にしかならないという欠点があった。
しかも現状のレベルでは、１．５ Ｘ １０”ｃｍ＝程
度と更に小さい。
度と更に小さい。
また、このＮｓＯ値をかなり大きくしていくと、単一へ
テロ接合界面の井戸型ポテンシャル中に形成された量子
化エネルギー準位の中で、高エネルギー準位のサブバン
ドにも電子が占有しはじめる。
テロ接合界面の井戸型ポテンシャル中に形成された量子
化エネルギー準位の中で、高エネルギー準位のサブバン
ドにも電子が占有しはじめる。
その結果、電子はインターサブバンド散乱及びクーロン
散乱の影響を強く受け、移動度が低下しはじめるという
物理的欠点も有していた。
散乱の影響を強く受け、移動度が低下しはじめるという
物理的欠点も有していた。
更に、ＦＥＴの相互コンダクタンス及び飽和電流を向上
させるために、この第２の半導体層１３の膜厚を薄くし
ていくと、トンネル効果によるゲート漏れ電流の増加及
び第２の半導体層の破壊が生じてしまうという欠点を有
していた。
させるために、この第２の半導体層１３の膜厚を薄くし
ていくと、トンネル効果によるゲート漏れ電流の増加及
び第２の半導体層の破壊が生じてしまうという欠点を有
していた。
（発明の目的）
本発明の目的は、以上のような従来技術における欠点を
除去し、更に高速性及び低雑音性に優れたへテロ接合か
らなる電界効果型素子を提供することにある。
除去し、更に高速性及び低雑音性に優れたへテロ接合か
らなる電界効果型素子を提供することにある。
（発明の構成）
本発明の電界効果型素子は、ゲート電極領域と、該ゲー
ト電極領域に与えられる制御電圧によシヘテロ接合界面
の電荷量を制御するように該ゲート領域を挾んで少くと
４一層ずつ設けられたへテロ接合を有する半導体積層と
を含み、該半導体積層が高純度あるいは低不純物密度の
半導体層と高不純物密度の半導体層の二つの半導体層の
積層からなり、かつ前記高不純物密度の半導層はその電
子親和力が前記高純度あるいは低不純物密度の半導体層
の有する電子親和力より小さいか、あるいは、その電子
親和力とエネルギーギャップの和が前記高純度あるいは
低不純物密度の半導層の有する電子親和力とエネルギギ
°ヤップの和より大きいことから構成される。
ト電極領域に与えられる制御電圧によシヘテロ接合界面
の電荷量を制御するように該ゲート領域を挾んで少くと
４一層ずつ設けられたへテロ接合を有する半導体積層と
を含み、該半導体積層が高純度あるいは低不純物密度の
半導体層と高不純物密度の半導体層の二つの半導体層の
積層からなり、かつ前記高不純物密度の半導層はその電
子親和力が前記高純度あるいは低不純物密度の半導体層
の有する電子親和力より小さいか、あるいは、その電子
親和力とエネルギーギャップの和が前記高純度あるいは
低不純物密度の半導層の有する電子親和力とエネルギギ
°ヤップの和より大きいことから構成される。
（本発明の作用・原理）
以下、図面を参照し本発明の原理と特有の作用効果を明
らかにする。説明の都合上特定の材料を用いることにす
るが、本発明の原理に照合すれば他の材料に対しても適
用できることは明らかである。
らかにする。説明の都合上特定の材料を用いることにす
るが、本発明の原理に照合すれば他の材料に対しても適
用できることは明らかである。
第１図は本発明の電界効果型素子の基本的構造の一例を
示す模式的断面である。
示す模式的断面である。
第１図において、３１は半絶縁性基板であり、３２は高
純度あるいは低不純物密度の第１の半導体層であり、３
３はこの第１の半導体層３２の電子親和力よりも小さい
電子親和力を有するが、あるいはこの第１の半導体層３
２の有する電子親和力とエネルギーギャップの和より大
きい電子親和力とエネルギーギャップの和を有するかの
いずれかを有し、かつ高不純物密度の第２の半導体層で
あり、３５は高純度あるいは低不純物密度の第３の半導
体層であり、３４はこの第３の半導体層の有する電子親
和力よりも小さい電子親和力を有するか、あるいはとの
第３の半導体層３５の有する電子親和力とエネルギーギ
ャップの和より大きい電子親和力とエネルギーギャップ
の和を有するかのいずれかで、かつ高不純物密度の第４
の半導体層であり、３６はソース電極領域であり、３７
はゲート電極領域であり、３８はドレイン電極領域であ
る。また、３９はこの第１及び第２の半導体層のへテロ
接合界面に蓄積された２次元キャリア層であり、４０は
この第３及び第４の半導体層のへテロ接合界面に蓄積さ
れた２次元キャリア層を表わしている。
純度あるいは低不純物密度の第１の半導体層であり、３
３はこの第１の半導体層３２の電子親和力よりも小さい
電子親和力を有するが、あるいはこの第１の半導体層３
２の有する電子親和力とエネルギーギャップの和より大
きい電子親和力とエネルギーギャップの和を有するかの
いずれかを有し、かつ高不純物密度の第２の半導体層で
あり、３５は高純度あるいは低不純物密度の第３の半導
体層であり、３４はこの第３の半導体層の有する電子親
和力よりも小さい電子親和力を有するか、あるいはとの
第３の半導体層３５の有する電子親和力とエネルギーギ
ャップの和より大きい電子親和力とエネルギーギャップ
の和を有するかのいずれかで、かつ高不純物密度の第４
の半導体層であり、３６はソース電極領域であり、３７
はゲート電極領域であり、３８はドレイン電極領域であ
る。また、３９はこの第１及び第２の半導体層のへテロ
接合界面に蓄積された２次元キャリア層であり、４０は
この第３及び第４の半導体層のへテロ接合界面に蓄積さ
れた２次元キャリア層を表わしている。
第２図は第１図に示した本発明にかかるＰＥＴ構造にお
いて、熱平衡状態におけるゲート電極領域３７の上下で
のエネルギーバンド図の一例を表わしている。第２図に
おいて、第１と第３の半導体層３２．３５及び第２と第
４の半導体層３２゜３４はそれぞれ同一層とし、また第
２と第４の半導体層３２．３４は高いドナー不純物密度
を含有していると仮定し、更に、熱平衡状態下において
２次元キャリア層３９．４０として２次元電子層を有す
るノーマリオン型のＦＥＴを想定している。
いて、熱平衡状態におけるゲート電極領域３７の上下で
のエネルギーバンド図の一例を表わしている。第２図に
おいて、第１と第３の半導体層３２．３５及び第２と第
４の半導体層３２゜３４はそれぞれ同一層とし、また第
２と第４の半導体層３２．３４は高いドナー不純物密度
を含有していると仮定し、更に、熱平衡状態下において
２次元キャリア層３９．４０として２次元電子層を有す
るノーマリオン型のＦＥＴを想定している。
ここで、ゲート電極領域３７としては高いアクセプタ不
純物密度の半導体層を用いている。ゲート電極領域３７
の電位は素子外部においてゲート電極領域３７上に形成
された金属電極に電圧を印加することによって変化させ
るものとする。
純物密度の半導体層を用いている。ゲート電極領域３７
の電位は素子外部においてゲート電極領域３７上に形成
された金属電極に電圧を印加することによって変化させ
るものとする。
第２図においてＥＣＩ及びＥｃ黛はそれぞれ第１及び第
３の半導層３２．３５の伝導帯下端のエネルギ一単位を
表わしており、また△Ｅｃ１及びΔＥＣ２はそれぞれ第
１と第２の半導体層３２と３３との電子親和力の差及び
紀３と第４の半導体層３５と３４との電子親和力の差を
示している。
３の半導層３２．３５の伝導帯下端のエネルギ一単位を
表わしており、また△Ｅｃ１及びΔＥＣ２はそれぞれ第
１と第２の半導体層３２と３３との電子親和力の差及び
紀３と第４の半導体層３５と３４との電子親和力の差を
示している。
第１図及び第２図に示した本発明にがかるＦＥＴの基本
原理は、ゲート電極領域３７に印加された電圧によりこ
のゲート電極領域３７の両側に形成された２次元キャリ
ア層３９及び４ｏの電子密度を同時に制御し、他に設け
られた２個のオーミック電極としてのソース電極領域３
６．！：）”Ｌ／イン電極領域３８の間に形成される２
次元キャリア層３９．４０からなる電流通路のインピー
ダンスを制御することである。
原理は、ゲート電極領域３７に印加された電圧によりこ
のゲート電極領域３７の両側に形成された２次元キャリ
ア層３９及び４ｏの電子密度を同時に制御し、他に設け
られた２個のオーミック電極としてのソース電極領域３
６．！：）”Ｌ／イン電極領域３８の間に形成される２
次元キャリア層３９．４０からなる電流通路のインピー
ダンスを制御することである。
このような本発明の原理に従えば、第８図に示した従来
型構造ＦＥＴの有していた前記欠点、すなわち、ヘテロ
接合界面の２次元キャリア密度の理論的上限の存在及び
この２次元キャリア密度の増加に伴う移動度の低下によ
るＰＥＴ特性における相互コンダクタンスや飽和電流の
制限をすべて除去できることは明らかである。また、第
１図及び第２図に示した本発明にかかるＦＥＴは、１つ
のゲート電極領域によって１つのへテロ接合界面に存在
する２次元キャリア密度を制御する第８図に示した従来
型構造の有する相互コンダクタンスや飽和電流の値の、
少なくとも２倍以上の値を有することは明らかである。
型構造ＦＥＴの有していた前記欠点、すなわち、ヘテロ
接合界面の２次元キャリア密度の理論的上限の存在及び
この２次元キャリア密度の増加に伴う移動度の低下によ
るＰＥＴ特性における相互コンダクタンスや飽和電流の
制限をすべて除去できることは明らかである。また、第
１図及び第２図に示した本発明にかかるＦＥＴは、１つ
のゲート電極領域によって１つのへテロ接合界面に存在
する２次元キャリア密度を制御する第８図に示した従来
型構造の有する相互コンダクタンスや飽和電流の値の、
少なくとも２倍以上の値を有することは明らかである。
更に、本発明はゲート電極領域の幅を大きくすることな
く、かつ縦方向の積層によりＰＥＴＯ高性能化を実現で
きるため高集積化にも極めて有利である。
く、かつ縦方向の積層によりＰＥＴＯ高性能化を実現で
きるため高集積化にも極めて有利である。
以上から明らかなように、本発明によって、従来型構造
ＦＥＴの前記欠点をすべて除去した、特（実施例１） 次に本発明の実施例１について説明する。本実施例にお
けるＰＥＴの構造断面図は第１図と同様である。第１図
において、本実施例においては、半絶縁性基板３１に半
絶縁性Ｇ ａ Ａ ｓ基板を、第１の半導体層３２に不
純物密度がｌＸｌ０ ｃｍ 以下で膜厚１μｍのノ
ンドープＧ ａ Ａ ｓを、第２の半導体層３３にドナ
ー不純物密度が２Ｘ１０ ｃｍ 程度で膜厚５ｏｏ
ｉのｎ型の）１６．Ｉ Ｇ ａ ６．？ Ａ ８を、第
４の半導体層３４に第２の半導体層３３と同一の半導体
層を、第３の半導体層３５に第１の半導体層３２と同一
の半導体層を、ソース電極領域３６及びドレイン電極領
域３８にＡｕＧｅ／Ｎｉによるオーミック電極を、ゲー
ト電極領域３７にアクセプタ不純物密度が５Ｘ１０
ｃｍ 程度の膜厚２０ＯＡのｐ型のＧａＡｓをそれぞ
れ用いる。本実施例においては、２次元キャリア層３９
及び４０は共に２次元電子層のノーマリオン型のＦＢＴ
となる。
ＦＥＴの前記欠点をすべて除去した、特（実施例１） 次に本発明の実施例１について説明する。本実施例にお
けるＰＥＴの構造断面図は第１図と同様である。第１図
において、本実施例においては、半絶縁性基板３１に半
絶縁性Ｇ ａ Ａ ｓ基板を、第１の半導体層３２に不
純物密度がｌＸｌ０ ｃｍ 以下で膜厚１μｍのノ
ンドープＧ ａ Ａ ｓを、第２の半導体層３３にドナ
ー不純物密度が２Ｘ１０ ｃｍ 程度で膜厚５ｏｏ
ｉのｎ型の）１６．Ｉ Ｇ ａ ６．？ Ａ ８を、第
４の半導体層３４に第２の半導体層３３と同一の半導体
層を、第３の半導体層３５に第１の半導体層３２と同一
の半導体層を、ソース電極領域３６及びドレイン電極領
域３８にＡｕＧｅ／Ｎｉによるオーミック電極を、ゲー
ト電極領域３７にアクセプタ不純物密度が５Ｘ１０
ｃｍ 程度の膜厚２０ＯＡのｐ型のＧａＡｓをそれぞ
れ用いる。本実施例においては、２次元キャリア層３９
及び４０は共に２次元電子層のノーマリオン型のＦＢＴ
となる。
本実施例において、熱平衡状態におけるゲート電極領域
３７の上下でのエネルギーバンド図は第２図と同様でお
る。本実施例におけるＦＥＴでは、通常１つのへテロ接
合界面に存在する２次元電子密度は、１ｘ１０ ｃｍ
以下であり、インターサブバンド散乱及びクーロン
散乱等々による移動度の低下は極めて少ない。従って、
２次元電子本来の極めて高い移動度が実現され、かつそ
の密度は、少なくとも従来構造ＦＢＴの２倍以上になる
。更に、１つのゲートバイアスによって、２つのへテロ
接合界面のキャリア密度を同時に制御できるため、本実
施例の相互コンダクタンス及び飽和電流を大きく左右す
る第２及び第４の半導体層３３及び３４の膜厚容量は、
実質的に従来型構造ＰＥＴの半分以下になり、従って、
本実施例は第８図に示した従来型構造ＦＢＴに比べ、２
倍以上もの相互コンダクタンス及び飽和電流を有するこ
とができる。
３７の上下でのエネルギーバンド図は第２図と同様でお
る。本実施例におけるＦＥＴでは、通常１つのへテロ接
合界面に存在する２次元電子密度は、１ｘ１０ ｃｍ
以下であり、インターサブバンド散乱及びクーロン
散乱等々による移動度の低下は極めて少ない。従って、
２次元電子本来の極めて高い移動度が実現され、かつそ
の密度は、少なくとも従来構造ＦＢＴの２倍以上になる
。更に、１つのゲートバイアスによって、２つのへテロ
接合界面のキャリア密度を同時に制御できるため、本実
施例の相互コンダクタンス及び飽和電流を大きく左右す
る第２及び第４の半導体層３３及び３４の膜厚容量は、
実質的に従来型構造ＰＥＴの半分以下になり、従って、
本実施例は第８図に示した従来型構造ＦＢＴに比べ、２
倍以上もの相互コンダクタンス及び飽和電流を有するこ
とができる。
例えば、従来型構造ＦＥＴの相互コンダクタンスｇｍは
、通常室温で３００ｍ５／ｍｍ、７７°にで５００ ｍ
ｓ／ｍｍ程度が得られるため１本発明によっては、室温
で６００ ｍ５／ｍｍ ＠ ７７ ’にで１８７ｍｍも
の極めて大きなｇｍが得られることになる。
、通常室温で３００ｍ５／ｍｍ、７７°にで５００ ｍ
ｓ／ｍｍ程度が得られるため１本発明によっては、室温
で６００ ｍ５／ｍｍ ＠ ７７ ’にで１８７ｍｍも
の極めて大きなｇｍが得られることになる。
また１本実施例におけるゲート電極領域３７として、ア
クセプタ不純物密度が２Ｘ１０ ｃｍ 程度で膜厚
２００λのｐ型のｋｌ（、、＠ Ｇａｇ、７ Ａｓ を
用いることによって、第３図に示した様に、ノーマリオ
フ型のＦＥＴも実現することが可能になる。
クセプタ不純物密度が２Ｘ１０ ｃｍ 程度で膜厚
２００λのｐ型のｋｌ（、、＠ Ｇａｇ、７ Ａｓ を
用いることによって、第３図に示した様に、ノーマリオ
フ型のＦＥＴも実現することが可能になる。
（実施例２）
次に本発明の実施例２について説明する。本実施例にお
けるＰＥＴの構造断面図は第１図と同様であり、構造も
′基本的には実施例１と同じである。
けるＰＥＴの構造断面図は第１図と同様であり、構造も
′基本的には実施例１と同じである。
実施例１と異なる点は、ゲート電極領域３７に膜厚２０
０λのタングステン金属電極を直接用いた点である。
０λのタングステン金属電極を直接用いた点である。
本実施例において、熱平衡状態におけるゲート電極領域
３７の上下でのエネルギーバンド図は第４図の通りであ
る。本実施例の利点は実施例１と同様であるが、さらに
ゲート抵抗の小さい利点を有し従来型構造Ｉｉ’ Ｅ
Ｔに比べ、著しく優れた性能を有したＰＥＴを実現する
ことができる。
３７の上下でのエネルギーバンド図は第４図の通りであ
る。本実施例の利点は実施例１と同様であるが、さらに
ゲート抵抗の小さい利点を有し従来型構造Ｉｉ’ Ｅ
Ｔに比べ、著しく優れた性能を有したＰＥＴを実現する
ことができる。
（実施例３）
次に本発明の実施例３について説明する。本実施例にお
けるＦＥＴの構造断面図は第１図と同様である。第１図
において、本実施例においては半絶縁性基板３１に半絶
縁性Ｇ ａ Ａ ｓ基板を、第１の半導体層３２に不純
物密度がｌＸｌ０ ｃｍ 以下で膜厚１μｍのノン
ドープＧｅを、第２の半導体層３３にアクセプタ不純物
密度が５ＸＩＱ ｃｍ程度膜厚５００＾のｐ型のＧａ
Ａｓを、第４の半導体層３４に第２の半導体層３３と同
一の半導体層を、第３の半導体層３５に第１の半導体層
３２と同一の半導体層を、ソース電極領域３６及びドレ
イン電極領域３８にＡｕＧｅ／Ｎｉによるオーミック電
極をゲート電極領域３７にドナー不純物密度が５ Ｘ
１８” ｃｍ−”程度で膜厚２００にのｐ型（Ｄ Ｇ
ｅをそれぞれ用いる。本実施例においては、２次元キャ
リア層３９及び４０は共に２次元正孔層となるノーマリ
オン型のＦＥＴとなる。
けるＦＥＴの構造断面図は第１図と同様である。第１図
において、本実施例においては半絶縁性基板３１に半絶
縁性Ｇ ａ Ａ ｓ基板を、第１の半導体層３２に不純
物密度がｌＸｌ０ ｃｍ 以下で膜厚１μｍのノン
ドープＧｅを、第２の半導体層３３にアクセプタ不純物
密度が５ＸＩＱ ｃｍ程度膜厚５００＾のｐ型のＧａ
Ａｓを、第４の半導体層３４に第２の半導体層３３と同
一の半導体層を、第３の半導体層３５に第１の半導体層
３２と同一の半導体層を、ソース電極領域３６及びドレ
イン電極領域３８にＡｕＧｅ／Ｎｉによるオーミック電
極をゲート電極領域３７にドナー不純物密度が５ Ｘ
１８” ｃｍ−”程度で膜厚２００にのｐ型（Ｄ Ｇ
ｅをそれぞれ用いる。本実施例においては、２次元キャ
リア層３９及び４０は共に２次元正孔層となるノーマリ
オン型のＦＥＴとなる。
本実施例において、熱平衡状態におけるゲート電極領域
３７の上下でのエネルギーバンド図は第５図に示す通り
である。第５図において、Ｅｖユ及びＥｖ、はそれぞれ
第１及び第３の半導体層３２及び３５の価電子帯上端の
エネルギー準位を表わしており、また△Ｅｖ１及び△Ｅ
ＶＩＩはそれぞれ第１と第２の半導体層３２と３３の電
子親和力の差及び第３と第４の半導体層３５と３４の電
子親和力の差を、Ｏはイオン化したアクセプタ不純物を
示している。実施例１の場合と異なり、本実施例におけ
るキャリアは制電帯に蓄積された正孔となる。
３７の上下でのエネルギーバンド図は第５図に示す通り
である。第５図において、Ｅｖユ及びＥｖ、はそれぞれ
第１及び第３の半導体層３２及び３５の価電子帯上端の
エネルギー準位を表わしており、また△Ｅｖ１及び△Ｅ
ＶＩＩはそれぞれ第１と第２の半導体層３２と３３の電
子親和力の差及び第３と第４の半導体層３５と３４の電
子親和力の差を、Ｏはイオン化したアクセプタ不純物を
示している。実施例１の場合と異なり、本実施例におけ
るキャリアは制電帯に蓄積された正孔となる。
本実施例の利点もまた、実施例１と同様であり、従来型
構造ＦＥＴに比べ、著しく優れた性能を有したＦＥＴを
実現することができる。更に、キャリアが電子となる場
合の実施例１に対する実施例２と同様な関係で、キャリ
アが正孔となる場合の本実施例に対しても、別のゲート
電極領域の構造を有し九ＦＥＴを実現しうる。すなわち
、ゲート電極領域３７に高いドナー不純物密度２ Ｘ
１０”ｃｍ を含有した膜厚２００ＡのＧ ａ Ａ
ｓを用い、他の構造は本実施例と同一にすることによっ
て、ノーマリオフ型のＦＥＴを実現できる。また、ゲ・
−計電極領域３７に直接金属電極を用いることも同様に
可能である。
構造ＦＥＴに比べ、著しく優れた性能を有したＦＥＴを
実現することができる。更に、キャリアが電子となる場
合の実施例１に対する実施例２と同様な関係で、キャリ
アが正孔となる場合の本実施例に対しても、別のゲート
電極領域の構造を有し九ＦＥＴを実現しうる。すなわち
、ゲート電極領域３７に高いドナー不純物密度２ Ｘ
１０”ｃｍ を含有した膜厚２００ＡのＧ ａ Ａ
ｓを用い、他の構造は本実施例と同一にすることによっ
て、ノーマリオフ型のＦＥＴを実現できる。また、ゲ・
−計電極領域３７に直接金属電極を用いることも同様に
可能である。
（実施例４）
次に本発明の実施例４について説明する。本実施例にお
けるＦＥＴの構造断面図は第６図に示す通りである。第
１図ないし第５図に示したものと同じものは同一参照数
字で示す。第６図に示した構造を有す本実施例において
は、低不純物密度半導体層６１に、不純物密度がｌＸｌ
０ ｅｍ 以下で膜厚１０００ＡのノンドープＧ
ａ Ａ ｓを低不純物密度半導体層６２に不純物密度が
ｌＸｌ０ ｃｍ 以下で膜厚１０００Ａのノンドー
プＡＪ ｏ、ｓ Ｇ ａ ｏ、ｙ Ａ ｓを第２の半導
体層６３に不純物密度が２ Ｘ １０”Ｃｍ 程度で
膜厚３００Ａのｎ型のＡＪＩ）、Ｉ Ｇａ（１，ｙＡｓ
を、第１の半導体層６４に不純物密度が１×ｌＱｃｍ
以下で膜厚２００ＡｏＧａＡｓを、ソース電極領域６
６及びドレイン電極領域６８にＡｕＧｅ／Ｎｉによるオ
ーミック電極をゲート電極領域６７にアクセプタ不純物
密度が５Ｘ１０ ｃｍ 程度で膜厚２００Ａのｐ型
のＧａＡｓをそれぞれ用いる。
けるＦＥＴの構造断面図は第６図に示す通りである。第
１図ないし第５図に示したものと同じものは同一参照数
字で示す。第６図に示した構造を有す本実施例において
は、低不純物密度半導体層６１に、不純物密度がｌＸｌ
０ ｅｍ 以下で膜厚１０００ＡのノンドープＧ
ａ Ａ ｓを低不純物密度半導体層６２に不純物密度が
ｌＸｌ０ ｃｍ 以下で膜厚１０００Ａのノンドー
プＡＪ ｏ、ｓ Ｇ ａ ｏ、ｙ Ａ ｓを第２の半導
体層６３に不純物密度が２ Ｘ １０”Ｃｍ 程度で
膜厚３００Ａのｎ型のＡＪＩ）、Ｉ Ｇａ（１，ｙＡｓ
を、第１の半導体層６４に不純物密度が１×ｌＱｃｍ
以下で膜厚２００ＡｏＧａＡｓを、ソース電極領域６
６及びドレイン電極領域６８にＡｕＧｅ／Ｎｉによるオ
ーミック電極をゲート電極領域６７にアクセプタ不純物
密度が５Ｘ１０ ｃｍ 程度で膜厚２００Ａのｐ型
のＧａＡｓをそれぞれ用いる。
また繰り返し積層６５は、第２の半導体層６３及び第１
の半導体層６４０組み合わせ層を繰り返して形成したこ
とを示している。
の半導体層６４０組み合わせ層を繰り返して形成したこ
とを示している。
本実施例においては、各々のへテロ接合界面における、
２次元キャリア層（図面省略）に蓄積されるキャリアは
２次元電子である。
２次元キャリア層（図面省略）に蓄積されるキャリアは
２次元電子である。
本実施例において、熱平衡状態におけるゲート電極領域
６７の上下でのエネルギーバンド図は第７図に示す通り
である。本実施例の利点は実施例１と基本的には同様で
、従来型構造ＦＥＴに比べて著しく優れた性能を有した
ＦＥＴを実現することができる。また、実施例１に比べ
て多数の２次元キャリア層によるチャネルを平行に有し
ているため、高移動度を有した２次元電子密度は更に高
くでき、従って、更に高性能なＦＥＴを実現することが
可能になる。
６７の上下でのエネルギーバンド図は第７図に示す通り
である。本実施例の利点は実施例１と基本的には同様で
、従来型構造ＦＥＴに比べて著しく優れた性能を有した
ＦＥＴを実現することができる。また、実施例１に比べ
て多数の２次元キャリア層によるチャネルを平行に有し
ているため、高移動度を有した２次元電子密度は更に高
くでき、従って、更に高性能なＦＥＴを実現することが
可能になる。
なお、第６図における本実施例と同様な構造を有した他
のＦＥＴとして、第１図ないし第５図に示した構造及び
原理に従って同様に実現しうろことは明らかである。
のＦＥＴとして、第１図ないし第５図に示した構造及び
原理に従って同様に実現しうろことは明らかである。
また１本発明にかかる構造を有した電界効果型素子にお
いては、単一種類のキャリアだけでなく、ゲート電極の
上下に正孔及び電子の２種のキャリアを同時に用いたＦ
ＥＴをも実現しうる。更に前記の各実施例においては、
積層される高純度あるいは低不純物密度の半導体層と高
密度不純物密度の半導体層は、各積層とも等しいとした
けれども、これは必ずしも各積層とも等しくする必要の
ないことはいうまでもない。
いては、単一種類のキャリアだけでなく、ゲート電極の
上下に正孔及び電子の２種のキャリアを同時に用いたＦ
ＥＴをも実現しうる。更に前記の各実施例においては、
積層される高純度あるいは低不純物密度の半導体層と高
密度不純物密度の半導体層は、各積層とも等しいとした
けれども、これは必ずしも各積層とも等しくする必要の
ないことはいうまでもない。
（発明の効果）
以上、詳細説明したとおり、本発明の電界効果型素子は
、一つのゲート電極領域を挾んで、該ゲート電極領域に
与えられる制御電圧によりヘテｐ接合界面の電荷量を同
時に制御されるペテロ接合を有する半導体積層を少くと
も一層ずつ有しているので、相互コンダクタンスや飽和
電流の値が少くとも従来のものの２倍以上とカリ、高速
性及び低雑音性に優れ、しかも高集積化に適していると
いう効果を有する。
、一つのゲート電極領域を挾んで、該ゲート電極領域に
与えられる制御電圧によりヘテｐ接合界面の電荷量を同
時に制御されるペテロ接合を有する半導体積層を少くと
も一層ずつ有しているので、相互コンダクタンスや飽和
電流の値が少くとも従来のものの２倍以上とカリ、高速
性及び低雑音性に優れ、しかも高集積化に適していると
いう効果を有する。
第１図及び第２図はそれぞれ本発明の電界効果型素子の
基本的構造の一例を示す模式的断面図及びそのエネルギ
ーバンド図、第３図、第４図及び第５図はそれぞれ本発
明の実施例１．実施例２及び実施例３のエネルギーバン
ド図、第６図及び第７図はそれぞ□れ本発明の実施例４
の構造を示す模式的断面図及びそのエネルギーバンド図
、第８図及び第９図は従来の電界効果型素子の一例の構
造を示す模式的断面図及びそのエネルギーバンド図であ
る。 ３１°・・・・・半絶縁性基板、３２・・・・・・低不
純物密度の第１の半導体層、３３・・・・・・高不純物
密度の第２の半導体層、３４・・・・・・高不純物密度
の第４の半導体層、３５・・・・・・低不純物密度の第
３の半導体層、３６°°°゛°°ソース電極領域、３７
・・・・・・ゲート電極領域、３８°°°・°゛ドレイ
ン電極領域、３９．４０−旧°。 ２次元キャリア層、６１＊６２・・・・°°低不純物密
度半導体層、６３・・・・・・高不純物密度の第２の半
導体層、６４・・・・・・低不純物密度の第１の半導体
層、６５・・・・・・繰り返し積層、６６°・°°°°
ンース電極領域、６７・・・・・・ゲート電極領域、６
８・・・・・・ドレイン電極領域、Ｅｃ 、 Ｅｃｓ
、 Ｅｃｓ・・・・・・伝導帯下端のエネルギー準位
、ＥＦ……フェルミ準位、ΔＥｃ 、ΔＥｅｌ 。 △ＥＣ２・・・・・・積層半導体層の電子親和力の差、
ｑφＢ・・・°°°シ璽ットキ障壁の高さ、ＥＶＩ 、
ＥＶＩ・・・・・・価電子帯上端のエネルギー準位、
ΔＥＶＩ 、△Ｅｖａ・・・・・・む （ １＋ＬＩ ＬＪＪ 凶 さ 手続補正書（自発） １．事件の表示 昭和５９年特許願第１７６２２５号
２、発明の名称 電界効果型素子 ３、 補正をする者 事件との関係 出願人 東京都港区芝五丁目３３番１号 （４２３）日本電気株式会社 代表者 関 本 忠 弘 ４、代理人 東京都港区芝五丁目３７番８号住友三田ビル５、補正の
対象 明細書の特許請求の範囲の欄 明細書の発明の詳細な説明の欄 ６、補正の内容 １）特許請求の範囲を別紙のとおり補正する。 ２）明細書第１頁第７行目に「該ケート領域を挾んで」
とあるのを１該ケ〜ト電極領域を挾んで」と補正する。 ３）明細書第５頁第９行目から第１０行目に［該ケート
領域を挾んで」とあるのを１該ゲート電極領域を挾んで
」と補正する。 ４）明細書第６頁第８行目ＩこＵ模式的断面である。」
とあるのを「模式的断面図である。」と補正する。 ５）明細書＠１１頁第１ｚ行目から第１３行目に［膜厚
答ｉ′は、実質的に従来型構造ＰＥＴの半分以下になり
」とあるのを［膜厚容量は、それぞ別紙 特許請求の範囲 ケートｉ！極領域と、該ゲート電極領域に与えられる制
御電圧によりヘテロ接合界面の電荷量を制御するようｌ
こ該ケート電極領域を挾んで少くとも一層ずつ設けられ
たヘテロ接合を有する半導体積層とを含み、該半導体積
層が高純度あるいは低不純物密度の半導体層と高不純物
密度の半導体層の二つの半導体層の積層からなり、かつ
前記高不純物密度の半導層にその電子親和力が前記高純
度あるいは低不純物密度の半導体層の有する電子親和力
より小さい力ｉ、するいは、その電子親和力とエネルギ
ーギャップの和が前記高純度あるいは低不純物密度の半
導層の有する電子親和力とエネルギーギャップの和より
大きいことをＩＰ！ｆｔとする電界効果型素子。
基本的構造の一例を示す模式的断面図及びそのエネルギ
ーバンド図、第３図、第４図及び第５図はそれぞれ本発
明の実施例１．実施例２及び実施例３のエネルギーバン
ド図、第６図及び第７図はそれぞ□れ本発明の実施例４
の構造を示す模式的断面図及びそのエネルギーバンド図
、第８図及び第９図は従来の電界効果型素子の一例の構
造を示す模式的断面図及びそのエネルギーバンド図であ
る。 ３１°・・・・・半絶縁性基板、３２・・・・・・低不
純物密度の第１の半導体層、３３・・・・・・高不純物
密度の第２の半導体層、３４・・・・・・高不純物密度
の第４の半導体層、３５・・・・・・低不純物密度の第
３の半導体層、３６°°°゛°°ソース電極領域、３７
・・・・・・ゲート電極領域、３８°°°・°゛ドレイ
ン電極領域、３９．４０−旧°。 ２次元キャリア層、６１＊６２・・・・°°低不純物密
度半導体層、６３・・・・・・高不純物密度の第２の半
導体層、６４・・・・・・低不純物密度の第１の半導体
層、６５・・・・・・繰り返し積層、６６°・°°°°
ンース電極領域、６７・・・・・・ゲート電極領域、６
８・・・・・・ドレイン電極領域、Ｅｃ 、 Ｅｃｓ
、 Ｅｃｓ・・・・・・伝導帯下端のエネルギー準位
、ＥＦ……フェルミ準位、ΔＥｃ 、ΔＥｅｌ 。 △ＥＣ２・・・・・・積層半導体層の電子親和力の差、
ｑφＢ・・・°°°シ璽ットキ障壁の高さ、ＥＶＩ 、
ＥＶＩ・・・・・・価電子帯上端のエネルギー準位、
ΔＥＶＩ 、△Ｅｖａ・・・・・・む （ １＋ＬＩ ＬＪＪ 凶 さ 手続補正書（自発） １．事件の表示 昭和５９年特許願第１７６２２５号
２、発明の名称 電界効果型素子 ３、 補正をする者 事件との関係 出願人 東京都港区芝五丁目３３番１号 （４２３）日本電気株式会社 代表者 関 本 忠 弘 ４、代理人 東京都港区芝五丁目３７番８号住友三田ビル５、補正の
対象 明細書の特許請求の範囲の欄 明細書の発明の詳細な説明の欄 ６、補正の内容 １）特許請求の範囲を別紙のとおり補正する。 ２）明細書第１頁第７行目に「該ケート領域を挾んで」
とあるのを１該ケ〜ト電極領域を挾んで」と補正する。 ３）明細書第５頁第９行目から第１０行目に［該ケート
領域を挾んで」とあるのを１該ゲート電極領域を挾んで
」と補正する。 ４）明細書第６頁第８行目ＩこＵ模式的断面である。」
とあるのを「模式的断面図である。」と補正する。 ５）明細書＠１１頁第１ｚ行目から第１３行目に［膜厚
答ｉ′は、実質的に従来型構造ＰＥＴの半分以下になり
」とあるのを［膜厚容量は、それぞ別紙 特許請求の範囲 ケートｉ！極領域と、該ゲート電極領域に与えられる制
御電圧によりヘテロ接合界面の電荷量を制御するようｌ
こ該ケート電極領域を挾んで少くとも一層ずつ設けられ
たヘテロ接合を有する半導体積層とを含み、該半導体積
層が高純度あるいは低不純物密度の半導体層と高不純物
密度の半導体層の二つの半導体層の積層からなり、かつ
前記高不純物密度の半導層にその電子親和力が前記高純
度あるいは低不純物密度の半導体層の有する電子親和力
より小さい力ｉ、するいは、その電子親和力とエネルギ
ーギャップの和が前記高純度あるいは低不純物密度の半
導層の有する電子親和力とエネルギーギャップの和より
大きいことをＩＰ！ｆｔとする電界効果型素子。
Claims (1)
- ゲート電極領域と、該ゲート電極領域に与えられる制御
電圧によりヘテロ接合界面の電荷量を制御するように該
ゲート領域を挾んで少くとも一層ずつ設けられたヘテロ
接合を有する半導体積層とを含み、該半導体積層が高純
度あるいは低不純物密度の半導体層と高不純物密度の半
導体層の二つの半導体層の積層からなり、かつ前記高不
純物密度の半導層はその電子親和力が前記高純度あるい
は低不純物密度の半導体層の有する電子親和力より小さ
いか、あるいは、その電子親和力とエネルギーギャップ
の和が前記高純度あるいは低不純物密度の半導層の有す
る電子親和力とエネルギギャップの和より大きいことを
特徴とする電界効果型素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176225A JPS6154675A (ja) | 1984-08-24 | 1984-08-24 | 電界効果型素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59176225A JPS6154675A (ja) | 1984-08-24 | 1984-08-24 | 電界効果型素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6154675A true JPS6154675A (ja) | 1986-03-18 |
Family
ID=16009813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59176225A Pending JPS6154675A (ja) | 1984-08-24 | 1984-08-24 | 電界効果型素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154675A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270557A (en) * | 1990-04-28 | 1993-12-14 | Fujitsu Limited | Quantum interference semiconductor device having a quantum point contact and fabrication process thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130574A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体装置 |
| JPS599974A (ja) * | 1982-07-08 | 1984-01-19 | Matsushita Electric Ind Co Ltd | 接合形電界効果トランジスタ |
-
1984
- 1984-08-24 JP JP59176225A patent/JPS6154675A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58130574A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体装置 |
| JPS599974A (ja) * | 1982-07-08 | 1984-01-19 | Matsushita Electric Ind Co Ltd | 接合形電界効果トランジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270557A (en) * | 1990-04-28 | 1993-12-14 | Fujitsu Limited | Quantum interference semiconductor device having a quantum point contact and fabrication process thereof |
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