WO2018181237A1 - 半導体装置 - Google Patents

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WO2018181237A1
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electrode
substrate
semiconductor
semiconductor device
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鈴木　朝実良
弘明 上野
秀俊 石田
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パナソニックＩｐマネジメント株式会社
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    • H01L29/1066—Gate region of field-effect devices with PN junction gate

Definitions

  • the present invention generally relates to semiconductor devices, and more particularly to a semiconductor device having a heterojunction.
  • Patent Document 1 a nitride semiconductor device such as a field effect transistor using a GaN-based compound semiconductor material is known as a semiconductor device (Patent Document 1).
  • the nitride semiconductor device described in Patent Document 1 includes a substrate made of sapphire whose principal plane has a (0001) plane orientation, a first semiconductor layer made of undoped GaN, and an upper surface of the first semiconductor layer.
  • a second semiconductor layer formed of undoped Al 0.15 Ga 0.85 N, a control region partially formed on the second semiconductor layer, a gate electrode formed on the control region, A source electrode and a drain electrode formed on the second semiconductor layer;
  • the control region includes a control layer and a contact layer.
  • the control layer is made of p-type Al 0.15 Ga 0.85 N formed on the second semiconductor layer.
  • the contact layer is made of high-concentration p-type GaN formed on the control layer.
  • the loss in the on state is low.
  • An object of the present invention is to provide a semiconductor device capable of reducing resistance.
  • a semiconductor device includes a substrate, a semiconductor portion, a first electrode, and a second electrode.
  • the substrate has a first surface and a second surface that are opposite to each other in the thickness direction of the substrate.
  • the semiconductor portion is provided on the first surface of the substrate.
  • the semiconductor part has a heterojunction between a first compound semiconductor part and a second compound semiconductor part, and intersects the first direction along the first surface of the substrate.
  • the first electrode and the second electrode are disposed on each of the first end surface and the second end surface of the semiconductor portion in the second direction along the first surface of the substrate and along the heterojunction. .
  • the first electrode and the second electrode are electrically connected to the heterojunction.
  • the substrate is a nitride semiconductor substrate, and the first surface of the substrate is a crystal plane along the c-axis. It is preferable that the first direction is a direction along the c-axis.
  • Each of the first compound semiconductor portion and the second compound semiconductor portion is preferably a nitride semiconductor.
  • the semiconductor part preferably has a plurality of the heterojunctions.
  • the plurality of heterojunctions are preferably parallel.
  • the band gap energy of the second compound semiconductor part is larger than the band gap energy of the first compound semiconductor part.
  • the semiconductor device may include a gate electrode that intersects the first direction between the first electrode and the second electrode and faces the heterojunction through at least the second compound semiconductor portion.
  • a gate layer is further interposed between the gate electrode and the second compound semiconductor portion in the first direction, and forms a depletion layer in the second compound semiconductor portion and the first compound semiconductor portion. It is preferable to provide.
  • the semiconductor unit further includes a third compound semiconductor unit located on the opposite side of the first compound semiconductor unit from the second compound semiconductor unit in the first direction.
  • each of the band gap energy of the second compound semiconductor part and the band gap energy of the third compound semiconductor part is larger than the band gap energy of the first compound semiconductor part.
  • the substrate is a nitride semiconductor substrate
  • the first surface of the substrate is a crystal plane along a c-axis
  • the first compound semiconductor portion, the second compound semiconductor portion, and the third compound semiconductor portion is preferably a nitride semiconductor.
  • the semiconductor part preferably includes a plurality of double heterostructure parts arranged apart from each other in the first direction.
  • Each of the plurality of double heterostructure portions has the third compound semiconductor portion, the first compound semiconductor portion, and the second compound semiconductor portion arranged in this order in the first direction, and the first compound semiconductor portion And a second heterojunction consisting of a heterojunction of the first compound semiconductor part and the third compound semiconductor part.
  • Either one of the first electrode and the second electrode may constitute an anode electrode, and the other may constitute a cathode electrode.
  • FIG. 1 is a perspective view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a plan view of the above semiconductor device.
  • FIG. 3 is a cross-sectional view taken along line X1-X1 of FIG. 4 is a cross-sectional view taken along line X2-X2 of FIG.
  • FIG. 5 is a cross-sectional view showing the semiconductor device.
  • 6A to 6C are main process cross-sectional views for explaining the semiconductor device manufacturing method of the above.
  • 7A to 7C are main process cross-sectional views for explaining the semiconductor device manufacturing method of the above.
  • 8A to 8C are main process cross-sectional views for explaining the semiconductor device manufacturing method of the above.
  • FIG. 9 is a perspective view of a semiconductor device according to Modification 1 of the embodiment of the present invention.
  • FIG. 10 is a perspective view of a semiconductor device according to Modification 2 of the embodiment of the present invention.
  • FIGS. 1 to 10 described in the following embodiments and the like are schematic diagrams, and the ratios of the sizes and thicknesses of the constituent elements in the drawings do not necessarily reflect actual dimensional ratios. Absent.
  • the semiconductor device 1 includes a substrate 2, a semiconductor unit 3, and a first electrode 4 and a second electrode 5.
  • the substrate 2 has a first surface 21 and a second surface 22 that are opposite to each other in the thickness direction D3 of the substrate 2.
  • the semiconductor unit 3 is provided on the first surface 21 of the substrate 2.
  • the semiconductor unit 3 includes a heterojunction 35 between the first compound semiconductor unit 31 and the second compound semiconductor unit 32 and intersecting the first direction D1 along the first surface 21 of the substrate 2.
  • the first electrode 4 and the second electrode 5 are arranged along the first surface 21 of the substrate 2 and in the second direction D2 along the heterojunction 35.
  • the first end surface 301 see FIG. 2) and the second end surface of the semiconductor unit 3 302 (see FIG. 2).
  • the first electrode 4 and the second electrode 5 are electrically connected to the heterojunction 35.
  • the semiconductor device 1 can reduce the resistance between the first electrode 4 and the second electrode 5.
  • the semiconductor device 1 of the present embodiment is a field effect transistor chip, and further includes a third electrode 6 in addition to the first electrode 4 and the second electrode 5.
  • the first electrode 4, the second electrode 5, and the third electrode 6 constitute a source electrode, a drain electrode, and a gate electrode, respectively.
  • the first electrode 4, the second electrode 5, and the third electrode 6 may be referred to as a source electrode 4, a drain electrode 5, and a gate electrode 6, respectively.
  • the planar view shape of the semiconductor device 1 is, for example, a square shape.
  • the “planar shape of the semiconductor device 1” is the outer peripheral shape of the semiconductor device 1 as viewed from one direction of the thickness direction D3 of the substrate 2.
  • the chip size (chip size) in plan view of the semiconductor device 1 is, for example, 1 mm ⁇ (1 mm ⁇ 1 mm), but is not limited thereto.
  • the planar view shape of the semiconductor device 1 is not limited to a square shape, and may be, for example, a rectangular shape.
  • the substrate 2 supports the semiconductor part 3.
  • the substrate 2 is, for example, a single crystal GaN substrate. Therefore, the crystal structure of the substrate 2 is a hexagonal system.
  • the first direction D1 described above is a direction along the c-axis of the substrate 2 (for example, a direction parallel to the c-axis of the substrate 2).
  • the c-axis of the substrate 2 is rightward in FIG.
  • the left side of FIG. 1 shows a crystal axis [0001] representing the c-axis of the substrate 2 and a crystal axis [1-100] representing the m-axis.
  • the single crystal GaN substrate is a semi-insulating GaN substrate, but is not limited thereto, and may be an n-type GaN substrate.
  • the substrate 2 has the first surface 21 and the second surface 22 that are opposite to each other in the thickness direction D3 of the substrate 2.
  • the first surface 21 of the substrate 2 is an m-plane.
  • the m plane is, for example, a (1-100) plane.
  • the sign of “ ⁇ ” added to the Miller index of the plane orientation means the inversion of one index following the sign.
  • the (1-100) plane is a crystal plane based on the Miller index in which four indices are shown in parentheses.
  • the first surface 21 of the substrate 2 may be a nonpolar surface along the c-axis, and is not limited to the m-plane, and may be an a-plane, for example.
  • the a-plane is, for example, the (1120) plane.
  • the first surface 21 of the substrate 2 may be a crystal plane having an off angle from the m plane (hereinafter referred to as “first off angle”) of greater than 0 ° and less than 5 °.
  • first off angle is an inclination angle of the first surface 21 with respect to the m-plane. Therefore, if the first off angle is 0 °, the first surface 21 is the m-plane.
  • the first surface 21 of the substrate 2 may be, for example, a crystal plane having an off angle from the a plane (hereinafter referred to as “second off angle”) greater than 0 ° and 5 ° or less.
  • the “second off angle” is an inclination angle of the first surface 21 with respect to the a-plane. Therefore, if the second off angle is 0 °, the first surface 21 is the a-plane.
  • the thickness of the substrate 2 is, for example, 100 ⁇ m to 700 ⁇ m.
  • the semiconductor unit 3 is provided on the first surface 21 of the substrate 2.
  • the semiconductor unit 3 includes a first compound semiconductor unit 31 and a second compound semiconductor unit 32.
  • the first compound semiconductor unit 31 and the second compound semiconductor unit 32 are arranged in the first direction D1.
  • the semiconductor unit 3 further includes a third compound semiconductor unit 33.
  • the third compound semiconductor unit 33 is located on the opposite side of the first compound semiconductor unit 31 from the second compound semiconductor unit 32 side in the first direction D1.
  • the semiconductor unit 3 further includes a fourth compound semiconductor unit 34.
  • the fourth compound semiconductor portion 34 is located on the opposite side of the first compound semiconductor portion 31 from the substrate 2 side in the thickness direction D3 of the substrate 2.
  • the band gap energy of each of the second compound semiconductor part 32, the third compound semiconductor part 33, and the fourth compound semiconductor part 34 is larger than the band gap energy of the first compound semiconductor part 31.
  • each of the second compound semiconductor unit 32 and the third compound semiconductor unit 33 is thinner than the first compound semiconductor unit 31 in the first direction D1.
  • the fourth compound semiconductor unit 34 is thinner than the first compound semiconductor unit 31 in the thickness direction D ⁇ b> 3 of the substrate 2.
  • the thickness of the first compound semiconductor portion 31 in the thickness direction D3 of the substrate 2 is, for example, 10 ⁇ m, but is not limited thereto, and is preferably about 5 ⁇ m to 25 ⁇ m, for example.
  • the thickness of the first compound semiconductor unit 31 in the first direction D1 is, for example, 8 ⁇ m.
  • the thickness of each of the second compound semiconductor unit 32 and the third compound semiconductor unit 33 in the first direction D1 is, for example, 20 nm.
  • the thickness of the fourth compound semiconductor portion 34 in the thickness direction D3 of the substrate 2 is, for example, 20 nm.
  • Each of the first compound semiconductor part 31, the second compound semiconductor part 32, the third compound semiconductor part 33, and the fourth compound semiconductor part 34 is a III-V group compound semiconductor (here, a nitride semiconductor). More specifically, the first compound semiconductor portion 31 is an undoped GaN crystal, and each of the second compound semiconductor portion 32, the third compound semiconductor portion 33, and the fourth compound semiconductor portion 34 is an undoped AlGaN crystal. .
  • the composition ratio of the second compound semiconductor part 32, the composition ratio of the third compound semiconductor part 33, and the composition ratio of the fourth compound semiconductor part 34 are the same. Good.
  • the composition ratio is, for example, a value obtained by composition analysis by the EDX method (Energy Dispersive X-ray Spectroscopy). In discussing the relative magnitude relationship of the composition ratio, the composition ratio is not limited to the EDX method, and may be a value obtained by composition analysis by Auger Electron Spectroscopy, for example.
  • the semiconductor unit 3 has a heterojunction 35 (hereinafter also referred to as “first heterojunction 35”) between the first compound semiconductor unit 31 and the second compound semiconductor unit 32.
  • the first heterojunction 35 intersects (in the present embodiment, orthogonal) in the first direction D1 along the first surface 21 of the substrate 2.
  • the semiconductor unit 3 has a heterojunction 36 (hereinafter also referred to as “second heterojunction 36”) between the first compound semiconductor unit 31 and the third compound semiconductor unit 33.
  • the second heterojunction 36 intersects (in the present embodiment, orthogonal) in the first direction D1 along the first surface 21 of the substrate 2.
  • Each of the first heterojunction 35 and the second heterojunction 36 is orthogonal to the first direction D1 (that is, the angle formed between each of the first heterojunction 35 and the second heterojunction 36 and the first direction D1 is 90 °. This is not necessarily the case.
  • Each of the first heterojunction 35 and the second heterojunction 36 may intersect the first direction D1 within a range of 80 ° to 100 °, for example.
  • the first compound semiconductor portion 31 is directly formed on the first surface 21 of the substrate 2.
  • the first compound semiconductor portion 31 includes a first surface 311 and a second surface 312 that are opposite to each other in the first direction D1, and a third surface 313 that is opposite to the substrate 2 side in the thickness direction D3 of the substrate 2.
  • the first surface 311 is a group III polar surface (in this embodiment, a Ga polar surface) of the first compound semiconductor unit 31.
  • the Ga polar plane (+ c plane) is the (0001) plane.
  • the first surface 311 is not limited to a group III polar surface, and may be a crystal plane inclined by about 1 ° to 10 ° with respect to the group III polar surface.
  • the second surface 312 is a group V polar surface (in this embodiment, an N polar surface) of the first compound semiconductor unit 31.
  • the N-polar plane (-c plane) is the (000-1) plane.
  • the second surface 312 is not limited to the group V polar face, and may be a crystal face inclined by about 1 ° to 10 ° with respect to the group V polar face.
  • the third surface 313 is a nonpolar plane (m plane in the present embodiment) of the first compound semiconductor unit 31.
  • the third surface 313 is not limited to the m-plane, and may be an a-plane, for example.
  • the third surface 313 may be a crystal plane having an off angle from the m-plane (“third off angle”) of greater than 0 ° and less than or equal to 5 °.
  • the third surface 313 may be a crystal plane with an off angle from the a-plane (“fourth off angle”) of greater than 0 ° and less than or equal to 5 °.
  • the first heterojunction 35 is formed so as to include the first surface 311 of the first compound semiconductor part 31.
  • the second heterojunction 36 is formed so as to include the second surface 312 of the first compound semiconductor unit 31.
  • a two-dimensional electron gas 37 is generated in the semiconductor part 3, in the vicinity of the first heterojunction 35 crossing the first direction D1, due to spontaneous polarization and piezo polarization of a nitride semiconductor (here, an undoped AlGaN crystal constituting the second compound semiconductor part 32), A two-dimensional electron gas 37 is generated.
  • the heterojunction 35 between the first compound semiconductor part 31 and the second compound semiconductor part 32 generates a two-dimensional electron gas 37.
  • a region containing the two-dimensional electron gas 37 (hereinafter also referred to as “two-dimensional electron gas layer”) can function as an n-channel layer (electron conductive layer).
  • a two-dimensional hole gas 38 is generated in the semiconductor portion 3, in the vicinity of the second heterojunction 36 that intersects the first direction D1 due to spontaneous polarization and piezoelectric polarization of a nitride semiconductor (here, undoped AlGaN crystal constituting the third compound semiconductor portion 33).
  • a two-dimensional hole gas 38 is generated.
  • a region including the two-dimensional hole gas 38 (hereinafter also referred to as “two-dimensional hole gas layer”) can function as a p-channel layer (hole conduction layer).
  • Each of the two-dimensional electron gas 37 and the two-dimensional hole gas 38 is electrically insulated from the substrate 2.
  • the semiconductor unit 3 preferably has a plurality of (for example, 1000) double heterostructure units 30 arranged apart from each other in the first direction D1.
  • the third compound semiconductor portion 33, the first compound semiconductor portion 31, and the second compound semiconductor portion 32 are arranged in this order in the first direction D1.
  • each of the plurality of double heterostructure units 30 includes a fourth compound semiconductor unit 34.
  • the semiconductor unit 3 includes a plurality of first compound semiconductor units 31, second compound semiconductor units 32, third compound semiconductor units 33, and fourth compound semiconductor units 34.
  • Each of the plurality of double heterostructure portions 30 includes the first heterojunction 35 and the second heterojunction 36 described above.
  • the semiconductor unit 3 has a plurality of (for example, 1000) first heterojunctions 35 and a plurality of (for example, 1000) second heterojunctions 36.
  • the plurality of first heterojunctions 35 are parallel and the plurality of second heterojunctions 36 are parallel.
  • the plurality of first heterojunctions 35 are arranged at substantially equal intervals in the first direction D1.
  • the distance between the adjacent first heterojunctions 35 in the first direction D1 is, for example, 10 ⁇ m.
  • the distance between the second heterojunctions 36 adjacent in the first direction D1 is, for example, 10 ⁇ m.
  • the semiconductor unit 3 is formed using, for example, an epitaxial growth technique, a photolithography technique, an etching technique, or the like.
  • the first compound semiconductor portion 31 can be formed using, for example, an epitaxial growth method or the like.
  • the epitaxial growth method in this case is, for example, MOVPE (Metal Organic Vapor Phase Epitaxy).
  • the epitaxial growth method is not limited to MOVPE, and for example, HVPE (Hydride Vapor Phase Epitaxy), MBE (Molecular Beam Epitaxy) or the like may be employed.
  • the second compound semiconductor unit 32, the third compound semiconductor unit 33, and the fourth compound semiconductor unit 34 can be formed using, for example, an epitaxial growth method or the like.
  • MOVPE is preferably used as the epitaxial growth method.
  • the undoped GaN crystal and the undoped AlGaN crystal may contain impurities such as Mg, H, Si, C, and O that are inevitably mixed during the growth.
  • the semiconductor device 1 includes the first electrode 4 (source electrode 4), the second electrode 5 (drain electrode 5), and the third electrode 6 (gate electrode 6).
  • the source electrode 4 and the drain electrode 5 are disposed on the first end surface 301 and the second end surface 302 of the semiconductor unit 3 in the second direction D2 along the first surface 21 of the substrate 2 and along the first heterojunction 35, respectively.
  • the first electrode 4 and the second electrode 5 are electrically connected to the first heterojunction 35. More specifically, the first electrode 4 and the second electrode 5 are electrically connected to the plurality of first heterojunctions 35.
  • the first electrode 4 and the second electrode 5 are electrically connected to the plurality of second hetero junctions 36.
  • Each of the first electrode 4 and the second electrode 5 is formed so as to obtain ohmic contact with each of the plurality of first heterojunctions 35 and the plurality of second heterojunctions 36.
  • the gate layer 7 is a layer for realizing a normally-off field transistor by causing the semiconductor portion 3 to exhibit a depletion layer 8 (see FIGS. 4 and 5).
  • the gate layer 7 is separated from each of the first electrode 4 and the second electrode 5 in the second direction D2.
  • the gate layer 7 is interposed between the gate electrode 6 and the double heterostructure part 30 in the first direction D1.
  • the distance between the gate layer 7 and the source electrode 4 in the second direction D2 is shorter than the distance between the gate layer 7 and the drain electrode 5 in the second direction D2.
  • the gate layer 7 is formed along the surface of the semiconductor portion 3 when viewed in a cross section orthogonal to the second direction D2. In short, the gate layer 7 is formed across the plurality of double heterostructure portions 30.
  • the gate layer 7 has a meandering shape in a plane orthogonal to the second direction D2.
  • the gate layer 7 is, for example, a p-type metal oxide semiconductor layer.
  • the p-type metal oxide semiconductor layer is a NiO layer.
  • the NiO layer may contain, for example, at least one alkali metal selected from the group of lithium, sodium, potassium, rubidium, and cesium as an impurity. Further, the NiO layer may contain a transition metal such as silver or copper which becomes monovalent when added as an impurity, for example.
  • the thickness of the gate layer 7 in the first direction D1 is, for example, 100 nm.
  • the gate electrode 6 is formed on the gate layer 7.
  • the gate electrode 6 is formed along the surface of the gate layer 7.
  • the gate electrode 6 is formed along the surface of the semiconductor part 3 via the gate layer 7 when viewed in a cross section orthogonal to the second direction D2.
  • the gate electrode 6 is formed across the plurality of double heterostructure portions 30 via the gate layer 7.
  • the gate electrode 6 has a meandering shape in a plane orthogonal to the second direction D2.
  • a part of the semiconductor portion 3 is interposed between the source electrode 4, the drain electrode 5 and the gate electrode 6 and the substrate 2 in the thickness direction D 3 of the substrate 2, but the substrate 2 is semi-insulated. Since it is a conductive GaN substrate, at least a part of each of the first electrode 4, the second electrode 5, and the third electrode 6 may be directly formed on the substrate 2, for example. However, when the substrate 2 is an n-type GaN substrate, the source electrode 4, the drain electrode 5 and the gate are arranged in the thickness direction D3 of the substrate 2 in order to insulate and separate the source electrode 4, the drain electrode 5 and the gate electrode 6 from each other. It is preferable that a part of the semiconductor portion 3 is interposed between the electrode 6 and the substrate 2.
  • the field effect transistor chip constituting the semiconductor device 1 includes a field effect transistor section 10 and a substrate 2.
  • the field effect transistor unit 10 includes a semiconductor unit 3, a source electrode 4, a drain electrode 5, a gate electrode 6 and a gate layer 7.
  • the breakdown voltage of the semiconductor device 1 can be determined by the gate-drain distance Lgd (see FIG. 2), which is the distance between the gate electrode 6 and the drain electrode 5.
  • the resistance (on-resistance) can be determined by the drain-source distance Lds that is the distance between the drain electrode 5 and the source electrode 4. The on-resistance depends not only on the drain-source distance Lds but also on the length of the first heterojunction 35 in the direction along the thickness direction D3 of the substrate 2 and the like.
  • the semiconductor device 1 includes the substrate 2, the semiconductor unit 3, the first electrode 4, and the second electrode 5.
  • the substrate 2 has a first surface 21 and a second surface 22 that are opposite to each other in the thickness direction D3 of the substrate 2.
  • the semiconductor unit 3 is provided on the first surface 21 of the substrate 2.
  • the semiconductor unit 3 includes a heterojunction 35 between the first compound semiconductor unit 31 and the second compound semiconductor unit 32 and intersecting the first direction D1 along the first surface 21 of the substrate 2.
  • the first electrode 4 and the second electrode 5 are arranged on the first end surface 301 and the second end surface 302 of the semiconductor part 3 in the second direction D2 along the first surface 21 of the substrate 2 and along the heterojunction 35, respectively. And is electrically connected to the heterojunction 35.
  • the semiconductor device 1 can reduce the resistance between the first electrode 4 and the second electrode 5.
  • the substrate 2 is a nitride semiconductor substrate, and the first surface 21 of the substrate 2 is a crystal plane along the c-axis.
  • each of the first compound semiconductor unit 31 and the second compound semiconductor unit 32 is a nitride semiconductor.
  • the semiconductor device 1 since the resistance can be reduced as the number of the first heterojunctions 35 increases, the distance between the first heterojunctions 35 adjacent in the first direction D1 is shortened to reduce the number of the first heterojunctions 35. As a result, the resistance of RonA of the semiconductor device 1 can be reduced. In short, in the semiconductor device 1, it is possible to reduce the resistance of RonA while increasing the breakdown voltage.
  • a wafer 20 (see FIG. 6A) as a base of the substrate 2 of each of the plurality of semiconductor devices 1 is prepared.
  • the wafer 20 is, for example, a GaN wafer.
  • the wafer 20 has a first surface 201 and a second surface 202 that are opposite to each other in the thickness direction.
  • the first to sixth steps are sequentially performed.
  • the wafer 20 is pre-processed and then introduced into the epitaxial growth apparatus, and then the first compound semiconductor layer serving as the source of the first compound semiconductor portion 31 on the first surface 201 of the wafer 20 is obtained.
  • 310 here, undoped GaN layer
  • the first surface 201 of the wafer 20 is a surface corresponding to the first surface 21 of the substrate 2.
  • TMGa trimethylgallium
  • NH 3 is employed as the N source gas.
  • each source gas for example, H 2 gas, N 2 gas, a mixed gas of H 2 gas and N 2 gas, or the like is employed.
  • the substrate temperature, the V / III ratio, the supply amount of each source gas, the growth pressure, and the like may be set as appropriate.
  • “Substrate temperature” means the temperature of the wafer 20.
  • the “substrate temperature” can be substituted by the temperature of a susceptor that supports the wafer 20, for example.
  • the temperature of the susceptor measured by a thermocouple can be substituted for the substrate temperature.
  • the “V / III ratio” is the ratio of the molar supply amount [ ⁇ mol / min] of the Group V element source gas to the molar supply amount [ ⁇ mol / min] of the Group III element source gas.
  • the “growth pressure” is the pressure in the reaction furnace in a state where each source gas and each carrier gas are supplied into the reaction furnace of the MOVPE apparatus.
  • the wafer 20A including the wafer 20 and the first compound semiconductor layer 310 is taken out from the epitaxial growth apparatus.
  • the first compound semiconductor layer 310 is patterned using a photolithography technique, an etching technique, and the like (see FIG. 6B). More specifically, in the second step, the wafer 20B including the wafer 20 and the patterned first compound semiconductor layer 310 is formed by forming a plurality of trenches 330 from the surface of the first compound semiconductor layer 310 in the wafer 20A. obtain. The plurality of trenches 330 are arranged in the first direction D1. The depth of the trench 330 is, for example, the same value as the design length of the first heterojunction 35 in the thickness direction D3 of the substrate 2.
  • the depth of the trench 330 may be a depth that reaches the wafer 20, but when the wafer 20 is an n-type GaN wafer, the bottom surface of the trench 330 and the first of the wafer 20 It is preferable that a part of the first compound semiconductor layer 310 is interposed between the first surface 201. Thereby, even when the wafer 20 is an n-type GaN wafer, each of the two-dimensional electron gas 37 and the two-dimensional hole gas 38 of the semiconductor unit 3 and the substrate 2 are electrically insulated in the semiconductor device 1.
  • an etching apparatus in the process of forming the plurality of trenches 330 for example, an ICP (Inductive Coupled Plasma) type dry etching apparatus is used.
  • an ICP (Inductive Coupled Plasma) type dry etching apparatus is used.
  • the etching gas for example, Cl 2 gas, SF 6 gas or the like is used.
  • the wafer 20B is introduced into an epitaxial growth apparatus, and then the second compound semiconductor layer 320 (here, undoped AlGaN layer) is epitaxially grown on the wafer 20B so as to cover the first compound semiconductor layer 310. Lamination (epitaxial growth) is performed (see FIG. 6C). Thereby, a wafer 20 ⁇ / b> C including the wafer 20 and the patterned first compound semiconductor layer 310 and second compound semiconductor layer 320 is obtained.
  • the second compound semiconductor layer 320 includes a second compound semiconductor part 32, a third compound semiconductor part 33, and a fourth compound semiconductor part 34.
  • the MOVPE apparatus When the MOVPE apparatus is employed as the epitaxial growth apparatus, for example, trimethylaluminum (TMAl) is employed as the Al source gas. As the Ga source gas, for example, trimethylgallium (TMGa) is employed. Further, NH 3 is employed as the N source gas. As a carrier gas for each source gas, for example, H 2 gas, N 2 gas, a mixed gas of H 2 gas and N 2 gas, or the like is employed. In the third step, after the second compound semiconductor layer 320 is epitaxially grown, the wafer 20C including the second compound semiconductor layer 320 is taken out from the epitaxial growth apparatus.
  • TMAl trimethylaluminum
  • Ga source gas for example, trimethylgallium (TMGa) is employed.
  • NH 3 is employed as the N source gas.
  • H 2 gas, N 2 gas, a mixed gas of H 2 gas and N 2 gas, or the like is employed.
  • the second compound semiconductor layer 320 and the first compound semiconductor layer 310 are patterned using a lithography technique, an etching technique, and the like (see FIGS. 7A and 8A). Thereby, in the fourth step, the semiconductor portion 3 having the first end surface 301 and the second end surface 302 is formed. Thereby, a wafer 20D including the wafer 20 and the semiconductor unit 3 is obtained.
  • the first electrode 4 and the second electrode 5 are formed (see FIGS. 7B and 8B). More specifically, in the fifth step, sintering is a heat treatment for forming an ohmic contact by forming a metal layer having a predetermined pattern as a base of the first electrode 4 and the second electrode 5 using a thin film forming technique or the like. (Sinter). Thereby, in the fifth step, the first electrode 4 and the second electrode 5 electrically connected to the first heterojunction 35 and the second heterojunction 36 are formed. Thereby, a wafer 20E including the wafer 20, the semiconductor part 3, the first electrode 4, and the second electrode 5 is obtained.
  • the gate layer 7 and the gate electrode 6 are formed (see FIGS. 7C and 8C).
  • the gate layer 7 is a NiO layer
  • the gate layer 7 may be formed by, for example, ALD (Atomic Layer Deposition).
  • ALD Atomic Layer Deposition
  • a stacked film of a Pd film and an Au film, or a stacked film of a Ni film and an Au film, which is the source of the gate electrode 6, is formed in a predetermined pattern.
  • a wafer 20F including the wafer 20, the semiconductor portion 3, the first electrode 4, the second electrode 5, the gate layer 7, and the gate electrode 6 is obtained.
  • a plurality of semiconductor devices 1 are formed on the wafer 20F.
  • the wafer 20F on which a plurality of semiconductor devices 1 are formed can be obtained by performing the first to sixth steps.
  • a plurality of semiconductor devices 1 can be obtained from one wafer 20F by cutting the wafer 20F with, for example, a dicing saw.
  • the wafer 20 is polished from the second surface 202 side opposite to the first surface 201 so that the thickness of the wafer 20 is a desired thickness of the substrate 2. May be.
  • FIGS. 9A and 9B are cross-sectional views of the semiconductor device 1a according to the first modification of the embodiment.
  • the same components as those of the semiconductor device 1 of the embodiment are denoted by the same reference numerals as those of the semiconductor device 1 of the embodiment, and description thereof is omitted.
  • the angle formed between the plane perpendicular to the first direction D1 and the second heterojunction 36 is made larger than 10 °, so that two-dimensional holes in the vicinity of the second heterojunction 36 are obtained.
  • the generation of the gas 38 (see FIG. 1) is suppressed, there are restrictions on manufacturing conditions such as dry etching etching conditions (dry etching etching conditions in the second step) at the time of manufacturing the semiconductor device 1a.
  • the second surface 312 of the first compound semiconductor portion 31 is an inclined surface that is further inclined by more than 10 ° with respect to a plane orthogonal to the first direction D1.
  • the field effect transistor chip constituting the semiconductor device 1 of Modification 1 includes a field effect transistor section 10a.
  • the field effect transistor unit 10 a includes the semiconductor unit 3, the source electrode 4, the drain electrode 5, the gate electrode 6, and the gate layer 7, similarly to the field effect transistor unit 10 in the semiconductor device 1 of the first embodiment.
  • FIG. 10 is a cross-sectional view of a semiconductor device 1b according to Modification 2 of the embodiment.
  • the same components as those of the semiconductor device 1 of the embodiment are denoted by the same reference numerals as those of the semiconductor device 1 of the embodiment, and description thereof is omitted.
  • the semiconductor device 1b of Modification 2 is a diode chip. For this reason, the gate electrode 6 and the gate layer 7 in the semiconductor device 1 of the embodiment are not provided.
  • the semiconductor device 1b of the second modification as in the semiconductor device 1 of the embodiment, since the plurality of double heterostructure portions 30 are arranged in the first direction D1, the undoped AlGaN crystal and the undoped GaN crystal in the first direction D1. And are lined up alternately.
  • the semiconductor unit 3 has a plurality of two-dimensional electron gas layers and a plurality of two-dimensional hole gas layers arranged alternately in the first direction D1.
  • the semiconductor device 1b forms an anode electrode when a voltage is applied between the first electrode 4 and the second electrode 5 and the first electrode 4 and the second electrode 5 have a relatively high potential.
  • a cathode having a relatively low potential constitutes a cathode electrode.
  • the diode chip constituting the semiconductor device 1b includes the diode portion 10b and the substrate 2.
  • the diode part 10 b is a multichannel diode including the semiconductor part 3, the first electrode 4 and the second electrode 5.
  • the above embodiment can be variously modified in accordance with the design and the like in addition to the first and second modifications.
  • the substrate 2 is not limited to a GaN substrate, and may be an AlN substrate, for example.
  • the plurality of double heterostructure portions 30 do not necessarily have to be arranged at equal intervals.
  • the gate layer 7 is not limited to the NiO layer but may be a p-type AlGaN layer, for example.
  • the p-type AlGaN layer is doped with Mg at the time of growth, and contains Mg.
  • the gate electrode 6 needs to be in ohmic contact with the gate layer 7.
  • the gate layer 7 is not an essential component. If the gate layer 7 is not provided, the gate electrode 6 may be disposed so as to be in direct contact with the second compound semiconductor portion 32 in the first direction D1. When each of the semiconductor device 1 according to the embodiment and the semiconductor device 1a according to Modification 1 does not include the gate layer 7, it is possible to realize a normally-on type field effect transistor.
  • each of the semiconductor device 1 of the embodiment and the semiconductor device 1 a of Modification 1 includes a first pad electrode that is electrically connected to the first electrode 4 and a second electrode that is electrically connected to the second electrode 5.
  • a pad electrode and a third pad electrode electrically connected to the third electrode 6 may be further provided.
  • the first pad electrode, the second pad electrode, and the third pad electrode are external connection electrodes.
  • the field effect transistor unit 10 and the diode unit 10b of the second modification may be integrated on one chip.
  • the semiconductor device 1 may be a chip in which the field effect transistor unit 10 and the diode unit 10 b are integrated on the first surface 21 of one substrate 2.
  • Each of the semiconductor device 1 according to the embodiment and the semiconductor device 1a according to the first modification includes two field effect transistor portions 10 and electrically connects the source electrodes 4 of the two field effect transistor portions 10 to each other.
  • the two field effect transistor sections 10 may be connected in reverse series.
  • the heterojunction 35 between the first compound semiconductor unit 31 and the second compound semiconductor unit 32 only needs to generate the two-dimensional electron gas 37, and the first compound semiconductor unit 31 and the second compound semiconductor are required.
  • the semiconductor part 32, the third compound semiconductor part 33, and the fourth compound semiconductor part 34 are not limited to nitride semiconductors, but may be other group III-V compound semiconductors.
  • the first compound semiconductor unit 31 may be an undoped GaAs crystal
  • the second compound semiconductor unit 32, the third compound semiconductor unit 33, and the fourth compound semiconductor unit 34 may be Si-doped AlGaAs crystals.
  • the substrate 2 is preferably a semi-insulating GaAs substrate, for example.
  • the semiconductor device (1, 1a, 1b) includes a substrate (2), a semiconductor part (3), a first electrode (4), and a second electrode (5).
  • the substrate (2) has a first surface (21) and a second surface (22) that are opposite to each other in the thickness direction (D3) of the substrate (2).
  • the semiconductor part (3) is provided on the first surface (21) of the substrate (2).
  • the semiconductor part (3) is a heterojunction (35) of the first compound semiconductor part (31) and the second compound semiconductor part (32), and the first part along the first surface (21) of the substrate (2). It has a heterojunction (35) intersecting the direction (D1).
  • the first electrode (4) and the second electrode (5) are arranged along the first surface (21) of the substrate (2) and in the second direction (D2) along the heterojunction (35).
  • the first end face (301) and the second end face (302) are respectively disposed.
  • the first electrode (4) and the second electrode (5) are electrically connected to the heterojunction (35).
  • the resistance of the semiconductor device (1, 1a, 1b) can be reduced.
  • the semiconductor device (1, 1a, 1b) can be reduced in loss.
  • the substrate (2) is a nitride semiconductor substrate, and the first surface (21) of the substrate (2) is c-axis. Along the crystal plane.
  • the first direction D1 is a direction along the c-axis of the substrate (2).
  • Each of the first compound semiconductor portion (31) and the second compound semiconductor portion (32) is a nitride semiconductor.
  • the semiconductor part (3) has a plurality of heterojunctions (35). Thereby, in the semiconductor device (1, 1a, 1b), it becomes possible to achieve a high breakdown voltage and a low resistance.
  • the plurality of heterojunctions (35) are parallel. Thereby, in the semiconductor device (1, 1a, 1b), it is possible to reduce the resistance.
  • the band gap energy of the second compound semiconductor part (32) is the first compound. It is larger than the band gap energy of the semiconductor part (31).
  • the semiconductor device (1, 1a) includes a gate electrode (6).
  • the gate electrode (6) intersects the first direction (D1) between the first electrode (4) and the second electrode (5).
  • the gate electrode (6) faces the heterojunction (35) through at least the second compound semiconductor portion (32).
  • the semiconductor device (1, 1a) according to the sixth aspect further includes a gate layer (7) in the fifth aspect.
  • the gate layer (7) is interposed between the gate electrode (6) and the second compound semiconductor part (32) in the first direction (D1).
  • the gate layer (7) forms a depletion layer (8) in the second compound semiconductor part (32) and the first compound semiconductor part (31).
  • the semiconductor part (3) further includes a third compound semiconductor part (33).
  • the third compound semiconductor part (33) is located on the opposite side of the first compound semiconductor part (31) from the second compound semiconductor part (32) side in the first direction (D1).
  • each of the band gap energy of the second compound semiconductor part (32) and the band gap energy of the third compound semiconductor part (33) is larger than the band gap energy of the first compound semiconductor part (31).
  • the substrate (2) is a nitride semiconductor substrate, and the first surface (21) of the substrate (2) is a crystal plane along the c-axis.
  • each of the first compound semiconductor part (31), the second compound semiconductor part (32), and the third compound semiconductor part (33) is a nitride semiconductor.
  • the semiconductor part (3) has a plurality of double heterostructure parts (30) arranged apart from each other in the first direction (D1).
  • Each of the plurality of double heterostructure portions (30) includes a third compound semiconductor portion (33), a first compound semiconductor portion (31), and a second compound semiconductor portion (32) in this order in the first direction (D1). Are lined up.
  • Each of the plurality of double heterostructure portions (30) includes a first heterojunction (35) including a heterojunction (35) of a first compound semiconductor portion (31) and a second compound semiconductor portion (32), and a first A second heterojunction (36) comprising a heterojunction (36) of the compound semiconductor portion (31) and the third compound semiconductor portion (33).
  • a first heterojunction (35) including a heterojunction (35) of a first compound semiconductor portion (31) and a second compound semiconductor portion (32), and a first A second heterojunction (36) comprising a heterojunction (36) of the compound semiconductor portion (31) and the third compound semiconductor portion (33).
  • the semiconductor device (1, 1a, 1b) one of the first electrode (4) and the second electrode (5) constitutes an anode electrode, and the other constitutes a cathode electrode.

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Abstract

本発明の課題は、低抵抗化を図ることが可能な半導体装置を提供することである。半導体装置（１）は、基板（２）と、半導体部（３）と、第１電極（４）及び第２電極（５）と、を備える。基板（２）は、基板（２）の厚さ方向（Ｄ３）において互いに反対側にある第１面（２１）及び第２面（２２）を有する。半導体部（３）は、基板（２）の第１面（２１）上に設けられている。半導体部（３）は、第１化合物半導体部（３１）と第２化合物半導体部（３２）とのヘテロ接合（３５）であって基板（２）の第１面（２１）に沿った第１方向（Ｄ１）に交差するヘテロ接合（３５）を有する。第１電極（４）及び第２電極（５）は、基板（２）の第１面（２１）に沿ってかつヘテロ接合（３５）に沿った第２方向（Ｄ２）において半導体部（３）の第１端面（３０１）及び第２端面（３０２）のそれぞれに配置されており、ヘテロ接合（３５）に電気的に接続されている。

Description

半導体装置
　本発明は、一般に半導体装置に関し、より詳細には、ヘテロ接合を有する半導体装置に関する。
　従来、半導体装置として、ＧａＮ系の化合物半導体材料を用いた電界効果トランジスタ等の窒化物半導体装置が知られている（特許文献１）。
　特許文献１に記載された窒化物半導体装置は、主面の面方位が（０００１）面であるサファイアからなる基板と、アンドープのＧａＮからなる第１の半導体層と、第１の半導体層の上に形成されたアンドープのＡｌ0.15Ｇａ0.85Ｎからなる第２の半導体層と、第２の半導体層の上に部分的に形成されたコントロール領域と、コントロール領域の上に形成されたゲート電極と、第２の半導体層の上に形成されたソース電極及びドレイン電極と、を有している。コントロール領域は、コントロール層と、コンタクト層と、からなる。コントロール層は、第２の半導体層の上に形成されたｐ型Ａｌ0.15Ｇａ0.85Ｎからなる。コンタクト層は、コントロール層の上に形成された高濃度のｐ型ＧａＮからなる。
　トランジスタ、ダイオード等の半導体装置では、オン状態のときの損失が低いのが好ましい。
特開２００７－２０１０９３号公報
　本発明の目的は、低抵抗化を図ることが可能な半導体装置を提供することにある。
　本発明に係る一態様の半導体装置は、基板と、半導体部と、第１電極及び第２電極と、を備える。前記基板は、前記基板の厚さ方向において互いに反対側にある第１面及び第２面を有する。前記半導体部は、前記基板の前記第１面上に設けられている。前記半導体部は、第１化合物半導体部と第２化合物半導体部とのヘテロ接合であって前記基板の前記第１面に沿った第１方向に交差する前記ヘテロ接合を有する。前記第１電極及び前記第２電極は、前記基板の前記第１面に沿ってかつ前記ヘテロ接合に沿った第２方向において前記半導体部の第１端面及び第２端面のそれぞれに配置されている。前記第１電極及び前記第２電極は、前記ヘテロ接合に電気的に接続されている。
　この半導体装置において、前記基板が窒化物半導体基板であり、前記基板の前記第１面がｃ軸に沿った結晶面であるのが好ましい。前記第１方向が前記ｃ軸に沿った方向であるのが好ましい。前記第１化合物半導体部及び前記第２化合物半導体部の各々が窒化物半導体であるのが好ましい。
　この半導体装置において、前記半導体部は、前記ヘテロ接合を複数有するのが好ましい。
　この半導体装置において、前記複数のヘテロ接合が平行であるのが好ましい。
　この半導体装置において、前記半導体部では、前記第２化合物半導体部のバンドギャップエネルギが前記第１化合物半導体部のバンドギャップエネルギよりも大きい。この半導体装置では、前記第１電極と前記第２電極との間で前記第１方向に交差し少なくとも前記第２化合物半導体部を介して前記ヘテロ接合に対向するゲート電極を備えてもよい。
　この半導体装置では、前記第１方向において前記ゲート電極と前記第２化合物半導体部との間に介在し、前記第２化合物半導体部及び前記第１化合物半導体部に空乏層を形成するゲート層を更に備えるのが好ましい。
　上述の半導体装置において、前記半導体部は、前記第１方向において前記第１化合物半導体部における前記第２化合物半導体部側とは反対側に位置する第３化合物半導体部を更に有する。前記半導体部では、前記第２化合物半導体部のバンドギャップエネルギ及び前記第３化合物半導体部のバンドギャップエネルギの各々が前記第１化合物半導体部のバンドギャップエネルギよりも大きい。この半導体装置において、前記基板が窒化物半導体基板であり、前記基板の前記第１面がｃ軸に沿った結晶面であり、前記第１化合物半導体部、前記第２化合物半導体部及び前記第３化合物半導体部の各々が窒化物半導体であるのが好ましい。前記半導体部は、前記第１方向において互いに離れて並んでいる複数のダブルヘテロ構造部を有するのが好ましい。前記複数のダブルヘテロ構造部の各々は、前記第１方向において、前記第３化合物半導体部、前記第１化合物半導体部及び前記第２化合物半導体部がこの順に並んでおり、前記第１化合物半導体部と前記第２化合物半導体部との前記ヘテロ接合からなる第１ヘテロ接合と、前記第１化合物半導体部と前記第３化合物半導体部とのヘテロ接合からなる第２ヘテロ接合と、を有する。前記第１電極と前記第２電極とのうちいずれか一方がアノード電極を構成し、他方がカソード電極を構成してもよい。
図１は、本発明の一実施形態に係る半導体装置の斜視図である。 図２は、同上の半導体装置の平面図である。 図３は、同上の半導体装置を示し、図２のＸ１－Ｘ１線断面図である。 図４は、同上の半導体装置を示し、図２のＸ２－Ｘ２線断面図である。 図５は、同上の半導体装置を示す横断面図である。 図６Ａ～６Ｃは、同上の半導体装置の製造方法を説明するための主要工程断面図である。 図７Ａ～７Ｃは、同上の半導体装置の製造方法を説明するための主要工程断面図である。 図８Ａ～８Ｃは、同上の半導体装置の製造方法を説明するための主要工程横断面図である。 図９は、本発明の一実施形態の変形例１に係る半導体装置の斜視図である。 図１０は、本発明の一実施形態の変形例２に係る半導体装置の斜視図である。
　下記の実施形態等において説明する図１～１０は、模式的な図であり、図中の各構成要素の大きさや厚さそれぞれの比が、必ずしも実際の寸法比を反映しているとは限らない。
　（実施形態）
　以下では、本実施形態の半導体装置１について、図１～５に基づいて説明する。
　半導体装置１は、基板２と、半導体部３と、第１電極４及び第２電極５と、を備える。基板２は、基板２の厚さ方向Ｄ３において互いに反対側にある第１面２１及び第２面２２を有する。半導体部３は、基板２の第１面２１上に設けられている。半導体部３は、第１化合物半導体部３１と第２化合物半導体部３２とのヘテロ接合３５であって基板２の第１面２１に沿った第１方向Ｄ１に交差するヘテロ接合３５を有する。第１電極４及び第２電極５は、基板２の第１面２１に沿ってかつヘテロ接合３５に沿った第２方向Ｄ２において半導体部３の第１端面３０１（図２参照）及び第２端面３０２（図２参照）のそれぞれに配置されている。第１電極４及び第２電極５は、ヘテロ接合３５に電気的に接続されている。
　以上の構成により、半導体装置１は、第１電極４と第２電極５との間の抵抗の低抵抗化を図ることが可能となる。
　本実施形態の半導体装置１は、電界効果トランジスタチップであり、第１電極４及び第２電極５とは別に第３電極６を更に備える。ここにおいて、半導体装置１では、第１電極４、第２電極５及び第３電極６が、それぞれ、ソース電極、ドレイン電極及びゲート電極を構成している。以下では、説明の便宜上、第１電極４、第２電極５及び第３電極６を、それぞれ、ソース電極４、ドレイン電極５及びゲート電極６と称することもある。
　半導体装置１の各構成要素については、以下に、より詳細に説明する。
　半導体装置１の平面視形状は、例えば、正方形状である。「半導体装置１の平面視形状」とは、基板２の厚さ方向Ｄ３の一の方向から見た半導体装置１の外周形状である。半導体装置１の平面視でのチップサイズ（chip size）は、例えば、１ｍｍ□（１ｍｍ×１ｍｍ）であるが、これに限らない。また、半導体装置１の平面視形状は、正方形状に限らず、例えば、長方形状等でもよい。
　基板２は、半導体部３を支持している。基板２は、例えば、単結晶のＧａＮ基板である。したがって、基板２の結晶構造は、六方晶系である。上述の第１方向Ｄ１は、基板２のｃ軸に沿った方向（例えば、基板２のｃ軸に平行な方向）である。基板２のｃ軸は、図２において右向きである。図１の左側には、基板２のｃ軸を表す結晶軸〔０００１〕と、ｍ軸を表す結晶軸〔１－１００〕と、を示してある。単結晶のＧａＮ基板は、半絶縁性ＧａＮ基板であるが、これに限らず、ｎ型ＧａＮ基板でもよい。
　基板２は、上述のように、基板２の厚さ方向Ｄ３において互いに反対側にある第１面２１及び第２面２２を有する。ここにおいて、基板２の第１面２１は、ｍ面である。ｍ面は、例えば、（１－１００）面である。ここにおいて、面方位のミラー指数（Miller Index）に付加された“－”の符号は、当該符号に続く一の指数の反転を意味している。（１－１００）面は、４つの指数を括弧のなかに入れて表記したミラー指数による結晶面である。
　基板２の第１面２１は、ｃ軸に沿った無極性面であればよく、ｍ面に限らず、例えば、ａ面でもよい。ａ面は、例えば、（１１２０）面である。また、基板２の第１面２１は、例えば、ｍ面からのオフ角（以下、「第１オフ角」という）が０°よりも大きく５°以下の結晶面でもよい。ここにおいて、「第１オフ角」とは、ｍ面に対する第１面２１の傾斜角である。したがって、第１オフ角が０°であれば、第１面２１は、ｍ面である。同様に、基板２の第１面２１は、例えば、ａ面からのオフ角（以下、「第２オフ角」という）が０°よりも大きく５°以下の結晶面でもよい。ここにおいて、「第２オフ角」とは、ａ面に対する第１面２１の傾斜角である。したがって、第２オフ角が０°であれば、第１面２１は、ａ面である。基板２の厚さは、例えば、１００μｍ～７００μｍである。
　半導体部３は、基板２の第１面２１上に設けられている。半導体部３は、第１化合物半導体部３１と、第２化合物半導体部３２と、を有する。半導体部３では、第１化合物半導体部３１と第２化合物半導体部３２とが第１方向Ｄ１において並んでいる。また、半導体部３は、第３化合物半導体部３３を更に有する。第３化合物半導体部３３は、第１方向Ｄ１において第１化合物半導体部３１における第２化合物半導体部３２側とは反対側に位置している。また、半導体部３は、第４化合物半導体部３４を更に有する。第４化合物半導体部３４は、基板２の厚さ方向Ｄ３において第１化合物半導体部３１における基板２側とは反対側に位置している。
　半導体部３では、第２化合物半導体部３２、第３化合物半導体部３３及び第４化合物半導体部３４の各々のバンドギャップエネルギが、第１化合物半導体部３１のバンドギャップエネルギよりも大きい。また、半導体部３では、第１方向Ｄ１において第２化合物半導体部３２及び第３化合物半導体部３３の各々の厚さが第１化合物半導体部３１の厚さよりも薄い。また、半導体部３では、基板２の厚さ方向Ｄ３において第４化合物半導体部３４の厚さが、第１化合物半導体部３１の厚さよりも薄い。
　基板２の厚さ方向Ｄ３における第１化合物半導体部３１の厚さは、例えば、１０μｍであるが、これに限らず、例えば５μｍ～２５μｍ程度であるのが好ましい。また、第１方向Ｄ１における第１化合物半導体部３１の厚さは、例えば、８μｍである。また、第１方向Ｄ１における第２化合物半導体部３２及び第３化合物半導体部３３の各々の厚さは、例えば、２０ｎｍである。基板２の厚さ方向Ｄ３における第４化合物半導体部３４の厚さは、例えば、２０ｎｍである。
　第１化合物半導体部３１、第２化合物半導体部３２、第３化合物半導体部３３及び第４化合物半導体部３４の各々は、III－Ｖ族化合物半導体（ここでは、窒化物半導体）である。より詳細には、第１化合物半導体部３１が、アンドープのＧａＮ結晶であり、第２化合物半導体部３２、第３化合物半導体部３３及び第４化合物半導体部３４の各々が、アンドープのＡｌＧａＮ結晶である。半導体部３では、第２化合物半導体部３２の組成比と第３化合物半導体部３３の組成比と第４化合物半導体部３４の組成比とが同じであるが、これに限らず、異なっていてもよい。組成比は、例えば、ＥＤＸ法（Energy Dispersive X-ray Spectroscopy）による組成分析で求めた値である。組成比の相対的な大小関係を議論する上では、組成比は、ＥＤＸ法に限らず、例えば、オージェ電子分光法（Auger Electron Spectroscopy）による組成分析で求めた値でもよい。
　半導体部３は、第１化合物半導体部３１と第２化合物半導体部３２とのヘテロ接合３５（以下、「第１ヘテロ接合３５」ともいう）を有する。第１ヘテロ接合３５は、基板２の第１面２１に沿った第１方向Ｄ１に交差（本実施形態では、直交）する。また、半導体部３は、第１化合物半導体部３１と第３化合物半導体部３３とのヘテロ接合３６（以下、「第２ヘテロ接合３６」ともいう）を有する。第２ヘテロ接合３６は、基板２の第１面２１に沿った第１方向Ｄ１に交差（本実施形態では、直交）する。第１ヘテロ接合３５及び第２ヘテロ接合３６の各々は、第１方向Ｄ１に直交する（つまり、第１ヘテロ接合３５及び第２ヘテロ接合３６の各々と第１方向Ｄ１とのなす角度が９０°である）場合に限らない。第１ヘテロ接合３５及び第２ヘテロ接合３６の各々は、例えば、第１方向Ｄ１に８０°～１００°の範囲で交差してもよい。
　第１化合物半導体部３１は、基板２の第１面２１上に直接形成されている。第１化合物半導体部３１は、第１方向Ｄ１において互いに反対側にある第１表面３１１及び第２表面３１２と、基板２の厚さ方向Ｄ３において基板２側とは反対側の第３表面３１３と、を有する。第１表面３１１は、第１化合物半導体部３１のIII族極性面（本実施形態では、Ｇａ極性面）である。Ｇａ極性面（＋ｃ面）は、（０００１）面である。第１表面３１１は、III族極性面に限らず、III族極性面に対して１°～１０°程度傾いた結晶面でもよい。第２表面３１２は、第１化合物半導体部３１のＶ族極性面（本実施形態では、Ｎ極性面）である。Ｎ極性面（－ｃ面）は、（０００－１）面である。第２表面３１２は、Ｖ族極性面に限らず、Ｖ族極性面に対して１°～１０°程度傾いた結晶面でもよい。第３表面３１３は、第１化合物半導体部３１の無極性面（本実施形態では、ｍ面）である。第３表面３１３は、ｍ面に限らず、例えば、ａ面でもよい。また、第３表面３１３は、ｍ面からのオフ角（「第３オフ角」）が０°よりも大きく５°以下の結晶面でもよい。また、第３表面３１３は、ａ面からのオフ角（「第４オフ角」）が０°よりも大きく５°以下の結晶面でもよい。
　半導体部３では、第１化合物半導体部３１の第１表面３１１を含むように第１ヘテロ接合３５が形成されている。また、半導体部３では、第１化合物半導体部３１の第２表面３１２を含むように第２ヘテロ接合３６が形成されている。
　半導体部３では、第１方向Ｄ１に交差する第１ヘテロ接合３５の近傍に、窒化物半導体（ここでは、第２化合物半導体部３２を構成するアンドープのＡｌＧａＮ結晶）の自発分極及びピエゾ分極によって、２次元電子ガス（two-dimensional electron gas）３７が発生している。言い換えれば、半導体部３では、第１化合物半導体部３１と第２化合物半導体部３２とのヘテロ接合３５が、２次元電子ガス３７を発生させる。２次元電子ガス３７を含む領域（以下、「２次元電子ガス層」ともいう）は、ｎチャネル層（電子伝導層）として機能することが可能である。また、半導体部３では、窒化物半導体（ここでは、第３化合物半導体部３３を構成するアンドープのＡｌＧａＮ結晶）の自発分極及びピエゾ分極によって、第１方向Ｄ１に交差する第２ヘテロ接合３６の近傍に、２次元正孔ガス（two-dimensional hole gas）３８が発生している。２次元正孔ガス３８を含む領域（以下、「２次元正孔ガス層」ともいう）は、ｐチャネル層（正孔伝導層）として機能することが可能である。２次元電子ガス３７及び２次元正孔ガス３８の各々は、基板２と電気的に絶縁されている。
　半導体部３は、第１方向Ｄ１において互いに離れて並んでいる複数（例えば、１０００個）のダブルヘテロ構造部３０を有するのが好ましい。複数のダブルヘテロ構造部３０の各々は、第１方向Ｄ１において、第３化合物半導体部３３、第１化合物半導体部３１及び第２化合物半導体部３２がこの順に並んでいる。半導体部３では、複数のダブルヘテロ構造部３０の各々が、第４化合物半導体部３４を有する。半導体部３は、第１化合物半導体部３１、第２化合物半導体部３２、第３化合物半導体部３３及び第４化合物半導体部３４の各々を複数有する。
　複数のダブルヘテロ構造部３０の各々は、上述の第１ヘテロ接合３５と、第２ヘテロ接合３６と、を有する。これにより、半導体部３は、第１ヘテロ接合３５を複数（例えば、１０００個）有し、かつ、第２ヘテロ接合３６を複数（例えば、１０００個）有する。ここにおいて、半導体部３では、複数の第１ヘテロ接合３５が平行であり、かつ、複数の第２ヘテロ接合３６が平行である。半導体装置１では、複数の第１ヘテロ接合３５が第１方向Ｄ１において略等間隔で並んでいる。半導体装置１では、第１方向Ｄ１において隣り合う第１ヘテロ接合３５間の距離が、例えば１０μｍである。また、半導体装置１では、第１方向Ｄ１において隣り合う第２ヘテロ接合３６間の距離が、例えば１０μｍである。
　半導体部３は、例えば、エピタキシャル成長技術、フォトリソグラフィ技術及びエッチング技術等を利用して形成されている。
　第１化合物半導体部３１は、例えば、エピタキシャル成長法等を利用して形成することができる。この場合のエピタキシャル成長法は、例えば、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）である。エピタキシャル成長法は、ＭＯＶＰＥに限らず、例えば、ＨＶＰＥ（Hydride Vapor Phase Epitaxy）、ＭＢＥ（Molecular Beam Epitaxy）等を採用してもよい。第２化合物半導体部３２、第３化合物半導体部３３及び第４化合物半導体部３４は、例えば、エピタキシャル成長法等を利用して形成することができる。この場合のエピタキシャル成長法は、ＭＯＶＰＥを採用するのが好ましい。アンドープのＧａＮ結晶及びアンドープのＡｌＧａＮ結晶は、それぞれの成長時に不可避的に混入されるＭｇ、Ｈ、Ｓｉ、Ｃ、Ｏ等の不純物が存在してもよい。
　半導体装置１は、上述のように、第１電極４（ソース電極４）、第２電極５（ドレイン電極５）及び第３電極６（ゲート電極６）を備える。
　ソース電極４及びドレイン電極５は、基板２の第１面２１に沿ってかつ第１ヘテロ接合３５に沿った第２方向Ｄ２において半導体部３の第１端面３０１及び第２端面３０２のそれぞれに配置されている。第１電極４及び第２電極５は、第１ヘテロ接合３５に電気的に接続されている。より詳細には、第１電極４及び第２電極５は、複数の第１ヘテロ接合３５に電気的に接続されている。また、第１電極４及び第２電極５は、複数の第２ヘテロ接合３６に電気的に接続されている。第１電極４及び第２電極５の各々は、複数の第１ヘテロ接合３５及び複数の第２ヘテロ接合３６それぞれとオーミック接触（Ohmic Contact）が得られるように形成されている。
　ゲート層７は、半導体部３に空乏層８（図４及び５参照）を発現させてノーマリオフの電界トランジスタを実現するための層である。ゲート層７は、第２方向Ｄ２において第１電極４及び第２電極５それぞれから離れている。ゲート層７は、第１方向Ｄ１においてゲート電極６とダブルヘテロ構造部３０との間に介在する。ゲート層７は、半導体装置１において、ゲート電極６とソース電極４との間に電圧が印加されておらず、ドレイン電極５とソース電極４との間に電圧が印加されていないときに、半導体部３に空乏層８を形成する。
　本実施形態の半導体装置１では、第２方向Ｄ２におけるゲート層７とソース電極４との距離は、第２方向Ｄ２におけるゲート層７とドレイン電極５との距離よりも短い。ゲート層７は、第２方向Ｄ２に直交する断面で見ると、半導体部３の表面に沿って形成されている。要するに、ゲート層７は、複数のダブルヘテロ構造部３０に跨って形成されている。ここにおいて、ゲート層７は、第２方向Ｄ２に直交する面内において蛇行した形状である。ゲート層７は、例えば、ｐ型金属酸化物半導体層である。ここにおいて、ｐ型金属酸化物半導体層は、ＮｉＯ層である。ＮｉＯ層は、例えば、リチウム、ナトリウム、カリウム、ルビジウム及びセシウムの群から選ばれる少なくとも１種のアルカリ金属を不純物として含んでいてもよい。また、ＮｉＯ層は、例えば、不純物として添加されたときに一価となる銀、銅等の遷移金属を含んでいてもよい。第１方向Ｄ１におけるゲート層７の厚さは、例えば、１００ｎｍである。
　ゲート電極６は、ゲート層７上に形成されている。要するに、ゲート電極６は、ゲート層７の表面に沿って形成されている。ゲート電極６は、第２方向Ｄ２に直交する断面で見ると、ゲート層７を介して半導体部３の表面に沿って形成されている。ゲート電極６は、ゲート層７を介して、複数のダブルヘテロ構造部３０に跨って形成されている。ここにおいて、ゲート電極６は、第２方向Ｄ２に直交する面内において蛇行した形状である。
　半導体装置１では、基板２の厚さ方向Ｄ３においてソース電極４、ドレイン電極５及びゲート電極６と基板２との間に、半導体部３の一部が介在しているが、基板２が半絶縁性ＧａＮ基板なので、第１電極４、第２電極５及び第３電極６それぞれの少なくとも一部が、例えば基板２上に直接形成されていてもよい。ただし、基板２がｎ型ＧａＮ基板の場合には、ソース電極４、ドレイン電極５及びゲート電極６を互いに絶縁分離するために、基板２の厚さ方向Ｄ３においてソース電極４、ドレイン電極５及びゲート電極６と基板２との間に、半導体部３の一部が介在しているのが好ましい。
　半導体装置１を構成する電界効果トランジスタチップは、電界効果トランジスタ部１０と、基板２と、を備える。ここにおいて、電界効果トランジスタ部１０は、半導体部３、ソース電極４、ドレイン電極５、ゲート電極６及びゲート層７を含む。
　半導体装置１では、ゲート電極６とドレイン電極５との間の距離であるゲート－ドレイン間距離Ｌgd（図２参照）によって半導体装置１の耐圧を決めることができる。また、半導体装置１では、ドレイン電極５とソース電極４との間の距離であるドレイン－ソース間距離Ｌdsによって抵抗（オン抵抗）を決めることができる。オン抵抗は、ドレイン－ソース間距離Ｌdsだけでなく、基板２の厚さ方向Ｄ３に沿った方向における第１ヘテロ接合３５の長さ等にも依存する。
　以上説明した本実施形態の半導体装置１は、基板２と、半導体部３と、第１電極４及び第２電極５と、を備える。基板２は、基板２の厚さ方向Ｄ３において互いに反対側にある第１面２１及び第２面２２を有する。半導体部３は、基板２の第１面２１上に設けられている。半導体部３は、第１化合物半導体部３１と第２化合物半導体部３２とのヘテロ接合３５であって基板２の第１面２１に沿った第１方向Ｄ１に交差するヘテロ接合３５を有する。第１電極４及び第２電極５は、基板２の第１面２１に沿ってかつヘテロ接合３５に沿った第２方向Ｄ２において半導体部３の第１端面３０１及び第２端面３０２のそれぞれに配置されており、ヘテロ接合３５に電気的に接続されている。
　以上の構成により、半導体装置１は、第１電極４と第２電極５との間の抵抗の低抵抗化を図ることが可能となる。
　また、半導体装置１では、基板２が窒化物半導体基板であり、基板２の第１面２１がｃ軸に沿った結晶面である。半導体装置１では、第１化合物半導体部３１及び第２化合物半導体部３２の各々が窒化物半導体である。これにより、半導体装置１では、高耐圧化及び低抵抗化を図ることが可能となる。
　半導体装置１では、基板２の厚さ方向Ｄ３における第１ヘテロ接合３５の長さを長くするほど半導体装置１のＲonＡ（単位面積当たりのオン抵抗であり、単位は例えばΩ・ｃｍ2）の低抵抗化を図れる。ここにおいて、「ＲonＡ」は、Ｒon（オン抵抗であり、単位はΩ）と電界効果トランジスタ部１０の面積（平面視における電界効果トランジスタチップのチップ面積であり、例えば、１ｃｍ×１ｃｍ＝１ｃｍ2）との積である。
　また、半導体装置１では、第１ヘテロ接合３５の数が多いほど低抵抗化を図れるので、第１方向Ｄ１において隣り合う第１ヘテロ接合３５間の距離を短くして第１ヘテロ接合３５の数を増やすことにより、半導体装置１のＲonＡの低抵抗化を図ることが可能となる。要するに、半導体装置１では、高耐圧化を図りつつＲonＡの低抵抗化を図ることが可能となる。
　以下では、半導体装置１の製造方法の一例について図６Ａ～８Ｃに基づいて簡単に説明する。
　半導体装置１の製造方法では、まず、複数の半導体装置１それぞれの基板２の元になるウェハ２０（図６Ａ参照）を準備する。ウェハ２０は、例えば、ＧａＮウェハである。ウェハ２０は、その厚さ方向において互いに反対側にある第１面２０１及び第２面２０２を有する。
　半導体装置１の製造方法では、ウェハ２０を準備した後、第１工程～第６工程を順次行う。
　第１工程では、ウェハ２０の前処理を行ってから、ウェハ２０をエピタキシャル成長装置に導入し、その後、ウェハ２０の第１面２０１上に第１化合物半導体部３１の元になる第１化合物半導体層３１０（ここでは、アンドープのＧａＮ層）をエピタキシャル成長法により積層（エピタキシャル成長）する（図６Ａ参照）。ウェハ２０の第１面２０１は、基板２の第１面２１に相当する表面である。エピタキシャル成長装置としてＭＯＶＰＥ装置を採用する場合、Ｇａの原料ガスとしては、例えば、トリメチルガリウム（ＴＭＧａ）を採用する。また、Ｎの原料ガスとしては、ＮＨ3を採用する。各原料ガスそれぞれのキャリアガスとしては、例えば、Ｈ2ガス、Ｎ2ガス、Ｈ2ガスとＮ2ガスとの混合ガス等を採用する。第１化合物半導体層３１０の成長条件については、基板温度、Ｖ／III比、各原料ガスの供給量、成長圧力等を適宜設定すればよい。「基板温度」とは、ウェハ２０の温度を意味する。エピタキシャル成長装置としてＭＯＶＰＥ装置を採用する場合、「基板温度」は、例えば、ウェハ２０を支持するサセプタ（susceptor）の温度を代用することができる。例えば、基板温度は、熱電対により測定したサセプタの温度を代用することができる。「Ｖ／III比」とは、III族元素の原料ガスのモル供給量［μmol/min］に対するＶ族元素の原料ガスのモル供給量［μmol/min］の比である。「成長圧力」とは、各原料ガス及び各キャリアガスをＭＯＶＰＥ装置の反応炉内に供給している状態における反応炉内の圧力である。
　第１工程では、第１化合物半導体層３１０をエピタキシャル成長した後、ウェハ２０と第１化合物半導体層３１０とを含むウェハ２０Ａをエピタキシャル成長装置から取り出す。
　第２工程では、フォトリソグラフィ技術及びエッチング技術等を利用して第１化合物半導体層３１０をパターニングする（図６Ｂ参照）。より詳細には、第２工程では、ウェハ２０Ａにおいて第１化合物半導体層３１０の表面から複数のトレンチ３３０を形成することによって、ウェハ２０とパターニングされた第１化合物半導体層３１０とを含むウェハ２０Ｂを得る。複数のトレンチ３３０は、第１方向Ｄ１において並んでいる。トレンチ３３０の深さは、例えば、基板２の厚さ方向Ｄ３における第１ヘテロ接合３５の設計長さと同じ値である。ウェハ２０Ａでは、ウェハ２０が半絶縁性ＧａＮウェハの場合、トレンチ３３０の深さがウェハ２０に達する深さでもよいが、ウェハ２０がｎ型ＧａＮウェハの場合、トレンチ３３０の底面とウェハ２０の第１面２０１との間に第１化合物半導体層３１０の一部が介在しているのが好ましい。これにより、ウェハ２０がｎ型ＧａＮウェハの場合でも、半導体装置１において半導体部３の２次元電子ガス３７及び２次元正孔ガス３８の各々と基板２とが電気的に絶縁される。複数のトレンチ３３０を形成する工程でのエッチング装置としては、例えば、ＩＣＰ（Inductive Coupled Plasma）型のドライエッチング装置を用いる。エッチングガスとしては、例えば、Ｃｌ2ガス、ＳＦ6ガス等を用いる。
　第３工程では、ウェハ２０Ｂをエピタキシャル成長装置に導入し、その後、第２化合物半導体層３２０（ここでは、アンドープのＡｌＧａＮ層）を、第１化合物半導体層３１０を覆うようにウェハ２０Ｂ上にエピタキシャル成長法により積層（エピタキシャル成長）する（図６Ｃ参照）。これにより、ウェハ２０とパターニングされた第１化合物半導体層３１０と第２化合物半導体層３２０とを含むウェハ２０Ｃを得る。第２化合物半導体層３２０は、第２化合物半導体部３２と第３化合物半導体部３３と第４化合物半導体部３４とを含む。エピタキシャル成長装置としてＭＯＶＰＥ装置を採用する場合、Ａｌの原料ガスとしては、例えば、トリメチルアルミニウム（ＴＭＡｌ）を採用する。また、Ｇａの原料ガスとしては、例えば、トリメチルガリウム（ＴＭＧａ）を採用する。また、Ｎの原料ガスとしては、ＮＨ3を採用する。各原料ガスそれぞれのキャリアガスとしては、例えば、Ｈ2ガス、Ｎ2ガス、Ｈ2ガスとＮ2ガスとの混合ガス等を採用する。第３工程では、第２化合物半導体層３２０をエピタキシャル成長した後、第２化合物半導体層３２０を含むウェハ２０Ｃをエピタキシャル成長装置から取り出す。
　第４工程では、リソグラフィ技術及びエッチング技術等を利用して第２化合物半導体層３２０及び第１化合物半導体層３１０をパターニングする（図７Ａ及び８Ａ参照）。これにより、第４工程では、第１端面３０１及び第２端面３０２を有する半導体部３が形成される。これにより、ウェハ２０と半導体部３とを含むウェハ２０Ｄを得る。
　第５工程では、第１電極４及び第２電極５を形成する（図７Ｂ及び８Ｂ参照）。より詳細には、第５工程では、薄膜形成技術等を利用して第１電極４及び第２電極５の元になる所定パターンの金属層を形成し、オーミック接触を得るための熱処理であるシンタ（sinter）を行う。これにより、第５工程では、第１ヘテロ接合３５及び第２ヘテロ接合３６に電気的に接続された第１電極４及び第２電極５を形成する。これにより、ウェハ２０と半導体部３と第１電極４及び第２電極５とを含むウェハ２０Ｅを得る。
　第６工程では、ゲート層７及びゲート電極６を形成する（図７Ｃ及び８Ｃ参照）。ゲート層７がＮｉＯ層の場合、例えば、ＡＬＤ（Atomic Layer Deposition）等によってゲート層７を形成すればよい。また、第６工程では、例えば、ゲート電極６の元になるＰｄ膜とＡｕ膜との積層膜又はＮｉ膜とＡｕ膜との積層膜を所定パターンに形成する。これにより、ウェハ２０と半導体部３と第１電極４及び第２電極５とゲート層７とゲート電極６とを含むウェハ２０Ｆを得る。ここにおいて、ウェハ２０Ｆには、複数の半導体装置１が形成されている。要するに、半導体装置１の製造方法では、第１工程～第６工程を行うことによって、半導体装置１が複数形成されたウェハ２０Ｆを得ることができる。
　半導体装置１の製造方法では、ウェハ２０Ｆを例えばダイシングソー（Dicing Saw）等によって切断することで、１枚のウェハ２０Ｆから複数の半導体装置１を得ることができる。半導体装置１の製造方法では、ウェハ２０Ｆを切断する前に、ウェハ２０の厚さを基板２の所望の厚さとするようにウェハ２０を第１面２０１とは反対の第２面２０２側から研磨してもよい。
　上記の実施形態は、本発明の様々な実施形態の一つに過ぎない。上記の実施形態は、本発明の目的を達成できれば、設計等に応じて種々の変更が可能である。
　図９Ａ及び９Ｂは、実施形態の変形例１の半導体装置１ａの断面図である。変形例１の半導体装置１ａに関し、実施形態の半導体装置１と同様の構成要素には実施形態の半導体装置１と同一の符号を付して説明を省略する。
　変形例１の半導体装置１ａでは、第１方向Ｄ１に直交する平面と第２ヘテロ接合３６とのなす角度を１０°よりも更に大きくすることで、第２ヘテロ接合３６の近傍における２次元正孔ガス３８（図１参照）の発生は抑制されるが、半導体装置１ａの製造時のドライエッチングのエッチング条件（上記第２工程でのドライエッチングのエッチング条件）等の製造上の条件的な制約を緩和できる。ここにおいて、半導体装置１ａでは、第１化合物半導体部３１の第２表面３１２を、第１方向Ｄ１に直交する平面に対して１０°よりも更に傾斜させた傾斜面としている。
　変形例１の半導体装置１を構成する電界効果トランジスタチップは、電界効果トランジスタ部１０ａを備える。ここにおいて、電界効果トランジスタ部１０ａは、実施形態１の半導体装置１における電界効果トランジスタ部１０と同様、半導体部３、ソース電極４、ドレイン電極５、ゲート電極６及びゲート層７を含む。
　図１０は、実施形態の変形例２の半導体装置１ｂの断面図である。変形例２の半導体装置１ｂに関し、実施形態の半導体装置１と同様の構成要素には実施形態の半導体装置１と同一の符号を付して説明を省略する。
　変形例２の半導体装置１ｂは、ダイオードチップである。このため、実施形態の半導体装置１におけるゲート電極６及びゲート層７を備えていない。変形例２の半導体装置１ｂでは、実施形態の半導体装置１と同様、複数のダブルヘテロ構造部３０が第１方向Ｄ１において並んでいるので、第１方向Ｄ１においてアンドープのＡｌＧａＮ結晶とアンドープのＧａＮ結晶とが交互に並んでいる。これにより、変形例２の半導体装置１ｂでは、半導体部３が、第１方向Ｄ１において複数の２次元電子ガス層と複数の２次元正孔ガス層とが交互に並んでいる。第１電極４と第２電極５とのうちいずれか一方がアノード電極を構成し、他方がカソード電極を構成している。半導体装置１ｂは、第１電極４と第２電極５との間に電圧を印加されたときに第１電極４と第２電極５とのうち相対的に高電位となるほうが、アノード電極を構成し、相対的に低電位となるほうがカソード電極を構成する。また、上述の説明から分かるように、半導体装置１ｂでは、半導体装置１ｂを構成するダイオードチップは、ダイオード部１０ｂと、基板２と、を備える。ダイオード部１０ｂは、半導体部３と、第１電極４及び第２電極５と、を含むマルチチャネルダイオードである。
　上記の実施形態は、本発明の目的を達成できれば、変形例１、２以外にも、設計等に応じて種々の変更が可能である。
　例えば、基板２は、ＧａＮ基板に限らず、例えば、ＡｌＮ基板等でもよい。
　また、複数のダブルヘテロ構造部３０は、必ずしも等間隔で並んでいる必要はない。
　また、ゲート層７は、ＮｉＯ層に限らず、例えば、ｐ型ＡｌＧａＮ層でもよい。ｐ型ＡｌＧａＮ層は、その成長時にＭｇがドーピングされており、Ｍｇを含有している。ゲート層７として例えばｐ型ＡｌＧａＮ層を採用する場合、ゲート電極６がゲート層７にオーミック接触している必要がある。
　また、実施形態の半導体装置１及び変形例１の半導体装置１ａでは、ゲート層７を備えているが、ゲート層７は、必須の構成要素ではない。ゲート層７を備えていない場合には、ゲート電極６を第１方向Ｄ１において第２化合物半導体部３２に直接接触するように配置すればよい。実施形態の半導体装置１及び変形例１の半導体装置１ａの各々は、ゲート層７を備えていない場合、ノーマリオン型の電界効果トランジスタを実現することが可能となる。
　また、実施形態の半導体装置１及び変形例１の半導体装置１ａの各々は、第１電極４に電気的に接続された第１パッド電極と、第２電極５に電気的に接続された第２パッド電極と、第３電極６に電気的に接続された第３パッド電極と、を更に備えていてもよい。第１パッド電極、第２パッド電極及び第３パッド電極は、外部接続用の電極である。
　また、実施形態の半導体装置１は、電界効果トランジスタ部１０と変形例２のダイオード部１０ｂとが１チップに集積化されていてもよい。要するに、半導体装置１は、電界効果トランジスタ部１０とダイオード部１０ｂとが１つの基板２の第１面２１上で集積化されたチップでもよい。
　また、実施形態の半導体装置１及び変形例１の半導体装置１ａの各々は、電界効果トランジスタ部１０を２つ備え、この２つの電界効果トランジスタ部１０のソース電極４同士を電気的に接続することで２つの電界効果トランジスタ部１０が逆直列に接続されていてもよい。
　また、半導体部３では、第１化合物半導体部３１と第２化合物半導体部３２とのヘテロ接合３５が、２次元電子ガス３７を発生させることができればよく、第１化合物半導体部３１、第２化合物半導体部３２、第３化合物半導体部３３及び第４化合物半導体部３４は、窒化物半導体に限らず、他のIII－Ｖ族化合物半導体でもよい。例えば、半導体装置１では、第１化合物半導体部３１がアンドープのＧａＡｓ結晶であり、第２化合物半導体部３２、第３化合物半導体部３３及び第４化合物半導体部３４がＳｉドープのＡｌＧａＡｓ結晶でもよい。この場合、基板２は、例えば、半絶縁性ＧａＡｓ基板であるのが好ましい。
　（まとめ）
　以上説明した実施形態等から以下の態様が開示されている。
　第１の態様に係る半導体装置（１、１ａ、１ｂ）は、基板（２）と、半導体部（３）と、第１電極（４）及び第２電極（５）と、を備える。基板（２）は、基板（２）の厚さ方向（Ｄ３）において互いに反対側にある第１面（２１）及び第２面（２２）を有する。半導体部（３）は、基板（２）の第１面（２１）上に設けられている。半導体部（３）は、第１化合物半導体部（３１）と第２化合物半導体部（３２）とのヘテロ接合（３５）であって基板（２）の第１面（２１）に沿った第１方向（Ｄ１）に交差するヘテロ接合（３５）を有する。第１電極（４）及び第２電極（５）は、基板（２）の第１面（２１）に沿ってかつヘテロ接合（３５）に沿った第２方向（Ｄ２）において半導体部（３）の第１端面（３０１）及び第２端面（３０２）のそれぞれに配置されている。第１電極（４）及び第２電極（５）は、ヘテロ接合（３５）に電気的に接続されている。
　以上の構成により、半導体装置（１、１ａ、１ｂ）は、低抵抗化を図ることが可能となる。これにより、半導体装置（１、１ａ、１ｂ）は、低損失化を図ることが可能となる。
　第２の態様に係る半導体装置（１、１ａ、１ｂ）では、第１の態様において、基板（２）が窒化物半導体基板であり、基板（２）の第１面（２１）がｃ軸に沿った結晶面である。第１方向Ｄ１が基板（２）のｃ軸に沿った方向である。第１化合物半導体部（３１）及び第２化合物半導体部（３２）の各々が窒化物半導体である。これにより、半導体装置（１、１ａ、１ｂ）では、高耐圧化及び低抵抗化を図ることが可能となる。
　第３の態様に係る半導体装置（１、１ａ、１ｂ）では、第１又は２の態様において、半導体部（３）は、ヘテロ接合（３５）を複数有する。これにより、半導体装置（１、１ａ、１ｂ）では、高耐圧化及び低抵抗化を図ることが可能となる。
　第４の態様に係る半導体装置（１、１ａ、１ｂ）は、第３の態様において、複数のヘテロ接合（３５）が平行である。これにより、半導体装置（１、１ａ、１ｂ）では、低抵抗化を図ることが可能となる。
　第５の態様に係る半導体装置（１、１ａ）では、第１乃至４のいずれか一つの態様において、半導体部（３）では、第２化合物半導体部（３２）のバンドギャップエネルギが第１化合物半導体部（３１）のバンドギャップエネルギよりも大きい。半導体装置（１、１ａ）は、ゲート電極（６）を備える。ゲート電極（６）は、第１電極（４）と第２電極（５）との間で第１方向（Ｄ１）に交差する。ゲート電極（６）は、少なくとも第２化合物半導体部（３２）を介してヘテロ接合（３５）に対向する。これにより、半導体装置（１、１ａ）は、オン抵抗の低抵抗化を図ることが可能となる。
　第６の態様に係る半導体装置（１、１ａ）は、第５の態様において、ゲート層（７）を更に備える。ゲート層（７）は、第１方向（Ｄ１）においてゲート電極（６）と第２化合物半導体部（３２）との間に介在する。ゲート層（７）は、第２化合物半導体部（３２）及び第１化合物半導体部（３１）に空乏層（８）を形成する。これにより、半導体装置（１、１ａ）では、ノーマリオフ型の電界効果トランジスタを実現することが可能となる。
　第７の態様に係る半導体装置（１、１ａ、１ｂ）では、第１の態様において、半導体部（３）は、第３化合物半導体部（３３）を更に有する。第３化合物半導体部（３３）は、第１方向（Ｄ１）において第１化合物半導体部（３１）における第２化合物半導体部（３２）側とは反対側に位置する。半導体部（３）では、第２化合物半導体部（３２）のバンドギャップエネルギ及び第３化合物半導体部（３３）のバンドギャップエネルギの各々が第１化合物半導体部（３１）のバンドギャップエネルギよりも大きい。半導体装置（１、１ａ、１ｂ）では、基板（２）が窒化物半導体基板であり、基板（２）の第１面（２１）がｃ軸に沿った結晶面である。半導体装置（１、１ａ、１ｂ）では、第１化合物半導体部（３１）、第２化合物半導体部（３２）及び第３化合物半導体部（３３）の各々が窒化物半導体である。半導体部（３）は、第１方向（Ｄ１）において互いに離れて並んでいる複数のダブルヘテロ構造部（３０）を有する。複数のダブルヘテロ構造部（３０）の各々は、第１方向（Ｄ１）において、第３化合物半導体部（３３）、第１化合物半導体部（３１）及び第２化合物半導体部（３２）がこの順に並んでいる。複数のダブルヘテロ構造部（３０）の各々は、第１化合物半導体部（３１）と第２化合物半導体部（３２）とのヘテロ接合（３５）からなる第１ヘテロ接合（３５）と、第１化合物半導体部（３１）と第３化合物半導体部（３３）とのヘテロ接合（３６）からなる第２ヘテロ接合（３６）と、を有する。半導体装置（１、１ａ、１ｂ）では、第１電極（４）と第２電極（５）とのうちいずれか一方がアノード電極を構成し、他方がカソード電極を構成する。これにより、半導体装置（１、１ａ、１ｂ）では、高耐圧化を図りつつ低抵抗化を図ることが可能となる。
　１、１ａ、１ｂ　半導体装置
　２　基板
　２１　第１面
　２２　第２面
　３　半導体部
　３０　ダブルヘテロ構造部
　３１　第１化合物半導体部
　３２　第２化合物半導体部
　３３　第３化合物半導体部
　３５　ヘテロ接合（第１ヘテロ接合）
　３６　ヘテロ接合（第２ヘテロ接合）
　３０１　第１端面
　３０２　第２端面
　４　第１電極
　５　第２電極
　６　第３電極
　７　ゲート層
　８　空乏層
　Ｄ１　第１方向
　Ｄ２　第２方向
　Ｄ３　厚さ方向

Claims (7)

  1. 　厚さ方向において互いに反対側にある第１面及び第２面を有する基板と、
    　前記基板の前記第１面上に設けられており、第１化合物半導体部と第２化合物半導体部とのヘテロ接合であって前記基板の前記第１面に沿った第１方向に交差する前記ヘテロ接合を有する半導体部と、
    　前記基板の前記第１面に沿ってかつ前記ヘテロ接合に沿った第２方向において前記半導体部の第１端面及び第２端面のそれぞれに配置されており、前記ヘテロ接合に電気的に接続されている第１電極及び第２電極と、を備える
    　ことを特徴とする半導体装置。
  2. 　前記基板が窒化物半導体基板であり、
    　前記基板の前記第１面がｃ軸に沿った結晶面であり、
    　前記第１方向が前記ｃ軸に沿った方向であり、
    　前記第１化合物半導体部及び前記第２化合物半導体部の各々が窒化物半導体である
    　ことを特徴とする請求項１記載の半導体装置。
  3. 　前記半導体部は、前記ヘテロ接合を複数有する
    　ことを特徴とする請求項１又は２記載の半導体装置。
  4. 　前記複数のヘテロ接合が平行である
    　ことを特徴とする請求項３記載の半導体装置。
  5. 　前記半導体部では、前記第２化合物半導体部のバンドギャップエネルギが前記第１化合物半導体部のバンドギャップエネルギよりも大きく、
    　前記第１電極と前記第２電極との間で前記第１方向に交差し少なくとも前記第２化合物半導体部を介して前記ヘテロ接合に対向するゲート電極を備える
    　ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 　前記第１方向において前記ゲート電極と前記第２化合物半導体部との間に介在し、前記第２化合物半導体部及び前記第１化合物半導体部に空乏層を形成するゲート層を更に備える
    　ことを特徴とする請求項５記載の半導体装置。
  7. 　前記半導体部は、前記第１方向において前記第１化合物半導体部における前記第２化合物半導体部側とは反対側に位置する第３化合物半導体部を更に有し、
    　前記半導体部では、前記第２化合物半導体部のバンドギャップエネルギ及び前記第３化合物半導体部のバンドギャップエネルギの各々が前記第１化合物半導体部のバンドギャップエネルギよりも大きく、
    　前記基板が窒化物半導体基板であり、
    　前記基板の前記第１面がｃ軸に沿った結晶面であり、
    　前記第１化合物半導体部、前記第２化合物半導体部及び前記第３化合物半導体部の各々が窒化物半導体であり、
    　前記半導体部は、前記第１方向において互いに離れて並んでいる複数のダブルヘテロ構造部を有し、
    　前記複数のダブルヘテロ構造部の各々は、前記第１方向において、前記第３化合物半導体部、前記第１化合物半導体部及び前記第２化合物半導体部がこの順に並んでおり、前記第１化合物半導体部と前記第２化合物半導体部との前記ヘテロ接合からなる第１ヘテロ接合と、前記第１化合物半導体部と前記第３化合物半導体部とのヘテロ接合からなる第２ヘテロ接合と、を有し、
    　前記第１電極と前記第２電極とのうちいずれか一方がアノード電極を構成し、他方がカソード電極を構成する
    　ことを特徴とする請求項１記載の半導体装置。
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