JPH0338824A - 半導体細線の製造方法 - Google Patents
半導体細線の製造方法Info
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- JPH0338824A JPH0338824A JP17290889A JP17290889A JPH0338824A JP H0338824 A JPH0338824 A JP H0338824A JP 17290889 A JP17290889 A JP 17290889A JP 17290889 A JP17290889 A JP 17290889A JP H0338824 A JPH0338824 A JP H0338824A
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Landscapes
- Drying Of Semiconductors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体細線の製造方法に関する。
幅ｏ、ｉミクロン以下の半導体量子細線は、電子の一次
元的な挙動により移動度の増加がみられ、マイクロ波等
の超高速デバイスに応用されている。
元的な挙動により移動度の増加がみられ、マイクロ波等
の超高速デバイスに応用されている。
量子細線は通常１０００Å以下の直径が必要とされ、し
かも電子の散乱が小さくなければならない。そのために
は半導体から不純物や結晶欠陥をできるだけ取り除き、
また細線の表面を平坦にしなければならない。
かも電子の散乱が小さくなければならない。そのために
は半導体から不純物や結晶欠陥をできるだけ取り除き、
また細線の表面を平坦にしなければならない。
量子細線を形成する従来方法は、フォーカストイオン注
入法（以下ＦＩＢ法と略す）や有機金属気相成長法（以
下ＭＯＣＶＤ法と略す）による縦型超格子を用いた方法
である。ＦＩＢ法では、たとえばガリウム砒素（ＧａＡ
ｓ）とアルミニウムガリウム砒素（Ａｒｃ；ａＡｓ）よ
りなる選択ドーピング構成を形威し、ＦＩＢ法により選
択的にボロン（Ｂ）を注入し、高抵抗化させる。このＢ
を注入した領域以外では、２次元電子が存在するが、狭
い間隔にＢを多数列に注入することにより２次元電子の
存在する領域がせばめられる。そしてこの領域の幅が０
．１μｍ以下になると、２次元電子が１次元的になり量
子細線が形成される。
入法（以下ＦＩＢ法と略す）や有機金属気相成長法（以
下ＭＯＣＶＤ法と略す）による縦型超格子を用いた方法
である。ＦＩＢ法では、たとえばガリウム砒素（ＧａＡ
ｓ）とアルミニウムガリウム砒素（Ａｒｃ；ａＡｓ）よ
りなる選択ドーピング構成を形威し、ＦＩＢ法により選
択的にボロン（Ｂ）を注入し、高抵抗化させる。このＢ
を注入した領域以外では、２次元電子が存在するが、狭
い間隔にＢを多数列に注入することにより２次元電子の
存在する領域がせばめられる。そしてこの領域の幅が０
．１μｍ以下になると、２次元電子が１次元的になり量
子細線が形成される。
またＭＯＣＶＤ法を用いた場合では、たとえば（１００
）ＧａＡｓ基板で（１１０）方向に２度傾いた基板を用
いる。ここでは基板が傾いていることにより、原子層レ
ベルでば】原子層のステップ（Ｓｔｅｐ）が表面にほぼ
等間隔に存在する。そして有機金属材料であるトリメチ
ルガリウムおよびトリメデルアル呉ニウムを用いて、Ｇ
ａおよびＡＩを交互にアルシン（ＡｓＨａ）とともに供
給する。モしてＧａおよびＡＩの１サイクルの供給量が
ｌ原子層に相当する場合、縦型超格子が形成される。結
晶表面ではＧａおよびＡＩが平坦な（１００）面上を表
面拡散し、ステップのところで結晶として析出する。Ｇ
ａおよびＡ１を交互に供給することによりステップの端
よりＧａＡｓが析出し、続いてＡｌＡｓが析出し、１層
分成長する。
）ＧａＡｓ基板で（１１０）方向に２度傾いた基板を用
いる。ここでは基板が傾いていることにより、原子層レ
ベルでば】原子層のステップ（Ｓｔｅｐ）が表面にほぼ
等間隔に存在する。そして有機金属材料であるトリメチ
ルガリウムおよびトリメデルアル呉ニウムを用いて、Ｇ
ａおよびＡＩを交互にアルシン（ＡｓＨａ）とともに供
給する。モしてＧａおよびＡＩの１サイクルの供給量が
ｌ原子層に相当する場合、縦型超格子が形成される。結
晶表面ではＧａおよびＡＩが平坦な（１００）面上を表
面拡散し、ステップのところで結晶として析出する。Ｇ
ａおよびＡ１を交互に供給することによりステップの端
よりＧａＡｓが析出し、続いてＡｌＡｓが析出し、１層
分成長する。
モして２サイクル目では下地のＧａＡｓの上にＧａＡｓ
が析出し、下地のＡｌＡｓの上にＡｌＡｓが析出する。
が析出し、下地のＡｌＡｓの上にＡｌＡｓが析出する。
このようにＧａとＡＩを交互に１層分ずつ供給すること
により、ＧａＡｓはＧａＡｓの上にＡｌＡｓはＡｌＡｓ
の上に析出し、縦にＧａＡｓ、ＡｌＡｓ層が形成される
。
により、ＧａＡｓはＧａＡｓの上にＡｌＡｓはＡｌＡｓ
の上に析出し、縦にＧａＡｓ、ＡｌＡｓ層が形成される
。
このようにして作られた縦型超格子上にｎ型ＡｌＧａＡ
ｓ層を形成することにより、このＡｌＧａＡｓ層より電
子が縦型超格子へ供給される。この電子は縦型超格子の
うちＧａＡｓの部分に供給され、その運動方向はＧａＡ
ｓ超格子層に限定される。このために電子は通常の選択
ドーピングの場合とは異なり１次元的となる。
ｓ層を形成することにより、このＡｌＧａＡｓ層より電
子が縦型超格子へ供給される。この電子は縦型超格子の
うちＧａＡｓの部分に供給され、その運動方向はＧａＡ
ｓ超格子層に限定される。このために電子は通常の選択
ドーピングの場合とは異なり１次元的となる。
さて従来の量子細線の形成方法であるが、ＦＩＢ法では
イオン注入を用い、結晶欠陥を形成することにより高抵
抗層を形成するが、量子細線とこの高抵抗層の境面には
結晶欠陥が必ず存在し、量子細線中の電子の移動度を劣
化させる。またＭＯＣＶＤ法を用いた場合では、たとえ
ば２度傾いた基板を用い原子層レベルのステップが必要
であるが、基板の研磨等によりマクロに表面はゆらいで
おり、ステップの間隔は一定とはならない。このような
状態で縦型超格子を形成しても、細線方向に直線的に形
成することはできない。
イオン注入を用い、結晶欠陥を形成することにより高抵
抗層を形成するが、量子細線とこの高抵抗層の境面には
結晶欠陥が必ず存在し、量子細線中の電子の移動度を劣
化させる。またＭＯＣＶＤ法を用いた場合では、たとえ
ば２度傾いた基板を用い原子層レベルのステップが必要
であるが、基板の研磨等によりマクロに表面はゆらいで
おり、ステップの間隔は一定とはならない。このような
状態で縦型超格子を形成しても、細線方向に直線的に形
成することはできない。
本発明の目的は、量子細線の表面や界面に結晶欠陥が生
しることなく、しかも平坦で直線またば任意の形状にそ
の量子細線を形成できる製造方法を提供することにある
。
しることなく、しかも平坦で直線またば任意の形状にそ
の量子細線を形成できる製造方法を提供することにある
。
本発明の半導体細線の製造方法は、
凹部のある第１の半導体上に、第１の半導体よりも熱的
に茅発速度の大きい第２の半導体を形成する工程と、 加熱し第１の半導体の前記凹部に第２の半導体を残置す
る工程とを含むことを特徴とする。
に茅発速度の大きい第２の半導体を形成する工程と、 加熱し第１の半導体の前記凹部に第２の半導体を残置す
る工程とを含むことを特徴とする。
第１の半導体にアルくニウム砒素またはアルミニウムガ
リウム砒素を用いる場合、第２の半導体にはガリウム砒
素を用いることができる。
リウム砒素を用いる場合、第２の半導体にはガリウム砒
素を用いることができる。
また第１の半導体にガリウム砒素またはアルくニウム砒
素またはそれらの混合物を用いる場合、第２の半導体に
はインジウム砒素を用いることができる。
素またはそれらの混合物を用いる場合、第２の半導体に
はインジウム砒素を用いることができる。
熱的に蒸発速度の異なる２種類の半導体を加熱した場合
、その蒸発速度の差により選択的に蒸発速度の大きい半
導体をエツチングまたは除去することができる。凹部を
有する第１の半導体上に、第１の半導体よりも蒸発速度
の大きい第２の半導体を形成すると、第１の半導体の四
部にも第２の半導体が形成されるが、その後に熱的に加
熱することにより凹部を除いて第２の半導体を選択的に
除去することができる。この場合、蒸発を用いるので制
御性よく、また結晶欠陥を生じることなく凹部にのみ第
２の半導体を残すことができる。したがって第１の半導
体に凹部を直線的に形成し、熱的に蒸発させることによ
り第２の半導体を細線状に形成することが可能となる。
、その蒸発速度の差により選択的に蒸発速度の大きい半
導体をエツチングまたは除去することができる。凹部を
有する第１の半導体上に、第１の半導体よりも蒸発速度
の大きい第２の半導体を形成すると、第１の半導体の四
部にも第２の半導体が形成されるが、その後に熱的に加
熱することにより凹部を除いて第２の半導体を選択的に
除去することができる。この場合、蒸発を用いるので制
御性よく、また結晶欠陥を生じることなく凹部にのみ第
２の半導体を残すことができる。したがって第１の半導
体に凹部を直線的に形成し、熱的に蒸発させることによ
り第２の半導体を細線状に形成することが可能となる。
尖旌拠よ
第１図は、実施例１を説明するための各工程における断
面図である。
面図である。
まず第１図（ａ）に示すように、半絶縁性ＧａＡｓ基板
１上にアル果ニウム組戒が０．３であるｎ型ＡＩＣ，ａ
Ａｓ層２を形成する。そしてリソグラフィー（Ｌｉ ｔ
ｈｏｇｒａｐｈｙ）により凹型の溝３を形成する。
１上にアル果ニウム組戒が０．３であるｎ型ＡＩＣ，ａ
Ａｓ層２を形成する。そしてリソグラフィー（Ｌｉ ｔ
ｈｏｇｒａｐｈｙ）により凹型の溝３を形成する。
次に第１図（ｂ）に示すように、基板を分子線エピタキ
シャルを残置に導入し、Ａ Ｉ Ｇ ａ Ａ ｓ層２上
に高純度ＧａＡｓ層４を全面に形成する。このときの基
板温度は６００°Ｃであり、形成されたＧａＡｓ層４の
膜厚は３０００λである。
シャルを残置に導入し、Ａ Ｉ Ｇ ａ Ａ ｓ層２上
に高純度ＧａＡｓ層４を全面に形成する。このときの基
板温度は６００°Ｃであり、形成されたＧａＡｓ層４の
膜厚は３０００λである。
次に基板を分子線エピタキシャルを残置より取り出し、
第１図（Ｃ）に示すように、リアクティブイオンエツチ
ング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）に
より、（１００）面上のＧａＡｓを除去し、再び基板を
分子線エピタキシャルを残置に導入する。
第１図（Ｃ）に示すように、リアクティブイオンエツチ
ング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）に
より、（１００）面上のＧａＡｓを除去し、再び基板を
分子線エピタキシャルを残置に導入する。
分子線エピタキシャルを残置内で、基板温度を７００’
Ｃに設定し、砒素を照射して熱的にＧａＡｓを蒸発させ
、厚さが約１０００人程度になるまで基板温度を７００
°Ｃに保つ。これにより第１図（ｄ）に示すように、凹
型溝３の側壁に残置されたＧａＡＳにより、ＧａＡｓ細
線５が形威される。
Ｃに設定し、砒素を照射して熱的にＧａＡｓを蒸発させ
、厚さが約１０００人程度になるまで基板温度を７００
°Ｃに保つ。これにより第１図（ｄ）に示すように、凹
型溝３の側壁に残置されたＧａＡＳにより、ＧａＡｓ細
線５が形威される。
このような工程により形威されたＧａＡｓ細線５の両端
に電極を形成し、絶対温度２．０度にて１次元細線特有
の不変的伝導ゆらぎを観測した。さらに、従来のＦＩＢ
法等により形威したほぼ同寸法の細線と札較し低抵抗率
を観察したところ、ＦＩＢ法等でみられる結晶欠陥の影
響は小さいことが判明した。一方、ＲＩＥのみで同寸法
に細線を形成した場合、細線は高抵抗となりＲＩＥによ
り結晶欠陥が生していることがわかる。
に電極を形成し、絶対温度２．０度にて１次元細線特有
の不変的伝導ゆらぎを観測した。さらに、従来のＦＩＢ
法等により形威したほぼ同寸法の細線と札較し低抵抗率
を観察したところ、ＦＩＢ法等でみられる結晶欠陥の影
響は小さいことが判明した。一方、ＲＩＥのみで同寸法
に細線を形成した場合、細線は高抵抗となりＲＩＥによ
り結晶欠陥が生していることがわかる。
以上のように実施例１によれば、熱的エツチングにより
結晶欠陥を除去し、良好な細線を形成することが可能と
なる。
結晶欠陥を除去し、良好な細線を形成することが可能と
なる。
なお実施例Ｉでは、ＧａＡｓおよびＡｌＧａＡｓを用い
た場合であるが、例えばＡｌＧａＡｓの他のＡ１組成、
他の膜厚、他の薄膜成長法を用いてもよい。
た場合であるが、例えばＡｌＧａＡｓの他のＡ１組成、
他の膜厚、他の薄膜成長法を用いてもよい。
実施側（
第２図は実施例２を説明するための各工程における断面
図である。まず第２図（ａ）に示すように、凹型の溝の
ある（１００）半絶縁性ＧａＡｓ基板１１上にＩｎＡｓ
ｎＡｓ型全面に形成する。
図である。まず第２図（ａ）に示すように、凹型の溝の
ある（１００）半絶縁性ＧａＡｓ基板１１上にＩｎＡｓ
ｎＡｓ型全面に形成する。
次に第２図（ｂ）に示すように、実施例１と同様にＲＩ
Ｅにより（１００）面上のＴｎＡｓを除去する。
Ｅにより（１００）面上のＴｎＡｓを除去する。
次に基板を分子線エピタキシャルを残置に導入して加熱
し、基板温度を５５０〜６００°Ｃに設定し、ＩｎＡｓ
を蒸発させ、第２図（ｃ）に示すように溝の側壁にＩｎ
Ａｓ細線１３を形成する。
し、基板温度を５５０〜６００°Ｃに設定し、ＩｎＡｓ
を蒸発させ、第２図（ｃ）に示すように溝の側壁にＩｎ
Ａｓ細線１３を形成する。
このＩｎＡｓ細線１３の両端に電極を形威し、絶対温度
２．０度にて磁気抵抗を測定した結果、１次元伝導特有
の不変的伝導ゆらぎを観測した。
２．０度にて磁気抵抗を測定した結果、１次元伝導特有
の不変的伝導ゆらぎを観測した。
なお実施例２では、Ｉ ｎＡｓおよびＧａＡｓを用いて
説明したが、ＧａＡｓのかわりに任意のＡ１組成のＡｌ
ＧａＡｓに変更してもよい。また熱的エツチング前にＲ
ＩＥにより細線化を施したがＲＩＥ法である必要はなく
、さらに熱的エツチングのみでも可能である。
説明したが、ＧａＡｓのかわりに任意のＡ１組成のＡｌ
ＧａＡｓに変更してもよい。また熱的エツチング前にＲ
ＩＥにより細線化を施したがＲＩＥ法である必要はなく
、さらに熱的エツチングのみでも可能である。
以上説明したように本発明は量子細線を形成する場合に
、その表面や他の半導体との界面に結晶欠陥を導入する
ことなく、しかも細線をなめらかに形成することができ
る。したがって本発明により良好な量子細線を製造する
ことが可能となる。
、その表面や他の半導体との界面に結晶欠陥を導入する
ことなく、しかも細線をなめらかに形成することができ
る。したがって本発明により良好な量子細線を製造する
ことが可能となる。
第１図（ａ）〜（ｄ）は、本発明の実施例１を説明する
ための各工程における断面図、第２図（ａ）〜（Ｃ）は
、本発明の実施例２を説明するための各工程における断
面図である。 １・・・・・半絶縁性ガリウノ、砒素基板２・・・・・
ｎ型アルミニウムガリウム砒素層３・・・・・凹型溝 ４・・・・・ノンドープガリウム砒素層５・・・・・ガ
リウム砒素細線 １１・・・・・半絶縁性ガリウム砒素基板１２・・・・
・インジウム砒素層 １３・・・・・インジウム砒素細線
ための各工程における断面図、第２図（ａ）〜（Ｃ）は
、本発明の実施例２を説明するための各工程における断
面図である。 １・・・・・半絶縁性ガリウノ、砒素基板２・・・・・
ｎ型アルミニウムガリウム砒素層３・・・・・凹型溝 ４・・・・・ノンドープガリウム砒素層５・・・・・ガ
リウム砒素細線 １１・・・・・半絶縁性ガリウム砒素基板１２・・・・
・インジウム砒素層 １３・・・・・インジウム砒素細線
Claims (1)
- （１）凹部のある第１の半導体上に、第１の半導体より
も熱的に蒸発速度の大きい第２の半導体を形成する工程
と、 加熱し第１の半導体の前記凹部に第２の半導体を残置す
る工程とを含むことを特徴とする半導体細線の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17290889A JPH0338824A (ja) | 1989-07-06 | 1989-07-06 | 半導体細線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17290889A JPH0338824A (ja) | 1989-07-06 | 1989-07-06 | 半導体細線の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338824A true JPH0338824A (ja) | 1991-02-19 |
Family
ID=15950573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17290889A Pending JPH0338824A (ja) | 1989-07-06 | 1989-07-06 | 半導体細線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0338824A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6310727A (ja) * | 1986-04-16 | 1988-01-18 | ペルストルプ アクティエボラーグ | イノシト−ルトリホスフエ−トを含有する医薬組成物 |
| US5330612A (en) * | 1991-10-02 | 1994-07-19 | Advantest Corporation | Method of fabricating nano-size thin wires and devices made of such thin wires |
| JPH11150261A (ja) * | 1997-11-19 | 1999-06-02 | Toshiba Corp | 電子機能素子 |
| JP2018093027A (ja) * | 2016-12-01 | 2018-06-14 | 日産自動車株式会社 | 半導体装置 |
-
1989
- 1989-07-06 JP JP17290889A patent/JPH0338824A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6310727A (ja) * | 1986-04-16 | 1988-01-18 | ペルストルプ アクティエボラーグ | イノシト−ルトリホスフエ−トを含有する医薬組成物 |
| US5330612A (en) * | 1991-10-02 | 1994-07-19 | Advantest Corporation | Method of fabricating nano-size thin wires and devices made of such thin wires |
| JPH11150261A (ja) * | 1997-11-19 | 1999-06-02 | Toshiba Corp | 電子機能素子 |
| JP2018093027A (ja) * | 2016-12-01 | 2018-06-14 | 日産自動車株式会社 | 半導体装置 |
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