JP2007103727A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2007103727A JP2007103727A JP2005292693A JP2005292693A JP2007103727A JP 2007103727 A JP2007103727 A JP 2007103727A JP 2005292693 A JP2005292693 A JP 2005292693A JP 2005292693 A JP2005292693 A JP 2005292693A JP 2007103727 A JP2007103727 A JP 2007103727A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- sic
- crystal
- groove
- switching layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
【課題】 高いキャリア移動度を得ると共に大電流化を可能とする。
【解決手段】 チャネル領域において、不純物が実質的にドープされていないSi0.9Ge0.1Cスイッチング層14と、Si0.9Ge0.1Cスイッチング層14の一部に設けられた溝の、スイッチング層表面と略直交する溝内壁に形成されたSiC電子供給層10とが隣接して設けられている。
【選択図】 図1
【解決手段】 チャネル領域において、不純物が実質的にドープされていないSi0.9Ge0.1Cスイッチング層14と、Si0.9Ge0.1Cスイッチング層14の一部に設けられた溝の、スイッチング層表面と略直交する溝内壁に形成されたSiC電子供給層10とが隣接して設けられている。
【選択図】 図1
Description
本発明は、高電子移動度の炭化珪素半導体装置及びその製造方法に関し、詳しくは、MOS(metal-oxide semiconductor;MOS)構造のゲート電極を有する高電子移動度の炭化珪素半導体装置及びその製造方法に関する。
近年、電流の流れ込むソース電極と流れ出るドレイン電極との間にゲート電極を設け、ゲート電極に加える電庄によってソース/ドレイン間の電流(ドレイン電流)を制御する電界効果トランジスタ(Field Effect Transistor;FET)が提案されており、ゲートにMOS構造を持つMOS型(MOSFET)とpn接合又はショットキー接合を用いた接合型とがある。
ゲート電極をMOS構造にして設けたMOSFETでは、半導体表面に少数のキャリアによる反転層ができることを利用し、ドレイン電流が流れるチャネル領域の伝導度を制御する。そして、ゲート電圧に変化を与えると電流値が変化するため、電気信号の増幅や電流のオン/オフスイッチとして機能し得る。
また、トランジスタの構造としては、電子を発生させるための不純物添加層と電子が動く層とを別層にして電子の移動速度を高めた高電子移動度トランジスタ(HEMT;High Electron Mobility Transistor)が知られている。例えば半導体層の厚み方向に電子が縦断するように流れる縦型のHEMTを開示したものがある(例えば、特許文献1参照)。このHEMTは、溝の側壁の片側に高電子移動度領域を作り込み、厚さ方向に電子が移動するので、素子面積を縮小できるため、微細化に有利となるようになっている。
特許平5−121452号公報
しかし、前記開示のHEMTの構造は、微細化を指向したもので、素子上面の一部にドレインを、他の一部にゲート電極を形成し、更に溝の互いに対向する面に電子供給層とゲート電極領域とを形成しているため、チャネルが溝の片側にしか作られず、本目的である大電流を流すのに適した構成となっていない。
縦型構造は通電面積が大きくとれるため、一般に大電流を得るの有利とされており、従来よりSiC結晶中を移動するキャリアの移動度を向上させる技術が種々検討されているものの、移動度の向上効果は必ずしも充分ではなく、チャネル移動度を含めた素子全体の大電流化は未だ不充分であるのが実状である。
本発明は、上記に鑑みなされたものであり、チャネル移動度が高く大電流を流すことが可能な炭化珪素半導体装置及びその製造方法を提供することを目的とし、該目的を達成することを課題とする。
本発明は、半導体層の厚み方向(半導体層を挟むソース電極及びドレイン電極のソース側からドレイン側に向かって半導体層中を縦断する方向)に電流が流れる縦型構造のトランジスタにおいて、スイッチング領域(ゲート領域)に溝を設けることにより、キャリアを供給するバンドギャップの大きい半導体層とバンドギャップが小さく不純物散乱の影響がなくキャリア移動度の高い半導体層とを形成することが、HEMTの更なる大電流化を図るのに効果的であるとの知見を得、かかる知見に基づいて達成されたものである。
前記目的を達成するために、第1の発明である炭化珪素半導体装置は、HEMT構造を有すると共に、炭化珪素半導体を介して設けられたソース電極及びドレイン電極のソース側からドレイン側に電子が通過する縦型構造を有し、結晶に不純物が実質的にドープされていないスイッチング層と、スイッチング層の一部に設けられた溝と、該溝の、前記スイッチング層の表面と略直交する溝内壁に形成された電子供給層と、電子供給層との間に絶縁層を介して設けられたゲート電極と、で構成したものである。
第1の発明である炭化珪素半導体装置は、ソース電極及びドレイン電極と共に、ゲート電極がMOS構造にして設けられたMOS型に構成されている。
第1の発明においては、チャネル領域が形成される部位であるスイッチング領域を、不純物が実質的にドープされていないバンドギャップの小さいスイッチング層と、スイッチング層と隣接されたバンドギャップの大きい電子供給層とにより構成することで、チャネル領域をなすスイッチング層ではキャリアの不純物散乱が抑えられるので、チャネル領域におけるキャリア移動度を飛躍的に向上させ得ると共に、このチャネル領域に電子供給層からキャリア用の電子が直に供給されるので、素子内を移動するキャリアの移動度を効果的に向上させることができる。これにより、素子は低オン抵抗となり、素子特性を飛躍的に向上させることができる。
スイッチング層(チャネル領域)に溝を形成し、溝の側壁の壁面に電子供給層を形成することで、スイッチング領域(ゲート領域)において、バンドギャップの小さい半導体層及びバンドギャップの大きい半導体層の両層が隣接するように設けることができるので、キャリア移動度の向上効果が大きく、大電流が得られる。なお、第1の発明は、ノーマリーオフ特性とするため、電子供給層の厚さとキャリア濃度を調整し、かつゲート電極との間に絶縁層を設けている。
ここで、「実質的にドープされていない」とは、n型もしくはp型半導体として機能し得る程度の不純物のドープはなされていないことをいい、具体的には、キャリア濃度が1×10-15/cm3以下であることをいう。
第2の発明である炭化珪素半導体装置は、HEMT構造を有すると共に、炭化珪素半導体を介して設けられたソース電極及びドレイン電極のソース側からドレイン側に電子が通過する縦型構造を有し、結晶に不純物が実質的にドープされていないスイッチング層と、スイッチング層の一部に設けられた溝と、該溝の、前記スイッチング層の表面と略直交する溝内壁に形成された電子供給層と、電子供給層と電気的に接触させて設けられたゲート電極と、で構成したものである。
第2の発明である炭化珪素半導体装置は、ソース電極及びドレイン電極と共に、ゲート電極がFET構造(電界効果トランジスタ構造)に構成されている。
第2の発明においては、電子供給層とゲート電極とが電気的に接触されてノーマリーオン特性となっている。さらに第1の発明と同様に、チャネル領域をなすスイッチング層ではキャリアの不純物による散乱が抑えられるので、チャネル領域におけるキャリア移動度を飛躍的に向上させることができ、このチャネル領域に隣接の電子供給層からキャリア用の電子を直に供給し、素子内を移動するキャリアの移動度を効果的に向上させることができる。これにより、素子は低オン抵抗に構成され、素子特性を飛躍的に向上させることができる。
第1及び第2の発明のスイッチング層は、SiC結晶、GaAs結晶、GaN結晶、InxGa1-xAs結晶〔0.01≦x≦0.2〕、又はInxGa1-xN結晶〔0.01≦x≦0.2〕で構成されるのが素子特性を向上させるのに有効である。これら結晶を用いることで、更に高い周波数での動作を可能とすることができる。
SiC結晶で構成する場合は特に、SiC結晶(炭化珪素)にGe(ゲルマニウム)又はSn(スズ)をドープして得られた移動度の大きいSi1-yGeyC混晶又はSi1-ySnyC混晶を用いた構成が効果的である。Ge、Snは、SiやCに比べてイオン半径が大きく、禁制帯幅の狭いので、チャネル領域の格子定数が大きくなり、電子が結晶中を移動する際の格子から受ける散乱確率の影響が抑えられ、チャネル領域における電子等のキャリアの移動度を効果的に向上させることができる。
SiC結晶としては、4H−SiC結晶又は6H−SiC結晶が効果的であり、4H−SiC結晶が特に有効である。また、Si1-yGeyC混晶及びSi1-ySnyC混晶中のSnの濃度は、xが0<x<0.1を満たす範囲が特に効果的である。
また、第1及び第2の発明の電子供給層は、SiC結晶、AlzGa1-zAs結晶〔0.15≦z≦0.5〕、又はAlzGa1-zN結晶〔0.15≦z≦0.5〕で構成されるのが、素子特性を向上させるのに有効である。また、SiC結晶には窒素(N)などを、AlzGa1-zAs結晶及びAlzGa1-zN結晶にはSiなどを、不純物として(好ましくは高濃度に)ドープすることができ、キャリアである電子の供給を良好に行なえる。
第3の発明である炭化珪素半導体装置の製造方法は、基板上に、結晶に不純物が実質的にドープされていないスイッチング層を含む少なくとも1層の半導体層を形成する工程と、少なくとも前記スイッチング層の一部に溝を形成する工程と、形成された溝の内壁面に、前記スイッチング層と電気的に接続されるように電子供給層を形成する工程と、前記電子供給層と電気的に接続されるようにゲート電極を形成する工程と、を設けて構成したものである。
第3の発明は、第2の発明である、ノーマリオン特性を有する炭化珪素半導体装置を作製するのに好適であり、チャネル領域において、不純物が実質的にドープされておらず、不純物散乱が小さく移動度の高いスイッチング層と、キャリアである電子の供給が可能な電子供給層とが互いに電気的に接続するように隣接して設けられるので、素子内を移動するキャリアの移動度を向上させることが可能であり、低オン抵抗で素子特性の良好な炭化珪素半導体装置を作製することができる。
すなわち、スイッチング層(チャネル領域)に溝を形成し、溝の側壁の壁面に電子供給層を形成することで、スイッチング領域(ゲート領域)において、バンドギャップの小さい半導体層及びバンドギャップの大きい半導体層の両層を隣接させて設けることができるので、キャリア移動度の向上効果が大きく、大電流が得られる。
第4の発明である炭化珪素半導体装置の製造方法は、第3の発明である炭化珪素半導体装置の製造方法において、ゲート電極を、電子供給層との間に絶縁膜を設け、絶縁膜を介して電気的に非接触にして形成するようにしたものである。この場合、第1の発明の作製に好適であり、ノーマリーオフ特性を有する炭化珪素半導体装置を作製することができる。
本発明によれば、キャリア移動度が高く大電流を流すことが可能な炭化珪素半導体装置及びその製造方法を提供することができる。
以下、図面を参照して、本発明の炭化珪素半導体装置の実施形態について詳細に説明する。なお、下記の各実施形態において、「不純物非ドープ」とは、不純物が実質的にドープされていないことをさし、具体的には既述の通りである。
(第1実施形態)
本発明の炭化珪素半導体装置の第1実施形態を図1〜図3を参照して説明する。本実施形態の炭化珪素半導体装置は、ゲート電極をMOS構造に構成すると共に、6方晶系のSiC結晶に気相成長法によりGeをSi0.9Ge0.1C(x=0.1)の組成となるようにドーピングしてなるSiGeC混晶からなる層(不純物非ドープ)をチャネル領域をなすスイッチング層として設け、更にMOS構造の溝部でスイッチング層と接するように電子供給層を設けてHEMT構造とし、ソース側から該ソース形成面と逆側の面に形成されたドレインに向かって素子内を縦断する縦方向に電子が流れる縦型HEMTに構成したものである。
本発明の炭化珪素半導体装置の第1実施形態を図1〜図3を参照して説明する。本実施形態の炭化珪素半導体装置は、ゲート電極をMOS構造に構成すると共に、6方晶系のSiC結晶に気相成長法によりGeをSi0.9Ge0.1C(x=0.1)の組成となるようにドーピングしてなるSiGeC混晶からなる層(不純物非ドープ)をチャネル領域をなすスイッチング層として設け、更にMOS構造の溝部でスイッチング層と接するように電子供給層を設けてHEMT構造とし、ソース側から該ソース形成面と逆側の面に形成されたドレインに向かって素子内を縦断する縦方向に電子が流れる縦型HEMTに構成したものである。
また、本実施形態の炭化珪素半導体装置は、ゲート電極と電子供給層とが絶縁膜で隔てられ、電気的に非接触なノーマリーオフ特性を有してなるものである。
本実施形態のHEMTは、図1に示すように、N型の4H−SiC基板(N+;窒素ドープ、キャリア濃度3×1018cm-3)11の上に順次、厚み1μmのSiCバッファ層(N+;窒素ドープ、キャリア濃度3×1018cm-3)12と、厚み10μmのSiCドリフト層(N-;窒素ドープ、キャリア濃度5×1015cm-3)13とが積層されており、SiCドリフト層13のSiCバッファ層12と接しない側には、MOS構造を形成するための凹状の溝部19が形成されている。
SiCドリフト層13上には、溝部19が形成されていない表面(溝非形成面)において更に、厚み2μmのSiGeCスイッチング層(不純物非ドープ)14が積層されている。このSiGeCスイッチング層14は、6方晶系のSiCに気相成長法によりGeをドーピングしたSi0.9Ge0.1C(x=0.1)混晶(SiGeC混晶)からなる層であり、チャネル層としてキャリア用の電子が良好に移動できるようになっている。
このように、チャネル領域となるSiGeCスイッチング層14は、Si0.9Ge0.1C(x=0.1)混晶を用いて結晶格子の拡がった低オン抵抗の結晶層に構成されており、SiCに対するキャリアの移動度は高い。このキャリア移動度の高いSiGeC混晶からなるチャネル層に、後述するように、これと隣接するSiC電子供給層10から電子供給されるように構成されるため、電子の散乱確率に伴なう素子の損失低減の効果が大きく、高い素子特性を得ることができる。
本実施形態では、SiGeC混晶の組成をGe/GeSi比(x)が0.1である場合を示したが、Geの比率は0<x<1の範囲で任意に選択することができ、この範囲内では上記同様に、チャネル領域における電子の散乱確率に伴なう素子損失が低く抑えられ、キャリア移動度の高いチャネル領域を形成できる。これにより、高い素子特性が得られる。中でも、Geの比率は、0<x≦0.5の範囲が好ましく、0<x≦0.2の範囲がより好ましく、0.005<x≦0.2の範囲が特に好ましい。
SiGeCスイッチング層14は、6方晶系のSiC結晶に気相成長法を用いた常法によりGeをドーピングして形成したものである。気相成長法は、結晶中のSiCをSiGeCに置き換えるようにして、成分組成がブロード状に変化する混晶ではなく、SiC及びSiGeC間に急峻な界面を有する混晶を得ることができるため、チャネル層の界面に揺らぎが生じることに伴なう電子などの散乱を回避でき、移動度が向上すると共に、層構造を自由に制御可能である点で好ましい。
気相成長法で形成する場合、例えば、導入用の水素ガスをキャリアガスとして、SiH4とプロパン(C3H8)ガスを流す等してできた気相SiCに有機金属(例えばテトラエチルゲルマニウム)ガス又はガス原料(GeH4)を導入して部分的にSiGeCを堆積成長させることにより行なうことができ、この場合の圧力、温度、各成分の流速や供給量、供給比率を選択することで所望の混晶に制御可能である。
SiGeCスイッチング層14の形成は、気相成長法以外に、液相成長法やエピタキシャル成長法、原料分子をイオン化し、加速して結晶中に注入するイオン注入法、など公知の方法を利用して行なうことができる。成分組成がブロード状に変化しない急峻な界面構造が得られ、移動度が向上する点で、本発明においては、気相成長法が特に好ましい。
また、SiGeC混晶の形成に用いる炭化珪素は、種々の炭化珪素を選択することができるが、6方晶系のSiC結晶が好ましく、前記4H−SiC結晶以外に6H−SiC結晶が好適である。4H−SiC結晶は、チャネル移動度が高く、絶縁破壊電界が大きい点で好ましい。6H−SiC結晶を用いた場合も、上記と同様にしてSiGeCスイッチング層を形成できる。
SiGeCスイッチング層の厚みとしては、特に制限されるものではないが、応力による結晶欠陥の発生を防ぐ点で、0.01〜2.0μmが好ましく、0.01〜0.5μmがより好ましい。
SiGeCスイッチング層14の表面には、厚み0.5μmのSiCコンタクト層(N+;窒素ドープ、キャリア濃度3×1018cm-3以上)15が積層されており、SiCコンタクト層15上の一部領域にはNiからなるソース電極16が形成されている。
SiCドリフト層13に形成された溝部19は、上記のようにスイッチング層14及びSiCコンタクト層15が積層されることにより、図1に示すように、SiCドリフト層13の溝の深さ分と両層の厚み分の側壁が2面形成されており、側壁ではスイッチング層14及びSiCコンタクト層15が剥き出しになっている。各側壁はスイッチング層の表面と略直交関係にあり、溝部19の内壁の一部を構成している。
また、形成された2面の側壁は、図1に示すように互いに向かい合う位置関係にあり、各々の側壁には、露出するスイッチング層14及びSiCコンタクト層15と接するように側壁の壁面の沿って、つまりスイッチング層14の表面と略直交するようにSiC電子供給層10が形成されている。
SiC電子供給層10は、高濃度の窒素(N)がドープされたSiGeCに比較しバンドギャップの大きい層であり、これと隣接して設けられたキャリア移動度の高いスイッチング層14に電子を供給できるようになっている。
さらに、図1に示すように、SiCコンタクト層15上のソース電極が形成されていない領域と、溝部19におけるSiCドリフト層13の表面並びにSiC電子供給層10とが覆われるようにして、厚み30〜100nmのSiO2からなるゲート酸化膜18が形成されている。
そして、溝部19を含むゲート酸化膜18上には、Ti層/Al層(ここで、Ti層/Al層は、厚み0.03〜0.05μmのTi層と厚み1〜4μmのAl層とを積層したものである。以下同様。)からなるゲート電極17が形成されており、MOS構造に構成されている。ゲート電極17は、ゲート酸化膜18によってソース電極16やSiGeCスイッチング層14及びSiCコンタクト層15と非接触なようになっている。
また、4H−SiC基板11のSiCバッファ層12が設けられていない側の表面には、Niからなるドレイン電極20が形成されており、ゲート電極17の電圧制御により、ソース電極16からドレイン電極20に向かって素子内を縦断する方向(縦方向)に電子が流れるようになっている。このとき、電流はドレイン電極からソース電極に流れる。
次に、本発明の炭化珪素半導体装置の作製方法について、本実施形態の縦型のHEMTを作製した場合を一例に、図2〜図3を参照して説明する。
−1)基板上への各層の形成−
SiC基板(N+;4H−SiC(0001)8°off toward[11-20]、窒素ドープ、キャリア濃度3×1018cm-3)を用意し、SiC基板を1400〜2000℃に加熱して、CVD法〔キャリアガス:水素(H2)、原料ガス:モノシラン(SiH4)及びプロパン(C3H8)、N型伝導用原料:窒素(N2)〕を用いた常法により、図2−(a)に示すように、SiC基板11上に厚み1μmのSiCバッファ層(N+;窒素ドープ、キャリア濃度3×1018cm-3)12をエピタキシャル成長させて形成した。
SiC基板(N+;4H−SiC(0001)8°off toward[11-20]、窒素ドープ、キャリア濃度3×1018cm-3)を用意し、SiC基板を1400〜2000℃に加熱して、CVD法〔キャリアガス:水素(H2)、原料ガス:モノシラン(SiH4)及びプロパン(C3H8)、N型伝導用原料:窒素(N2)〕を用いた常法により、図2−(a)に示すように、SiC基板11上に厚み1μmのSiCバッファ層(N+;窒素ドープ、キャリア濃度3×1018cm-3)12をエピタキシャル成長させて形成した。
SiCバッファ層12の形成後に連続して、前記同様に、1400〜2000℃に加熱しつつ、CVD法〔キャリアガス:H2、原料ガス:SiH4及びC3H8、N型伝導用原料:N2〕を用いた常法により、SiCバッファ層12上に、厚み10μmのSiCドリフト層(N-;窒素ドープ、キャリア濃度5×1015cm-3)13をエピタキシャル成長させて積層した。
SiCドリフト層13の積層後に更に連続して、1400〜2000℃に加熱しつつ、CVD法〔キャリアガス:H2、原料ガス:SiH4及びC3H8、Ge導入用原料:テトラエチルゲルマニウム〔(C2H5)4Ge〕〕を用いた常法により、Si0.9Ge0.1C(x=0.1)混晶が得られるように成分流量、有機金属の容器温度を調節して、SiCドリフト層13上に厚み2μmのSiGeCスイッチング層(実質的にドープしていない、キャリア濃度1×1015cm-3)14をエピタキシャル成長させて積層した。
引き続き連続して、前記同様に、1400〜2000℃に加熱しつつ、CVD法〔キャリアガス:H2、原料ガス:SiH4及びC3H8、N型伝導用原料:N2〕を用いた常法により、SiGeCスイッチング層14上に、厚み0.5μmのSiCコンタクト層(N+;窒素ドープ、キャリア濃度3×1018cm-3以上)15をエピタキシャル成長させて積層した。このようにして、図2−(a)に示すように、SiC基板11上に該基板側から順に、SiCバッファ層12、SiCドリフト層13、SiGeCスイッチング層14、及びSiCコンタクト層15が積層された積層体(ウエハ)を得た。
−2)溝部の形成−
次に、上記より得られた積層体のSiCコンタクト層15の表面全体に、プラズマCVD法を用いた常法により、マスク用のSiO2膜を形成した。なお、プラズマCVD法以外に、LPCVD法やスパッタ法等を用いて形成することもできる。形成されたSiO2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ゲート電極を形成するための領域(ゲート形成領域)が開口、つまりゲート形成領域となる範囲のSiO2膜が露出するようにパターニングされたフォトレジスト膜(不図示)を形成した。そして、CHF3ガスを用いたドライエッチング法により、図2−(b)に示すように、ゲート形成領域に相当する範囲のSiO2膜21を、SiCコンタクト層15が露出するまでエッチング処理して開口し、凹形状の溝部19を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。
次に、上記より得られた積層体のSiCコンタクト層15の表面全体に、プラズマCVD法を用いた常法により、マスク用のSiO2膜を形成した。なお、プラズマCVD法以外に、LPCVD法やスパッタ法等を用いて形成することもできる。形成されたSiO2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ゲート電極を形成するための領域(ゲート形成領域)が開口、つまりゲート形成領域となる範囲のSiO2膜が露出するようにパターニングされたフォトレジスト膜(不図示)を形成した。そして、CHF3ガスを用いたドライエッチング法により、図2−(b)に示すように、ゲート形成領域に相当する範囲のSiO2膜21を、SiCコンタクト層15が露出するまでエッチング処理して開口し、凹形状の溝部19を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。
なお、エッチング処理は、バッファードフッ酸等の薬液を用いて行なってもよい。また、フォトレジスト膜の除去は、O2プラズマ等を用いたアッシング装置を用いて行なうようにしてもよい。
次に、SF6ガスを用いたドライエッチング法により、図2−(c)に示すように、SiO2膜21にて規制されたゲート形成領域に相当する範囲でSiGeCスイッチング層14及びSiCコンタクト層15を、SiCドリフト層13の一部が除去され溝部19と同幅に凹状に溝(深さ0.5μm)が形成されるようにエッチング処理し、深さ3.0μmの溝(SiCコンタクト層(0.5μm)15とSiGeCスイッチング層(2μm)14と深さ0.5μmの総和;溝部19)を形成した。その後、CHF3ガスを用いたドライエッチング法により、SiO2膜21を除去した。なお、SiO2膜の除去は、バッファードフッ酸等の薬液を用いて行なってもよい。
上記では、SiCドリフト層13の溝の深さを0.5μmとしたが、SiCドリフト層の厚みや目的等に応じて、例えば0.1〜0.5μmの範囲で適宜選択することができる。
−3)SiC電子供給層の形成−
続いて、1400〜2000℃に加熱しつつ、CVD法〔キャリアガス:H2、原料ガス:SiH4及びC3H8、N型伝導用原料:N2〕を用いた常法により、図2−(d)に示すように、SiCコンタクト層15及び溝部19の全面に厚み0.05〜0.15μmのSiC層(N+;窒素ドープ、キャリア濃度3〜5×1018cm-3)22をエピタキシャル成長させて積層した。
続いて、1400〜2000℃に加熱しつつ、CVD法〔キャリアガス:H2、原料ガス:SiH4及びC3H8、N型伝導用原料:N2〕を用いた常法により、図2−(d)に示すように、SiCコンタクト層15及び溝部19の全面に厚み0.05〜0.15μmのSiC層(N+;窒素ドープ、キャリア濃度3〜5×1018cm-3)22をエピタキシャル成長させて積層した。
次に、SF6ガスを用いたドライエッチング法により、ウエハの厚み方向にエッチングを行なう異方性エッチング条件にて、溝部19の側壁以外のSiC層22を除去し、図2−(e)に示すように、露出するスイッチング層14及びSiCコンタクト層15と接触させて側壁の壁面の沿って、つまりスイッチング層14の表面と略直交関係となるようにSiC電子供給層10を形成した。
−4)熱酸化法によるゲート酸化膜の形成−
熱酸化炉内に溝部19が形成された前記積層体を入れ、酸素雰囲気中で1000〜1300℃に加熱して積層体の外側表面の全体を酸化し、図3−(f)に示すように、SiO2の酸化被膜23を形成した。なお、図3−(f)には、積層体の上部と底部に酸化被膜23が形成されているところを示す。
熱酸化炉内に溝部19が形成された前記積層体を入れ、酸素雰囲気中で1000〜1300℃に加熱して積層体の外側表面の全体を酸化し、図3−(f)に示すように、SiO2の酸化被膜23を形成した。なお、図3−(f)には、積層体の上部と底部に酸化被膜23が形成されているところを示す。
−5)ソース電極の形成−
上記のように、積層体の上部に形成された酸化被膜23上に更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極を形成するための領域(ソース形成領域)が開口、つまりソース形成領域となる範囲の酸化被膜23が露出するようにパターニングされたフォトレジスト膜(不図示)を形成した。そして、CHF3ガスを用いたドライエッチング法により、図3−(g)に示すように、ソース形成領域に相当する範囲の酸化被膜23を、SiCコンタクト層15が露出するまでエッチング処理して開口した。
上記のように、積層体の上部に形成された酸化被膜23上に更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極を形成するための領域(ソース形成領域)が開口、つまりソース形成領域となる範囲の酸化被膜23が露出するようにパターニングされたフォトレジスト膜(不図示)を形成した。そして、CHF3ガスを用いたドライエッチング法により、図3−(g)に示すように、ソース形成領域に相当する範囲の酸化被膜23を、SiCコンタクト層15が露出するまでエッチング処理して開口した。
このとき、図3−(g)に示すように、溝部19におけるSiCドリフト層13の露出面及びSiC電子供給層10、並びにSiCコンタクト層15の一部に、これら表面を覆うようにしてゲート酸化膜18が形成されている。
続いて、真空蒸着装置を用いて、図3−(g)に示すように、SiCコンタクト層15の露出部にNiを蒸着して厚み0.1μmのソース電極16を成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材を、残存するフォトレジスト膜と共に除去した。
−6)ドレイン電極の形成−
次に、積層体の底部に形成された酸化被膜23を、CHF3ガスを用いたドライエッチング法によりエッチング処理して除去し、酸化被膜23が除去されてSiC基板が露出した領域に、真空蒸着装置を用いて、図3−(g)に示すようにドレイン電極20を成膜した。
次に、積層体の底部に形成された酸化被膜23を、CHF3ガスを用いたドライエッチング法によりエッチング処理して除去し、酸化被膜23が除去されてSiC基板が露出した領域に、真空蒸着装置を用いて、図3−(g)に示すようにドレイン電極20を成膜した。
続いて、アルゴン雰囲気のもと、ソース電極及びドレイン電極にオーミック特性が得られるように、1000℃で10分間熱処理を行なった。
−7)ゲート電極及び配線の形成−
次に、前記5)の操作と同様にして、半導体製造工程で一般に用いられるフォトリソ法により、ゲート形成領域である溝部19内のゲート酸化膜18及びソース電極16が露出するようにパターニングされたフォトレジスト膜(不図示)を形成し、真空蒸着装置を用いて、図3−(h)に示すように、露出したゲート酸化膜18及びソース電極16上にTiとAlとを蒸着し、厚み2.05μmのTi層/Al層(Ti厚0.05μm+Al厚2.0μm)からなるゲート電極17と配線24とを成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材と残存するフォトレジスト膜とをともに除去した。
次に、前記5)の操作と同様にして、半導体製造工程で一般に用いられるフォトリソ法により、ゲート形成領域である溝部19内のゲート酸化膜18及びソース電極16が露出するようにパターニングされたフォトレジスト膜(不図示)を形成し、真空蒸着装置を用いて、図3−(h)に示すように、露出したゲート酸化膜18及びソース電極16上にTiとAlとを蒸着し、厚み2.05μmのTi層/Al層(Ti厚0.05μm+Al厚2.0μm)からなるゲート電極17と配線24とを成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材と残存するフォトレジスト膜とをともに除去した。
−8)表面保護膜の形成−
次に、プラズマCVD法を用いた常法により、ゲート電極17、ゲート酸化膜18、及び配線24等を覆うようにして積層体の上部全面に表面保護膜用のSiO2膜を形成した。なお、プラズマCVD法以外に、LPCVD法やスパッタ法等を用いて形成することもできる。形成されたSiO2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極16上に設けられた配線24の一部が露出するようにパターニングされたフォトレジスト膜(不図示)を形成した。そして、CHF3ガスを用いたドライエッチング法により、図3−(i)に示すように、ソース電極16上の配線24が露出するまでエッチング処理し、配線24の露出部以外を被覆するように表面保護膜(SiO2膜)25を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。
次に、プラズマCVD法を用いた常法により、ゲート電極17、ゲート酸化膜18、及び配線24等を覆うようにして積層体の上部全面に表面保護膜用のSiO2膜を形成した。なお、プラズマCVD法以外に、LPCVD法やスパッタ法等を用いて形成することもできる。形成されたSiO2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極16上に設けられた配線24の一部が露出するようにパターニングされたフォトレジスト膜(不図示)を形成した。そして、CHF3ガスを用いたドライエッチング法により、図3−(i)に示すように、ソース電極16上の配線24が露出するまでエッチング処理し、配線24の露出部以外を被覆するように表面保護膜(SiO2膜)25を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。
なお、エッチング処理は、バッファードフッ酸等の薬液を用いて行なってもよく、O2プラズマ等を用いたアッシング装置を用いてフォトレジスト膜を除去するようにしてもよい。
以上のようにして、図1に示す縦型HEMTを作製した。上記より作製したHEMTのチャネル移動度を半導体パラメータアナライザを用いて測定したところ、溝部壁面に電子供給層を設けず且つGeドープを行なっていないSiC結晶(Alドープ)からなるスイッチング層と窒素ドープSiC層とを積層してなる縦型HEMTに比べ、20%以上の移動度の向上効果が認められた。
本実施形態では、SiGeC混晶として、Si0.9Ge0.1C(x=0.1)混晶を用いてチャネル領域(SiGeCスイッチング層)を形成する場合を中心に説明したが、x=0.1に限らず、0<x<1の範囲で選択できる組成ではいずれも上記と同様にSiGeCスイッチング層を形成でき、また、電子供給層として窒素以外の不純物を導入して別形態のn型もしくはp型半導体層に構成することも可能である。
(第2実施形態)
本発明の炭化珪素半導体装置の第2実施形態を図4〜図7を参照して説明する。本実施形態は、第1実施形態におけるゲート電極と電子供給層とを電気的に接触させたノーマリーオン特性を有する構成としたものである。
本発明の炭化珪素半導体装置の第2実施形態を図4〜図7を参照して説明する。本実施形態は、第1実施形態におけるゲート電極と電子供給層とを電気的に接触させたノーマリーオン特性を有する構成としたものである。
なお、WSi薄膜以外の層及びSiC基板は、第1実施形態で使用した材料及び方法を用いて第1実施形態と同様に形成、成膜が可能であり、第1実施形態と同様の構成要素には同一の参照符号を付してその詳細な説明を省略する。
本実施形態のHEMTは、図4に示すように、N型の4H−SiC基板(N+;窒素ドープ、キャリア濃度3×1018cm-3)11の上に順次、厚み1μmのSiCバッファ層(N+;窒素ドープ、キャリア濃度3×1018cm-3)12と、厚み10μmのSiCドリフト層(N-;窒素ドープ、キャリア濃度5×1015cm-3)13とが積層されており、SiCドリフト層13のSiCバッファ層12と接しない側には、ゲート構造を形成するための凹状の溝部19が形成されている。
SiCドリフト層13上には、溝部19が形成されていない表面(溝非形成面)において更に、厚み2μmのSiGeCスイッチング層(不純物非ドープ)14が積層されている。このSiGeCスイッチング層14は、6方晶系のSiCに気相成長法によりGeをドーピングしたSi0.95Ge0.05C(x=0.05)混晶(SiGeC混晶)からなる層であり、チャネル層としてキャリア用の電子が良好に移動できるようになっている。
このように、チャネル領域となるSiGeCスイッチング層14は、Si0.95Ge0.05C(x=0.05)混晶を用いて結晶格子の拡がった低オン抵抗の結晶層に構成されており、SiCに対するキャリアの移動度は高い。このキャリア移動度の高いSiGeC混晶からなるチャネル層に、これと隣接するSiC電子供給層10から電子供給されるように構成されるため、電子の散乱確率に伴なう素子の損失低減の効果が大きく、高い素子特性を得ることができる。
なお、SiGeC混晶の組成をSi0.95Sn0.05C(x=0.05)にする以外、SiGeC組成の詳細や好ましい態様、成長法等の形成法、厚みなどその他については、第1実施形態と同様である。
SiGeCスイッチング層14の表面には、厚み0.5μmのSiCコンタクト層(N+;窒素ドープ、キャリア濃度1×1019cm-3以上)15が積層されており、SiCコンタクト層15上の一部領域にはNiからなるソース電極16が形成されている。
SiCドリフト層13に形成された溝部19は、第1実施形態と同様にスイッチング層14及びSiCコンタクト層15が積層されて、SiCドリフト層13の溝の深さ分と両層の厚み分の側壁が2面形成されており、側壁ではスイッチング層14及びSiCコンタクト層15が剥き出しになっている。各側壁はスイッチング層の表面と略直交関係にあり、溝部19の内壁の一部を構成している。
また、形成された2面の側壁は、図1に示すように互いに向かい合う位置関係にあり、各々の側壁には、露出するスイッチング層14及びSiCコンタクト層15と接するように側壁の壁面の沿って、つまりスイッチング層14の表面と略直交するようにSiC電子供給層10が形成されている。SiC電子供給層10は、高濃度の窒素(N)がドープされたバンドギャップの大きい層であり、隣接して設けられたスイッチング層14に電子を供給できるようになっている。
本実施形態では、SiC電子供給層10の表面に更に、スイッチング層14の表面と略直交するようにして耐熱性のWSi薄膜30が積層され、ゲート電極として電子供給層にバイアスが印加できるようになっている。
溝部19のSiC電子供給層10及びWSi薄膜30が設けられていない露出部には、図4に示すようにWSi薄膜30の一部が露出するように、厚み100nmのSiO2からなる絶縁膜31が形成されており、この絶縁膜31上に、露出するWSi薄膜30と接合するようにして、Ti層/Al層からなるゲート電極17が形成されている。このようにして、ゲート電極17は、SiCドリフト層13と絶縁されると共に、WSi薄膜30を介してSiC電子供給層10と電気的に接続されてノーマリーオン特性が得られるように構成されている。
さらに、図4に示すように、SiCコンタクト層15上のソース電極が形成されていない領域と、溝部19の上部(すなわち、ゲート電極17、WSi薄膜30及びSiC電子供給層10)とが覆われるようにして、厚み30〜100nmのSiO2からなる絶縁膜35が形成されている。
また、4H−SiC基板11のSiCバッファ層12が設けられていない側の表面には、Niからなるドレイン電極20が形成されており、ゲート電極17の電圧制御により、ソース電極16からドレイン電極20に向かって素子内を縦断する方向(縦方向)に電子が流れるようになっている。このとき、電流はドレイン電極からソース電極に流れる。
次に、本発明の炭化珪素半導体装置の作製方法について、本実施形態の縦型のHEMTを作製した場合を一例に、図5〜図7を参照して説明する。
−1)基板上への各層の形成−
SiC基板(N+;4H−SiC(0001)8°off toward[11-20]、窒素ドープ、キャリア濃度3×1018cm-3)を用意し、SiC基板を1400〜2000℃に加熱して、CVD法〔キャリアガス:水素(H2)、原料ガス:モノシラン(SiH4)及びプロパン(C3H8)、N型伝導用原料:窒素(N2)〕を用いた常法により、図5−(a)に示すように、SiC基板11上に厚み1μmのSiCバッファ層(N+;窒素ドープ、キャリア濃度3×1018cm-3)12をエピタキシャル成長させて形成した。
SiC基板(N+;4H−SiC(0001)8°off toward[11-20]、窒素ドープ、キャリア濃度3×1018cm-3)を用意し、SiC基板を1400〜2000℃に加熱して、CVD法〔キャリアガス:水素(H2)、原料ガス:モノシラン(SiH4)及びプロパン(C3H8)、N型伝導用原料:窒素(N2)〕を用いた常法により、図5−(a)に示すように、SiC基板11上に厚み1μmのSiCバッファ層(N+;窒素ドープ、キャリア濃度3×1018cm-3)12をエピタキシャル成長させて形成した。
SiCバッファ層12の形成後に連続して、前記同様に、1400〜2000℃に加熱しつつ、CVD法〔キャリアガス:H2、原料ガス:SiH4及びC3H8、N型伝導用原料:N2〕を用いた常法により、SiCバッファ層12上に、厚み10μmのSiCドリフト層(N-;窒素ドープ、キャリア濃度5×1015cm-3)13をエピタキシャル成長させて積層した。
SiCドリフト層13の積層後に更に連続して、1400〜2000℃に加熱しつつ、CVD法〔キャリアガス:H2、原料ガス:SiH4及びC3H8、Ge導入用原料:テトラエチルゲルマニウム〔(C2H5)4Ge〕〕を用いた常法により、Si0.95Ge0.05C(x=0.05)混晶が得られるように調整して、SiCドリフト層13上に厚み2μmのSiGeCスイッチング層(実質的にドープしていない、キャリア濃度1×1015cm-3)14をエピタキシャル成長させて積層した。
なお、Geについては、有機金属ガス(テトラエチルゲルマニウム)を発生させる容器(バブラ)に、所定流量のH2やArを導入することで原料ガス流量を調節した。この際、容器は所望の分圧が得られるように、恒温槽中に一定の温度で保持されている。また、組成比はSi及びGeの各原料ガスの供給比に対応して所望の組成比が得られる。
引き続き連続して、前記同様に、1400〜2000℃に加熱しつつ、CVD法〔キャリアガス:H2、原料ガス:SiH4及びC3H8、N型伝導用原料:N2〕を用いた常法により、SiGeCスイッチング層14上に、厚み0.5μmのSiCコンタクト層(N+;窒素ドープ、キャリア濃度1×1019cm-3以上)15をエピタキシャル成長させて積層した。このようにして、図5−(a)に示すように、SiC基板11上に該基板側から順に、SiCバッファ層12、SiCドリフト層13、SiGeCスイッチング層14、及びSiCコンタクト層15が積層された積層体(ウエハ)を得た。
−2)溝部の形成−
次に、上記より得られた積層体のSiCコンタクト層15の表面全体に、プラズマCVD法を用いた常法により、マスク用のSiO2膜を形成した。なお、プラズマCVD法以外に、LPCVD法やスパッタ法等を用いて形成することもできる。形成されたSiO2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ゲート電極を形成するための領域(ゲート形成領域)が開口、つまりゲート形成領域となる範囲のSiO2膜が露出するようにパターニングされたフォトレジスト膜(不図示)を形成した。そして、CHF3ガスを用いたドライエッチング法により、図5−(b)に示すように、ゲート形成領域に相当する範囲のSiO2膜21を、SiCコンタクト層15が露出するまでエッチング処理して開口し、凹形状の溝部19を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。なお、エッチング処理は、バッファードフッ酸等の薬液を用いて行なってもよく、フォトレジスト膜の除去は、O2プラズマ等を用いたアッシング装置を用いて行なうようにしてもよい。
次に、上記より得られた積層体のSiCコンタクト層15の表面全体に、プラズマCVD法を用いた常法により、マスク用のSiO2膜を形成した。なお、プラズマCVD法以外に、LPCVD法やスパッタ法等を用いて形成することもできる。形成されたSiO2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ゲート電極を形成するための領域(ゲート形成領域)が開口、つまりゲート形成領域となる範囲のSiO2膜が露出するようにパターニングされたフォトレジスト膜(不図示)を形成した。そして、CHF3ガスを用いたドライエッチング法により、図5−(b)に示すように、ゲート形成領域に相当する範囲のSiO2膜21を、SiCコンタクト層15が露出するまでエッチング処理して開口し、凹形状の溝部19を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。なお、エッチング処理は、バッファードフッ酸等の薬液を用いて行なってもよく、フォトレジスト膜の除去は、O2プラズマ等を用いたアッシング装置を用いて行なうようにしてもよい。
次に、SF6ガスを用いたドライエッチング法により、図5−(c)に示すように、SiO2膜21にて規制されたゲート形成領域に相当する範囲でSiGeCスイッチング層14及びSiCコンタクト層15を、SiCドリフト層13の一部が除去され溝部19と同幅に凹状に溝(深さ0.5μm)が形成されるようにエッチング処理し、深さ3.0μmの溝(SiCコンタクト層(0.5μm)15とSiGeCスイッチング層(2μm)14と深さ0.5μmの総和;溝部19)を形成した。その後、CHF3ガスを用いたドライエッチング法により、SiO2膜21を除去した。なお、SiO2膜の除去は、バッファードフッ酸等の薬液を用いて行なってもよい。
−3)SiC電子供給層の形成−
続いて、1400〜2000℃に加熱しつつ、CVD法〔キャリアガス:H2、原料ガス:SiH4及びC3H8、N型伝導用原料:N2〕を用いた常法により、図5−(d)に示すように、SiCコンタクト層15及び溝部19の全面に厚み0.02〜0.1μmのSiC層(N+;窒素ドープ、キャリア濃度3〜5×1018cm-3)22をエピタキシャル成長させて積層した。
続いて、1400〜2000℃に加熱しつつ、CVD法〔キャリアガス:H2、原料ガス:SiH4及びC3H8、N型伝導用原料:N2〕を用いた常法により、図5−(d)に示すように、SiCコンタクト層15及び溝部19の全面に厚み0.02〜0.1μmのSiC層(N+;窒素ドープ、キャリア濃度3〜5×1018cm-3)22をエピタキシャル成長させて積層した。
引き続いて、形成されたSiC層22の表面に、図5−(d)に示すように、真空蒸着法(EB蒸着法)により膜厚200nmのWSi薄膜32を蒸着し、積層した。EB蒸着法以外のスパッタ蒸着法、CVD法等によって行なってもよい。
次に、フッ素系のプラズマを用いたドライエッチング法により、ウエハの厚み方向にエッチングを行なう異方性エッチング条件にて、溝部19の側壁以外のSiC層22及びWSi薄膜32を除去し、図5−(e)に示すように溝部19の側壁の壁面に沿って、つまりスイッチング層14の表面と略直交するように、SiC電子供給層10及びWSi薄膜30を形成した。
ここで、WSi薄膜、電子供給層は、エッチング条件やエッチングガスをそれぞれ個別の条件設定を設けて行なうことにより所望の形状を実現できる。
−4)絶縁膜及びゲート電極の形成−
溝部19にWSi薄膜及び電子供給層が形成された前記積層体の上面に、プラズマCVD法により、図6−(f)に示すように、厚み200〜500nmのSiO2層33を形成した。なお、プラズマCVD法以外に、LPCVD法、スパッタ技術を利用して形成することも可能である。
溝部19にWSi薄膜及び電子供給層が形成された前記積層体の上面に、プラズマCVD法により、図6−(f)に示すように、厚み200〜500nmのSiO2層33を形成した。なお、プラズマCVD法以外に、LPCVD法、スパッタ技術を利用して形成することも可能である。
続いて、このSiO2層33上に、厚みが1〜2μmとなるようにフォトレジストを塗布し、通常のフォトリソ技術により、図6−(g)のように、溝部19内部にのみフォトレジスト34が残るようにフォトレジストを除去した。
そして、フォトレジスト34をマスクとして、SiO2層33のマスク下の部分が残るようにフッ化水素溶液を用いてエッチングし、図6−(h)に示すように、溝部19内部において、WSi薄膜30の一部が露出するようにして、凹形状のSiO2からなる絶縁膜31を形成した。
次に、半導体製造工程で一般に用いられるフォトリソ法により、ゲート形成領域である溝部19内の絶縁膜31が露出するようにパターニングされたフォトレジスト膜(不図示)を形成し、真空蒸着装置を用いて、図6−(i)に示すように、露出した絶縁膜31上にWSiを蒸着し、厚み0.1μmのゲート電極17を凹状に成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材と残存するフォトレジスト膜とをともに除去した。
−5)ソース電極の形成−
次に、層間絶縁膜形成用として、プラズマCVD法により、積層体の上部に酸化被膜を形成すると共に、この酸化被膜上に更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極を形成するための領域(ソース形成領域)が開口、つまりソース形成領域となる範囲の酸化被膜が露出するようにパターニングされたフォトレジスト膜(不図示)を形成した。なお、酸化被膜は、プラズマCVD法以外に、LPCVD法やスパッタ法等を用いて形成することもできる。そして、CHF3ガスを用いたドライエッチング法により、図6−(i)に示すように、ソース形成領域に相当する範囲の酸化被膜をSiCコンタクト層15が露出するまでエッチング処理して開口し、層間絶縁膜35を得た。
次に、層間絶縁膜形成用として、プラズマCVD法により、積層体の上部に酸化被膜を形成すると共に、この酸化被膜上に更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極を形成するための領域(ソース形成領域)が開口、つまりソース形成領域となる範囲の酸化被膜が露出するようにパターニングされたフォトレジスト膜(不図示)を形成した。なお、酸化被膜は、プラズマCVD法以外に、LPCVD法やスパッタ法等を用いて形成することもできる。そして、CHF3ガスを用いたドライエッチング法により、図6−(i)に示すように、ソース形成領域に相当する範囲の酸化被膜をSiCコンタクト層15が露出するまでエッチング処理して開口し、層間絶縁膜35を得た。
続いて、真空蒸着装置を用いて、図6−(i)に示すように、SiCコンタクト層15の露出部にNiを蒸着して厚み0.1μmのソース電極16を成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材を、残存するフォトレジスト膜と共に除去した。
−6)ドレイン電極の形成−
次に、SiC基板11のSiCバッファ層12が設けられていない側の表面に、真空蒸着装置を用いて、図7−(j)に示すように、ドレイン電極20を成膜した。続いて、アルゴン雰囲気のもと、ソース電極及びドレイン電極にオーミック特性が得られるように、1000℃で10分間熱処理を行なった。
次に、SiC基板11のSiCバッファ層12が設けられていない側の表面に、真空蒸着装置を用いて、図7−(j)に示すように、ドレイン電極20を成膜した。続いて、アルゴン雰囲気のもと、ソース電極及びドレイン電極にオーミック特性が得られるように、1000℃で10分間熱処理を行なった。
−7)配線の形成−
次に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極16が露出するようにパターニングされたフォトレジスト膜(不図示)を形成し、真空蒸着装置を用いて、図7−(j)に示すように、露出したソース電極16上にTiとAlとを蒸着し、厚み2.05μmのTi層/Al層(Ti厚0.05μm+Al厚2.0μm)からなる配線24とを成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材と残存するフォトレジスト膜とをともに除去した。
次に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極16が露出するようにパターニングされたフォトレジスト膜(不図示)を形成し、真空蒸着装置を用いて、図7−(j)に示すように、露出したソース電極16上にTiとAlとを蒸着し、厚み2.05μmのTi層/Al層(Ti厚0.05μm+Al厚2.0μm)からなる配線24とを成膜した。そして、リフトオフ法により、レジスト剥離液を用いてフォトレジスト膜上に形成されている不要な電極材と残存するフォトレジスト膜とをともに除去した。
−8)表面保護膜の形成−
次に、プラズマCVD法を用いた常法により、配線24等を覆うようにして積層体の上部全面に表面保護膜用のSiO2膜を形成した。なお、プラズマCVD法以外に、LPCVD法やスパッタ法等を用いて形成することもできる。形成されたSiO2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極16上に設けられた配線24の一部が露出するようにパターニングされたフォトレジスト膜(不図示)を形成した。そして、CHF3ガスを用いたドライエッチング法により、図7−(k)に示すように、ソース電極16上の配線24が露出するまでエッチング処理し、配線24の露出部以外を被覆するように表面保護膜(SiO2膜)36を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。なお、エッチング処理は、バッファードフッ酸等の薬液を用いて行なってもよく、O2プラズマ等を用いたアッシング装置を用いてフォトレジスト膜を除去するようにしてもよい。
次に、プラズマCVD法を用いた常法により、配線24等を覆うようにして積層体の上部全面に表面保護膜用のSiO2膜を形成した。なお、プラズマCVD法以外に、LPCVD法やスパッタ法等を用いて形成することもできる。形成されたSiO2膜上には更に、半導体製造工程で一般に用いられるフォトリソ法により、ソース電極16上に設けられた配線24の一部が露出するようにパターニングされたフォトレジスト膜(不図示)を形成した。そして、CHF3ガスを用いたドライエッチング法により、図7−(k)に示すように、ソース電極16上の配線24が露出するまでエッチング処理し、配線24の露出部以外を被覆するように表面保護膜(SiO2膜)36を形成した。その後、残存するフォトレジスト膜をレジスト剥離液を用いて除去した。なお、エッチング処理は、バッファードフッ酸等の薬液を用いて行なってもよく、O2プラズマ等を用いたアッシング装置を用いてフォトレジスト膜を除去するようにしてもよい。
以上のようにして、図4に示す縦型のHEMTを作製した。上記より作製したHEMTのチャネル移動度を半導体パラメータアナライザを用いて測定したところ、溝部壁面に電子供給層を設けず且つGeドープを行なっていないSiC結晶(Alドープ)からなるスイッチング層と窒素ドープSiC層とを積層してなる縦型のHEMTに比べ、30%以上の移動度の向上効果が認められた。
(第3実施形態)
本発明の炭化珪素半導体装置の第3実施形態を図8を参照して説明する。本実施形態は、第1実施形態の電子供給層をAl0.2Ga0.8As結晶からなる層で構成すると共に、スイッチング層をGaAs結晶からなる層で構成し、HEMTの構造(不純物非ドープのスイッチング層/電子供給層)をGaAs層とAlGaAs層とを組合わせたGaAs/AlGaAs構造としたものである。
本発明の炭化珪素半導体装置の第3実施形態を図8を参照して説明する。本実施形態は、第1実施形態の電子供給層をAl0.2Ga0.8As結晶からなる層で構成すると共に、スイッチング層をGaAs結晶からなる層で構成し、HEMTの構造(不純物非ドープのスイッチング層/電子供給層)をGaAs層とAlGaAs層とを組合わせたGaAs/AlGaAs構造としたものである。
なお、電子供給層及びスイッチング層以外の他の層及びSiC基板は、第1実施形態で使用した材料及び方法を用いて第1実施形態と同様に形成、成膜が可能であり、第1実施形態と同様の構成要素には同一の参照符号を付してその詳細な説明を省略する。
本実施形態のHEMTは、図8に示すように、N型のGaAs基板(N+;Siドープ、キャリア濃度3×1018cm-3以上)41の上に順次、厚み1μmのGaAsバッファ層(N+;Siドープ、キャリア濃度3×1018cm-3)42と、厚み15μmのGaAsドリフト層(N-;Siドープ、キャリア濃度5×1015cm-3)43とが積層されており、GaAsドリフト層43のGaAsバッファ層42と接しない側には、MOS構造を形成するための凹状の溝部19が形成されている。ここで、N型の半導体のドーピングは、Siドープであり、Siの原料としてSiH4を用いて行なえる。
GaAsドリフト層43の溝部19が形成されていない表面(溝非形成面)には、厚み2μmのGaAsスイッチング層(不純物非ドープのチャネル層)40が積層されている。このGaAsスイッチング層40は、比較的高抵抗であるが、後述するように、これと隣接してAlGaAs電子供給層44が形成され、このAlGaAs電子供給層44から電子供給されるため、高い素子特性を得ることができる。
GaAsスイッチング層40は、600〜750℃に加熱しつつ、CVD法〔キャリアガス:水素(H2)、原料ガス:トリメチルガリウム(TMG)、アルシン(AsH3)〕を用いた常法により形成することができる。
GaAsスイッチング層の厚みとしては、特に制限されるものではないが、スイッチング耐圧の点で、0.5〜3.0μmが好ましく、0.5〜2.0μmがより好ましい。
AlGaAs電子供給層44は、第1実施形態のSiC電子供給層10と同様に、溝部19において露出するスイッチング層40及びSiCコンタクト層15と接するように側壁の壁面の沿って、GaAsスイッチング層40の表面と略直交するように形成されている。
AlGaAs電子供給層44は、GaAs結晶に気相成長法によりAlをドーピングしたAl0.2Ga0.8As(z=0.2)混晶(AlGaAs混晶)に不純物としてSiを高濃度にドーピングした、バンドギャップの大きい層であり、これと隣接して設けられたGaAsスイッチング層40に電子を供給できるようになっている。
本実施形態では、AlGaAs混晶の組成をAl/(Al+Ga)比(z)が0.2である場合を示したが、Geの比率は0.15≦z≦0.4の範囲で任意に選択することができ、この範囲内では、AlGaAs混晶キャリア濃度の確保の点で有効である。これにより、高い素子特性が得られる。
AlGaAs電子供給層44は、有機金属気相成長法を用いた常法により、Ga、As、Alの原料を導入して形成したものである。Alの原料は、トリメチルアルミニウム(TMA)を用いた。気相成長法以外に、分子線エピタキシャル成長法など他の方法も利用することができる。気相成長法で形成する場合、例えば、有機金属ガリウムガスとヒ素ガスを流す等してできた気相GaAsに、有機金属アルミニウムガスを導入して部分的にAlGaAsを堆積成長させることにより行なうことでき、この場合の圧力、温度、各成分の流速や供給量、供給比率を選択することで所望の混晶に制御可能である。
Alの比率としては、0.15≦z≦0.4の範囲が好ましく、0.2≦z≦0.3の範囲がより好ましい。
また、スイッチング層は、GaAs結晶に代えて、GaAs結晶にインジウム(In)がドープされた混晶を用いて、InGaAs層とAlGaAs層とを組合わせたInGaAs/AlGaAs構造としてもよい。Inの原料は、トリメチルインジウム(TMI)が挙げられる。この場合も、上記同様に大電流が得られる。InGaAs層は、例えば、GaAs結晶に気相成長法によりInをドーピングしたIn0.05Ga0.95As(x=0.05)混晶を用いて構成することができる。Inの比率xは、0.01≦x≦0.2の範囲で任意に選択することができ、好ましくは0.05≦x≦0.15の範囲である。
(第4実施形態)
本発明の炭化珪素半導体装置の第4実施形態を図9を参照して説明する。本実施形態は、第3実施形態の電子供給層をAl0.2Ga0.8N結晶からなる層で構成すると共に、スイッチング層をGaN結晶からなる層で構成し、HEMTの構造(不純物非ドープのスイッチング層/電子供給層)をGaN層とAlGaN層とを組合わせたGaN/AlGaN構造としたものである。
本発明の炭化珪素半導体装置の第4実施形態を図9を参照して説明する。本実施形態は、第3実施形態の電子供給層をAl0.2Ga0.8N結晶からなる層で構成すると共に、スイッチング層をGaN結晶からなる層で構成し、HEMTの構造(不純物非ドープのスイッチング層/電子供給層)をGaN層とAlGaN層とを組合わせたGaN/AlGaN構造としたものである。
なお、電子供給層及びスイッチング層以外の他の層及びSiC基板は、第1実施形態及び第3実施形態で使用した材料及び方法を用いて各実施形態と同様に形成、成膜が可能であり、第1実施形態及び第3実施形態と同様の構成要素には同一の参照符号を付してその詳細な説明を省略する。
図9に示すように、SiCドリフト層13の溝部19が形成されていない表面(溝非形成面)に、厚み2μmのGaNスイッチング層(不純物非ドープのチャネル層)50が積層されている。このGaAsスイッチング層50は、比較的高抵抗であるが、後述するように、これと隣接してAlGaN電子供給層51が形成され、このAlGaN電子供給層51から電子供給されるため、高い素子特性を得ることができる。
GaNスイッチング層50は、700〜1200℃に加熱しつつ、CVD法〔キャリアガス:水素(H2)、原料ガス:トリメチルガリウム(TMG)、アンモニア(NH3)〕を用いた常法により形成することができる。
GaNスイッチング層の厚みとしては、特に制限されるものではないが、耐圧等の点で、0.5〜3.0μmが好ましく、1.0〜2.0μmがより好ましい。
AlGaN電子供給層51は、第1実施形態のSiC電子供給層10と同様に、溝部19において露出するスイッチング層50及びSiCコンタクト層15と接するように側壁の壁面の沿って、GaNスイッチング層50の表面と略直交するように形成されている。
AlGaN電子供給層51は、GaN結晶に気相成長法によりAlをドーピングしたAl0.2Ga0.8N(z=0.2)混晶(AlGaN混晶)に不純物として窒素(N)を高濃度にドーピングした、バンドギャップの大きい層であり、これと隣接して設けられたGaNスイッチング層50に電子を供給できるようになっている。
本実施形態では、AlGaN混晶の組成をAl/(Al+Ga)比(z)が0.2である場合を示したが、Gaの比率は0.15≦z≦0.4の範囲で任意に選択することができ、この範囲内では、AlGaN混晶のキャリア濃度確保の点で有効である。これにより、高い素子特性が得られる。
AlGaN電子供給層51は、気相成長法を用いた常法によりGa、N、Alの原料を導入して形成したものである。気相成長法以外に、分子線エピタキシャル成長法など他の方法も利用することができる。気相成長法で形成する場合、例えば、有機金属ガリウムガスとアンモニアガスを流す等してできた気相GaNにトリメチルアンモニウム(TMA)などの有機金属アルミニウムガスを導入して部分的にAlGaNを堆積成長させることにより行なうことでき、この場合の圧力、温度、各成分の流速や供給量、供給比率を選択することで所望の混晶に制御可能である。
Alの比率としては、0.15≦z≦0.45の範囲が好ましく、0.2≦z≦0.3の範囲がより好ましい。
また、スイッチング層は、GaN結晶に代えて、GaN結晶にインジウム(In)がドープされた混晶を用いて、InGaN層とAlGaN層とを組合わせたInGaN/AlGaN構造としてもよい。この場合も、上記同様に大電流が得られる。InGaN層は、例えば、GaN結晶に気相成長法によりInをドーピングしたIn0.05Ga0.95N(x=0.05)混晶を用いて構成することができる。Inの比率xは、0.01≦x≦0.2の範囲で任意に選択することができ、好ましくは0.05≦x≦0.15の範囲である。
(第5実施形態)
本発明の炭化珪素半導体装置の第5実施形態を図10を参照して説明する。本実施形態は、第1実施形態のスイッチング層を、6方晶系のSiC結晶に気相成長法によりSnをSi0.9Sn0.1C(x=0.1)の組成となるようにドーピングしてなるSiSnC混晶からなる層で構成し、HEMTの構造(不純物非ドープのスイッチング層/電子供給層)をSiSnC層とSiC層とを組合わせたSiSnC/SiC構造としたものである。
本発明の炭化珪素半導体装置の第5実施形態を図10を参照して説明する。本実施形態は、第1実施形態のスイッチング層を、6方晶系のSiC結晶に気相成長法によりSnをSi0.9Sn0.1C(x=0.1)の組成となるようにドーピングしてなるSiSnC混晶からなる層で構成し、HEMTの構造(不純物非ドープのスイッチング層/電子供給層)をSiSnC層とSiC層とを組合わせたSiSnC/SiC構造としたものである。
なお、スイッチング層以外の他の層及びSiC基板は、第1実施形態で使用した材料及び方法を用いて第1実施形態と同様に形成、成膜が可能であり、第1実施形態と同様の構成要素には同一の参照符号を付してその詳細な説明を省略する。
図10に示すように、SiCドリフト層13の溝部19が形成されていない表面(溝非形成面)に、厚み2μmのSiSnCスイッチング層(不純物非ドープのチャネル層)60が積層されている。このSiSnCスイッチング層60は、6方晶系のSiCに気相成長法によりSnをドーピングしたSi0.9Sn0.1C(x=0.1)混晶(SiSnC混晶)からなる層であり、チャネル層としてキャリア用の電子が良好に移動できるようになっている。
このように、チャネル領域となるSiSnCスイッチング層60は、第1実施形態の場合と同様に、Si0.9Sn0.1C(x=0.1)混晶を用いて結晶格子の拡がった低オン抵抗の結晶層に構成されており、SiCに対するキャリアの移動度は高い。このキャリア移動度の高いSiSnC混晶からなるチャネル層に、後述するように、これと隣接するSiC電子供給層10から電子供給されるように構成されるため、電子の散乱確率に伴なう素子の損失低減の効果が大きく、高い素子特性を得ることができる。
本実施形態では、SiSnC混晶の組成をSn/(Sn+Si)比(x)が0.1である場合を示したが、Snの比率は0<x<1の範囲で任意に選択することができ、この範囲内では上記同様に、チャネル領域における電子の散乱確率に伴なう素子損失が低く抑えられ、キャリア移動度の高いチャネル領域を形成できる。これにより、高い素子特性が得られる。中でも、Snの比率は、0<x≦0.5の範囲が好ましく、0<x≦0.1の範囲がより好ましく、0.05<x≦0.15の範囲が特に好ましい。
SiSnCスイッチング層60は、6方晶系のSiC結晶に気相成長法を用いた常法によりSnをドーピングして形成したものである。気相成長法の詳細については、既述の通りであり、SiC及びSiSnC間に急峻な界面を有する混晶を得ることができるため、チャネル層の界面に揺らぎが生じることに伴なう電子などの散乱を回避でき、移動度が向上すると共に、層構造を自由に制御可能である点で好ましい。
気相成長法で形成する場合、例えば、SiH4ガスとプロパン(C3H8)ガスを流してできた気相SiCに有機金属(例えばテトラエチルスズ)ガスを導入して部分的にSiSnCを堆積成長させることにより行なうことでき、この場合の圧力、温度、各成分の流速や供給量、供給比率を選択することで所望の混晶に制御可能である。
SiSnCスイッチング層60の形成は、気相成長法以外に、液相成長法やエピタキシャル成長法、原料分子をイオン化し、加速して結晶中に注入するイオン注入法、など公知の方法を利用して行なうことができる。成分組成がブロード状に変化しない急峻な界面構造が得られ、移動度が向上する点で、本発明においては、気相成長法が特に好ましい。
また、SiSnC混晶の形成に用いる炭化珪素は、種々の炭化珪素を選択することができるが、6方晶系のSiC結晶が好ましく、前記4H−SiC結晶以外に6H−SiC結晶が好適である。4H−SiC結晶は、キャリア移動度が高く、同方向に成長した6H−SiC結晶に比べて積層欠陥密度が小さい点で好ましい。6H−SiC結晶を用いた場合も、上記と同様にしてSiSnCスイッチング層を形成できる。
SiSnCスイッチング層の厚みとしては、特に制限されるものではないが、スイッチング耐性と応力による欠陥発生を抑制する点で、0.01〜2.0μmが好ましく、0.01〜0.3μmがより好ましい。
上記した各実施形態では、ドープに用いた不純物以外に、SiCやSiGeC、SiSnCのIV族半導体では、アルミニウム(Al)やリン(P),ホウ素(B)など、Si及びCと価電子数の異なる原子をn型又はp型半導体を形成し得るように適宜選択することができ、また、GaAs、GaN、AlGaAs、AlGeNなどのIII〜V族化合物半導体では、P型の半導体のドーピングにはマグネシウム(Mg)や亜鉛(Zn)などが好適であり、例えばそれぞれ、シクロペンタジエジルマグネシウム、ジエチルジンク(DEZn)などを用いることができる。
また、SiC基板として、N型の4H−SiC基板を用いた例を示したが、前記例に制限されるものではなく、N型以外にP型のSiC基板や半絶縁性SiC基板を用いることができ、SiC基板の選択は、作製しようとする炭化珪素半導体装置の形態に合わせて適宜行なうことが可能である。
10…SiC電子供給層
14…Si0.9Ge0.1Cスイッチング層
16…ソース電極
17…ゲート電極
18…ゲート酸化膜
19…溝部
20…ドレイン電極
40…GaAsスイッチング層
50…GaNスイッチング層
60…Si0.9Sn0.1Cスイッチング層
41…Al0.2Ga0.8As電子供給層
51…Al0.2Ga0.8N電子供給層
14…Si0.9Ge0.1Cスイッチング層
16…ソース電極
17…ゲート電極
18…ゲート酸化膜
19…溝部
20…ドレイン電極
40…GaAsスイッチング層
50…GaNスイッチング層
60…Si0.9Sn0.1Cスイッチング層
41…Al0.2Ga0.8As電子供給層
51…Al0.2Ga0.8N電子供給層
Claims (8)
- HEMT構造を有すると共に、炭化珪素半導体を介して設けられたソース電極及びドレイン電極のソース側からドレイン側に電子が通過する縦型の炭化珪素半導体装置において、
結晶に不純物が実質的にドープされていないスイッチング層と、
前記スイッチング層の一部に設けられた溝と、
前記溝の、前記スイッチング層の表面と略直交する溝内壁に形成された電子供給層と、
前記電子供給層との間に絶縁層を介して設けられたゲート電極と、
を有することを特徴とする炭化珪素半導体装置。 - HEMT構造を有すると共に、炭化珪素半導体を介して設けられたソース電極及びドレイン電極のソース側からドレイン側に電子が通過する縦型の炭化珪素半導体装置において、
結晶に不純物が実質的にドープされていないスイッチング層と、
前記スイッチング層の一部に設けられた溝と、
前記溝の、前記スイッチング層の表面と略直交する溝内壁に形成された電子供給層と、
前記電子供給層と電気的に接続させて設けられたゲート電極と、
を有することを特徴とする炭化珪素半導体装置。 - 前記結晶が、SiC結晶、GaAs結晶、GaN結晶、InxGa1-xAs結晶〔0.01≦x≦0.2〕、又はInxGa1-xN結晶〔0.01≦x≦0.2〕である請求項1又は2に記載の炭化珪素半導体装置。
- 前記結晶がSiC結晶であって、前記スイッチング層は、SiC結晶にGe又はSnがドープされたSi1-yGeyC混晶又はSi1-ySnyC混晶〔0<y<1〕を含む請求項1〜3のいずれか1項に記載の炭化珪素半導体装置。
- 前記電子供給層が、SiC結晶、AlzGa1-zAs結晶〔0.15≦z≦0.5〕、又はAlzGa1-zN結晶〔0.15≦z≦0.5〕を含む請求項1〜4のいずれか1項に記載の炭化珪素半導体装置。
- 前記SiC結晶が、4H−SiC結晶である請求項3〜5のいずれか1項に記載の炭化珪素半導体装置。
- 基板上に、結晶に不純物が実質的にドープされていないスイッチング層を含む少なくとも1層の半導体層を形成する工程と、
少なくとも前記スイッチング層の一部に溝を形成する工程と、
形成された溝の内壁面に、前記スイッチング層と電気的に接続されるように電子供給層を形成する工程と、
前記電子供給層と電気的に接続されるようにゲート電極を形成する工程と、
を有する炭化珪素半導体装置の製造方法。 - 基板上に、結晶に不純物が実質的にドープされていないスイッチング層を含む少なくとも1層の半導体層を形成する工程と、
少なくとも前記スイッチング層の一部に溝を形成する工程と、
形成された溝の内壁面に、前記スイッチング層と電気的に接続されるように電子供給層を形成する工程と、
前記電子供給層との間に絶縁膜を介してゲート電極を形成する工程と、
を有する炭化珪素半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005292693A JP2007103727A (ja) | 2005-10-05 | 2005-10-05 | 炭化珪素半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005292693A JP2007103727A (ja) | 2005-10-05 | 2005-10-05 | 炭化珪素半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007103727A true JP2007103727A (ja) | 2007-04-19 |
Family
ID=38030359
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005292693A Pending JP2007103727A (ja) | 2005-10-05 | 2005-10-05 | 炭化珪素半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007103727A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5510544B2 (ja) * | 2010-07-14 | 2014-06-04 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
JP5573941B2 (ja) * | 2010-03-19 | 2014-08-20 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
WO2016168511A1 (en) * | 2015-04-14 | 2016-10-20 | Hrl Laboratories, Llc | Iii-nitride transistor with trench gate |
US11075262B2 (en) | 2018-12-10 | 2021-07-27 | Kabushiki Kaisha Toshiba | Semiconductor device |
WO2023162521A1 (ja) * | 2022-02-22 | 2023-08-31 | ローム株式会社 | 窒化物半導体装置およびその製造方法 |
-
2005
- 2005-10-05 JP JP2005292693A patent/JP2007103727A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5573941B2 (ja) * | 2010-03-19 | 2014-08-20 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
JP5510544B2 (ja) * | 2010-07-14 | 2014-06-04 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
WO2016168511A1 (en) * | 2015-04-14 | 2016-10-20 | Hrl Laboratories, Llc | Iii-nitride transistor with trench gate |
CN107431085A (zh) * | 2015-04-14 | 2017-12-01 | Hrl实验室有限责任公司 | 具有沟槽栅的iii族氮化物晶体管 |
US9865725B2 (en) | 2015-04-14 | 2018-01-09 | Hrl Laboratories, Llc | III-nitride transistor with trench gate |
CN107431085B (zh) * | 2015-04-14 | 2019-11-12 | Hrl实验室有限责任公司 | 具有沟槽栅的iii族氮化物晶体管 |
US11075262B2 (en) | 2018-12-10 | 2021-07-27 | Kabushiki Kaisha Toshiba | Semiconductor device |
WO2023162521A1 (ja) * | 2022-02-22 | 2023-08-31 | ローム株式会社 | 窒化物半導体装置およびその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8569800B2 (en) | Field effect transistor | |
JP6174874B2 (ja) | 半導体装置 | |
US10177239B2 (en) | HEMT transistor | |
JP2008205146A (ja) | 化合物半導体装置及びその製造方法 | |
JP2007251144A (ja) | 半導体素子 | |
WO2012056770A1 (ja) | 半導体装置およびその製造方法 | |
JP6772729B2 (ja) | 高電子移動度トランジスタ、及び高電子移動度トランジスタの製造方法 | |
JP4857697B2 (ja) | 炭化珪素半導体装置 | |
JP2010171416A (ja) | 半導体装置、半導体装置の製造方法および半導体装置のリーク電流低減方法 | |
JP6560117B2 (ja) | 半導体装置の製造方法 | |
JP2010199597A (ja) | 化合物半導体装置の製造方法 | |
US20140110758A1 (en) | Semiconductor device and method for producing same | |
JP2007103727A (ja) | 炭化珪素半導体装置及びその製造方法 | |
CN212182338U (zh) | 半导体结构 | |
JP6880406B2 (ja) | 化合物半導体装置及びその製造方法 | |
TWI574407B (zh) | 半導體功率元件 | |
JP5746927B2 (ja) | 半導体基板、半導体デバイスおよび半導体基板の製造方法 | |
JP2011129607A (ja) | GaN系MOS型電界効果トランジスタ | |
JP4857698B2 (ja) | 炭化珪素半導体装置 | |
JP2007115861A (ja) | へテロ接合トランジスタ | |
JP2005217361A (ja) | 高電子移動度トランジスタ | |
US20200044068A1 (en) | Semiconductor device | |
CN106449406B (zh) | 一种垂直结构GaN基增强型场效应晶体管及其制造方法 | |
JP2008205199A (ja) | GaN系半導体素子の製造方法 | |
JP5119644B2 (ja) | Iii−v族化合物半導体エピタキシャルウェハ |