JP2021502001A - エンハンスメント型トランジスタ構造を有する半導体素子 - Google Patents
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Abstract
【課題】リソグラフィが容易で、より高い歩留まりを実現し、よって、より高い費用対効果で製造できるエンハンスメント型トランジスタ構造を有する半導体素子を提供する。【解決手段】第1の方向（20）に沿って層状に配置されたベース基板（14）、第1の半導体層（16）および第２の半導体層（18）を含む層構造を有し、第2の方向（28）に沿って互いから離れて間隔を置かれて配置されたソース電極（22）、ゲート電極（24）およびドレイン電極（26）を有し、前記第1の半導体層（16）および第2の半導体層（18）は、前記ゲート電極（24）の領域において、複数の穴（32）を有し、前記複数の穴（32）の間に複数のフィン（44）が残り、前記ゲート電極（24）から、ゲート電極指（42）が前記複数の穴（32）に延び、前記複数の穴（32）は、第2の方向（28）を横断する第3の方向（40）に走る第１列（34）および第２列（36）を形成し、前記第２列（36）の各穴（32）は、前記第１列（34）の各穴（32）に対して、少なくとも第3の方向（40）に沿ってずれている。【選択図】図1
Description
本発明はエンハンスメント型トランジスタ構造を有する半導体素子に関する。
本発明は、特に、その設計および使用される材料により高電子移動度を有し、短い切換時間を実現した、いわゆる高電子移動度トランジスタ（HEMT）に関する。
この種の半導体素子（HEMT）は、例えば、特許文献1により開示される。
HEMTは、いわゆる電界効果トランジスタの特別な設計である。後者は、ソース電極とドレイン電極との間に、ソース電極からドレイン電極まで電流が流れるチャンネルを有する。チャンネルを通る電流の流れはゲート電極の電圧により影響を受け、特に、抑制されるか、または第1の電位で実際に可能になることができる。
異なるフェルミレベルと異なる広さのバンドギャップとを有する2つの半導体材料からなる層構造が、ソース電極とドレイン電極との間に領域に適用される場合、いわゆる二次元電子ガス（2DEG）が、前記材料の境界領域において形成される。2D電子ガスは、ソース電極とゲート電極の間に導電チャンネルを提供する。
このように形成されたチャンネルにおける電子移動度は、非常に高い。
アルミニウムガリウム砒素（AlGaAs）およびガリウム砒素（GaAs）が、HEMTの層構造のための異なる半導体材料として、しばしば用いられる。
しかしながら、HEMTの構造は他の半導体層によっても実現可能であり、比較的最近、ガリウム窒素（GaN）を含む材料の組合せ、および／または窒素と周期表の主族IIIの少なくとも一つの元素（以下、一般的に「第III族窒化物」材料と言う）とを含む化合物半導体が注目を浴びている。
ガリウム窒素およびその他の第III族窒化物材料は、価電子帯と導電帯との間に大きなバンドギャップを有し、したがって、高電圧をスイッチングするのに非常によく適している。
このために、GaN HEMTは、電力エレクトロニクスへの応用および高周波電子工学への応用に適している。
HEMTを含む電界効果トランジスタの場合、2つの異なる基本型がある。
エンハンスメント型トランジスタは、normally-offトランジスタとも呼ばれる。この種のトランジスタの特性は、電圧がゲート電極に印加されたときに、ソース電極とドレイン電極との間の電流のチャンネルが開かれるということである。
反対に、デプリーション型トランジスタ（normally-on）の場合、ソース電極とドレイン電極との間に存在するチャンネルは、ゲート電圧の印加によってピンチオフされる。
前述したように、2D電子ガスは非常に異なるバンドギャップを有する2つの半導体材料の間に境界に形成される。この2D電子ガスはソース電極とドレイン電極との間の、導電チャンネルとして役立つことができる。このために、デプリーション型HEMTを製造することは、比較的単純である。
対照的に、エンハンスメント型HEMTの製造は、ゲート電位のないゲート電極領域に2D電子ガスが発生するのを防止するために、追加のステップおよび付加的な技術的経費を必要とする。
1つの方法は、金属ゲート接点下の第2の半導体層を局部的にエッチングバック(local etching back)すること、すなわち薄くすること(thinning)である。この方法の実施例が、特許文献2、特許文献3、特許文献4、特許文献5、特許文献6、特許文献7および特許文献8に記載されている。薄い半導体層を局部的にエッチングすることは、しかしながら困難で、エッチング工程の非常に正確なコントロールを必要とする。
現代の観点から望ましい第2の方法は、金属的ゲート電極と2D電子ガスを形成するための層構造との間に、追加的にpドープされた導電性の半導体層を使用することである。
このpドープ層は、電位シフトを起こさせ、その結果、ゲート電極領域の2DEGチャンネルを抑制する。
この場合の不利な点は、pドープ層を、ゲート領域の外側でエッチングによって完全に取り除かなければならないということである。しかし、ゲート直下の2DEGチャンネルがオーバーエッチングによって、損傷を受けることは許されない。
この方法の実施例が、特許文献9、特許文献10、特許文献11、特許文献12、特許文献13および特許文献14に記載されている。
第3の方法は、ゲート誘電体が塗布される前に、ゲート電極下の半導体層にフッ素の注入をするか、またはこの層を酸素プラズマ処理して使用することである。
この方法の実施例は、特許文献15、特許文献16および特許文献17に記載されている。
この方法の不利な点は、長期安定度の不足である。
第4の方法は、半導体層を、ソース電極とドレイン電極との間の領域内で複数のストリップに再分割することに基づく。この方法は、第1の半導体層および第2の半導体層にエッチング溝を作る。「稜線」すなわちウェブ（本明細書では「フィン」と言う）が、溝と溝との間に残る。ソース電極とゲート電極との間のチャンネルはフィンの中を走っており、ゲート電位は、横切る方向に、チャンネルに作用することができる。エンハンスメント型トランジスタ構造を有効にするポテンシャル条件は、このようにして実現される。
前述したエッチングバックとは対照的に、溝をエッチングすることは、エッチング深さに関して厳格でなくてもよい。
不利な点は、チャンネルの導電性が、構造化の程度に応じて大きな影響を受けるということであり、これによって導電状態における抵抗が増加する。
フィンを有するトランジスタ構造の実施例として、非特許文献1、非特許文献2、非特許文献3を参照されたい。
はじめに挙げた特許文献1は、フィンを有するエンハンスメント型トランジスタ構造の複数の実施の形態を開示している。
いくつかの実施の形態において、フィンおよび溝の長さは、ソース電極とドレイン電極との間の距離より短い。
1つの実施の形態において、ゲート電極領域の各フィンに加えて、第2のグループに属する複数のフィンがあり、ソース電極の金属被覆がその上に延びている。すべての実施の形態において、ゲート電極とフィンの層構造との間に、pドープ材料が配置される。
したがって、特許文献1は、第2の方法と第4の方法とを合わせたものである。
Chandan Yadav et al. "Modeling of GaN-Based Normally-Off FinFET", in IEEE Electron Device Letters, Vol. 35, No. 6, June 2014
Ki-Sik Kim et al. "Heterojunction-Free GaN Nanochannel FinFETs With High Performance", IEEE Electron Device Letters, Vol. 34, No. 3, March 2013
Dong-Hyeok Son et al. "Fabrication of high performance AlGaN/GaN FinFET by utilizing anisotropic wet etching in TMAH solution", published on the occasion of the Solid State Device Research Conference (ESSDERC) from September 14 to 18, 2015, Graz, Austria.
以上の背景技術に対して、前述の不利な点を回避するかまたは少なくとも減じることができる、冒頭に記載したタイプの半導体素子を提供することが、本発明の目的である。
特に、より少ないリソグラフィのための支出および／またはより高い歩留まりを実現し、よって、より高い費用対効果で製造できるエンハンスメント型トランジスタ構造を有する半導体素子を提供することが、本発明の目的である。
本発明の一態様にしたがって、前記目的は、以下に記載のエンハンスメント型トランジスタ構造を有する半導体素子により達成される。
エンハンスメント型トランジスタ構造は、ベース基板、第1の半導体層および第2の半導体層（それは第1の方向に沿ってより上に配置されたものである）を含む層構造を有し、第1の半導体層および第2の半導体層は第1の方向に沿って積層されている。当該トランジスタ構造はさらに、ソース電極、ゲート電極およびドレイン電極を有し、それらは第2の方向に沿って互いから離れて配置されている。第1の半導体層は、ベース基板上に設置されたIII族第1グループ窒化物材料によって形成され、第2の半導体層は、第1の半導体層上に形成されたIII族第2グループ窒化物材料によって形成される。III族第1グループおよびIII族第2グループの窒化物材料は互いに異なり、2D電子ガスは第1の半導体層および第2の半導体層の境界領域において生成される。
第1の半導体層および第2の半導体層は、ゲート電極領域に複数の穴(holes)を有し、それらの穴と穴との間に、III族第1グループおよび第2グループの窒化物材料を含む複数のフィンが残留し(remain)、前記ゲート電極は、前記各穴に延びる複数のゲート電極指(gate finger)を伴う。
ゲート電極指を伴う複数の穴は、穴の第1列と、少なくとも、穴の第2列とを形成する。以下単に「第1列」、「第2列」などという。そこにおいて、第1列および第2列は、いずれの場合においても前記第2の方向を横断する方向に延びて、それは第3の方向を定める。そして、第2列の各穴は、第1列の各穴に対して、第2の方向および第3の方向においてずれている(offset)。
本発明のトランジスタ構造は、層構造によって形成される2DEGチャンネルを抑制するために、そしてエンハンスメント型トランジスタ構造を得るために、ゲート電極領域に穴およびフィンにより構築される層構造を採用する。
ゲート電極のゲート電極指が層構造に到達するので、ポテンシャル条件は変化し、空乏ゾーンがゲート電極指の周辺で形成される。空乏ゾーンは、2D電子ガスの形成を妨げる。
好適な実施の形態において、ゲート電極指を伴う各穴は、ソース電極とドレイン電極との間のチャンネルが、ゲート電位の印加なしでピンチオフされるように選ばれた、互いから相対的な距離で配列される。
先行技術のフィン・トランジスタとは対照的に、本発明の半導体素子は、ゲート電極指を伴う少なくとも2つの列を有する。そこにおいて、各列の各穴は、残ったフィンが第2の方向において、直線状に通り抜けできなくて、むしろ中断されるか、または少なくとも制限されすなわち狭くなるように、互いにずれている。
しかしながら、それと同時に、第2列のずれた各穴はさらなるフィンを形成する。それは第1列の各フィンに対してもずれている。
この構造は、先行技術すなわちより広いフィンと比較すると、穴もしくは溝の密度の低下を可能にする。
低下した穴密度は、構造を製造するにあたって安い経費で済み、費用対効果の実現を有効にする。さらに、より大きい穴間距離のためのより広いフィンは、導電状態すなわちエンハンスド状態でのより低い電気抵抗を実現する。
さらなる利点は2D電子ガスを貫く穴の、精密(critical)でなくても良いエッチング加工にある。このようにして、改良された再現性が得られ、より高い製造歩留まりが得られる。
したがって、前述した発明の目的は、完全に達成される。
好ましい構成において、第1列および第2列は、互いに平行となる。
原則として、第1列および第2列が互いに関して斜めに走ることができる。例えば、10度の角度をなすことができる。
これとの比較になるが、前記好ましい構成は、ゲート電極指およびフィンを伴う穴が、ゲート電極の下の可能な最も小さな領域で、互いから離れて配列されて、一様に間隔を置かれる、という効果がある。
都合のよいことに、この構成は、前記第3の方向において、チャンネル幅にわたって同質のチャンネル特性を実現できる。
さらなる構成において、複数の穴の一部は、第3列を形成する。
第3列の各穴は、前記第2の方向および前記第3の方向において、第2列の各穴に対してずれているしている。
好ましくは、第1列の穴と第2列の穴は、それぞれ第2の方向に配列される。そうすると、第1列の穴と第3の列の穴とは第2の方向にさらなる列を形成する。さらにまた、好適な実施の形態では、各穴は、第2および第3の方向に関して斜めに走る列を形成する。
この構成は、第1および第2の半導体層の特に単純な構造化を有効にする。
ゲート電極指間の相対距離をもう一度増加でき、孔の密度をさらに低下させることができる。
ゲート電極指間の相対距離をもう一度増加でき、孔の密度をさらに低下させることができる。
さらなる構成において、第1列の穴の間のフィンおよび第2列の穴の間のフィンは、穴径の合計の半分に対応する距離および第2の方向の穴間距離(hole distance)だけ、いずれの場合においても、第3の方向においてずれている。
好適な実施の形態において、穴径および第2の方向の穴間距離は、さらに同一である。
この構成における好適な実施の形態において、第2列の各穴がそれぞれ、第3の方向に沿って、第1列の２つの穴の中央に実際に配置される。
この構成は穴の密度を最小化することに都合よく寄与する。そして、リソグラフィに関する支出を低下させる。
さらに、この構成は、2D電子ガス上のゲート電極による非常に均一な電界効果を実現する。
通常、この構成は、隣接する穴と穴の距離を比較的大きく選ぶることができるという利点がある。
さらに有利な構成において、第1列の2つの隣接する穴どうしの第1の穴間距離は、第2列の２つの隣接する穴どうしの第2の穴間距離に等しい。
さらにまた、第1列の穴と第2列の隣接する穴との間のさらなる穴間距離が、第1列の２つの隣接する第1の穴間距離に等しいことが、好ましい。
これらの構成は、2D電子ガス上のゲート電極の非常に均一な電界効果に同様に寄与する。その一方で、それらは第1および第2の半導体層の構造を単純化する。
さらなる構成において、隣接する穴の穴間距離が50nmから150nmの範囲であり、好ましくは50nmから100nmまでの範囲である。
さらに有利な構成おいて、第2の方向に沿って、穴径が、50nmから150nmの範囲、好ましくは50nmから100nmまでの範囲である。
本発明のトランジスタ構造で、この大きさの穴間距離および穴径は、エンハンスメント型HEMTの特に費用対効果の実現のために有利であることが判明した。
さらなる構成において、ゲート電極領域における各穴は、合計された穴断面積を形成し、ゲート電極領域における各フィンは、合計されたフィン断面積を形成する。合計された穴断面積および合計されたフィン断面積は、大きさにおいて、ほぼ等しい。
ここで「大きさにおいて、ほぼ等しい」とは、フィン断面積がゲート電極下の領域の40％から60％の間を占めて、ゲート電極の下の全面積の、好ましくは約50％であることを意味する。
すなわち合計された穴断面積は、ゲート電極領域の各穴断面積の合計である。
合計されたフィン断面積とは、ゲート電極領域の残ったフィンの全面積である。
合計されたフィン断面積とは、ゲート電極領域の残ったフィンの全面積である。
好ましい構成において、穴は、ゲート電極の金属および絶縁誘電体を導入するために、大きいことが好ましい。
一方では、残ったフィンは、トランジスタのオン（エンハンスド）状態において、有効な電流を得るために広いことが好ましい。
さらなる構成において、各穴は、電気絶縁性の誘電体によって満たされる。好ましくは、穴は、絶縁誘電体によって、完全に満たされることが好ましい。
この構成において、ゲート電極の金属ゲート電極指は、この誘電体によって、第1および第2の半導体層の第III族窒化物材料から分離される。
都合のよいことに好適な実施の形態のこの構成は、追加的なpドープ材料を省く。追加的なpドープ材料は、先行技術によるトランジスタ構造の場合、ゲート電極とチャンネル材料の選択された部分との間に導電接続をしばしば提供した。
本構成は、特に費用対効果の実現および穴間距離の最大化をもたらす。それは、電力エレクトロニクスへの応用のための高いブレークダウン電界強度を可能にする。
さらなる構成において、フィンは、いずれの場合においても、第3の方向に沿った２本の絶縁ゲート電極指によって、横につながる(bound)。
この構成において、ゲート電極指はいずれの場合においても、各フィンの左側に、そして、右側に配置される。
その変形例としての他の構成で、選択されたフィンを、pドープもしくはnドープ材料の横につなぐこと、および／または、ソース電極またはドレイン電極との導電接続を実現することができる。
この好ましい構成は、本発明の半導体素子の、特に単純なおよび費用対効果の実現に関与する。
さらなる構成において、穴は、少なくとも近似的に、円型である。
この構成は、穴が電子ビームリソグラフィを用いて作られる場合、特に有利である。
主に円形の（円形および円筒状の）穴が、好適な小さな寸法で、より容易に作製される。
若干の構成において、穴の列が、いわゆるナノ―インプリントリソグラフィ（NIL）を用いて、代替的に、または、補助的に作製されてもよい。
この場合、構造スタンプ(structured stamp)が、リソグラフィ・プロセスのためのフォトレジストの構造を作るために用いられる。
この変形例である若干の好適な実施の形態において、非円形を含む異なる穴断面も、可能である。
すべての好ましい構成において、本発明の半導体素子は、2D電子ガスが、ゲート電極の電界効果が効果的に必要とされる場合にだけ、ゲート電極指により中断されるという利点がある。
したがって、好適な実施の形態において、本半導体素子はゲート電極の領域にだけ穴を有し、その穴は、狭く接近した配置および残った材料ウェブ(material webs)の結果として、フィンのような効果をもたらす。そして同時に、オン状態においてチャンネル抵抗を、より少なく増加させる。
好適な実施の形態において、ソース電極とゲート電極間の残ったチャンネル領域は「穴がない」(hole-free)。すなわち、上に記載した方法で構築されていない。
いくつかの実施の形態において、第2の方向に沿った非構築チャンネル領域は、穴およびフィンにより構築された領域の２倍のサイズを超える。
前述のおよび以下で説明される特徴は、それぞれ示された組合せだけでなく、他の組合せでも、または単独で、本発明の要旨を逸脱しない範囲で、使用可能であることは、言うまでもない。
本発明の実施の形態は、図面に示され、以下の説明において、さらに詳細に説明される。
図1において、実施の形態に係る半導体素子の全体を、参照番号10によって示す。
半導体素子は、ベース基板14に設置されたトランジスタ構造12を含む。
図2に模式的に示されているように、第1の半導体層16および第2の半導体層18を有する層構造が、ベース基板14上に配置されている。
図2に模式的に示されているように、第1の半導体層16および第2の半導体層18を有する層構造が、ベース基板14上に配置されている。
第1の半導体層16は、第III族窒化物材料によって形成され、それは例えば、ベース基板14上へエピタキシャルに成長したGaN層であってもよい。
第2の半導体層18は、第1の半導体層16の第III族窒化物材料と異なる第III族窒化物材料からなる。例えば、第2の半導体層18は、第1の半導体層16上にエピタキシャルに成長したAlGaN材料によって形成されていても良い。
あるいは、若干の好適な実施の形態では、3番目の層（ここで示されない）が、第2の半導体層18と第1の半導体層16との間に配置されていてもよい。
この第3層は、都合よく第1の半導体層および第2の半導体層を互いに適応させることに役に立つ、すなわち第1の半導体層から第2の半導体層への移行を「滑らかにする」。例えば、前述の材料の組合せのための適応層は、窒化アルミニウム（AlN）から作り出されることができる。
明細書の冒頭においてすでに述べたように、原則として、窒素および第III族元素を含む他の化合物半導体を、用いることもできる。
第1の半導体層16の第III族窒化物材料および第2の半導体層18の第III族窒化物材料は、異なるフェルミレベルまたは異なるバンドギャップを有する。
したがって、半導体層16、18の境界領域で、2D電子ガス19、すなわち境界領域の2つの横方向に移動できる複数の「自由」電子を有する層が形成される。
図２の矢印20を用いて示されるように、層構造は第1の方向20を定め、半導体層16、18の境界領域での電子の移動度は第1の方向20に実質的に直交している。
図1を参照して、半導体素子はソース電極22、ゲート電極24およびドレイン電極26を有する。それらは第2の方向28に沿って互いから離れて配置される。各電極は、半導体層構造の上に堆積される金属材料から、典型的に作り出される。
図2は、絶縁誘電体30上のゲート電極24の金属層を示す。例えば、誘電体30は酸化物層であり、それは第2の半導体層18の上に形成される。
図1および図3を参照して、複数の穴(holes)32が、ゲート電極24の領域においてエッチングされる。
穴32は、第1の方向20に沿って、第1および第2の半導体層16、18を含む層構造の深さまで延びている。
好適な実施の形態において、穴32は、第III族窒化物材料の局部的なエッチングバックによって形成される。穴32の深さは、好ましくは、2つの第III族窒化物材料を含む層構造の高さよりも大きい。
いくつかの実施の形態において、穴32の深さは、例えば第III族窒化物材料を含む層構造がほぼ30ナノメートルの高さを有する場合、30ナノメートルより大きくなり得る。
通常、穴32はこのように、方向20に沿って、ベース基板14まで、もしくはベース基板14の中にまで延びるような深さを有することができる。
図１から分かるように、これらの穴32は、各列34、36、38に沿って、互いに平行して配列される。穴の各列は、第2の方向28を横断する方向に、第3の方向40に沿って配列される。
好適な実施の形態において、列34、36、38は、第2の方向28に対して直交する方向に走り、好ましくは第1の方向20に対して直交方向に走る。
図3から分かるように、これらの穴32はいずれの場合においても絶縁誘電体30によって内壁が塗られる。
好適な実施の形態において、誘電体30は、穴32がエッチング工程によって形成されたあと、第2の半導体層18を覆って形成される。
その後の工程において、電極22、24、26の金属層が塗布される。この「後の工程」によって、穴32はゲート電極24の金属で埋められる。このようにして、穴32に達する金属ゲート電極指42を起こす。好ましくは、ゲート電極指42は誘電体30と協働して、穴32を完全に埋める。
第1および第2の半導体層16、18ならびに2D電子ガス19を含む層構造は、穴32と穴32との間に残り、ソース電極22からゲート電極26へ電流が流れることのできるウェブすなわちフィンを形成する。
先行技術によるフィンから成るトランジスタ構造とは対照的に、ここのフィン44は、第2の方向28に沿ってドレイン電極までまっすぐに通り抜けない。その理由は、図1に示すように、２番目の列の各穴36が、１番目の列の各穴34に対してずれていて、かつ、第3列の各穴38に対してもずれているからである（列とは、第3の方向４０に沿った列を言う）。
好適な実施の形態において、穴32は、比較的薄い誘電体30およびゲート電極24の金属を導き入れることが可能なくらい、十分大きな直径を持つ。
トランジスタ構造12の導電（エンハンスド）状態において、穴32は、ソース電極22からドレイン電極26まで電流の流れを妨げて、オン抵抗Ronを増加させるので、穴32をできるだけ小さくすることが望ましい。
好適な実施例において、穴径DLを、50nmから100nmの範囲にするのが有利であると判明した。１つの列の隣接する穴間の距離DA1は同様に50nmと100nmとの間にあることが有利であると判明した。さらにまた、異なる列の2つの隣接する穴間の距離DA2は、50nmから100nm の範囲にあるのが有利であることが判明した。
好適な実施例において、穴と穴との距離DA1およびDA2は、製造許容度の範囲内で同一である。
ここで示される実施の形態において、穴32は主に円形の断面を有する。ただし、数学的に正確な円形形状は、製造許容度および工程の不安定性のためにあまり達成されない。
他の実施の形態（ここで例示されない）において、穴32は異なる断面を有することができる。例えば楕円形、正方形、六角形、八角形、矩形その他の断面形状である。そして、それは不規則であることさえできる。
前述した実施の形態において、穴径DLは、第3の方向40において好ましくは測定される。第2の方向28において、穴径は、より大きくなることができるし、より小さくなることもできる。しかし好ましくは、第2の方向28においても、第3の方向40においても、ほぼ同一である。
好適な実施の形態において、ゲート電極24の領域で、穴の断面積の合計は、残留するフィンの断面積48の合計にほぼ等しい。さらに、好適な実施の形態において、穴32およびフィン44による層構造は、図１に示されるように、ゲート電極24の下の領域に限定される。
ゲート電極24から離れたソース電極22とドレイン電極26との間のチャンネル領域は、ほとんど邪魔されない電流の流れを促進するために、好ましくは構造化されない。
Claims (12)
- エンハンスメント型トランジスタ構造（12）を有する半導体素子であって、
前記トランジスタ構造（12）は、第1の方向（20）に沿って層状に配置されたベース基板（14）、第1の半導体層（16）および第2の半導体層（18）を含む層構造を有し、
前記トランジスタ構造（12）は、第2の方向（28）に沿って互いから離れて間隔を置かれて配置されたソース電極（22）、ゲート電極（24）およびドレイン電極（26）を有し、
前記第1の半導体層（16）は、ベース基板（14）上に配置されたIII族第1グループ窒化物材料によって形成され、
前記第2の半導体層（18）は、前記第1の半導体層（16）上に配置されたIII族第2グループ窒化物材料によって形成され、前記第III族第1グループおよび第2グループの窒化物は材料が互いに異なり、
前記第1および第2の半導体層（16、18）の境界領域において2D電子ガス（19）が形成され、
前記第1の半導体層（16）および第2の半導体層（18）は、前記ゲート電極（24）の領域において、複数の穴（32）を有し、前記複数の穴（32）の間に第1および第2の第III族窒化物材料を含む複数のフィン（44）が残留し、
前記ゲート電極（24）は、前記穴（32）に延びる複数のゲート電極指（42）を有し、
前記ゲート電極指（42）を含む前記穴（32）が、穴の前記第1列（34）および前記第2列（36）を形成し、
前記第1列および第2列（34、36）は、いずれの場合においても第2の方向（28）を横断する方向に走る第3の方向（40）を定め、
前記第2列（36）の各穴（32）は、前記第1列（34）の各穴（32）に対して、前記第2の方向（28）および前記第3の方向（40）にずれている、半導体素子。 - 前記第1列および第2列（34、36）は、互いに平行に走っている、請求項1に記載の半導体素子。
- 前記複数の穴（32）が第３列（38）を形成し、前記第３列（38）の各穴（32）は、前記第2列（34）の各穴（32）に対して、前記第2の方向（28）および前記第3の方向（40）にずれている、請求項1または請求項2に記載の半導体素子。
- 前記第1列（34）の各穴（32）の間のフィン（44）と、前記第2列（36）の各穴（32）の間のフィン（44）とは、第3の方向（40）にずれており、そのずれている距離は、第2の方向の穴径（DL）および穴間距離（DA1）の合計の半分に対応する、請求項1〜請求項3のいずれか１項に記載の半導体素子。
- 前記第1列（34）の2つの隣接する穴（32）の第1の穴間距離（DA1）が、前記第2列（36）の２つの隣接する穴（32）の第2の穴間距離に等しい、請求項1〜請求項4のいずれか１項に記載の半導体素子。
- 前記第1列（34）の穴（32）と前記第2列（36）の隣接する穴（32）との間のさらなる穴間距離（DA2）が、前記第1列（34）の2つの隣接する穴（32）の第1の穴間距離（DA1）に等しい、請求項1〜請求項5のいずれか１項に記載の半導体素子。
- 隣接する穴の穴間距離（DA1、DA2、DA3）は、50nmから150nmの範囲にあり、好ましくは50nmから100nmの範囲にある、請求項1〜請求項6のいずれか１項に記載の半導体素子。
- 前記穴（32）が第3の方向に穴径（DL）を有し、当該穴径（DL）は、50nmから150nmの範囲にあり、好ましくは50nmから100nmまでの範囲にある、請求項1〜請求項7のいずれか１項に記載の半導体素子。
- 前記ゲート電極（24）の領域の各穴（32）は、合計された穴断面積（46）を形成し、前記ゲート電極（24）の領域のフィン（44）は、合計されたフィン断面積（48）を形成し、
前記合計された穴断面積（46）および前記合計されたフィン断面積（48）は、大きさにおいてほぼ等しい、請求項1〜請求項8のいずれか１項に記載の半導体素子。 - 前記穴（32）が電気絶縁誘電体（30）によって埋められている、請求項1〜請求項9のいずれか１項に記載の半導体素子。
- 前記フィン（44）は、第3の方向（40）の2本の絶縁ゲート電極指（42）によって横につながっている、請求項1〜請求項10のいずれか１項に記載の半導体素子。
- 前記穴（32）は円形である、請求項1〜請求項11のいずれか１項に記載の半導体素子。
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