JP6373509B2 - 半導体デバイス、及び半導体デバイスの製造方法 - Google Patents

半導体デバイス、及び半導体デバイスの製造方法 Download PDF

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Description

この発明は、包括的には半導体デバイスに関し、より詳細には、複数のキャリアチャネルを有する半導体デバイスに関する。
本出願は、２０１５年７月１７日に出願され、引用することにより本明細書の一部をなす、米国仮特許出願第６２／１９３，６７３号からの優先権を主張する。
半導体デバイスは、エネルギー課題の解決において重要な役割を果たす。詳細には、窒化物パワートランジスタは、進化型輸送システムの分野における大きな可能性、よりロバストなエネルギー配信ネットワーク、並びに高効率の発電及び電気変換への多くの新たな革命的手法、等がある。これらのシステムは、電圧を昇圧するか又は降圧する非常に効率の良い変換器に依拠する。近年、これらのデバイスは、主にシリコン(Ｓｉ)から作製されている。しかし、Ｓｉの限られたブレークダウン電圧及び周波数応答、及びその高い抵抗性により、現在利用可能な商業デバイス及び回路が、将来の電力用途にとって非常にかさばり、重く、不適切なものとなっている。代替として、窒化ガリウム(ＧａＮ)デバイスは、電力用途のための、高電圧、高周波数応答及び低オン抵抗の記録的組み合わせを達成してきた。
現在のところ、ＧａＮ系高電子移動度トランジスタ(ＨＥＭＴ)等のＧａＮパワーデバイスは、高電力、高電圧及び高周波数用途の最も有望な候補のうちの１つとみなされている。ＧａＮ ＨＥＭＴは、より大きなブレークダウン電圧(ＶＢ)及び電流密度で、ＧａＡｓ ＨＥＭＴの最大で１０倍の高電力密度、及び４００ＧＨｚを超える高いカットオフ周波数を達成した。最新技術の電力レベルは、２．９ＧＨｚで８００Ｗ及び３．５ＧＨｚで５００Ｗを超える総出力電力を有するＳｉＣ基板において実証されてきた。一方、ハイパワーモーター等のハイパワー用途では、より高い出力電力、すなわち、３ｋＷ〜５ｋＷが望ましく、これは、ＧａＮパワーデバイスの出力電力の更なる強化を必要とする。
ＧａＮパワーデバイスの高電力要件を達成するために、デバイス電流容量を強化する必要がある。例えば、クラスＡのデバイス等の増幅器のために用いられるＧａＮパワーデバイスにおいて、最大出力電力は、
Figure 0006373509
として導出することができ、ここで、Ｖｍ，ｍａｘは、デバイスブレークダウン電圧によって決まり、Ｖｋはニー電圧であり、Ｉｍａｘは最大ドレイン−ソース電流である。ＧａＮベースのパワーデバイスの場合、デバイスブレークダウン電圧は、ゲート−ドレイン距離の増大と共に増大することができるが、Ｉｍａｘは、単一チャネルの輸送能力によって現在制限されている。ここで、Ｉは、キャリア移動性及び速度の飽和、並びに軽減されるチャネル温度に起因して、高電界で飽和する。
ＧａＡｓ系ＨＥＭＴ及びＧａＮ系ＨＥＭＴのマルチチャネル構造を用いて、デバイス電流密度を増大させることができる。ＡｌＧａＡｓ／ＧａＡｓ ＨＥＭＴにおいて、各々が２〜３×１０１２ｃｍ−２個の電子を有する最大で３つのチャネルを利用することにより、約１Ａ／ｍｍとして高出力電流を達成することができる。ＡｌＧａＮ／ＧａＮ ＨＥＭＴにおいて、二重チャネル構造は、高出力電流を可能にするのみでなく、より高い線形性及び利得カットオフ周波数に対する微分ソースアクセス抵抗も低減することができる。
しかし、ＨＥＭＴの二重チャネル構造は、より高いドレイン電流密度をもたらしたが、より低い２ＤＥＧチャネルにわたる弱いゲート制御に起因して、大きな閾値下の振れ、低い閾値電圧、短チャネル効果及び非線形ゲート相互コンダクタンスを有し得る。弱いゲート制御は、ゲートが第１のチャネルの下の更なるチャネルをオン又はオフにすることが困難であるため、電流強化における二重チャネルデバイスの利点を損なうのみでなく、マルチチャネルデバイスの発展も妨げる。
弱いゲートの問題に対する１つの可能な解決策は、背面障壁を用いて、より深いチャネル及びゲート制御のための電子閉じ込めを強化することである。しかし、背面障壁を有する二重チャネルＨＥＭＴの転送特性は、依然として、単一チャネルＨＥＭＴの転送特性よりもはるかに劣っている。
別の解決策は、より深いチャネルにアクセスするように深くエッチングされた離間されたゲート構造を提供する。しかし、この解決策は、ゲート幅を犠牲にし、約１／２のゲート幅しか実際に使用可能にせず、これよって、有効電流密度(総デバイス幅に対する総電流)を大幅に低減し、したがってマルチチャネルによってもたらされる電流強化の利点を失う。いくつかの実施態様では、更には、この例示的なマルチチャネルＨＥＭＴの電流密度は、単一チャネルデバイスの電流密度よりも低い可能性もある。他方で、電流が離間されたゲート間の領域内に集約される必要があるため、ゲート付近の電流集中及び電界集中は不可避であり、これは通常、高いチャネル温度、事前の(preliminary)デバイスブレークダウン及びデバイス信頼度の悪化につながる。
この発明のいくつかの実施の形態の目的は、マルチチャネル半導体デバイスのためのソース、ドレイン及びゲートスタックを形成する互い違いに配置された電極及び／又は電極構成を提供することであり、これにより、各チャネルにわたる直接的なゲートアクセス及び制御を可能にすることができる。別の目的は、ゲート幅を犠牲にすることなく、マルチチャネルによって電流強化を利用することを可能にしながら、同時に、小さな閾値下の振れ及び高速チャネル応答のための密なゲート制御を可能にする電極構成を提供することである。いくつかの実施の形態の別の目的は、限定ではないが、２次元電子ガス(２ＤＥＧ)、２次元正孔ガス(２ＤＨＧ)、金属酸化物半導体(ＭＯＳ)反転ｎチャネル及びＭＯＳ反転ｐチャネルを含む様々な種類のチャネルを有するマルチチャネルデバイスに適用することができる電極構成を提供することである。
この発明のいくつかの実施の形態は、マルチチャネル及び互い違いに配置された異なる深さのマルチフィンガー電極を有するトランジスタ等の半導体デバイスのための構造と、このマルチチャネル半導体デバイスの製造方法とを提供する。この発明の様々な実施の形態の構造及び製造方法は、中でも、パワーエレクトロニクス及びマイクロ波エレクトロニクス、電力増幅及びデジタルエレクトロニクスにおいて用いることができる。
したがって、この発明の１つの実施の形態は、半導体デバイスであって、この半導体デバイスの異なる深さにおいて平行に延在する複数のキャリアチャネルを形成する層状構造と、この層状構造に貫入して、異なる深さにおいて対応するキャリアチャネルに到達し、このキャリアチャネルを制御する、異なる長さの複数のゲートフィンガーを有するゲート電極と、層状構造に貫入して、対応するキャリアチャネルにアクセスする、異なる長さの複数のキャリアフィンガーを有するキャリア電極であって、キャリアフィンガーは、ゲートフィンガーと互い違いに配置される、キャリア電極と、を備える、半導体デバイスを開示する。
別の実施の形態は、半導体デバイスの製造方法を開示する。本方法は、キャリア電荷を受け取る際に複数のキャリアチャネルが半導体デバイスの異なる深さにおいて平行に延在することを可能にする層状構造を形成することと、ゲート電極及びキャリア電極の複数のフィンガーのための層状構造におけるトレンチを形成することであって、ゲート電極及びキャリア電極のフィンガーのためのトレンチは、異なる深さにおける対応するキャリアチャネルにアクセスするための異なる深さを有することと、ゲート電極及びキャリア電極を形成することであって、キャリア電極のフィンガーはゲート電極のフィンガーと互い違いに配置されていることと、を含む。
この発明の１つの実施の形態による半導体デバイスの簡略化した断面図である。 図１に示す半導体デバイスの電極形状及び配置を示す上面図である。 この発明の１つの実施の形態による、追加の層を有するマルチチャネルヘテロ構造半導体デバイスを示す概略断面図である。 この発明の１つの実施の形態による、背面障壁層を有するマルチチャネルヘテロ構造半導体デバイスの概略断面図である。 この発明の１つの実施の形態によるオールアラウンドゲート誘電体層及びゲートフィールドプレートを有する、１つの実施の形態による半導体デバイスの概略断面図である。 図５の実施の形態の上面図である。 この発明の別の実施の形態による半導体デバイスの概略断面図である。 この発明の実施の形態のいくつかの原理を利用した、半導体デバイスの製造方法のブロック図である。
この発明の様々な実施の形態は、マルチチャネル構造と、マルチチャネルを制御する電極とを備えた半導体デバイス、並びにこのデバイスの製造方法及び技法に関する。単なる例として、様々な実施の形態を、複数の２次元電子ガス(２ＤＥＧ)チャネル及び／又は２次元正孔ガス(２ＤＨＧ)チャネルを有する半導体デバイスの製造方法及びシステムに適用することができる。本方法及び本技法は、限定ではないが、デバイス内のマルチチャネルに対する制御を可能にする、バイポーラトランジスタ、電界効果トランジスタ、絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ)及びサイリスタを含む多岐にわたる３端子半導体デバイスに適用することができる。この発明のいくつかの実施の形態によって利用される原理は、マルチチャネル電界効果トランジスタ(ＦＥＴ)を形成及び／又は製造するのにも用いることができる。
図１は、この発明の１つの実施の形態による半導体デバイスの簡略化された断面図を示す。この実施の形態では、半導体デバイスは、半導体デバイスの異なる深さにおいて平行に延在する複数のキャリアチャネルを形成する層状構造を含む。例えば、層状構造は、第１のチャネル１１１、第２のチャネル１１２、第３のチャネル１１３、……第ｎのチャネル等の２ＤＥＧチャネル及び／又は２ＤＨＧチャネルを備えたマルチチャネルヘテロ構造ＦＥＴとすることができる。いくつかの実施の形態では、２ＤＥＧ及び２ＤＨＧチャネルは、１対の層、すなわち一対の層１１及び１２、一対の層２１及び２２、一対の層３１及び３２、……並びに一対の層Ｎ１及びＮ２を含むヘテロ構造によって形成することができる。各ヘテロ構造において、層１１、２１、３１、……Ｎ１の材料は、層１２、２２、３２、……Ｎ２の材料と比較して異なる格子定数を有する。例えば、１つの実施の形態において、層１１、２１、３１、……Ｎ１及び層１２、２２、３２、……Ｎ２の材料は、窒化インジウムアルミニウムガリウム(ＩｎＡｌＧａＮ)及び窒化ガリウム(ＧａＮ)、窒化アルミニウムガリウム(ＡｌＧａＮ)及びＧａＮ、又は窒化インジウムガリウム(ＩｎＧａＮ)及びＧａＮのうちの１つ又は組み合わせである。この実施の形態では、第１のチャネル、第２のチャネル、……第ｎのチャネルにおいて２ＤＥＧが形成される。
また、半導体デバイスは、層状構造に貫入して異なる深さの対応するキャリアチャネルに到達し、これらのキャリアチャネルを制御する、異なる長さの複数のゲートフィンガーＧ１、Ｇ２、Ｇ３……ＧＮを有するゲート電極１２０と、同様に層状構造に貫入して対応するキャリアチャネルにアクセスする、異なる長さの複数のキャリアフィンガーＳ１、Ｓ２、Ｓ３……ＳＮを有するキャリア電極１１０とを備える。キャリア電極のフィンガーは、ゲート電極のフィンガーと互い違いに配置される。ゲート電極及びキャリア電極の互い違いに配置されたフィンガーの長さ及び構成は、「階段状」構造を形成するように選択され、ここで、１つのチャネル、例えばチャネル１１１を制御するゲート電極のフィンガーは、他のチャネルと交差しない。
この発明のいくつかの実施の形態は、いくつかの状況において、キャリアフィンガーとゲートフィンガーとの間の電荷漏れが、フィンガーの互い違いに配置された配置に起因して起こり得るという認識に基づく。この問題に対処するために、いくつかの実施の形態は、各ゲートフィンガーの側壁を完全に取り囲む誘電体層００２を堆積し、キャリアフィンガーとゲートフィンガーとの間の漏れを低減する。
例えば、実施の形態において、キャリア電極１１０は、キャリアチャネルを通ってドレイン１３０まで電子電荷を運ぶための複数のソースフィンガーＳ１、Ｓ２、Ｓ３……ＳＮを備えたソーススタックである。この例において、ドレイン１３０のより近くに配置されたゲートフィンガーは、ドレインからより遠くに配置されたゲートフィンガーよりも短い長さを有する。同様に、ドレイン１３０のより近くに配置されたソースフィンガーは、ドレインから更に離れて配置されたソースフィンガーよりも短い長さを有する。そのようにして、チャネル１１１、１１２、１１３又は１１４の各々は、ソースからドレインまで遮るもののない経路を有する。
各ソースフィンガーは、異なる深さにおいて複数のチャネルにアクセスするために異なる長さを有する。本明細書において、各フィンガーの長さは、フィンガーが層状構造に貫入する深さに関係し、すなわち、フィンガーの長さが長くなるほど、フィンガーはより深く構造に貫入し、層状構造のより大きい深さに延在するキャリアチャネルにアクセスする。
例えば、各ソースフィンガーは、対応するキャリアチャネルとのオーム接触を形成するか又は部分的に形成する。共通ドレイン電極１３０は、複数のチャネルにアクセスすることができる。ゲート電極の複数のゲートフィンガーＧ１、Ｇ２、Ｇ３……ＧＮは異なる長さを有し、対応するチャネルに到達するように異なる深さにおいて半導体デバイスに貫入する。例えば、Ｇ１、Ｇ２、Ｇ３……ＧＮは、対応する層１１、２１、３１……Ｎ１の上面上に置かれるか、又は層１１、２１、３１……Ｎ１内に部分的に延在し、金属、例えばゲート電極の金属と半導体との間にショットキー接触を形成する。
１つの実施の形態では、各ゲートフィンガーの底部と各対応するキャリアチャネルとの間の距離は異なり、キャリアチャネルごとに異なる閾値電圧を可能にする。例えば、ＡｌＧａＮ／ＧａＮ ＨＥＭＴにおいて、２ＤＥＧの密度は、２ＤＥＧの上部のＡｌＧａＮ層の厚みに依拠する。ゲートの底部が２ＤＥＧよりも短い場合、これは、２ＤＥＧの上部におけるＡｌＧａＮ層がゲート領域においてより薄いことを意味し、２ＤＥＧの密度はより低く、したがって閾値電圧はより高いことを意味する。
半導体デバイスは、基板領域００１も含むことができる。領域００１は、単一の層であってもよく、又は複数の層を含んでもよく、領域００１の１つ以上の層の材料は、限定ではないが、半導体、誘電体、ポリマー及び導体等を含む。上記ＦＥＴ内に複数のチャネルが形成され、キャリアは電子又は正孔のいずれかである。上記ＦＥＴにおける各チャネルは、限定ではないが、ｐ−ｎ接合(接合型ＦＥＴ)、金属酸化膜半導体構造(ＭＯＳ−ＦＥＴ)、ヘテロ構造(ヘテロ構造ＦＥＴ)及び表面構造を含む異なるメカニズムから形成することができる。各チャネルを形成する半導体領域は、単一の層(例えば、表面チャネルの場合)、２つの層又は複数の層を含むことができ、材料は、限定ではないが、化合物半導体、ダイアモンド、２次元材料、例えば、グラフェン、ＭｏＳ２、ＢＮ、ＮｂＳｅ２等を含む。
図２は、この発明の１つの実施の形態による、図１に示す互い違いに配置されたゲートフィンガー及びソースフィンガーを備えたマルチチャネルヘテロ構造ＦＥＴの電極形状及び配置を示す上面図を示す。図示のように、ゲートフィンガー及びソースフィンガーは互い違いに配置され、大きなゲートパッド及びソースパッドが複数のソースフィンガー及びゲートフィンガーを接続している。この電極構成を用いると、チャネル幅は、互い違いに配置されたゲート／ソースフィンガーのチャネル幅に等しい。いくつかの実施の形態では、ソース電極及びドレイン電極を交換することができ、すなわち、ゲートフィンガーはドレインフィンガーと互い違いに配置することができる。
図３は、この発明の１つの実施の形態による、追加の層を備えたマルチチャネルヘテロ構造ＦＥＴを示す概略断面図を示す。例えば、追加の層１３、２３、３３……Ｎ３を層１２、２２……Ｎ２の下に配設し、ゲートトレンチ形成中に層２１、３１……Ｎ１の上面のエッチングストップを可能にすることができる。さらに又は代替的に、層１３、２３、３３……Ｎ３は、チャネルごとの放熱を助けることができる。これらの実施の形態において、層１３、２３……Ｎ３の材料は、層１２、２２……Ｎ２の材料よりも大きな熱伝導率を有することができる。いくつかの他の実施の形態では、層１３、２３、３３……Ｎ３は、チャネル内の電子／正孔の閉じ込めを強化するための背面障壁としての役割を果たすことができる。これらの実施の形態において、層１３、２３……Ｎ３の材料は、層１２、２２……Ｎ２よりも大きなバンドギャップを有することができる。
１つの実施の形態において、層状構造は、ヘテロ構造を形成する窒化アルミニウムガリウム(ＡｌＧａＮ)及び／又は窒化ガリウム(ＧａＮ)材料から作製された層１１、２１、３１……Ｎ１及び層１２、２２……Ｎ２を含む。また、層状構造は、背面障壁層１３、２３、３３……Ｎ３としての役割を果たす窒化アルミニウム(ＡｌＮ)の追加の層を含む。この実施の形態において、ＡｌＮ背面障壁は、フッ素系の高選択性ドライエッチングプロセスによるＡｌＮ／ＡｌＧａＮ界面におけるエッチングストップを可能にすることができ、２ＤＥＧ閉じ込めを強化するための背面障壁としての役割も果たす。
図４は、この発明の１つの実施の形態による、背面障壁と、ゲート誘電体層と、互い違いに配置されたゲートフィンガー及びソースフィンガーとを備えたマルチチャネルヘテロ構造ＦＥＴの概略断面図を示す。この実施の形態では、側壁誘電体層００２に加えて、更なる誘電体層１０、２０……Ｎ０が層１１、２１……Ｎ１の上面上に配設され、金属−絶縁体−半導体(ＭＩＳ)又はＭＯＳゲートスタックを形成する。層１０、２０……Ｎ０の材料は、限定ではないが、ＳｉＯ２、ＳｉｘＮｙ、ＳｉｘＯｙＮｚＨｗ、Ａｌ２Ｏ３、ＨｆＯ２等を含むことができる。いくつかの他の実施の形態では、誘電体層１０、２０……Ｎ０を、パッシベーション層として用いて、半導体層間の起こり得る界面状態を取り除く。
図５は、ゲートトレンチ内のゲートフィンガー底部の下に及びゲートフィンガー周囲に配設されるオールアラウンドゲート誘電体層及びゲートフィールドプレートを有する１つの実施の形態による半導体デバイスの概略断面図を示す。フィールドプレート００３は、ゲートフィンガーの脇に、表面パッシベーション層の上に配設される。フィールドプレートは、ドレイン側におけるゲートフィンガーのエッジの付近の電界集中を拡散させ、それによって熱集中を軽減し、事前のブレークダウンを防ぐことができる。
図６は、図５の実施の形態の上面図を示す。上面図は、オールアラウンドゲート誘電体層及びゲートフィールドプレートを備えたマルチチャネルヘテロ構造ＦＥＴを示す。
図７は、この発明の別の実施の形態による、半導体デバイスの概略断面図を示す。この実施の形態は、層状構造において形成され、対応するキャリアチャネルに接続された、高濃度にドープされた領域１４、２４、３４……Ｎ４を含む。追加の領域により、全てのチャネルについて同じチャネル長さ(すなわち、ソース−ドレインの長さ)を可能にし、一様でないチャネル長さに起因した上記マルチチャネルＦＥＴの起こり得る周波数応答のばらつき(dispersion)をなくすことができる。
領域１４、２４、３４……Ｎ４は、キャリアチャネルの同じ伝導率で高濃度にドープされる。例えば、２ＤＥＧチャネルを有するいくつかの実施の形態では、領域１４、２４、３４……Ｎ４は、高濃度にｎ型ドープされる。領域１４、２４、３４……Ｎ４の長さは異なり、複数のソースフィンガー間の距離によって決まり、それによって、全てのチャネルについて同じ有効チャネル長が可能になる。このマルチフィンガードレイン構造は、より高い周波数応答に対して相対的に小さな総チャネル長を用いる(このため、互い違いに配置されたソースフィンガー及びゲートフィンガーによって生じるチャネル長の差を無視することができない)実施の形態に適合することができる。
図８は、この発明の実施の形態のいくつかの原理を利用する半導体デバイスの製造方法のブロック図を示す。本方法は、動作中に複数のキャリアチャネルを形成する半導体構造を形成する(８１０)、例えば成長させることを含む。限定ではないが、化学気相成長(ＣＶＤ)、有機金属化学気相成長(ＭＯＣＶＤ)、分子線エピタキシー法(ＭＢＥ)、有機金属気相エピタキシー法(ＭＯＶＰＥ)を含む様々な方法を成長及び形成８１０のために用いることができる。
ドレイン電極付近のドーピングされた領域、例えば、領域１４、２４、３４……Ｎ４を有する実施の形態において、部分的ドーピングは、例えば、エピタキシャル成長中のドーピングに続いて、ドーピング領域を画定するエッチングプロセスを行うことによって、及び／又はドーピング領域を画定する或る特定のマスクを用いたエピタキシャル成長の後にイオン注入を行うことによって、実現することができる。
次に、本方法は、異なる深さのゲートフィンガー及びソースフィンガーのための空間をエッチングする。例えば、本方法は、第１に、ゲートフィンガーＧ２、Ｇ３……ＧＮ、ソースフィンガーＳ２、Ｓ３……ＳＮ、及びドレイン領域のためにエッチングする(８２０)。いくつかの実施の形態では、第１のエッチングのエッチングストップは、通常、層２１の上面にある一方、いくつかの他の実施の形態では、エッチングストップは層２１の内側に到達してもよい。
例えば、エッチングストップは、ＧａＮ系ヘテロ構造チャネルの層２１の内側に到達し、ノーマリーオフ型の動作を実現することができる。いくつかの実施の形態では、限定ではないが、ドライエッチング、ウェットエッチング又は組み合わせを含む、エッチングのための物理的又は化学的方法が用いられる。ドライエッチングのために、限定ではないが、アルゴンイオン、フッ素イオン、酸素イオン、水素イオン、窒素イオン、塩素イオン又は硫黄イオンを含む様々なイオンを用いることができる。いくつかの実施の形態では、III族窒化物層は、フッ素系プラズマ又は塩素系プラズマを用いてエッチングすることができる。例えば、ドライエッチングは、平滑なエッチング側壁を生成し、導電性バッファー層に対し損傷を最小限しか又は全く引き起こさないように制御するために一定にすることができる。本方法のいくつかの実施の形態は、ゲートフィンガーＧ３、Ｇ４……ＧＮ、ソースフィンガーＳ３、Ｓ４……ＳＮ及びドレイン領域のための第２のエッチング８３０を行い、ここで、エッチングストップは層３１の表面にあるか、層３１の内側に到達する。後続のステップ８４０は、ゲートフィンガー、ソースフィンガー及びドレイン領域のための最大でＮ個のエッチングを伴い、ここで、各深さは、周期的チャネル構造の深さに等しい。
次に、本方法は、ソースコンタクト及びドレインコンタクトを形成し(８５０)、ゲート誘電体堆積を行う(８６０)。ゲート誘電体は、限定ではないが、原子層堆積(ＡＬＤ)、ＭＯＣＶＤ、プラズマ強化化学気相成長(ＰＥＣＶＤ)等を含む様々な方法を用いて配設することができる(８６０)。次に、本方法は、例えば、電子ビーム堆積、ジュール蒸発(joule evaporation)、化学気相成長又はスパッタリングプロセスを用いてゲート金属、例えば００２又は他のゲート材料を堆積し(８７０)、ゲートを形成する。次に、いくつかの実施の形態の場合、本方法は、ゲートフィールドプレート、例えば、００３の形成８８０を含む。
この発明の半導体デバイスおよび製造方法は、種々の技術分野における複数のキャリアチャネルを有する半導体デバイスに適用可能である。

Claims (20)

  1. 半導体デバイスの異なる深さにおいて平行に延在する複数のキャリアチャネルを形成する層状構造と、
    前記層状構造に貫入して、前記異なる深さにおいて対応するキャリアチャネルに到達し、前記キャリアチャネルを制御する、異なる長さの複数のゲートフィンガーを有するゲート電極と、
    前記層状構造に貫入して、前記対応するキャリアチャネルにアクセスする、異なる長さの複数のキャリアフィンガーを有するキャリア電極であって、前記キャリアフィンガーは、前記ゲートフィンガーと互い違いに配置される、キャリア電極と、
    を備える、半導体デバイス。
  2. 前記キャリア電極は、キャリア電荷を前記複数のキャリアチャネルに提供するためのソース電極、又は前記複数のキャリアチャネルから前記キャリア電荷を受け取るためのドレイン電極である、請求項１に記載の半導体デバイス。
  3. キャリアチャネルは多数キャリアチャネル又は少数キャリアチャネルであり、前記多数キャリアチャネル内のキャリアは電子を含み、前記少数キャリアチャネル内のキャリアは正孔を含む、請求項１に記載の半導体デバイス。
  4. 前記キャリアチャネルは、ｐ−ｎ接合部、金属半導体構造、金属酸化物半導体構造、トンネリング構造、ヘテロ構造及び表面量子井戸のうちの１つ又は組み合わせによって形成することができ、前記キャリアチャネルを形成する前記層状構造の各層の材料は、化合物半導体、シリコン、ゲルマニウム、有機半導体、ダイアモンド、カーボンナノチューブ、グラフェン、二硫化モリブデン及び窒化ホウ素のうちの１つ又はこれらの組み合わせを含む、請求項１に記載の半導体デバイス。
  5. 前記ゲートフィンガーの側壁に配設されたゲート誘電体を更に備える、請求項１に記載の半導体デバイス。
  6. 少なくともいくつかのゲートフィンガーの底部は、前記ゲートフィンガーによって制御される前記対応するキャリアチャネルに対し異なる距離を有する、請求項１に記載の半導体デバイス。
  7. 前記ゲートフィンガーの底部に配設されたゲート誘電体を更に備える、請求項６に記載の半導体デバイス。
  8. 前記ゲートフィンガーに配設されたゲートフィールドプレートを更に備える、請求項１に記載の半導体デバイス。
  9. 前記層状構造の各層は、部分的に高濃度でドープされ、前記キャリアチャネルのための同様のソース−ドレイン間距離を強制する、請求項１に記載の半導体デバイス。
  10. 前記層状構造は、エッチングストップ、キャリア閉じ込め、及び放熱層のうちの１つ又は組み合わせとしての役割を果たす背面障壁層を含む、請求項１に記載の半導体デバイス。
  11. 前記層状構造は、化合物半導体及び／又はダイアモンドを含み、各キャリアチャネルは、２次元電子ガス(２ＤＥＧ)チャネル又は２次元正孔ガス(２ＤＨＧ)チャネルであり、前記２ＤＥＧチャネル又は前記２ＤＨＧチャネルは、前記化合物半導体のヘテロ構造内に又は前記ダイアモンドの表面に形成される、請求項１に記載の半導体デバイス。
  12. 前記化合物半導体はIII族窒化物半導体であり、前記ヘテロ構造は、第１のIII族窒化物層及び第２のIII族窒化物層を含み、前記第１のIII族窒化物層は前記第２のIII族窒化物層のバンドギャップよりも大きいバンドギャップを有する、請求項１１に記載の半導体デバイス。
  13. 前記第１のIII族窒化物層はＧａＮであり、前記第２のIII族窒化物層はＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ又はＡｌＮである、請求項１２に記載の半導体デバイス。
  14. キャリア電荷を受け取る際に複数のキャリアチャネルが半導体デバイスの異なる深さにおいて平行に延在することを可能にする層状構造を形成することと、
    ゲート電極及びキャリア電極の複数のフィンガーのための前記層状構造におけるトレンチを形成することであって、前記ゲート電極及び前記キャリア電極の前記フィンガーのための前記トレンチは、前記異なる深さにおける対応するキャリアチャネルにアクセスするための異なる長さを有することと、
    前記ゲート電極及び前記キャリア電極を形成することであって、前記キャリア電極の前記フィンガーは前記ゲート電極の前記フィンガーと互い違いに配置されていることと、
    を含む、半導体デバイスの製造方法。
  15. 前記トレンチは前記層状構造内にエッチングされる、請求項１４に記載の方法。
  16. 前記ゲート電極の前記フィンガーの長さを、前記対応するキャリアチャネルに到達し、前記キャリアチャネルを制御するように選択することと、
    前記キャリア電極の前記フィンガーの長さを、前記対応するキャリアチャネルにアクセスするように選択することと、
    を更に含む、請求項１４に記載の方法。
  17. 全てのキャリアチャネルに共通の第２のキャリア電極を設けることを更に含む、請求項１４に記載の方法。
  18. 前記層状構造の各層を部分的に高濃度でドープすることであって、前記高濃度でドープされた領域の長さは、異なる層について異なり、全てのキャリアチャネルに同一のソース−ドレイン間距離をもたらすことを更に含む、請求項１４に記載の方法。
  19. 前記ゲート電極の前記フィンガー付近にゲート誘電体及びフィールドプレートを堆積することを更に含む、請求項１４に記載の方法。
  20. エッチングストップ層を用いて前記トレンチが形成される、請求項１４に記載の方法。
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