JP2001320042A - ＧａＮ系トランジスタ - Google Patents
ＧａＮ系トランジスタInfo
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- JP2001320042A JP2001320042A JP2000133399A JP2000133399A JP2001320042A JP 2001320042 A JP2001320042 A JP 2001320042A JP 2000133399 A JP2000133399 A JP 2000133399A JP 2000133399 A JP2000133399 A JP 2000133399A JP 2001320042 A JP2001320042 A JP 2001320042A
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Abstract
(57)【要約】
【課題】 電気的特性に優れたナイトライド系半導体を
用いて、高耐圧で大電流動作が可能な縦型構造の半導体
装置であるゲート電極を備えたＧaＮ系トランジスタを
提供する。 【解決手段】 ゲート電極直下の半導体層（ｐ+-ＡlＧa
Ｎ層６）を、他の半導体層（ｎ-ＡlＧaＮ層５）を形成
する半導体材料よりもバンドギャップの大きい半導体材
料、例えばＡlＧaＮを用いて、縦型構造のＧＴＯやＩＧ
ＢＴからなるパワーデバイスを実現する。
用いて、高耐圧で大電流動作が可能な縦型構造の半導体
装置であるゲート電極を備えたＧaＮ系トランジスタを
提供する。 【解決手段】 ゲート電極直下の半導体層（ｐ+-ＡlＧa
Ｎ層６）を、他の半導体層（ｎ-ＡlＧaＮ層５）を形成
する半導体材料よりもバンドギャップの大きい半導体材
料、例えばＡlＧaＮを用いて、縦型構造のＧＴＯやＩＧ
ＢＴからなるパワーデバイスを実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、大電流制御に好適
なゲート電極を備えたＧaＮ系トランジスタに関する。
なゲート電極を備えたＧaＮ系トランジスタに関する。
【０００２】
【関連する背景技術】高電圧・大電流の制御に好適な半
導体装置（トランジスタ）として、ＧＴＯ（Gate Turn-
off Thyristor）が知られている。このＧＴＯは、アノ
ード側およびカソード側の双方からキャリア（電子およ
び正孔）を注入するものであり、オン電圧が低いと言う
特性を有している。但し、ＧＴＯはゲート制御に大きな
電流を必要とする上スイッチング速度が遅く、また安全
動作領域が狭いのでスナバ回路等の保護回路を必要とす
る。
導体装置（トランジスタ）として、ＧＴＯ（Gate Turn-
off Thyristor）が知られている。このＧＴＯは、アノ
ード側およびカソード側の双方からキャリア（電子およ
び正孔）を注入するものであり、オン電圧が低いと言う
特性を有している。但し、ＧＴＯはゲート制御に大きな
電流を必要とする上スイッチング速度が遅く、また安全
動作領域が狭いのでスナバ回路等の保護回路を必要とす
る。
【０００３】またスイッチング速度の速く、ゲート制御
を電圧により行うことができ、しかも安全動作領域の広
い半導体装置として、ＩＧＢＴ（絶縁ゲート型バイポー
ラトランジスタ）があるが、エミッタ側からのキャリア
の注入が少ないので、例えば定格電圧が高くなるとその
飽和電圧が急激に上昇し、電力損失が増加すると言う難
点がある。更には大電力を容易に制御する目的で、ＭＣ
Ｔ（ＭＯＳ Controlled Thyristor）やＥＳＴ（Emitter
Switched Thyristor）、ＩＧＴＴ（ＩＧＢＴMode Turn
-off Thyristor）等が提唱されているが、ＧＴＯと同様
にターンオフ能力が低い（安全動作領域が狭い）と言う
欠点を有している。
を電圧により行うことができ、しかも安全動作領域の広
い半導体装置として、ＩＧＢＴ（絶縁ゲート型バイポー
ラトランジスタ）があるが、エミッタ側からのキャリア
の注入が少ないので、例えば定格電圧が高くなるとその
飽和電圧が急激に上昇し、電力損失が増加すると言う難
点がある。更には大電力を容易に制御する目的で、ＭＣ
Ｔ（ＭＯＳ Controlled Thyristor）やＥＳＴ（Emitter
Switched Thyristor）、ＩＧＴＴ（ＩＧＢＴMode Turn
-off Thyristor）等が提唱されているが、ＧＴＯと同様
にターンオフ能力が低い（安全動作領域が狭い）と言う
欠点を有している。
【０００４】尚、これらの半導体装置は、専ら、Ｓi系
の半導体材料を用いた縦型構造のデバイスとして実現さ
れている。また最近では、ＳiＣ系の半導体材料を用い
て耐圧４５０Ｖにおいて１１ｍΩ・ｃｍ2なる低いオン抵
抗を有するデバイスも実現されている。
の半導体材料を用いた縦型構造のデバイスとして実現さ
れている。また最近では、ＳiＣ系の半導体材料を用い
て耐圧４５０Ｖにおいて１１ｍΩ・ｃｍ2なる低いオン抵
抗を有するデバイスも実現されている。
【０００５】
【発明が解決しようとする課題】ところで近時、従来一
般的なＳiやＧaＡs等の半導体に比べて動作時のオン抵
抗が１桁以上小さく、また高温動作が可能なＧaＮやＡl
ＧaＮ、ＩnＧaＡlＮ等のナイトライド系半導体が注目さ
れている。しかしながらこの種のナイトライド系半導体
を用いて、例えばＧＴＯやＩＧＢＴの縦型構造の半導体
装置を如何にして実現するかについては種々の課題が残
されており、大電力を制御可能なパワーデバイスが実現
されていないのが実情である。
般的なＳiやＧaＡs等の半導体に比べて動作時のオン抵
抗が１桁以上小さく、また高温動作が可能なＧaＮやＡl
ＧaＮ、ＩnＧaＡlＮ等のナイトライド系半導体が注目さ
れている。しかしながらこの種のナイトライド系半導体
を用いて、例えばＧＴＯやＩＧＢＴの縦型構造の半導体
装置を如何にして実現するかについては種々の課題が残
されており、大電力を制御可能なパワーデバイスが実現
されていないのが実情である。
【０００６】本発明はこのような事情を考慮してなされ
たもので、その目的は、融点が高くしかもその絶縁破壊
電界を、例えば２×１０6Ｖ／ｃｍ以上と十分に大きく
し得るナイトライド系半導体を用いて、高耐圧で大電流
動作が可能な縦型構造の半導体装置であるゲート電極を
備えたＧaＮ系トランジスタを提供することにある。
たもので、その目的は、融点が高くしかもその絶縁破壊
電界を、例えば２×１０6Ｖ／ｃｍ以上と十分に大きく
し得るナイトライド系半導体を用いて、高耐圧で大電流
動作が可能な縦型構造の半導体装置であるゲート電極を
備えたＧaＮ系トランジスタを提供することにある。
【０００７】
【課題を解決するための手段】上述した目的を達成する
べく本発明に係るＧaＮ系トランジスタはゲート電極を
備えたものであって、特に請求項１に記載するようにゲ
ート電極直下の半導体層を、他の半導体層を形成する半
導体材料よりもバンドギャップの大きい半導体材料によ
り形成したことを特徴としている。具体的には請求項２
に記載するように、上記ゲート電極直下の半導体層とし
てＡlＧaＮを用いることを特徴としている。
べく本発明に係るＧaＮ系トランジスタはゲート電極を
備えたものであって、特に請求項１に記載するようにゲ
ート電極直下の半導体層を、他の半導体層を形成する半
導体材料よりもバンドギャップの大きい半導体材料によ
り形成したことを特徴としている。具体的には請求項２
に記載するように、上記ゲート電極直下の半導体層とし
てＡlＧaＮを用いることを特徴としている。
【０００８】即ち、本発明は、ゲート電極を備えた電界
効果トランジスタのｎ型層にナイトライド系半導体を用
いると共に、そのｎ型層中に電子増幅層となるｐ型のナ
イトライド系半導体層を設け、更にこのｐ型のナイトラ
イド系半導体層に対して、絶縁ゲート層よりもバンドギ
ャップの大きいナイトライド系の絶縁層を設けたことを
特徴としている。そしてゲートバイアスをかけない状態
においては、そのｐｎｐ構造により電量が流れないよう
にし、ソース・ドレイン間の電圧に対して正のゲートバ
イアスを加えることでｐ型のナイトライド系半導体層と
絶縁膜との界面に電界効果によるｎ型のキャリアを発生
させて、上記ソース・ドレイン間をスイッチング動作さ
せるようにしたことを特徴としている。
効果トランジスタのｎ型層にナイトライド系半導体を用
いると共に、そのｎ型層中に電子増幅層となるｐ型のナ
イトライド系半導体層を設け、更にこのｐ型のナイトラ
イド系半導体層に対して、絶縁ゲート層よりもバンドギ
ャップの大きいナイトライド系の絶縁層を設けたことを
特徴としている。そしてゲートバイアスをかけない状態
においては、そのｐｎｐ構造により電量が流れないよう
にし、ソース・ドレイン間の電圧に対して正のゲートバ
イアスを加えることでｐ型のナイトライド系半導体層と
絶縁膜との界面に電界効果によるｎ型のキャリアを発生
させて、上記ソース・ドレイン間をスイッチング動作さ
せるようにしたことを特徴としている。
【０００９】好ましくはゲート部の面積を広げて大電流
制御を可能とするべく、カソード間の中央に溝を設け、
この溝内に大面積のゲートを形成する。更には導電性の
Ｓi基板やＳiＣ基板上にｐｎｐｎ構造のＧaＮ多層膜を
形成し、ドライエッチング等にてＧaＮ層に溝を形成し
てゲート電極を形成する。更にはＩＧＢＴやＩＥＧＴに
おいては、ゲートのしたに酸化膜を形成し、その上にゲ
ート電極を形成することが好ましい。
制御を可能とするべく、カソード間の中央に溝を設け、
この溝内に大面積のゲートを形成する。更には導電性の
Ｓi基板やＳiＣ基板上にｐｎｐｎ構造のＧaＮ多層膜を
形成し、ドライエッチング等にてＧaＮ層に溝を形成し
てゲート電極を形成する。更にはＩＧＢＴやＩＥＧＴに
おいては、ゲートのしたに酸化膜を形成し、その上にゲ
ート電極を形成することが好ましい。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態に係るＧaＮ系トランジスタについて説明する。
図１はこの実施形態に係るＧaＮ系トランジスタとして
のＧＴＯの製造プロセスとその概略的な素子構造を示し
ている。このＧＴＯは、例えば成長室とパターニング室
とを有する超高真空装置を用い、ガスソース分子線エピ
タキシャル成長法（ＭＢＥ法）により所定の基板上にｎ
型およびｐ型のナイトライド系半導体層を順次結晶成長
させて製作される。
施形態に係るＧaＮ系トランジスタについて説明する。
図１はこの実施形態に係るＧaＮ系トランジスタとして
のＧＴＯの製造プロセスとその概略的な素子構造を示し
ている。このＧＴＯは、例えば成長室とパターニング室
とを有する超高真空装置を用い、ガスソース分子線エピ
タキシャル成長法（ＭＢＥ法）により所定の基板上にｎ
型およびｐ型のナイトライド系半導体層を順次結晶成長
させて製作される。
【００１１】即ち、このＧＴＯは図１(ａ)に示すよう
に、先ず成長室にｐ型導電性Ｓi基板１を準備し、この
Ｓi基板１上に、ラジカル化した窒素（４×１０-4Ｐａ
≒３×１０-6Torr）とＧa（６.６×１０-5Ｐａ≒５×１
０-7Torr）、およびＭg（６.６×１０-7Ｐａ≒５×１０
-9Torr）を用いて分子線エピタキシャル法により、成長
温度６４０℃において厚さ５ｎｍのｐ-ＧaＮバッファ層
２を形成することからその製作が開始される。次いでこ
のｐ-ＧaＮバッファ層２上に、Ｇa（１.３×１０ -4Ｐａ
≒１×１０-6Torr）とアンモニア（６.６×１０-3Ｐａ
≒５×１０-5Torr）と用い、更にドーパントとしてＭg
（１.１×１０-8Ｐａ≒８×１０-9Torr）を用いて第１
の半導体層としてのｐ+-ＧaＮ層３を３０００ｎｍ厚に
成長させる。しかる後、このｐ+-ＧaＮ層３上に、Ｇa
（１.３×１０-4Ｐａ≒１×１０-6Torr）とアンモニア
（６.６×１０-3Ｐａ≒５×１０-5Torr）と用い、更に
ドーパントとしてＳi（６.６×１０-7Ｐａ≒５×１０-9
Torr）を用い、成長温度８５０℃で第２の半導体層とし
てのｎ--ＧaＮ層４を５０００ｎｍ厚に成長させる。
に、先ず成長室にｐ型導電性Ｓi基板１を準備し、この
Ｓi基板１上に、ラジカル化した窒素（４×１０-4Ｐａ
≒３×１０-6Torr）とＧa（６.６×１０-5Ｐａ≒５×１
０-7Torr）、およびＭg（６.６×１０-7Ｐａ≒５×１０
-9Torr）を用いて分子線エピタキシャル法により、成長
温度６４０℃において厚さ５ｎｍのｐ-ＧaＮバッファ層
２を形成することからその製作が開始される。次いでこ
のｐ-ＧaＮバッファ層２上に、Ｇa（１.３×１０ -4Ｐａ
≒１×１０-6Torr）とアンモニア（６.６×１０-3Ｐａ
≒５×１０-5Torr）と用い、更にドーパントとしてＭg
（１.１×１０-8Ｐａ≒８×１０-9Torr）を用いて第１
の半導体層としてのｐ+-ＧaＮ層３を３０００ｎｍ厚に
成長させる。しかる後、このｐ+-ＧaＮ層３上に、Ｇa
（１.３×１０-4Ｐａ≒１×１０-6Torr）とアンモニア
（６.６×１０-3Ｐａ≒５×１０-5Torr）と用い、更に
ドーパントとしてＳi（６.６×１０-7Ｐａ≒５×１０-9
Torr）を用い、成長温度８５０℃で第２の半導体層とし
てのｎ--ＧaＮ層４を５０００ｎｍ厚に成長させる。
【００１２】次いでＧa（１.３×１０-4Ｐａ≒１×１０
-6Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１０
-5Torr）、またＡl（３.９×１０-5Ｐａ≒３.０×１０
-7Torr）を用い、更にドーパントとしてＳi（６.６×１
０-8Ｐａ≒５×１０-10Torr）を加えて、成長温度８５
０℃にて電子増幅層としてのキャリア濃度が５×１０17
ｃｍ-3のｎ-ＡlＧaＮ層５を１０μｍ厚に成長させる。
-6Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１０
-5Torr）、またＡl（３.９×１０-5Ｐａ≒３.０×１０
-7Torr）を用い、更にドーパントとしてＳi（６.６×１
０-8Ｐａ≒５×１０-10Torr）を加えて、成長温度８５
０℃にて電子増幅層としてのキャリア濃度が５×１０17
ｃｍ-3のｎ-ＡlＧaＮ層５を１０μｍ厚に成長させる。
【００１３】しかる後、Ｇa（１.３×１０-4Ｐａ≒１×
１０-6Torr）とアンモニア（６.６×１０-3Ｐａ≒５×
１０-5Torr）とＡl（３.９×１０-5Ｐａ≒３.０×１０
-7Torr）とを用い、更にドーパントとしてＭg（１.１×
１０-8Ｐａ≒８×１０-9Torr）を加えて、成長温度８５
０℃にて第３の半導体層としてのキャリア濃度が５×１
０18ｃｍ-3のｐ+-ＡlＧaＮ層６を２０００ｎｍ厚に成長
させる。
１０-6Torr）とアンモニア（６.６×１０-3Ｐａ≒５×
１０-5Torr）とＡl（３.９×１０-5Ｐａ≒３.０×１０
-7Torr）とを用い、更にドーパントとしてＭg（１.１×
１０-8Ｐａ≒８×１０-9Torr）を加えて、成長温度８５
０℃にて第３の半導体層としてのキャリア濃度が５×１
０18ｃｍ-3のｐ+-ＡlＧaＮ層６を２０００ｎｍ厚に成長
させる。
【００１４】そしてこのｐ+-ＧaＮ層６の上に、Ｇa
（１.３×１０-4Ｐａ≒１×１０-6Torr）とアンモニア
（６.６×１０-3Ｐａ≒５×１０-5Torr）と用い、更に
ドーパントとしてＳi（１.３×１０-7Ｐａ≒１×１０-9
Torr）を用い、成長温度８５０℃で第４の半導体層とし
てのキャリア濃度が１×１０18ｃｍ-3のｎ-ＧaＮ層７を
２０００ｎｍ厚に成長させる。更にこのｎ-ＧaＮ層７上
に、Ｇa（１.３×１０-4Ｐａ≒１×１０-6Torr）とアン
モニア（６.６×１０-4Ｐａ≒５×１０-5Torr）と用
い、更にドーパントとしてＳi（１.１×１０-8Ｐａ≒８
×１０-9Torr）を加えて成長温度８５０℃でキャリア濃
度が５×１０18ｃｍ-3のｎ+-ＧaＮ層８を１００ｎｍ厚
に成長させる。
（１.３×１０-4Ｐａ≒１×１０-6Torr）とアンモニア
（６.６×１０-3Ｐａ≒５×１０-5Torr）と用い、更に
ドーパントとしてＳi（１.３×１０-7Ｐａ≒１×１０-9
Torr）を用い、成長温度８５０℃で第４の半導体層とし
てのキャリア濃度が１×１０18ｃｍ-3のｎ-ＧaＮ層７を
２０００ｎｍ厚に成長させる。更にこのｎ-ＧaＮ層７上
に、Ｇa（１.３×１０-4Ｐａ≒１×１０-6Torr）とアン
モニア（６.６×１０-4Ｐａ≒５×１０-5Torr）と用
い、更にドーパントとしてＳi（１.１×１０-8Ｐａ≒８
×１０-9Torr）を加えて成長温度８５０℃でキャリア濃
度が５×１０18ｃｍ-3のｎ+-ＧaＮ層８を１００ｎｍ厚
に成長させる。
【００１５】こうして得られた図１(ａ)に示す如き多層
膜構造を有するエピタキシャル半導体層に対して、次に
その裏面側のＳi基板１およびｐ-ＧaＮバッファ層２を
エッチング除去し、図１(ｂ)に示すようなｐｎｐｎ層構
造の半導体多層膜を得る。次いでＧＴＯとしての電極を
形成するべく、先ず上記エピタキシャル半導体層の前面
に保護膜としてのＳiＯ2膜（図示せず）を熱化学堆積法
にて形成し、このＳiＯ2膜をフォトリソグラフィとドラ
イエッチングとを用いてパターニングする。そしてＳi
Ｏ2膜をマスクとして前記ＧaＮエピタキシャル層をエッ
チングしてゲートとなすべき領域にｐ+-ＡlＧaＮ層６の
途中までの深さに至る溝を形成し、この溝内に絶縁ゲー
ト膜となるＳiＯ2膜９を１μｍ厚に堆積形成する。
膜構造を有するエピタキシャル半導体層に対して、次に
その裏面側のＳi基板１およびｐ-ＧaＮバッファ層２を
エッチング除去し、図１(ｂ)に示すようなｐｎｐｎ層構
造の半導体多層膜を得る。次いでＧＴＯとしての電極を
形成するべく、先ず上記エピタキシャル半導体層の前面
に保護膜としてのＳiＯ2膜（図示せず）を熱化学堆積法
にて形成し、このＳiＯ2膜をフォトリソグラフィとドラ
イエッチングとを用いてパターニングする。そしてＳi
Ｏ2膜をマスクとして前記ＧaＮエピタキシャル層をエッ
チングしてゲートとなすべき領域にｐ+-ＡlＧaＮ層６の
途中までの深さに至る溝を形成し、この溝内に絶縁ゲー
ト膜となるＳiＯ2膜９を１μｍ厚に堆積形成する。
【００１６】しかる後、図１(ｃ)に示すように上記溝に
よって形成されたゲート領域、および溝の両側に位置す
るｎ+-ＧaＮ層８の上面にゲート電極Ｇおよびカソード
電極Ｋをそれぞれ形成する。更にＧaＮ系エピタキシャ
ル層の下面側のｐ+-ＧaＮ層３の裏面にアノード電極Ａ
を形成する。これらの各電極Ｇ,Ｋ,Ａは、例えばＡl／
Ｔi／Ａuを蒸着することによって設けられる。
よって形成されたゲート領域、および溝の両側に位置す
るｎ+-ＧaＮ層８の上面にゲート電極Ｇおよびカソード
電極Ｋをそれぞれ形成する。更にＧaＮ系エピタキシャ
ル層の下面側のｐ+-ＧaＮ層３の裏面にアノード電極Ａ
を形成する。これらの各電極Ｇ,Ｋ,Ａは、例えばＡl／
Ｔi／Ａuを蒸着することによって設けられる。
【００１７】かくしてこのようにして製作され、図１
(ｃ)に示す如き素子構造を有するＧＴＯは、特にゲート
電極Ｇの直下の半導体層であるｐ+-ＡlＧaＮ層６のキャ
リア濃度が５×１０18ｃｍ-3と、電子増幅層として機能
するｎ-ＡlＧaＮ層５のキャリア濃度（５×１０17ｃｍ
-3）よりも十分に大きく設定されている。またＧaＮ系
エピタキシャル層に溝を設け、この溝内にゲート電極Ｇ
を形成することで、ゲート領域が十分に広く設定されて
いる。この結果、ＧaＮ系半導体が有する電気的特性を
十分に活かして、耐圧５０００Ｖ、最大電流１５００Ａ
の縦型構造の大電力用のＧＴＯを実現することができ
た。
(ｃ)に示す如き素子構造を有するＧＴＯは、特にゲート
電極Ｇの直下の半導体層であるｐ+-ＡlＧaＮ層６のキャ
リア濃度が５×１０18ｃｍ-3と、電子増幅層として機能
するｎ-ＡlＧaＮ層５のキャリア濃度（５×１０17ｃｍ
-3）よりも十分に大きく設定されている。またＧaＮ系
エピタキシャル層に溝を設け、この溝内にゲート電極Ｇ
を形成することで、ゲート領域が十分に広く設定されて
いる。この結果、ＧaＮ系半導体が有する電気的特性を
十分に活かして、耐圧５０００Ｖ、最大電流１５００Ａ
の縦型構造の大電力用のＧＴＯを実現することができ
た。
【００１８】ちなみに上記構造のＧaＮ系のＧＴＯによ
れば、絶縁ゲートと、ｐ層およびｎ層を持つバイポーラ
トランジスタとを組み合わせた構造となっているので、
状雷のＦＥＴのようなソース・ゲート間に発生する寄生
ダイオードの問題がない。特にＮチャネル型の動作にお
いては、ゲート・エミッタ（カソード）間にその閾値電
圧以上の電圧を印加することでゲート電極直下のｐ層
（ｐ+-ＡlＧaＮ層６）に反転層を形成することができる
ので、カソード電極直下のｐ+層（ｐ+-ＧaＮ層８）から
その下のｎ-層（ｎ-ＧaＮ層７）に対して効率的に電子
（キャリア）を注入し得る。するとこの電子は、ｐ+ｎ-
ｐトランジスタにおける小数キャリアとなり、アノード
側のｐ+層（ｐ+-ＧaＮ層３）からの正孔の流れ込みを促
してバイポーラ動作するので、カソード・アノード間の
飽和電圧を低く抑えることになる。そしてカソード側に
形成されるｎ+ｐｎ-トランジスタが動作することによ
り、ｐ +ｎ-ｐｎ+のサイリスタとして機能することにな
り、ここに大電力動作可能なＧＴＯが実現されることに
なる。
れば、絶縁ゲートと、ｐ層およびｎ層を持つバイポーラ
トランジスタとを組み合わせた構造となっているので、
状雷のＦＥＴのようなソース・ゲート間に発生する寄生
ダイオードの問題がない。特にＮチャネル型の動作にお
いては、ゲート・エミッタ（カソード）間にその閾値電
圧以上の電圧を印加することでゲート電極直下のｐ層
（ｐ+-ＡlＧaＮ層６）に反転層を形成することができる
ので、カソード電極直下のｐ+層（ｐ+-ＧaＮ層８）から
その下のｎ-層（ｎ-ＧaＮ層７）に対して効率的に電子
（キャリア）を注入し得る。するとこの電子は、ｐ+ｎ-
ｐトランジスタにおける小数キャリアとなり、アノード
側のｐ+層（ｐ+-ＧaＮ層３）からの正孔の流れ込みを促
してバイポーラ動作するので、カソード・アノード間の
飽和電圧を低く抑えることになる。そしてカソード側に
形成されるｎ+ｐｎ-トランジスタが動作することによ
り、ｐ +ｎ-ｐｎ+のサイリスタとして機能することにな
り、ここに大電力動作可能なＧＴＯが実現されることに
なる。
【００１９】次に本発明の別の実施形態に係るＧaＮ系
のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に
ついて図２を参照して説明する。このＩＧＢＴは先の実
施形態におけるＧＴＯと同様に、先ず成長室にｐ型導電
性Ｓi基板１を準備し、このＳi基板１上に、ラジカル化
した窒素（４×１０-4Ｐａ≒３×１０-6Torr）とＧa
（６.６×１０-5Ｐａ≒５×１０-7Torr）、およびＭg
（６.６×１０-7Ｐａ≒５×１０-9Torr）を用いて分子
線エピタキシャル法により、成長温度６４０℃において
厚さ５ｎｍのｐ-ＧaＮバッファ層２を形成する。次いで
このｐ-ＧaＮバッファ層２上に、Ｇa（１.３×１０-4Ｐ
ａ≒１×１０-6Torr）とアンモニア（６.６×１０-3Ｐ
ａ≒５×１０-5Torr）と用い、更にドーパントとしてＭ
g（１.１×１０-8Ｐａ≒８×１０-9Torr）を用いてｐ+-
ＧaＮ層３を３０００ｎｍ厚に成長させる。しかる後、
このｐ+-ＧaＮ層３上に、Ｇa（１.３×１０-4Ｐａ≒１
×１０-6Torr）とアンモニア（６.６×１０-3Ｐａ≒５
×１０-5Torr）と用い、更にドーパントとしてＳi（６.
６×１０-7Ｐａ≒５×１０-9Torr）を用い、成長温度８
５０℃でＳiドープのｎ--ＧaＮ層４を５０００ｎｍ厚に
成長させる。
のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に
ついて図２を参照して説明する。このＩＧＢＴは先の実
施形態におけるＧＴＯと同様に、先ず成長室にｐ型導電
性Ｓi基板１を準備し、このＳi基板１上に、ラジカル化
した窒素（４×１０-4Ｐａ≒３×１０-6Torr）とＧa
（６.６×１０-5Ｐａ≒５×１０-7Torr）、およびＭg
（６.６×１０-7Ｐａ≒５×１０-9Torr）を用いて分子
線エピタキシャル法により、成長温度６４０℃において
厚さ５ｎｍのｐ-ＧaＮバッファ層２を形成する。次いで
このｐ-ＧaＮバッファ層２上に、Ｇa（１.３×１０-4Ｐ
ａ≒１×１０-6Torr）とアンモニア（６.６×１０-3Ｐ
ａ≒５×１０-5Torr）と用い、更にドーパントとしてＭ
g（１.１×１０-8Ｐａ≒８×１０-9Torr）を用いてｐ+-
ＧaＮ層３を３０００ｎｍ厚に成長させる。しかる後、
このｐ+-ＧaＮ層３上に、Ｇa（１.３×１０-4Ｐａ≒１
×１０-6Torr）とアンモニア（６.６×１０-3Ｐａ≒５
×１０-5Torr）と用い、更にドーパントとしてＳi（６.
６×１０-7Ｐａ≒５×１０-9Torr）を用い、成長温度８
５０℃でＳiドープのｎ--ＧaＮ層４を５０００ｎｍ厚に
成長させる。
【００２０】次いでＧa（１.３×１０-4Ｐａ≒１×１０
-6Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１０
-5Torr）、またＡl（３.９×１０-5Ｐａ≒３.０×１０
-7Torr）を用い、更にドーパントとしてＳi（６.６×１
０-8Ｐａ≒５×１０-10Torr）を加えて、成長温度８５
０℃にてキャリア濃度が５×１０17ｃｍ-3のｎ-ＡlＧa
Ｎ層５を１０μｍ厚に成長させる。
-6Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１０
-5Torr）、またＡl（３.９×１０-5Ｐａ≒３.０×１０
-7Torr）を用い、更にドーパントとしてＳi（６.６×１
０-8Ｐａ≒５×１０-10Torr）を加えて、成長温度８５
０℃にてキャリア濃度が５×１０17ｃｍ-3のｎ-ＡlＧa
Ｎ層５を１０μｍ厚に成長させる。
【００２１】しかる後、Ｇa（１.３×１０-4Ｐａ≒１×
１０-6Torr）とアンモニア（６.６×１０-3Ｐａ≒５×
１０-5Torr）とＡl（３.９×１０-5Ｐａ≒３.０×１０
-7Torr）とを用い、更にドーパントとしてＭg（１.１×
１０-8Ｐａ≒８×１０-9Torr）を加えて、成長温度８５
０℃にてキャリア濃度が５×１０18ｃｍ-3のｐ+-ＡlＧa
Ｎ層６を２０００ｎｍ厚に成長させる。
１０-6Torr）とアンモニア（６.６×１０-3Ｐａ≒５×
１０-5Torr）とＡl（３.９×１０-5Ｐａ≒３.０×１０
-7Torr）とを用い、更にドーパントとしてＭg（１.１×
１０-8Ｐａ≒８×１０-9Torr）を加えて、成長温度８５
０℃にてキャリア濃度が５×１０18ｃｍ-3のｐ+-ＡlＧa
Ｎ層６を２０００ｎｍ厚に成長させる。
【００２２】次に、このようにして形成した図２(ａ)に
示す如き多層膜構造のＧaＮ系エピタキシャル層の表面
に保護膜としてのＳiＯ2膜１１を熱化学堆積法にて形成
し、このＳiＯ2膜１１をフォトリソグラフィとドライエ
ッチングとを用いてパターニングする。そしてＳiＯ2膜
１１をマスクとして前記ｐ+-ＡlＧaＮ層６を図２(ｂ)に
示すように所定の深さまでエッチングして溝を形成す
る。そしてこの溝内にＧa（１.３×１０-4Ｐａ≒１×１
０-6Torr）とアンモニア（６.６×１０-4Ｐａ≒５×１
０-5Torr）と用い、更にドーパントとしてＳi（１.１×
１０-8Ｐａ≒８×１０-9Torr）を加えて、図２(ｃ)に示
すように成長温度８５０℃でｎ+-ＧaＮ層１２を選択成
長させる。尚、上記ｐ+-ＡlＧaＮ層６がなすエミッタ層
の一部に、イオン注入法によってＳiを１×１０19ｃｍ
-3の濃度で注入し、更に１２００℃の熱処理によりＳi
注入領域を活性化してｎ+-ＧaＮ層１２を形成するよう
にしても良い。
示す如き多層膜構造のＧaＮ系エピタキシャル層の表面
に保護膜としてのＳiＯ2膜１１を熱化学堆積法にて形成
し、このＳiＯ2膜１１をフォトリソグラフィとドライエ
ッチングとを用いてパターニングする。そしてＳiＯ2膜
１１をマスクとして前記ｐ+-ＡlＧaＮ層６を図２(ｂ)に
示すように所定の深さまでエッチングして溝を形成す
る。そしてこの溝内にＧa（１.３×１０-4Ｐａ≒１×１
０-6Torr）とアンモニア（６.６×１０-4Ｐａ≒５×１
０-5Torr）と用い、更にドーパントとしてＳi（１.１×
１０-8Ｐａ≒８×１０-9Torr）を加えて、図２(ｃ)に示
すように成長温度８５０℃でｎ+-ＧaＮ層１２を選択成
長させる。尚、上記ｐ+-ＡlＧaＮ層６がなすエミッタ層
の一部に、イオン注入法によってＳiを１×１０19ｃｍ
-3の濃度で注入し、更に１２００℃の熱処理によりＳi
注入領域を活性化してｎ+-ＧaＮ層１２を形成するよう
にしても良い。
【００２３】しかる後、上記ｎ+-ＧaＮ層１２を含むＧa
Ｎ系エピタキシャル層の全面に再度前面に保護膜として
のＳiＯ2膜１３を熱化学堆積法にて形成し、このＳiＯ2
膜１３をパターニングした後、該ＳiＯ2膜１３をマスク
として図２(ｄ)に示すように選択エッチングすることで
ゲート領域を形成する為の溝を形成する。そしてこの溝
内に絶縁ゲート膜となるＳiＯ2膜１４を形成した後、図
２(ｄ)に示すように上記ＳiＯ2膜１４上にゲート電極Ｇ
を形成する。尚、絶縁ゲート膜１４としては、窒化アル
ミニウムやＳiＮを用いることも可能である。
Ｎ系エピタキシャル層の全面に再度前面に保護膜として
のＳiＯ2膜１３を熱化学堆積法にて形成し、このＳiＯ2
膜１３をパターニングした後、該ＳiＯ2膜１３をマスク
として図２(ｄ)に示すように選択エッチングすることで
ゲート領域を形成する為の溝を形成する。そしてこの溝
内に絶縁ゲート膜となるＳiＯ2膜１４を形成した後、図
２(ｄ)に示すように上記ＳiＯ2膜１４上にゲート電極Ｇ
を形成する。尚、絶縁ゲート膜１４としては、窒化アル
ミニウムやＳiＮを用いることも可能である。
【００２４】更に前記ｐ+-ＡlＧaＮ層６およびｎ+-Ｇa
Ｎ層１２上のＳiＯ2膜１３を除去した後、これらのｐ+-
ＡlＧaＮ層６およびｎ+-ＧaＮ層１２上にエミッタ電極
Ｅを形成する。またＧaＮ系エピタキシャル層の裏面側
のＳi基板１およびｐ-ＧaＮバッファ層２をエッチング
除去し、ＧaＮエピタキシャル層の下面側のｐ+-ＧaＮ層
３の裏面にコレクタ電極Ｃを形成する。これらの各電極
Ｇ,Ｅ,Ｃは、例えばＡl／Ｔi／Ａuを蒸着することによ
って設けられる。
Ｎ層１２上のＳiＯ2膜１３を除去した後、これらのｐ+-
ＡlＧaＮ層６およびｎ+-ＧaＮ層１２上にエミッタ電極
Ｅを形成する。またＧaＮ系エピタキシャル層の裏面側
のＳi基板１およびｐ-ＧaＮバッファ層２をエッチング
除去し、ＧaＮエピタキシャル層の下面側のｐ+-ＧaＮ層
３の裏面にコレクタ電極Ｃを形成する。これらの各電極
Ｇ,Ｅ,Ｃは、例えばＡl／Ｔi／Ａuを蒸着することによ
って設けられる。
【００２５】このようにして製作され、図２(ｅ)に示す
如き素子構造を有するＩＧＢＴによれば、先の実施形態
のＧＴＯと同様に、ゲート電極直下の半導体層（ｎ-Ａl
ＧaＮ層５）のキャリア濃度が十分に高いので、ＧaＮ系
半導体の電気的特性を十分に活かして耐圧３０００Ｖ、
最大電流６００Ａの大電力を高速にスイッチングするこ
とができた。また上述した溝の幅を広げ、絶縁ゲートの
面積を広げたものにあっては、その耐圧を４０００Ｖに
高め、また最大電流を１２００Ａに高め得ることが確認
できた。
如き素子構造を有するＩＧＢＴによれば、先の実施形態
のＧＴＯと同様に、ゲート電極直下の半導体層（ｎ-Ａl
ＧaＮ層５）のキャリア濃度が十分に高いので、ＧaＮ系
半導体の電気的特性を十分に活かして耐圧３０００Ｖ、
最大電流６００Ａの大電力を高速にスイッチングするこ
とができた。また上述した溝の幅を広げ、絶縁ゲートの
面積を広げたものにあっては、その耐圧を４０００Ｖに
高め、また最大電流を１２００Ａに高め得ることが確認
できた。
【００２６】以上のようにして製作された縦型構造のゲ
ート電極を備えたＧaＮ系トランジスタ（ＧＴＯやＩＧ
ＢＴ）によれば、ＧaＮ系半導体の性質を有効に活かし
て高温動作可能で、しかも高耐圧、大電流動作可能なパ
ワーデバイスを実現することができるので、電力変換装
置やモータドライブ、電車駆動装置等の高性能化に大い
に寄与し得る。更には加速器や環境保護関連装置等の応
用分野への幅広い適用が可能である等の実用上多大なる
効果が奏せられる。
ート電極を備えたＧaＮ系トランジスタ（ＧＴＯやＩＧ
ＢＴ）によれば、ＧaＮ系半導体の性質を有効に活かし
て高温動作可能で、しかも高耐圧、大電流動作可能なパ
ワーデバイスを実現することができるので、電力変換装
置やモータドライブ、電車駆動装置等の高性能化に大い
に寄与し得る。更には加速器や環境保護関連装置等の応
用分野への幅広い適用が可能である等の実用上多大なる
効果が奏せられる。
【００２７】尚、本発明は上述した各実施形態に限定さ
れるものではない。上述した実施形態においてはＭＥＢ
法によりＧaＮ系のエピタキシャル多層膜を形成した
が、有機金属気相化学堆積法（ＭＯＣＶＤ法）を用いて
ＧaＮ系のエピタキシャル多層膜を形成することも可能
である。またゲート電極の面積等は、その仕様に応じて
定めればよいものである。更にはキャリア濃度の高いＧ
aＮ系半導体層からなるゲート領域に酸化膜を形成し、
この酸化膜の上にゲート電極を形成することで、ＧＴＯ
のみならずＩＧＢＴやＩＥＧＴ等のパワーデバイスも容
易に実現することができる。
れるものではない。上述した実施形態においてはＭＥＢ
法によりＧaＮ系のエピタキシャル多層膜を形成した
が、有機金属気相化学堆積法（ＭＯＣＶＤ法）を用いて
ＧaＮ系のエピタキシャル多層膜を形成することも可能
である。またゲート電極の面積等は、その仕様に応じて
定めればよいものである。更にはキャリア濃度の高いＧ
aＮ系半導体層からなるゲート領域に酸化膜を形成し、
この酸化膜の上にゲート電極を形成することで、ＧＴＯ
のみならずＩＧＢＴやＩＥＧＴ等のパワーデバイスも容
易に実現することができる。
【００２８】またＧaＮ膜の形成に、その窒素源として
ジメチルヒドラジンを用いたが、モノメチルヒドラジン
やアンモニアを用いても良い。更にはＧa源としては、
トリエチルガリウムやトリメチルガリウム等の有機金属
ガスを用いることも勿論可能である。更にはｎ型のドー
バントとしてモノシランを、ｐ型のドーパントとしてジ
シクロペンタジエニルＭg等の有機系のＭgを用いること
も可能である。またここではｎ層にＧaＮを用いたが、
Ｓi等をドープしたＩnＧaＮ,ＩnＧaＡlＮ,ＡlＧaＮ,Ｉn
ＧaＮＡs,ＩnＧaＮＰ等を用いるようにしても良い。同
様にしてｐ層として、ＭgドープのＩnＧaＮ,ＩnＧaＡl
Ｎ,ＡlＧaＮ,ＩnＧaＮＡs,ＩnＧaＮＰ等を用いることが
できる。更には導電性基板としてＳiのみならず、Ｓi
Ｃ,ＧaＡs,ＧaＰＧaＮ等の導電性基板を用いることも可
能である。その他、本発明はその要旨を逸脱しない範囲
で種々変形して実施することができる。
ジメチルヒドラジンを用いたが、モノメチルヒドラジン
やアンモニアを用いても良い。更にはＧa源としては、
トリエチルガリウムやトリメチルガリウム等の有機金属
ガスを用いることも勿論可能である。更にはｎ型のドー
バントとしてモノシランを、ｐ型のドーパントとしてジ
シクロペンタジエニルＭg等の有機系のＭgを用いること
も可能である。またここではｎ層にＧaＮを用いたが、
Ｓi等をドープしたＩnＧaＮ,ＩnＧaＡlＮ,ＡlＧaＮ,Ｉn
ＧaＮＡs,ＩnＧaＮＰ等を用いるようにしても良い。同
様にしてｐ層として、ＭgドープのＩnＧaＮ,ＩnＧaＡl
Ｎ,ＡlＧaＮ,ＩnＧaＮＡs,ＩnＧaＮＰ等を用いることが
できる。更には導電性基板としてＳiのみならず、Ｓi
Ｃ,ＧaＡs,ＧaＰＧaＮ等の導電性基板を用いることも可
能である。その他、本発明はその要旨を逸脱しない範囲
で種々変形して実施することができる。
【００２９】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極を備えたＧａＮ系トランジスタにおいて、ゲー
ト電極直下の半導体層を、他の半導体層を形成する半導
体材料よりもバンドギャップの大きい半導体材料、例え
ばＡlＧaＮにより形成しているので、ゲート電極直下の
半導体層に反転層を形成してキャリアを効果的に注入す
ることができ、高耐圧で大電流動作可能な縦型構造のＧ
aＮ系トランジスタ（パワーデバイス）を容易に実現す
ることができる。
ート電極を備えたＧａＮ系トランジスタにおいて、ゲー
ト電極直下の半導体層を、他の半導体層を形成する半導
体材料よりもバンドギャップの大きい半導体材料、例え
ばＡlＧaＮにより形成しているので、ゲート電極直下の
半導体層に反転層を形成してキャリアを効果的に注入す
ることができ、高耐圧で大電流動作可能な縦型構造のＧ
aＮ系トランジスタ（パワーデバイス）を容易に実現す
ることができる。
【図１】本発明の一実施形態に係るＧaＮ系トランジス
タであるＧＴＯの製造プロセスとその概略的な素子構造
を示す図。
タであるＧＴＯの製造プロセスとその概略的な素子構造
を示す図。
【図２】本発明の別の実施形態に係るＧaＮ系トランジ
スタであるＩＧＢＴの製造プロセスとその概略的な素子
構造を示す図。
スタであるＩＧＢＴの製造プロセスとその概略的な素子
構造を示す図。
１ ｐ型導電性Ｓi基板 ２ ｐ-ＧaＮバッファ層 ３ ｐ+-ＧaＮ層 ４ ｎ--ＧaＮ層 ５ ｎ-ＡlＧaＮ層 ６ ｐ+-ＡlＧaＮ層 ７ ｎ-ＧaＮ層 ８ ｎ+-ＧaＮ層 ９ ＳiＯ2膜（絶縁ゲート膜） １１ ＳiＯ2膜 １２ ｎ+-ＧaＮ層 １３ ＳiＯ2膜 １４ ＳiＯ2膜（絶縁ゲート膜）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５３ Ｈ０１Ｌ 29/74 Ｃ ６５５ ３０１
Claims (2)
- 【請求項１】 ゲート電極を備えたＧａＮ系トランジス
タであって、 ゲート電極直下の半導体層を、他の半導体層を形成する
半導体材料よりもバンドギャップの大きい半導体材料に
より形成したことを特徴とするＧａＮ系トランジスタ。 - 【請求項２】 前記ゲート電極直下の半導体層は、Ａl
ＧaＮからなることを特徴とする請求項１に記載のＧａ
Ｎ系トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000133399A JP4850997B2 (ja) | 2000-05-02 | 2000-05-02 | ＧａＮ系トランジスタ |
| US09/843,276 US6580101B2 (en) | 2000-04-25 | 2001-04-25 | GaN-based compound semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000133399A JP4850997B2 (ja) | 2000-05-02 | 2000-05-02 | ＧａＮ系トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001320042A true JP2001320042A (ja) | 2001-11-16 |
| JP4850997B2 JP4850997B2 (ja) | 2012-01-11 |
Family
ID=18641905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000133399A Expired - Lifetime JP4850997B2 (ja) | 2000-04-25 | 2000-05-02 | ＧａＮ系トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4850997B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2000
- 2000-05-02 JP JP2000133399A patent/JP4850997B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
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