JP2001308196A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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Abstract
(57)【要約】
【課題】 ＧaＮ系の化合物半導体を用いて、高耐圧で
耐雑音性に優れた絶縁ゲート型半導体装置を実現する。 【解決手段】 ｎ--ＧaＮ層３（第１の半導体層）にｐ-
ＧaＮ層４（第２の半導体層）を埋め込み形成し、この
ｐ-ＧaＮ層４にソース領域をなすと共に、ｐ-ＧaＮ層４
に形成されるチャネル領域の長さＬを規定する為のｎ+-
ＧaＮ層５（第３の半導体層）を埋め込み形成する。ま
たドレイン領域をなすｎ+-ＧaＮ層６（第４の半導体
層）を、前記ｐ-ＧaＮ層４から離反させてｎ--ＧaＮ層
３に埋め込み形成してＧaＮ系の絶縁ゲート構造をなす
半導体装置を実現する。そしてこのＧaＮ系の絶縁ゲー
ト構造をなす半導体層の、ｎ+-ＧaＮ層５とｎ+-ＧaＮ層
６との間に、ゲート・ソース間に並列接続されるｐｎ接
合ダイオード１０を形成する。
耐雑音性に優れた絶縁ゲート型半導体装置を実現する。 【解決手段】 ｎ--ＧaＮ層３（第１の半導体層）にｐ-
ＧaＮ層４（第２の半導体層）を埋め込み形成し、この
ｐ-ＧaＮ層４にソース領域をなすと共に、ｐ-ＧaＮ層４
に形成されるチャネル領域の長さＬを規定する為のｎ+-
ＧaＮ層５（第３の半導体層）を埋め込み形成する。ま
たドレイン領域をなすｎ+-ＧaＮ層６（第４の半導体
層）を、前記ｐ-ＧaＮ層４から離反させてｎ--ＧaＮ層
３に埋め込み形成してＧaＮ系の絶縁ゲート構造をなす
半導体装置を実現する。そしてこのＧaＮ系の絶縁ゲー
ト構造をなす半導体層の、ｎ+-ＧaＮ層５とｎ+-ＧaＮ層
６との間に、ゲート・ソース間に並列接続されるｐｎ接
合ダイオード１０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＧaＮ系化合物半
導体からなり、高耐圧で耐雑音性に優れた絶縁ゲート型
半導体装置に関する。
導体からなり、高耐圧で耐雑音性に優れた絶縁ゲート型
半導体装置に関する。
【０００２】
【関連する背景技術】ＭＯＳ型の電界効果トランジスタ
（ＭＯＳ-ＦＥＴ）は、金属・酸化膜・半導体により構
成された絶縁ゲート構造を有する半導体装置であり、電
界効果によりゲート電極下のチャネル領域におけるキャ
リア密度を制御し、これによってソース・ドレイン領域
間に流れる電流ＩDを制御する如く構成される。
（ＭＯＳ-ＦＥＴ）は、金属・酸化膜・半導体により構
成された絶縁ゲート構造を有する半導体装置であり、電
界効果によりゲート電極下のチャネル領域におけるキャ
リア密度を制御し、これによってソース・ドレイン領域
間に流れる電流ＩDを制御する如く構成される。
【０００３】この種のＭＯＳ-ＦＥＴにおいて、特に大
電力用のパワーＦＥＴにおいては、その重要なパラメー
タの１つであるソース・ドレイン間のオン抵抗、即ち、
ゲート電極下のチャネルの抵抗を十分に小さくすること
が必要である。ちなみにチャネルの抵抗を小さくするに
は、その長さＬを短くし、且つチャネルの幅Ｗを広く
し、更にはチャネルの厚みｄを大きくすればよい。しか
しながらチャネルの長さＬとその幅Ｗは、素子構造を実
現する上でのパターン設計により対処可能であるが、そ
の厚みｄについてはゲート電極に加えられる電圧とチャ
ネル領域が形成される半導体層のキャリア濃度により決
定され、一般的には１μｍ程度と極めて薄い。この為、
チャネルの厚みｄを大きくするには、例えば不純物の二
重拡散処理等によってそのキャリア濃度を高くする必要
があり、製造プロセスが複雑化することが否めない。
電力用のパワーＦＥＴにおいては、その重要なパラメー
タの１つであるソース・ドレイン間のオン抵抗、即ち、
ゲート電極下のチャネルの抵抗を十分に小さくすること
が必要である。ちなみにチャネルの抵抗を小さくするに
は、その長さＬを短くし、且つチャネルの幅Ｗを広く
し、更にはチャネルの厚みｄを大きくすればよい。しか
しながらチャネルの長さＬとその幅Ｗは、素子構造を実
現する上でのパターン設計により対処可能であるが、そ
の厚みｄについてはゲート電極に加えられる電圧とチャ
ネル領域が形成される半導体層のキャリア濃度により決
定され、一般的には１μｍ程度と極めて薄い。この為、
チャネルの厚みｄを大きくするには、例えば不純物の二
重拡散処理等によってそのキャリア濃度を高くする必要
があり、製造プロセスが複雑化することが否めない。
【０００４】
【発明が解決しようとする課題】ところで最近、ＧaＮ,
ＡlＧaＮ,ＩnＧaＡlＮ等のナイトライド系の化合物半導
体が注目されている。この種のＧaＮ系の化合物半導体
は、従来のＧaＡsやＳi等の半導体に比較して動作時の
オン抵抗が１桁以上小さく、高温動作、高耐圧・大電流
動作可能なことが理論的に解明されてきた。
ＡlＧaＮ,ＩnＧaＡlＮ等のナイトライド系の化合物半導
体が注目されている。この種のＧaＮ系の化合物半導体
は、従来のＧaＡsやＳi等の半導体に比較して動作時の
オン抵抗が１桁以上小さく、高温動作、高耐圧・大電流
動作可能なことが理論的に解明されてきた。
【０００５】しかしながらＧaＮ系の化合物半導体を用
いた半導体装置の製造プロセスについては未だに研究開
発の途上にあり、如何にして絶縁ゲート構造をなす半導
体装置を実現するかと言う点で種々の課題が残されてい
る。しかもチャネルの抵抗を小さくした場合、一般的に
ノイズに対して誤動作し易くなる等の不具合が生じる等
の問題がある。ちなみにＳi系のＭＯＳ-ＦＥＴにおいて
は、チャネル領域が形成される基板に対してソース領域
を短絡することで、ソース・ドレイン間にダイオードを
形成し、これによって耐雑音性を確保することが行われ
ている。しかしＧaＮ系の化合物半導体においてはどの
ようにしてダイオードを設けるかについても課題が残さ
れている。
いた半導体装置の製造プロセスについては未だに研究開
発の途上にあり、如何にして絶縁ゲート構造をなす半導
体装置を実現するかと言う点で種々の課題が残されてい
る。しかもチャネルの抵抗を小さくした場合、一般的に
ノイズに対して誤動作し易くなる等の不具合が生じる等
の問題がある。ちなみにＳi系のＭＯＳ-ＦＥＴにおいて
は、チャネル領域が形成される基板に対してソース領域
を短絡することで、ソース・ドレイン間にダイオードを
形成し、これによって耐雑音性を確保することが行われ
ている。しかしＧaＮ系の化合物半導体においてはどの
ようにしてダイオードを設けるかについても課題が残さ
れている。
【０００６】本発明はこのような事情を考慮してなされ
たもので、その目的は、ＧaＮ系化合物半導体からな
り、高耐圧で耐雑音性に優れた絶縁ゲート型半導体装置
を提供することにある。
たもので、その目的は、ＧaＮ系化合物半導体からな
り、高耐圧で耐雑音性に優れた絶縁ゲート型半導体装置
を提供することにある。
【０００７】
【課題を解決するための手段】上述した目的を達成する
べく本発明に係る絶縁ゲート型半導体装置は、チャネル
領域が形成されるゲート近傍の半導体層の長さを短くす
ることでチャネル長を短くし手そのオン抵抗を低減し、
また絶縁ゲート構造をなす半導体層にゲート電極とソー
ス電極との間に並列接続されるｐｎ接合ダイオードを形
成したことを特徴とするものである。
べく本発明に係る絶縁ゲート型半導体装置は、チャネル
領域が形成されるゲート近傍の半導体層の長さを短くす
ることでチャネル長を短くし手そのオン抵抗を低減し、
また絶縁ゲート構造をなす半導体層にゲート電極とソー
ス電極との間に並列接続されるｐｎ接合ダイオードを形
成したことを特徴とするものである。
【０００８】特に本発明は請求項１に記載するように、
低不純物濃度のＧaＮ系半導体からなる第１の半導体層
に、この第１の半導体層とは逆導電性の高不純物濃度の
ＧaＮ系半導体からなる第２の半導体層を埋め込み形成
する。そしてこの第２の半導体層に、ソース領域をなす
と共に、前記第２の半導体に形成されるチャネル領域の
長さを規定する為の前記第１の半導体層と同導電性の高
不純物濃度のＧaＮ系半導体からなる第３の半導体層を
埋め込み形成する。一方、前記第１の半導体層と同導電
性の高不純物濃度のＧaＮ系半導体からなり、ドレイン
領域をなす第４の半導体層を、前記第２の半導体層から
離反させて第１の半導体層に埋め込み形成し、若しくは
前記第１の半導体層の裏面に設けることでＧaＮ系の絶
縁ゲート構造をなす半導体装置を実現し、このＧaＮ系
の絶縁ゲート構造をなす半導体層に、ゲート電極とソー
ス電極との間に並列接続されるｐｎ接合ダイオードを形
成したことを特徴としている。
低不純物濃度のＧaＮ系半導体からなる第１の半導体層
に、この第１の半導体層とは逆導電性の高不純物濃度の
ＧaＮ系半導体からなる第２の半導体層を埋め込み形成
する。そしてこの第２の半導体層に、ソース領域をなす
と共に、前記第２の半導体に形成されるチャネル領域の
長さを規定する為の前記第１の半導体層と同導電性の高
不純物濃度のＧaＮ系半導体からなる第３の半導体層を
埋め込み形成する。一方、前記第１の半導体層と同導電
性の高不純物濃度のＧaＮ系半導体からなり、ドレイン
領域をなす第４の半導体層を、前記第２の半導体層から
離反させて第１の半導体層に埋め込み形成し、若しくは
前記第１の半導体層の裏面に設けることでＧaＮ系の絶
縁ゲート構造をなす半導体装置を実現し、このＧaＮ系
の絶縁ゲート構造をなす半導体層に、ゲート電極とソー
ス電極との間に並列接続されるｐｎ接合ダイオードを形
成したことを特徴としている。
【０００９】好ましくは請求項２に記載するように、前
記ｐｎ接合ダイオードを、前記ソース領域を形成する第
１の半導体層と前記第２の半導体層との間に形成するこ
とを特徴とする。或いは請求項３に記載するように前記
ｐｎ接合ダイオードを、前記第２の半導体層とは逆導電
性を有し、前記第２の半導体層に形成されるチャネル領
域の側部に埋め込み形成される第５の半導体層と、この
第５の半導体層に埋め込み形成されて前記ゲート電極に
接続される前記第２の半導体層と同導電性の第６の半導
体層との間に形成することを特徴としている。
記ｐｎ接合ダイオードを、前記ソース領域を形成する第
１の半導体層と前記第２の半導体層との間に形成するこ
とを特徴とする。或いは請求項３に記載するように前記
ｐｎ接合ダイオードを、前記第２の半導体層とは逆導電
性を有し、前記第２の半導体層に形成されるチャネル領
域の側部に埋め込み形成される第５の半導体層と、この
第５の半導体層に埋め込み形成されて前記ゲート電極に
接続される前記第２の半導体層と同導電性の第６の半導
体層との間に形成することを特徴としている。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態に係るＧaＮ系の絶縁ゲート型半導体装置であ
るパワーＭＯＳ-ＦＥＴについて説明する。図１はこの
実施形態に係るＧaＮ系半導体からなる絶縁ゲート型半
導体装置の概略的な素子構造を示す図であり、図２はそ
の概略的な製造手順を分解して示す図である。このＭＯ
Ｓ-ＦＥＴは、例えばガスソース分子線エピタキシャル
成長法（ＭＢＥ）を用いてＧaＮ系の半導体層を結晶成
長させて製造されるが、有機金属気相化学堆積法（ＭＯ
ＣＶＤ）を用いて製造することも可能である。
実施形態に係るＧaＮ系の絶縁ゲート型半導体装置であ
るパワーＭＯＳ-ＦＥＴについて説明する。図１はこの
実施形態に係るＧaＮ系半導体からなる絶縁ゲート型半
導体装置の概略的な素子構造を示す図であり、図２はそ
の概略的な製造手順を分解して示す図である。このＭＯ
Ｓ-ＦＥＴは、例えばガスソース分子線エピタキシャル
成長法（ＭＢＥ）を用いてＧaＮ系の半導体層を結晶成
長させて製造されるが、有機金属気相化学堆積法（ＭＯ
ＣＶＤ）を用いて製造することも可能である。
【００１１】ちなみにこの実施形態においては、成長室
とパターニング室とを有する超高真空装置を備えたＭＢ
Ｅ装置を用いた。そしてＧaＮ膜の形成には、そのＧa源
としてトリエチルガリウムやトリメチルガリウム等の有
機金属ガスを用い、また窒素源としてジメチルヒドラジ
ンが用いられる。但し、窒素源としてモノメチルヒドラ
ジンやアンモニア等を用いることも勿論可能である。ま
たｎ型のドーパントとしてモノシラン、ｐ型のドーパン
トとしてジシクロペンタジエニルＭg等の有機系のＭgを
用いた。
とパターニング室とを有する超高真空装置を備えたＭＢ
Ｅ装置を用いた。そしてＧaＮ膜の形成には、そのＧa源
としてトリエチルガリウムやトリメチルガリウム等の有
機金属ガスを用い、また窒素源としてジメチルヒドラジ
ンが用いられる。但し、窒素源としてモノメチルヒドラ
ジンやアンモニア等を用いることも勿論可能である。ま
たｎ型のドーパントとしてモノシラン、ｐ型のドーパン
トとしてジシクロペンタジエニルＭg等の有機系のＭgを
用いた。
【００１２】さてこの実施形態に係るＧaＮのＭＯＳ-Ｆ
ＥＴは、先ず成長室内に導電性のｐ型導電性Ｓi基板１
を準備し、ラジカル化した窒素（４×１０-4Ｐａ≒３×
１０- 6Torr）とＧa（６.６×１０-5Ｐａ≒５×１０-7To
rr）とを用いて分子線エピタキシャル法により、成長温
度６４０℃において前記Ｓi基板１上に厚さ５ｎｍのＧa
Ｎバッファ層２を形成する。次いでこのＧaＮバッファ
層２上に、Ｇa（１.３×１０-4Ｐａ≒１×１０-6Torr）
とアンモニア（６.６×１０-3Ｐａ≒５×１０- 5Torr）
と用い、更にドーパントとしてＳi（６.６×１０-7Ｐａ
≒５×１０-9Torr）を用いて第１の半導体層としてのｎ
--ＧaＮ層３を３０００ｎｍ厚に成長させる［図２(ａ)
参照］。
ＥＴは、先ず成長室内に導電性のｐ型導電性Ｓi基板１
を準備し、ラジカル化した窒素（４×１０-4Ｐａ≒３×
１０- 6Torr）とＧa（６.６×１０-5Ｐａ≒５×１０-7To
rr）とを用いて分子線エピタキシャル法により、成長温
度６４０℃において前記Ｓi基板１上に厚さ５ｎｍのＧa
Ｎバッファ層２を形成する。次いでこのＧaＮバッファ
層２上に、Ｇa（１.３×１０-4Ｐａ≒１×１０-6Torr）
とアンモニア（６.６×１０-3Ｐａ≒５×１０- 5Torr）
と用い、更にドーパントとしてＳi（６.６×１０-7Ｐａ
≒５×１０-9Torr）を用いて第１の半導体層としてのｎ
--ＧaＮ層３を３０００ｎｍ厚に成長させる［図２(ａ)
参照］。
【００１３】次いで上記ｎ--ＧaＮ層３の表面にパター
ニングを行い、ソース電極を形成する領域に矩形状の溝
を形成し、この溝内に第２の半導体層としてのキャリア
濃度が２×１０18ｃｍ-3からなる高不純物濃度のｐ-Ｇa
Ｎ層４を、１０００ｎｍ厚に形成する［図２(ｂ)参
照］。このｐ-ＧaＮ層４の形成（成長）は、Ｇa（１.３
×１０-4Ｐａ≒１×１０-6Torr）とアンモニア（６.６
×１０-3Ｐａ≒５×１０-5Torr）と用い、更にドーパン
トとしてＭg（１.３×１０-8Ｐａ≒８×１０-10Torr）
を用いて、成長温度８５０℃で行われる。
ニングを行い、ソース電極を形成する領域に矩形状の溝
を形成し、この溝内に第２の半導体層としてのキャリア
濃度が２×１０18ｃｍ-3からなる高不純物濃度のｐ-Ｇa
Ｎ層４を、１０００ｎｍ厚に形成する［図２(ｂ)参
照］。このｐ-ＧaＮ層４の形成（成長）は、Ｇa（１.３
×１０-4Ｐａ≒１×１０-6Torr）とアンモニア（６.６
×１０-3Ｐａ≒５×１０-5Torr）と用い、更にドーパン
トとしてＭg（１.３×１０-8Ｐａ≒８×１０-10Torr）
を用いて、成長温度８５０℃で行われる。
【００１４】しかる後、ｐ-ＧaＮ層４を埋め込み形成し
てなるｎ--ＧaＮ層３の表面に更にパターニングを行
い、ソース電極を形成する領域とドレイン領域を形成す
る領域とにそれぞれ溝を設ける。この場合、ソース電極
を形成する領域には、既にｐ-ＧaＮ層４が埋め込み形成
されているので、上記溝の一方はこのｐ-ＧaＮ層４に形
成されることになる。特にｐ-ＧaＮ層４に形成する溝に
ついては、後述するゲート電極によって規定されてｐ-
ＧaＮ層４に形成されるチャネルの長さが５０ｎｍ程
度、または５０ｎｍ以下と短くなるように設けられる。
てなるｎ--ＧaＮ層３の表面に更にパターニングを行
い、ソース電極を形成する領域とドレイン領域を形成す
る領域とにそれぞれ溝を設ける。この場合、ソース電極
を形成する領域には、既にｐ-ＧaＮ層４が埋め込み形成
されているので、上記溝の一方はこのｐ-ＧaＮ層４に形
成されることになる。特にｐ-ＧaＮ層４に形成する溝に
ついては、後述するゲート電極によって規定されてｐ-
ＧaＮ層４に形成されるチャネルの長さが５０ｎｍ程
度、または５０ｎｍ以下と短くなるように設けられる。
【００１５】このようにして溝を形成した後、これらの
溝内にソース領域をなす第３の半導体層、およびドレイ
ン領域をなす第４の半導体層としてのキャリア濃度が５
×１０18ｃｍ-3からなる高不純物濃度のｎ+-ＧaＮ層５,
６を、例えば５００ｎｍ厚にそれぞれ形成する［図２
(ｃ)参照］。これらのｎ+-ＧaＮ層５,６の形成は、Ｇa
（１.３×１０-4Ｐａ≒１×１０-6Torr）とアンモニア
（６.６×１０-3Ｐａ≒５×１０-5Torr）と用い、更に
ドーパントとしてＳi（１.２×１０-7Ｐａ≒９×１０-9
Torr）を用いて、成長温度８５０℃で行われる。
溝内にソース領域をなす第３の半導体層、およびドレイ
ン領域をなす第４の半導体層としてのキャリア濃度が５
×１０18ｃｍ-3からなる高不純物濃度のｎ+-ＧaＮ層５,
６を、例えば５００ｎｍ厚にそれぞれ形成する［図２
(ｃ)参照］。これらのｎ+-ＧaＮ層５,６の形成は、Ｇa
（１.３×１０-4Ｐａ≒１×１０-6Torr）とアンモニア
（６.６×１０-3Ｐａ≒５×１０-5Torr）と用い、更に
ドーパントとしてＳi（１.２×１０-7Ｐａ≒９×１０-9
Torr）を用いて、成長温度８５０℃で行われる。
【００１６】このようにして第１の半導体層であるｎ--
ＧaＮ層３に、第２の半導体層としてのｐ-ＧaＮ層４を
埋め込み形成し、更にこのｐ-ＧaＮ層４にソース領域を
なす第３の半導体層としてのｎ+-ＧaＮ層５を、また上
記ｐ-ＧaＮ層４から離反させて前記ｎ--ＧaＮ層３にド
レイン領域をなす第４の半導体層としてのｎ+-ＧaＮ層
６をそれぞれ埋め込み形成したならば、次にその表面を
パターニングして図２(ｄ)に示すように、ｎ--ＧaＮ層
３の前記ｐ-ＧaＮ層４とｎ+-ＧaＮ層６との間に幅１μ
ｍ程度の矩形状の溝７をエッチング形成する。そして溝
７の上に絶縁ゲート膜８としてのＳiＯ2を１００ｎｍ厚
に堆積形成する。
ＧaＮ層３に、第２の半導体層としてのｐ-ＧaＮ層４を
埋め込み形成し、更にこのｐ-ＧaＮ層４にソース領域を
なす第３の半導体層としてのｎ+-ＧaＮ層５を、また上
記ｐ-ＧaＮ層４から離反させて前記ｎ--ＧaＮ層３にド
レイン領域をなす第４の半導体層としてのｎ+-ＧaＮ層
６をそれぞれ埋め込み形成したならば、次にその表面を
パターニングして図２(ｄ)に示すように、ｎ--ＧaＮ層
３の前記ｐ-ＧaＮ層４とｎ+-ＧaＮ層６との間に幅１μ
ｍ程度の矩形状の溝７をエッチング形成する。そして溝
７の上に絶縁ゲート膜８としてのＳiＯ2を１００ｎｍ厚
に堆積形成する。
【００１７】しかる後、その表面に絶縁膜９を形成し、
この絶縁膜９をパターニングしてソース領域をなすｎ+-
ＧaＮ層５の表面、およびドレイン領域をなすｎ+-ＧaＮ
層６の表面をそれぞれ露出させ［図２(ｅ)参照］、図１
に示すように絶縁ゲート膜８の表面にゲート電極Ｇを、
またｎ+-ＧaＮ層５の表面にソース電極Ｓを、更にｎ+-
ＧaＮ層６の表面にドレイン電極Ｄをそれぞれ蒸着形成
する。
この絶縁膜９をパターニングしてソース領域をなすｎ+-
ＧaＮ層５の表面、およびドレイン領域をなすｎ+-ＧaＮ
層６の表面をそれぞれ露出させ［図２(ｅ)参照］、図１
に示すように絶縁ゲート膜８の表面にゲート電極Ｇを、
またｎ+-ＧaＮ層５の表面にソース電極Ｓを、更にｎ+-
ＧaＮ層６の表面にドレイン電極Ｄをそれぞれ蒸着形成
する。
【００１８】かくしてこのようにして製造されて、図１
に示す如き素子構造の絶縁ゲート構造をなす半導体装置
によれば、ｐ-ＧaＮ層４の絶縁ゲート膜８とｎ+-ＧaＮ
層５とに挟まれた狭い領域がチャネル領域となる。そし
てソース領域（ｎ+-ＧaＮ層５）から上記チャネル領域
（ｐ-ＧaＮ層４）を介して溝７の下部のｎ--ＧaＮ層３
に流れ込み、更にドレイン領域（ｎ+-ＧaＮ層６）へと
電流が横方向に流れるＭＯＳ-ＦＥＴが実現される。特
に上記チャネル領域は、絶縁ゲート膜８とｎ+-ＧaＮ層
５とに挟まれたｐ-ＧaＮ層４の狭い領域に形成されるの
で、そのチャネル長Ｌを十分に短くすることができるの
で、ＧaＮ系半導体を用いたことと相俟って高耐圧で大
電流を制御し得るパワーＦＥＴを実現することが可能と
なる。
に示す如き素子構造の絶縁ゲート構造をなす半導体装置
によれば、ｐ-ＧaＮ層４の絶縁ゲート膜８とｎ+-ＧaＮ
層５とに挟まれた狭い領域がチャネル領域となる。そし
てソース領域（ｎ+-ＧaＮ層５）から上記チャネル領域
（ｐ-ＧaＮ層４）を介して溝７の下部のｎ--ＧaＮ層３
に流れ込み、更にドレイン領域（ｎ+-ＧaＮ層６）へと
電流が横方向に流れるＭＯＳ-ＦＥＴが実現される。特
に上記チャネル領域は、絶縁ゲート膜８とｎ+-ＧaＮ層
５とに挟まれたｐ-ＧaＮ層４の狭い領域に形成されるの
で、そのチャネル長Ｌを十分に短くすることができるの
で、ＧaＮ系半導体を用いたことと相俟って高耐圧で大
電流を制御し得るパワーＦＥＴを実現することが可能と
なる。
【００１９】また上述した素子構造によれば、ｐ-ＧaＮ
層４に埋め込み形成されたｎ+-ＧaＮ層５と該ｐ-ＧaＮ
層４との間にｐｎ接合ダイオード（ツェナーダイオー
ド）１０が形成され、このｐｎ接合ダイオード１０はソ
ース・ゲート間に並列に作用することになる。この結
果、このｐｎ接合ダイオード１０によってソース電極Ｓ
等にスパイク性の高電圧からなる雑音が加わっても、そ
の電圧が押さえ込まれるので、雑音による誤動作が効果
的に防止される。従って高耐圧で耐雑音性に優れた溝型
短チャネルのパワーＦＥＴを実現することが可能とな
る。
層４に埋め込み形成されたｎ+-ＧaＮ層５と該ｐ-ＧaＮ
層４との間にｐｎ接合ダイオード（ツェナーダイオー
ド）１０が形成され、このｐｎ接合ダイオード１０はソ
ース・ゲート間に並列に作用することになる。この結
果、このｐｎ接合ダイオード１０によってソース電極Ｓ
等にスパイク性の高電圧からなる雑音が加わっても、そ
の電圧が押さえ込まれるので、雑音による誤動作が効果
的に防止される。従って高耐圧で耐雑音性に優れた溝型
短チャネルのパワーＦＥＴを実現することが可能とな
る。
【００２０】ところで上述した実施形態は、横型構造の
絶縁ゲート型ＦＥＴであるが、縦型構造の絶縁ゲート型
ＦＥＴとして実現することができる。この場合には、例
えば図３に示すような素子構造とすればよい。この場合
には特に図示しないが、例えばｎ型のＳi基板を準備
し、このＳi基板上にラジカル化した窒素（４×１０-4
Ｐａ≒３×１０-6Torr）とＧa（６.６×１０-5Ｐａ≒５
×１０-7Torr）を用いてＧaＮバッファ層を５ｎｍ厚に
形成し、更にドーパントとしてＳi（６.６×１０-7Ｐａ
≒５×１０-9Torr）を加えて上記ＧaＮバッファ層上に
成長温度８５０℃で、第１の半導体層としてＳiドープ
のｎ--ＧaＮ層３を３０００ｎｍ厚に成長させる。
絶縁ゲート型ＦＥＴであるが、縦型構造の絶縁ゲート型
ＦＥＴとして実現することができる。この場合には、例
えば図３に示すような素子構造とすればよい。この場合
には特に図示しないが、例えばｎ型のＳi基板を準備
し、このＳi基板上にラジカル化した窒素（４×１０-4
Ｐａ≒３×１０-6Torr）とＧa（６.６×１０-5Ｐａ≒５
×１０-7Torr）を用いてＧaＮバッファ層を５ｎｍ厚に
形成し、更にドーパントとしてＳi（６.６×１０-7Ｐａ
≒５×１０-9Torr）を加えて上記ＧaＮバッファ層上に
成長温度８５０℃で、第１の半導体層としてＳiドープ
のｎ--ＧaＮ層３を３０００ｎｍ厚に成長させる。
【００２１】しかる後、このｎ--ＧaＮ層３のソース領
域およびゲート部を形成すべき領域を選択的にエッチン
グして溝を形成し、この溝部分にＧa（６.６×１０-5Ｐ
ａ≒５×１０-7Torr）とアンモニア（６.６×１０-3Ｐ
ａ≒５×１０-5Torr）、およびドーパントとしてＭg
（６.６×１０-7Ｐａ≒５×１０-9Torr）を用いて、成
長温度８５０℃で第２の半導体層としてのｐ-ＧaＮ層４
を成長させる。
域およびゲート部を形成すべき領域を選択的にエッチン
グして溝を形成し、この溝部分にＧa（６.６×１０-5Ｐ
ａ≒５×１０-7Torr）とアンモニア（６.６×１０-3Ｐ
ａ≒５×１０-5Torr）、およびドーパントとしてＭg
（６.６×１０-7Ｐａ≒５×１０-9Torr）を用いて、成
長温度８５０℃で第２の半導体層としてのｐ-ＧaＮ層４
を成長させる。
【００２２】次いでｐ-ＧaＮ層４のソース領域およびゲ
ート部を形成すべき領域に溝を形成し、この溝内に第３
の半導体層としてｎ+-ＧaＮ層５を成長させる。この
際、上記ソース領域を形成すべき領域の側部にも溝を設
け、上記ｎ+-ＧaＮ層５の成長時に上記溝部にもｎ+-Ｇa
Ｎ層１０を同時に成長させ、ｐｎ接合ダイオードを形成
するための第５の半導体層とする。これらのｎ+-ＧaＮ
層５,１０の形成は、Ｇa（６.６×１０-4Ｐａ≒５×１
０-7Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１
０-5Torr）と用い、更にドーパントとしてＭg（６.６×
１０-7Ｐａ≒５×１０-9Torr）を用いて、成長温度８５
０℃で行われる。
ート部を形成すべき領域に溝を形成し、この溝内に第３
の半導体層としてｎ+-ＧaＮ層５を成長させる。この
際、上記ソース領域を形成すべき領域の側部にも溝を設
け、上記ｎ+-ＧaＮ層５の成長時に上記溝部にもｎ+-Ｇa
Ｎ層１０を同時に成長させ、ｐｎ接合ダイオードを形成
するための第５の半導体層とする。これらのｎ+-ＧaＮ
層５,１０の形成は、Ｇa（６.６×１０-4Ｐａ≒５×１
０-7Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１
０-5Torr）と用い、更にドーパントとしてＭg（６.６×
１０-7Ｐａ≒５×１０-9Torr）を用いて、成長温度８５
０℃で行われる。
【００２３】その後、ｎ+-ＧaＮ層１０に選択的に溝を
形成し、その溝部にＧa（６.６×１０-5Ｐａ≒５×１０
-7Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１０
-5Torr）、およびドーパントとしてＭg（６.６×１０-7
Ｐａ≒５×１０-9Torr）を用いて、前述したｐｎ接合ダ
イオードを形成する為の第６の半導体層としてｐ-ＧaＮ
層１１を成長させる。
形成し、その溝部にＧa（６.６×１０-5Ｐａ≒５×１０
-7Torr）とアンモニア（６.６×１０-3Ｐａ≒５×１０
-5Torr）、およびドーパントとしてＭg（６.６×１０-7
Ｐａ≒５×１０-9Torr）を用いて、前述したｐｎ接合ダ
イオードを形成する為の第６の半導体層としてｐ-ＧaＮ
層１１を成長させる。
【００２４】しかる後、上述したエピタキシャル層の表
面全体に保護膜としてのＳiＯ２を熱化学堆積法にて１
００ｎｍ厚程度に堆積させ、これをパターニングして前
記ｐ-ＧaＮ層１１の表面、および前述したソース領域を
なすｎ+-ＧaＮ層５の表面をそれぞれ選択的に露出させ
る。パターニングにより上記ｎ+-ＧaＮ層５の表面を露
出させるに際しては、ｎ+-ＧaＮ層５の縁部のｐ-ＧaＮ
層４が若干露出するようにする。そしてこれらの露出さ
せたｎ+-ＧaＮ層５の表面、およびｐ-ＧaＮ層１１の表
面に、図３に示すようにソース電極Ｓおよび補助電極Ｂ
をそれぞれ蒸着形成し、また前記ｎ+-ＧaＮ層５の表面
に堆積させた絶縁ゲート膜８の上面にゲート電極Ｇを蒸
着形成する。そしてこのゲート電極Ｇと前述した補助電
極Ｂとを電気的に接続し、前記ｎ+-ＧaＮ層１０とｐ-Ｇ
aＮ層１１とにより構成されるｐｎ接合ダイオードをゲ
ート電極Ｇとソース電極Ｓとの間に並列接続する。
面全体に保護膜としてのＳiＯ２を熱化学堆積法にて１
００ｎｍ厚程度に堆積させ、これをパターニングして前
記ｐ-ＧaＮ層１１の表面、および前述したソース領域を
なすｎ+-ＧaＮ層５の表面をそれぞれ選択的に露出させ
る。パターニングにより上記ｎ+-ＧaＮ層５の表面を露
出させるに際しては、ｎ+-ＧaＮ層５の縁部のｐ-ＧaＮ
層４が若干露出するようにする。そしてこれらの露出さ
せたｎ+-ＧaＮ層５の表面、およびｐ-ＧaＮ層１１の表
面に、図３に示すようにソース電極Ｓおよび補助電極Ｂ
をそれぞれ蒸着形成し、また前記ｎ+-ＧaＮ層５の表面
に堆積させた絶縁ゲート膜８の上面にゲート電極Ｇを蒸
着形成する。そしてこのゲート電極Ｇと前述した補助電
極Ｂとを電気的に接続し、前記ｎ+-ＧaＮ層１０とｐ-Ｇ
aＮ層１１とにより構成されるｐｎ接合ダイオードをゲ
ート電極Ｇとソース電極Ｓとの間に並列接続する。
【００２５】その後、前述したＳi基板とＧaＮバッファ
層とを除去し、Ｓiドープのｎ--ＧaＮ層３の裏面側にド
レイン領域をなすｎ+-ＧaＮ層６を形成した後、このｎ+
-ＧaＮ層６の裏面側にドレイン電極Ｄを形成する。尚、
上記ｎ+-ＧaＮ層６については、前述したＳiドープのｎ
--ＧaＮ層３の成長に先立ってＧaＮバッファ層の上に形
成しておき、このｎ+-ＧaＮ層６の上にＳiドープのｎ--
ＧaＮ層３を成長させるようにしても良い。
層とを除去し、Ｓiドープのｎ--ＧaＮ層３の裏面側にド
レイン領域をなすｎ+-ＧaＮ層６を形成した後、このｎ+
-ＧaＮ層６の裏面側にドレイン電極Ｄを形成する。尚、
上記ｎ+-ＧaＮ層６については、前述したＳiドープのｎ
--ＧaＮ層３の成長に先立ってＧaＮバッファ層の上に形
成しておき、このｎ+-ＧaＮ層６の上にＳiドープのｎ--
ＧaＮ層３を成長させるようにしても良い。
【００２６】かくしてこのようにして製造されるＧaＮ
系の半導体装置によれば、その表面に形成されたソース
領域から、裏面側に設けられたドレイン領域へと電流が
流れる縦型構造のＭＯＳ-ＦＥＴが実現される。そして
そのチャネル長は、専ら、ｎ+-ＧaＮ層５の表面からｐ-
ＧaＮ層４の表面へと突出して設けられたソース電極Ｓ
の突出長により規定されて十分に短いものとなる。そし
てこのような縦型の絶縁ゲート構造をなす半導体層の、
特にｐ-ＧaＮ層４に埋め込み形成されたｎ+-ＧaＮ層１
０とｐ-ＧaＮ層１１とにより構成されるｐｎ接合ダイオ
ード１０が、ゲート電極Ｇとソース電極Ｓとの間に並列
に作用することになるので、先の実施形態と同様にその
耐雑音性を十分に高めることが可能となる。
系の半導体装置によれば、その表面に形成されたソース
領域から、裏面側に設けられたドレイン領域へと電流が
流れる縦型構造のＭＯＳ-ＦＥＴが実現される。そして
そのチャネル長は、専ら、ｎ+-ＧaＮ層５の表面からｐ-
ＧaＮ層４の表面へと突出して設けられたソース電極Ｓ
の突出長により規定されて十分に短いものとなる。そし
てこのような縦型の絶縁ゲート構造をなす半導体層の、
特にｐ-ＧaＮ層４に埋め込み形成されたｎ+-ＧaＮ層１
０とｐ-ＧaＮ層１１とにより構成されるｐｎ接合ダイオ
ード１０が、ゲート電極Ｇとソース電極Ｓとの間に並列
に作用することになるので、先の実施形態と同様にその
耐雑音性を十分に高めることが可能となる。
【００２７】ちなみにこのようにして製作された短チャ
ネル構造のＧaＮ系のパワーＭＯＳ-ＦＥＴにおいては、
いずれも５００Ｖ以上の耐圧を有し、３０ｍＶ以下のオ
ン電圧で確実に動作することが確認された。また１００
Ｖ程度のパルス性ノイズに対しても誤動作しないことが
確認され、ここに耐圧の高い、耐雑音性に優れたパワー
ＭＯＳ-ＦＥＴをＧaＮ系半導体を用いて実現することが
できた。
ネル構造のＧaＮ系のパワーＭＯＳ-ＦＥＴにおいては、
いずれも５００Ｖ以上の耐圧を有し、３０ｍＶ以下のオ
ン電圧で確実に動作することが確認された。また１００
Ｖ程度のパルス性ノイズに対しても誤動作しないことが
確認され、ここに耐圧の高い、耐雑音性に優れたパワー
ＭＯＳ-ＦＥＴをＧaＮ系半導体を用いて実現することが
できた。
【００２８】尚、このような素子構造を有するパワーＭ
ＯＳ-ＦＥＴは、例えば図４に示すように蛍光灯を駆動
するインバータ回路を構築する上で有用である。即ち、
この種のインバータ回路においては、そのバラスト回路
の周波数特性がランプの点灯の有無により急激に変化
し、ランプの不点灯時に点灯周波数から保護周波数に移
行する過渡状態において、その進相電流がパワーＭＯＳ
-ＦＥＴに流れ込む。するとパワーＭＯＳ-ＦＥＴの寄生
ダイオードに流れる貫通電流により、該パワーＭＯＳ-
ＦＥＴが破壊する虞が生じる。しかしながら上述した素
子構造のＧaＮ系のパワーＭＯＳ-ＦＥＴによれば、高耐
圧で損失が少なく、また耐雑音性にも優れるので、上述
した不具合の懸念がなく、蛍光灯を駆動するインバータ
回路を構築するに適している等の効果が奏せられる。
ＯＳ-ＦＥＴは、例えば図４に示すように蛍光灯を駆動
するインバータ回路を構築する上で有用である。即ち、
この種のインバータ回路においては、そのバラスト回路
の周波数特性がランプの点灯の有無により急激に変化
し、ランプの不点灯時に点灯周波数から保護周波数に移
行する過渡状態において、その進相電流がパワーＭＯＳ
-ＦＥＴに流れ込む。するとパワーＭＯＳ-ＦＥＴの寄生
ダイオードに流れる貫通電流により、該パワーＭＯＳ-
ＦＥＴが破壊する虞が生じる。しかしながら上述した素
子構造のＧaＮ系のパワーＭＯＳ-ＦＥＴによれば、高耐
圧で損失が少なく、また耐雑音性にも優れるので、上述
した不具合の懸念がなく、蛍光灯を駆動するインバータ
回路を構築するに適している等の効果が奏せられる。
【００２９】尚、本発明は上述した実施形態に限定され
るものではない。ここではｐチャネル型のＭＯＳ-ＦＥ
Ｔを例に説明したが、半導体層の導電性を逆にすること
でｎチャネル型のＭＯＳ-ＦＥＴを構築することも勿論
可能である。またここでは、ｎ層にＧaＮを用いたが、
Ｓi等をドープしたＩnＧaＮ,ＩnＧaＡlＮ,ＡlＧaＮ,Ｉn
ＧaＮＡs,ＩnＧaＮＰ等を用いるようにしても良い。同
様にしてｐ層として、ＭgドープのＩnＧaＮ,ＩnＧaＡl
Ｎ,ＡlＧaＮ,ＩnＧaＮＡs,ＩnＧaＮＰ等を用いることが
できる。更には導電性基板としてＳiのみならず、Ｓi
Ｃ,ＧaＡs,ＧaＰＧaＮ等の導電性基板を用いることも可
能である。その他、本発明はその要旨を逸脱しない範囲
で種々変形して実施することができる。
るものではない。ここではｐチャネル型のＭＯＳ-ＦＥ
Ｔを例に説明したが、半導体層の導電性を逆にすること
でｎチャネル型のＭＯＳ-ＦＥＴを構築することも勿論
可能である。またここでは、ｎ層にＧaＮを用いたが、
Ｓi等をドープしたＩnＧaＮ,ＩnＧaＡlＮ,ＡlＧaＮ,Ｉn
ＧaＮＡs,ＩnＧaＮＰ等を用いるようにしても良い。同
様にしてｐ層として、ＭgドープのＩnＧaＮ,ＩnＧaＡl
Ｎ,ＡlＧaＮ,ＩnＧaＮＡs,ＩnＧaＮＰ等を用いることが
できる。更には導電性基板としてＳiのみならず、Ｓi
Ｃ,ＧaＡs,ＧaＰＧaＮ等の導電性基板を用いることも可
能である。その他、本発明はその要旨を逸脱しない範囲
で種々変形して実施することができる。
【００３０】
【発明の効果】以上説明したように本発明によれば、Ｇ
aＮ系の化合物半導体を用いて短チャネル型の絶縁ゲー
ト構造を有する半導体装置を実現し、更にその半導体素
子構造中にソース・ゲート間に並列に作用するｐｎ接合
ダイオードを備えたものとなっている。こり故、ＧaＮ
系の半導体が有する高耐圧でオン抵抗が小さいと言う利
点を活かしながら、耐雑音性に優れた素子構造の大電力
用半導体装置を構築することができ、インバータ回路を
構成するに好適である等の効果を奏する。
aＮ系の化合物半導体を用いて短チャネル型の絶縁ゲー
ト構造を有する半導体装置を実現し、更にその半導体素
子構造中にソース・ゲート間に並列に作用するｐｎ接合
ダイオードを備えたものとなっている。こり故、ＧaＮ
系の半導体が有する高耐圧でオン抵抗が小さいと言う利
点を活かしながら、耐雑音性に優れた素子構造の大電力
用半導体装置を構築することができ、インバータ回路を
構成するに好適である等の効果を奏する。
【図１】本発明の一実施形態に係るＧaＮ系の絶縁ゲー
ト型半導体装置の概略的な素子構造を示す図。
ト型半導体装置の概略的な素子構造を示す図。
【図２】図１に示す絶縁ゲート型半導体装置の概略的な
製造手順を分解して示す図。
製造手順を分解して示す図。
【図３】本発明の別の実施形態に係る縦型構造の絶縁ゲ
ート型半導体装置の概略的な素子構造を示す図。
ート型半導体装置の概略的な素子構造を示す図。
【図４】この発明に係る絶縁ゲート型半導体装置を用い
て構成される蛍光灯駆動用のインバータ回路の例を示す
図。
て構成される蛍光灯駆動用のインバータ回路の例を示す
図。
１ ｐ型導電性Ｓi基板 ２ ＧaＮバッファ層 ３ ｎ--ＧaＮ層（第１の半導体層） ４ ｐ-ＧaＮ層（第２の半導体層） ５ ｎ+-ＧaＮ層（第３の半導体層；ソース領域） ６ ｎ+-ＧaＮ層（第４の半導体層；ドレイン領域） ８ 絶縁ゲート膜 １０ ｐｎ接合ダイオード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５２ Ｈ０１Ｌ 29/78 ３０１Ｓ ３０１Ｂ ６５７ ３０１Ｖ ３０１Ｗ ３０１Ｋ Ｆターム(参考） 5F038 AV04 AV06 BH01 BH15 BH19 EZ02 EZ20 5F040 DA00 DA23 DB01 DB06 DC00 DC01 DC02 DC03 DC04 EB01 EB13 EE02 EE04 EF18 FC14 5F048 AA05 AA07 AB10 AC06 AC10 BA03 BA15 BB20 BC03 BC05 BC07 BD06
Claims (3)
- 【請求項１】 低不純物濃度のＧaＮ系半導体からなる
第１の半導体層と、 この第１の半導体層とは逆導電性の高不純物濃度のＧa
Ｎ系半導体からなり、上記第１の半導体層に埋め込み形
成された第２の半導体層と、 前記第１の半導体層と同導電性の高不純物濃度のＧaＮ
系半導体からなり、前記第２の半導体層に埋め込み形成
されてソース領域をなすと共に、前記第２の半導体に形
成されるチャネル領域の長さを規定する第３の半導体層
と、 前記第１の半導体層と同導電性の高不純物濃度のＧaＮ
系半導体からなり、前記第２の半導体層から離反して第
１の半導体層に埋め込み形成されて、若しくは前記第１
の半導体層の裏面に設けられて前記ドレイン領域を形成
してなる第４の半導体層とを備えてＧaＮ系の絶縁ゲー
ト構造を形成した半導体装置であって、 前記ＧaＮ系の絶縁ゲート構造をなす半導体層に、ゲー
ト電極とソース電極との間に並列接続されるｐｎ接合ダ
イオードを形成してなることを特徴とする絶縁ゲート型
半導体装置。 - 【請求項２】 前記ｐｎ接合ダイオードは、前記ソース
領域を形成する第１の半導体層と前記第２の半導体層と
の間に形成されるものである請求項１に記載の絶縁ゲー
ト型半導体装置。 - 【請求項３】 前記ｐｎ接合ダイオードは、前記第２の
半導体層に形成されるチャネル領域の側部に埋め込み形
成される該第２の半導体層とは逆導電性の第５の半導体
層と、この第５の半導体層に埋め込み形成されて前記ゲ
ート電極に接続される前記第２の半導体層と同導電性の
第６の半導体層との間に形成されるものである請求項１
に記載の絶縁ゲート型半導体装置。
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