JP2007115990A - Ｉｉｉ族窒化物半導体素子の製造方法 - Google Patents

Abstract

【課題】埋め込まれる半導体領域の厚さを均一にできるIII族窒化物半導体素子の製造方法を提供する。
【解決手段】この製造方法は、半導体層４５を半導体ウェハ４１上に形成する工程と、半導体層４５及びウェル領域５１とは異なる組成のIII族窒化物半導体から成る半導体マスク層４７を半導体層４５上に形成する工程と、半導体マスク層４７及び半導体層４５をエッチングして凹部４５ｂ，４５ｃを形成する工程と、ウェル領域５１を構成するためのIII族窒化物半導体４９を凹部４５ｂ，４５ｃ内及び半導体マスク層４７上に成長させた後に半導体マスク層４７をエッチング除去する工程とを備える。そして、半導体マスク層４７を除去する際に、半導体マスク層４７に対するエッチング速度が半導体層４５及びウェル領域５１に対するエッチング速度よりも速いエッチャントを用いて半導体マスク層４７をエッチングする。
【選択図】図２

Description

本発明は、III族窒化物半導体素子の製造方法に関するものである。

非特許文献１には、ヘテロ接合界面を有する高移動度電界効果トランジスタ（ＨＦＥＴ）が記載されている。非特許文献１では、このＨＦＥＴにおけるオーミック接合用の半導体層（ＡｌＧａＮ，ＧａＮ）の再成長用マスク材料として、ＳｉＯ_２が用いられている。そして、オーミック接合用のＡｌＧａＮ半導体層を１０［ｎｍ］、ＧａＮ半導体層を１５［ｎｍ］の厚さにそれぞれ成長させている。

また、非特許文献２には、ＨＥＭＴにおけるオーミック接合用の半導体層の再成長に関する技術が記載されている。非特許文献２では、オーミック接合用の半導体層（ＧａＮ）の再成長用マスク材料として、非特許文献１と同じくＳｉＯ_２が用いられている。
N. Maeda, et al., "AlGaN/GaN Heterostructure Field-Effect Transistors with High AlCompositions Fabricated with Selective-Area Regrowth", physica status solidi (a) 188, No.1, p.223-226 (2001) Sten Heikman, et al., "Mass transport regrowth of GaN for ohmic contacts to AlGaN/GaN", Applied Physics Letters, Volume 78, Number 19, p.2876-2878 (2001)

トランジスタなどの半導体素子には、或る半導体層内に埋め込まれた（再成長された）別の半導体領域を有するものがある。例えば、図９（ａ）に示す縦型トランジスタ１００は、ｎ^＋導電型の半導体基板１０１と、半導体基板１０１上に形成されたｎ^＋導電型のバッファ層１０３と、バッファ層１０３上に形成されたｎ⁻導電型のドリフト領域１０５と、ドリフト領域１０５の凹部に埋め込まれたｐ導電型のウェル領域１０７と、ウェル領域１０７上に形成されたｎ導電型のソース領域１０９とを備える。また、縦型トランジスタ１００は、ソース領域１０９上に設けられたソース電極１１３と、ウェル領域１０７上及びドリフト領域１０５上に絶縁膜１１１を介して設けられたゲート電極１１５と、半導体基板１０１の裏面上に設けられたドレイン電極１１７とを備える。

図９（ａ）に示す縦型トランジスタ１００では、ｎ⁻導電型のドリフト領域１０５を含む半導体層内にｐ導電型のウェル領域１０７が埋め込まれている。このような縦型トランジスタ１００を製造する際には、例えば以下のような製造方法を採用できる。すなわち、バッファ層１０３上にドリフト領域１０５となる半導体層を形成したのち、図９（ｂ）に示すようにその半導体層上にＳｉＯ_２から成るマスクＭを設け、マスクＭを介して半導体層をエッチングすることにより凹部１０５ａを形成する。そして、マスクＭを利用してウェル領域１０７を凹部１０５ａ内に埋め込む（再成長させる）。

しかしながら、ウェル領域１０７がIII族窒化物半導体からなる場合、III族窒化物半導体はＳｉＯ_２上にはエピタキシャル成長できないので、ウェル領域１０７を成長させる際にマスクＭ上に到達したIII族窒化物半導体（余剰原料）は凹部１０５ａへ移動する。この余剰原料は、凹部１０５ａのうちマスクＭに近い領域（側面付近）に集まる傾向がある。従って、凹部１０５ａの側面付近においてIII族窒化物半導体の成長速度が増加し、図９（ｃ）に示すようにウェル領域１０７の厚さが均一ではなくなってしまう。

本発明は、上記の問題点を鑑みてなされたものであり、埋め込まれる半導体領域の厚さを均一にできるIII族窒化物半導体素子の製造方法を提供することを目的とする。

上記した課題を解決するために、本発明によるIII族窒化物半導体素子の製造方法は、III族窒化物半導体から成る半導体層内にIII族窒化物半導体から成る半導体領域が埋め込まれた構造を有するIII族窒化物系半導体素子の製造方法であって、半導体層を基板上に形成する半導体層形成工程と、半導体層及び半導体領域とは異なる組成のIII族窒化物半導体から成る半導体マスク層を半導体層上に形成する半導体マスク層形成工程と、半導体マスク層及び半導体層をエッチングすることにより、半導体層に凹部を形成するエッチング工程と、半導体領域を構成するためのIII族窒化物半導体を凹部内及び半導体マスク層上に成長させた後に半導体マスク層を基板上からエッチング除去することにより半導体領域を凹部内に埋め込む埋込工程とを備え、埋込工程の際に、半導体マスク層に対するエッチング速度が半導体層及び半導体領域に対するエッチング速度よりも速いエッチャントを用いて半導体マスク層をエッチングすることを特徴とする。

上記したIII族窒化物半導体素子の製造方法においては、半導体層内に埋め込まれる半導体領域を形成する際のマスクとして、III族窒化物半導体から成る半導体マスク層を用いている。これにより、半導体領域の材料であるIII族窒化物半導体が凹部内だけでなく半導体マスク層上にも成長可能となり、半導体層の凹部へ移動する余剰原料の発生を抑えることができる。そして、埋込工程の際に半導体マスク層をエッチング除去するためのエッチャントとして、半導体マスク層に対するエッチング速度が半導体層及び半導体領域に対するエッチング速度よりも速いエッチャントを用いている。このように、半導体マスク層を選択的に除去することにより、半導体領域形成時に半導体マスク層上に成長したIII族窒化物半導体を好適に除去できる。このIII族窒化物半導体素子の製造方法によれば、埋め込まれる半導体領域の厚さを均一にできる。

また、III族窒化物半導体素子の製造方法は、半導体層及び半導体領域がＩｎ_Ｘ１Ｇａ_１−Ｘ１Ｎ（０≦Ｘ１≦１）から成り、半導体マスク層がＩｎ_Ｘ２Ａｌ_ＹＧａ_{１−Ｘ２−Ｙ}Ｎ（０≦Ｘ２＜１、０＜Ｙ≦１）から成ることを特徴としてもよい。Ａｌ原子を含むIII族窒化物半導体は、例えばエッチャントとして水酸化カリウム水溶液等を用いることにより、Ａｌ原子を含まないIII族窒化物半導体と比較してエッチング速度が早くなる。従って、この製造方法によれば、埋込工程の際に、半導体マスク層を基板上から選択的にエッチング除去できる。この場合、半導体マスク層はＡｌＮから成ることがより好ましい。また、半導体マスク層をエッチングするためのエッチャントとして水酸化カリウム水溶液を用いることが好ましい。

また、III族窒化物半導体素子の製造方法は、半導体マスク層形成工程において形成される半導体マスク層が、互いに組成比の異なる第１の層及び該第１の層上の第２の層を含み、エッチング工程の際に、第１の層に対するエッチング速度が第２の層に対するエッチング速度よりも速いエッチャントを用いて半導体マスク層をエッチングすることを特徴としてもよい。これにより、半導体層の凹部に対する第２の層の開口幅を第１の層の開口幅よりも狭くできるので、凹部の側面付近におけるIII族窒化物半導体の成長速度を更に抑制できる。従って、半導体領域の厚さを更に均一にできる。また、この場合、第１の層がＩｎ_Ｘ３Ａｌ_Ｙ１Ｇａ_{１−Ｘ３−Ｙ１}Ｎ（０≦Ｘ３＜１、０＜Ｙ１≦１）から成り、第２の層がＩｎ_Ｘ４Ａｌ_Ｙ２Ｇａ_{１−Ｘ４−Ｙ２}Ｎ（０≦Ｘ４＜１、０＜Ｙ２＜１）から成り、第１の層のＡｌ組成比Ｙ１が第２の層のＡｌ組成比Ｙ２よりも大きいことが好ましい。これにより、例えばエッチャントとして水酸化カリウム水溶液等を用いれば、第１の層に対するエッチング速度を第２の層に対するエッチング速度よりも早くできる。

また、III族窒化物半導体素子の製造方法は、半導体マスク層形成工程の際に、半導体マスク層の組成比が積層方向に連続して変化するように半導体マスク層を形成し、エッチング工程の際に、半導体マスク層における半導体層側の部分のエッチング速度が半導体層とは反対側の部分のエッチング速度よりも速いエッチャントを用いて半導体マスク層をエッチングすることを特徴としてもよい。これにより、半導体層の凹部に対する半導体マスク層の開口幅を、半導体層側からその反対側へ向けて次第に狭くできるので、凹部の側面付近におけるIII族窒化物半導体の成長速度を更に抑制できる。従って、半導体領域の厚さを更に均一にできる。また、この場合、半導体マスク層がＩｎ_Ｘ５Ａｌ_Ｙ３Ｇａ_{１−Ｘ５−Ｙ３}Ｎ（０≦Ｘ５＜１、０＜Ｙ３≦１）から成り、半導体マスク層のうち半導体層に近い部分ほどＡｌ組成比Ｙ３の値が大きいことが好ましい。これにより、例えばエッチャントとして水酸化カリウム水溶液等を用いれば、半導体マスク層の開口幅が半導体層側からその反対側へ向けて次第に狭くなる構成を容易に実現できる。

本発明によるIII族窒化物半導体素子の製造方法によれば、埋め込まれる半導体領域の厚さを均一にできる。

以下、添付図面を参照しながら本発明によるIII族窒化物半導体素子の製造方法の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本発明に係る製造方法によって製造されるIII族窒化物半導体素子の一実施形態として、縦型トランジスタ１１を示す斜視図である。縦型トランジスタ１１は、支持基体１３と、支持基体１３の主面１３ａ上に設けられたバッファ層１５と、バッファ層１５上に設けられた半導体層１７とを備える。支持基体１３は、ｎ^＋導電型の半導体基板から成り、ドレイン領域として機能する。なお、支持基体１３は、該支持基体１３上にIII族窒化物半導体を結晶性良く成長させ得る材料、例えばＧａＮ等のIII族窒化物半導体やＳｉＣ等といった材料から成ることが好ましい。バッファ層１５は、ｎ^＋導電型のIII族窒化物半導体（例えばＧａＮ）から成る。

半導体層１７は、例えばＧａＮといったIII族窒化物半導体から成り、ドリフト領域１９と、ウェル領域２１ａ及び２１ｂと、ソース領域２３ａ及び２３ｂとを含む。ウェル領域２１ａ及び２１ｂは、半導体層１７に形成され互いに平行に延びる凹部１７ａ及び１７ｂに埋め込まれて形成されている。ウェル領域２１ａ及び２１ｂは、III族窒化物半導体から成り、ｐ導電型にドープされている。ソース領域２３ａ及び２３ｂは、ウェル領域２１ａ及び２１ｂのそれぞれに形成され互いに平行に延びる凹部２１ｃ及び２１ｄに埋め込まれて形成されている。ソース領域２３ａ及び２３ｂは、III族窒化物半導体から成り、ｎ導電型にドープされている。ドリフト領域１９は、半導体層１７のうちウェル領域２１ａ及び２１ｂ並びにソース領域２３ａ及び２３ｂ以外の領域を占めている。ドリフト領域１９は、III族窒化物半導体から成り、ｎ⁻導電型にドープされている。

縦型トランジスタ１１は、ゲート電極２７と、絶縁膜２５と、ソース電極２９ａ及び２９ｂと、ドレイン電極３１とを更に備える。ゲート電極２７は、ウェル領域２１ａの表面上からウェル領域２１ｂの表面上にわたって設けられており、またドリフト領域１９とソース領域２３ａ及び２３ｂとの間の伝導を制御するように設けられている。絶縁膜２５は、ウェル領域２１ａ、２１ｂ、及びドリフト領域１９と、ゲート電極２７との間に設けられている。絶縁膜２５の材料としては、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、アルミナ、窒化アルミニウム、ＡｌＧａＮ等を用いることができる。ソース電極２９ａ及び２９ｂは、半導体層１７のソース領域２３ａ及び２３ｂ上にそれぞれ設けられている。ドレイン電極３１は、支持基体１３の裏面１３ｂ上に設けられている。

次に、本実施形態に係るIII族窒化物半導体素子の製造方法について説明する。図２〜図４は、本実施形態の製造方法を順に示す図である。なお、図２〜図４は、それぞれ図１に示したＩ−Ｉ線に沿った側面断面に対応している。

図２（ａ）に示すように、まず、半導体基板となる半導体ウェハ４１を用意する。半導体ウェハ４１は、III族窒化物半導体を結晶性良く成長させ得る材料、例えばＧａＮ等のIII族窒化物半導体やＳｉＣ等といった材料から成るｎ導電型の半導体ウェハである。次に、半導体ウェハ４１上に、例えばＳｉドープＧａＮ等のｎ導電型III族窒化物半導体からなるバッファ層４３を成長させる。そして、バッファ層４３上に、ＳｉドープＩｎ_Ｘ１Ｇａ_１−Ｘ１Ｎ（０≦Ｘ１≦１）といったｎ導電型のIII族窒化物半導体から成る半導体層４５を成長させる（半導体層形成工程）。続いて、半導体層４５上に、半導体層４５とは異なる組成のIII族窒化物半導体から成る半導体マスク層４７を成長させる（半導体マスク層形成工程）。半導体層４５がＡｌを含まないＩｎ_Ｘ１Ｇａ_１−Ｘ１Ｎ（０≦Ｘ１≦１）から成る場合には、半導体マスク層４７を、Ａｌを含むＩｎ_Ｘ２Ａｌ_ＹＧａ_{１−Ｘ２−Ｙ}Ｎ（０≦Ｘ２＜１、０＜Ｙ≦１）によって形成することが好ましい。また、半導体マスク層４７の好適な厚さは１０［ｎｍ］以上１０００［ｎｍ］以下である。

続いて、図２（ｂ）に示すように、半導体層４５に形成されるウェル領域の平面形状に応じた形状の開口を有するレジストマスクＭ１を半導体マスク層４７上に形成する。そして、例えば反応性イオンエッチング（ＲＩＥ）といったドライエッチング法を用い、レジストマスクＭ１を介して半導体マスク層４７及び半導体層４５をエッチングする（エッチング工程）。このとき、半導体層４５の途中までエッチングを行い、半導体層４５に凹部４５ｂ及び４５ｃを形成する。これにより、ウェル領域の平面形状に応じた形状の開口４７ａが半導体マスク層４７に形成されるとともに、半導体層４５内にドリフト領域４５ａが形成される。この後、レジストマスクＭ１を除去する。なお、半導体マスク層４７をエッチングする際には、ドライエッチングに代えてウェットエッチングを行っても良い。半導体マスク層４７がＩｎ_Ｘ２Ａｌ_ＹＧａ_{１−Ｘ２−Ｙ}Ｎから成る場合、ウェットエッチングのエッチャントとして例えば水酸化カリウム（ＫＯＨ）水溶液を用いるとよい。

続いて、ウェル領域といった半導体領域を凹部４５ｂ及び４５ｃ内に埋め込む（埋込工程）。まず、図２（ｃ）に示すように、半導体領域（ウェル領域５１）を構成するためのIII族窒化物半導体４９を、凹部４５ｂ及び４５ｃ内及び半導体マスク層４７上に成長させる。このとき、III族窒化物半導体４９の構成材料は、半導体マスク層４７と異なる（例えばＡｌを含まないＩｎ_Ｘ１Ｇａ_１−Ｘ１Ｎ（０≦Ｘ１≦１））。また、III族窒化物半導体４９は、例えばマグネシウム（Ｍｇ）といったｐ型ドーパントを含む。III族窒化物半導体４９は、凹部４５ｂ及び４５ｃの表面だけでなく半導体マスク層４７に対してもほぼ格子整合する（格子定数が近い）ので、凹部４５ｂ及び４５ｃ内だけでなく半導体マスク層４７上にも好適にエピタキシャル成長できる。また、このとき、凹部４５ｂ及び４５ｃ内のIII族窒化物半導体４９の厚さを、凹部４５ｂ及び４５ｃの深さに等しいか、或いは半導体マスク層４７に達し且つ半導体マスク層４７を超えない程度に成長させることが好ましい。

続いて、図３（ａ）に示すように、半導体マスク層４７を半導体ウェハ４１上から除去する。このとき、半導体マスク層４７に対するエッチング速度が半導体層４５（ドリフト領域４５ａ）及びウェル領域５１に対するエッチング速度よりも速いエッチャントを用いて半導体マスク層４７をエッチングする。例えば、半導体マスク層４７がＩｎ_Ｘ２Ａｌ_ＹＧａ_{１−Ｘ２−Ｙ}Ｎから成り、ドリフト領域４５ａ及びウェル領域５１がＩｎ_Ｘ１Ｇａ_１−Ｘ１Ｎから成る場合には、エッチャントとしてＫＯＨ水溶液やＫＯＨを含む現像液（ＡＺ４００Ｋなど）を用いるとよい。Ａｌを含まないIII族窒化物半導体はＫＯＨ水溶液では殆どエッチングされないが、Ａｌを含むIII族窒化物半導体はＫＯＨ水溶液によって容易にエッチングされる。しかも、Ａｌの組成比Ｙが大きいほどエッチング速度が速い。従って、半導体マスク層４７はＡｌＮから成るとより好ましい。このようにして半導体マスク層４７をエッチング除去することにより、半導体マスク層４７上に成長していたIII族窒化物半導体４９も同時に除去されることとなる。その結果、III族窒化物半導体４９から成るウェル領域５１が凹部４５ｂ及び４５ｃに埋め込まれる。

続いて、前述と同様の方法によって、図３（ｂ）に示すように、ソース領域５７をウェル領域５１内に埋め込む。すなわち、ウェル領域に凹部を形成したのち、ＳｉドープＩｎ_Ｘ１Ｇａ_１−Ｘ１Ｎといったｎ導電型III族窒化物半導体をウェル領域５１の凹部内に選択的に成長させることにより、ソース領域５７を形成する。こうして、ドリフト領域４５ａ、ウェル領域５１、及びソース領域５７を含む半導体層５９が完成する。

続いて、図４（ａ）に示すように、半導体層５９の表面上に絶縁膜６１を形成する。この際、半導体層５９の表面に現れたドリフト領域４５ａ及びウェル領域５１を覆うように、絶縁膜６１を形成するとよい。絶縁膜６１は、ソース領域５７上に位置する開口６１ａを有する。

続いて、図４（ｂ）に示すように、ソース領域５７に接触するソース電極６３を形成する。ソース電極６３の材料として、例えばＴｉ／Ａｌを用いることができる。その後、図４（ｃ）に示すように、ゲート電極６５およびドレイン電極６７を形成する。ゲート電極６５は、ウェル領域５１の表層の導電率を変調するように、絶縁膜６１およびウェル領域５１上に形成される。ゲート電極６５の材料としては、例えばＮｉ／Ａｕを用いることができる。ドレイン電極６７は、半導体ウェハ４１の裏面４１ａに形成される。ドレイン電極６７の材料として、例えばＴｉ／Ａｌを用いることができる。これらの工程の後に、半導体ウェハ４１をチップ状に切断することにより、III族窒化物半導体素子としての縦型トランジスタ構造が完成する。

上記実施形態に係るIII族窒化物半導体素子の製造方法による効果について説明する。上記製造方法においては、図２に示した半導体層４５内に埋め込まれるウェル領域５１を形成する際のマスクとして、Ｉｎ_Ｘ２Ａｌ_ＹＧａ_{１−Ｘ２−Ｙ}ＮといったIII族窒化物半導体から成る半導体マスク層４７を用いている。これにより、ウェル領域５１の材料であるIII族窒化物半導体（Ｉｎ_Ｘ１Ｇａ_１−Ｘ１Ｎ）が凹部４５ｂ，４５ｃ内だけでなく半導体マスク層４７上にも成長可能となり、凹部４５ｂ，４５ｃへ移動する余剰原料の発生を抑えることができる。

そして、埋込工程の際に半導体マスク層４７をエッチング除去するためのエッチャントとして、半導体マスク層４７に対するエッチング速度がドリフト領域４５ａ及びウェル領域５１に対するエッチング速度よりも速いエッチャントを用いている。このように、半導体マスク層４７を選択的に除去することにより、ウェル領域５１の形成時に半導体マスク層４７上に成長したIII族窒化物半導体４９を好適に除去できる。従って、本実施形態の製造方法によれば、埋め込まれるウェル領域５１の厚さを均一にできる。

また、本実施形態のように、半導体層４５（ドリフト領域４５ａ）及びウェル領域５１がＩｎ_Ｘ１Ｇａ_１−Ｘ１Ｎ（０≦Ｘ１≦１）から成り、半導体マスク層４７がＩｎ_Ｘ２Ａｌ_ＹＧａ_{１−Ｘ２−Ｙ}Ｎ（０≦Ｘ２＜１、０＜Ｙ≦１）から成ることが好ましい。上述したように、Ａｌ原子を含むIII族窒化物半導体は、例えばエッチャントとして水酸化カリウム（ＫＯＨ）水溶液等を用いることにより、Ａｌ原子を含まないIII族窒化物半導体と比較してエッチング速度が早くなる。従って、この製造方法によれば、埋込工程の際に、半導体マスク層４７を半導体ウェハ４１上から選択的にエッチング除去することが容易にできる。

なお、本実施形態では、ソース領域５７を形成する際にウェル領域５１と同様に半導体マスク層を用いて埋め込み成長させているが、ソース領域の厚さが小さい場合は、埋め込まれたウェル領域の表面にイオンを注入することによりソース領域を形成してもよい。

（第１の変形例）
図５は、上記実施形態の第１の変形例を示す図である。本変形例においては、半導体マスク層形成工程において形成される半導体マスク層の構造が上記実施形態とは異なる。すなわち、図５（ａ）に示すように、本変形例における半導体マスク層７５は、半導体層４５上に形成された第１の層７１と、第１の層７１上の形成された第２の層７３とを含んでいる。第１の層７１と第２の層７３とは、互いに組成比が異なる。例えば、第１の層７１はＩｎ_Ｘ３Ａｌ_Ｙ１Ｇａ_{１−Ｘ３−Ｙ１}Ｎ（０≦Ｘ３＜１、０＜Ｙ１≦１）から成り、第２の層７３はＩｎ_Ｘ４Ａｌ_Ｙ２Ｇａ_{１−Ｘ４−Ｙ２}Ｎ（０≦Ｘ４＜１、０＜Ｙ２＜１）から成り、第１の層７１のＡｌ組成比Ｙ１が第２の層７３のＡｌ組成比Ｙ２よりも大きい。

そして、エッチング工程（図２（ｂ）参照）の際に、レジストマスクＭ１を介して、まず半導体マスク層７５をエッチングする。このとき、第１の層７１に対するエッチング速度が第２の層７３に対するエッチング速度よりも速いエッチャントを用いて半導体マスク層７５に対しウェットエッチングを行う。第１の層７１がＩｎ_Ｘ３Ａｌ_Ｙ１Ｇａ_{１−Ｘ３−Ｙ１}Ｎから成り、第２の層７３がＩｎ_Ｘ４Ａｌ_Ｙ２Ｇａ_{１−Ｘ４−Ｙ２}Ｎ（Ｙ２＜Ｙ１）から成る場合、このようなエッチャントとしてはＫＯＨ水溶液が好適である。これにより、第１の層７１は第２の層７３よりも速くエッチングされるので、図５（ｂ）に示すように、第１の層７１の開口７１ａは、第２の層７３の開口７３ａよりも広く形成されることとなる。

その後、図５（ｃ）に示すように、半導体層４５をＲＩＥ等のドライエッチングによりエッチングし、ウェル領域５１を埋め込むための凹部４５ｂ（４５ｃ）を形成する。そして、レジストマスクＭ１を除去し、凹部４５ｂ（４５ｃ）内及び半導体マスク層７５上にIII族窒化物半導体４９を成長させた後、半導体マスク層７５及びその上に成長したIII族窒化物半導体４９をエッチングにより除去する。こうして、凹部４５ｂ（４５ｃ）内にIII族窒化物半導体４９から成るウェル領域５１を埋め込むことができる。

本変形例によれば、半導体層４５の凹部４５ｂ（４５ｃ）に対する第２の層７３の開口７３ａの幅を、第１の層７１の開口７１ａの幅よりも狭くできる。従って、凹部４５ｂ（４５ｃ）の側面付近におけるIII族窒化物半導体４９の成長速度を好適に抑制できるので、ウェル領域５１の厚さを更に均一にできる。

（第２の変形例）
図６は、上記実施形態の第２の変形例を示す図である。本変形例においては、半導体マスク層形成工程において形成される半導体マスク層の構造が上記実施形態とは異なる。すなわち、図６（ａ）に示すように、本変形例における半導体マスク層７７は、その組成比が積層方向に連続して変化している。例えば、半導体マスク層７７はＩｎ_Ｘ５Ａｌ_Ｙ３Ｇａ_{１−Ｘ５−Ｙ３}Ｎ（０≦Ｘ５＜１、０＜Ｙ３≦１）から成り、半導体マスク層７７のうち半導体層４５に近い領域ほどＡｌ組成比Ｙ３の値が大きい。図６（ａ）の例では、Ａｌ組成比Ｙ３の値は、半導体マスク層７７の表面における値Ｙ_Ａから半導体層４５との界面における値Ｙ_Ｂ（Ｙ_Ｂ＞Ｙ_Ａ）まで変化している。

そして、エッチング工程（図２（ｂ）参照）の際に、レジストマスクＭ１を介して、まず半導体マスク層７７をエッチングする。このとき、半導体マスク層７７における半導体層４５側のエッチング速度が半導体層４５とは反対側（すなわち表面側）のエッチング速度よりも速いエッチャントを用いて、半導体マスク層７７に対しウェットエッチングを行う。半導体マスク層７７がＩｎ_Ｘ５Ａｌ_Ｙ３Ｇａ_{１−Ｘ５−Ｙ３}Ｎから成り、半導体層４５に近い領域ほどＡｌ組成比Ｙ３の値が大きい場合、このようなエッチャントとしてはＫＯＨ水溶液が好適である。これにより、半導体マスク層７７において半導体層４５に近い部分ほど速くエッチングされるので、図６（ｂ）に示すように、半導体マスク層７７の開口７７ａの幅は、半導体層４５側の部分からその反対側の部分へ向けて次第に狭くなるような逆テーパ状となる。

その後、図６（ｃ）に示すように、半導体層４５をＲＩＥ等のドライエッチングによりエッチングし、ウェル領域５１を埋め込むための凹部４５ｂ（４５ｃ）を形成する。そして、レジストマスクＭ１を除去し、凹部４５ｂ（４５ｃ）内及び半導体マスク層７７上にIII族窒化物半導体４９を成長させた後、半導体マスク層７７及びその上に成長したIII族窒化物半導体４９をエッチングにより除去する。こうして、凹部４５ｂ（４５ｃ）内にIII族窒化物半導体４９から成るウェル領域５１を埋め込むことができる。

本変形例によれば、半導体層４５の凹部４５ｂ（４５ｃ）に対する半導体マスク層７７の開口７７ａの幅を、半導体層４５側からその反対側へ向けて次第に狭くできる。従って、凹部４５ｂ（４５ｃ）の側面付近におけるIII族窒化物半導体４９の成長速度を好適に抑制できるので、ウェル領域５１の厚さを更に均一にできる。

（第１の実施例）
次に、上記実施形態に係るIII族窒化物半導体素子の製造方法の第１実施例について説明する。シリコン（Ｓｉ）を濃度２×１０^１８［ｃｍ^−３］でドープした厚み０．１［μｍ］のｎ^＋型ＧａＮバッファ層を、ＭＯＣＶＤ法を用いてＧａＮ基板上に成長させる。そのｎ^＋型ＧａＮバッファ層の上に、シリコン（Ｓｉ）を濃度３×１０^１６［ｃｍ^−３］でドープした厚み７［μｍ］のｎ⁻型ＧａＮ半導体層（ドリフト領域）を、ＭＯＣＶＤ法を用いて成長させる。更に、そのｎ⁻型ＧａＮ半導体層上に、半導体マスク層となるアンドープＡｌ_０．５Ｇａ_０．５Ｎ膜を厚み８０［ｎｍ］まで成長させる。

次に、ウェル領域の平面形状に応じたレジストマスクを一般的なフォトリソグラフィー技術を適用して半導体マスク層上に形成した後、ｎ⁻型ＧａＮ半導体層内にウェル領域を埋め込むための凹部を、例えばＲＩＥによって形成する。その際、半導体マスク層（Ａｌ_０．５Ｇａ_０．５Ｎ）の除去を、ＫＯＨ水溶液もしくはＫＯＨ水溶液を含んだＡＺ４００Ｋ現像液をエッチャントとするウェットエッチングにより行っても良い。本実施例の場合、凹部の平面形状は一辺１０［μｍ］の正方形であり、凹部の深さは１［μｍ］である。また、このような凹部を１０［μｍ］間隔で形成する。

続いて、ｎ⁻型ＧａＮ半導体層（ドリフト領域）の凹部に対し、マグネシウム（Ｍｇ）を濃度１×１０^１７［ｃｍ^−３］〜１×１０^１８［ｃｍ^−３］でドープしたｐ型ＧａＮ領域（ウェル領域）を、ＭＯＣＶＤ法を用いて埋め込み成長させる。その際、ｐ型ＧａＮ領域の厚さは、凹部の深さ（本実施例では１［μｍ］）と等しいか、或いは半導体マスク層の表面を超えない範囲で若干厚いことが好ましい。そして、半導体マスク層を、ＫＯＨ水溶液またはＡＺ４００Ｋ現像液を用いたウェットエッチングによって選択的に除去することにより、ｎ⁻型ＧａＮ半導体層内に埋め込まれたｐ型ＧａＮ領域（ウェル領域）を好適に形成できる。

図７は、本実施例によって得られるウェル領域８７の断面を模式的に示す図である。図７に示すように、本実施例によって、凹部８１ａの中央付近から側面付近にわたってほぼ均一な厚さのウェル領域８７が得られた。すなわち、ウェル領域８７を構成するｐ型ＧａＮ８５は、凹部８１ａの内部だけでなく半導体マスク層８３（Ａｌ_０．５Ｇａ_０．５Ｎ）上にも成長する。従って、従来より用いられてきたＳｉＯ_２マスクとは異なり、凹部８１ａの側面付近へのｐ型ＧａＮ余剰原料の拡散が低減されるので、ウェル領域８７の厚さがほぼ均一となり、ウェル領域８７の平坦性は良好であった。本実施例の場合、ウェル領域８７の最も厚い部分の表面とｎ⁻型ＧａＮ半導体層８１（ドリフト領域）の表面との差Ａ（すなわちウェル領域８７の平坦性）は５０［ｎｍ］以下となり、その後の工程には全く障害とはならず、ソース領域、ゲート電極、ソース電極、及びドレイン電極をそれぞれ形成することにより、図１に示したような縦型トランジスタ構造を好適に形成できた。

（第２の実施例）
第２実施例として、第１実施例と同様の製造方法を適用してウェル領域を埋め込み成長させた。ただし、本実施例では半導体マスク層としてアンドープＡｌＮ膜（厚さ８０［ｎｍ］）を用いた。その結果、図７に示した差Ａ（すなわちウェル領域の平坦性）は３０［ｎｍ］となり、第１実施例よりも更に平坦性良くウェル領域を埋め込むことができた。

（第３の実施例）
第３実施例として、第１実施例と同様の製造方法を適用してウェル領域を埋め込み成長させた。ただし、本実施例では半導体マスク層として第１の層（ＡｌＮ、厚さ４０［ｎｍ］）及び該第１の層上の第２の層（Ａｌ_０．５Ｇａ_０．５Ｎ、厚さ４０［ｎｍ］）をｎ⁻型ＧａＮ半導体層（ドリフト領域）上に形成した。そして、ｎ⁻型ＧａＮ半導体層内にウェル領域を埋め込むための凹部を形成する際、半導体マスク層（第１及び第２の層）のエッチングを、ＫＯＨ水溶液をエッチャントとするウェットエッチングにより行った。Ａｌ組成比が高い第２の層（ＡｌＮ）のほうが第１の層（Ａｌ_０．５Ｇａ_０．５Ｎ）よりも速くエッチングされるので、図５（ｂ）に示したように上側の第２の層の開口を狭く、下側の第１の層の開口を広く形成できた。従って、凹部の側面付近へのｐ型ＧａＮ余剰原料の拡散が更に低減され、ウェル領域の平坦性が更に良好となった。本実施例においては、図７に示した差Ａ（すなわちウェル領域の平坦性）は２０［ｎｍ］であった。

（第４の実施例）
第４実施例として、第１実施例と同様の製造方法を適用してウェル領域を埋め込み成長させた。ただし、本実施例では半導体マスク層としてアンドープＡｌ_ＸＧａ_１−ＸＮ膜（０．５≦Ｘ≦１）をｎ⁻型ＧａＮ半導体層（ドリフト領域）上に成長させた。その際、Ａｌ組成比Ｘが厚み方向に１（ｎ⁻型ＧａＮ半導体層側）から０．５（表面側）まで連続して（傾斜状に）変化する構造とした。そして、ｎ⁻型ＧａＮ半導体層内にウェル領域を埋め込むための凹部を形成する際、半導体マスク層のエッチングを、ＫＯＨ水溶液をエッチャントとするウェットエッチングにより行った。半導体マスク層において、Ａｌ組成比が高いｎ⁻型ＧａＮ半導体層側の部分は、Ａｌ組成比が低い表面側の部分よりも速くエッチングされる。従って、図６（ｂ）に示したように、半導体マスク層の開口幅は、ｎ⁻型ＧａＮ半導体層側から表面側へ向けて次第に狭くなる逆テーパ状となった。これにより、凹部の側面付近へのｐ型ＧａＮ余剰原料の拡散が更に低減され、ウェル領域の平坦性が更に良好となった。本実施例においては、図７に示した差Ａ（すなわちウェル領域の平坦性）は１５［ｎｍ］であった。

（比較例）
比較例として、半導体マスク層の代わりにＳｉＯ_２から成るマスク（厚さ８０［ｎｍ］）を用いてウェル領域を埋め込み成長させた。その結果、ＳｉＯ_２マスク上にはＧａＮがエピタキシャル成長しないことから、図９（ｃ）に示したように凹部の側面付近において成長速度の増大が見られた。本比較例では、ウェル領域１０７の最も厚い部分の表面とドリフト領域１０５の表面との差Ｂが６００［ｎｍ］となり、また、ウェル領域１０７の最も厚い部分の表面と最も薄い部分の表面との差Ｃ（すなわちウェル領域１０７そのものの平坦性）が４００［ｎｍ］となった。この平坦性の低さがその後のプロセスに大きな障害となり、完成した縦型トランジスタも動作しなかった。

本発明によるIII族窒化物半導体素子の製造方法は、上記した実施形態に限られるものではなく、他にも様々な変形が可能である。例えば、上記実施形態及び変形例においては本発明による製造方法を用いて縦型トランジスタのウェル領域を埋め込んでいるが、本発明による製造方法は、埋め込み構造を有する様々なIII族窒化物半導体素子に適用できる。このような半導体素子としては、例えば電界効果型トランジスタ（ＦＥＴ）等の各種トランジスタ、整流用ｐｎダイオードなどの電子デバイス、レーザーダイオード、発光ダイオード、フォトダイオードなどの光デバイスなどが挙げられる。

また、上述した実施形態による製造方法の変形例として、以下の製造方法がある。図８（ａ）〜（ｄ）は、上記実施形態とは異なり縦型トランジスタのドリフト領域を埋め込む方法について示している。この製造方法においては、図８（ａ）に示すように、半導体ウェハ４１、たとえばこの図の場合にはＧａＮ基板上に、例えばＳｉドープＧａＮ等のバッファ層４３を成長させる。そして、バッファ層４３上にｎ導電型のIII族窒化物半導体（たとえばＳｉドープＧａＮ）から成るドリフト層４５ａ、ウェル領域を形成するためのp導電型のIII族窒化物半導体層５２（たとえばＭｇドープＧａＮ）、さらに半導体マスク層４７を成長させる。各層の材質、キャリア濃度等は前述の実施例と同じでよい。続いて、図８（ｂ）に示すようにウェル領域の平面形状に応じた形状を覆うレジストマスクＭ２を半導体マスク４７上に形成し、たとえば反応性イオンエッチング（ＲＩＥ）を用いて、レジストマスクＭ２を介して半導体マスク層４７及びp導電型のIII族窒化物半導体層５２をエッチングする。このとき、p導電型のIII族窒化物半導体層５２の下部までエッチングを行い、ウェル領域形状に応じた部分のみがドリフト層４５ａ上に残るようにする。その後レジストマスクＭ２を除去し、続いて先に成長したドリフト層４５ａと同じ条件で、エッチング領域を埋め込むようにドリフト層４５ｂを形成する（図８（ｃ））。続いて半導体マスク層４７を上記実施形態と同様に選択的にエッチング除去することにより、良好な埋め込み形状を実現することができる（図８（ｄ））。その後の工程は、上記実施形態と同様であるため省略する。

また、上記実施形態及び変形例においては、半導体マスク層をエッチングするエッチャントとしてＫＯＨ水溶液やＡＺ４００Ｋ現像液を挙げているが、半導体マスク層を選択的にエッチング可能なエッチャントであればよく、これらに限られるものではない。

図１は、本発明に係る製造方法によって製造されるIII族窒化物半導体素子の一実施形態として、縦型トランジスタを示す斜視図である。 図２（ａ）〜（ｃ）は、本実施形態の製造方法を順に示す図である。 図３（ａ）〜（ｃ）は、本実施形態の製造方法を順に示す図である。 図４（ａ）〜（ｃ）は、本実施形態の製造方法を順に示す図である。 図５（ａ）〜（ｃ）は、上記実施形態の第１の変形例を示す図である。 図６（ａ）〜（ｃ）は、上記実施形態の第２の変形例を示す図である。 図７は、第１実施例によって得られるウェル領域の断面を模式的に示す図である。 図８（ａ）〜（ｄ）は、本発明に係る製造方法の別の実施形態を順に示す図である。 図９（ａ）及び（ｂ）は、埋め込み構造を有する縦型トランジスタを示す図である。図９（ｃ）は、縦型トランジスタが有する従来のウェル領域の模式図である。

符号の説明

１１…縦型トランジスタ、１３…支持基体、１５，４３…バッファ層、１７，４５，５９…半導体層、１７ａ，２１ｃ，４５ｂ，４５ｃ…凹部、１９，４５ａ…ドリフト領域、２１ａ，２１ｂ，５１…ウェル領域、２３ａ，２３ｂ，５７…ソース領域、２５，６１…絶縁膜、２７，６５…ゲート電極、２９ａ，２９ｂ，６３…ソース電極、３１，６７…ドレイン電極、４１…半導体ウェハ、４７…半導体マスク層、４９…III族窒化物半導体、Ｍ１，Ｍ２…レジストマスク。

Claims (8)

1. III族窒化物半導体から成る半導体層内にIII族窒化物半導体から成る半導体領域が埋め込まれた構造を有するIII族窒化物系半導体素子の製造方法であって、
   前記半導体層を基板上に形成する半導体層形成工程と、
   前記半導体層及び前記半導体領域とは異なる組成のIII族窒化物半導体から成る半導体マスク層を前記半導体層上に形成する半導体マスク層形成工程と、
   前記半導体マスク層及び前記半導体層をエッチングすることにより、前記半導体層に凹部を形成するエッチング工程と、
   前記半導体領域を構成するためのIII族窒化物半導体を前記凹部内及び前記半導体マスク層上に成長させた後に前記半導体マスク層を前記基板上からエッチング除去することにより前記半導体領域を前記凹部内に埋め込む埋込工程と
   を備え、
   前記埋込工程の際に、前記半導体マスク層に対するエッチング速度が前記半導体層及び前記半導体領域に対するエッチング速度よりも速いエッチャントを用いて前記半導体マスク層をエッチングすることを特徴とする、III族窒化物半導体素子の製造方法。
2. 前記半導体層及び前記半導体領域がＩｎ_Ｘ１Ｇａ_１−Ｘ１Ｎ（０≦Ｘ１≦１）から成り、前記半導体マスク層がＩｎ_Ｘ２Ａｌ_ＹＧａ_{１−Ｘ２−Ｙ}Ｎ（０≦Ｘ２＜１、０＜Ｙ≦１）から成ることを特徴とする、請求項１に記載のIII族窒化物半導体素子の製造方法。
3. 前記半導体マスク層がＡｌＮから成ることを特徴とする、請求項２に記載のIII族窒化物半導体素子の製造方法。
4. 前記埋込工程の際に、前記半導体マスク層をエッチングするための前記エッチャントとして水酸化カリウム水溶液を用いることを特徴とする、請求項２または３に記載のIII属窒化物半導体素子の製造方法。
5. 前記半導体マスク層形成工程において形成される前記半導体マスク層が、互いに組成比の異なる第１の層及び該第１の層上の第２の層を含み、
   前記エッチング工程の際に、前記第１の層に対するエッチング速度が前記第２の層に対するエッチング速度よりも速いエッチャントを用いて前記半導体マスク層をエッチングすることを特徴とする、請求項１〜４のいずれか一項に記載のIII族窒化物半導体素子の製造方法。
6. 前記第１の層がＩｎ_Ｘ３Ａｌ_Ｙ１Ｇａ_{１−Ｘ３−Ｙ１}Ｎ（０≦Ｘ３＜１、０＜Ｙ１≦１）から成り、前記第２の層がＩｎ_Ｘ４Ａｌ_Ｙ２Ｇａ_{１−Ｘ４−Ｙ２}Ｎ（０≦Ｘ４＜１、０＜Ｙ２＜１）から成り、前記第１の層のＡｌ組成比Ｙ１が前記第２の層のＡｌ組成比Ｙ２よりも大きいことを特徴とする、請求項５に記載のIII族窒化物半導体素子の製造方法。
7. 前記半導体マスク層形成工程の際に、前記半導体マスク層の組成比が積層方向に連続して変化するように前記半導体マスク層を形成し、
   前記エッチング工程の際に、前記半導体マスク層における前記半導体層側の部分のエッチング速度が前記半導体層とは反対側の部分のエッチング速度よりも速いエッチャントを用いて前記半導体マスク層をエッチングすることを特徴とする、請求項１〜４のいずれか一項に記載のIII族窒化物半導体素子の製造方法。
8. 前記半導体マスク層がＩｎ_Ｘ５Ａｌ_Ｙ３Ｇａ_{１−Ｘ５−Ｙ３}Ｎ（０≦Ｘ５＜１、０＜Ｙ３≦１）から成り、前記半導体マスク層のうち前記半導体層に近い部分ほどＡｌ組成比Ｙ３の値が大きいことを特徴とする、請求項７に記載のIII族窒化物半導体素子の製造方法。

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