JP2004031896A - ＧａＮ系半導体装置およびＩＩＩ−Ｖ族窒化物半導体装置 - Google Patents

Abstract

【課題】耐圧が高く且つオン電圧の低いＧａＮ系半導体装置を提供する。
【解決手段】ＧａＮ系ショットキーダイオード（１０）のサファイア基板（１２）上にはＧａＮバッファ層（１４）とｎ^＋型ＧａＮ層（１６）と表面の一部が凸部形状をなすｎ型ＧａＮ層（１８）とが形成されている。凸部（１８ｂ）の上面にＴｉ電極（２６）がショットキー接合し、凸部側面にＡｌ_０．２Ｇａ_０．８Ｎ層（２２）を介してＰｔ電極（２８）がショットキー接合し、ｎ^＋型ＧａＮ層上にＴａＳｉ層からなるカソード電極（３４）がオーミック接合している。Ｔｉ電極とＰｔ電極は複合アノード電極（３０）を構成し、ショットキーダイオードの耐圧向上とオン電圧低減に寄与する。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、耐圧が高くオン抵抗が低いＧａＮ系半導体装置およびＩＩＩ−Ｖ族窒化物半導体装置に関する。
【０００２】
【関連する背景技術】
半導体装置からなる電子デバイスは公知であり、例えば、高耐圧のバイポーラトランジスタによって構成された電力変換装置用スイッチング素子が知られている。この様な大電力用スイッチング素子には耐圧が高いことに加えてオン抵抗が低いことが求められる。このため、近年、バイポーラトランジスタに代えて、オン抵抗の低いパワーＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＦＥＴ）や、バイポーラトランジスタとＭＯＳＦＥＴとを複合したＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ；絶縁ゲート型のバイポーラトランジスタ）がスイッチング素子として使用されている（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開平１０−２４２１６５号公報
【０００４】
【発明が解決しようとする課題】
耐圧が高く且つオン抵抗が低い半導体装置としてＧａＮ系半導体装置などのＩＩＩ−Ｖ族窒化物半導体装置が知られており、ＩＩＩ−Ｖ族窒化物半導体装置の利点の更なる向上やその利点を活かした電子デバイスへの具体的な応用が望まれている。
【０００５】
本発明の目的は、耐圧が高く且つオン電圧の低いＧａＮ系半導体装置およびＩＩＩ−Ｖ族窒化物半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１に記載の発明は、所定の幅を有するＩＩＩ−Ｖ族窒化物半導体層と、ＩＩＩ−Ｖ族窒化物半導体層上に所定の幅よりも狭い幅でショットキー接合する第１アノード電極と、第１アノード電極に接触する部分以外のＩＩＩ−Ｖ族窒化物半導体層上にショットキー接合すると共に第１アノード電極に電気的に接続する第２アノード電極とを備え、第１アノード電極とＩＩＩ−Ｖ族窒化物半導体層との間で形成されるショットキーバリアの高さが第２アノード電極とＩＩＩ−Ｖ族窒化物半導体層との間で形成されるショットキーバリアの高さよりも低いことを特徴とし、これにより、オン電圧が低く且つ耐圧の高いＧａＮ系半導体装置たとえば半導体ショットキーダイオードを実現する。
【０００７】
請求項２に記載のように、第１アノード電極の幅が０．３〜２ミクロンであることが好ましく、また、請求項３に記載のようにＩＩＩ−Ｖ族窒化物半導体層の所定の幅が６ミクロン以下であることが好ましい。
請求項４に記載の発明は、表面の一部が凸部形状をなすＩＩＩ−Ｖ族窒化物半導体層と、ＩＩＩ−Ｖ族窒化物半導体層の凸部の上面にショットキー接合する第１アノード電極と、ＩＩＩ−Ｖ族窒化物半導体層の凸部の側面にショットキー接合する共に第１アノード電極に電気的に接続する第２アノード電極とを備え、第１アノード電極とＩＩＩ−Ｖ族窒化物半導体層との間で形成されるショットキーバリアの高さが第２アノード電極とＩＩＩ−Ｖ族窒化物半導体層との間で形成されるショットキーバリアの高さよりも低いことを特徴とし、これにより、オン電圧が低く且つ耐圧が高いＧａＮ系半導体装置たとえば半導体ショットキーダイオードを実現する。
【０００８】
好ましくは、請求項５に記載のように第１アノード電極の材料はＴｉ、ＷまたはＡｇのいずれかからなり、また、請求項６に記載のように、第２アノード電極の材料はＰｔ、Ｎｉ、ＰｄまたはＡｕのいずれかからなる。また、請求項７に記載のように、ＩＩＩ−Ｖ族窒化物半導体層のキャリア濃度が２×１０^１７ｃｍ^−３以下であることが好ましい。
【０００９】
好ましくは、ＧａＮ系半導体装置は、請求項８に記載のように、ＩＩＩ−Ｖ族窒化物半導体層の凸部の上面と第１アノード電極との間に挿入され且つＩＩＩ−Ｖ族窒化物半導体層のキャリア濃度よりも高いキャリア濃度を有する半導体層を更に備える。
請求項９に記載のように、第１アノード電極とＩＩＩ−Ｖ族窒化物半導体層との間で形成されるショットキーバリアの高さが０．８ｅＶより低く、第２アノード電極と半導体層との間で形成されるショットキーバリアの高さが０．８ｅＶより高いことが好ましい。
【００１０】
ＧａＮ系半導体装置は、請求項１０に記載のように、ＩＩＩ−Ｖ族窒化物半導体層の凸部の側面と第２アノード電極との間に形成され且つＩＩＩ−Ｖ族窒化物半導体層のバンドギャップエネルギよりも大きいバンドギャップエネルギーを有するＩＩＩ−Ｖ族窒化物半導体層を更に備えることが好ましく、或いは、請求項１１に記載のように、ＩＩＩ−Ｖ族窒化物半導体層の凸部の側面と第２アノード電極との間に形成されたアンドープのＩＩＩ−Ｖ族窒化物半導体層を更に備えることが好ましい。
【００１１】
好ましくは、ＧａＮ系半導体装置は、請求項１２に記載のように、絶縁性又は半絶縁性の基板を更に備え、ＩＩＩ−Ｖ族窒化物半導体層にオーミック接合してカソード電極が形成され、或いは、請求項１３に記載のように、ＩＩＩ−Ｖ族窒化物半導体層とカソード電極との間に形成され且つＩＩＩ−Ｖ族窒化物半導体層よりも導電性の高いＩＩＩ−Ｖ族窒化物半導体層を更に備える。
【００１２】
好ましくは、ＧａＮ系半導体装置は、請求項１４に記載のように、導電性の基板を更に備え、導電性基板の裏面にオーミック接合してカソード電極が形成される。請求項１５に記載のように、カソード電極をＴａＳｉから構成することが好ましい。
好ましくは、請求項１６に記載のように、ＩＩＩ−Ｖ族窒化物半導体層はその表面の複数箇所が凸部形状をなし、第１アノード電極が複数個の凸部のそれぞれの上面にショットキー接合して形成され、第２アノード電極が前記複数個の凸部のそれぞれの側面にショットキー接合して形成される。請求項１７に記載のように、ＩＩＩ−Ｖ族窒化物半導体層の凸部の幅が５ｎｍ以上で１０μｍ以下であることが好ましい。
【００１３】
請求項１８に記載の発明は、導電性の基板と、基板上に形成され、表面の一部が凸部形状をなすＩＩＩ−Ｖ族窒化物半導体層と、ＩＩＩ−Ｖ族窒化物半導体層の凸部の上面にオーミック接合して形成されるソース電極と、凸部の側面にショットキー接合して形成されるゲート電極と、基板の裏面にオーミック接合して形成されるドレイン電極とを備えることを特徴とし、ＩＩＩ−Ｖ族窒化物半導体からなる縦型の半導体ショットキーゲート電界効果トランジスタを実現する。
【００１４】
【発明の実施の形態】
以下、本発明の第１実施形態によるＩＩＩ−Ｖ族窒化物半導体装置を説明する。
図１に示すように、第１実施形態の半導体装置は、横型のＧａＮ系ショットキーダイオード１０として構成されている。このショットキーダイオード１０は、例えば絶縁性又は半絶縁性のサファイア基板１２と、基板１２上に形成された厚さ５０ｎｍのＧａＮバッファ層１４と、バッファ層１４上に形成された２０００ｎｍ厚のｎ^＋型ＧａＮ層１６とを備えている。そして、ＧａＮ層１６上にはｎ型ＧａＮ層１８が形成されている。このＧａＮ層１８は、厚さ５００ｎｍの平坦部１８ａとこの平坦部１８ａの表面中央部に設けられた凸部１８ｂとを有し、凸部１８ｂは２０００ｎｍ幅で高さが２０００ｎｍである。ＧａＮバッファ層１４の不純物濃度が約５×１０^１９ｃｍ^−３と高い一方、ｎ型ＧａＮ層１８の不純物濃度は好ましくは２×１０^１７ｃｍ^−３以下たとえば約２×１０^１７ｃｍ^−３と低いものになっている。これは、以降説明するように、このＧａＮ系ショットキーダイオードに逆バイアスを加えるとｎ型ＧａＮ層１８内に空乏層が広がるが、不純物濃度が高すぎると、空乏層が広がらず、ピンチオフ状態を実現できないためである。
【００１５】
更に、ショットキーダイオード１０は、ｎ型ＧａＮ層１８の平坦部１８ａの表面及び凸部１８ｂの側面を被覆し且つｎ型ＧａＮ層１８よりもバンドギャップエネルギーの大きい厚さ３０ｎｍのアンドープのＡｌ_０．２Ｇａ_０．８Ｎ層２２と、ｎ型ＧａＮ層１８の凸部１８ｂの上面にショットキー接合して凸部上面に形成され且つ第１アノード電極として機能するＴｉ（チタン）電極２６と、Ｔｉ電極２６上及びＡｌ_０．２Ｇａ_０．８Ｎ層２２上に形成され且つ第２アノード電極として機能するＰｔ（白金）電極２８とを備えている。Ｐｔ電極２８は、Ｔｉ電極２６に電気的に接続されると共にｎ型ＧａＮ層１８の凸部側面にＡｌ_０．２Ｇａ_０．８Ｎ層２２を介してショットキー接合し、また、Ｔｉ電極２６と共同して複合アノード電極３０を構成している。
【００１６】
そして、Ｐｔ電極２８、Ａｌ_０．２Ｇａ_０．８Ｎ層２２およびｎ型ＧａＮ層１８の平坦部１８ａの各側面とｎ^＋型ＧａＮ層１６の表面の内方部分は、ＳｉＯ_２膜３２によって被覆されている。また、ｎ^＋型ＧａＮ層１６の表面の外方部分（ＳｉＯ_２膜３２に形成された開口部内）には、ＴａＳｉ層からなり且つｎ^＋型ＧａＮ層１６にオーミック接合するカソード電極３４が設けられている。
【００１７】
上記構成のショットキーダイオード１０において、ｎ型ＧａＮ層１８とＡｌ_０．２Ｇａ_０．８Ｎ層２２はヘテロ接合され、そのヘテロ接合面近傍には図１中に破線で模式的に示すように２次元電子ガスが発生する。また、Ｔｉ電極２６とＧａＮ層１８との接触面には高さ０．３ｅＶのショットキーバリアが形成される。本実施形態のＰｔ電極２８はｎ型ＧａＮ層１８に直接にはショットキー接合していないが、Ｐｔ電極２８をＧａＮ層１８に直接にショットキー接合させた構成では両者の接触面に１．０ｅＶのショットキーバリアが形成されることになる。
【００１８】
なお、第１アノード電極をなす材質はＴｉに限定されず、例えばＷ（タングステン）やＡｇ（銀）等の、ｎ型ＧａＮ層１８に対して０．８ｅＶより低いショットキーバリアを形成する金属であればよい。また、第２アノード電極をなす材質はＰｔに限定されず、例えばＮｉ（ニッケル）やＰｄ（パラジウム）やＡｕ（金）等の、ｎ型ＧａＮ層１８に対して０．８ｅＶより高いショットキーバリアを形成する金属であればよい。
【００１９】
次に、図１のＧａＮ系ショットキーダイオード１０の電流−電圧特性を説明する。
複合アノード電極３０とカソード電極３４との間に順方向バイアスを印加したところ、０．１〜０．３Ｖのオン電圧で順方向電流が急激に増大する良好な立ち上りが観測された。この様な良好な順方向電流立ち上り特性が得られた理由は次のように考えられる。
【００２０】
互いにショットキー接合したＴｉ電極とｎ型ＧａＮ層との間に順方向バイアスを印加した場合、順方向電流の立ち上りに必要なオン電圧は一般には０．３〜０．５Ｖ程度である。一方、Ｐｔ電極とｎ型ＧａＮ層とをショットキー接合させた場合のオン電圧は一般に１．０〜１．５Ｖ程度である。
本実施形態に係るＧａＮ系ショットキーダイオード１０において、順方向電流の立ち上りの最初の段階では、複合アノード電極３０のうち、ｎ型ＧａＮ層１８とショットキー接合するＴｉ電極２６がアノード電極として主に機能する。このため、ショットキーダイオード１０のオン電圧は、ｎ型ＧａＮ層とショットキー接合するＰｔ電極に対応する約１．０〜１．５Ｖよりもｎ型ＧａＮ層とショットキー接合するＴｉ電極に対応する約０．３〜０．５Ｖに近い値となる。更に、ｎ型ＧａＮ層１８とＡｌ_０．２Ｇａ_０．８Ｎ層２２とのヘテロ接合面近傍に発生する２次元電子ガスがキャリアとなって順方向電流の増大に寄与するので、オン電圧は、Ａｌ_０．２Ｇａ_０．８Ｎ層２２を設けない場合の約０．３〜０．５Ｖよりも低い０．１〜０．３Ｖになり、これにより良好な順方向電流立ち上がり特性が奏されるのである。そして、順方向バイアスが１．０〜１．５Ｖ程度になった段階で、Ｔｉ電極２６及びＰｔ電極２８の双方がアノード電極として機能するようになる。
【００２１】
また、複合アノード電極３０とカソード電極３４間に逆方向バイアスを印加したところ、約５００Ｖという大きな耐圧が観測された。この様な高耐圧が得られた理由は、次のように考えられる。
互いにショットキー接合したＴｉ電極とｎ型ＧａＮ層との間に−１０Ｖの逆方向バイアスを印加した場合、一般に１０^−６〜１０^−５Ａ程度の逆方向リーク電流が発生する。一方、Ｐｔ電極とｎ型ＧａＮ層とをショットキー接合させた場合の逆方向リーク電流はそれよりも遙に小さく、約５００Ｖの耐圧が得られる。
【００２２】
本実施形態に係るＧａＮ系ショットキーダイオード１０に逆方向バイアスを印加すると、Ｔｉ電極２６にショットキー接合しているｎ型ＧａＮ層１８の凸部１８ｂの上面付近に第１空乏層が広がり、また、Ａｌ_０．２Ｇａ_０．８Ｎ層２２を介してＰｔ電極２８にショットキー接合している凸部１８ｂの側面付近には第２空乏層が広がる。
【００２３】
逆方向バイアス電圧が−１０Ｖより小さい段階では、凸部１８ｂの側面に形成される第２空乏層を通り抜ける逆方向リーク電流は殆どないが、凸部１８ｂの上面に形成される第１空乏層を通り抜ける逆方向リーク電流は逆方向バイアスの増大につれて徐々に増大する。そして、凸部上面とＴｉ電極２６とのショットキー接合による第１空乏層の広がりの程度よりも、凸部側面とＰｔ電極２８とのショットキー接合による第２空乏層の広がりの程度の方が大きくなる。そして、Ｐｔ電極２８と凸部１８ｂの側面間にはｎ型ＧａＮ層１８よりもバンドギャップエネルギーが大きなＡｌ_０．２Ｇａ_０．８Ｎ層２２が介在しているため、第２空乏層の広がりは更に大きくなる。その結果、逆方向バイアス電圧が約−１０Ｖまで増大すると、凸部１８ｂの両側面から広がる第２空乏層が互いに接触してピンチオフ状態となる。このため、ｎ型ＧａＮ層１８の凸部１８ｂの上面近傍の第１空乏層を通り抜ける逆方向リーク電流は阻止される。そして、これ以上に逆方向バイアスが増大すると、複合アノード電極３０のうちのＰｔ電極２８のみがアノード電極として機能し、従って、５００Ｖ程度という良好な耐圧特性が得られる。
【００２４】
以下、図２（ａ）〜図２（ｅ）及び図３（ａ）〜図３（ｃ）を参照して、図１のショットキーダイオード１０の製造方法の一例を説明する。
先ず、絶縁性又は半絶縁性のサファイア基板１２上に、超真空成長装置を用いた例えばガスソースＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ；分子線エピタキシャル成長）法により、例えば成長温度６４０℃において一連の結晶成長を行う。
【００２５】
即ち、原料ガスとして分圧６．６５×１０^−５ＰａのＧａ（ガリウム）とラジカル化した分圧４．０×１０^−４ＰａのＮ（窒素）を用い、ＧａＮバッファ層１４を厚さ５０ｎｍに成長させる。連続して、例えば分圧１．３３×１０^−４ＰａのＧａと分圧６．６５×１０^−４ＰａのＮＨ_３（アンモニア）と分圧１．３３×１０^−６ＰａのドーパントとしてのＳｉ（シリコン）を用いて、５×１０^１９ｃｍ^−３程度の高不純物濃度のｎ^＋型ＧａＮ層１６を厚さ２０００ｎｍに成長させる。更に連続して、例えば分圧１．３３×１０^−４ＰａのＧａと分圧６×１０^−４ＰａのＮＨ_３と分圧２×１０^−７ＰａのドーパントとしてのＳｉを用いて、２×１０^１７ｃｍ^−３程度の低不純物濃度のｎ型ＧａＮ層１８を厚さ２５００ｎｍに成長させる。こうして、サファイア基板１２上に、ＧａＮバッファ層１４、ｎ^＋型ＧａＮ層１６およびｎ型ＧａＮ層１８が順に積層された第１中間体を形成する（図２（ａ）参照）。
【００２６】
次いで、第１中間体を超真空成長装置から一旦取り出した後、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　；化学的気相成長）法により、ｎ型ＧａＮ層１８上にＳｉＯ_２膜を形成する。なお、ＳｉＯ_２膜の代わりに例えばＳｉＮ_Ｘ膜やＡｌＮ膜を形成してもよい。続いて、例えばＢＨＦを用いたウエットエッチング法又はＣＦ_４を用いたドライエッチング法によりＳｉＯ_２膜をパターニングして、例えば２μｍ幅のＳｉＯ_２パターン２０を形成する（図２（ｂ）参照）。
【００２７】
次いで、例えばメタン系ガスを用いたＥＣＲ（Ｅｌｅｃｔｒｏｎ　Ｃｙｃｌｏｔｒｏｎ　Ｒｅｓｏｎａｎｃｅ；電子サイクロトロン共鳴）プラズマエッチング法又はＲＩＢＥ（Ｒｅａｃｔｉｖｅ　ＩｏｎＢｅａｍ　Ｅｔｃｈｉｎｇ；反応性イオンビームエッチング）法により、ＳｉＯ_２パターン２０をマスクとしてｎ型ＧａＮ層１８を選択的に除去し、ｎ型ＧａＮ層１８の平坦部（図１に符号１８ａで示す）の表面中央部に高さ２０００ｎｍの凸部（図１に符号１８ｂで示す）を形成する。こうして、平坦部と凸部とを有したＧａＮ層１８を備えた第２中間体を形成する（図２（ｃ）参照）。
【００２８】
次いで、第２中間体を再び超真空成長装置内に装填する。そして、ＳｉＯ_２パターン２０をマスクとし、例えば分圧６．６５×１０^−５ＰａのＧａと分圧２．６６×１０^−５ＰａのＡｌと分圧６．６５×１０^−４ＰａのＮＨ_３を原料ガスとして、厚さ３０ｎｍのアンドープのＡｌ_０．２Ｇａ_０．８Ｎ層２２をｎ型ＧａＮ層１８上に選択成長させる。こうして、ｎ型ＧａＮ層１８の平坦部の表面及び凸部の側面がＡｌ_０．２Ｇａ_０．８Ｎ層２２によって被覆された第３中間体を形成する（図２（ｄ）参照）。
【００２９】
次いで、第３中間体を超真空成長装置から取り出した後、ＳｉＯ_２パターン２０を除去する。続いて、第３中間体の全面にＳｉＯ_２膜（図示せず）を形成した後、フォトリソグラフィ技術とエッチング技術を用いてパターニングして、ｎ型ＧａＮ層１８の凸部の上面及びＡｌ_０．２Ｇａ_０．８Ｎ層２２の表面の内方部分を被覆するＳｉＯ_２パターン２４を形成する（図２（ｅ）参照）。
【００３０】
次いで、例えばメタン系ガスを用いたＥＣＲプラズマエッチング法又はＲＩＢＥ法により、ＳｉＯ_２パターン２４をマスクとして、Ａｌ_０．２Ｇａ_０．８Ｎ層２２及びｎ型ＧａＮ層１８を選択的に除去し、ｎ^＋型ＧａＮ層１６の表面の外方部分を露出させる（図３（ａ）参照）。
次いで、ＳｉＯ_２パターン２４を除去する。続いて、リフトオフ法により、ｎ型ＧａＮ層１８の凸部上面にショットキー接合するＴｉ電極２６を形成する。具体的には、ｎ型ＧａＮ層１８の凸部上面ならびにＡｌ_０．２Ｇａ_０．８Ｎ層２２及びｎ^＋型ＧａＮ層１６の各表面を全面的に被覆するレジスト膜（図示せず）を塗布した後、フォトリソグラフィ技術を用いて、ｎ型ＧａＮ層１８の凸部上面が露出する開口部をレジスト膜に形成するパターニングを行う。続いて、蒸着法により、Ｔｉ膜をレジスト膜上及び開口部内に堆積させる。その後、レジスト膜上のＴｉ膜をレジスト膜と共に除去する。こうして、ｎ型ＧａＮ層１８の凸部の上面上にＴｉ膜を残存させ、Ｔｉ電極２６を形成する（図３（ｂ）参照）。
【００３１】
次いで、図３（ｂ）に示す工程段階と同様に、リフトオフ法により、Ｔｉ電極２６上及びＡｌ_０．２Ｇａ_０．８Ｎ層２２上にＰｔ層を選択的に形成する。こうして、Ｔｉ電極２６に電気的に接続すると共にｎ型ＧａＮ層１８の凸部側面にＡｌ_０．２Ｇａ_０．８Ｎ層２２を介してショットキー接合するＰｔ電極２８を形成し、Ｔｉ電極２６とＰｔ電極２８とから複合アノード電極３０を構成する（図３（ｃ）参照）。
【００３２】
次いで、Ｐｔ電極２８、Ａｌ_０．２Ｇａ_０．８Ｎ層２２、ｎ型ＧａＮ層１８およびｎ^＋型ＧａＮ層１６の表面や側面を被覆するＳｉＯ_２膜３２（図１）を形成する。その後、フォトリソグラフィ技術とエッチング技術を用いてＳｉＯ_２膜３２を選択的に除去し、Ｐｔ電極２８の表面を露出させると共にｎ^＋型ＧａＮ層１６の表面の外方部分を露出させる。続いて、リフトオフ法により、ｎ^＋型ＧａＮ層１６の露出部分の上にＴａＳｉ層を形成する。こうして、ｎ^＋型ＧａＮ層１６上にオーミック接合し且つＴａＳｉ層からなるカソード電極３４を形成する。以上のような一連の工程を経て、図１に示すショットキーダイオード１０を作製する。
【００３３】
次に、図１のショットキーダイオード１０の製造方法の他の例を説明する。
先ず、図２（ａ）に示す工程と略同様にして、サファイア基板１２上にＧａＮバッファ層１４及びｎ^＋型ＧａＮ層１６を順に積層した後、ｎ^＋型ＧａＮ層１６上に、図２（ａ）のｎ型ＧａＮ層１８と同じ成膜条件でｎ型ＧａＮ層１８ａ（図４（ａ））を厚さ５００ｎｍに積層する。
【００３４】
次いで、例えばプラズマＣＶＤ法により、ｎ型ＧａＮ層１８ａ上にＳｉＯ_２膜３６を形成する。なお、このＳｉＯ_２膜３６の代わりに、ＳｉＮ_Ｘ膜やＡｌＮ膜を形成してもよい。続いて、例えばＢＨＦを用いたウエットエッチング法又はＣＦ_４を用いたドライエッチング法によりＳｉＯ_２膜３６を選択的にエッチングして、幅２μｍの開口部を形成する（図４（ａ）参照）。
【００３５】
次いで、ＳｉＯ_２膜３６をマスクとして、開口部内のｎ型ＧａＮ層１８ａ上に、ｎ型ＧａＮ層１８ａと同じ成膜条件で、厚さ２０００ｎｍのｎ型ＧａＮ層１８ｂを成長させる。ｎ型ＧａＮ層１８ａ、１８ｂは、表面中央部に高さ２０００ｎｍの凸部を有したｎ型ＧａＮ層１８を構成する（図４（ｂ）参照）。
次いで、図２（ｄ）、図２（ｅ）及び図３（ａ）〜図（ｃ）に示す諸工程と同様の諸工程を経て、図１に示すショットキーダイオード１０を作製する。
【００３６】
ショットキーダイオード１０は、ｎ型ＧａＮ層１８の凸部上面にショットキー接合するＴｉ電極２６と凸部側面にショットキー接合するＰｔ電極２８との組み合わせからなる複合アノード電極３０を有して、低いオン電圧と高い耐圧とを同時に達成するものになっている。
更に、ｎ型ＧａＮ層１８の凸部の側面とＰｔ電極２８との間にバンドギャップエネルギーの大きなアンドープのＡｌ_０．２Ｇａ_０．８Ｎ層２２が設けられているため、ｎ型ＧａＮ層１８とＡｌ_０．２Ｇａ_０．８Ｎ層２２とのヘテロ接合面近傍に２次元電子ガスを発生させて順方向電流を増大させ順方向電流の良好な立ち上り特性を更に向上させることができ、また、ｎ型ＧａＮ層１８の凸部側面とＰｔ電極２８とのショットキー接合により空乏層を広げて良好な耐圧特性を更に向上させることができる。
【００３７】
なお、ｎ型ＧａＮ層１８の凸部１８ｂの幅は第１実施形態では２０００ｎｍの値になっているが、ショットキーダイオード１０に要求される特性によって変化するものである。即ち、凸部１８ｂの幅は、順方向電流を増大させるためには広い方が好ましい一方、凸部１８ｂの両側面から広がる空乏層同士が接触するピンチオフ状態を達成して凸部１８ｂの上面の空乏層を通り抜ける逆方向リーク電流を阻止するに必要な逆方向バイアスを可能な限り小さくするためには狭い方が好ましい。従って、実際には、トレードオフの関係になる２つの特性（順方向電流特性および逆方向リーク電流特性）に対する要求を勘案して、ｎ型ＧａＮ層１８の凸部の幅が決定される。以上のことは、後述の実施形態や変形例においても同様である。
【００３８】
上記第１実施形態のショットキーダイオード１０は種々に変形可能である。
例えば、ショットキーダイオード１０におけるＡｌ_０．２Ｇａ_０．８Ｎ層２２の代わりに厚さ５０ｎｍのアンドープのＧａＮ層を設け、このＧａＮ層をｎ型ＧａＮ層１８の凸部側面とＰｔ電極２８との間に介在させても良い。この第１変形例に係るショットキーダイオードは、第１実施形態のものと略同様に製造可能であるので、その製造方法の説明を省略する。後述の変形例についても同様である。
【００３９】
第１変形例に係るショットキーダイオードでは、複合アノード電極３０とカソード電極３４との間に逆方向バイアスを印加する際に、ｎ型ＧａＮ層１８の凸部の側面に形成される空乏層の広がり方がアンドープＧａＮ層の存在によってより大きくなる。このため、第１実施形態の場合と同様に低いオン電圧と高い耐圧とが同時に達成されることはもとより、アンドープＧａＮ層とＰｔ電極２８とのショットキー接合により空乏層の広がり方が更に大きくなり、良好な耐圧特性を更に向上させることができる。
【００４０】
図５は、第１実施形態の第２変形例に係るＧａＮ系ショットキーダイオード１０Ａを示す。このショットキーダイオード１０Ａは、第１実施形態のショットキーダイオード１０（図１）に比べてＡｌ_０．２Ｇａ_０．８Ｎ層２２を除去した点が異なり、Ｐｔ電極２８はｎ型ＧａＮ層１８の凸部側面に直接にショットキー接合している。ショットキーダイオード１０ＡはＡｌ_０．２Ｇａ_０．８Ｎ層２２が不要な分だけ構造が簡易であり、その製造プロセスを簡略化することができる。
【００４１】
図６は、第１実施形態の第３変形例に係るショットキーダイオード１０Ｂを示す。このショットキーダイオード１０Ｂは、ショットキーダイオード１０（図１）に比べてｎ型ＧａＮ層１８の表面に凸部を２個形成した点が主に異なる。そして、Ａｌ_０．２Ｇａ_０．８Ｎ層２２はｎ型ＧａＮ層１８の平坦部の表面及び２つの凸部の側面に形成され、また、２つのＴｉ電極２６が２つの凸部の上面にそれぞれ形成され、Ｐｔ電極２８は２つのＴｉ電極２６及びＡｌ_０．２Ｇａ_０．８Ｎ層２２上に形成されている。
【００４２】
ショットキーダイオード１０Ｂは、ショットキーダイオード１０に比べて、電流経路となる凸部の数が１個から２個に増加しているため、複合アノード電極３０とカソード電極３４との間に順方向バイアスを印加した際の順方向電流が更に増大するという効果を奏する。
なお、ショットキーダイオード１０Ｂによれば、凸部の幅をショットキーダイオード１０のものよりも狭くして、より小さな逆方向バイアスで凸部上面に沿って形成される空乏層を通り抜ける逆方向リーク電流を阻止し、耐圧特性を向上することができる。即ち、凸部の数を増加させると共に凸部の幅を狭くすることにより、上述のようにトレードオフの関係になる順方向電流特性および逆方向リーク電流特性を同時に満たすことが可能になる。ｎ型ＧａＮ層１８の凸部の数は、２つに限定されず、３つ以上であってもよい。以上のことは、後述の実施形態や変形例においても同様である。
【００４３】
次に、第１実施形態の第４変形例に係るショットキーダイオードでは、第３変形例のショットキーダイオード１０Ｂ（図６）におけるＡｌ_０．２Ｇａ_０．８Ｎ層２２の代わりに第１変形例で述べたアンドープＧａＮ層が設けられる。この様に、第４変形例に係るショットキーダイオードは、第１および第３変形例を組み合わせた構成となっているため、良好な耐圧性を有すると共に順方向電流を増大させることができる。
【００４４】
図７は、第１実施形態の第５変形例に係るショットキーダイオード１０Ｃを示す。
このショットキーダイオード１０Ｃは、第３変形例によるショットキーダイオード１０Ｂ（図６）に比べてＡｌ_０．２Ｇａ_０．８Ｎ層２２を除去した点が異なり、Ｐｔ電極２８は、第２変形例の場合と同様にＧａＮ層１８の凸部側面に直接にショットキー接合している。この様に、ショットキーダイオード１０Ｃは、第２及び第３変形例を組み合わせた構成となっているため、構成が簡易で簡単な製造プロセスにより製造可能であり、また、順方向電流を増大させることができるという効果を奏する。
【００４５】
以下、本発明の第２実施形態に係る縦型のＧａＮ系ショットキーダイオードを説明する。
図８に示すように、第２実施形態のショットキーダイオード４０は、第１実施形態に係る横型のショットキーダイオード１０（図１）のサファイア基板１２、ＧａＮバッファ層１４及びｎ^＋型ＧａＮ層１６の代わりに、例えば、導電性のｎ型ＳｉＣ基板４２を備えると共に、図１に示すカソード電極３４に代えて、ＳｉＣ基板４２の裏面にオーミック接合するＴａＳｉ層からなるカソード電極４４を形成して、縦型構造としたものである。
【００４６】
ＳｉＣ基板４２上には、ＧａＮ層１８、アンドープのＡｌ_０．２Ｇａ_０．８Ｎ層２２、Ｔｉ電極２６、Ｐｔ電極２８およびＳｉＯ_２膜３２が設けられ、電極２６，２８により複合電極３０が構成されている。要素１８，２２、２６、２８及び３２は、第１実施形態のショットキーダイオード１０のものと構成および作用が同一であるので、説明を省略する。
【００４７】
ショットキーダイオード４０は、第１実施形態のものと略同一の電流−電圧特性を備えている。すなわち、複合アノード電極３０とカソード電極４４との間に順方向バイアスを印加したところ、第１実施形態の場合と略同様に、０．１〜０．３Ｖのオン電圧で順方向電流が急激に増大する良好な立ち上りが観測された。また、複合アノード電極３０とカソード電極４４との間に逆方向バイアスを印加したところ、約５００Ｖという大きな耐圧が観測された。第１実施形態について述べた理由と同様の理由で、ショットキーダイオード４０が低いオン電圧と高い耐圧を有するものと考えられる。
【００４８】
ショットキーダイオード４０は、第１実施形態のものと略同様に製造可能である。簡略に説明すれば、超真空成長装置を用いた例えばガスソースＭＢＥ法により、導電性のｎ型ＳｉＣ基板４２上にｎ型ＧａＮ層１８を成長させ、次いで、ｎ型ＧａＮ層１８を選択的にエッチング除去して凸部１８ｂを形成し、更に、アンドープのＡｌ_０．２Ｇａ_０．８Ｎ層２２を成長させる。続いて、ｎ型ＧａＮ層４４の凸部の上面および側面にＴｉ電極２６およびＰｔ電極２８を形成し、更に、ＳｉＯ_２膜３２を形成する。最後に、ｎ型ＳｉＣ基板４２の裏面にカソード電極４４を形成し、これによりショットキーダイオード４０の作製を終了する。
【００４９】
第２実施形態のショットキーダイオード４０が縦型構造である一方、第１実施形態のショットキーダイオード１０が横型構造であるという差異はあるものの、両ショットキーダイオードは、ｎ型ＧａＮ層１８の凸部上面にショットキー接合するＴｉ電極２６と凸部側面にＡｌ_０．２Ｇａ_０．８Ｎ層２２を介してショットキー接合するＰｔ電極２８とからから構成された複合アノード電極３０を有した共通の基本構造を有する。従って、ショットキーダイオード４０は、ショットキーダイオード１０と同様の効果を奏する。
【００５０】
上記第２実施形態のショットキーダイオード４０は種々に変形可能である。
第２実施形態の下記第１〜第５変形例は第１実施形態の第１〜第５変形例にそれぞれ対応する。各変形例のショットキーダイオードは、第１実施形態の変形例の対応するものにおけるサファイア基板１２の代わりにｎ型ＳｉＣ基板（図８に４２で示す）を備えると共にＳｉＣ基板４２の裏面に形成されたカソード電極（図８に４４で示す）を備える。換言すれば、各ショットキーダイオードは、第１実施形態の対応する変形例のものを横型構造から縦型構造に更に変形したものであり、当該対応する変形例のものと同様の特性を備え、同様に製造可能である。
【００５１】
すなわち、第２実施形態の第１変形例によるショットキーダイオードは、ショットキーダイオード４０におけるＡｌ_０．２Ｇａ_０．８Ｎ層２２の代わりに設けられたアンドープＧａＮ層を備え、このアンドープＧａＮ層をｎ型ＧａＮ層１８の凸部側面とＰｔ電極２８との間に介在させ、これにより耐圧特性が向上する。
図９を参照すると、第２実施形態の第２変形例に係るショットキーダイオード４０Ａは、第２実施形態のショットキーダイオード（図８に符号４０で示す）に比べてＡｌ_０．２Ｇａ_０．８Ｎ層２２を除去した点が異なり、構造が簡易である。
【００５２】
図１０に示すように、第２実施形態の第３変形例に係るショットキーダイオード４０Ｂは、ショットキーダイオード４０に比べてｎ型ＧａＮ層１８の表面に凸部を２個形成した点が主に異なり、複合アノード電極３０とカソード電極４４との間に順方向バイアスを印加した際の順方向電流を増大可能である。
第２実施形態の第４変形例に係るショットキーダイオードは、図１０に示すショットキーダイオード４０ＢにおけるＡｌ_０．２Ｇａ_０．８Ｎ層２２の代わりに設けられたアンドープＧａＮ層を備え、これにより耐圧性を向上すると共に順方向電流を増大可能である。
【００５３】
図１１を参照すると、第２実施形態の第５変形例に係る縦型のＧａＮ系ショットキーダイオード４０Ｃは、図１０のショットキーダイオード４０Ｂに比べてＡｌ_０．２Ｇａ_０．８Ｎ層２２を除去した点が異なり、これにより構成を簡易にしたものである。
以下、本発明の第３実施形態に係る縦型のＧａＮ系ショットキーゲートＦＥＴを説明する。
【００５４】
図１２に示すように、このショットキーゲートＦＥＴ６０は、例えば導電性のｎ型ＳｉＣ基板６２と、基板６２上に形成されたｎ型ＧａＮ層６４とを備え、ｎ型ＧａＮ層６４は、５００ｎｍ厚の平坦部６４ａと平坦部の表面中央部に形成され２０００ｎｍ幅でかつ２０００ｎｍ高さの凸部６４ｂとを有している。ｎ型ＧａＮ層６４の不純物濃度は２×１０^１７ｃｍ^−３以下たとえば２×１０^１７ｃｍ^−３である。
【００５５】
ｎ型ＧａＮ層６４の凸部６４ｂの上面には５０ｎｍ厚で且つ約５×１０^１９ｃｍ^−３と高不純物濃度のｎ^＋型ＧａＮ層６６が形成されている。そして、ｎ型ＧａＮ層６４の平坦部の表面及び凸部の両側面並びｎ^＋型ＧａＮ層６６の側面は、ｎ型ＧａＮ層６４よりもバンドギャップエネルギーの大きい厚さ３０ｎｍのアンドープのＡｌ_０．２Ｇａ_０．８Ｎ層７０によって被覆され、ｎ型ＧａＮ層６４とＡｌ_０．２Ｇａ_０．８Ｎ層７０はヘテロ接合をなし、このヘテロ接合面近傍には図１２中に破線で模式的に表した２次元電子ガスが発生する。
【００５６】
後述のように、ｎ型ＧａＮ層６４の凸部６４ｂはドレイン電流Ｉ_Ｄが縦方向に流れるチャネル領域を構成し、このチャネル領域をドレイン電流Ｉ_Ｄが流れる際に２次元電子ガスがキャリアとして寄与する。即ち、ショットキーゲートＦＥＴ６０は、一種の縦型のＨＥＭＴ構造となっている。
また、ｎ^＋型ＧａＮ層６６にはＴａＳｉ層からなるソース電極７２が形成されている。即ち、ソース電極７２が、ｎ^＋型ＧａＮ層６６を介してｎ型ＧａＮ層６４の凸部６４ｂの上面にオーミック接合している。また、凸部６４ｂの側面にはＡｌ_０．２Ｇａ_０．８Ｎ層７０を介して同側面にショットキー接合し且つＰｔ層からなるショットキーゲート電極７４が形成されている。なお、ショットキーゲート電極７４をなす材料は、Ｐｔに限定されず、例えばＴｉ、Ｎｉ、Ｗ、Ａｇ、Ｐｄ、Ａｕ等の、ｎ型ＧａＮ層６４に対してショットキーバリアを形成する金属であれば良く、好ましくは、より高いショットキーバリアを形成する金属でショットキーゲート電極７４を構成する。また、ｎ型ＳｉＣ基板６２の裏面には同裏面にオーミック接合するＴａＳｉ層からなるドレイン電極７６が形成されている。
【００５７】
次に、図１２のショットキーゲートＦＥＴ６０の電流−電圧特性について説明する。
ｎ型ＧａＮ層６４の凸部の側面にはＡｌ_０．２Ｇａ_０．８Ｎ層７０を介してショットキーゲート電極７４が形成されているため、ショットキーゲート電極７４に印加するゲート電圧Ｖ_Ｇが零ボルトであっても、凸部の両側面近傍には空乏層が形成されている。この状態でソース電極７２とドレイン電極７６との間に所定のドレイン電圧Ｖ_Ｄを印加すると、ドレイン電流Ｉ_Ｄが、ｎ型ＧａＮ層６４の凸部の両側面の空乏層に挟まれた領域をチャネルとして縦方向に流れる。ドレイン電圧Ｖ_Ｄを増大するとチャネルの幅が増大して、ドレイン電流Ｉ_Ｄも増大する。
【００５８】
また、ゲート電圧Ｖ_Ｇの大きさを増減すると、ｎ型ＧａＮ層６４の凸部の両側面の空乏層の広がりが大きくなったり小さくなったりして、２方向から広がる空乏層に挟まれたチャネルの幅が変化する。このため、ゲート電圧Ｖ_Ｇによってチャネルの幅が制御され、そこを流れるドレイン電流Ｉ_Ｄが制御される。
このとき、ｎ型ＧａＮ層６４とＡｌ_０．２Ｇａ_０．８Ｎ層７０とのヘテロ接合面近傍に発生する２次元電子ガスがキャリアとしてドレイン電流Ｉ_Ｄに寄与するため、小さなドレイン電圧Ｖ_Ｄでドレイン電流Ｉ_Ｄが急速に立ち上る良好な立ち上り特性が得られる。
【００５９】
また、ショットキーゲート電極７４とｎ型ＧａＮ層６４の凸部の側面との間には、ｎ型ＧａＮ層６４のバンドギャップエネルギよりも大きいバンドギャップエネルギーを有するアンドープのＡｌ_０．２Ｇａ_０．８Ｎ層７０が介在しているため、小さなゲート電圧Ｖ_Ｇでも空乏層は大きく広がる。その結果、ゲート電圧Ｖ_Ｇによるドレイン電流Ｉ_Ｄの制御性が向上する。
【００６０】
次に、図１３（ａ）〜図１３（ｄ）、図１４（ａ）及び図１４（ｂ）を参照して、図１２のショットキーゲートＦＥＴ６０の製造方法の一例を説明する。
先ず、導電性のｎ型ＳｉＣ基板６２上に、超真空成長装置を用いた例えばガスソースＭＢＥ法により、一連の結晶成長を行う。
即ち、原料ガスとして例えば分圧１．３３×１０^−５ＰａのＧａと分圧６．６５×１０^−４ＰａのＮＨ_３と分圧２×１０^−７ＰａのドーパントとしてのＳｉを用いて、２×１０^１７ｃｍ^−３程度の低不純物濃度のｎ型ＧａＮ層６４を厚さ２５００ｎｍに成長させる。連続して、例えば分圧１．３３×１０^−５ＰａのＧａと分圧６．６５×１０^−４ＰａのＮＨ_３と分圧１．３３×１０^−６ＰａのドーパントとしてのＳｉを用いて、５×１０^１９ｃｍ^−３程度の高不純物濃度のｎ^＋型ＧａＮ層６６を厚さ５０ｎｍに成長させる（図１３（ａ）参照）。
【００６１】
次いで、例えばプラズマＣＶＤ法により、ｎ^＋型ＧａＮ層６６上にＳｉＯ_２膜を形成する。続いて、例えばＢＨＦを用いたウエットエッチング法又はＣＦ_４を用いたドライエッチング法によりＳｉＯ_２膜をパターニングして、例えば幅２μｍをもつＳｉＯ_２パターン６８を形成する（図１３（ｂ）参照）。
次いで、例えばメタン系ガスを用いたＥＣＲプラズマエッチング法又はＲＩＢＥ法により、ＳｉＯ_２パターン６８をマスクとしてｎ^＋型ＧａＮ層６６及びｎ型ＧａＮ層６４を選択的に除去する。こうして、ｎ型ＧａＮ層１８の表面中央部に高さ２０００ｎｍ、幅２０００ｎｍの凸部を形成すると共に、凸部上面にｎ^＋型ＧａＮ層６６を残存させる（図１３（ｃ）参照）。
【００６２】
次いで、ＳｉＯ_２パターン６８をマスクとすると共に例えば分圧６．６５×１０^−５ＰａのＧａと分圧２．６６×１０^−５ＰａのＡｌと分圧６．６５×１０^−４ＰａのＮＨ_３を原料ガスとして、アンドープのＡｌ_０．２Ｇａ_０．８Ｎ層７０を厚さ３０ｎｍに選択成長させる。こうして、ｎ型ＧａＮ層６４の平坦部の表面及び凸部の側面並びにｎ^＋型ＧａＮ層６６の側面をＡｌ_０．２Ｇａ_０．８Ｎ層７０によって被覆する（図１３（ｄ）参照）。
【００６３】
次いで、ＳｉＯ_２パターン６８を除去する。続いて、リフトオフ法により、ｎ^＋型ＧａＮ層６６の上面上にＴａＳｉ層を選択的に形成する。こうして、ｎ型ＧａＮ層１８の凸部の上面にｎ^＋型ＧａＮ層６６を介してオーミック接合するＴａＳｉ層からなるソース電極７２を形成する（図１４（ａ）参照）。
次いで、リフトオフ法により、Ａｌ_０．２Ｇａ_０．８Ｎ層７０上にＰｔ層を選択的に形成する。こうして、ｎ型ＧａＮ層６４の凸部の側面にＡｌ_０．２Ｇａ_０．８Ｎ層７０を介してショットキー接合するＰｔ層からなるショットキーゲート電極７４を形成する（図１４（ｂ）参照）。
【００６４】
次いで、ｎ型ＳｉＣ基板６２の裏面にオーミック接合するＴａＳｉ層からなるドレイン電極７６（図１２）を形成する。以上のような一連の工程を経て、図１２に示すショットキーゲートＦＥＴ６０の作製を完了する。
第３実施形態によれば、チャネル領域をなすｎ型ＧａＮ層６４の凸部の上面にソース電極７２がオーミック接合し、凸部側面にショットキーゲート電極７４がショットキー接合し、ｎ型ＳｉＣ基板６２の裏面にドレイン電極７６がオーミック接合した基本構造をもつ縦型のＧａＮ系ショットキーゲートＦＥＴ６０を実現することができる。
【００６５】
更に、ｎ型ＧａＮ層６４の凸部の側面とショットキーゲート電極７４との間にバンドギャップエネルギーの大きなアンドープのＡｌ_０．２Ｇａ_０．８Ｎ層７０が設けられているため、次のような効果を奏する。即ち、ｎ型ＧａＮ層６４とＡｌ_０．２Ｇａ_０．８Ｎ層７０とのヘテロ接合面近傍に発生する２次元電子ガスがドレイン電流Ｉ_Ｄに寄与するため、ドレイン電流Ｉ_Ｄの良好な立ち上り特性が得られる。また、ショットキーゲート電極７４とｎ型ＧａＮ層６４の凸部側面とのショットキー接合により空乏層の広がり方が更に大きくなるため、ゲート電圧Ｖ_Ｇによるドレイン電流Ｉ_Ｄの制御性を向上させることができる。
【００６６】
上記第３実施形態のショットキーゲートＦＥＴ６０は種々に変形可能である。
例えば、ショットキーゲートＦＥＴ６０におけるＡｌ_０．２Ｇａ_０．８Ｎ層７０の代わりに厚さ５０ｎｍのアンドープのＧａＮ層を設け、このＧａＮ層をｎ型ＧａＮ層６４の凸部の側面とショットキーゲート電極７４との間に介在させても良く、これにより、空乏層の広がり方が更に大きくなり、ドレイン電流Ｉ_Ｄの制御性を向上させることができる。
【００６７】
図１５は、第３実施形態の第２変形例に係る縦型のＧａＮ系ショットキーゲートＦＥＴ６０Ａを示し、このＦＥＴ６０Ａは、図１２のＦＥＴ６０に比べてＡｌ_０．２Ｇａ_０．８Ｎ層７０を除去して、ｎ型ＧａＮ層６４の凸部の側面にショットキーゲート電極７４を直接にショットキー接合させて構成を簡易化した点が異なる。
上記第１、第２及び第３実施形態およびその変形例において、ｎ型ＧａＮ層１８、４４、６４の凸部の幅は２０００ｎｍとなっているが、例えば５ｎｍ〜１０μｍの範囲内にあればよく、好ましくは１０ｎｍ〜５μｍの範囲内に、更に好ましくは５０ｎｍ〜３μｍの範囲内にあればよい。また、ＧａＮ系ＩＩＩ−Ｖ族窒化物半導体層を結晶成長する際にガスソースＭＢＥ法に代えて例えばＭＯＣＶＤ法やハイドライド気相成長法等を用いてもよい。また、２次元電子ガスを発生させるヘテロ接合構造として、ｎ型ＧａＮ層１８、６４とＡｌＧａＮ層２２、７０の組み合わせによるＧａＮ／ＡｌＧａＮ接合に代えて、例えばＩｎＧａＮ、ＡｌＩｎＧａＮ、ＡｌＩｎＧａＮＰ、ＡｌＧａＮ、ＡｌＧａＮ等のＩＩＩ−Ｖ族窒化物半導体層を組み合わせたヘテロ接合を用いてもよい。
【００６８】
また、第２及び第３実施形態ならびにその変形例においては、導電性のｎ型ＳｉＣ基板４２、６２を用いているが、例えばＳｉＣ、Ｓｉ、ＧａＮ、ＡｌＮ、ＧａＡｓ、ＧａＰ等からなる半導体基板を用いてもよい。
以下、本発明の第４実施形態に係る横型のＧａＮ系ショットキーダイオードを説明する。
【００６９】
ｎ型ＧａＮ層の表面の一部を凸部形状に形成した上記第１〜第３実施形態に係るショットキーダイオードに比べ、第４実施形態のショットキーダイオードは、ｎ型ＧａＮ層の表面を平坦にした点が主に異なり、これにより製造工程が簡略になると共に、凸部側面の加工精度による電流−電圧特性への影響がなくなる。
図１６に示すように、第４実施形態の横型のＧａＮ系ショットキーダイオード３００は、例えば絶縁性又は半絶縁性のサファイア基板３１２と、基板３１２上に形成された厚さ５０ｎｍのＧａＮバッファ層３１４と、バッファ層３１４上に形成された２０００ｎｍ厚のｎ^＋型ＧａＮ層３１６とを備えている。そして、ＧａＮ層１６上には、所定の幅Ｄ（好ましくは６ミクロン以下たとえば６ミクロン）を有する厚さ１０００ｎｍのｎ型ＧａＮ層３１８が形成されている。ｎ型ＧａＮ層３１８の不純物濃度は好ましくは２×１０^１７ｃｍ^−３以下たとえば約２×１０^１７ｃｍ^−３と低いものになっている。
【００７０】
更に、ショットキーダイオード３００は、ｎ型ＧａＮ層３１８の幅Ｄよりも狭い幅ｄ（好ましくは０．３〜２ミクロンたとえば２ミクロン）でｎ型ＧａＮ層３１８の上面にショットキー接合し且つ第１アノード電極として機能するＴｉ電極３２６と、Ｔｉ電極３２６で覆われた部分以外のｎ型ＧａＮ層３１８の表面にショットキー接合して形成されたＰｔ電極３２８とを備えている。Ｐｔ電極３２８は、Ｔｉ電極３２６に電気的に接続されており、第２アノード電極として機能し、また、Ｔｉ電極３２６と共同して複合アノード電極３３０を構成している。そして、ｎ^＋型ＧａＮ層３１６の表面の外方部分には、ＴａＳｉ層からなり且つｎ^＋型ＧａＮ層３１６にオーミック接合するカソード電極３３４が設けられている。
【００７１】
上記構成のショットキーダイオード１０において、第１〜第３実施形態の場合と同様、Ｔｉ電極３２６とＧａＮ層３１８との間で形成されるショットキーバリアの高さは、Ｐｔ電極３２８とＧａＮ層３１８との間で形成されるショットキーバリアの高さよりも低い。
なお、第１アノード電極をなす材質はＴｉに限定されず、例えばＷやＡｇ等のｎ型ＧａＮ層３１８に対して０．８ｅＶより低いショットキーバリアを形成する金属であればよい。また、第２アノード電極をなす材質はＰｔに限定されず、例えばＡｕ等のｎ型ＧａＮ層３１８に対して０．８ｅＶより高いショットキーバリアを形成する金属であればよい。
【００７２】
次に、図１６のＧａＮ系ショットキーダイオード３００の電流−電圧特性を説明する。
複合アノード電極３３０とカソード電極３３４との間に順方向バイアスを印加したところ、０．１〜０．３Ｖのオン電圧で順方向電流が急激に増大する良好な立ち上りが観測された。この様な良好な順方向電流立ち上り特性が得られた理由は上記第１〜第３実施形態の場合と同様であると考えられる。
【００７３】
また、複合アノード電極３３０とカソード電極３３４間に逆方向バイアスを印加したところ、約５００Ｖという大きな耐圧が観測された。この様な高耐圧が得られた理由は、次のように考えられる。
第４実施形態に係るショットキーダイオード３００に逆方向バイアスを印加すると、第１及び第２アノード電極（Ｔｉ電極３２６及びＰｔ電極３２８）に接触するｎ型ＧａＮ層３１８の界面からｎ^＋ＧａＮ層３１６に向かって空乏層が広がり、所定以上の逆方向バイアスでｎ型ＧａＮ層３１８全体が空乏化されピンチオフ状態になる。このため、第１〜第３実施形態のショットキーダイオードと同様に高い耐圧を得ることができる。
【００７４】
第４実施形態のショットキーダイオード３００（図１６）は、第１実施形態に係るショットキーダイオード１０（図１）と同様の製造方法により製造することができる。
簡略に説明すれば、先ず、図２（ａ）に示す工程と略同様にして、サファイア基板３１２上にＧａＮバッファ層３１４及びｎ^＋型ＧａＮ層３１６を順に積層した後、ｎ^＋型ＧａＮ層３１６上に、図２（ａ）のｎ型ＧａＮ層１８と同じ成膜条件でｎ型ＧａＮ層３１８（図１６）を厚さ１０００ｎｍに積層する。次いで、図２（ｅ）及び図３（ａ）〜図３（ｃ）に示す諸工程と同様の諸工程を実施してＴｉ電極３２６及びＰｔ電極３２８を形成し、更に、ｎ^＋型ＧａＮ層３１６上にカソード電極３３４を形成することにより、図１６に示すショットキーダイオード３００を作製する。
【００７５】
ショットキーダイオード３００は、ｎ型ＧａＮ層３１８にショットキー接合するＴｉ電極３２６及びＰｔ電極３２８の組み合わせからなる複合アノード電極３３０を有して、低いオン電圧と高い耐圧とを同時に達成するものになっている。
上記第４実施形態のショットキーダイオード３００は、上記第１〜第３実施形態の場合と同様、種々に変形可能である。
【００７６】
例えば、ｎ型ＧａＮ層３１８とＰｔ電極３２８との間にバンドギャップエネルギーの大きなアンドープのＡｌ_０．２Ｇａ_０．８Ｎ層（図示略）やアンドープのＧａＮ層（図示略）を設けて順方向電流の立ち上り特性や耐圧特性を向上させることができる。
第４実施形態では、ｎ型ＧａＮ層３１８をｎ^＋型ＧａＮ層３１６の上に積層したが、図１７に示すように、ｎ^＋型ＧａＮ層３１６の表面の一部にイオンを打ち込んでｎ型ＧａＮ層３１８として利用しても良い。この変形例によれば、半導体面を平面化することができるので、集積化に有利である。ｎ^＋型ＧａＮ層３１６をｎ型ＧａＮ層３１８にするには特開２００１−２１０６５７号公報に記載されているようにｎ^＋型ＧａＮ層３１６の表面にマスクをかけ、ｎ型ＧａＮ層３１８が形成される部分に開口を設け、開口部にＣ、Ｍｇ、Ｚｎをイオン注入して補償すればよい。
【００７７】
【発明の効果】
請求項１に記載の発明に係るＧａＮ系半導体装置は、所定の幅を有するＩＩＩ−Ｖ族窒化物半導体層と、ＩＩＩ−Ｖ族窒化物半導体層上に所定の幅よりも狭い幅でショットキー接合する第１アノード電極と、第１アノード電極に接触する部分以外のＩＩＩ−Ｖ族窒化物半導体層上にショットキー接合すると共に第１アノード電極に電気的に接続する第２アノード電極とを備え、第１アノード電極とＩＩＩ−Ｖ族窒化物半導体層との間で形成されるショットキーバリアの高さが第２アノード電極とＩＩＩ−Ｖ族窒化物半導体層との間で形成されるショットキーバリアの高さよりも低いので、オン電圧が低く且つ耐圧の高いＧａＮ系半導体装置たとえば半導体ショットキーダイオードを実現することができ、また簡易に製造することができる。
【００７８】
請求項２に記載の発明は、第１アノード電極の幅が０．３〜２ミクロンであるので、所定の幅を有するＩＩＩ−Ｖ族窒化物半導体層上に第１、第２アノード電極を形成してＧａＮ系半導体装置のオン抵抗を低減すると共に耐圧を向上することができる。
請求項３に記載の発明は、ＩＩＩ−Ｖ族窒化物半導体層の所定の幅が６ミクロン以下であるので、ＧａＮ系半導体装置のオン抵抗の低減および耐圧向上を図ることができる。
【００７９】
請求項４に記載の発明に係るＧａＮ系半導体装置は、表面の一部が凸部形状をなすＩＩＩ−Ｖ族窒化物半導体層と、ＩＩＩ−Ｖ族窒化物半導体層の凸部の上面にショットキー接合する第１アノード電極と、ＩＩＩ−Ｖ族窒化物半導体層の凸部の側面にショットキー接合する共に第１アノード電極に電気的に接続する第２アノード電極とを備え、第１アノード電極とＩＩＩ−Ｖ族窒化物半導体層との間で形成されるショットキーバリアの高さが第２アノード電極とＩＩＩ−Ｖ族窒化物半導体層との間で形成されるショットキーバリアの高さよりも低いので、オン電圧が低く且つ耐圧が高いＧａＮ系半導体装置たとえば半導体ショットキーダイオードを実現することができる。
【００８０】
請求項５に記載の発明は、第１アノード電極の材料がＴｉ、ＷまたはＡｇのいずれかからなるので、第１アノード電極とＩＩＩ−Ｖ族窒化物半導体層との間で形成されるショットキーバリアの高さを低くすることができる。
請求項６に記載の発明は、第２アノード電極の材料がＰｔ、Ｎｉ、ＰｄまたはＡｕのいずれかからなるので、第２アノード電極とＩＩＩ−Ｖ族窒化物半導体層との間で形成されるショットキーバリアの高さを高くすることができる。
【００８１】
請求項７に記載の発明は、ＩＩＩ−Ｖ族窒化物半導体層のキャリア濃度が２×１０^１７ｃｍ^−３以下であるので、ＧａＮ系半導体装置に逆バイアスを加えた際にＩＩＩ−Ｖ族窒化物半導体層内に空乏層を広げることができ、半導体装置の耐圧を大きくすることができる。
請求項８に記載の発明は、ＩＩＩ−Ｖ族窒化物半導体層の凸部の上面と第１アノード電極との間に挿入され且つＩＩＩ−Ｖ族窒化物半導体層のキャリア濃度よりも高いキャリア濃度を有する半導体層を更に備えるので、半導体装置の順方向電流の立ち上がり特性を向上させることができる。
【００８２】
請求項９に記載の発明は、第１アノード電極とＩＩＩ−Ｖ族窒化物半導体層との間で形成されるショットキーバリアの高さが０．８ｅＶより低く、第２アノード電極と半導体層との間で形成されるショットキーバリアの高さが０．８ｅＶより高いので、半導体装置のオン抵抗の低減および耐圧向上を図ることができる。
請求項１０に記載の発明は、ＩＩＩ−Ｖ族窒化物半導体層の凸部の側面と第２アノード電極との間に形成され且つＩＩＩ−Ｖ族窒化物半導体層のバンドギャップエネルギよりも大きいバンドギャップエネルギーを有するＩＩＩ−Ｖ族窒化物半導体層を更に備えるので、半導体装置の順方向電流の立ち上がり特性および耐圧特性を向上させることができる。
【００８３】
請求項１１に記載の発明は、ＩＩＩ−Ｖ族窒化物半導体層の凸部の側面と第２アノード電極との間に形成されたアンドープのＩＩＩ−Ｖ族窒化物半導体層を更に備えるので、半導体装置に逆バイアスを印加した際に凸部側面に形成される空乏層の広がり方を大きくすることができ、半導体装置の耐圧特性を向上させることができる。
【００８４】
請求項１２に記載の発明は、絶縁性又は半絶縁性の基板を更に備え、ＩＩＩ−Ｖ族窒化物半導体層にオーミック接合してカソード電極が形成されるので、オン抵抗が小さく且つ耐圧の高い横型のＧａＮ系半導体装置を実現することができる。
請求項１３に記載の発明は、ＩＩＩ−Ｖ族窒化物半導体層とカソード電極との間に形成され且つＩＩＩ−Ｖ族窒化物半導体層よりも導電性の高いＩＩＩ−Ｖ族窒化物半導体層を更に備えるので、半導体装置のオン抵抗を低減させることができる。
【００８５】
請求項１４に記載の発明は、導電性の基板を更に備え、導電性基板の裏面にオーミック接合してカソード電極を形成したので、オン抵抗が小さくかつ耐圧の高い縦型のＧａＮ系半導体装置を実現することができる。
請求項１５に記載の発明は、カソード電極がＴａＳｉからなるので、導電性の高い半導体層を介してＩＩＩ−Ｖ族窒化物半導体層にカソード電極を良好に形成することができ、また、導電性基盤にオーミック接合するカソード電極を良好に形成することができる。
【００８６】
請求項１６に記載の発明は、ＩＩＩ−Ｖ族窒化物半導体層はその表面の複数箇所が凸部形状をなし、第１アノード電極が複数個の凸部のそれぞれの上面にショットキー接合して形成され、第２アノード電極が前記複数個の凸部のそれぞれの側面にショットキー接合して形成されるので、半導体装置に順方向バイアスを印加した際の順方向電流の立ち上がり特性を向上させることができ、半導体装置のオン抵抗を低くすることができる。
【００８７】
請求項１７に記載の発明は、ＩＩＩ−Ｖ族窒化物半導体層の凸部の幅が５ｎｍ以上で１０μｍ以下であるので、半導体装置のオン抵抗の低減および耐圧向上を両立させることができる。
請求項１８に記載の発明は、導電性の基板と、基板上に形成され、表面の一部が凸部形状をなすＩＩＩ−Ｖ族窒化物半導体層と、ＩＩＩ−Ｖ族窒化物半導体層の凸部の上面にオーミック接合して形成されるソース電極と、凸部の側面にショットキー接合して形成されるゲート電極と、基板の裏面にオーミック接合して形成されるドレイン電極とを備えるので、ＩＩＩ−Ｖ族窒化物半導体からなる縦型の半導体ショットキーゲート電界効果トランジスタを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る横型のＧａＮ系ショットキーダイオードを示す概略断面図である。
【図２】図１のＧａＮ系ショットキーダイオードの製造方法の工程段階を示す概略断面図であり、（ａ）ないし（ｅ）は同製造方法の第１ないし第５工程段階を示す。
【図３】図２に続く工程段階を示す断面図であり、（ａ）ないし（ｃ）は第６ないし第８工程段階を示す。
【図４】図１のＧａＮ系ショットキーダイオードの別の製造方法の工程段階を示す概略断面図であり、（ａ）及び（ｂ）は、同製造方法の第２及び第３工程段階を示す。
【図５】第１実施形態の第２変形例に係るショットキーダイオードを示す概略断面図である。
【図６】第１実施形態の第３変形例に係るショットキーダイオードの概略断面図である。
【図７】第１実施形態の第５変形例に係るショットキーダイオードの概略断面図である。
【図８】本発明の第２実施形態に係る縦型のＧａＮ系ショットキーダイオードを示す概略断面図である。
【図９】第２実施形態の第２変形例に係るショットキーダイオードの概略断面図である。
【図１０】第２実施形態の第３変形例に係るショットキーダイオードの概略断面図である。
【図１１】第２実施形態の第５変形例に係るショットキーダイオードの概略断面図である。
【図１２】本発明の第３実施形態に係る縦型のＧａＮ系ショットキーゲートＦＥＴを示す概略断面図である。
【図１３】図１２のショットキーゲートＦＥＴの製造方法の工程段階を示す断面図であり、（ａ）ないし（ｄ）は同製造方法の第１ないし第４工程段階を示す。
【図１４】図１３に示す工程段階に続く工程段階を示す断面図であり、（ａ）および（ｂ）は第５及び第６工程段階を示す。
【図１５】第３実施形態の第２変形例に係る縦型のＧａＮ系ショットキーゲートＦＥＴを示す概略断面図である。
【図１６】本発明の第４実施形態によるＧａＮ系ショットキーダイオードを示す概略断面図である。
【図１７】図１６のショットキーダイオードの変形例を示す概略断面図である。
【符号の説明】
１０　ＧａＮ系ショットキーダイオード
１２　サファイア基板
１４　ＧａＮバッファ層
１６　ｎ^＋型ＧａＮ層
１８　ｎ型ＧａＮ層
１８ｂ　凸部
２２　Ａｌ_０．２Ｇａ_０．８Ｎ層
２６　Ｔｉ電極
２８　Ｐｔ電極
３０　複合アノード電極
３４　カソード電極
６２　導電性のｎ型ＳｉＣ基板
６４　ｎ型ＧａＮ層
７０　Ａｌ_０．２Ｇａ_０．８Ｎ層
７２　ソース電極
７４　ゲート電極
７６　ドレイン電極
３１８　ｎ型ＧａＮ層
３２６　Ｔｉ電極
３２８　Ｐｔ電極

Claims (18)

1. 所定の幅を有するＩＩＩ−Ｖ族窒化物半導体層と、
   前記ＩＩＩ−Ｖ族窒化物半導体層上に前記所定の幅よりも狭い幅でショットキー接合する第１アノード電極と、
   前記第１アノード電極に接触する部分以外の前記ＩＩＩ−Ｖ族窒化物半導体層上にショットキー接合すると共に前記第１アノード電極に電気的に接続する第２アノード電極とを備え、
   前記第１アノード電極と前記ＩＩＩ−Ｖ族窒化物半導体層との間で形成されるショットキーバリアの高さが前記第２アノード電極と前記ＩＩＩ−Ｖ族窒化物半導体層との間で形成されるショットキーバリアの高さよりも低い
   ことを特徴とするＧａＮ系半導体装置。
2. 前記第１アノード電極の幅が０．３〜２ミクロンであることを特徴とする請求項１に記載のＧａＮ系半導体装置。
3. 前記ＩＩＩ−Ｖ族窒化物半導体層の前記所定の幅が６ミクロン以下であることを特徴とする請求項１に記載のＧａＮ系半導体装置。
4. 表面の一部が凸部形状をなすＩＩＩ−Ｖ族窒化物半導体層と、
   前記ＩＩＩ−Ｖ族窒化物半導体層の前記凸部の上面にショットキー接合する第１アノード電極と、
   前記ＩＩＩ−Ｖ族窒化物半導体層の前記凸部の側面にショットキー接合する共に前記第１アノード電極に電気的に接続する第２アノード電極とを備え、
   前記第１アノード電極と前記ＩＩＩ−Ｖ窒化物半導体層との間で形成されるショットキーバリアの高さが前記第２アノード電極と前記ＩＩＩ−Ｖ窒化物半導体層との間で形成されるショットキーバリアの高さよりも低い
   ことを特徴とするＧａＮ系半導体装置。
5. 前記第１アノード電極の材料がＴｉ、ＷまたはＡｇのいずれかからなることを特徴とする請求項１ないし４のいずれかに記載のＧａＮ系半導体装置。
6. 前記第２アノード電極の材料がＰｔ、Ｎｉ、ＰｄまたはＡｕのいずれかからなることを特徴とする請求項１ないし４のいずれかに記載のＧａＮ系半導体装置。
7. 前記ＩＩＩ−Ｖ族窒化物半導体層のキャリア濃度が２×１０^１７ｃｍ^−３以下であることを特徴とする請求項１ないし４のいずれかに記載のＧａＮ系半導体装置。
8. 前記ＩＩＩ−Ｖ族窒化物半導体層の前記凸部の前記上面と前記第１アノード電極との間に挿入され且つ前記ＩＩＩ−Ｖ族窒化物半導体層のキャリア濃度よりも高いキャリア濃度を有する半導体層を更に備えることを特徴とする請求項７に記載のＧａＮ系半導体装置。
9. 前記第１アノード電極と前記ＩＩＩ−Ｖ族窒化物半導体層との間で形成されるショットキーバリアの高さが０．８ｅＶより低く、前記第２アノード電極と前記半導体層との間で形成されるショットキーバリアの高さが０．８ｅＶより高いことを特徴とする請求項１ないし４のいずれかに記載のＧａＮ系半導体装置。
10. 前記ＩＩＩ−Ｖ族窒化物半導体層の前記凸部の前記側面と前記第２アノード電極との間に形成され且つ前記ＩＩＩ−Ｖ族窒化物半導体層のバンドギャップエネルギよりも大きいバンドギャップエネルギーを有するＩＩＩ−Ｖ族窒化物半導体層を更に備えることを特徴とする請求項４に記載のＧａＮ系半導体装置。
11. 前記ＩＩＩ−Ｖ族窒化物半導体層の前記凸部の前記側面と前記第２アノード電極との間に形成されたアンドープのＩＩＩ−Ｖ族窒化物半導体層を更に備えることを特徴とする請求項４に記載のＧａＮ系半導体装置。
12. 絶縁性又は半絶縁性の基板を更に備え、前記ＩＩＩ−Ｖ族窒化物半導体層にオーミック接合してカソード電極が形成されることを特徴とする請求項１ないし４のいずれかに記載のＧａＮ系半導体装置。
13. 前記ＩＩＩ−Ｖ族窒化物半導体層と前記カソード電極との間に形成され且つ前記ＩＩＩ−Ｖ族窒化物半導体層よりも導電性の高いＩＩＩ−Ｖ族窒化物半導体層を更に備えることを特徴とする請求項１２に記載のＧａＮ系半導体装置。
14. 導電性の基板を更に備え、前記導電性基板の裏面にオーミック接合してカソード電極が形成されることを特徴とする請求項１ないし４のいずれかに記載のＧａＮ系半導体装置。
15. 前記カソード電極がＴａＳｉからなることを特徴とする請求項１２、１３または１４に記載のＧａＮ系半導体装置。
16. 前記ＩＩＩ−Ｖ族窒化物半導体層はその表面の複数箇所が凸部形状をなし、前記第１アノード電極が複数個の凸部のそれぞれの上面にショットキー接合して形成され、前記第２アノード電極が前記複数個の凸部のそれぞれの側面にショットキー接合して形成されることを特徴とする請求項１ないし４のいずれかに記載のＧａＮ系半導体装置。
17. 前記ＩＩＩ−Ｖ族窒化物半導体層の前記凸部の幅が５ｎｍ以上で１０μｍ以下であることを特徴とする請求項４に記載のＧａＮ系半導体装置。
18. 導電性の基板と、
    前記基板上に形成され、表面の一部が凸部形状をなすＩＩＩ−Ｖ族窒化物半導体層と、
    前記ＩＩＩ−Ｖ族窒化物半導体層の前記凸部の上面にオーミック接合して形成されるソース電極と、
    前記凸部の側面にショットキー接合して形成されるゲート電極と、
    前記基板の裏面にオーミック接合して形成されるドレイン電極と
    を備えることを特徴とするＩＩＩ−Ｖ族窒化物半導体装置。

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