JPWO2015190351A1 - 半導体積層体、半導体積層体の製造方法および半導体装置の製造方法 - Google Patents

半導体積層体、半導体積層体の製造方法および半導体装置の製造方法 Download PDF

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Abstract

半導体積層体は、基板およびバッファ層を含むベース層と、ベース層上に配置され、導電型がｎ型であり、ＧａＮからなるドリフト層とを備えている。そして、ドリフト層におけるｎ型不純物の、基板の径方向における濃度の平均値は１．５×１０１６ｃｍ−３以下であり、最大値と最小値との差は１．５×１０１５ｃｍ−３以下である。

Description

本発明は、半導体積層体、半導体積層体の製造方法および半導体装置の製造方法に関し、より特定的には導電型がｎ型であり、ＧａＮ（窒化ガリウム）からなる半導体層を含む半導体積層体、半導体積層体の製造方法および半導体装置の製造方法に関するものである。
ベース層上にＧａＮからなる半導体層が形成された半導体積層体は、ダイオード、トランジスタなどの半導体装置の製造に用いることができる。そして、ＧａＮからなる半導体層が形成された半導体積層体を用いて半導体装置を製造することに関しては、種々の検討がなされている。たとえば、特許文献１には、基板の欠陥密度を管理することにより、半導体装置の製造プロセスにおけるチップへの分割時の不良発生率を低減し、半導体装置の製造時における歩留りを向上させる技術が提案されている。
特開２００９−１６４３４５号公報
上記特許文献１でも課題とされているように、半導体装置の製造における歩留りの向上は重要な課題である。そこで、半導体装置の製造における歩留りの向上を可能とする半導体積層体、半導体積層体の製造方法および半導体装置の製造方法を提供することを目的の１つとする。
本発明に従った半導体積層体は、基板を含むベース層と、ベース層上に配置され、導電型がｎ型のＧａＮからなる半導体層と、を備えている。そして、この半導体層におけるｎ型キャリア濃度の、基板の径方向における平均値は１．５×１０１６ｃｍ−３以下であり、最大値と最小値との差は１．５×１０１５ｃｍ−３以下である。
本発明に従った半導体積層体の製造方法は、基板を含むベース層を準備する工程と、ベース層上に、導電型がｎ型でありＧａＮからなる半導体層を形成する工程と、を備えている。そして、半導体層を形成する工程では、ｎ型キャリア濃度の、基板の径方向における平均値が１．５×１０１６ｃｍ−３以下、最大値と最小値との差が１．５×１０１５ｃｍ−３以下となるように上記半導体層が形成される。
上記半導体積層体および半導体積層体の製造方法によれば、半導体装置の製造における歩留りの向上を可能とする半導体積層体および半導体積層体の製造方法を提供することができる。
半導体積層体の構造の一例を示す概略断面図である。 ショットキーバリアダイオード（ＳＢＤ）の構造の一例を示す概略断面図である。 半導体積層体およびＳＢＤの製造方法の概略を示すフローチャートである。 半導体積層体およびＳＢＤの製造方法の一例を説明するための概略断面図である。 ｎ型キャリア濃度のばらつきと歩留りとの関係を示す図である。
［本発明の実施形態の説明］
最初に本発明の実施態様を列記して説明する。本発明の実施形態に係る半導体積層体は、基板を含むベース層と、ベース層上に配置され、導電型がｎ型のＧａＮからなる半導体層と、を備えている。そして、この半導体層におけるｎ型キャリア濃度の、基板の径方向における平均値は１．５×１０１６ｃｍ−３以下であり、最大値と最小値との差は１．５×１０１５ｃｍ−３以下である。
ベース層上にＧａＮからなる半導体層が形成された半導体積層体は、ダイオード、トランジスタなどの半導体装置の製造に用いることができる。半導体層には、所望の導電型を付与する目的で、多数キャリアを生成する不純物元素を導入することができる。導入される不純物としては、半導体層の導電型をｎ型とする不純物（ｎ型不純物）を採用することができる。ｎ型不純物を導入することにより、半導体層にキャリアである電子（ｎ型キャリア）が生成する。導電型をｎ型とすることにより、正孔に比べて移動度の大きい電子が多数キャリアとなり、半導体装置の高速動作に寄与することができる。
しかし、本発明者らの検討によれば、ＧａＮからなる半導体層に存在するｎ型キャリアの濃度が所定値以下、具体的には１．５×１０１６ｃｍ−３以下の場合、半導体積層体を用いて半導体装置を製造した場合の歩留りが低下する場合がある。具体的には、たとえば高速動作が求められる場合に採用されるショットキーバリアダイオード（ＳＢＤ）は、ｎ型不純物が導入されたＧａＮからなる半導体層を含む半導体積層体を用いて製造することができる。ここで、ＧａＮからなる半導体層は、ＳＢＤのドリフト層として用いられる。このＳＢＤに十分な耐圧を付与するためには、ドリフト層である半導体層に含まれるｎ型キャリアの濃度を、ｐｎダイオードの場合に比べて低く、たとえば１．５×１０１６ｃｍ−３以下とする必要がある。
しかし、このような半導体積層体を用いてＳＢＤを作製した場合、ＳＢＤの耐圧、オン抵抗などの特性がばらつき、歩留りが低下する場合がある。この問題の原因および対策を検討したところ、半導体層内の、基板の径方向におけるｎ型キャリア濃度のばらつきが、歩留りに大きな影響を与えていることが明らかとなった。つまり、基板の径方向におけるｎ型キャリア濃度のばらつき（ｎ型キャリア濃度の最大値と最小値との差）を、ｐｎダイオードの作製に用いられる半導体積層体の場合に比べて大幅に抑制することで、歩留りの低下を抑制することができる。具体的には、半導体層内の、基板の径方向におけるｎ型キャリアの濃度の最大値と最小値との差を１．５×１０１５ｃｍ−３以下とすることにより、歩留りを向上させることができる。
本発明に係る実施形態の半導体積層体では、半導体層におけるｎ型キャリア濃度の、基板の径方向における最大値と最小値との差は１．５×１０１５ｃｍ−３以下である。その結果、半導体層におけるｎ型キャリア濃度の、基板の径方向における平均値が１．５×１０１６ｃｍ−３以下とされていても、半導体装置の製造において歩留りを向上させることができる。このように、本願の半導体積層体によれば、半導体装置の製造における歩留りの向上を可能とする半導体積層体を提供することができる。ここで、半導体層におけるｎ型キャリア濃度の、基板の径方向における平均値、最大値および最小値は、たとえばＣ−Ｖ（静電容量−電圧）測定を行うことにより調査することができる。なお、上記した基板の径方向における平均値、最大値および最小値とは、基板の直径の８０％の領域内（すなわち、基板端面から基板直径の１０％に相当する範囲までの基板外周領域を除外した領域内）において、基板の中心から径方向に沿って等間隔で測定したキャリア濃度の、それぞれ算術平均値、最大値、および最小値である。
上記半導体積層体においては、上記ベース層の直径が７４ｍｍ以上（３インチ以上）であってもよい。これにより、半導体積層体を用いた半導体装置の製造を効率よく実施することができる。より効率的な半導体装置の製造のためには、上記ベース層の直径は９９ｍｍ以上（４インチ以上）とすることが好ましく、１２７ｍｍ以上（５インチ以上）、さらには１５０ｍｍ以上（６インチ以上）としてもよい。
上記半導体積層体においては、上記半導体層はＳＢＤのドリフト層として用いられるものであってもよい。ｎ型キャリア濃度が低く設定されたＧａＮからなる上記半導体層をＳＢＤのドリフト層として用いることにより、十分な耐圧が確保されたＳＢＤを容易に製造することができる。
本発明の実施形態に係る半導体積層体の製造方法は、基板を含むベース層を準備する工程と、ベース層上に、導電型がｎ型でありＧａＮからなる半導体層を形成する工程と、を備えている。そして、半導体層を形成する工程では、ｎ型キャリア濃度の、基板の径方向における平均値が１．５×１０１６ｃｍ−３以下、最大値と最小値との差が１．５×１０１５ｃｍ−３以下となるように上記半導体層が形成される。
本実施形態の半導体積層体の製造方法では、半導体層におけるｎ型キャリア濃度の、基板の径方向における最大値と最小値との差が１．５×１０１５ｃｍ−３以下となるように半導体層が形成される。その結果、半導体層におけるｎ型キャリア濃度の、基板の径方向における平均値が１．５×１０１６ｃｍ−３以下とされていても、半導体装置の製造において歩留りを向上させることができる。このように、本願の半導体積層体の製造方法によれば、半導体装置の製造における歩留りの向上を可能とする半導体積層体の製造方法を提供することができる。
上記半導体積層体の製造方法において、上記ベース層を準備する工程では、直径が７４ｍｍ以上（３インチ以上）であるベース層が準備されてもよい。これにより、半導体積層体を用いた半導体装置の製造を効率よく実施することができる。より効率的な半導体装置の製造のためには、上記ベース層の直径は９９ｍｍ以上（４インチ以上）とすることが好ましく、１２７ｍｍ以上（５インチ以上）、さらには１５０ｍｍ以上（６インチ以上）としてもよい。
本実施形態の半導体装置の製造方法は、上記半導体積層体の製造方法により製造された半導体積層体を準備する工程と、この半導体積層体上に電極を形成する工程と、を備えている。本実施形態の半導体装置の製造方法によれば、上記半導体積層体の製造方法により製造された半導体積層体が用いられることにより、歩留りの向上を達成することができる。
上記半導体装置の製造方法において、上記電極を形成する工程では、上記半導体層とショットキー接触する電極が形成されてもよい。このようにすることにより、ＳＢＤなどのショットキー障壁を利用した半導体装置を製造することができる。
［本発明の実施形態の詳細］
次に、本発明に係る半導体積層体、半導体積層体の製造方法および半導体装置の製造方法の一実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図１を参照して、本実施の形態における半導体積層体１０は、基板１と、バッファ層２と、半導体層であるドリフト層３とを備えている。基板１およびバッファ層２は、本実施の形態におけるベース層を構成する。
基板１は、たとえばＧａＮからなるものとすることができる。基板１の直径は５５ｍｍ以上とすることができ、たとえば３インチである。基板１の直径は、半導体積層体１０を用いた半導体装置の生産効率および歩留りの向上を目的として、８０ｍｍ以上（たとえば４インチ）とすることができ、さらに１０５ｍｍ以上（たとえば５インチ）、さらに１３０ｍｍ以上（たとえば６インチ）とすることができる。基板１がＧａＮからなるものである場合、基板１には、たとえば酸素（Ｏ）、珪素（Ｓｉ）などのｎ型不純物が、ｎ型キャリア濃度が１．０×１０１７ｃｍ−３以上５．０×１０１８ｃｍ−３以下となるように導入されてもよい。これにより、基板１の厚み方向に電流が流れる場合における基板の抵抗が十分に抑制される。
バッファ層２は、基板１の一方の主面１Ａ上に接触するように配置されている。バッファ層２は、たとえばＧａＮからなっている。バッファ層２には、たとえばＯ、Ｓｉなどのｎ型不純物が、ｎ型キャリア濃度が１．０×１０１７ｃｍ−３以上５．０×１０１８ｃｍ−３以下となるように導入されてもよい。
ドリフト層３は、バッファ層２の、基板１に面する側とは反対側の主面２Ａ上に接触するように配置されている。ドリフト層３はＧａＮからなっている。また、ドリフト層３の導電型はｎ型となっている。そして、ドリフト層３におけるｎ型キャリア濃度の、基板１の径方向（ドリフト層３の主面３Ａに沿った方向）における平均値は１．５×１０１６ｃｍ−３以下であり、最大値と最小値との差は１．５×１０１５ｃｍ−３以下である。ドリフト層３に含まれるｎ型不純物としては、たとえばＯ、Ｓｉなどを採用することができる。また、ドリフト層３におけるｎ型キャリア濃度の、基板１の径方向における平均値を１．０×１０１６ｃｍ−３以下とすることにより、たとえば半導体積層体１０を用いてＳＢＤを作製した場合の耐圧を一層容易に向上させることができる。一方、上記平均値を４．０×１０１５ｃｍ−３以上とすることにより、たとえばＳＢＤを作製した場合に許容可能なオン抵抗を容易に得ることができる。ｎ型キャリアの濃度の平均値が上述のような範囲内である場合、ｎ型キャリアの濃度のばらつきを上記範囲とすることにより、一層確実に歩留りの向上を達成することができる。より高い歩留りを達成するためには、上記最大値と最小値との差は２．５×１０１４ｃｍ−３以下であることが好ましい。
次に、上記半導体積層体１０から作製される半導体装置の一例であるショットキーバリアダイオード（ＳＢＤ）について説明する。図２を参照して、本実施の形態におけるＳＢＤ１００は、上記実施の形態の半導体積層体１０を用いて作製されたものであって、半導体積層体１０と同様に積層された基板１と、バッファ層２と、ドリフト層３とを備えている。そして、ＳＢＤ１００は、絶縁膜８１と、オーミック電極９１と、ショットキー電極９２とをさらに備えている。
オーミック電極９１は、基板１のバッファ層２に面する側とは反対側の主面１Ｂ上に接触するように配置されている。オーミック電極９１は、基板１とオーミック接触可能な金属、たとえばＴｉ（チタン）からなっている。
絶縁膜８１は、ドリフト層３の、バッファ層２に面する側とは反対側の主面３Ａ上に接触するように配置されている。絶縁膜８１は、たとえば窒化珪素、酸化珪素などの絶縁体からなっている。この絶縁膜８１には、絶縁膜８１を厚み方向に貫通する開口部８２が形成されている。この開口部８２内において、ドリフト層３の主面３Ａが露出している。
ショットキー電極９２は、絶縁膜８１の開口部８２を充填するように配置されている。より具体的には、ショットキー電極９２は、開口部８２において露出するドリフト層３の主面３Ａおよび開口部８２の側壁面に接触し、絶縁膜８１の上面（絶縁膜８１のドリフト層３に面する側とは反対側の主面）にまで接触して延在するように配置されている。ショットキー電極９２は、ＧａＮからなるドリフト層３とショットキー接触可能な金属、たとえばＮｉ（ニッケル）からなっている。
このＳＢＤ１００に対して順方向に電圧が印加された場合、基板１、バッファ層２およびドリフト層３を介してショットキー電極９２とオーミック電極９１との間に電流が流れる。一方、逆方向に電圧が印加された場合、ドリフト層３においてショットキー電極９２に接触する領域を含むようにドリフト層３内に空乏層が形成されるため、電流は流れない。
次に、本実施の形態における半導体積層体１０およびＳＢＤ１００の製造方法の概要について説明する。
図３を参照して、本実施の形態における半導体積層体１０およびＳＢＤ１００の製造方法では、まず工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、図４を参照して、たとえば直径４インチ（１０１．６ｍｍ）のＧａＮからなる基板１が準備される。より具体的には、ＧａＮからなるインゴットをスライスすることにより、ＧａＮからなる基板１が得られる。この基板１の表面が研磨された後、洗浄等のプロセスを経て主面１Ａの平坦性および清浄性が確保された基板１が準備される。
次に、工程（Ｓ２０）としてバッファ層形成工程が実施される。この工程（Ｓ２０）では、工程（Ｓ１０）において準備された基板１の主面１Ａ上に、バッファ層２が形成される。このバッファ層２の形成は以下のように実施することができる。図４を参照して、工程（Ｓ１０）において準備された基板１をサセプタ７０に形成された保持部である凹部７１内に配置する。次に、凹部７１内において保持された基板１を適切な温度に保持しつつ、矢印αの向きに原料ガス（たとえばトリメチルガリウムなど）を流すことにより基板１の主面１Ａ上に原料ガスを供給する。これにより、主面１Ａ上にバッファ層２がエピタキシャル成長により形成される。このとき、原料ガスに適切なガス（たとえばシラン）を添加することにより、Ｓｉなどのｎ型不純物をバッファ層２に導入することができる。上記工程（Ｓ１０）および（Ｓ２０）により、基板１およびバッファ層２からなるベース層の準備が完了する。
次に、工程（Ｓ３０）としてドリフト層形成工程が実施される。この工程（Ｓ３０）では、工程（Ｓ２０）において形成されたバッファ層２上に接触するように導電型がｎ型でありＧａＮからなるドリフト層３が形成される。このとき、図１を参照して、ｎ型キャリア濃度の、基板１の径方向における平均値が１．５×１０１６ｃｍ−３以下、最大値と最小値との差が１．５×１０１５ｃｍ−３以下となるようにドリフト層３が形成される。このドリフト層３の形成は、上記工程（Ｓ２０）に引き続き、同一の装置内において実施することができる。具体的には、図４を参照して、基板１およびバッファ層２からなるベース層をサセプタ７０の凹部７１内に保持した状態で、矢印αに沿った方向（サセプタ７０の上面７２、すなわち凹部７１以外の領域における表面に沿った方向）にトリメチルガリウムなどの原料ガスを流すことにより、バッファ層２の主面２Ａ（ベース層の主面）に原料ガスを供給する。これにより、主面２Ａ上にドリフト層３がエピタキシャル成長により形成される。このとき、原料ガスに適切なガス（たとえばシラン）を添加することにより、Ｓｉなどのｎ型不純物をドリフト層３に導入することができる。また、基板１の径方向におけるｎ型キャリアの濃度のばらつき、すなわち最大値と最小値との差を１．５×１０１５ｃｍ−３以下とすることは、たとえば原料ガス等のガスの流量、流速、基板１およびバッファ層２からなるベース層の温度などを適切に調整するとともに、バッファ層２の主面２Ａ（ベース層の主面）とサセプタ７０の上面７２との高さの差を制御して原料ガスなどのガスに乱流が発生することを抑制することにより達成することができる。具体的には、バッファ層２の主面２Ａとサセプタ７０の上面７２との高さの差は、サセプタ７０の上面７２を基準にして上方向を正、下方向を負と表した場合、−０．１ｍｍ〜０ｍｍの範囲が好ましく、−０．０７５ｍｍ〜−０．０２５ｍｍの範囲がより好ましい。バッファ層２の主面２Ａとサセプタ７０の上面７２との高さの差を上記範囲に制御することにより、原料ガスなどのガスに乱流が発生することを効果的に抑制できる。その結果、基板１の径方向におけるｎ型キャリアの濃度のばらつき、すなわち最大値と最小値との差を確実に１．５×１０１５ｃｍ−３以下とできる。以上の手順により、本実施の形態における半導体積層体１０が完成する。
次に、工程（Ｓ４０）として電極形成工程が実施される。この工程（Ｓ４０）では、オーミック電極９１、絶縁膜８１およびショットキー電極９２が上記工程（Ｓ１０）〜（Ｓ３０）において準備された半導体積層体１０上に形成される。具体的には、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により酸化珪素、窒化珪素などの絶縁体からなる絶縁膜８１が形成される。絶縁膜８１は、ドリフト層３の主面３Ａを覆うように形成される。次に、開口８２を形成すべき領域に対応する位置に開口を有するマスクを絶縁膜８１上に形成し、当該マスクを用いて絶縁膜８１をエッチングすることにより開口部８２を形成する。その後、形成された開口部８２を充填するように、たとえば蒸着法によりＮｉなどの、ドリフト層３を構成するＧａＮとショットキー接触することが可能な金属からなるショットキー電極９２が形成される。一方、基板１のバッファ層２に面する側とは反対側の主面１Ｂ上に接触するように、たとえば蒸着法により基板１とオーミック接触可能なＴｉなどの金属からなるオーミック電極９１が形成される。この工程（Ｓ４０）においては、電極となる金属膜が形成された後、当該金属膜が適切な温度で加熱処理されてもよい。
次に、工程（Ｓ５０）として分離工程が実施される。この工程（Ｓ５０）では、絶縁膜８１、ショットキー電極９２およびオーミック電極９１が形成された半導体積層体が、たとえばダイシングにより各素子に分離される。以上の手順により、本実施の形態におけるＳＢＤ１００が完成する（図２参照）。
本実施の形態の工程（Ｓ１０）〜（Ｓ３０）では、ドリフト層３におけるｎ型キャリア濃度の、基板１の径方向における最大値と最小値との差が１．５×１０１５ｃｍ−３以下である半導体積層体１０が作製される。そして、この半導体積層体１０に、工程（Ｓ４０）において電極等が形成された上で、工程（Ｓ５０）において各素子に分離されて半導体装置であるＳＢＤ１００が製造される。このように、ドリフト層３におけるｎ型キャリア濃度の、基板１の径方向における最大値と最小値との差が１．５×１０１５ｃｍ−３以下とされていることにより、ドリフト層３におけるｎ型キャリア濃度の、基板１の径方向における平均値が１．５×１０１６ｃｍ−３以下とされていても、ＳＢＤ１００の製造において歩留りを向上させることができる。
半導体層におけるｎ型キャリア濃度の、基板の径方向におけるばらつき（最大値と最小値との差）と半導体装置の製造における歩留りとの関係を確認する実験を行った。実験の手順は以下の通りである。
まず、上記実施の形態と同様の構造を有する半導体積層体１０を準備した（図１参照）。具体的には、ｎ型不純物であるＳｉまたはＯ（酸素）を導入することでｎ型キャリア濃度が２．５×１０１８ｃｍ−３の直径４インチの（０００１）Ｇａ面ＧａＮからなる基板１を準備した。この基板１上に、ｎ型不純物であるＳｉを導入することでｎ型キャリア濃度が１．０×１０１８ｃｍ−３のバッファ層２を形成した。さらに、バッファ層２上にｎ型不純物であるＳｉを含む半導体層としてのドリフト層３を形成した。これにより、図１に示す半導体積層体１０を得た。このとき、ドリフト層３におけるｎ型キャリア濃度の、基板１の径方向における平均値は５×１０１５ｃｍ−３とした。そして、ドリフト層３形成時の結晶成長条件を変更することにより、ドリフト層３におけるｎ型キャリア濃度の、基板１の径方向におけるばらつき（最大値と最小値との差）が異なる複数の半導体積層体１０を作製した。ここで、ドリフト層３におけるｎ型キャリア濃度は、Ｃ−Ｖ測定（測定点面積：直径２００μｍ）により、基板１の外周部１０ｍｍを除いた領域内で、基板の中心から径方向に１０ｍｍ間隔で５点測定し、平均値、最大値および最小値を算出した。さらに、得られた半導体積層体１０上に電極等を形成して図２に示す構造を有するＳＢＤ１００を作製した。そして、上記ｎ型キャリア濃度のばらつきが異なる各半導体積層体１０から得られたＳＢＤ１００の歩留りを調査した。歩留りは、各半導体積層体１０から作製されたＳＢＤ１００のうち、設計上の許容値である６００Ｖの逆方向電圧時におけるリーク電流値が０．０１ｍＡ以下、かつ順方向電圧時の抵抗が５Ａ／１．５Ｖの条件を満たすＳＢＤ１００の割合を算出することにより導出した。実験の結果を図５に示す。
図５において横軸はドリフト層３におけるｎ型キャリア濃度の、基板１の径方向におけるばらつき（最大値と最小値との差）である。また、縦軸は、半導体積層体１０からＳＢＤ１００を作製した場合の歩留りを表している。図５を参照して、ｎ型キャリア濃度のばらつきが低減されるにしたがって、歩留りは向上している。そして、ばらつきが１．５×１０１５ｃｍ−３以下の領域で歩留りは急激に向上する。また、ばらつきを０．５×１０１５ｃｍ−３以下（５×１０１４ｃｍ−３以下）とすることにより、４０％以上の歩留りが得られている。さらに、ばらつきを０．２５×１０１５ｃｍ−３以下（２．５×１０１４ｃｍ−３以下）とすることにより、８０％以上の歩留りが得られている。この実験結果より、半導体装置の製造において歩留りを向上させるためには、半導体層におけるｎ型キャリア濃度の、基板の径方向における最大値と最小値との差を１．５×１０１５ｃｍ−３以下とする必要があり、５×１０１４ｃｍ−３以下とすることが好ましく、２．５×１０１４ｃｍ−３以下とすることがより好ましいことが確認される。
今回開示された実施の形態および実施例はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、請求の範囲によって規定され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本願の半導体積層体、半導体積層体の製造方法および半導体装置の製造方法は、導電型がｎ型であり、ＧａＮからなる半導体層を含む半導体積層体およびその製造方法、ならびにＧａＮからなる半導体層を含む半導体装置の製造方法に、特に有利に適用され得る。
１ 基板、１Ａ 基板の主面、１Ｂ 基板の別の主面、２ バッファ層、２Ａ バッファ層の主面、３ ドリフト層、３Ａ ドリフト層の主面、１０ 半導体積層体、７０ サセプタ、７１ 凹部、７２ サセプタの上面、８１ 絶縁膜、８２ 開口部、９１ オーミック電極、９２ ショットキー電極

Claims (7)

  1. 基板を含むベース層と、
    前記ベース層上に配置され、導電型がｎ型のＧａＮからなる半導体層と、を備え、
    前記半導体層におけるｎ型キャリア濃度の、前記基板の径方向における平均値は１．５×１０１６ｃｍ−３以下であり、最大値と最小値との差は１．５×１０１５ｃｍ−３以下である、半導体積層体。
  2. 前記ベース層の直径が７４ｍｍ以上である、請求項１に記載の半導体積層体。
  3. 前記半導体層はショットキーバリアダイオードのドリフト層として用いられる、請求項１または２に記載の半導体積層体。
  4. 基板を含むベース層を準備する工程と、
    前記ベース層上に、導電型がｎ型のＧａＮからなる半導体層を形成する工程と、を備え、
    前記半導体層を形成する工程では、ｎ型キャリア濃度の、前記基板の径方向における平均値が１．５×１０１６ｃｍ−３以下、最大値と最小値との差が１．５×１０１５ｃｍ−３以下となるように前記半導体層が形成される、半導体積層体の製造方法。
  5. 前記ベース層を準備する工程では、直径が７４ｍｍ以上である前記ベース層が準備される、請求項４に記載の半導体積層体の製造方法。
  6. 請求項４または５に記載の半導体積層体の製造方法により製造された半導体積層体を準備する工程と、
    前記半導体積層体上に電極を形成する工程と、を備えた、半導体装置の製造方法。
  7. 前記電極を形成する工程では、前記半導体層とショットキー接触する前記電極が形成される、請求項６に記載の半導体装置の製造方法。

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