JP2023535137A - 歪み緩和層 - Google Patents

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Abstract

エピタキシャル結晶構造内の歪み緩和層を形成するための方法であって、該方法が、第１の自然緩和面内格子パラメータを有する材料を含む結晶テンプレート層を提供することと、第１のエピタキシャル結晶層を結晶テンプレート層上に形成することであって、第１のエピタキシャル結晶層が、結晶テンプレート層の導電率よりも高い初期導電率を有する、形成することと、第２のエピタキシャル結晶層を第１のエピタキシャル結晶層上に形成することであって、第２のエピタキシャル結晶層が、第１のエピタキシャル結晶層の初期導電率よりも低い導電率を有し、結晶テンプレート層の第１の自然緩和面内格子パラメータとは異なる第２の自然緩和面内格子パラメータを有する材料を含む、形成することと、第１のエピタキシャル結晶層の電気化学エッチングによって第１のエピタキシャル結晶層内に細孔を形成し、第１のエピタキシャル結晶層内の、及び／又は第１のエピタキシャル結晶層と第２のエピタキシャル結晶層との間の界面における結合の塑性変形による第２のエピタキシャル結晶層内の歪み緩和を可能にすることと、少なくとも第１のエピタキシャル結晶層及び第２のエピタキシャル結晶層を貫く導電材料を含む１つ以上のチャネルを形成し、これにより、第１のエピタキシャル結晶層及び第２のエピタキシャル結晶層を貫く結晶テンプレート層への電気接続を可能にすることと、を含む方法。

Description

本発明は、テンプレート、及びテンプレートを形成するための方法に関する。詳細には、限定するものではないが、本発明は、実用的デバイス形成のための歪み緩和結晶性材料の成長を可能にするテンプレート、及びテンプレートを形成する方法に関する。
エピタキシャル成長結晶デバイス、このような発光ダイオード（ＬＥＤ（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ））デバイスは、通例、異なる組成の層を有する結晶構造を提供するために、有機金属気相成長（ＭＯＣＶＤ（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ））及び分子線エピタキシ（ＭＢＥ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ））などの技法を用いて形成される。特定の放射再結合を達成することを所望することによって必要となり得る、層の異なる組成は、例えば、層の結晶格子パラメータの間の不整合を生じさせ得る。このような不整合は、通例、高い歪みをもたらし得、それがひいては内部量子効率（ＩＱＥ（ｉｎｔｅｒｎａｌ ｑｕａｎｔｕｍ ｅｆｆｉｃｉｅｎｃｙ））の低下をもたらし得る。これは、特に、より長い波長の光の放出、例えば、赤色光の放出を提供するためにＩｎＧａＮ量子井戸（ＱＷ（ｑｕａｎｔｕｍ ｗｅｌｌ））内の高いインジウム含有率が用いられる場合における、窒化インジウムガリウム（ＩｎＧａＮ）ベースのＬＥＤ構造の形成における既知の問題である。
このような場合には、デバイスの特性を改善するために下地層内の歪みを低減しようと試みることは、多くの場合、さらなる困難を引き起こす。例えば、ＩｎＧａＮベースのデバイスでは、窒化ガリウム（ＧａＮ）よりも大きい面内格子定数を有する緩和ＩｎＧａＮ層上にＱＷを成長させることが歪みを低減し、したがって、ＩＱＥを改善することになる。しかし、高品質の緩和ＩｎＧａＮ層を達成し、さらに、機能的デバイスを形成するためのＱＷ内のキャリア注入も可能にすることは問題がある。なぜなら、好ましいドーピングレベルを有する高品質のｎ型層は、通例、及び有利に、ｎ型にドープされたＧａＮから形成され、歪みを低減し、ひいては、赤色光を放出するＩｎＧａＮベースのＬＥＤのＩＱＥを改善するために必要とされる組成を有する材料のためには容易に達成されないからである。
多孔質ＧａＮ層が、その後に成長させた層内の歪みを低減するための機構として提案されている。なぜなら、多孔質ＧａＮは柔軟であり、切断された結合を多く含み、これが多孔質ＧａＮ／ＩｎＧａＮ界面におけるミスフィット転位の伝搬を可能にするからである。しかし、このような多孔質ＧａＮは高い抵抗性を有し、したがって、概して、機能的デバイスの形成には適さない。
上述された問題のうちの少なくとも一部を軽減するために、エピタキシャル結晶構造内の歪み緩和層を形成するための方法であって、該方法が、第１の自然緩和面内格子パラメータを有する材料を含む結晶テンプレート層を提供することと、第１のエピタキシャル結晶層を結晶テンプレート層上に形成することであって、第１のエピタキシャル結晶層が、結晶テンプレート層の導電率よりも高い初期導電率を有する、形成することと、第２のエピタキシャル結晶層を第１のエピタキシャル結晶層上に形成することであって、第２のエピタキシャル結晶層が、第１のエピタキシャル結晶層の初期導電率よりも低い導電率を有し、結晶テンプレート層の第１の自然緩和面内格子パラメータとは異なる第２の自然緩和
面内格子パラメータを有する材料を含む、形成することと、第１のエピタキシャル結晶層の電気化学エッチングによって第１のエピタキシャル結晶層内に細孔を形成し、第１のエピタキシャル結晶層内の、及び／又は第１のエピタキシャル結晶層と第２のエピタキシャル結晶層との間の界面における結合の塑性変形による第２のエピタキシャル結晶層内の歪み緩和を可能にすることと、少なくとも第１のエピタキシャル結晶層及び第２のエピタキシャル結晶層を貫く導電材料を含む１つ以上のチャネルを形成し、これにより、第１のエピタキシャル結晶層及び第２のエピタキシャル結晶層を貫く結晶テンプレート層への電気接続を可能にすることと、を含む方法が提供される。
また、エピタキシャル結晶構造であって、第１の自然緩和面内格子パラメータを有する材料を含む結晶テンプレート層と、結晶テンプレート層上に形成された第１のエピタキシャル結晶層と、第１のエピタキシャル結晶層上に形成された第２のエピタキシャル結晶層であって、第２のエピタキシャル結晶層が、結晶テンプレート層の第１の自然緩和面内格子パラメータとは異なる第２の自然緩和面内格子パラメータを有する材料を含む、第２のエピタキシャル結晶層と、第１のエピタキシャル結晶層内に形成された１つ以上の細孔であって、これにより、第２のエピタキシャル結晶層内の任意の歪みが、第１のエピタキシャル結晶層内の、及び／又は第１のエピタキシャル結晶層と第２のエピタキシャル結晶層との間の界面における結合の塑性変形によって緩和される、１つ以上の細孔と、少なくとも第１のエピタキシャル結晶層及び第２のエピタキシャル結晶層を貫いて形成された導電材料を含む１つ以上のチャネルであって、これにより、第１のエピタキシャル結晶層及び第２のエピタキシャル結晶層を貫く結晶テンプレート層への電気接続を可能にする、１つ以上のチャネルと、を含むエピタキシャル結晶構造が提供される。
有利に、１つ以上のチャネルの形成と組み合わせた、初期に高導電率を有する層の多孔化は、下地テンプレート層の固有の緩和された面内格子パラメータと比べて異なる固有の緩和された面内格子パラメータを有する結晶層の緩和を可能にする。このような緩和は、さもなければ達成が困難であろうデバイスの形成を可能にし、さらに、デバイス形成を改善する様態で下地テンプレート層との電気接続を可能にする。
好ましくは、細孔は、５０％超、好ましくは、６０％超、及びより好ましくは、７０％超の、結晶テンプレート層と第２のエピタキシャル結晶層との間の第１のエピタキシャル層の体積の密度を有するように形成される。有利に、第１のエピタキシャル結晶層内のボイドの密度は、第１のエピタキシャル結晶層内の、及び／又は第１のエピタキシャル結晶層との間の界面における結合の塑性変形を促進するために制御される。
好ましくは、第２のエピタキシャル結晶層は少なくとも１つのＶピットを含み、好ましくは、少なくとも１つのＶピットの深さは実質的に、一体化した第１のエピタキシャル結晶層及び第２のエピタキシャル結晶層の厚さである。有利に、このような深さのＶピットは下地結晶テンプレート層との電気接続を可能にする。
好ましくは、本方法は、少なくとも１つのＶピットを拡大することを含み、好ましくは、少なくとも１つのＶピットを拡大することは、少なくとも１つのＶピットの側壁からの材料をエッチングし、これにより、結晶テンプレート層の少なくとも部分を露出させることを含む。有利に、Ｖピットは、多孔化された、電気的に高抵抗性の多孔質の第１のエピタキシャル結晶層を貫く、結晶テンプレート層と、第２のエピタキシャル結晶層上にその後に形成された層との間の電気接続を促進する。
好ましくは、本方法は、少なくとも第２のエピタキシャル結晶層を貫いてエッチングし、これにより、第２のエピタキシャル結晶層内に１つ以上のアイランドを形成することを含む。有利に、アイランドの形成は第２のエピタキシャル結晶層の緩和を制御する。
好ましくは、本方法は、第２のエピタキシャル結晶層をパターニングすることを含み、パターニングはリソグラフィ技法及び自己組織化Ｎｉハードマスクのうちの少なくとも一方を含む。有利に、自己組織化Ｎｉハードマスクを用いて第２のエピタキシャル結晶層をパターニングすることは、歪み緩和、及び下地結晶テンプレート層との電気接続のための狭いチャネルの形成を可能にする。
好ましくは、本方法は、パターニングされたテンプレート層上に結晶テンプレート層を形成することを含む。有利に、結晶テンプレート層の下地モルフォロジを制御することによって、改善されたデバイス形成が促進される。有利に、改善された光歪み管理、より効率的な光生成、及びより効率的な光抽出を有する、高解像度マイクロＬＥＤアレイなどの、ＬＥＤデバイス、及びＬＥＤデバイスのアレイの形成がもたらされ得る。
好ましくは、パターニングされたテンプレート層は、トレンチを提供するようにパターニングされ、好ましくは、結晶テンプレート層を形成することは、トレンチ内にオーバーグロース材料を形成し、ｖ溝を提供し、これにより、第２のエピタキシャル結晶層内における谷によって少なくとも部分的に画定された２次元領域の形成を可能にすることを含む。有利に、トレンチの形成は、谷のサイズがトレンチ内の材料のオーバーグロースによって調整されることを可能にする。
好ましくは、パターニングされたテンプレート層は、１つ以上のオーバーグロース構造を提供するようにパターニングされ、好ましくは、パターニングされた結晶テンプレート層を形成することは、結晶テンプレート層を少なくとも部分的にマスクし、１つ以上の孔を提供すること、及び１つ以上の孔内にオーバーグロース材料を形成し、これにより、１つ以上のオーバーグロース構造を提供することを含む。有利に、パターニングされた基板上のオーバーグロースは、初期に実質的に平坦な平面基板から突出した構造を提供するために用いることができる。このようなモルフォロジは、ＬＥＤデバイスが上に形成される下地結晶性材料の改善された歪み管理と組み合わせた、ＬＥＤデバイスからの改善された発光特性を可能にするために用いることができる。
好ましくは、パターニングされたテンプレート層が、１つ以上のオーバーグロース構造を提供するようにパターニングされる場合には、少なくとも第１のエピタキシャル結晶層及び第２のエピタキシャル結晶層を貫く導電材料を含む１つ以上のチャネルを形成することは、１つ以上のオーバーグロース構造の１つ以上の側壁からの材料を除去することを含む。有利に、材料を除去し、少なくとも第１のエピタキシャル結晶層及び第２のエピタキシャル結晶層を貫くチャネルを形成することは、第１のエピタキシャル結晶層及び第２のエピタキシャル結晶層を貫く結晶テンプレート層への電気接続を可能にする。
好ましくは、本方法は、第２のエピタキシャル結晶層の少なくとも部分を平坦化し、これにより、第２のエピタキシャル結晶層と疑似格子整合した第３のエピタキシャル結晶層を形成することを含む。有利に、第３のエピタキシャル結晶層は機能的デバイスの形成のための表面を提供する。
好ましくは、本方法は、１つ以上のチャネル内に材料を形成することを含み、好ましくは、材料は第３のエピタキシャル結晶層の部分を形成する。好ましくは、第３のエピタキシャル結晶層は導電層であり、好ましくは、第３のエピタキシャル結晶層は結晶テンプレート層と電気的に連通しており、及び／又は第３のエピタキシャル層は、キャリア再結合に応じて光を放出するように構成された活性領域の部分を形成する。有利に、第３のエピタキシャル結晶層上に形成されたデバイスは、下地結晶テンプレートレイター（ｌａｔｅｒ）と接触させられ、電気接続し得る。有利に、第３のエピタキシャル層が、キャリア再
結合に応じて光を放出するように構成された活性領域の部分を形成する場合には、光生成効率が改善される。有利に、第３のエピタキシャル層が、パターニングされた結晶テンプレート層の特徴の側壁上の活性領域の部分を形成する場合には、改善された電気接続及び第３のエピタキシャル結晶層内へのキャリア注入がもたらされ、これは、歪みが緩和された第２のエピタキシャル結晶層と相まって、第２のエピタキシャル結晶層上に少なくとも部分的に形成されたデバイスからの改善された光生成をもたらす。
好ましくは、結晶テンプレート層、第１のエピタキシャル結晶層、第２のエピタキシャル結晶層、及び第３のエピタキシャル結晶層のうちの少なくとも１つは半導体材料を含み、好ましくは、半導体材料はＩＩＩ－Ｖ族系材料であり、より好ましくは、ＩＩＩ－Ｖ族材料は窒化物系材料である。有利に、このような材料の提供のための技法は、低い欠陥密度を有する高品質結晶性材料を提供することができる。
好ましくは、エピタキシャル結晶構造は発光デバイスの部分を形成する。有利に、歪み緩和は導電率と組み合わせて管理され、高品質の実用的デバイスを形成する。
好ましくは、発光デバイスは発光画素のアレイの部分を形成する。有利に、発光画素のアレイは歪み緩和層上に形成され得、これにより、面内格子パラメータは材料要求に適合し、それゆえ、両側で電気接続され得るより高品質のデバイスをもたらし、その結果、アレイ内の画素の密度を増大させる。
本発明のさらなる態様は説明及び添付の請求項から明らかになるであろう。
本発明の実施形態の詳細な説明が図を参照して例としてのみ説明される。
図１Ａはエピタキシャル結晶構造の断面図を示す。 図１Ｂは、さらに処理された図１Ａのエピタキシャル結晶構造の断面図を示す。 図２Ａは、Ｖピットを含むエピタキシャル結晶構造の断面図を示す。 図２Ｂは、さらに処理された図２Ａのエピタキシャル結晶構造の断面図を示す。 図２Ｃは、さらに処理された図２Ｂの構造の断面図を示す。 図３Ａは、Ｖピット及びＶ溝を含むエピタキシャル構造の断面図を示す。 図３Ｂは、さらに処理された図３Ａの構造の断面図を示す。 図３Ｃは図３Ｂの構造の平面図を示す。 図３Ｄは、さらに処理された図３Ｂの構造の断面図を示す。 図４Ａは、さらに処理された図１Ｂの構造の断面図を示す。 図４Ｂは、さらに処理された図４Ａの構造の断面図を示す。 図５Ａは、テンプレート上に形成されたエピタキシャル構造の断面図を示す。 図５Ｂは、さらに処理された図５Ａの構造の断面図を示す。
機能的固体デバイスが上に形成され得る歪み緩和エピタキシャル結晶層の形成が説明される。構造、及び構造を形成するための方法は、上述された問題のうちの少なくとも一部に対処する。図１～図５は、エピタキシャル結晶構造内の歪み緩和層の形成を説明する。ここで、歪み緩和層は、歪み緩和層が上に形成される基板の固有の自然格子パラメータとは異なる固有の自然格子パラメータを有する。このような歪み緩和層の形成は、歪み緩和層とより接近して整列した固有結晶格子パラメータを有するその後に形成される層が形成
され得、したがって、より高い結晶品質及び低減された欠陥を有するように形成され得るようになることを意味する。
本明細書において説明される方法及び構造は、ＩＩＩ－Ｖ族結晶性材料、特に、窒化物系半導体材料に基づく。しかし、さらなる例では、当業者は、ここで説明される技法は、他のＩＩＩ－Ｖ族結晶性材料、又はＩＩ－ＶＩ族結晶性材料などの、異なる結晶構造及び半導体材料に適用することができることを理解する。有利に、構造は、下地のバルク基板層よりもテンプレートに接近して整列した自然格子パラメータを有する材料を形成するためのテンプレート層を提供するだけでなく、それはまた、テンプレートにより接近して整列した自然格子パラメータを有する材料が導電性テンプレート上に形成されることも可能にし、したがって、高い結晶品質の実用的機能的デバイス、例えば、発光ダイオード（ＬＥＤ）デバイスの高解像度アレイが形成されることを可能にする。
図１Ａはエピタキシャル構造１００Ａの断面図を示す。エピタキシャル構造１００Ａは、デバイスを形成するための初期テンプレートを提供し、有機金属気相成長（ＭＯＣＶＤ）によって形成される。さらなる例では、代替的な、及び／又は追加の成長及び／又は堆積技法が、本明細書において説明されるエピタキシャル層を提供するために用いられる。一例では、分子線エピタキシ（ＭＢＥ）が用いられる。発光ダイオード（ＬＥＤ）デバイスは、通例、成長基板を提供し、その上に半導体結晶性材料の複数のエピタキシャル層が成長及び／又は堆積させられ、機能的デバイスを形成することによって形成される。窒化ガリウム（ＧａＮ）ベースのＬＥＤデバイスのためには、ｎ型にドープされたｎ－ＧａＮが、通例、ｐ－ｎ接合の形成のための基層として提供される。エピタキシャル構造１００Ａは、高品質の結晶性材料を有するＬＥＤデバイスなどの、デバイスの形成を可能にし、さらに、デバイスが導電層上に形成されることを可能にするために処理される構造を提供する。
図１Ａに、成長基板１０２が示されている。成長基板１０２はシリコンから形成される。さらなる例では、サファイア、炭化ケイ素、又は任意の他の好適な基板材料などの、代替的な、及び／又は追加の材料が、基板を形成するために用いられる。成長基板１０２上に、ｎ型にドープされたｎ－ＧａＮが提供され、結晶テンプレート層１０４の役割を効果的に果たす。結晶テンプレート層１０４はｎ型ＧａＮ層として示されているが、さらなる例では、緩衝層などの、代替的な、及び／又は追加の層が、ｎ－ＧａＮ層の特性（結晶品質、ドーピングレベル、厚さ等など）を制御するために含まれる。結晶テンプレート層１０４は厚さおよそ１０００ｎｍであり、５ｘ１０１８ａｔ／ｃｍ３の濃度にドープされている。さらなる例では、結晶テンプレート層１０４は異なる厚さに形成され、異なるドーピング濃度を有し、その一方で、本明細書において説明される機能性を依然として可能にする。さらなる例では、結晶テンプレート層１０４は、本明細書において説明される機能性を提供するために形成されたｐ型ドープ層であり、その後に形成される層の組成はそれに応じて調整される。
ｎ型結晶テンプレート層１０４の上に、第１のエピタキシャル結晶層１０６が形成されて存在し、第１のエピタキシャル結晶層１０６は窒化ガリウム（ＧａＮ）から形成される。したがって、第１のエピタキシャル結晶層１０６は、結晶テンプレート層１０４と同じ自然の緩和された面内格子定数を有する。さらなる例では、第１のエピタキシャル結晶層１０６は異なる材料から形成され、結晶テンプレート層１０４と疑似格子整合している。第１のエピタキシャル結晶層１０６は高濃度ドープ層として形成される。ここで、ドーピングは、高濃度にドープされた第１のエピタキシャル結晶層１０６とｎ型結晶テンプレート層１０４との間に初期ドーピングコントラストが存在するようにしたものである。このようなコントラストは、後続のステップにおける第１のエピタキシャル結晶層１０６の多孔化を可能にする、以下において図１Ｂを参照して説明する。第１のエピタキシャル結晶
層はおよそ３０ｎｍの厚さを有し、初期に、１ｘ１０２０ａｔ／ｃｍ３のオーダーの濃度にドープされる。このようなドーピング濃度はＳｉを用いて達成される。さらなる例では、過剰な表面粗化を防止しつつ、このようなドーピング濃度を達成するために、Ｓｉ及びＡｌを用いた共ドーピングが用いられる。さらなる例では、異なる技法、濃度、及び厚さが、第１のエピタキシャル結晶層１０６を形成するために、代替的に、及び／又は追加的に用いられる。有利に、３０ｎｍのオーダーの薄い第１のエピタキシャル結晶層１０６の使用は、多孔化処理の後に欠陥の多い層をもたらし、切断された結合はミスフィット転位の移動を可能にする。さらなる例では、第１のエピタキシャル結晶層１０６は、１ｎｍ～３００ｎｍ、好ましくは、２０ｎｍ～５０ｎｍの厚さを有する。さらなる例では、第１のエピタキシャル結晶層１０６は、８ｘ１０１８ａｔ／ｃｍ３～５ｘ１０２０ａｔ／ｃｍ３、及び好ましくは３ｘ１０１９ａｔ／ｃｍ３～１ｘ１０２０ａｔ／ｃｍ３の濃度におけるＳｉを初期にドープされる。さらなる例では、第１のエピタキシャル結晶層１０６は、０．５％～１０％、及び好ましくは、１％～３％のモル分率を有するＡｌ及びＳｉを共ドープされる。
第１のエピタキシャル結晶層１０６上に、非ドープ層１０８を有する第２のエピタキシャル結晶層が提供され、ドープされていない第２のエピタキシャル結晶層１０８は、結晶テンプレート層１０４及び第１のエピタキシャル結晶層１０６に対して固有に異なる格子定数を有する層である。図１Ａの例では、第２のエピタキシャル結晶層１０８は窒化インジウムガリウム（ＩｎＧａＮ）の非ドープ層である。ドープされていない第２のエピタキシャル結晶層１０８は厚さおよそ１００ｎｍ～１５０ｎｍである。有利に、第２のエピタキシャル結晶層１０８は、弾性緩和を可能にする厚さを有する。したがって、第２のエピタキシャル結晶層１０８の成長は、結晶テンプレート層１０４及び第１のエピタキシャル結晶層１０６の下地材料によって初期に歪まされ、これにより、第２のエピタキシャル結晶層１０８の異なる固有の自然面内格子パラメータが第１のエピタキシャル結晶層１０６の固有の自然面内格子パラメータと疑似格子整合的に整列した、第２のエピタキシャル結晶層１０８をもたらす。さらなる例では、第２のエピタキシャル結晶層１０８は、本明細書において説明される機能性を可能にしつつ、異なる厚さを有するように形成される。一例では、第２のエピタキシャル結晶層１０８は１００ｎｍ～５００ｎｍの厚さを有する。さらなる例では、第２のエピタキシャル結晶層１０８は、好ましくは、１５０ｎｍ～２００ｎｍの厚さを有する。第２のエピタキシャル結晶層１０８は、０％～２５％、及び好ましくは、６％～１５％のＩｎ組成を有するＩｎＧａＮのバルク層である。第２のエピタキシャル結晶層１０８はバルクＩｎＧａＮ層であるが、さらなる例では、第２のエピタキシャル結晶層１０８は、０％～２５％、及び好ましくは、６％～１５％のＩｎＧａＮ内の平均インジウム組成をもたらす交互の化学組成を有する複数の層の超格子構造である。一例では、ＩｎＧａＮの第２のエピタキシャル結晶層が超格子構造であるときには、結晶テンプレート層１０４に対する固有の異なる格子定数は、第２のエピタキシャル結晶層を形成する超格子層全体にわたる平均組成に関連する。
第１のエピタキシャル結晶層１０６、結晶テンプレート層１０４，及び第２のエピタキシャル結晶層１０８の間の高いドーピングコントラストを有するこのようなエピタキシャル構造１００Ａの提供は、初期に高濃度にドープされた第１のエピタキシャル結晶層１０６の多孔化を可能にする。第１のエピタキシャル結晶層１０６の多孔化は電気化学プロセスによって行われる。電気化学エッチングプロセスは、最も導電性の高い層が最初にエッチングされるようエピタキシャル層を選択的にエッチングするために用いることができる。図１Ａのエピタキシャル構造１００Ａなどの、エピタキシャル構造内の埋め込み層の多孔化は第２のエピタキシャル結晶層１０８内の貫通転位芯を通じて行われ得る。有利に、最上部の第２のエピタキシャル結晶層１０８が侵される必要はなく、表面下層を多孔化するために第２のエピタキシャル結晶層１０８をパターニングする必要はない。第２のエピタキシャル結晶層１０８は非ドープ層１０８として説明されているが、さらなる例では、
ドープされていない第２のエピタキシャル結晶層１０８は、本明細書において説明される方法に係る表面下層の多孔化を可能にするために、導電率における十分なコントラストをもたらすドーピングレベルを有する。
エピタキシャル構造１００Ａの電気化学エッチングは、表面下の第１のエピタキシャル結晶層１０６のこのような電気化学処理が行われることを可能にする第２のエピタキシャル結晶層１０８の非ドープＩｎＧａＮ内の貫通転位又は他の開口部を通じた第１のエピタキシャル結晶層１０６の多孔化をもたらす。これは、第１のエピタキシャル結晶層１０６のみがこの層の電気化学エッチングの間に多孔化することを意味する、ｎ型結晶テンプレート層１０４と第１のエピタキシャル結晶層１０６との間の高いドーピングコントラストによって促進される。有利に、第１のエピタキシャル結晶層１０６が、それの内部に形成された細孔を有するのに従って、多孔化された第１のエピタキシャル結晶層１０６’は高抵抗性を有するようになり、したがって、第１のエピタキシャル結晶層１０６を多孔化するために用いられる電気化学プロセスは細孔の形成を停止するため、ドーピングコントラストは多孔化プロセスの制御を可能にする。
したがって、多孔質の第１のエピタキシャル結晶層１０６’を提供するためにエピタキシャル構造１００Ａが電気化学エッチングによって処理されると、第１のエピタキシャル結晶層１０６は多孔質で柔軟なエピタキシャル結晶層１０６’になる。
図１Ｂは、エピタキシャル構造１００Ａの処理されたバージョンを示す。エピタキシャル構造１００Ｂは、多孔質の第１のエピタキシャル結晶層１０６’全体にわたる細孔をもたらすために第１のエピタキシャル結晶層１０６が多孔化された、エピタキシャル構造１００Ａの処理されたバージョンである。このような多孔化は、ドープされていないＩｎＧａＮの第２のエピタキシャル結晶層１０８の歪み緩和を可能にする。このような歪み緩和は、第２のエピタキシャル結晶層１０８が膨張することを必要とする。後述されるように、有利な構造を提供するために、第２のエピタキシャル結晶層１０８の横方向の膨張が制御される。多孔化された第１のエピタキシャル結晶層１０６’が、体積の密度によって、細孔及びＧａＮ材料である程度は、電気化学エッチングプロセスに依存する。電気化学エッチングプロセスは、表面下層内の柔軟な材料を有利にもたらしつつ、初期に形成された際の第１のエピタキシャル結晶層１０６の高濃度にドープされた導電率に比べて低減された導電率を有する多孔化された第１のエピタキシャル結晶層１０６’をもたらす。
上述されたように、第１のエピタキシャル結晶層１０６に対して初期に歪まされた、第２のエピタキシャル結晶層１０８は、緩和するために膨張しなければならない。第２のエピタキシャル結晶層１０８の膨張は、図２～図５を参照して説明されるように、適切な間隙及び／又はチャネルの形成によって制御される。
図２Ａに、図１Ｂに関して説明された、処理されたエピタキシャル構造１００Ｂに従って提供され、これにより、結晶テンプレート層１０４、多孔化された第１のエピタキシャル結晶層１０６’、及び第２のエピタキシャル結晶層１０８が存在する、エピタキシャル構造２００Ａの断面図が示されている。エピタキシャル構造２００Ａは第２のエピタキシャル結晶層１０８の表面内のＶピット２０２をさらに示している。このようなＶピット２０２はｎ型結晶テンプレート層１０４の形成時に作り出される。図２Ａは結晶テンプレート層１０４の最上層１０５を示す。最上層１０５もＧａＮから形成されるが、最上層１０５内のＶピットの形成は、結晶テンプレート層１０４を形成する際の成長条件を変更することによって可能にされる。例えば、結晶テンプレート層１０４の最上層１０５内のＶピットは、成長温度を下げることによって開始され得る。このような最上層１０５は厚さ５０ｎｍのオーダーのものである。有利に、このような厚さは、チャネルがエピタキシャル構造２００Ａを貫いて形成されることを可能にするための適切な厚さの後続の層内のＶピ
ットを生み出す。さらなる例では、最上層１０５は、本明細書において説明される機能性を提供するように設計された構成を有する。エピタキシャル構造２００Ａの断面図は１つのＶピットを示す。しかし、さらなる例では、追加のＶピットが結晶テンプレート層の最上層１０５の平面状の表面にわたって形成される。一例では、このようなＶピットは結晶テンプレート層の最上層１０５にわたってランダムに形成される。
結晶テンプレート層１０４の最上層１０５内のＶピットの形成は、その後に成長させられた層を貫いて伝搬するＶピットをもたらす。したがって、結晶テンプレート層１０４の最上層１０５内に形成されたＶピットに従って第２のエピタキシャル結晶層１０８の表面内にＶピット２０２が形成される。さらなる例では、追加の、及び／又は代替的な技法が、第２のエピタキシャル結晶層１０８内にＶピット２０２を形成するために用いられる。
１つ以上のＶピット２０２が第２のエピタキシャル結晶層１０８内に形成されると、Ｖピット２０２を拡大し、これにより、１つ以上のチャネルを開き、結晶テンプレート層１０４、及び／又は結晶テンプレート層１０４の最上層１０５の少なくとも部分を露出させるために、エピタキシャル構造２００Ａが処理される。図２Ｂにこれが示されている。同図では、Ｖピット２０２の側壁がエッチングされたように示されている。
図２Ｂは、さらに処理された図２Ａのエピタキシャル構造２００Ａである、エピタキシャル構造２００Ｂの断面図を示す。図２Ｂには、Ｖピット２０２の側壁のエッチングによるＶピット２０２の拡大が示されている。ウェットエッチングによる図２Ａのエピタキシャル構造２００Ａの処理はエピタキシャル構造２００Ａの異方性エッチングを可能にする。ウェットエッチングは高温で水酸化カリウム（ＫＯＨ）を用いて遂行される。さらなる例では、追加の、及び／又は代替的な技法が、Ｖピット２０２をエッチングし、拡大するために用いられる。例えば、水酸化テトラメチルアンモニウム（ＴＭＡｈ）が用いられる。
図２Ｂにおいて示されるように、非ドープＩｎＧａＮの第２のエピタキシャル結晶層１０８の側壁２０８が、導電性のＧａＮへの開放経路を提供するようにエッチングされる。その後、多孔化された第１のエピタキシャル結晶層１０６の２０６の側壁及びＶピットを開けた最上層１０５の側壁２０５が拡大される。結果として生ずるエッチングされたＶピット２０２は、実質的に、非ドープＩｎＧａＮの第２のエピタキシャル結晶層１０８の厚さと組み合わせられた多孔化された第１のエピタキシャル結晶層１０６’の厚さの深さになる。有利に、このような拡大は、エピタキシャル構造２００Ｂを貫くｎ型結晶テンプレート層１０４への電気接続のためのルートをもたらす。Ｖピット２０２の側壁２０５、２０６、２０８が、少なくとも、多孔化された第１のエピタキシャル結晶層１０６’及び第２のエピタキシャル結晶層１０８を貫く１つ以上のチャネルをもたらすようエッチングされると、エピタキシャル構造２００Ｂは、図２Ｃにおいて示されるように、さらに処理される。
図２Ｃは、さらに処理された図２Ｂのエピタキシャル構造２００Ｂである、エピタキシャル構造２００Ｃの断面図を示す。図２Ｃには、図２Ａ及び図２Ｄを参照して説明された拡大されたＶピット２０２によってもたらされたチャネル内に形成されたｎ型材料２１０である導電材料が示されている。ｎ型材料２１０はまた、非ドープＩｎＧａＮの第２のエピタキシャル結晶層１０８の上のｎ型材料２１０の薄い疑似格子整合層である第３のエピタキシャル結晶層も形成する。ｎ型材料２１０は結晶テンプレート層１０４のｎ型材料と電気接触し、有利に、電流拡散、及びその後に形成されたデバイス内のエピタキシャル構造２００Ｃのｎ型にドープされた側を介したコンタクトを作る容易さを可能にする。ｎ型材料２１０は構造を平坦化する。ＧａＮで形成される場合には、ｎ型材料２１０の平坦化層は、非ドープＩｎＧａＮの第２のエピタキシャル結晶層１０８が緩和されたときに引張
応力を受ける。導電性ｎ型材料２１０はＧａＮで形成されるが、さらなる例では、導電材料２１０は異なる材料から形成される。一例では、導電性ｎ型材料２１０は、０％～６％のＩｎ組成を有するＩｎＧａＮから形成される。導電材料２１０は、５ｎｍ～３００ｎｍ、及び好ましくは、２０ｎｍ～１００ｎｍの厚さを有する層として形成される。
Ｖピット２０２によって提供された１つ以上のチャネル内に形成された導電材料は、構造を平坦化するように示されたｎ型材料２１０であるが、さらなる例では、代替的に、又は加えて、導電性ｎ型材料２１０は第２のエピタキシャル結晶層１０８を部分的に平坦化するか、又は第２のエピタキシャル結晶層１０８を平坦化せず、その一方で、依然として、Ｖピット２０２によって提供された１つ以上のチャネルに導電材料を少なくとも部分的に充填し、これにより、第２のエピタキシャル結晶層１０８の緩和に続いて形成された比較的歪みが緩和された領域に導電性をもたらす。
ｎ型材料２１０の上に、さらなる層２１２が形成されて存在する。さらなる層２１２は、一例では、ＩｎＧａＮベースの量子井戸（ＱＷ）からの赤色光の提供に関連付けられた活性領域を有する複数の層のエピタキシャル構造である。有利に、さらなる層２１２は、第２のエピタキシャル結晶層１０８と疑似格子整合した導電層上に形成されることから恩恵を受ける。さらなる層２１２は、ｎ型材料２１０上に提供されるように示されているが、さらなる例では、さらなる層２１２はｎ型材料２１０及び第２のエピタキシャル結晶層１０８の両方の上に提供される。さらなる例では、さらなる層２１２は、さらなる例では、マイクロＬＥＤデバイスの高解像度アレイなどの、デバイスのアレイを形成する、１つ以上のＬＥＤデバイスを含む。さらなる例では、さらなる層２１２は、代替的に、及び／又は加えて、ｎ型材料２１０の部分を形成し、及び／又はｎ型材料に取って代わり、これにより、結晶テンプレート層１０４のＶピットを開けた最上層１０５などの、ｎ型結晶テンプレート層１０４の側壁上に少なくとも部分的に形成されたさらなる層２１２を通した第２のエピタキシャル結晶層１０８上に形成された歪み緩和材料の部分内への直接のキャリア注入を有利に可能にする。
構造２００の拡大されたＶピット２０２は、導電材料が第２のエピタキシャル結晶層１０８上に形成されることを可能にするためのルートを提供し、第２のエピタキシャル結晶層１０８の歪み緩和を促進するように図２Ａ～図２Ｃに関して説明されているが、結晶テンプレート層１０４の最上層１０５内のＶピット２０２の場所及び密度は、ある程度、ランダムである。最上層１０５内のＶピット２０２の密度は、制御された様態での電気接続を可能にするための適切な成長技法を用いて制御される。
図３Ａ～図３Ｄは、結果として生ずるテンプレート構造のさらなる制御を提供するための図２Ａ～図２Ｃのエピタキシャル構造２００Ａ～Ｃ内に組み込まれたさらなる構造を示す。
図３Ａはエピタキシャル構造３００Ａの断面図を示す。エピタキシャル構造３００Ａは、追加のステップを用いて処理された図２Ａの構造２００Ａである。
図３Ａは、結晶テンプレート層１０４内に形成されたトレンチ３０４を示す。トレンチ３０４は、トレンチ３０４を形成するためのパターニング及びエッチングステップを用いるリソグラフィ技法を用いて形成される。さらなる例では、結晶テンプレート層１０４は、トレンチ３０４を提供するための異なる技法を用いて処理される。トレンチ３０４は、その後に処理されることになる結晶テンプレート層１０４内の任意の有益な構造に従って形成される。
トレンチ３０４が結晶テンプレート層１０４内に形成されると、後続の層１０５、１０
６、１０８がエピタキシャルに形成される。このような形成は、トレンチ３０４に対応するエピタキシャル構造３００Ａ内のＶ溝３０２をもたらす。Ｖピットが結晶テンプレート層１０４の最上層１０５内に追加的に形成され、層を貫いて伝搬し、Ｖ溝３０２に加えてＶピット２０２を提供する。さらなる例では、Ｖ溝３０２は、Ｖピット２０２を伴わずに提供される。
トレンチ３０４は、後続のエピタキシャル層を形成する前に結晶テンプレート層１０４内に形成され、これにより、少なくとも、多孔化された第１のエピタキシャル結晶層１０６’及び第２のエピタキシャル結晶層１０８を貫くチャネルの形成を可能にするように示されているが、さらなる例では、トレンチ３０４は、マスクを用いて結晶テンプレート層１０４をパターニングし、マスクでパターニングされた結晶テンプレート層１０４上にオーバーグロース材料を形成することによって形成される。このような技法は、例えば、国際公開第２０２０／００８２００Ａ１号パンフレットに記載されているように、基板と垂直な正台形断面を各々有する柱のアレイを提供するために用いられる。このようなマスクでパターニングされた結晶テンプレート層１０４上のオーバーグロースは、さらなる例では、図５Ａ及び図５Ｂに関してさらに詳細に説明されるように、発光デバイスのアレイの形成のための下地層を提供するために用いられる。さらなる例では、結晶テンプレート層１０４のモルフォロジは、パターニング、及び／又は改善されたデバイス形成のための適切な下地基板を提供するための他の技法によって制御される。
Ｖ溝３０２が形成されると、プロセスは、図２に関して示されるものと類似して進む。図３Ｂに、さらに処理された図３Ａのエピタキシャル構造３００Ａであるエピタキシャル構造３００Ｂの断面図が示されている。
図３Ｂには、側壁のエッチングによるＶピット２０２の拡大及び側壁のエッチングによるＶ溝３０２の拡大が示されている。ウェットエッチングによる図３Ａのエピタキシャル構造３００Ａの処理はエピタキシャル構造３００Ａの異方性エッチングを可能にする。図３Ｂにおいて示されるように、第２のエピタキシャル結晶層１０８の側壁３０８がエッチングされる。その後、多孔化された第１のエピタキシャル結晶層１０６’の３０６の側壁及びＶピットを開けた最上層１０５の側壁３０５が拡大される。有利に、このような拡大は、非ドープＩｎＧａＮの第２のエピタキシャル結晶層１０８が膨張し、それゆえ、歪みが緩和するための余地を提供するとともに、エピタキシャル構造３００Ｂを貫くｎ型結晶テンプレート層１０４への電気接続のためのルートを提供する。有利に、Ｖ溝３０２をこのように形成することは、その後に材料が内部に形成される間隙の幅を調整するための方法を提供する。これは、例えば、ｎ型材料への導通経路を提供するべく、すでに形成されたエピタキシャル構造内にＶ溝を形成するためのリソグラフィ技法が、Ｖ溝を十分に小さい規模で形成するために実用的でない場合に有益である。
歪み緩和は、図３Ｂの構造３００Ｂをアニールすることによって促進される。さらなる例では、歪み緩和は、追加の、及び／又は代替的な技法を用いて促進される。Ｖ溝３０２の側壁３０５、３０６、３０８がエッチングされると、エピタキシャル構造３００Ｂは、図３Ｄにおいて示されるように、さらに処理される。図３Ｃは図３Ｂの構造の平面図３００Ｃを示す。第２のエピタキシャル結晶層１０８の表面内にランダムに分布したＶピット２０２が示されている。また、六角形パターンを形成するＶ溝３０２も示されている。したがって、Ｖ溝３０２は、第２のエピタキシャル結晶層１０８内の１つ以上のアイランドの外周を少なくとも部分的に形成する谷によってアイランド又は領域を形成するためにＩｎＧａＮの第２のエピタキシャル結晶層１０８の部分を隔離しており、これにより、谷は第２のエピタキシャル結晶層１０８内の１つ以上のアイランドを少なくとも部分的に包囲している。Ｖ溝３０２は六角形の構成で示されているが、さらなる例では、Ｖ溝３０２は、代替的に、及び／又は加えて、任意の適切な構成で形成される。有利に、結晶テンプレ
ート層１０４のこのようなリソグラフィパターニング及びエッチングに基づく第２のエピタキシャル結晶層１０８内の２次元アイランドの形成は、１μｍ～１０μｍのオーダーの横方向寸法を有する、歪み緩和アイランドをもたらす。アイランドのこのような形成は高度に制御可能であり、１μｍ～１０μｍのオーダーの画素サイズを有するマイクロＬＥＤデバイスなどの、緩和アイランド領域上に形成可能であるデバイスのサイズと同程度の緩和アイランド領域をもたらす。さらなる例では、アイランドの横方向寸法は、その後に形成された結晶層に基づくデバイスの形成に適した寸法の、歪み緩和アイランドをもたらすように制御される。
図３Ｂのエピタキシャル構造３００Ｂが提供されると、次に、エピタキシャル構造３００Ｂは平坦化される。図３Ｄにこれが示されている。図３Ｄは、それが、さらに処理された図３Ｂのエピタキシャル構造３００Ｂである構造３００Ｄであることを示す。Ｖ溝３０２及びＶピット２０２によって提供されたチャネル内に形成されたｎ型材料２１０が示されている。ｎ型材料２１０を充填されたランダムなＶピット２０２は後続の層内への均一な電子注入をもたらす。図２Ｃのエピタキシャル構造２００Ｃと同様に、後続の疑似格子整合層２１２がｎ型材料２１０の平坦化層上に形成される。ｎ型材料２１０の平坦化層は、ｎ－ＧａＮから形成されるときには、それの真下の第２のエピタキシャル結晶層１０８が緩和されたときに引張応力を受ける。Ｖ溝３０２、及び／又はエッチングされたＶ溝３０２によって提供された１つ以上のチャネル内に形成された導電材料は、構造を平坦化するように示された導電性ｎ型材料２１０であるが、さらなる例では、代替的に、又は加えて、導電性ｎ型材料２１０は第２のエピタキシャル結晶層１０８を部分的に平坦化するか、又は第２のエピタキシャル結晶層１０８を平坦化せず、その一方で、依然として、Ｖピット２０２及び／又はＶ溝３０２によって提供された１つ以上のチャネルに導電材料を少なくとも部分的に充填し、これにより、第２のエピタキシャル結晶層１０８の緩和に続いて形成された比較的歪みが緩和された領域に導電性をもたらす。
さらなる層２１２は、ｎ型材料２１０上に提供されるように示されているが、さらなる例では、さらなる層２１２はｎ型材料２１０及び第２のエピタキシャル結晶層１０８の両方の上に提供される。さらなる例では、さらなる層２１２は、さらなる例では、マイクロＬＥＤデバイスの高解像度アレイなどの、デバイスのアレイを形成する、１つ以上のＬＥＤデバイスを含む。さらなる例では、さらなる層２１２は、代替的に、及び／又は加えて、ｎ型材料２１０の部分を形成し、及び／又はｎ型材料に取って代わり、これにより、拡大されたＶ溝３０２の側壁などの、ｎ型結晶テンプレート層１０４の側壁上に少なくとも部分的に形成されたさらなる層２１２を通した第２のエピタキシャル結晶層１０８上に形成された歪み緩和材料の部分内への直接のキャリア注入を有利に可能にする。
フォトリソグラフィ及びエッチング技法が、結晶テンプレート層１０４内のトレンチ３０４を形成するために用いられるが、さらなる例では、異なるパターニング技法が用いられる。さらに、Ｖピット２０２及びＶ溝３０２の相対断面サイズは、図３Ａ～図３Ｄにおいて、Ｖ溝３０２がＶピット２０２よりも相当に深いように示されているが、さらなる例では、Ｖ溝３０２及びＶピット２０２は異なる相対サイズを有する。Ｖピット２０２及びＶ溝３０２は、絶縁性の第２のエピタキシャル結晶層１０８上に形成された層との結晶テンプレート層１０４の電気接続のためのチャネルを有利に効果的に提供する。有利に、Ｖピット２０２は、その後に成長させられた層内への均一な電子注入を支援する。
有利に、Ｖ溝３０２は第２のエピタキシャル結晶層１０８の緩和を支援し、Ｖピット２０２は結晶テンプレート層１０４との電気接続のためのチャネルを提供する。規定された発光表面を有する画素を提供するＬＥＤデバイスなどの、その後に形成されたデバイスが、Ｖ溝３０２の密度よりも大きい発光面積を有する場合には、十分な電流拡散がＶ溝３０２を通して可能にされ得るため、Ｖピット２０２を伴わずに構造を提供することができる
。画素の光面積が、例えば、Ｖ溝３０２の密度よりも小さい場合には、Ｖピット２０２は、画素に関連付けられたＬＥＤデバイス内の十分な電流拡散を提供するために特に有益である。
図４Ａは、図１Ｂのエピタキシャル構造１００Ｂの処理されたバージョンであるエピタキシャル構造４００Ａの断面図を示す。第１のエピタキシャル結晶層１０６を多孔化し、多孔化された第１のエピタキシャル結晶層１０６’をもたらした後の第２のエピタキシャル結晶層１０８の横方向緩和を可能にするために、チャネルがエピタキシャル構造４００Ａを貫いて形成される。
エピタキシャル構造４００Ａは自己組織化ハードマスクを用いて第２のエピタキシャル結晶層１０８の表面上にパターニングされる。ニッケル（Ｎｉ）の薄膜が第２のエピタキシャル結晶層１０８の表面上に蒸着させられる。ニッケルの薄膜は、その後、アニールされ、ランダムな液滴を形成する。次に、ドライエッチが用いられ、導電性ｎ型結晶テンプレート層１０４へのチャネルを提供するためにエピタキシャル構造４００Ａを貫くチャネル４０２を形成する。次に、ニッケルマスクはウェット洗浄技法を用いて除去される。第１のエピタキシャル結晶層１０６の多孔化は、チャネル４０２が形成されるのに先だって行われるが、さらなる例では、代替的に、又は加えて、チャネル４０２は第１のエピタキシャル結晶層１０６の多孔化の前に形成される。有利に、第１のエピタキシャル結晶層１０６（若しくは多孔化された第１のエピタキシャル結晶層１０６’）及び第２のエピタキシャル結晶層１０８を貫いて形成されたチャネル４０２は第２のエピタキシャル結晶層１０８内の２次元領域又はアイランドの外周を少なくとも部分的に規定する。
チャネル４０２が形成されると、プロセスは図４Ｂへ進む。図４Ｂに、チャネル４０２内の材料の平坦化層４０４を形成するためにさらに処理された図４Ａのエピタキシャル構造４００Ａであるエピタキシャル構造４００Ｂの断面図が示されている。１つ以上のチャネル内に形成された導電材料４０４は、構造を平坦化するように示された、ｎ型ＧａＮなどの、ｎ型材料４０４であるが、さらなる例では、代替的に、又は加えて、導電性ｎ型材料４０４は第２のエピタキシャル結晶層１０８を部分的に平坦化するか、又は第２のエピタキシャル結晶層１０８を平坦化せず、その一方で、依然として、チャネル４０２によって提供された１つ以上のチャネルに導電材料４０４を少なくとも部分的に充填し、これにより、第２のエピタキシャル結晶層１０８の緩和に続いて形成された比較的歪みが緩和された領域に導電性をもたらす。
次に、例示的なＩｎＧａＮ赤色発光活性領域である、さらなる層４１２が、図２及び図３を参照して説明されるさらなる層２１２と類似した仕方で材料４０４上に形成される。このようなさらなる層４１２は、さらなる例では、１つ以上のＬＥＤ構造を形成する。さらなる例では、このようなＬＥＤ構造は、マイクロＬＥＤデバイスの高解像度アレイなどの、ＬＥＤデバイスのアレイの部分を形成する。さらなる層４１２は、ｎ型材料４０４上に提供されるように示されているが、さらなる例では、さらなる層４１２はｎ型材料４０４及び第２のエピタキシャル結晶層１０８の両方の上に提供される。さらなる例では、さらなる層４１２は、さらなる例では、マイクロＬＥＤデバイスの高解像度アレイなどの、デバイスのアレイを形成する、１つ以上のＬＥＤデバイスを含む。さらなる例では、さらなる層４１２は、代替的に、及び／又は加えて、ｎ型材料４０４の部分を形成し、及び／又はｎ型材料に取って代わり、これにより、結晶テンプレート層１０４まで貫いて形成されたチャネル４０２の側壁などの、ｎ型結晶テンプレート層１０４の側壁上に少なくとも部分的に形成されたさらなる層４１２を通した第２のエピタキシャル結晶層１０８上に形成された歪み緩和材料の部分内への直接のキャリア注入を有利に可能にする。
有利に、自己組織化ニッケル液滴は小さく、高密度であり、非常に狭い間隙が作り出さ
れ得、これにより、歪み緩和及び平坦化はより容易になる。平坦化は、狭い間隙のための短い距離にわたって達成され得る。間隙のこのような高密度の分布にｎ型材料２１０をさらに充填することで、エピタキシャル構造４００Ｂを通した良好な電流の流れがもたらされる。
有利に、図４Ａ及び図４Ｂに関して説明される自己組織化ニッケルハードマスクなどの、ハードマスクの使用は、２５０ｎｍ～１０００ｎｍのオーダーの横方向寸法を有する第２のエピタキシャル結晶層１０８内の高密度に詰まった２次元アイランドの形成を可能にする。有利に、このような規模で形成されたアイランドは平坦化を促進するだけでなく、それらはまた、アイランドの横方向寸法が、画素サイズが、通例、１０００ｎｍよりも大きいマイクロＬＥＤデバイスなどの、緩和アイランド上の層内に形成されたデバイスの横方向寸法よりも小さい、均一な歪み緩和層も提供する。これは、実効的に、緩和アイランドの規模が、緩和アイランド上に形成された機能的デバイスの規模よりも小さい、サイズに依存しない歪み緩和層が提供され得ることを意味する。
図５Ａ及び図５Ｂに、結晶テンプレート層１０４をパターニングすることによって提供されたモルフォロジを有する結晶テンプレート層１０４上における多孔化された第１のエピタキシャル結晶層１０６’及び第２のエピタキシャル結晶層１０８の形成が示されている。
図５Ａは、パターニングされた基板上に形成されたエピタキシャル構造５００Ａの断面図を示す。図１～図４を参照して説明されたとおりの結晶テンプレート層１０４が示されている。結晶テンプレート層１０４は、マスク５０２を堆積させるための周知の技法を用いてパターニングされる。マスク５０２は断面で示されているが、当業者は、マスク５０２は、結晶テンプレート層上に孔のアレイを提供するために２次元で形成可能であることを理解する。マスク５０２は二酸化ケイ素を用いて形成される。さらなる例では、マスク５０２は、代替的に、及び／又は加えて、さらなる材料を用いて形成される。マスクされた結晶テンプレート層上のｎ型ＧａＮのオーバーグロース５０４は、オーバーグロース５０４が、ｎ型ＧａＮ結晶テンプレート層１０４と電気的に連通したＧａＮの構造を形成する結果をもたらす。図５Ａでは、オーバーグロース５０４は、台形断面構造を形成するように示されている。しかし、当業者は、このようなオーバーグロース５０４のモルフォロジは３次元に拡張し、オーバーグロース５０４の構造のために用いられる材料の下地結晶構造に関連することを理解する。成長させられると、オーバーグロース５０４の構造は結晶テンプレート層１０４の部分を形成する。
図５Ａ及び図５Ｂに関して説明される台形オーバーグロース５０４の構造の寸法は台形錘の高さの関数として変化する。台形特徴の横方向寸法は、およそ１μｍの高さに対して、台形特徴の基部において４μｍのオーダーのものであり、台形特徴の最上部において３μｍのオーダーのものである。さらなる例では、台形特徴の横方向寸法は、異なるサイズの代替的な、又は追加の特徴を提供するように制御される。さらなる例では、オーバーグロース５０４の特徴の寸法は、１μｍ～１０μｍのオーダーの画素寸法を有するマイクロＬＥＤデバイスの形成に適した第２のエピタキシャル結晶層１０８内の、横方向にサイズ設定されたアイランドを提供するように制御される。代替的に、又は加えて、１μｍよりも小さい横方向寸法を有する第２のエピタキシャル結晶層１０８内のアイランド領域が提供される。有利に、このようなリソグラフィパターニング及びオーバーグロースに基づく第２のエピタキシャル結晶層１０８内の２次元アイランドの形成は、１μｍ～１０μｍ以下のオーダーの横方向寸法を有する、歪み緩和アイランドをもたらす。アイランドのこのような形成は高度に制御可能であり、１μｍ～１０μｍのオーダーの画素サイズを有するマイクロＬＥＤデバイスなどの、緩和アイランド領域上に形成可能であるデバイスのサイズと同程度の緩和アイランド領域をもたらす。
オーバーグロース５０４の構造が形成されると、図１～図４を参照して説明されたものなどの、初期に高濃度にドープされた第１のエピタキシャル結晶層１０６が形成される。第１のエピタキシャル結晶層１０６は、マスク５０２の孔内に形成されたオーバーグロース５０４の最上部及び側壁上に形成される。オーバーグロース５０４の特徴の最上部上の第１のエピタキシャル結晶層１０６の厚さはおよそ３０ｎｍである。オーバーグロース５０４の構造の最上部及び側壁によってもたらされるものなどの、異なる結晶面上の結晶性材料の成長速度は異なり得、例えば、結晶性材料の成長速度、及び結晶性材料の組成を変えることによって制御することができる。したがって、オーバーグロース５０４の構造の異なる面上に堆積させられた結晶層の厚さは異なり得る。第１のエピタキシャル結晶層１０６及び第２のエピタキシャル結晶層１０８の厚さは、以上において、下地の平面基板と概ね垂直な（ひいては、主たる成長方向と平行な）層の厚さに関して説明された。オーバーグロース５０４の特徴の最上部上の第１のエピタキシャル結晶層１０６の厚さがおよそ３０ｎｍである場合には、オーバーグロース５０４の特徴の側壁上の第１のエピタキシャル結晶層１０６の厚さは１～３ｎｍのオーダーのものである。さらなる例では、側壁上の第１のエピタキシャル結晶層１０６の厚さは異なる厚さである。有利に、オーバーグロース５０４の特徴の側壁上の比較的より薄い第１のエピタキシャル結晶層１０６は、下地のｎ－ＧａＮへのチャネルを提供するために、オーバーグロース５０４の特徴の側壁上の第１のエピタキシャル結晶層１０６が、後述されるように、簡単にエッチング除去され得ることを意味する。
その後、図１～図４を参照して説明されたものなどの、第２のエピタキシャル結晶層１０８が第１のエピタキシャル結晶層１０６上に形成される。以上において図１～図４を参照して説明されたように、第２のエピタキシャル結晶層１０８は結晶テンプレート層１０４及び第１のエピタキシャル結晶層１０６の下地材料によって初期に歪まされ、これにより、第２のエピタキシャル結晶層１０８の異なる固有の自然面内格子パラメータは第１のエピタキシャル結晶層１０６の固有の自然面内格子パラメータと疑似格子整合的に整列している。第２のエピタキシャル結晶層１０８は、オーバーグロース５０４の特徴の上に１００ｎｍ～１５０ｎｍの厚さを有する。以上において図５Ａにおける第１のエピタキシャル結晶層１０６に関して説明されたように、オーバーグロース５０４の構造の最上部及び側壁によって提供されるものなどの、異なる結晶面上の結晶性材料の成長速度は異なり得る。オーバーグロース５０４の特徴の最上部上の第２のエピタキシャル結晶層１０８の厚さがおよそ１００～１５０ｎｍである場合には、オーバーグロース５０４の特徴の側壁上の第２のエピタキシャル結晶層１０８の厚さは５～２０ｎｍのオーダーのものである。さらなる例では、側壁上の第２のエピタキシャル結晶層１０８の厚さは異なる厚さである。
エピタキシャル構造５００Ａの電気化学エッチングは、表面下の第１のエピタキシャル結晶層１０６のこのような電気化学処理が行われることを可能にする第２のエピタキシャル結晶層１０８の非ドープＩｎＧａＮ内の貫通転位又は他の開口部を通じた第１のエピタキシャル結晶層１０６の多孔化をもたらす。これは、第１のエピタキシャル結晶層１０６のみがこの層の電気化学エッチングの間に多孔化することを意味する、ｎ型結晶テンプレート層１０４と第１のエピタキシャル結晶層１０６との間の高いドーピングコントラストによって促進される。有利に、第１のエピタキシャル結晶層１０６が、それの内部に形成された細孔を有するのに従って、多孔化された第１のエピタキシャル結晶層１０６’は高抵抗性を有するようになり、したがって、第１のエピタキシャル結晶層１０６を多孔化するために用いられる電気化学プロセスは細孔の形成を停止するため、ドーピングコントラストは多孔化プロセスの制御を可能にする。図５Ｂに、多孔化された第１のエピタキシャル結晶層１０６’が示されている。
図５Ｂは、発光構造のアレイを提供するためにさらに処理された図５Ａの構造５００Ａ
であるエピタキシャル構造５００Ｂを示す。オーバーグロース５０４の構造の最上部上に形成された多孔化された第１のエピタキシャル結晶層１０６’、及び多孔化された第１のエピタキシャル結晶層１０６’上に形成された第２のエピタキシャル結晶層１０８が示されている。第１のエピタキシャル結晶層１０６の多孔化は、オーバーグロース５０４の構造の側壁からのオーバーグロース５０４の構造の間のチャネル内の材料の除去をもたらす。さらなる例では、オーバーグロース５０４の構造の側壁からの材料は、多孔化された第１のエピタキシャル結晶層１０６’及び第２のエピタキシャル結晶層１０８を貫くチャネルを形成し、結晶テンプレート層１０４上に形成されたＧａＮのオーバーグロース５０４の構造のｎ型ＧａＮまで層１０６’、１０８を貫く経路を形成するための異なる手段によって除去される。有利に、図５Ａ及び図５Ｂを参照して説明されたエピタキシャル構造５００Ａ、５００Ｂなどの、ＧａＮベースの構造においては、成長方向は、通例、ｃ面と垂直であり、オーバーグロース５０４の構造の側壁などの、傾斜したファセットのエッチング速度は、オーバーグロース５０４の構造の最上部上に形成されたものなどの、ｃ面材料のものよりも速い。これは、多孔化された第１のエピタキシャル結晶層１０６’及び第２の第１のエピタキシャル結晶層１０８は、オーバーグロース５０４の構造の最上部上に形成された材料がエッチングされるのよりも速い速度でオーバーグロース５０４の構造の側壁からエッチングされ得ることを意味する。したがって、多孔化された第１のエピタキシャル結晶層１０６’及び第２のエピタキシャル結晶層１０８を貫くｎ－ＧａＮまでのチャネルを形成するための材料の除去が促進される。
多孔化された第１のエピタキシャル結晶層１０６’及び第２のエピタキシャル結晶層１０８の除去は、第２のエピタキシャル結晶層１０８内の２次元領域又はアイランドを効果的に作り出す。第１のエピタキシャル結晶層１０６の多孔化は非ドープＩｎＧａＮの第２のエピタキシャル結晶層１０８内の歪み緩和を可能にする。このような歪み緩和は、第２のエピタキシャル結晶層１０８が膨張することを必要とする。本明細書において説明されるように、有利な構造を提供するために、第２のエピタキシャル結晶層１０８の横方向の膨張が制御される。多孔化された第１のエピタキシャル結晶層１０６’が、体積の密度によって、細孔及びＧａＮ材料である程度は、電気化学エッチングプロセスに依存する。電気化学エッチングプロセスは、表面下層内の柔軟な材料を有利にもたらしつつ、初期に形成された際の第１のエピタキシャル結晶層１０６の高濃度にドープされた導電率に比べて低減された導電率を有する多孔化された第１のエピタキシャル結晶層１０６’をもたらす。有利に、第２のエピタキシャル結晶層１０８内の２次元領域又はアイランドを効果的に作り出すための、多孔化された第１のエピタキシャル結晶層１０６’及び第２のエピタキシャル結晶層１０８の除去はまた、結晶テンプレート層１０４との、第２のエピタキシャル結晶層１０８上に成長させられた上の、その後に成長させられた層の電気接続のためのチャネルも作り出す。
以上において図２～図４に関して説明されたさらなる層２１２、４１４と類似した、さらなる層５０６が、緩和された第２のエピタキシャル結晶層１０８上にコンフォーマルに堆積させられ、形成される。さらなる層５０６は活性領域である。さらなる層５０６は、キャリア注入及び再結合時に赤色光に対応する光の主波長を有する光を放出するように設計されたＩｎＧａＮベースの量子井戸などの、１つ以上の量子井戸を含む。さらなる例では、さらなる層５０６は、比較的緩和された第２のエピタキシャル結晶層１０８上における形成から恩恵を受ける追加の、及び／又は代替的な層を含む。さらなる層５０６は、結晶テンプレート層１０４の部分を形成するｎ－ＧａＮオーバーグロース５０４から、緩和された第２のエピタキシャル結晶層１０８上に形成された活性領域の部分への導電性のためのチャネルを提供する第３のエピタキシャル結晶層である。
さらなる層５０６上に、ｐ型領域５０８が形成される。ｐ型領域５０８は、オーバーグロース５０４の構造の最上部上、及びオーバーグロース５０４の構造の側壁上のさらなる
層５０６上にコンフォーマルに堆積させられ、形成される。ｐ型領域５０８は、ｐ型にドープされたＧａＮから形成される。さらなる例では、追加の、及び／又は代替的な層が、ｐ型領域５０８を形成するために用いられる。
有利に、図５Ｂの構造５００Ｂは、活性領域を形成する材料の格子定数により近い格子定数を有する比較的歪みが緩和された層上に形成された活性領域を有する発光ダイオード構造のアレイを提供し、これにより、改善された効率を有する高品質の発光領域を提供する。オーバーグロース５０４の構造上のこのような活性領域の形成は、このような高品質の発光領域に基づくデバイスからの光抽出を改善し、コリメーションを改善する。
有利に、多孔化された第１のエピタキシャル結晶層１０６’及び第２のエピタキシャル結晶層１０８を貫く電気接続を形成する第３のエピタキシャル層がオーバーグロース５０４の構造のうちの１つ以上の１つ以上の側壁上の活性領域の部分を形成する場合には、結晶テンプレート層１０４と、第２のエピタキシャル結晶層１０８のアイランド上のさらなる層５０６の活性領域との間の電子のための直接電流経路が提供される。有利に、このような注入は制御され、側壁注入は、高い動作電流が存在するさらなる層５０６の部分を形成する多重量子井戸（ＭＱＷ（ｍｕｌｔｉｐｌｅ ｑｕａｎｔｕｍ ｗｅｌｌ））構造のための順方向電圧の低減を可能にする。
図５Ｂはマスク５０２を示しているが、さらなる例では、マスク５０２はオーバーグロース５０４のステップの後に除去される。さらに、さらなる層５０６及びｐ型領域５０８はオーバーグロース５０４の構造上にコンフォーマルに形成されているが、個々の構造は、任意選択的に、切り離され、これにより、結晶テンプレート層１０４によって形成された共通のｎ型電極を有する複数の個々にアドレス指定可能な発光ダイオード構造の形成を可能にする。
有利に、本明細書において説明される技法及び構造は、導電テンプレート層上に比較的歪みが緩和された層を形成し、その一方で、導電テンプレート層と、比較的歪みが緩和された層上にその後に成長させられた層との間の電気接続を可能にする仕方を提供する。有利に、結晶テンプレート層の固有面内格子パラメータとは異なる固有面内格子パラメータを有するエピタキシャル結晶層が介在層上に形成され、これにより、エピタキシャル結晶層が介在層に対して疑似格子整合して形成される場合には、多孔化された介在層及びエピタキシャル結晶層を貫くチャネルの形成と併せた介在層の多孔化が、エピタキシャル結晶層内の歪み緩和、及び緩和されたエピタキシャル結晶層上に形成されたデバイス内の電流注入のためのルートを可能にする。
有利に、形成され、電気接続を可能にするための材料を充填されたチャネルは、歪み緩和のために用いられる高抵抗層の使用、ひいては機能的デバイスの提供に関連付けられる困難を克服する。有利に、エピタキシャル層の平面状成長方向と垂直な方向に対して角度を成す面を有するチャネルの使用は、下地結晶テンプレート層への接続が上に作られ得る傾斜表面をもたらし、その一方で、比較的歪みが緩和された材料が上方に形成された結晶テンプレート層の固有面内格子パラメータとは異なる固有面内格子パラメータを有する比較的歪みが緩和された材料の切り離されたアイランド上の歪み緩和発光構造を同時にもたらす。
有利に、図１～図５を参照して説明された構造上に発光ダイオード（ＬＥＤ）デバイスを形成することができる。有利に、歪み緩和層上に、関連画素を有するＬＥＤのアレイを形成することができ、その一方で、歪み緩和が、高抵抗性である多孔質層を用いるにもかかわらず、ｎ型領域を貫くｎ型コンタクトを可能にする。これは、導電性の材料層を形成する必要性、並びにデバイスの同じ側からのＬＥＤデバイス内のｐ型及びｎ型層の両方の
ためのコンタクトの形成を回避する。これは、例えば、赤色光に対応する主ピーク波長を有する光を放出するように構成された窒化物材料から形成されたＬＥＤなどの、より長い波長のＩｎＧａＮベースの発光デバイスに関して特に有利であり、この場合には、通例、低品質のものであるＩｎＧａＮのより厚い導電層の代わりに、非ドープＩｎＧａＮの歪み緩和アイランドを用いることができる。さらに、デバイスの、ｐ型コンタクトと反対の側にｎ型コンタクトを作るための導通を可能にすることは、アレイ内のＬＥＤデバイスに関連付けられた画素がより接近して詰められ得、これにより、このようなアレイに基づく表示デバイスの解像度を改善することを意味する。
本明細書において説明されるプロセスは特定の順序で与えられているが、当業者は、さらなる例では、提供される機能性を可能にしつつ、代替的な、及び／又は追加のステップ及びプロセスの順序が実施されることを理解する。

Claims (25)

  1. エピタキシャル結晶構造内の歪み緩和層を形成するための方法であって、前記方法が、
    第１の自然緩和面内格子パラメータを有する材料を含む結晶テンプレート層を提供することと、
    第１のエピタキシャル結晶層を前記結晶テンプレート層上に形成することであって、前記第１のエピタキシャル結晶層が、前記結晶テンプレート層の導電率よりも高い初期導電率を有する、形成することと、
    第２のエピタキシャル結晶層を前記第１のエピタキシャル結晶層上に形成することであって、前記第２のエピタキシャル結晶層が、前記第１のエピタキシャル結晶層の前記初期導電率よりも低い導電率を有し、前記結晶テンプレート層の前記第１の自然緩和面内格子パラメータとは異なる第２の自然緩和面内格子パラメータを有する材料を含む、形成することと、
    前記第１のエピタキシャル結晶層の電気化学エッチングによって前記第１のエピタキシャル結晶層内に細孔を形成し、前記第１のエピタキシャル結晶層内の、及び／又は前記第１のエピタキシャル結晶層と前記第２のエピタキシャル結晶層との間の界面における結合の塑性変形による前記第２のエピタキシャル結晶層内の歪み緩和を可能にすることと、
    少なくとも前記第１のエピタキシャル結晶層及び前記第２のエピタキシャル結晶層を貫く導電材料を含む１つ以上のチャネルを形成し、これにより、前記第１のエピタキシャル結晶層及び前記第２のエピタキシャル結晶層を貫く前記結晶テンプレート層への電気接続を可能にすることと、
    を含む方法。
  2. 前記細孔が、５０％超、好ましくは、６０％超、及びより好ましくは、７０％超の、前記結晶テンプレート層と前記第２のエピタキシャル結晶層との間の前記第１のエピタキシャル層の体積の密度を有するように形成される、請求項１に記載の方法。
  3. 前記第２のエピタキシャル結晶層が少なくとも１つのＶピットを含み、好ましくは、前記少なくとも１つのＶピットの深さが実質的に、一体化した前記第１のエピタキシャル結晶層及び前記第２のエピタキシャル結晶層の厚さである、請求項１又は２に記載の方法。
  4. 前記少なくとも１つのＶピットを拡大することを含み、好ましくは、前記少なくとも１つのＶピットを拡大することが、前記少なくとも１つのＶピットの少なくとも１つの側壁からの材料をエッチングし、これにより、前記結晶テンプレート層の少なくとも部分を露出させることを含む、請求項３に記載の方法。
  5. 少なくとも前記第２のエピタキシャル結晶層を貫いてエッチングし、これにより、前記第２のエピタキシャル結晶層内に１つ以上のアイランドを形成することを含み、好ましくは、前記第２のエピタキシャル結晶層をパターニングすることを含み、パターニングがリソグラフィ技法及び自己組織化Ｎｉハードマスクのうちの少なくとも一方を含む、請求項１～４のいずれか一項に記載の方法。
  6. 前記結晶テンプレート層を、パターニングされたテンプレート層上に形成することを含む、請求項１～５のいずれか一項に記載の方法。
  7. 前記パターニングされたテンプレート層が、トレンチを提供するようにパターニングされ、好ましくは、前記結晶テンプレート層を形成することが、前記トレンチ内にオーバーグロース材料を形成し、Ｖ溝を提供し、これにより、前記第２のエピタキシャル結晶層内における谷によって少なくとも部分的に画定された２次元領域の形成を可能にすることを含む、請求項６に記載の方法。
  8. 前記結晶テンプレート層が、１つ以上のオーバーグロース構造を提供するようにパターニングされ、好ましくは、前記パターニングされたテンプレート層を形成することが、前記結晶テンプレート層を少なくとも部分的にマスクし、１つ以上の孔を提供し、前記１つ以上の孔内にオーバーグロース材料を形成し、これにより、前記１つ以上のオーバーグロース構造を提供することを含み、好ましくは、少なくとも前記第１のエピタキシャル結晶層及び前記第２のエピタキシャル結晶層を貫く前記導電材料を含む前記１つ以上のチャネルを形成することが、前記１つ以上のオーバーグロース構造の１つ以上の側壁からの材料を除去することを含む、請求項６に記載の方法。
  9. 前記第２のエピタキシャル結晶層の少なくとも部分を平坦化し、これにより、前記第２のエピタキシャル結晶層と疑似格子整合した第３のエピタキシャル結晶層を形成することを含み、好ましくは、前記導電材料が前記第３のエピタキシャル結晶層の部分を形成する、請求項１～８のいずれか一項に記載の方法。
  10. 前記第３のエピタキシャル結晶層が導電層であり、好ましくは、前記第３のエピタキシャル結晶層が前記結晶テンプレート層と電気的に連通しており、及び／又は前記第３のエピタキシャル結晶層が、キャリア再結合に応じて光を放出するように構成された活性領域の少なくとも部分を形成する、請求項９に記載の方法。
  11. 前記結晶テンプレート層、前記第１のエピタキシャル結晶層、前記第２のエピタキシャル結晶層、及び前記第３のエピタキシャル結晶層のうちの少なくとも１つが半導体材料を含み、好ましくは、前記半導体材料がＩＩＩ－Ｖ族系材料であり、より好ましくは、前記ＩＩＩ－Ｖ族系材料が窒化物系材料である、請求項１～１０のいずれか一項に記載の方法。
  12. エピタキシャル結晶構造であって、
    第１の自然緩和面内格子パラメータを有する材料を含む結晶テンプレート層と、
    前記結晶テンプレート層上に形成された第１のエピタキシャル結晶層と、
    前記第１のエピタキシャル結晶層上に形成された第２のエピタキシャル結晶層であって、前記第２のエピタキシャル結晶層が、前記結晶テンプレート層の前記第１の自然緩和面内格子パラメータとは異なる第２の自然緩和面内格子パラメータを有する材料を含む、第２のエピタキシャル結晶層と、
    前記第１のエピタキシャル結晶層内に形成された１つ以上の細孔であって、これにより、前記第２のエピタキシャル結晶層内の任意の歪みが、前記第１のエピタキシャル結晶層内の、及び／又は前記第１のエピタキシャル結晶層と前記第２のエピタキシャル結晶層との間の界面における結合の塑性変形によって緩和される、１つ以上の細孔と、
    少なくとも前記第１のエピタキシャル結晶層及び前記第２のエピタキシャル結晶層を貫いて形成された導電材料を含む１つ以上のチャネルであって、これにより、前記第１のエピタキシャル結晶層及び前記第２のエピタキシャル結晶層を貫く前記結晶テンプレート層への電気接続を可能にする、１つ以上のチャネルと、
    を含むエピタキシャル結晶構造。
  13. 前記第２のエピタキシャル結晶層と疑似格子整合した第３のエピタキシャル結晶層を含む、請求項１２に記載のエピタキシャル結晶構造。
  14. 前記１つ以上の細孔が、５０％超、好ましくは、６０％超、及びより好ましくは、７０％超の、前記結晶テンプレート層と前記第２のエピタキシャル結晶層との間の前記第１のエピタキシャル層の体積の密度を有するように形成される、請求項１２又は１３に記載のエピタキシャル結晶構造。
  15. 前記第２のエピタキシャル結晶層が少なくとも１つのＶピットを含み、好ましくは、前記少なくとも１つのＶピットの深さが実質的に、一体化した前記第１のエピタキシャル結晶層及び前記第２のエピタキシャル結晶層の厚さである、請求項１２～１４のいずれか一項に記載のエピタキシャル結晶構造。
  16. 前記少なくとも１つのＶピットが前記結晶テンプレート層の少なくとも部分を露出させる、請求項１５に記載のエピタキシャル結晶構造。
  17. 前記第２のエピタキシャル結晶層内に形成された１つ以上のアイランドを含む、請求項１２～１６のいずれか一項に記載のエピタキシャル結晶構造。
  18. 前記第２のエピタキシャル結晶層内の前記１つ以上のアイランドを少なくとも部分的に包囲し、これにより、１つ以上の２次元領域の形成を可能にする１つ以上の谷を含む、請求項１７に記載のエピタキシャル結晶構造。
  19. 前記導電材料が前記第３のエピタキシャル結晶層の部分を形成する、請求項１３に記載のエピタキシャル結晶構造。
  20. 前記第３のエピタキシャル結晶層が導電層であり、好ましくは、前記第３のエピタキシャル結晶層が前記結晶テンプレート層と電気的に連通しており、及び／又は前記第３のエピタキシャル結晶層が、キャリア再結合に応じて光を放出するように構成された活性領域の部分を形成する、請求項１２～１９のいずれか一項に記載のエピタキシャル結晶構造。
  21. 前記結晶テンプレート層、前記第１のエピタキシャル結晶層、前記第２のエピタキシャル結晶層、及び前記第３のエピタキシャル結晶層のうちの少なくとも１つが半導体材料を含み、好ましくは、前記半導体材料がＩＩＩ－Ｖ族系材料であり、より好ましくは、前記ＩＩＩ－Ｖ族材料が窒化物系材料である、請求項１２～２０のいずれか一項に記載のエピタキシャル結晶構造。
  22. 請求項１２～２１のいずれか一項に記載のエピタキシャル結晶構造を含む発光デバイス。
  23. 少なくとも１つの請求項２２に記載の発光デバイスを含む発光画素のアレイ。
  24. 請求項１～１１のいずれか一項に記載の方法を含む発光デバイスを形成する方法。
  25. 請求項２４に記載の方法を含む発光画素のアレイを形成する方法。
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