KR101278063B1 - 나노포러스 구조를 이용한 반도체소자 분리방법 - Google Patents
나노포러스 구조를 이용한 반도체소자 분리방법 Download PDFInfo
- Publication number
- KR101278063B1 KR101278063B1 KR20120011655A KR20120011655A KR101278063B1 KR 101278063 B1 KR101278063 B1 KR 101278063B1 KR 20120011655 A KR20120011655 A KR 20120011655A KR 20120011655 A KR20120011655 A KR 20120011655A KR 101278063 B1 KR101278063 B1 KR 101278063B1
- Authority
- KR
- South Korea
- Prior art keywords
- nitride layer
- type nitride
- dielectric layer
- nanoporous structure
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000000926 separation method Methods 0.000 title claims description 14
- 150000004767 nitrides Chemical class 0.000 claims abstract description 85
- 238000000034 method Methods 0.000 claims abstract description 70
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000005530 etching Methods 0.000 claims description 28
- 238000000059 patterning Methods 0.000 claims description 14
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 238000000866 electrolytic etching Methods 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 5
- 239000002105 nanoparticle Substances 0.000 claims description 5
- 238000001093 holography Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 abstract description 6
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 13
- 229910002601 GaN Inorganic materials 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229910052594 sapphire Inorganic materials 0.000 description 6
- 239000010980 sapphire Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000007743 anodising Methods 0.000 description 3
- 238000000635 electron micrograph Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000007669 thermal treatment Methods 0.000 description 2
- 230000001131 transforming effect Effects 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000003487 electrochemical reaction Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000000025 interference lithography Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000002061 nanopillar Substances 0.000 description 1
- 238000000054 nanosphere lithography Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 239000004038 photonic crystal Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
- 238000001429 visible spectrum Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
- H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76259—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0062—Processes for devices with an active region comprising only III-V compounds
- H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0093—Wafer bonding; Removal of the growth substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/26—Materials of the light emitting region
- H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
- H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Led Devices (AREA)
- Weting (AREA)
- Recrystallisation Techniques (AREA)
Abstract
본 발명은 나노포러스 구조를 이용한 반도체소자 분리방법에 관한 것으로, 보다 상세하게는 기판과 반도체소자를 분리하는 방법에 있어서, 표면 금속층이 없는 상태에서 전기화학에칭 공정을 수행하고, 그 후에 표면 금속층을 증착한 후, 웨이퍼 본딩과 리프트오프 공정을 통해 GaN 박막을 금속 웨이퍼로 전사하는 나노포러스 구조를 이용한 반도체소자 분리방법에 관한 것이다.
이러한 목적을 달성하기 위한 본 발명은, 이러한 기술적 과제를 달성하기 위한 본 발명은, 기판 상에 제1 n형 질화물층을 성장하는 단계; 상기 제1 n형 질화물층 상에 유전층을 성장하는 단계; 전해에칭을 통해 상기 제1 n형 질화물층 내부에 나노포러스구조를 형성시키는 단계; 상기 제1 n형 질화물층 상에 제2 n형 질화물층을 재성장시켜, 상기 유전층을 포함하는 제2 n형 질화물층을 형성시키는 단계; 상기 제2 n형 질화물층 상에 멀티양자우물구조 및 p형 질화물층을 성장하고, 통전형 기판과 접합하는 단계; 및 HF 에칭을 통해 상기 유전층을 선택적으로 에칭하여 기판으로부터 반도체 소자를 분리하는 단계; 를 포함한다.
이러한 목적을 달성하기 위한 본 발명은, 이러한 기술적 과제를 달성하기 위한 본 발명은, 기판 상에 제1 n형 질화물층을 성장하는 단계; 상기 제1 n형 질화물층 상에 유전층을 성장하는 단계; 전해에칭을 통해 상기 제1 n형 질화물층 내부에 나노포러스구조를 형성시키는 단계; 상기 제1 n형 질화물층 상에 제2 n형 질화물층을 재성장시켜, 상기 유전층을 포함하는 제2 n형 질화물층을 형성시키는 단계; 상기 제2 n형 질화물층 상에 멀티양자우물구조 및 p형 질화물층을 성장하고, 통전형 기판과 접합하는 단계; 및 HF 에칭을 통해 상기 유전층을 선택적으로 에칭하여 기판으로부터 반도체 소자를 분리하는 단계; 를 포함한다.
Description
본 발명은 나노포러스 구조를 이용한 반도체소자 분리방법에 관한 것으로, 보다 상세하게는 기판과 반도체소자를 분리하는 방법에 있어서, 표면 금속층이 없는 상태에서 전기화학에칭 공정을 수행하고, 그 후에 표면 금속층을 증착한 후, 웨이퍼 본딩과 리프트오프 공정을 통해 GaN 박막을 금속 웨이퍼로 전사하는 나노포러스 구조를 이용한 반도체소자 분리방법에 관한 것이다.
현재 발광다이오드(LED; Light-Emitting diode) 제작에는 질화갈륨(GaN; Gallium Nitride)이 대표적으로 사용된다. GaN은 일반적으로 부도체인 사파이어 기판 위에 구현되는데, 전류의 수평이동에 의한 저항증가, 사파이어 기판의 낮은 열전도도에 따른 소자 동작 온도의 증가 등의 문제가 발생하여, 이를 해결하기 위해 LED 소자 구조를 기판에서 떼어내어, 열 및 전기 전도성이 높은 통전형 기판 위에 전사(transfer)하는 방법이 연구되고 있다.
특히 수직형 LED를 제작하기 위해서는 사파이어 기판으로부터 GaN 박막층을 떼어내는 리프트오프(Lift-off) 공정이 핵심적인 역할을 한다. 현재 레이저를 이용한 레이저리프트오프(LLO) 공정이 일반적으로 사용되나, 공정 중의 열적 손상과 긴 공정 시간으로 인해 고비용, 저수율의 문제점이 있었는데, 이에 대한 대응방안으로 화학적 에칭을 이용한 화학적리프트오프(CLO) 공정에 대한 연구가 진행되고 있다.
화학적리프트오프(CLO)에는 여러 가지 방법이 있는데, 특히 국내등록특허 제10-1001782호(발명의 명칭: 반도체소자를 기판으로부터 분리하는 방법) 및 국내등록특허 10-1001773호(발명의 명칭: 반도체 영역의 선택적 식각방법) 역시 화학적리프트오프방법에 대한 기술을 개시하고 있다. 다만 이러한 기술 역시 웨이퍼 본딩을 위한 금속이 표면에 증착하게 되면, 전해에칭 과정 중 금속 표면에서 격렬한 전기화학 반응이 일어나게 되고, 그 결과 GaN 표면에서의 전기화학 에칭 특성이 크게 저하되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 감안하여 안출된 것으로, 전기화학 에칭공정은 표면 금속이 없는 상황에서 실시하고, 그 후에 표면 금속층을 증착함으로써, 웨이퍼본딩과 리프트오프 공정을 통해 반도체소자를 금속 웨이퍼로 용이하게 전사할 수 있는 나노포러스 구조를 이용한 반도체소자 분리방법을 제공함에 있다.
그리고, 반도체소자의 리프트오프공정 시, 웨이퍼본딩 공정 전까지 소자 구조에 충분한 기계적 강도를 제공하고, 웨이퍼 본딩 공정 후에는 기판으로부터 쉽게 분리될 수 있는 구조를 형성하는 나노포러스 구조를 이용한 반도체소자 분리방법을 제공함에 있다.
이러한 기술적 과제를 달성하기 위한 본 발명은, 기판 상에 제1 n형 질화물층을 성장하는 단계; 상기 제1 n형 질화물층 상에 유전층을 성장하는 단계; 전해에칭을 통해 상기 제1 n형 질화물층 내부에 나노포러스구조를 형성시키는 단계; 상기 제1 n형 질화물층 상에 제2 n형 질화물층을 재성장시켜, 상기 유전층을 포함하는 제2 n형 질화물층을 형성시키는 단계; 상기 제2 n형 질화물층 상에 멀티양자우물구조 및 p형 질화물층을 성장하고, 통전형 기판과 접합하는 단계; 및 HF 에칭을 통해 상기 유전층을 선택적으로 에칭하여 기판으로부터 반도체 소자를 분리하는 단계; 를 포함한다.
또한, 기판 상에 제1 n형 질화물층을 성장하는 단계; 상기 제1 n형 질화물층 상에 유전층 패턴 간격을 반도체 칩 규격으로 하여 상기 유전층을 형성하는 단계; 전해에칭을 통해 상기 제1 n형 질화물층 내부에 나노포러스구조를 형성시키는 단계; 상기 제1 n형 질화물층 상에 제2 n형 질화물층을 재성장 시키는 단계; 상기 제2 n형 질화물층 상에 멀티양자우물구조 및 p형 질화물층 성장하는 시킨 후, 통전형 기판과 접합하는 단계; 및 HF 에칭을 통해 상기 유전층을 선택적으로 에칭하여 기판으로부터 반도체 소자를 분리하는 단계; 를 포함한다.
상기와 같은 본 발명에 따르면,수직형 LED 제작에 필수적인 리프트오프 공정 중에서 보다 효율적인 화학적 리프트오프공정을 제공함으로써, 기존의 레이저리프트오프공정을 대체할 수 있음은 물론이고, 고가의 장비 필요없이 웨이퍼 단위의 공정을 수행할 수 있다.
또한, 반도체소자의 리프트오프공정 시, 웨이퍼본딩 전까지 소자 구조에 충분한 기계적 강도를 제공하고, 웨이퍼 본딩 후에는 기판으로부터 쉽게 분리될 수 있는 구조를 형성할 수 있다.
그리고, 유전층을 격자 패턴으로 형성시키는 경우, 이를 반도체 칩(chip) 사이즈로 형성시키면, 별도의 공정추가 없이, 리프트오프 이후 바로 반도체 칩(chip)으로 사용할 수 있다.
도 1 은 본 발명의 일실시예에 따른 나노포러스 구조를 이용한 반도체소자 분리방법에 대한 흐름도.
도 2a 는 본 발명의 일실시예에 따른 유전체를 포함하지 않은 나노포러스 구조의 전자현미경 사진.
도 2b 는 본 발명의 일실시예에 따른 유전체를 포함한 나노포러스 구조의 전자현미경 사진.
도 3 은 본 발명의 일실시예에 따른 유전체를 포함한 나노포러스 구조의 열적처리 후 전자현미경 사진.
도 4a 는 본 발명의 일실시예에 따른 스트라이프 패턴의 유전층 형성 도식도.
도 4b 는 본 발명의 일실시예에 따른 격자 패턴의 유전층 형성 도식도.
도 5 는 본 발명의 일실시예에 따른 나노포러스 구조를 이용한 반도체소자 분리방법에 대한 흐름도.
도 2a 는 본 발명의 일실시예에 따른 유전체를 포함하지 않은 나노포러스 구조의 전자현미경 사진.
도 2b 는 본 발명의 일실시예에 따른 유전체를 포함한 나노포러스 구조의 전자현미경 사진.
도 3 은 본 발명의 일실시예에 따른 유전체를 포함한 나노포러스 구조의 열적처리 후 전자현미경 사진.
도 4a 는 본 발명의 일실시예에 따른 스트라이프 패턴의 유전층 형성 도식도.
도 4b 는 본 발명의 일실시예에 따른 격자 패턴의 유전층 형성 도식도.
도 5 는 본 발명의 일실시예에 따른 나노포러스 구조를 이용한 반도체소자 분리방법에 대한 흐름도.
본 발명의 구체적 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. 이에 앞서 본 발명에 관련된 공지 기능 및 그 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 구체적인 설명을 생략하였음에 유의해야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명한다.
본 발명의 나노포러스 구조를 이용한 반도체 소자 분리방법에 관한 것으로서, 도 1 내지 도 5 를 참조하여 설명하면 다음과 같다.
도 1 은 본 발명의 일실시예에 따른 나노포러스 구조를 이용한 반도체소자 분리방법에 대한 흐름도이다.
먼저 기판(100)에 제1 n형 질화물층(200)을 성장시킨다(S110). 성장시키는 방법은 여러 가지가 있을 수 있으나, 본 명세서에서는 성장시키는 방법 중의 하나인 통상의 MOCVD 공정을 이용하여 설명한다.
기판(100)은 질화갈륨, SiC, GaAs, Si 또는 ZnO 등을 사용할 수 있고, 현재 일반적으로 사파이어가 주로 사용되고 있다. 이는 사파이어 위에 성장한 질화갈륨 박막의 결정성이 양호하고 경제적이기 때문이다.
여기에 제1 n형 질화물층(200)은 n형으로 도핑(dopping)된 주기율표상의 Ⅲ족 원소와 질소에 의하여 형성된 반도체 화합물을 의미한다. 이러한 Ⅲ족 원소의 예로서, 알루미늄(Al),갈륨(Ga), 인듐(In) 등을 예시할 수 있고, 이들의 단독 또는 2 이상의 조합을 포함할 수 있다. 따라서 GaN,AiN,InN,AlGaN,AlInN,GaInN,AlInGaN 등을 포함하는 개념으로 이해할 수 있다.
이를 일반화하면, 상기 Ⅲ족 질화물은 예시적으로 '
'을 따르며, 여기서 '
'을 만족하다. 본 발명의 일실시예로서 Ⅲ족 질화물로 가장 많이 사용되는 GaN을 사용하는 것이 바람직할 것이나, 이에 한정되는 것은 아니다.
S110 단계 이후, 상기 제1 n형 질화물층(200) 상에 유전층(300)을 성장시킨다(S120). 상기 유전층(300)은 에칭시 희생되는 일종의 희생층으로 에칭액에 선택적으로 에칭되는 물질이면 상관없으나, 바람직하게는 Si02, SiNx 인 것을 특징으로 한다.
한편, 상기 S120 단계에서 유전층을 성장시킬 때에는 스트라이프(stripe) 패턴 혹은 격자 패턴으로 형성시킨다. 도 4a 는 본 발명의 일실시예에 따른 스트라이프 패턴의 유전층 형성 도식도이며, 도 4b 는 본 발명의 일실시예에 따른 격자 패턴의 유전층 형성 도식도이다.
상기 유전층(300) 패턴은 사진현상 공정 또는 나노 패터닝 공정을 이용하여 구현될 수 있는데, 사진현상 공정은 대표적인 반도체 패터닝 방법으로 웨이퍼 수준의 공정을 저가로 진행할 수 있다. 스트라이프 또는 격자 패턴으로 유전체의 폭과 간격이 1 마이크론 이상이면 사진현상 공정을 통해 구현이 가능한 범위이다. 패턴의 간격이 줄어들수록 위쪽 GaN 박막이 더 좋은 기계적 강도를 가지게 되는데, 이 때 패턴의 간격이 1 마이크론 이하로 줄어들면 나노 패터닝 공정을 이용해야 한다. 웨이퍼 수준의 나노 패터닝은 알루미늄 애노다이징 방법, 레이저 홀로그라피 패터닝, 나노입자 코팅 등으로 구현할 수 있다. 이러한 방법은 패턴의 자발형성에 기반하고 있어 패턴의 균일도가 좋지 못하며, 각 방법의 고유한 형태로 패턴이 형성된다.
상술한 알루미늄 애노다이징 방법, 레이져 홀로그라피 패터닝방법, 나노입자 코팅방법은 본 기술분야의 통상의 기술자라면 용이하게 실시할 수 있는 내용으로 자세한 설명은 생략한다. 다만, 명확한 기술 개시를 위해 참조문서를 추가하면 다음과 같다.
알루미늄 에노다이징 방법은 "고밀도의 나노패턴을 가지는 다공성 양극산화 알루미늄 제작공정", 박준모, 송광민, 류상완, 새물리 56, p. 469-474 (2008)를 통해서, 레이저 홀로그라피 패터닝 "Fabrication of photonic crystals for the visible spectrum by holographic lithography", M. Campbell, D. N. Sharp, M. T. Harrison, R. G. Denning & A. J. Turberfield, Nature 404, p. 53-56 (2000)을 통해서 알 수 있으며, 나노입자 코팅방법 "Fabrication of nanopillars by nanosphere lithography", C. L. Cheung, R. J. Nikoli┤┤, C. E. Reinhardt, and T. F. Wang Nanotechnology 17, p. 1339-1343 (2006) 을 통해 그 기술적 내용을 확인할 수 있다.
결과적으로 패턴의 폭이나 간격, 모양은 구체적인 패턴 제작 방법에 따라 달라질 수 있으므로, 각 실시예에 따라 적합한 방법이 선택될 수 있다. 다만, 상술한 방법은 상기 유전층(300)의 패턴을 형성하는 일예시에 관한 방법에 대한 것으로, 이에 한정되는 것은 아니다.
다만 상기 유전층(300)은 후술할 제2 n형 질화물층(500)의 재성장 후 측면에서 HF 등의 선택적 식각용액으로 제거되기 때문에, 그물망 혹은 스트라이프 형태로 모든 유전층의 패턴이 연결되어야 한다. 만약에 측면 유전층(300)과 연결되지 않은 독립 패턴의 경우, 식각이 되지 않기 때문에, 제대로 기판에서 분리할 수 없게 된다.
S120 단계 이후, 전해에칭을 통해 상기 제1 n형 질화물층(200) 내부에 나노포러스구조(400)를 형성시킨다(S130). 나노포러스 구조는 n형 질화물의 도핑농도와 에칭전압을 조절하면 얻을 수 있으며, 이는 통상의 나노포러스 구조 형성하는 방법과 동일한바 자세한 설명을 생략한다.
다만, 본 발명의 일실시예로서, 나노포러스구조를 만드는 방법으로는, 미국 선행문헌인 'Doping selective lateral eletrochemical etching of GaN for chemical lift-off'(by, Joonmo park, Kwang Min Seong, Seong-Ran Jeon, Jong Hyeob Baek, and Sang-Wan Ryu, Appl. phys. Lett. 95, p.221907(2009) 또는 'A conductivity-based selective etching for next generation GaN device'(by, Yu Zhang, Sang-Wan Ryu, Chris Yerino, Benjamin Leung, Qian Sun, Qinghai Song, Hui Cao and Jung Han, Phys. Status Solidi B 247,p.1713-1716(2010) 을 참고하면 상기 나노포러스구조를 형성시킬 수 있다.
한편, n형 질화물층 내에 형성되는 통상의 나노포러스구조(400)는 도 2a와 같은 형상으로 위·아래로 길게 형성된다. 다만, 본 발명과 같이 유전층(300)을 형성시킨 후 나노포러스구조(400)를 형성시키게 되면 도 2b와 같은 구조를 보이게 되는데, 제1 n형 질화물층(200)상의 유전층(300)이 나노포러스구조가 형성되는 것을 방해하기 때문에, 유전층을 사이에 두고, 원형을 그리며 위·아래로 길게 형성되는 나노포러스구조(400)를 얻을 수 있다.
특히, S130 단계에서는 후술할 제2 n형 질화물층(500)의 재성장 공정을 용이하게 하기 위하여 에칭전압을 조절하여 윗부분의 공극률은 작고, 아랫부분의 공극률은 크게 하였다. 즉, 일정한 전압을 사용하여 에칭하면 균일한 공극률을 가지는 나노포러스구조를 만들 수 있으며, 전압을 변화시킴으로서 다양한 공극률을 가진 나노포러스구조를 만들 수 있다.
n형 질화물의 나노포러스구조는 일정 도핑농도에서 전압을 증가시키면 공극률이 증가하고, 전압을 감소시키면 공극률이 감소한다. 또는 동일한 전압에서는 도핑농도가 증가할수록 공극률이 증가한다. 도 2의 나노포러스 구조는 일정 도핑농도에서 초기전압을 작게 하고, 일정 시간 후 전압을 증가시킴으로서 위부분의 공극률을 작게, 아랫부분은 공극률을 크게되도록 형성하였다.
S130 단계 이후, 상기 제1 n형 질화물층(200) 상에 제2 n형 질화물층(500)을 재성장시켜, 상기 유전층(300)을 포함하는 제2 n형 질화물층(500)을 형성시킨다(S140). 성장은 노출된 제1 n형 질화물층(200) 표면에서 일어나게 되며 상기 유전층(300) 위에서는 성장이 일어나지 않는다. 제 2 n형 질화물층(500)의 높이가 유전층(300) 이상이 되면 재성장이 위쪽으로 진행되면서 옆으로도 일어나게 되어, 결국 상기 유전층(300)을 완전하게 덮고 표면을 평탄화하게 된다.
한편, S140 단계 수행시, 높은 온도가 유지되는데, 이 때 상기 나노포러스구조(400)의 변형이 일어난다. 높은 열에너지에 의해 나노포어(nanopore) 표면의 원자들이 이동하게 되는데, 그 결과 긴 실린더 형태의 나노포어가 이웃하는 나노포어와 합쳐지면서 구형의 빈구멍으로 변형된다.
도 3 은 본 발명의 일실시예에 따른 유전체를 포함한 나노포러스 구조의 열적처리 후 사진으로, 이를 보면, 상술한 설명의 내용을 확인 할 수 있다.
이 때 빈구멍의 반지름은 부피보전(수학식 1)에 의해 길다란 나노포어의 경우 빈 구멍의 반지름이 나노포어의 반지름보다 훨씬 커지게된다. 적당한 조건에서는 빈 구멍의 반지름이 나노포어의 주기보다 더 커지게 되고, 그 결과 빈 구멍이 서로 연결되어 아래쪽 제1 n형 질화물층(200)과 위쪽 제2 n형 질화물층(500)으로 분리된다.
실제로 위쪽 제2 n형 질화물층(500)에는 상기 유전층(300) 하부에 나노포러스 구조 위부분에 형성된 제1 n형 질화물층(200) 일부가 포함되어 분리된다.
여기서, r은 빈 구멍의 반지름, a는 나노포어의 반지름, b는 나노포어의 길이를 의미한다.
상기 제2 n형 질화물층(500) 상에 멀티양자우물구조(610) 및 p형 질화물층(620)을 차례로 성장시켜 LED 구조를 형성하고(S150), 웨이퍼 본딩을 통해 전체 구조를 전자 웨이퍼인 통전형 기판(630)과 접합시킨다(S160). S160 단계인 웨이퍼본딩 공정은 고온과 고압에서 수행되지만, 유전층을 포함한 본 발명의 일실시예에 따른 상기의 반도체 소자 구조는 외부압력을 충분히 지탱할 수 있으므로 본딩 과정 중의 깨짐이나 결함 형성 등의 문제점이 해결될 수 있다.
상기 S160 단계 이후, HF 에칭을 통해 상기 유전층(300)을 선택적으로 에칭하여 기판(100)으로부터 반도체 소자를 분리한다(S170). 본딩된 웨이퍼를 HF 등의 상기 유전층(300)을 선택적으로 에칭할 수 있는 용액에 넣어 제거하면, 연결된 빈 구멍을 경계로 위부분과 아래부분이 분리되어 반도체소자를 리프트오프(lift-off) 할 수 있다.
상기 S120 단계에서의 유전층(300)형성으로 인해, 상기 유전층(300)이 분리된 위쪽 제2 n형 질화물층(500)의 구조를 지탱하게되므로, 나노포러스구조가 열적변형을 통해 합쳐지고, 그 후 위쪽 제2 n형 질화물층(500)이 분리될 때, 위쪽 제2 n형 질화물층(500)의 에피구조를 안정적으로 유지할 수 있게 된다.
도 5 는 본 발명의 일실시예에 따른 나노포러스 구조를 이용한 반도체소자 분리방법에 대한 흐름도로서, 도 1 과 다른 실시예를 개시한다.
도 5 에서 제시하는 본 발명의 일실시예는 기판에서 분리함과 동시에 바로 반도체 칩으로 사용할 수 있도록, 유전층(300)의 패터닝 간격을 반도체 칩 크기로 형성시키도록하여 기판으로부터 용이하게 분리할 수 있는 방법을 제시한다.
먼저 기판(100)에 제1 n형 질화물층(200)을 성장시킨다(S510). 성장시키는 방법은 여러 가지가 있을 수 있으나, 본 명세서에서는 성장시키는 방법 중의 하나인 통상의 MOCVD 공정을 이용하여 설명한다.
기판(100)은 질화갈륨, SiC, GaAs, Si 또는 ZnO 등을 사용할 수 있고, 현재 일반적으로 사파이어가 주로 사용되고 있다.
S510 단계 이후, 상기 제1 n형 질화물층(200) 상에 유전층(300) 패턴 간격을 반도체 칩 규격으로 하여 상기 유전층(300)을 형성시킨다(S520). 상기 유전층(300)은 에칭시 희생되는 일종의 희생층으로 에칭액에 선택적으로 에칭되는 물질이면 상관없으나, 바람직하게는 Si02, SiNx 인 것을 특징으로 한다.
한편, 상기 S520 단계에서 유전층을 성장시킬 때에는 스트라이프(stripe) 패턴 혹은 격자 패턴이 LED 칩 하나의 크기 대략 수백 마이크론 이상 정도의 크기로 형성된다. 형성방법은 상술한 바와 동일한다.
S520 단계 이후, 전해에칭을 통해 상기 제1 n형 질화물층(200) 내부에 나노포러스구조(400)를 형성시킨다(S530). 나노포러스 구조는 n형 질화물의 도핑농도와 에칭전압을 조절하면 얻을 수 있으며, 이는 상술한 나노포러스 구조 형성하는 방법과 동일한바 자세한 설명을 생략한다.
S530 단계 이후, 상기 제1 n형 질화물층(200) 상에 제2 n형 질화물층(500)을 재성장 시키는데(S540), 이 때는 반도체 칩 규격대로 기판에서 분리되는 것이므로, 상기 S140 단계처럼 제2 n형 질화물층(500)이 재성장시 평탄화 과정을 거칠필요가 없다. 즉, 제2 n형 질화물층(500)이 재성장시 유전층 위쪽으로 제2 n형 질화물층(500)이 성장되어 평탄화 될 필요가 없으므로, 성장 두께 및 공정 시간을 크게 단축시킬 수 있다.
한편, S540 단계 수행시, 높은 온도가 유지되는데, 이 때 상기 나노포러스구조(400)의 변형이 일어난다. 높은 열에너지에 의해 나노포어(nanopore) 표면의 원자들이 이동하게 되는데, 그 결과 긴 실린더 형태의 나노포어가 이웃하는 나노포어와 합쳐지면서 구형의 빈구멍으로 변형된다.
상기 상기 제2 n형 질화물층(500) 상에 멀티양자우물구조(610) 및 p형 질화물층(620)을 차례로 성장시켜 LED 구조를 형성하고(S450), 웨이퍼 본딩을 통해 전체 구조를 전자 웨이퍼인 통전형 기판(630)과 접합시킨다(S560).
상기 S560 단계 이후, HF 에칭을 통해 상기 유전층(300)을 선택적으로 에칭하여 기판(100)으로부터 반도체 소자를 분리한다(S570). 본딩된 웨이퍼를 HF 등의 상기 유전층(300)을 선택적으로 에칭할 수 있는 용액에 넣어 제거하면, 연결된 빈 구멍을 경계로 위부분과 아래부분이 분리되어 반도체소자를 리프트오프(lift-off) 할 수 있다.
상기 S520 단계에서의 유전층(300)형성으로 인해, 상기 유전층(300)이 분리된 위쪽 제2 n형 질화물층(500)의 구조를 지탱하게되므로, 나노포러스구조가 열적변형을 통해 합쳐지고, 그 후 위쪽 제2 n형 질화물층(500)이 분리될 때, 위쪽 제2 n형 질화물층(500)의 에피구조를 안정적으로 유지할 수 있게 된다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것이 아니며, 기술적 사상의 범주를 일탈함이 없이 본 발명에 대해 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
100; 기판
200; 제1 n형 질화물층
300; 유전층
400; 나노포러스구조
500; 제2 n형 질화물층
610; 멀티우물구조
620; p형 질화물층
630; 통전형 기판
200; 제1 n형 질화물층
300; 유전층
400; 나노포러스구조
500; 제2 n형 질화물층
610; 멀티우물구조
620; p형 질화물층
630; 통전형 기판
Claims (9)
- (a) 기판(100) 상에 제1 n형 질화물층(200)을 형성하는 단계;
(b) 상기 제1 n형 질화물층(200) 상부에 일정 패턴을 갖는 유전층(300)을 형성하는 단계;
(c) 상기 (b)단계에서 일정 패턴의 유전층(300)이 형성된 제1 n형 질화물층(200) 표면 아래에 나노포러스구조(400)가 형성되도록 전해에칭을 실시하는 단계;
(d) 상기 제1 n형 질화물층(200) 상에 제2 n형 질화물층(500)을 재성장시켜, 상기 유전층(300)을 포함하는 제2 n형 질화물층(500)을 형성시키는 단계;
(e) 상기 제2 n형 질화물층(500) 상에 멀티양자우물구조(610) 및 p형 질화물층(620)을 성장하고, 통전형 기판(630)과 접합하는 단계; 및
(f) HF 에칭을 통하여 질화물층에 대해 상기 유전층(300)을 선택적으로 에칭하여 기판(100)으로부터 상기 통전형 기판(630)과 접합된 웨이퍼를 분리하는 단계; 를 포함하는 나노포러스 구조를 이용한 반도체소자 분리방법.
- 제 1 항에 있어서,
상기 유전층(300)은 Si02, 또는 SiNx 인 것을 특징으로 하는 나노포러스 구조를 이용한 반도체소자 분리방법.
- 제 1 항에 있어서,
상기 (b) 단계에서,
상기 유전층(300)은 스트라이프 패턴 또는 격자 패턴으로 형성되되, 유전층(300)의 패턴은 서로 연결되어 형성되는 것을 특징으로 하는 나노포러스 구조를 이용한 반도체소자 분리방법.
- 제 1 항에 있어서,
상기 (b) 단계는,
나노 패터닝 공정을 사용하여 상기 유전층(300)을 형성하되,
상기 나노 패터닝 공정은 알루미늄 에노타이징 방법, 레이저 홀로그라피 패터닝 방법 또는 나노입자 코팅방법 중 어느 하나를 포함하는 나노포러스 구조를 이용한 반도체소자 분리방법.
- 제 1 항에 있어서,
상기 (c) 단계는,
초기전압을 작게 하고, 일정 시간 후 전압을 증가하여 나노포러스 구조의 상부측은 공극률을 작게 유지하고, 나노포러스 구조의 하부측은 공극률을 크게 형성되도록 상기 제1 n형 질화물층(200) 표면 아래에 나노포러스구조(400)를 형성시키는 것을 특징으로 하는 나노포러스 구조를 이용한 반도체소자 분리방법.
- (a) 기판(100) 상에 제1 n형 질화물층(200)을 성장하는 단계;
(b) 상기 제1 n형 질화물층(200) 상에 반도체 칩 규격의 간격을 갖도록 일정 패턴의 유전층(300)을 형성하는 단계;
(c) 상기 (b)단계에서 일정 패턴의 유전층(300)이 형성된 제1 n형 질화물층(200) 표면 아래에 나노포러스구조(400)가 형성되도록 전해에칭을 실시하는 단계;
(d) 상기 제1 n형 질화물층(200) 상에 제2 n형 질화물층(500)을 재성장 시키는 단계;
(e) 상기 제2 n형 질화물층(500) 상에 멀티양자우물구조(610) 및 p형 질화물층(620) 성장하는 시킨 후, 통전형 기판(630)과 접합하는 단계; 및
(f) HF 에칭을 통해 질화물층에 대해 상기 유전층(300)을 선택적으로 에칭하여 기판(100)으로부터 상기 통전형 기판(630)과 접합된 웨이퍼를 분리하는 단계; 를 포함하는 나노포러스 구조를 이용한 반도체소자 분리방법.
- 제 6 항에 있어서,
상기 유전층(300)은 Si02, 또는 SiNx 인 것을 특징으로 하는 나노포러스 구조를 이용한 반도체소자 분리방법.
- 제 6 항에 있어서,
상기 (b) 단계는,
나노 패터닝 공정을 사용하여 상기 유전층(300)을 형성하되,
상기 나노 패터닝 공정은 알루미늄 에노타이징 방법, 레이저 홀로그라피 패터닝방법 또는 나노입자 코팅방법 중 어느 하나를 포함하는 나노포러스 구조를 이용한 반도체소자 분리방법.
- 제 6 항에 있어서,
상기 (c) 단계는,
초기전압을 작게 하고, 일정 시간 후 전압을 증가하여 나노포러스 구조의 상부측은 공극률을 작게 유지하고, 나노포러스 구조의 하부측은 공극률을 크게 형성되도록 상기 제1 n형 질화물층(200) 표면 아래에 나노포러스구조(400)를 형성시키는 것을 특징으로 하는 나노포러스 구조를 이용한 반도체소자 분리방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20120011655A KR101278063B1 (ko) | 2012-02-06 | 2012-02-06 | 나노포러스 구조를 이용한 반도체소자 분리방법 |
| CN201380008280.4A CN104094421B (zh) | 2012-02-06 | 2013-02-06 | 利用纳米多孔结构的半导体元件分离方法 |
| DE201311000863 DE112013000863T5 (de) | 2012-02-06 | 2013-02-06 | Verfahren zum Trennen von Halbleitervorrichtungen unter Verwendung einer nanoporösen Struktur |
| PCT/KR2013/000934 WO2013119029A1 (ko) | 2012-02-06 | 2013-02-06 | 나노포러스 구조를 이용한 반도체소자 분리방법 |
| US14/377,101 US9356187B2 (en) | 2012-02-06 | 2013-02-06 | Method for separating semiconductor devices using nanoporous structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20120011655A KR101278063B1 (ko) | 2012-02-06 | 2012-02-06 | 나노포러스 구조를 이용한 반도체소자 분리방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101278063B1 true KR101278063B1 (ko) | 2013-06-24 |
Family
ID=48867578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR20120011655A KR101278063B1 (ko) | 2012-02-06 | 2012-02-06 | 나노포러스 구조를 이용한 반도체소자 분리방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US9356187B2 (ko) |
| KR (1) | KR101278063B1 (ko) |
| CN (1) | CN104094421B (ko) |
| DE (1) | DE112013000863T5 (ko) |
| WO (1) | WO2013119029A1 (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101525768B1 (ko) * | 2013-12-11 | 2015-06-04 | 광주과학기술원 | 다공성 구조층을 이용한 발광다이오드의 제조방법 |
| KR101743017B1 (ko) * | 2015-05-19 | 2017-06-05 | 한국과학기술연구원 | 고속 에피택셜 리프트오프와 iii-v족 직접 성장용 템플릿을 이용한 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자 |
| KR101918688B1 (ko) * | 2014-11-04 | 2018-11-14 | 국민대학교산학협력단 | 돌출방지 및 컨택 개선을 위한 층상 조립층의 형성 방법 |
| KR20190029343A (ko) * | 2017-09-12 | 2019-03-20 | 엘지전자 주식회사 | 반도체 발광소자를 이용한 디스플레이 장치 |
| WO2024043413A1 (ko) * | 2022-08-23 | 2024-02-29 | 한국광기술원 | 초미세 수직형 led 디스플레이의 제조 방법 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130007557A (ko) | 2010-01-27 | 2013-01-18 | 예일 유니버시티 | ＧａＮ 소자의 전도도 기반 선택적 에칭 및 그의 응용 |
| US11095096B2 (en) | 2014-04-16 | 2021-08-17 | Yale University | Method for a GaN vertical microcavity surface emitting laser (VCSEL) |
| KR102425935B1 (ko) | 2014-09-30 | 2022-07-27 | 예일 유니버시티 | GaN 수직 마이크로캐비티 표면 방출 레이저(VCSEL)를 위한 방법 |
| US11018231B2 (en) | 2014-12-01 | 2021-05-25 | Yale University | Method to make buried, highly conductive p-type III-nitride layers |
| DE102015102454A1 (de) | 2015-02-20 | 2016-08-25 | Osram Opto Semiconductors Gmbh | Verfahren zur Strukturierung einer Nitridschicht, strukturierte Dielektrikumschicht, optoelektronisches Bauelement, Ätzverfahren zum Ätzen von Schichten und Umgebungssensor |
| JP6961225B2 (ja) | 2015-05-19 | 2021-11-05 | イェール ユニバーシティーYale University | 格子整合クラッド層を有する高い閉じ込め係数のｉｉｉ窒化物端面発光レーザーダイオードに関する方法およびデバイス |
| CN105244316A (zh) * | 2015-10-19 | 2016-01-13 | 中国电子科技集团公司第四十六研究所 | 一种掩膜辅助制备多孔GaN层的方法 |
| WO2018051954A1 (ja) * | 2016-09-13 | 2018-03-22 | 日本特殊陶業株式会社 | マイカ製部材、電気化学反応単位、および、電気化学反応セルスタック |
| JP6642805B2 (ja) * | 2016-12-28 | 2020-02-12 | 豊田合成株式会社 | 半導体構造体の製造方法および半導体素子の製造方法 |
| JP6642804B2 (ja) * | 2016-12-28 | 2020-02-12 | 豊田合成株式会社 | 半導体配列体およびマイクロデバイスの製造方法 |
| CN110578162A (zh) * | 2018-06-08 | 2019-12-17 | 深圳市纳姆达科技有限公司 | 一种全息镀铝薄膜脱铝方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001223165A (ja) | 2000-02-10 | 2001-08-17 | Hitachi Cable Ltd | 窒化物半導体及びその製造方法 |
| KR20090119259A (ko) * | 2008-05-15 | 2009-11-19 | 한국광기술원 | 수직형 발광 다이오드 패키지 및 그의 제조방법 |
| KR101001782B1 (ko) | 2010-10-13 | 2010-12-15 | 전남대학교산학협력단 | 반도체소자를 기판으로부터 분리하는 방법 |
| KR20120003119A (ko) * | 2010-07-02 | 2012-01-10 | 삼성엘이디 주식회사 | 반도체 발광소자 및 이를 제조하는 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101132910B1 (ko) | 2005-07-05 | 2012-04-04 | 엘지이노텍 주식회사 | 발광 다이오드 제조방법 |
| KR101001773B1 (ko) | 2008-10-06 | 2010-12-15 | 전남대학교산학협력단 | 반도체 영역의 선택적 식각방법 |
| WO2009048265A1 (en) * | 2007-10-12 | 2009-04-16 | Industry Foundation Of Chonnam National University | Method of selectively etching semiconductor region, separation method of semiconductor layer and separation method of semiconductor device from substrate |
| JP4866935B2 (ja) * | 2009-04-28 | 2012-02-01 | 株式会社沖データ | 立方晶炭化ケイ素単結晶薄膜の製造方法及び半導体装置 |
| US8481353B2 (en) * | 2011-04-14 | 2013-07-09 | Opto Tech Corporation | Method of separating nitride films from the growth substrates by selective photo-enhanced wet oxidation |
-
2012
- 2012-02-06 KR KR20120011655A patent/KR101278063B1/ko active IP Right Grant
-
2013
- 2013-02-06 US US14/377,101 patent/US9356187B2/en not_active Expired - Fee Related
- 2013-02-06 CN CN201380008280.4A patent/CN104094421B/zh active Active
- 2013-02-06 WO PCT/KR2013/000934 patent/WO2013119029A1/ko active Application Filing
- 2013-02-06 DE DE201311000863 patent/DE112013000863T5/de not_active Ceased
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001223165A (ja) | 2000-02-10 | 2001-08-17 | Hitachi Cable Ltd | 窒化物半導体及びその製造方法 |
| KR20090119259A (ko) * | 2008-05-15 | 2009-11-19 | 한국광기술원 | 수직형 발광 다이오드 패키지 및 그의 제조방법 |
| KR20120003119A (ko) * | 2010-07-02 | 2012-01-10 | 삼성엘이디 주식회사 | 반도체 발광소자 및 이를 제조하는 방법 |
| KR101001782B1 (ko) | 2010-10-13 | 2010-12-15 | 전남대학교산학협력단 | 반도체소자를 기판으로부터 분리하는 방법 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101525768B1 (ko) * | 2013-12-11 | 2015-06-04 | 광주과학기술원 | 다공성 구조층을 이용한 발광다이오드의 제조방법 |
| KR101918688B1 (ko) * | 2014-11-04 | 2018-11-14 | 국민대학교산학협력단 | 돌출방지 및 컨택 개선을 위한 층상 조립층의 형성 방법 |
| KR101743017B1 (ko) * | 2015-05-19 | 2017-06-05 | 한국과학기술연구원 | 고속 에피택셜 리프트오프와 iii-v족 직접 성장용 템플릿을 이용한 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자 |
| US10014216B2 (en) | 2015-05-19 | 2018-07-03 | Korea Institute Of Science And Technology | Method for manufacturing semiconductor device using high speed epitaxial lift-off and template for III-V direct growth and semiconductor device manufactured using the same |
| KR20190029343A (ko) * | 2017-09-12 | 2019-03-20 | 엘지전자 주식회사 | 반도체 발광소자를 이용한 디스플레이 장치 |
| KR102413330B1 (ko) | 2017-09-12 | 2022-06-27 | 엘지전자 주식회사 | 반도체 발광소자를 이용한 디스플레이 장치 |
| WO2024043413A1 (ko) * | 2022-08-23 | 2024-02-29 | 한국광기술원 | 초미세 수직형 led 디스플레이의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2013119029A1 (ko) | 2013-08-15 |
| CN104094421B (zh) | 2016-12-07 |
| CN104094421A (zh) | 2014-10-08 |
| US9356187B2 (en) | 2016-05-31 |
| DE112013000863T5 (de) | 2014-11-06 |
| US20150125981A1 (en) | 2015-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101278063B1 (ko) | 나노포러스 구조를 이용한 반도체소자 분리방법 | |
| EP2743966B1 (en) | Epitaxial layer wafer having void for separating growth substrate therefrom and semiconductor device fabricated using the same | |
| CN104733365B (zh) | 半导体生长用模板、基板分离方法及发光元件制造方法 | |
| Youtsey et al. | Wafer‐scale epitaxial lift‐off of GaN using bandgap‐selective photoenhanced wet etching | |
| US20090079034A1 (en) | Non-polar iii-v nitride semiconductor and growth method | |
| US20210193873A1 (en) | Method for manufacturing a substrate comprising a relaxed ingan layer | |
| US9373496B2 (en) | Substrate recycling method and recycled substrate | |
| JP2011159956A (ja) | 改善された発光効率を有する発光ダイオードおよびその製造方法 | |
| CN113013304A (zh) | 弛豫gan/ingan结构及其制造方法 | |
| TW200921764A (en) | Non-polar III-V nitride material and production method | |
| US8133803B2 (en) | Method for fabricating semiconductor substrates and semiconductor devices | |
| US7846753B2 (en) | Vertical light emitting diode and method of making a vertical light emitting diode | |
| KR20120079392A (ko) | 반도체 발광소자의 제조방법 | |
| Jang et al. | Electrical and structural properties of GaN films and GaN/InGaN light-emitting diodes grown on porous GaN templates fabricated by combined electrochemical and photoelectrochemical etching | |
| KR101354491B1 (ko) | 고효율 발광다이오드 제조방법 | |
| US20230238479A1 (en) | Strain relaxation layer | |
| Chuang et al. | Thin film GaN LEDs using a patterned oxide sacrificial layer by chemical lift-off process | |
| KR101245509B1 (ko) | 다공성 기판의 제조 및 이에 의한 발광다이오드 제조 방법 | |
| KR20100034332A (ko) | 단결정 기판의 제조방법, 이에 의해 제조된 단결정 기판, 상기 단결정 기판을 포함하는 발광소자, 및 이의 제조방법 | |
| KR101373398B1 (ko) | 고효율 발광다이오드 제조방법 | |
| CN102280533A (zh) | 氮化镓衬底材料制造方法 | |
| US20050186757A1 (en) | Method for lift off GaN pseudomask epitaxy layer using wafer bonding way | |
| CN118266090A (zh) | 用于处理光电部件的方法及光电部件 | |
| JP2023547246A (ja) | 半導体ボディを製造する方法および半導体デバイス | |
| KR20170033987A (ko) | 프리 스탠딩 질화갈륨 기판의 휨 제어방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20160701 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20170308 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20190325 Year of fee payment: 7 |