JP2023547246A - 半導体ボディを製造する方法および半導体デバイス - Google Patents

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Abstract

本発明は半導体ボディを製造する方法に関しており、この方法では、補助支持体が用意される。補助支持体上に、ドープされた半導体材料を含む第1の層とその上に形成された非ドープの半導体材料を含む第2の層とを有する積層体が形成される。積層体の第1の層は電気化学的にポーラス化され、ここで、ポーラス率は少なくとも20体積%である。次いで、メサ構造体がポーラス化された第1の層内および第2の層内に形成され、メサ構造体が設けられた第2の層上に形成される少なくとも1つの平坦な第3の層を有する機能性積層体が形成される。少なくとも1つの平坦な第3の層は、第2の層とは異なる格子定数を有する。

Description

本出願は、2020年10月30日付の独国特許出願第102020128680.5号明細書の優先権を主張するものであり、この明細書の内容は参照により本明細書に含まれるものとする。
本発明は、半導体ボディ、特にオプトエレクトロニクスモジュールを製造する方法に関する。本発明は同様に、半導体デバイス、特にオプトエレクトロニクスモジュールに関する。
半導体モジュールの製造においては、多くの場合に、必要な機能部を形成するために種々のまたは少なくとも変更された材料系が使用される。この場合、これらの材料系はそれぞれ異なる格子定数を有していてよく、すなわち、その格子構造における原子はそれぞれの材料系内でそれぞれ異なる距離を有している。格子間隔のほか、電気的特性も変化する。バンドギャップと格子定数との間の関係を示す既知の表現を、アドレスhttps://de.wikipedia.org/wiki/III-V-Verbindungshalbleiter#/media/Datei:III-V-Halbleiter.pngに見出すことができる。ここには、ウルツ鉱型構造および閃亜鉛鉱型構造の格子定数に関するバンドギャップが示されている。元素間の線は3元の接続を表している。ウルツ鉱型結晶は2つの格子定数aおよびcを有し、閃亜鉛鉱は1つのみの格子定数を有する。
オプトエレクトロニクスモジュールでは、例えばインジウム含有量の(30%超の)増大に基づき、600nm超の波長で放出を行うInGaN量子井戸の成長が困難となる。その原因は、In割合が増大するにつれて格子間隔が増大することにある。このようなInGaNリッチな合金は、大きな格子を有する。
それぞれ異なる格子定数により、GaNバッファ層上にこうした材料を堆積させる際に一般に、その下方に位置するGaN層に対する一定の不整合が起こり、このことが、それぞれ異なるIn濃度による高い欠陥密度および/または相分離を引き起こす。
同様の問題は、より良好な温度安定性および/またはより良好な効率を有するInGaAlPモジュールのケースでも生じる。当該材料系の場合、光形成のための多重量子井戸の両側でのキャリア制限バリアの成長、すなわち、より大きなバンドギャップを有する直接的なバンドギャップを有する材料の成長が促進される。しかしながら、このような材料は、GaAs基板に対して顕著な格子不整合を有しており、良好な結晶品質で成長させることができない。
よって、一般に、高い結晶品質が要求される場合、下方に位置する層に対する格子定数の大きな不整合を伴う特定の化合物半導体の成長は困難である。
こうした問題を回避するまたは少なくとも低減するために、例えば、きわめて厚く徐々に適応化されるバッファ、欠陥誘導による格子緩和、小規模なパターニングおよび誘電性マスクによるマスキングが使用される。しかし、例えば厚い層または徐々に適応化されるバッファ層も、その電気的特性において幾つかの用途では不利である。さらに、製造コストおよび製造条件の制御の手間が増大する。
したがって、上述した問題を低減することのできる半導体モジュールを製造する方法を提供することが要求されている。
発明の概要
以下では、サファイア基板とモジュールの一部を成す層との間の保持力が低減されるプロセスを提示する。これにより、それぞれ異なる材料系に起因するそれぞれ異なる格子定数があまり強く作用しない。このようにして特に応力を低減することができ、これにより、格子定数の適応化が充分でなくてもエピタキシャル成長が可能となる。このことは、電気化学的溶解プロセスを用いて個々の層を変化させることによって達成される。
このために、発明者らは、半導体ボディを製造する方法を提案し、この方法では、第1のステップにおいて補助支持体が用意される。続いて、ドープされた半導体材料、特にIII-V族半導体材料を含む第1の層と、この第1の層上の、非ドープの半導体材料を含む第2の層とが堆積される。第1の層は、次のステップで電気化学的にポーラス化され、ここで、ポーラス率は少なくとも20体積%である。
発明者らは、任意選択手段として、ポーラス化された第1の層内にかつ第2の層内にメサ構造体を形成することも提案している。続いて、機能性積層体が第2の層上に形成される。このために、機能性積層体は、メサ構造体が設けられた第2の層上に形成される少なくとも1つの平坦な第3の層を有しており、ここで、少なくとも1つの平坦な第3の層は、第2の層とは異なる比格子定数を有する。同様に、ポーラス率は、50体積%~90体積%であってよい。
ポーラス化により、第1の層の構造体内に中間室または中空室が組み込まれる。これらの中空室は、ポーラス化された当該層上に形成された層において増大した数の欠陥を生じさせることなく、応力の補償を可能にする。換言すれば、ポーラス化により、格子効果が発生しないよう、それぞれ異なる格子定数に基づく応力を補償することができる。任意選択手段として付加的なメサ構造体を用いることで、こうした作用がさらに付加的に増幅される。幾つかの材料系では、第1の層のポーラス化を伴うメサ構造化は、格子定数のより大きな差を補償することにも特に適している。
このことに関連して、格子定数とは、定義された材料系における単位格子の長さであると理解されたい。この場合、材料系は均一であり、欠陥または格子欠陥を含まない。ゆえに、当該材料系では応力が生じない。当該格子定数は各材料系にとっての特徴量であり、応力を生じない材料系に対して、比格子定数とも称される。したがって、それぞれ異なる材料系は、上掲のリンクに示されているように、それぞれ異なる比格子定数を有しうる。よって、それぞれ異なる格子定数を有する材料系が統合される場合、こうした系の境界領域において応力が生じ、すなわち格子定数が変化する。当該変化は、境界領域までの距離が大きくなるにつれて小さくなる。さらに、格子定数における差が過度に大きいと、欠陥位置または欠陥が生じてしまうことがある。提案の方法および本発明による実施形態により、こうした作用を意図的に利用することができる。
以下では、完成したモジュールとして電気的な機能を担うことができるように構造化された機能性半導体積層体または機能性半導体ボディを、積層体と称する。ここで、機能性半導体積層体は個別化可能であり、この場合、各個別素子は所望の機能性を有する。機能性半導体積層体の一例として、例えば光放出に適した領域を有する積層体が挙げられる。別の例として、トランジスタ機能を有するnpn接合領域も挙げられる。積層体は、複数の機能を相互に組み合わせたものであってもよい。
補助支持体は、後のプロセスのための基礎として、特に半導体材料のエピタキシャル堆積のための基礎として使用される、不活性材料から成る支持体である。補助支持体の材料は例えばサファイア(AlO3)であるが、窒化ケイ素または他の材料であってもよい。当該材料が半導体モジュールの形成時に使用される様々なエッチングプロセスに対して不活性であると好都合でありうる。幾つかのケースにおいては、補助支持体はモジュールに留まってこのモジュールの一部となるが、こうしたケースでは、補助支持体は略称として支持体基板とも称される。他のケースでは、(以下で説明するように)補助支持体上で製造されたモジュールの剥離が行われる。
半導体材料とは、別段の明記がない限り、一般に、非ドープの化合物半導体材料であると理解されたい。この場合、「非ドープの」なる表現は、別の元素または別の材料による専用の意図的かつ合目的的なドープが行われないことを意味する。実際にはつねに存在する欠陥または不純物は、本出願の意味におけるドープには含まれない。化合物半導体材料は、結晶構造体において形成される2つ、3つまたはそれ以上の元素の組み合わせであって、これによりバンド構造が形成され、得られる素子が電気的な半導体特性を有するものをいう。典型的な化合物半導体はいわゆるIII-V族化合物半導体であり、これは、第V族の1つもしくは複数の元素と、第III族の1つもしくは複数の元素とから成る。化合物半導体材料の例は、GaAs、AlGaAs、GaN、AlGaN、InGaN、GaP、InGaP、AlGaP、AlInGaN、AlInGaPおよび本明細書で挙げる別のものである。
ドープされた半導体とは、ドーパントが導入された半導体材料である。ドーパントとは、III-V族化合物半導体での所望のドープに応じて、n型ドープにはSi、Te、Se、GeまたはGeを使用することができ、例えばp型ドープにはMg、BeまたはCを使用することができる。別のドーパントも本出願に記載される。ドーパントはIII-V族化合物半導体材料のエピタキシャル堆積中に導入されるが、ここでのドープを後から様々なプロセスによって行うこともできる。ドープ濃度は、出発材料またはベース材料の原子の濃度よりも数オーダー低い。例えば、濃度は、11017ドープ原子/cm~51021ドープ原子/cmの範囲にある。
電気化学的分解または電気化学的エッチングは、電圧および電流により半導体材料が溶解されるプロセスである。このようにして、半導体材料の層を剥離もしくはエッチングすることができる。しかし、こうしたプロセスは、均一にではなく、例えば転位または材料欠陥に基づいて不均一に行われる。このことは、適切なパラメータ選択において、例えば印加電圧ならびにドーパント濃度およびエッチングすべき半導体材料の濃度の選択において、利用可能である。したがって、例えばエッチングすべき材料のそれぞれ異なる速度およびさらにそれぞれ異なるポーラス率を達成することができる。よって、電気化学的ポーラス化なる用語は、材料を選択的にボディから解離させてポーラス状またはスポンジ状の構造体を残す、電気化学的プロセスであると理解されたい。つまり、ポーラス化された半導体ボディもしくは半導体層は、海綿または骨に類似したメッシュ状構造体を形成し、このメッシュ状構造体は、小さな質量もしくは小さな材料体積でありながら同時に十分な安定性を有する。
層には選択的なポーラス化プロセスを施すことができ、ここでは、プロセスの前にパターニングマスクが被着される。パターニングマスクにより、層の領域における電流の流れがいわゆるシェーディングに基づいて低減されまたは阻止されるので、マスクが配置された領域ではポーラス化が起こらないかまたはきわめて僅かしか起こらない。相応に、ポーラス化されない半導体ボディはメッシュ状もしくはスポンジ状の構造を示さないが、それでもなお、この半導体ボディは様々な欠陥または格子欠陥を有しうる。さらに、幾つかの実施態様では、境界領域において、それ自体はポーラス化されない領域の一部が特にこの種の領域の縁部で僅かなポーラス化を示し、ここで、縁部からの距離が増大するにつれていわゆるポーラス率(下記を参照)が減少する効果を生じさせることがある。
非ポーラス化領域では、電気化学的エッチングプロセス中に、シェーディング領域の下方への電解質の侵入が困難となるかまたは同様に阻止され、これにより、そこではさらなるエッチングチャネルが形成されなくなるかまたは既存のチャネルが電解質によって拡張されなくなる。結果として、シェーディング領域の下方ではエッチング速度が大幅に低下するため、この領域の材料のポーラス化は僅かとなるかまたはまったく行われなくなる。
ポーラス率なる用語は、層の全体積に対する材料体積の比を表している。ここで、30%の範囲のポーラス率とは、元の体積に対して30%の材料が除去されたことを意味する。90%のポーラス率であれば、材料の90%が電気化学的堆積プロセスにより溶出し、材料の10%しか残っていないことになる。
機能性半導体積層体が製造された後、幾つかの態様では、機能性積層体を第1の層から剥離させることが行われ、この場合、任意選択手段として第2の層が機能性積層体に残される。代替的に、ポーラス化された第1の層が機能性半導体積層体に残されて任意選択手段として電磁放射のための出力構造体として使用可能となるよう、機能性積層体が補助支持体から剥離されてもよい。このような実施形態では、ポーラス化された第1の層をさらに処理することもできる。例えば、第1の層上にコンタクト領域を被着させることができる。
幾つかの態様では、第1のステップにおいてパターニングマスクを第2の層上に被着させることにより、メサ構造体が形成される。続いて、第2の層およびポーラス化された第1の層がエッチングされて、凹部が形成される。当該凹部は、幾つかの実施例では、ポーラス化された第1の層内のトレンチとして構成される。
幾つかの態様では、メサ構造体は、第1の層のポーラス化後に形成される。ただし、使用される材料系に応じて、メサ構造体を電気化学的ポーラス化ステップの前に形成することもできる。
別の態様は、第1の層の構成に関する。幾つかの実施形態では、部分ステップにおいて第1の層が形成され、ここで、第1の部分ステップの後、この層形成が中断され、薄い分離層、特に非ドープの分離層が堆積される。続いて、第1の層のエピタキシャル堆積が進行する。これにより、第1の層は、支持体に面する領域と、支持体とは反対側の領域とに分割される。幾つかの態様では、この場合、第1の層の各領域のドープ濃度が異なっていてもよく、または分離層のために別の材料系を使用することもできる。領域ごとに異なる強さのドープを用いてかつ/または薄い分離層を用いて第1の層を形成することにより、それぞれ異なるポーラス率を得ることができる。このようにすることで、ポーラス率は、ウェハ全体についても、また局所的にも、さらなる層の成長のための要求に合わせて適応化することができる。
別の態様は、第1の層内でのさらなる構造体の製造に関する。一態様では、積層体を形成するステップは、非ポーラス化領域を形成するステップを含む。このことは、パターニングマスクをその下方の構造化すべきでない領域の形成のために積層体の第2の層上に被着させ、続いてこのパターニングマスクを第1の層の電気化学的ポーラス化後に除去することにより行われる。これにより、第1の層の領域は「シェーディング」領域の下方に留まり、つまり第1の層の領域はまったくポーラス化されないかまたはきわめて僅かな程度しかポーラス化されない。ここで、これらの領域は、別の機械的特性および別の電気的特性を示す。したがって、第3の層の形成時に、非ポーラス化領域または僅かにポーラス化された領域が当該第3の層内に応力を生じさせうる。幾つかの態様では、このことが利用されて、例えばそれぞれ異なる波長の光を放出する活性領域が形成される。
したがって、ポーラス化領域を介して第1の波長の光を放出するように構成された活性領域と、非ポーラス化領域を介して第2の波長の光を放出するように構成された活性領域とを有する機能性積層体を構成することができる。それぞれ異なる波長は、とりわけ、ポーラス化領域または非ポーラス化領域に関するそれぞれ異なる格子定数に基づく応力によって生じる。
幾つかの態様では、パターニングマスク内の寸法を、パターニングマスクの下方の第1の層の1つもしくは複数の非ポーラス化領域よりも幾分大きく選定することが好ましいとされうる。マスクによるシェーディングにより、電気化学的プロセスにおいて、第1の層の当該領域に沿った当該領域の下方での電流の流れが阻止されまたは低減される。これにより、第1の層の材料は実質的に損なわれないままとなる。マスクの寸法を僅かに大きくすることにより、場合により生じる軽度のアンダカットも補償される。
幾つかの態様では、メサ構造体が、上述した選択的なポーラス化の前または後に形成されうる。これにより、ポーラス化を少なくとも部分的に制御することができる。したがって、マスク構造化とメサ構造化との組み合わせを行うことができ、その結果、個々の方法ステップの後、第1の層のポーラス化領域と非ポーラス化領域とがトレンチにより分離されて交互に存在する構造体が生じる。
特にトレンチの形態の凹部は、幾つかの実施形態では、5nm~500nmの範囲の幅、特に20nm~300nmの範囲の幅、さらに特に200nm未満の幅を有する。この場合、これらのトレンチは補助支持体まで延在することができるが、その手前で終端してもよく、または分離層が第1の層内に存在する場合にはその位置で終端してもよい。
格子定数の差に起因して生じうる応力を吸収できるようにするために、一手段として、トレンチまたは凹部として形成されたメサ構造体が過度に大きくならないことが望ましい。上述した値が実験において好都合であることが判明している。なお、メサ構造体間の間隔も、トレンチまたは凹部による応力を補償できるようにするためには、過度に大きくならないほうがよい。隣り合う2つのメサ構造体間の間隔として、400nm~4μmの範囲、特に800nm~2.5μmの範囲、特に2μm未満の範囲が提案されている。幾つかの態様では、メサ構造体の幅と2つのメサ構造体間の間隔との比を定義することができる。これは、4~15の範囲、特に8~12の範囲、特に9.5~10.5の範囲であってよい。
さらなる態様は、格子定数の偏差、特に機能性積層体の一部を形成する第2の層と第3の層との間の格子定数の偏差に関する。この場合、平坦な第3の層の格子定数は、第2の層の格子定数から最大20%偏差していてよく、特に約0.4%~3%の範囲内、特に0.5%~2.7%の範囲内で偏差していてよい。異なる層の材料として、Si、C、GeもしくはMgがドープされていてよいGaNまたはGaAsをベースとした材料を使用することができる。機能性積層体の第3の層は、特にインジウム含有層を含みうる。当該層が超格子として形成されていてもよいし、または当該層自体が積層体を含んでいてもよい。ここで、インジウム割合は0.0001%~25%の範囲内、例えば2%~20%の範囲内であってよい。当該層が超格子として形成されていてもよいし、または当該層自体が積層体を含んでいてもよい。第2の半導体積層体の後方の層、特に光学機能に寄与する層は、少なくとも20%、特に少なくとも40%、特に30%~60%の範囲のインジウム含有量を有することができる。幾つかの実施形態では、インジウム含有量は100%までであってもよい。代替的なベース材料はさらに上で挙げている。ドープはエピタキシャル堆積中に行うことができる。これにより、ドープ濃度を連続的に適応化することもできる。
一実施例では、第2の層は非ドープのGaNを有し、平坦な第3の層はインジウム含有材料、例えばInGaNを有する。インジウム割合。第1の層は、ドープされたGaNから形成されており、ドープ濃度は、11017原子/cm~51021原子/cmの範囲にある。
発明者らは、特にメサ構造化の際の結晶構造体の配向が、欠陥密度をさらに低減し、堆積プロセスおよび成長プロセス中に平滑な表面を保つための重要な要因であることを認識した。したがって、幾つかの態様では、ウルツ鉱型構造を有する材料において、合体面がa軸に対して垂直に[1120]位置するように配向することが提案される。
別の態様は、機能性積層体の種々の構成に関する。幾つかの実施形態では、機能性積層体のエピタキシャル形成は、多重量子井戸構造の形成を含む。当該多重量子井戸は、所定の波長の光を放出するように構成されている。この場合、多重量子井戸構造は、少なくとも1つのメサ構造体にわたって延在することができる。幾つかの態様では、多重量子井戸構造は、第1の層のポーラス化領域および非ポーラス化領域の双方にわたって延在する。これにより、既存の応力に基づいて、第1の層のそれぞれの領域にわたり、多重量子井戸構造におけるそれぞれ異なるバンド特性が形成される。これは、応力によって局所的に格子定数が変化することで成長プロセス中に成長した材料の化学量論的組成が変化し、これによりさらにバンドギャップも変化するため、達成される。この効果は、例えばインジウム含有材料系において利用することができる。なぜなら、格子定数が増大するにつれて、Ga/Inの比がインジウムの方向へ、ひいてはより長い波長へとシフトされるからである。これにより、複数の異なる波長の光を形成することができる。
発明者らは、メサ構造化された第2の層上に第3の層を堆積させる場合の明らかな想定とは異なり、第3の層の材料がトレンチ内にまったく達しないかまたはきわめて僅かしか達しないことを認識した。特に、第3の層の材料はこれらのトレンチを充填せず、トレンチ上にブリッジを形成し、このため中空室が残る。同時に、メサ構造体は、ポーラス化された第1の層と組み合わされて、格子定数の変化に起因する応力を補償する。
別の態様は、半導体デバイスまたは半導体ボディに関する。幾つかの態様では、当該半導体デバイスまたは半導体ボディは、補助支持体、ならびにドープされた半導体材料を含む第1の層とその上に形成された第2の層とを有する積層体を含む。第2の層は非ドープの半導体材料を含み、この場合、第1の層は少なくとも1つのポーラス化領域を含み、そのポーラス率は少なくとも20体積%である。さらに、第1の層および第2の層に、複数の凹部から成るメサ構造体が導入されている。少なくとも1つの平坦な第3の層を有する機能性積層体は、メサ構造体が設けられた第2の層上に形成されており、ここで、少なくとも1つの平坦な第3の層は、第2の層とは異なる格子定数を有する。
導入されるメサ構造体とポーラス化された第1の層とを組み合わせることにより、平坦な第3の層における応力が低減されるかまたは阻止される。これにより、異なる格子定数を有する材料系も使用可能となり、この場合、ポーラス化により、第3の層の緩和ひいては機能性積層体の緩和が可能となる。
幾つかの態様では、凹部の幅またはトレンチの幅も200nm未満であり、2つの凹部間の間隔は2000nm未満である。トレンチについての他の寸法およびこれらの間の間隔は、さらに上記で示している。幾つかの例では、凹部の幅は、隣り合う2つの凹部間の間隔の約1/5~1/20である。
幾つかの別の態様では、第1の層は全体にわたってはポーラス化されていない。むしろ、ポーラス化領域によって少なくとも部分的に取り囲まれた、少なくとも1つの非ポーラス化領域を設けることができる。これにより様々な用途が可能となる。例えば、少なくとも1つの非ポーラス化領域は、後に載置される機能性半導体ボディのための保持構造体を構成することができる。同様に、非ポーラス化領域を使用して、別の層内の位置ごとに所期のように応力を導入し、バンドギャップの変化または電気的特性の変化を実現することができる。
少なくとも1つの非ポーラス化領域は、メサ構造体を形成するトレンチによってポーラス化領域から分離されているように構成可能である。
別の態様は、機能性積層体の構成に関する。ここで、幾つかの実施形態では、機能性積層体は、第3の層上に形成された多重量子井戸構造を伴って形成される。幾つかの態様では、多重量子井戸構造のうち第1の層のポーラス化領域の上方に位置する第1の領域は、第1の波長の光を放出するように構成されており、多重量子井戸構造のうち第1の層の非ポーラス化領域の上方に位置する第2の領域は、より短い第2の波長の光を放出するように構成されている。
幾つかの他の態様では、第1の層は、第1のポーラス率を有する第1の部分領域を有していてよく、かつ分離層によって分離された、第2のポーラス率を有する第2の部分領域を含んでいてよい。これにより、例えば、位置ごとに分離されたそれぞれ異なる格子定数を要する様々な用途を実現することができる。また、付加的な分離層により、第3の層における欠陥密度をさらに低減することができる。
一実施形態では、第1の層がn型ドープを有するのに対し、第2の層は非ドープであり、ここで、第1の層と第2の層とは同じベース材料を含む。例えば、第2の層は非ドープのGaN層を含むことができ、第3の層は、0.0001%~25%の範囲、特に15%未満のインジウム割合を有するInGaNで形成可能である。第3の層は超格子として形成されていてもよく、または第3の層自体が積層体を含んでいてもよい。第2の半導体積層体の後方の層、特に光学機能に寄与する層は、少なくとも20%、特に少なくとも40%、特に30%~60%の範囲のインジウム含有量を有することができる。幾つかの実施形態では、とりわけインジウム層がきわめて薄く形成される場合、100%のインジウム割合を使用することもできる。エピタキシャル成長プロセス中、応力によって格子定数の局所的な変化が生じるので、成長プロセス中、成長材料の化学量論的組成が変化する。このため、例えばインジウム割合が成長材料系内で局所的に変化し、これによりバンドギャップが変化する。これにより、動作中にそれぞれ異なる波長の光を形成する複数の領域を形成することができる。
提案の基本方式による別の態様および別の実施形態は、添付の図面に関連して詳細に説明する様々な実施形態および実施例を参照することで明らかとなる。
提案の基本方式の幾つかの態様を実現する、機能性半導体ボディを製造する方法の複数のステップを示す図である。 提案の基本方式の幾つかの態様を実現する、機能性半導体ボディを製造する方法の複数のステップを示す図である。 提案の基本方式による別の実施例の幾つかの態様を示す図である。 提案の基本方式による別の実施例の幾つかの態様を示す図である。 提案の基本方式の幾つかの態様を実現する、機能性半導体ボディを製造する方法の複数のステップを有する別の実施例を示す図である。 提案の基本方式の幾つかの態様を実現する、機能性半導体ボディを製造する方法の複数のステップを有する別の実施例を示す図である。 ウルツ鉱型構造を有する材料系のための可能なメサ構造体の一構成を示す図である。 ウルツ鉱型構造を有する材料系のための可能なメサ構造体の別の構成を示す図である。 提案の基本方式の幾つかの態様を実現する、機能性半導体ボディを製造する方法の複数のステップを有する別の実施例を示す図である。 図8の方法によって製造可能なオプトエレクトロニクスモジュールの発光面を示す2つの平面図である。
詳細な説明
以下の実施形態および実施例は、提案の基本方式による種々の態様およびその組み合わせを示している。実施形態および実施例は、必ずしも縮尺通りに描かれていない。同様に、個々の態様を強調するために、種々の要素を拡大または縮小して示したところもある。自明の通り、図面に示されている実施形態および実施例の個々の態様および特徴を、本発明による基本方式を損なうことなく相互に簡単に組み合わせることができる。幾つかの態様は規則的な構造または形状を有する。実際には、理想的な形状からの僅かなずれは生じうるが、本発明の思想には矛盾しないことに留意されたい。
さらに、個々の図面、特徴および態様は、必ずしも正しい大きさで図示されているわけではなく、個々の要素間の比率も基本的には必ずしも正確でない。幾つかの態様および特徴は、拡大表示によって強調されている。なお、「上方」、「上部」、「下方」、「下部」、「より大きい」、「より小さい」などの用語は、図中の要素を基準として正確に表現されている。したがって、図面に基づいて要素間のこうした関係を導出することが可能である。
発明者らは、厳密に定義されたGaN含有層の部分的な電気化学的分解(ここではポーラス化とも称する)により、エピタキシ基板(サファイアまたはSi、GaN)に対して、またはさらに成長される他の層に対してのGaNエピタキシスタックの保持力が大幅に低下することを認識した。この場合、きわめて均一なポーラス(20nm~100nmの範囲内)が特定のGaN層に均等に分散されてエッチングされる。「ポーラス化」の選択性は、GaN層の高濃度nドープ(Si)によって達成することができる。つまり、十分な高濃度でドープされた層のみがポーラス化される。付着力が低減されるのみならず、さらに緩和の改善が達成される。このことは、ポーラス化により、ポーラス化された層とさらに成長される別の層との間の力も低減されることを意味する。したがって、格子定数がそれぞれ異なる場合、ポーラス化により、成長層における応力が著しく低減され、これにより、この層を実質的に格子欠陥なしに成長させることができる。この効果を利用して、一方では、ポーラス化領域および非ポーラス化領域を交互に製造し、これにより局所的な応力を生じさせることができる。他方では、トレンチを有する付加的なメサ構造体を設けることによって、過成長の場合に緩和可能であり、したがってそれぞれ異なる格子定数に基づく応力の低減に寄与するという、応力補償の効果を増幅することができる。
このように成長される層におけるそれぞれ異なる格子定数によって、インジウム含有材料をエピタキシャル堆積させる際に、存在する応力に依存して、ひいてはそれぞれ異なる格子定数に依存して、インジウム割合がそれぞれ異なる化学量論的組成で組み込まれる。ここで、材料系におけるインジウム割合が局所的に変化することにより、バンドギャップが変化する。インジウムのほか、この効果は、格子定数に依存して化学量論的に変化して組み込まれることでバンドギャップの変化を生じさせるAlまたは他の材料によっても達成可能である。
GaNエピタキシスタックにおける垂直方向の物質通過移動による化学的なエッチング侵襲が表面全体にわたって生じるので、ウェハ全体にわたる「ポーラス化」を行うことができる。この場合、ポーラス化すべき層は、別のGaN層または他の材料層の下方に埋め込まれていてよい。
これに代えて、「ポーラス化」の際の表面の部分的なパシベーションにより、横方向において選択的なエッチング侵襲が生じうる。マスクが被着されていることにより、マスクされた表面領域の下方のポーラス化すべき第1の層内の埋め込み領域は、平面内で横方向にはポーラス化されないかまたはごく僅かしかポーラス化されずまたはエッチングされないので、この領域は、後続のプロセスステップにおいて別の化学的特性および機械的特性を有する。任意選択手段として、付加的な第2の層をポーラス化すべき第1の層と半導体モジュールを形成する別の層との間に挿入することができ、これにより、当該付加的な層をさらなるプロセスステップにおいて機械的破断個所として用いることができる。このようにして、用途および設計に応じ、それぞれ異なる領域が横方向または垂直方向でそれぞれ異なるポーラス率を有するようにすることができる。
図1および図2は、格子応力が低減されており、ポーラス性の分離層を用いて特に容易に支持体から除去することのできる、提案の基本方式による半導体ボディを製造する方法の例示的な第1の構成を示している。
このために、第1のステップS1で、補助支持体として支持体基板1が用意される。当該基板は、本実施形態ではサファイア支持体基板であるが、別の材料系を有する支持体基板を使用してもよい。例えば、ケイ素ベース、窒化ケイ素ベースまたは図示のサファイアベースの支持体基板が考慮される。この場合、補助支持体は、とりわけ後に使用される材料系にさらに従って選択される。
次のステップS2では、補助支持体1上に積層体4の第1の層2が形成される。当該第1の層2には、補助支持体1の基板上でのエピタキシャル堆積中、さらにドーパントが施与される。層厚さは、500nm~3μmの範囲内、例えば1.5μmである。材料として、GaNもしくは同様にAlInGaPまたはさらなる材料系としてAlGaAsを使用することができ、最後に挙げたAlGaAsは赤色LEDの製造のために使用可能である。本実施例では、第1の層の材料としてGaNが使用され、これは、ドーパントとしてのケイ素Siと共に補助支持体1上にエピタキシャル堆積される。この場合、ケイ素原子のドープ濃度は10×1019原子/cmの範囲内にある。付加的に、GaN層2をエピタキシャル成長させる前に、10nm未満~100nmの範囲の1つ以上の薄いバッファ層を補助支持体1の材料上に形成することもできる。これらのことは、ステップS2に詳細には示されていないが、補助支持体1をさらに平坦化するために使用することができる。なお、付加的なバッファ層は、使用される材料系に応じて、エッチストップ構造または適合格子構造として、または後の電気化学的溶解プロセスのための電流拡張層としても用いられる。
続くステップS3では、エピタキシャル堆積されドープされたGaN層2上に、非ドープのGaN層3が形成される。代替的に、層2がドープされたAlGaAsまたはドープされたAlInGaPから成る場合、AlInGaPを使用することもできる。層3の厚さは、例えば100nm(20nm~150nmの範囲)であり、その寸法に関してドープされたGaN層2よりも格段に薄く構成されている。これにより、層3は、この層3に対して異なる機械的特性、化学的特性および電気的特性を示す。非ドープのGaN層3ならびにドープされたGaN層2は共に積層体4を形成する。
ステップS4では、こうして製造されたウェハが電気化学的剥離プロセスにかけられる。当該プロセスは、ポロシフィケーションプロセスまたはポーラス化プロセスと称される。このために、形成されたウェハ構造体および積層体4に電圧が印加され、これにより非ドープのGaN層3およびドープされたGaN層2を通る電流の流れが生じる。当該電流の流れが、ドープされたGaN層の部分的な化学的分解を引き起こす。当該プロセスはポーラス化と称される。このとき、ドープされたGaN層2内で、電気化学的プロセスにより、数十ナノメートルから数百ナノメートルの範囲のサイズを有するポーラスが均等にエッチングされる。ポーラスの分布は実質的に均一であり、かつサファイア表面に対してほぼ垂直に行われることが確認されている。エッチング速度ならびにポーラス径およびこれに関連する材料除去量は、印加電圧、電気化学的プロセス中の電流量、使用される電解質ならびにGaN層2中のドーパント原子濃度に依存する。ここでは、当該電気化学的プロセスにより、基本的に非ドープのGaN層3も侵襲を受けることに留意されたい。材料除去はこれら両方の層において行われる。なぜなら、これらの層は電気的絶縁性を有さないからである。しかし、非ドープのGaN層の伝導率は著しく低いため、層2内でのケイ素ドープにより、ポーラス化プロセス中の選択性が得られる。
換言すれば、ドープされたGaN層2は、電気化学的プロセス中、著しく強い侵襲を受けてエッチングされ、これにより非ドープのGaN層3の場合よりも材料が大きく溶解する。本実施例では、ポーラス化中、電流がウェハの面全体にわたって導入されるので、電気化学的プロセスは積層体4において表面全体にわたって続く。したがって、ステップS4においてこのようにポーラス化された層2aが非ドープのGaN層3の下方に埋め込まれる。
この場合、ポーラス化により除去される材料の量は、持続時間および上述したパラメータにより調整可能である。レーザーリフトオフまたは他の機械的方法による後の良好な剥離を保証するために、発明者らは、少なくとも20体積%のポーラス率を提案する。この場合、約90体積%~95体積%のポーラス率までであれば、残留する材料の機械的安定性がさらなる製造ステップを可能とするのになお十分となることが確認されている。ただし、材料除去量が大きいことにより、支持体1とポーラス化されたGaN層2aとの間の付着力または支持体1と非ドープのGaN層3との間の付着力が大幅に低減される。したがって、この点で、40体積%~90体積%のポーラス率が好都合であると考えられる。
積層体4の第1の層2のポーラス化後に、このようにして製造されたウェハをさらに処理して、別の格子定数を有する別の層を準備することができる。この目的のために、ステップS5で、非ドープのGaN層3上にパターニングマスクが被着される。当該パターニングマスクは、この実施例では、上から見たとき、複数の条片として構成されている。ここで、隣り合う2つの条片間の間隔に対する条片の幅の比は、約10である。2つの条片間の間隔は、この構成では、1μm~2μmの範囲内にある。約100nm~200nmのこのような間隔および幅は、現在の技術ではリソグラフィによっても製造可能である。
続いて、ステップS6において、非ドープのGaN層を通してポーラス化された層が補助支持体の直前までエッチングを行う選択的なエッチングプロセスが行われる。このようにすることで、細いけれども深いトレンチを有するメサ構造体が形成される。トレンチの幅に対する深さの比は5~14の範囲内にあり、特に10の範囲である。このようにして製造された構造体は、メサ構造化されたポーラス化層と組み合わせることにより、適応化されていない格子定数による応力を吸収できるという特別な特性を提供する。換言すれば、当該層は、この層での応力ひいては結晶構造体における欠陥を生じさせることなく、それぞれ異なる格子定数を有する材料系と共に過成長することに適している。むしろ、メサ構造化されたポーラス化層2aが応力を生じ、これにより、大きな応力なしに別の層をそれ自体として成長させることができる。これにより、メサ構造化されたポーラス化層上に成長される層を、大きな欠陥なくほぼ平坦に製造することができ、したがって、この層を、機能性半導体ボディまたは機能性半導体積層体のためのベース層として用いることができる。
図2のステップS7の図示は、n型ドープされたインジウム含有層10、例えば積層体4の格子定数よりも大きい格子定数を有するInGaN層を成長させる、ここでの第1のステップを示している。n型ドープされたInGaN層10の成長プロセスによって積層体4における応力が発生し、この応力は、積層体4内のポーラス化領域2aおよびメサ構造体によって補償される。これにより、InGaN層10は実質的にエラーおよび欠陥なしに成長する。付加的に、成長プロセス中、トレンチ20上に架けわたされる材料ブリッジが形成される。したがって、換言すれば、層10の材料InGaNは、トレンチ20内へは僅かしか入り込まず、実質的には非ドープのGaN層3の表面領域において成長するのみであり、これらのトレンチは充填されない。
これにより、ステップS7に示されているように中空室が生じ、これらの中空室により、積層体4中の結晶応力を吸収することができる。層2cを越えるポーラス率の変化により、または別のリソグラフィ手段もしくはエピタキシャル手段により、積層体4における大きな緩和率を達成することができ、その結果、層10内の欠陥密度は低いままである。したがって、成長される層10は、成長プロセス後に実質的に平坦で欠陥のない表面を有し、これにより、この表面上に機能性半導体もしくは機能性積層体6のさらなる層を高い品質で堆積させることができる。ステップS8は、成長プロセス中に層がn型ドープされる積層体6の製造を示している。
当該n型ドープ層10上に、さらなる層11および12が堆積される。層11は、所定の波長の光を放出するための多重量子井戸を形成する。層12は、p型ドープGaN層もしくはp型ドープAlInGaP層によって形成される。この場合、GaN層の使用は特に簡単に行うことができる。ただし、代替的に、例えばp型ドープされたInGaN/AlGaN/GaN層から成る層の組み合わせが形成されてもよい。これにより、積層体6は、動作中に電流が流れて所定の波長の光を形成するモジュールを形成する。波長は、この場合にも下方の層10において生じうる応力に依存している多重量子井戸のバンド構造によって定められる。低い欠陥密度およびほぼ平坦な表面により、この実施例では多重量子井戸の欠陥密度も低いので、高い放射再結合率を達成することができる。
ステップS9では、このようにして製造された1つもしくは複数のモジュールが補助支持体1から最終支持体基板5へ移される。このために、最終支持体基板5は、機能性積層体6のコンタクト接続のためのp型コンタクトを形成するメタライゼーション層70によって覆われている。p型ドープ層12は、はんだを用いてメタライゼーション層70上に固定される。続いて、レーザーリフトオフまたは他のプロセスを用いて、補助支持体1が除去される。ここで、領域2aのポーラス化により、補助支持体1とポーラス化領域2aとの間の付着力が大幅に低減される。これにより、レーザーリフトオフプロセスに必要なエネルギ入力も小さくなり、その結果、表面では僅かな損傷しか生じない。
さらなる方法ステップS10では、レーザーリフトオフ後に積層体4の残留した構造体を除去することができ、これにより、平坦な層10が露出される。当該平坦な層10上にはメタライゼーションされた別のコンタクト領域7が形成されており、したがって、ここで生じるモジュールは垂直発光型ダイオードとして形成されている。当該構造体は、個々のダイオードに対して、ステップS10における結果として示されている。
代替的に、メサ構造化およびポーラス化層2aをモジュール上に残留させ、電気コンタクト接続のためにかつ出力構造体として用いることもできる。このような実施例は、図2のステップS10’に示されている。この場合、ポーラス化領域2a上に金属コンタクト7aが堆積される。ポーラス化領域およびその下方に位置する層3は導電性であるので、この実施例においても、それぞれ異なる層2a,3a,10および12を通る電流の流れが生じ、これにより多重量子井戸11における電荷担体の再結合が行われる。さらに、ポーラス化領域2aは出力構造体としても使用される。なぜなら、当該領域2aは層3と空気媒体との間の屈折率移行部を形成するからである。したがって、この実施例では、層10の付加的な粗面化部またはさらなる出力構造体および手段を省略することができる。
ここで、用途に応じて、提案の基本方式の種々の変更形態、すなわち積層体の第1の層のポーラス化が可能である。
図3Aは、それぞれ異なるポーラス率を形成するためのそれぞれ異なるドープ領域が提案される実施例を示している。ここで、図3Aは、半導体モジュールの製造プロセスの第1のステップの結果を示している。ここでは、補助支持体1上に、領域2’と領域2’’とを含む第1の層2が補助支持体1に隣接して堆積されている。領域2’と領域2’’とは、薄い分離層3bにより相互に分離されている。分離層3bは、一方では目標破断個所として用いられ、AlGaInN、または例えば単層として窒化ケイ素SiNを含む。さらに、層3bは、それぞれ異なるドープ濃度を相互に分離する。したがって、領域2’のドープ率と領域2’’のドープ率とは異なっており、このため、後の電気化学的プロセスにおいてそれぞれ異なるポーラス率が得られる。本実施例では、領域2’におけるドープ量は、領域2’’におけるドープ量よりも著しく高く選定されている。これにより、電気化学的プロセス中、領域2’では、非ドープのGaN層3のより近傍にある領域2’’よりも著しく多くの材料が除去され分解される。
このようにして製造された構造体は、例えばとりわけ出力構造体として適している。光放出のために構成された機能性半導体ボディが形成された後、補助支持体は、材料2’および分離層3bから分離される。このために、別のステップにおいて目標破断個所3bも除去することができ、これにより、第1の層のポーラス化領域2’’のみがモジュール上に残る。当該ポーラス化層のポーラス率は、層2’’が出力構造体として用いられるように選定されている。なぜなら、当該層2’’のポーラス構造が適切な屈折率の跳躍的変化部を形成するからである。したがって、KOHまたは他の手段による事後の粗面化は不要である。
図3Bでは、例えば図1の先行の実施例においてステップS5およびステップS6で実行されたようなメサ構造化の後の図3Aの構造体が示されている。エッチングプロセスは、2つの部分領域2’および2’’ならびに薄い分離層3bを貫通して、補助支持体1の直前まで到達する。このようにして製造された構造体は、先行の実施例と同様に、この層での応力および欠陥を生じさせることなく、それぞれ異なる格子定数を有する別の材料系と共に過成長可能である。
図4および図5は、提案の基本方式の別の実施形態の種々のステップを示しており、ここでは、メサ構造体の形成前に積層体4の付加的な措置および構造化が行われる。これにより、さらなる用途が実現される。
ステップS1およびステップS2は図1または図2の実施例と同様である。よって、この場合も、補助支持体1が用意された後、ドープされたGaN層2がエピタキシャル成長される。次いで、ドープされたGaN層2上に、薄い目標破断層または目標分離層3aが堆積される。当該薄い目標破断層は、例えばAlGaInNから形成することができ、または真性の窒化ケイ素、例えば単層のSiNから形成することもでき、本実施例においても同様にウェハ全体にわたって延在する。薄い目標破断層3a上に、この場合も、非ドープのGaN層3がエピタキシャルに形成される。支持体基板1上に生じる積層体4は、図4のステップS3に示されている。
ここで、ステップS3では、非ドープのGaN層3上にパターニングマスク8が例えば2箇所に被着される。マスク8は、後の電気化学的ポーラス化ステップに対して化学的に不活性であり、例えばハードマスクとして構成されている。ステップS4に示されているように、パターニングマスク8の被着後に電気化学的ポーラス化が実行される。しかし、この場合、マスク8の構造体がシェーディング部として作用するため、第1の層2a内のマスク8の下方の領域は、ポーラス化されずもしくはエッチングされず、非ポーラス化領域2bとして残留する。図4のステップS3およびステップS4の実施例では、当該2箇所の非ポーラス化領域2bは、数マイクロメートルの幅を有しかつ上から見て実質的に正方形を成す2つの領域である。なお、別の寸法および/または別の数のこうした領域を設けることもできる。同様に、形状が例えば多角形としてまたは円形もしくは長方形として異なって構成されていてもよい。
このような選択的なポーラス化の背景となっているのは、層3、層3aおよび第1の層2を通る電流の流れがマスク8の絶縁特性に基づいて十分に防止されるという事実である。換言すれば、電流はつねに最小抵抗の経路(つまり、多くの場合、比抵抗が一定であるときの最短経路)を探索するので、電気化学的プロセス中にマスク8により覆われている領域またはシェーディングされている領域の下方には流れない。これにより、電流の流れによって、とりわけ第1の層の非シェーディング領域においてポーラス化が行われるので、ポーラス化領域2cがそこに形成される。同様に、電気化学エッチングプロセス中のシェーディング領域の下方への電解質の侵入は困難となるかもしくは上述した場合と同様に阻止され、これにより、この箇所では、さらなるエッチングチャネルが形成されなくなるか、または電解質による既存のチャネルの拡張が生じなくなる。
マスク8の寸法は、後の非ポーラス化領域2bの寸法に合わせて適応化されている。マスクの下方の表面抵抗が大きいので、そこでの電流の流れは著しく小さくなるが、縁部領域では僅かな範囲で僅かなアンダカットが生じる。電気化学的ポーラス化中にアンダカットが生じることにより、レジストマスク8をその寸法に関して後の非ポーラス化領域よりも幾分大きく構成することが合理的である。これにより、マスクの下方、ひいてはシェーディング領域における僅かなアンダカットが補償される。当該アンダカットは、窒化物の場合、200nm~約800nmの範囲となることがあり、GaAsもしくはGaPをベースとする材料の場合、1000nm超となることもある。相応に、寸法および横方向の延在長さを選定する必要がある。
続くプロセスステップS5では、マスク8が再び除去され、これに代えて、メサ構造体を形成するためのマスク8aが層3の表面に被着される。当該マスクは、非ポーラス化領域2bの一部がマスク構造体によって覆われるように構成されている。マスク内の、層2のポーラス化領域と非ポーラス化領域との間の縁部にのみ、切欠部が設けられている。さらに、周期的な間隔で凹部を有するマスク構造体が、残りの改質領域2cにわたって配置されてもよい。これにより、マスク構造体8aが得られ、このマスク構造体8aを用いて、先行の実施例において説明したメサ構造体をエッチングすることができる。
図5のプロセスステップS6は、規則的な間隔でトレンチ20を積層体4にエッチングする、選択的なエッチングプロセス後の結果を示している。特に、ここでは、それぞれ2つずつのトレンチ20が非ポーラス化領域の隣に設けられ、これにより、それぞれのトレンチ20がポーラス化領域2cを非ポーラス化領域2bから分離する。
このようにして製造された構造体上に、以下で、AlInGaN層10が形成される。当該AlInGaN層10は、先行の実施例と同様に、モジュールの用途および望ましい設計に応じて、p型ドープもしくはn型ドープされていてよく、または非ドープであってもよい。付加的なメサ構造体により、層10における応力が低減され、その結果、層10は最大限欠陥なくかつ平坦に成長する。成長された層10上に多重量子井戸11が堆積され、この多重量子井戸11にはさらにドープされた層12が続いている。層10,11,12は、機能性半導体積層体の積層体6を形成している。続いて、堆積された層12上に、パターニングマスク8bが配置される。ここでは、マスクの各部分が、非ポーラス化領域2bおよびその隣のトレンチ20ならびにこれらに続くポーラス化領域2cの一部を覆う。さらに、個別のマスク8b間では、層12の表面部分が露出している。
次の選択的なエッチングプロセスにおいて、図5のステップS7に示されているように、層12の露出領域と、その下方に位置する層10の多重量子井戸11の領域と、積層体4とがエッチングされる。これにより、半導体積層体が個々の機能性モジュールに分割される。エッチングトレンチ20’は、半導体積層体6の表面からほぼ支持体1まで到達している。こうしたエッチングステップの後、さらにコンタクト領域7aおよび7が各モジュールに設けられる。この場合、コンタクト領域7aは、層12および多重量子井戸11に対して電気的に絶縁されており、ドープされた埋め込み層10に接触している。コンタクト領域7は、層12に直接に電気的に接続している。
選択的なエッチングプロセスによって形成されたトレンチ20’により、ポーラス化領域2cが、選択的なウェットケミカルエッチングプロセスによって達成可能かつ除去可能となる。これにより、プロセスステップS8に示されている柱状構造体20bは、非ポーラス化材料から成り、その上方に位置するモジュールのための保持構造体を形成する。選択的なプロセスにより、さらに層3aおよび層3が僅かに粗面化され、これにより、これらの層を、多重量子井戸内で形成される光のための出力構造体として用いることができる。これらの柱状構造体は、設計に応じて様々な形状を取ることができる。幾つかの態様では、保持構造体は、円錐台、角錐台または角台を形成することができ、ここでは、これらの台の基体の小さいほうの底面がモジュールに接続されている。換言すれば、その直径が、モジュールへ向かって減少している。第1の層のエピタキシャル堆積中のそれぞれ異なるドープにより、こうした直径の減少、またはより一般的に言えば直径の変化が達成される。ドープにより、とりわけポーラス率も制御され、ひいてはシェーディング領域の下方のアンダカットも影響を受ける。
図5のステップS9に示されているような1つもしくは複数の別の方法ステップでは、スタンプパッド30が機能性半導体ボディ60上に選択的に被着され、次いで機械的プロセスもしくはレーザーリフトオフプロセスによって機能性半導体ボディが柱状の保持構造体20bから分離される。ここで、半導体ボディ60はスタンプパッド30に付着し、さらなるプロセスガイドまたは処理のために移動可能となる。層3aまたは層3の、構造化によって生じてなお存在する凹部は、別の出力構造体として用いられてもよいし、または適切な材料によって充填されてもよい。
上方に成長される層に生じうる応力を低減するためのメサ構造体を形成するには、材料系に応じて、場合により種々異なる前提条件が必要であり、またはこうした前提条件に留意すべきである。
一方で、なお十分な応力補償を保証するために、後にポーラス化されるべき層の高さ、ひいてはトレンチの高さも、数マイクロメートルを超えるべきではない。さらに、トレンチは、深さとトレンチの幅との比が過度に大きい場合、均一にエッチングすることができなくなるので、断面図に示されているような実質的に長方形の延在特性に代えて、断面が三角形の凹部が形成される。したがって、先行の実施例に相応に、ポーラス化層2の高さは約1μm~2μmであり、場合によっては500nmのみでなければならない。
図1のステップS6に示されているように、層2の高さと幅とが同じオーダーにある場合、トレンチの幅は、層2のポーラス化すべき各セクションの幅よりも約1/10だけ小さくなるように選定することができる。これにより、図1のステップS6に示されている正方形の断面が得られる。この場合、一般的にはトレンチは可能な限り狭くすべきであるが、積層体4上に形成される応力層の緩和すなわち応力補償を保証するのに十分な大きさを有することが望ましい。
種々のエッチングステップおよびマスキングステップは、種々のリソグラフィプロセスによって達成される。この場合、メサ構造体を形成するために、層2aに対してウェットケミカルエッチングプロセスを実現することができるが、ドライケミカルエッチングプロセスを実現することもできる。
図6および図7は、この種のメサ構造体に関する様々な幾何学形状を平面図で示している。材料系に応じて、メサ構造体を予め定められた軸線もしくは予め定められた配向に沿って形成する必要がある。図6および図7では、このことは、窒化物ベースの材料系のためのウルツ鉱型構造に則して示されている。ウルツ鉱型構造の場合、合体面21を、実質的にa軸に対して垂直に[1120]位置するように配向すると好都合である。これにより、メサ構造体のトレンチも同様に合体面に対して平行にエッチングされ、例えば図6に示した構造体が生じる。
図7は、メサ構造体が周期的な六角形として構成された別の実施形態を示している。この場合、トレンチおよび合体面21は、多角形、殊に六角形構造体を形成するように構成されている。この場合、当該六角形構造体の稜辺の長さは、図示のように2μm未満であり、トレンチの幅は、実質的にその1/10未満、すなわち200nm以下の範囲にある。
図8は、光を放出する半導体ボディを形成するためにポーラス化領域と非ポーラス化領域とが使用され、当該半導体ボディがそれぞれ異なる波長の光を放出する、別の実施例および適用事例を示している。図示の第1のプロセスステップでは、先行の実施例において既に説明したように、補助支持体1が用意され、この補助支持体1上に、ドープされたGaN層2が形成される。さらに、当該ドープされたGaN層上に、同じ材料系の非ドープの層が堆積され、これにより、プロセスステップS1において、提示している積層体4が生じる。
後続のプロセスステップでは、まず、パターニングマスク8が非ドープのGaN層3の表面上に堆積される。続いて、このようにして得られた構造体に対して電気化学的な剥離および分解プロセスが行われ、これにより、とりわけ、ドープされた層2の非シェーディング領域がポーラス化される。マスク8が層2を覆っている箇所では、上述したとおり、電流の流れが低減されているかもしくは存在しないことによって専用のポーラス化が起こらないので、当該領域では、実質的にドープされたGaNから成る連続的な材料が保持される。したがって、領域2bにおいては、ポーラス化によって応力を後から低減することは期待できない。
図8のS3に示されているさらなるプロセスステップでは、マスク8が除去され、マスク8bが新たに層3に被着される。しかし、この場合、マスク構造化は、マスク8bの一部が非ポーラス化領域2bの上方に配置されるように行われる。同様に、マスクセクションは、ポーラス化領域2c上にも堆積される。ここでは、個々のマスクセクション間に小部分が開放されたままとなり、これにより、その下方の層3が露出されることが想定されている。ここでの露出部分の位置は、露出が実質的にポーラス化領域2c間または非ポーラス化領域2b間の界面に沿って行われるように選択される。次いで、同様に、領域2bと領域2cとの間の界面において下方の補助支持体1にいたるまでトレンチを形成する選択的なエッチングプロセスを実行することができる。こうして、トレンチにより、ポーラス化領域2cを非ポーラス化領域2bから分離する構造化が行われる。
続いて、GaN層10を用いる当該実施形態では、インジウム含有層をこのように含んでいるメサ構造体が過成長される(図8のステップS4を参照)。先行の実施例と同様に、InGaN層が個々のトレンチ20間にブリッジを形成するので、これらのトレンチは実質的に中空室として残留し、成長しない。なお、InGaN材料は、少なくとも部分的に、非ドープの層3間のトレンチの上方領域において内部に達することができる。
非ポーラス化領域2bに基づき、層10の堆積材料は当該領域の上方で応力を受け、このことは、格子構造の変化および応力において認識可能となる。ここで、当該応力が付加的な格子欠陥をもたらすかどうかは、ドープされたInGaN層10と非ドープの層3との寸法設計およびこれらの2つの格子定数間の差によって定められる。
ここでは、さらなる堆積プロセスにおいて、層12が、含まれている別の多重量子井戸と共に層10上に堆積される。この場合、層12は、構成に応じて、ドープされたAlInGaNまたはドープ勾配を有するAlInGaNを含む。非ポーラス化領域2bによって導入された応力に基づいてバンド構造が変化し、ひいては多重量子井戸11のバンドギャップも変化する。このことは、応力が層10を通して持続し、層12内および多重量子井戸11内にまで到達することによって引き起こされる。このため、層10を通して応力を層11内へ導くべく、InGaN層10を可能な限り薄くただし平坦に構成する必要がある。結果として、応力により、それぞれ異なる波長の光の放出が生じる。この場合、応力および材料系の適切な選択によって、可能な波長の広い範囲を得ることができる。
このようにして製造された電子モジュールは、図9に様々な代替構成として平面図で示されている。発光面が見て取れるが、ここで、この発光面の下方には、それぞれ異なるポーラス率を有する多重量子井戸ならびに場合によりポーラス化領域が存在する。メサ構造体の適切なポーラス化および導入により、その上方に配置された材料中にそれぞれ異なる応力を生じさせることができる。ここで、応力によって生じる、変化したインジウム割合に基づくそれぞれ異なるバンドギャップにより、それぞれ異なる波長を有する光の放出が生じる。このようにして、適切な材料系、例えば上述したAlInGaNにおいて、応力により、青色、緑色および赤色の領域の光放出を達成することができる。
図9の左方の部分図では、左上方の領域bに最大の応力が示されており、例えばここでは非ポーラス層2bが配置されている。この場合も、領域rは著しく僅かな応力しか受けていないので、結果として多重量子井戸はここでは実質的に赤色の光を放出する。下方の2つの領域gは青色領域bと赤色領域rとの間にあるポーラス率で設けられており、したがって、多重量子井戸がここで僅かな応力を受けると緑色領域の光を放出する。これに代えて、青色、赤色および緑色の発光面を有するピクセルが隣り合って配置されていてもよい。こうした実施形態が図9の右方の部分図に示されており、ここでは、青色スペクトル、赤色スペクトルおよび緑色スペクトルの光を形成するために、それぞれ異なる強さでポーラス化された領域が構成されている。
それぞれ異なるポーラス率を生じさせるために、例えば、個々のマスク8を、図8のステップS2に則して上述したように選択的に除去し、その後、電気化学的堆積プロセスを続行することが想定される。例えば、青色、赤色および緑色の発光面を形成するためのそれぞれ異なるポーラス率を形成すべく、シャドウマスク8を後の青色発光面上および緑色発光面上に被着させることができる。その際に、赤色面は露出したままとされる。
続いて、第1の電気化学的剥離プロセスが実行され、赤色発光面のための第1のポーラス化が行われる。その後、電気化学的剥離プロセスが停止され、緑色領域の上方のマスクが除去され、次いで、電気化学的剥離プロセスが続行される。相応に、赤色面および緑色面(または後に多重量子井戸の下方に位置する層2)がさらにポーラス化される。これにより、各面においてそれぞれ異なるポーラス率を達成することができる。代替的に、例えば図3Aおよび図3Bに示されているように、ポーラス化における差を形成しそれぞれ異なる色の領域を構成するために使用することのできる付加的な層を設けることもできる。
1 補助支持体
2 ドープされた第1の層
2’,2’’ ドープされた第1の層の領域
2a ポーラス化された第1の層
2b 非ポーラス化領域
2c ポーラス化領域
3 非ドープの第2の層
3a,3b 分離層
4 積層体
5 支持体
6 機能性半導体ボディ
7,7a コンタクト領域
8,8a,8b レジストマスク
10 層
11 多重量子井戸
12 層
20’ トレンチ
20 メサ構造体
20b 保持構造体
21 合体面
30 スタンプ
60 機能性半導体ボディ
70 コンタクト領域

Claims (28)

  1. 半導体ボディを製造する方法であって、前記方法が、
    補助支持体を用意するステップと、
    ドープされた半導体材料を含む第1の層とその上に形成された非ドープの半導体材料を含む第2の層とを有する積層体を形成するステップと、
    前記積層体の前記第1の層を電気化学的にポーラス化させるステップであって、ここで、ポーラス率は少なくとも20体積%である、ステップと、
    前記第2の層内に、かつ少なくとも部分的に、ポーラス化された前記第1の層内に、メサ構造体を形成するステップと、
    メサ構造体が設けられた前記第2の層上に形成される少なくとも1つの平坦な第3の層を有する機能性積層体をエピタキシャル形成するステップであって、前記少なくとも1つの平坦な第3の層は、前記第2の層とは異なる比格子定数を有するステップと
    を含む、方法。
  2. 前記方法が、さらに、
    前記機能性積層体を前記第1の層から剥離させるステップであって、ここで、任意選択手段として前記第2の層が前記機能性積層体に残留するステップ、または
    前記機能性積層体を前記補助支持体から剥離させるステップであって、ここで、ポーラス化された前記第1の層が、機能性半導体積層体に残留し、任意選択手段としての電磁放射のための出力構造体として構成されているステップ、
    のうちの1つを含む、請求項1記載の方法。
  3. 前記機能性積層体は、光放出のために構成された少なくとも1つの活性領域を含む、請求項1または2記載の方法。
  4. 前記メサ構造体を形成するステップが、
    前記第2の層上にパターニングマスクを形成するステップと、
    ポーラス化された前記第1の層に特にトレンチの形態の凹部を形成するために、前記第2の層およびポーラス化された前記第1の層をエッチングするステップと
    を含む、請求項1から3までのいずれか1項記載の方法。
  5. 前記積層体を形成するステップにおいて、前記第1の層をエピタキシャル堆積させる間、薄い分離層、特に非ドープの分離層を堆積させ、これにより、前記第1の層を、前記支持体に面する領域と、前記支持体とは反対側の領域とに分割する、請求項1から4までのいずれか1項記載の方法。
  6. 前記積層体を形成するステップにおいて、前記第1の層をエピタキシャル堆積させる間、少なくとも2つの異なるドーパント濃度でドーパントを前記第1の層内へ導入する、請求項1から5までのいずれか1項記載の方法。
  7. 前記積層体を形成するステップは、
    パターニングマスクの下方に非ポーラス化領域を形成するために、該パターニングマスクを前記積層体の前記第2の層上に被着させ、
    前記パターニングマスクを前記第1の層の電気化学的ポーラス化後に除去する
    ことにより、非ポーラス化領域を形成するステップを含む、
    請求項1から6までのいずれか1項記載の方法。
  8. 前記パターニングマスク内の寸法は、前記パターニングマスクの下方の前記第1の層の1つもしくは複数の前記非ポーラス化領域よりも幾分大きく選定されている、請求項7記載の方法。
  9. 前記機能性積層体は、ポーラス化領域を介して第1の波長の光を放出するように構成された活性領域と、非ポーラス化領域を介して第2の波長の光を放出するように構成された活性領域とを有するように構成されている、請求項7または8記載の方法。
  10. 特にトレンチの形態の凹部は、5nm~500nmの範囲、特に20nm~300nmの範囲、さらに特に200nm未満の幅を有し、前記トレンチは、任意選択手段として前記補助支持体まで延在している、請求項3から9までのいずれか1項記載の方法。
  11. 相互に隣り合う2つのトレンチは、400nm~4μmの範囲の間隔、特に800nm~2.5μmの範囲の間隔、特に2μm未満の間隔を有する、請求項3から10までのいずれか1項記載の方法。
  12. メサ構造体の幅とトレンチの幅との間の比が、4~15の範囲、特に8~12の範囲、特に9.5~10.5の範囲にある、請求項3から11までのいずれか1項記載の方法。
  13. 前記平坦な第3の層の格子定数は、前記第2の層の格子定数から0.2%~3%の範囲内、特に0.5%~2.7%の範囲内で偏差している、請求項1から12までのいずれか1項記載の方法。
  14. 前記第1の層および前記第2の層は、
    GaN、
    GaP、
    AlGaN、
    InGaN、
    AlInGaN、
    AlInGaP、および
    AlGaAs
    の材料のうちの少なくとも1つを含み、エピタキシャル堆積中、前記第1の層にドーパントが施与される、
    請求項1から13までのいずれか1項記載の方法。
  15. 前記第2の層は非ドープのGaNを有し、前記平坦な第3の層は、0.0001%~25%の範囲のインジウム割合を有するインジウム含有材料を含む、請求項1から14までのいずれか1項記載の方法。
  16. ウルツ鉱型構造を有する材料において、合体面は、a軸に対して垂直に[1120]位置するように配向されている、請求項1から15までのいずれか1項記載の方法。
  17. 前記機能性積層体をエピタキシャル形成するステップは、
    所定の波長の光を放出するように構成された多重量子井戸構造を形成するステップであって、ここで、前記多重量子井戸構造は少なくとも1つのメサ構造体にわたって延在するステップ
    を含む、請求項1から16までのいずれか1項記載の方法。
  18. 前記機能性積層体をエピタキシャル形成するステップは、
    メサ構造化された前記第2の層上に前記平坦な第3の層を堆積させるステップであって、ここで、前記メサ構造体は実質的に充填されないままとするステップ
    を含む、請求項1から17までのいずれか1項記載の方法。
  19. 前記第3の層の材料が、前記メサ構造体の、前記支持体とは反対側の端部領域に架けわたされるブリッジを形成する、請求項18記載の方法。
  20. 半導体デバイスであって、
    補助支持体と、
    ドープされた半導体材料を含む第1の層とその上に形成された非ドープの半導体材料を含む第2の層とを有する積層体であって、
    ・前記第1の層は、少なくとも20体積%のポーラス率を有する少なくとも1つのポーラス化領域を含み、
    ・前記第1の層および前記第2の層に複数の凹部から成るメサ構造体が導入されている、
    積層体と、
    前記メサ構造体が設けられた前記第2の層上に形成される少なくとも1つの平坦な第3の層を有する機能性積層体であって、前記少なくとも1つの平坦な第3の層は、前記第2の層とは異なる格子定数を有する、機能性積層体と、
    を備えている、半導体デバイス。
  21. 前記凹部の幅は、隣り合う2つの凹部間の間隔の約1/5~1/20である、請求項20記載の半導体デバイス。
  22. 前記第1の層は、ポーラス化領域によって少なくとも部分的に取り囲まれた少なくとも1つの非ポーラス化領域を含む、請求項20または21記載の半導体デバイス。
  23. 前記少なくとも1つの非ポーラス化領域は、前記メサ構造体を形成するトレンチによって前記ポーラス化領域から分離されている、請求項22記載の半導体デバイス。
  24. 前記機能性積層体は、前記第3の層上に形成された多重量子井戸構造を含む、請求項20から23までのいずれか1項記載の半導体デバイス。
  25. 前記多重量子井戸構造のうち前記第1の層の前記ポーラス化領域の上方に位置する第1の領域は、第1の波長の光を放出するように構成されており、前記多重量子井戸構造のうち前記第1の層の前記非ポーラス化領域の上方に位置する第2の領域は、より短い第2の波長の光を放出するように構成されている、請求項20から24までのいずれか1項記載の半導体デバイス。
  26. 前記第1の層は、第1のポーラス率を有する第1の部分領域と、第2のポーラス率を有する第2の部分領域とを有し、前記第1の部分領域は、任意選択手段としての分離層によって前記第2の部分領域から分離されている、請求項20から25までのいずれか1項記載の半導体デバイス。
  27. 前記第1の層はn型ドープを有し、前記第2の層は非ドープであり、前記第1の層と前記第2の層とは同じベース材料を含む、請求項20から26までのいずれか1項記載の半導体デバイス。
  28. 前記第2の層は非ドープのGaN層を含み、前記第3の層は、0.0001%~25%の範囲、特に5%~20%の範囲のインジウム割合を有するInGaNを含む、請求項20から27までのいずれか1項記載の半導体デバイス。
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* Cited by examiner, † Cited by third party
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US20090001416A1 (en) * 2007-06-28 2009-01-01 National University Of Singapore Growth of indium gallium nitride (InGaN) on porous gallium nitride (GaN) template by metal-organic chemical vapor deposition (MOCVD)
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KR101987056B1 (ko) * 2012-11-07 2019-06-10 엘지이노텍 주식회사 발광 소자 및 발광 소자 패키지
US11043792B2 (en) * 2014-09-30 2021-06-22 Yale University Method for GaN vertical microcavity surface emitting laser (VCSEL)
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