KR102467783B1 - 재료를 다공화하기 위한 방법 및 반도체 구조체 - Google Patents

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Abstract

반도체 구조체에서 III족-질화물 재료를 다공화하기 위한 방법이 제공되고, 반도체 구조체는 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 가진, 제2 III족-질화물 재료의 표면층 아래에, 5×1017㎝-3 초과의 전하 캐리어 밀도를 가진, 제1 III족-질화물 재료의 표면-아래 구조체를 포함한다. 방법은 표면층을 전해액에 노출시키는 단계, 및 제1 III족-질화물 재료와 전해액 간에 전위차를 적용하여, 표면-아래 구조체가 전기화학적 에칭에 의해 다공화되지만, 표면층이 다공화되지 않는 단계를 포함한다. 반도체 구조체 및 반도체 구조체의 용도가 더 제공된다.

Description

재료를 다공화하기 위한 방법 및 반도체 구조체
본 발명은 반도체 재료, 특히, III족-질화물 재료(III-nitride material)를 다공화하기 위한 방법, 반도체 구조체, 반도체 구조체의 용도, 및 반도체 구조체를 포함하거나 또는 반도체 구조체 상에 장착된 디바이스에 관한 것이다. 본 발명은 반도체 디바이스의 제조 시 분산 브래그 반사기(distributed Bragg reflector: DBR) 및 기판으로서 사용되는 다공성 반도체 구조체의 생산에 특히 유리할 수도 있다.
"III족-질화물" 재료로서 알려진 반도체 재료의 부류는, 질화갈륨(GaN), 질화인듐(InN) 및 질화알루미늄(AlN)을, 이들의 삼원계 합금 및 사원계 합금과 함께 포함한다. III족-질화물 재료는 솔리드-스테이트 조명 및 파워 일렉트로닉스에서 상업적 성공을 달성할 뿐만 아니라, 양자 광원 및 광-물질 상호작용에 대한 특정한 이점을 나타낸다.
다양한 III족-질화물 재료가 상업적으로 흥미롭지만, 질화갈륨(GaN)이 가장 중요한 새로운 반도체 재료 중 하나로서 폭넓게 여겨지고 그리고 복수의 적용에 특히 흥미가 있다.
대량 GaN로의 공극의 도입은 이의 전기 전도율에 부정적으로 영향을 주는 일 없이, 이의 재료 특성, 예를 들어, 굴절률에 깊이 영향을 줄 수 있다는 것이 알려져 있다. 따라서 다공성을 변경함으로써 GaN의 광학 특성을 튜닝할 가능성은 다공성 GaN을 광전자 적용에 대해 크게 흥미롭게 한다.
제WO2011/094391A1호는 n형 도핑된 GaN이 n형 도핑된 GaN을 전해액과 접촉하고 에칭 전위를 적용함으로써 다공성을 생성하도록 에칭되는, 전기화학적 에칭 방법에 의해 나노 다공성 GaN을 생성할 가능성을 개시한다. 제WO2011/094391A1호(문단 [0031])는 GaN 구조체의 2가지 유형의 에칭을 설명한다. 제1 유형에서, n형 도핑된 GaN의 노출된 층의 표면이 전해액과 접촉되고 에칭되어, 다공성 층을 생성한다. 에칭은 층 표면에 대해 수직으로 진행되고 제WO2011/094391A1호에서 수직 에칭으로 불린다. 구조체의 제2 유형에서 미도핑된 GaN의 상단 층은 n형 도핑된 GaN의 층 위에 형성된다. 따라서 n형 도핑된 GaN은 표면-아래 층을 형성한다. 이어서 층이 건식 에칭되거나 또는 쪼개져서, 층의 에지 또는 측벽을 노출시키는 트렌치를 형성하고, 그리고 이 에지는 전해액에 노출될 수 있다. 이어서 에칭이 노출된 에지로부터 n형 층을 통해 선택적으로 진행되어, 위에 가로놓인 미도핑된 층이 아닌 도핑된 표면-아래 층을 다공화한다. 제WO2011/094391A1호에서 이것은 수평 또는 측면 에칭으로 불린다.
n형 GaN의 전기화학적 에칭은 다양한 학술지에 더 설명되었다. 모든 이 종래 기술 문헌은 에칭이 노출된 n형 GaN 표면으로 직접적으로 "수직으로" 또는 미도핑된 GaN의 2개의 층 사이에 개재된 n형 GaN 층 및/또는 전기 절연성 기저층의 에지로 "수평으로" 수행될 수 있는 제WO2011/094391A1호의 교시내용을 따른다.
첸(Chen) 등의 [Journal of Applied Physics, 112, 064303(2012)]는 n형 GaN의 수직 에칭에 관한 것이고 추가의 에칭을 방지하기 위한 "에칭 정지부"로서 500㎚ 두께의 하부의 미도핑된 GaN 층의 사용을 설명한다. 첸 등은 수직 에칭이 표면 구멍이 n형 GaN의 표면에 형성되게 한다는 것에 더 주목한다.
반면에, C. 장(C. Zhang) 등의 [ACS Photonicics 2015, 2, 980]은 미도핑된 GaN와 n형 GaN의 교번하는 층으로 이루어진 다층 구조체를 수평으로 에칭하는 것을 개시한다. 수평 에칭을 허용하기 위해서, 다층 샘플이 먼저 50㎛의 간격의 트렌치로 리소그래피 방식으로 패터닝되어, 층의 에지 또는 측벽을 노출시키고, 그리고 다공화 동안 전해액이 n형 층으로 수평으로 전달되게 한다. SiO2의 전기 절연층이 또한 미도핑된 GaN의 최상부 층의 상단부 상에 보호층으로서 형성되었다.
표면-아래 층의 에지로부터의 수평 또는 측면 에칭은 에칭 동안 층 내외로의 전해액의 확산율을 포함하는 요인에 의해 제한되고, 에칭될 수 있는 층의 에지로부터 거리에 대한 제한이 있고, 따라서 수평 에칭(반대편의 에지로부터 에칭된다면)에 의해 다공화될 수 있는 샘플의 폭에 대한 제한이 있음을 의미한다.
종래 기술의 저자는 샘플 층의 에지가 규칙적인 간격으로 노출되도록, 에칭 전에 샘플로의 수직 트렌치를 건식 에칭함으로써 샘플-크기 제한을 다루었다. 이것은 전해액이 층 에지와 접촉하고 샘플 구조체를 수평으로 에칭되게 한다. 트렌치의 건식-에칭은 각각의 샘플이 인접한 트렌치 사이에서 연장되는 복수의 더 작은 샘플로 실질적으로 분해된다는 것을 의미한다. 인접한 트렌치 사이의 거리는 물론 수평 에칭이 층을 관통하는 것을 가능하게 하는 거리(샘플이 양측으로부터 수평으로 에칭된다고 가정함)의 2배로 제한된다. C. 장 등에서, 예를 들어, 수평 에칭을 위한 샘플 폭은 트렌치 사이의 50㎛의 치수로 제한된다.
이 부가적인 처리 단계는 웨이퍼 가공 비용을 증가시키고 발생된 다공화된 구조체의 최대 치수를 제한한다. 트렌치를 건식-에칭함으로써 반도체 구조체를 작은 메사로 분할하는 것은 또한 발생된 다공화된 구조체를 특정한 반도체 디바이스의 제조의 사용에 부적합하게 한다. 따라서 이 기법은 수평 에칭 방법의 실행 가능성, 및 대규모의 실제의 광전자 디바이스를 위한, 발생된 구조체를 제한할 수도 있다.
게다가, 종래 기술의 수평 에칭 방법은 에칭 전에 반도체 구조체의 상단부 상에 비교적 두꺼운 유전체 층의 적용을 포함한다. 흔히 실리카(SiO2)로 형성되는 이 유전체 층은 표면층을 덮고 전해액이 에칭 동안 샘플의 표면층과 접촉하는 것을 방지한다. 이 층은 트렌치의 건식-에칭 동안 또는 수평 에칭 과정 동안 표면층을 손상으로부터 보호하도록 마스크로서 역할을 한다. 이 층의 적용, 및 필요한 경우 후속의 제거는 추가의 처리 단계를 도입하고 재료 설계를 제한한다.
본 발명은 참조가 이제 이루어져야 하는 첨부된 독립 청구항에 규정된 바와 같은, III족-질화물 재료를 다공화하기 위한 방법, 반도체 구조체, 반도체 구조체의 용도, 및 반도체 구조체를 포함하거나 또는 반도체 구조체 상에 장착된 디바이스를 제공한다. 본 발명의 선호되거나 또는 유리한 특징이 인용 하위 청구항에 제시된다.
발명자의 공개 문서[주 T.(Zhu, T.) 등의 Wafer-scale Fabrication of Non-polar Mesoporous GaN Distributed Bragg Reflectors via Electrochemical Porosification. Sci. Rep. 7, 45344; doi: 10.1038/srep45344 (2017)]는 전문이 참조에 의해 본 명세서에 원용된다.
본 발명의 제1 양상에 따르면, 반도체 구조체에서 III족-질화물 재료를 다공화하기 위한 방법이 제공된다. 반도체 구조체는 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도(charge carrier density)를 가진 제2 III족-질화물 재료의 표면층 아래에, 5×1017㎝-3 초과의 전하 캐리어 밀도를 가진 제1 III족-질화물 재료의 표면-아래 구조체(sub-surface structure)를 포함한다. 방법은 표면층을 전해액에 노출시키는 단계, 및 표면-아래 구조체와 전해액 간에 전위차를 적용하여, 표면-아래 구조체가 전기화학적 에칭에 의해 다공화되지만, 표면층이 다공화되지 않는 단계를 포함한다.
방법은 대안적으로 III족-질화물 재료의 표면-아래 다공화를 위한 방법 또는 표면-아래 다공화의 방법으로 불릴 수도 있다. 표면-아래 III족-질화물 재료는 이의 전하 캐리어 밀도에 따라 선택적으로 다공화될 수도 있고, 이러한 방법은 III족-질화물 재료를 선택적으로 다공화하는 방법일 수도 있다.
표면-아래 구조체는 표면층 아래에, 목적하는 배열 또는 패턴으로 제공될 수도 있다. 바람직하게는 표면-아래 구조체는 표면층 아래에 표면-아래 층을 형성한다. 특히 바람직하게는 표면-아래 구조체는 표면층 아래에 연속적이거나 또는 비파괴된 표면-아래 층을 형성한다.
표면-아래 구조체는 유리하게는 표면층을 통한 전기화학적 에칭에 의해 다공화될 수도 있다. 즉, 방법은 관통-층 다공화의 방법일 수도 있다.
종래 기술과 달리, 본 방법에서 에칭될 III족-질화물 재료를 전해액에 노출시키는 것은 불필요하다. 제WO2011/094391A1호에서, 예를 들어, "수평" 에칭과 "수직" 에칭 둘 다는 에칭될 층의 에지 또는 표면이 전해액에 노출될 것을 요구한다. n형 도핑된 GaN의 상단면이 노출된 경우에, "수직" 에칭이 층에서 하향으로 발생한다. n형 도핑된 층의 측벽 또는 에지만이 전해액에 노출된 경우에, "수평" 에칭은 이 노출된 에지에서 내향으로 발생한다.
본 방법은 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 가진 III족-질화물 재료의 표면층을 전해액에 노출시킴으로써 에칭을 허용한다. 그러나, 표면-아래 구조체(에칭될 재료)를 전해액에 노출시키는 것은 불필요하다.
표면층을 전해액에 노출시키는 단계는 표면층과 전해액을 접촉시키는 것으로서 대안적으로 설명될 수도 있다. 바람직하게는 표면층의 상부, 상단 또는 최외측 표면이 전해액에 노출된다. 특히 바람직하게는 표면층만이 전해액에 노출된다.
명목상 "미도핑된" GaN의 표면층이 유전체 재료, 예컨대, SiO2의 층에 의해 마스킹되는 종래 기술에서, 표면층의 상단면은 전해액에 노출되지 않는다.
표면층은 표면-아래 구조체의 상부면만을 덮을 수도 있다. 즉, 표면-아래 구조체는 표면층 밑에 또는 아래에 배열될 수도 있거나 또는 표면층은 표면-아래 구조체 위에 배열될 수도 있다. 표면-아래 구조체의 측벽 또는 에지가 노출될 수도 있고, 즉, 표면층에 의해 덮이지 않을 수도 있다.
대안적으로, 표면-아래 구조체는 표면층에 의해 완전히 덮일 수도 있다. 즉, 표면-아래 구조체의 상부면과 측벽 둘 다 또는 에지는 표면층에 의해 덮일 수도 있다. 따라서, 표면-아래 구조체 및 표면층으로 형성된 구조체가 전해액에 완전히 침지된다면, 표면층은 전해액에 노출된 유일한 재료일 수도 있다.
종래 기술이 전기화학적 에칭의 진행을 중지시키는 "에칭 정지부"로서 미도핑된 GaN의 사용을 개시하였지만, 발명자는 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 가진 GaN 또는 다른 III족-질화물 재료의 표면층의 사용이 전기화학적 에칭이 제2 III족-질화물 재료의 표면층을 통해 발생하게 한다는 것을 발견하였다. 즉, 표면-아래 구조체는 표면-아래 구조체와 전해액을 직접적으로 접촉하는 일 없이 그리고 표면층 자체를 에칭하는 일 없이, 표면층을 통한 에칭에 의해 다공화될 수 있다.
표면층의 전하 캐리어 밀도뿐만 아니라 표면-아래 구조체의 전하 캐리어 밀도를 제어함으로써, 발명자는 표면층 자체를 다공화하는 일 없이 제1 III족-질화물 재료의 표면-아래 구조체가 표면층을 통해 다공화될 수 있다는 것을 발견하였다. 특히 유리하게는, 표면-아래 구조체는 표면층이 에칭 과정 동안 손상되거나 또는 거칠어지는 일 없이 전기화학적으로 에칭될 수 있다. 따라서, 본 발명의 방법은 유리하게는 예를 들어, SiO2의 보호성인 전기적으로 전도성 층을 표면층 상에 적용하는 일 없이 복잡한(예를 들어, 층을 이룬) III족-질화물 구조체의 선택적 다공화를 허용할 수도 있다. 이것은 다공성 구조체가 사용될 수 있기 전에 종래 기술이 요구하는 보호성 상단층을 적용하고 나중에 이를 제거하는, 시간 소모적이고 비용이 드는 추가의 처리 단계의 필요성을 제거할 수도 있다.
표면층은 표면층이 에칭 동안 다공화되지 않도록, 적어도 5×1014㎝-3, 또는 1×1015㎝-3 또는 5×1015㎝-3, 그리고/또는 7×1015㎝-3 또는 1×1016㎝-3 또는 5×1016㎝-3 또는 8×1016㎝-3 미만의 전하 캐리어 밀도를 가질 수도 있다.
표면층의 전하 캐리어 밀도가 1×1014㎝-3 미만이라면, 다공화될 표면-아래 구조체로 전류를 운반하도록 존재하는 전하 캐리어가 충분하지 않으므로, 표면층은 표면층을 통한 전기화학적 에칭을 허용하기에 너무 전기적으로 저항성이 있을 수도 있다.
그러나, 표면층의 전하 캐리어 밀도가 1×1017㎝-3 초과라면, 표면층은 표면층 자체가 전기화학적 과정 동안 다공화되기에 충분히 전기적으로 전도성이 있을 수도 있다. 따라서, 표면층은 다공화, 표면층의 표면 내 "피팅", 및/또는 표면층을 추가의 처리, 예를 들어 추가의 에피택셜 과성장에 부적합하게 하는 거침을 겪을 수도 있다. 이것은 층이 의도적으로 도핑되지 않을지라도, 표면층이 1×1017㎝-3 초과의 전하 캐리어 밀도를 갖도록, 표면층 내 불순물 농도가 매우 높은 경우에 발생할 수도 있다.
층의 전하 캐리어 밀도, 및 인접한 층 간의 전하 캐리어 밀도의 대비를 제어함으로써, 전기화학적 에칭에 의해 다공화될 층을 미리 결정하는 것이 가능하다.
표면-아래 구조체는 표면-아래 구조체가 전기화학적 에칭에 의해 다공화된다면, 적어도 5×1017㎝-3 또는 적어도 1×1018㎝-3 또는 적어도 5×1018㎝-3 또는 적어도 1×1019㎝-3 또는 적어도 5×1019㎝-3 또는 적어도 1×1020㎝-3, 및/또는 1×1021㎝-3 또는 5×1021㎝-3 또는 1×1022㎝-3 미만의 전하 캐리어 밀도를 가질 수도 있다.
발명자는 5×1017㎝-3 초과의 전하 캐리어 밀도를 가진 표면-아래 구조체가 본 발명의 방법에 의해 다공화될 수도 있지만, 1×1017㎝-3 미만의 전하 캐리어 밀도를 가진 층이 다공화될 수도 없다는 것을 발견하였다. 1×1017㎝-3 내지 5×1017㎝-3 다공화가 가능할 수도 있지만, 이 범위 이외의 전하 캐리어 밀도를 사용하는 것은 유리하게는 표면과 표면-아래 구조체의 전기 전도율의 대비를 생성할 수도 있어서 표면-아래 구조체가 선택적으로 다공화되는 것을 촉진한다.
"미도핑된" 표면층에 대한 손상을 방지하기 위해서, 종래 기술의 저자는 보호성 유전체 층을 이들의 샘플의 상단면에 적용하는 것이 필요하다는 것을 발견하였다.
당업자는 실질적으로 말하자면, 모든 반도체 재료가 "도펀트" 원자로 생각될 수 있는 내재하는 불순물을 함유하므로, 용어 "미도핑된"이 반도체 기술에서 상대적으로 애매하다는 것을 이해할 것이다. 반도체 성장의 상이한 방법은 상이한 레벨의 불순물, 따라서 상이한 고유 전하 캐리어 농도를 생성할 수도 있다. 불순물 레벨이 높은 경우에, 층이 의도적으로 도핑되지 않았을지라도, 발생된 반도체 재료는 1×1017㎝-3 초과의 전하 캐리어 밀도를 가질 수도 있다.
따라서, 종래 기술의 저자가 표면층의 원하지 않은 에칭을 방지하도록 보호성 유전체 층을 적용하는 것이 필요하다는 것을 발견한 근거는 이들의 "미도핑된" 표면층이 실제로 1×1017㎝-3 초과의 전하 캐리어 밀도를 가져서, 표면층이 전위차의 적용 시, 자체 에칭되거나 또는 부분적으로 에칭되는 것일 수도 있다. 유전체 층을 표면층의 상단부에 적용함으로써 표면층은 이의 전하 캐리어 농도와 상관없이 뜻하지 않은 에칭으로부터 보호된다.
표면층의 외부면 상의 전기 절연층의 존재는 표면층을 통해 아래의 표면-아래 구조체(들)로의 전기적 전도를 방지할 것이고, 그래서 표면층을 통한 전기화학적 에칭을 방지할 것이다.
종래 기술에서 행해진 바와 같이, 유전체 재료 내 표면층의 외부면의 코팅은 에칭이 수평으로, 층의 노출된 에지를 에칭하게 할 수도 있다. 종래 기술의 저자는 이를 행함으로써, n형 도핑된 GaN 층만이 다공화되었고, 반면에 "미도핑된" GaN 층이 다공화되지 않았고 "에칭 정지부"로서 작용한다는 것을 발견하였다.
본 발명의 발명자는 종래 기술에서, "n형" 층이 가장 낮은 전기 저항의 경로를 제공하기 때문에, 수평 에칭이 "n형" 층의 노출된 에지로 선택적으로 진행된다고 가설을 세운다. 따라서, 종래 기술의 명목상 "미도핑된" GaN 층이 실제로 1×1017㎝-3 초과의 전하 캐리어 밀도를 갖을지라도, "n형" 층이 "미도핑된" 층보다 더 높은 전하 캐리어 밀도, 따라서 더 높은 전기 전도율을 갖는 한, 수평 에칭이 "n형" 층으로 우선적으로 진행될 것이다.
전해액이 표면층의 노출된 상단면과 접촉할 때, 이 "가장 낮은 저항의 경로" 작용은 불가능하다. 따라서 표면층을 통한 에칭이 표면층 자체의 다공화 또는 손상을 유발하는 일 없이 발생할 수 있도록 표면층의 전하 캐리어 농도가 제어되어야 한다.
따라서, 본 발명의 방법은 유리하게는 종래 기술의 방법에서 필요한 단계보다 더 적은 수의 처리 단계에 의해 III족-질화물 재료를 다공화하는 방법을 제공할 수도 있고 그리고 방법은 유리하게는 트렌치의 사전-에칭의 필요성 없이 큰 샘플 크기를 다공화할 수도 있다.
바람직하게는 표면층 및 표면-아래 구조체는 GaN, AlGaN, InGaN, InAlN 및 AlInGaN으로 이루어진 목록으로부터 선택된 III족-질화물 재료를 포함한다. 표면층 및 표면-아래 구조체는 동일한 III족-질화물 재료로 형성될 수도 있지만, 각각의 층에서 상이한 전하 캐리어 밀도를 갖거나 또는 층은 상이한 III족-질화물 재료로 형성될 수도 있다.
적합한 III족-질화물 재료는 예를 들어 임의의 극성 결정 방위 또는 무극성 결정 방위를 가질 수도 있다. 적합한 III족-질화물 재료는 임의의 결정 구조, 예를 들어 섬유아연석형 또는 정육면체 구조, 및 임의의 결정 방위를 가질 수도 있다. 예를 들어, 적합한 III족-질화물 재료는 극성 c-평면, 무극성 a-평면, 또는 심지어 정육면체 III족-질화물 재료를 포함할 수도 있다.
특히 바람직한 실시형태에서, 표면층은 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 가진 GaN으로 이루어지고, 그리고 표면-아래 구조체는 5×1017㎝-3 초과의 전하 캐리어 밀도를 가진 n형 도핑된 GaN으로 이루어진다.
바람직하게는 표면-아래 구조체는 n형 도핑된 III족-질화물 재료로 이루어진다. 특히 바람직하게는 표면-아래 구조체는 규소(Si), 게르마늄(Ge) 및/또는 산소(O)로 도핑된다.
미리 결정된 층의 전하 캐리어 밀도는 예를 들어, 정전 용량-전압 프로파일링 또는 캘리브레이팅된 주사형 정전 용량 현미경에 의해 당업자에 의해 손쉽게 측정 가능하다. 깊이 프로파일링 홀 효과 기법이 또한 적합할 수도 있다. 전하 캐리어 밀도는 대안적으로 캐리어 밀도 또는 캐리어 농도로 불릴 수도 있다. 본 명세서에서 전하 캐리어 밀도의 언급은 상온에서의 전하 캐리어 밀도를 나타낸다.
바람직한 실시형태에서, 표면-아래 구조체는 제1 III족-질화물 재료의 평면의 표면-아래 층으로 이루어진다. 표면층 및 표면-아래 구조체는 표면-아래 층의 상부면이 표면층의 하부면과 접촉하거나 또는 이들이 III족-질화물 재료의 개재층에 의해 분리될 수도 있도록, 인접한 평면의 층을 형성할 수도 있다. 바람직하게는 표면-아래 층은 동일한 III족-질화물 재료 또는 상이한 III족-질화물 재료로 형성된 복수의 표면-아래 층 중 하나일 수도 있다.
표면층 및 표면-아래 구조체는 에피택셜 성장에 의해 형성될 수도 있다. 표면층 및 표면-아래 구조체는 분자선 에피택시(molecular beam epitaxy: MBE), 금속 유기물 화학적 기상 증착(metalorganic chemical vapour deposition: MOCVD)(또한 금속 유기물 기상 에피택시(metalorganic vapour phase epitaxy: MOVPE)로 알려짐), 하이브리드 기상 에피택시(hydride vapour phase epitaxy: HVPE), 암모노열 과정, 또는 필요한 전하 캐리어 농도를 가진 III족-질화물 재료를 성장시키기에 적합한 다른 종래의 과정에 의해 형성될 수도 있다.
표면층 및 표면-아래 구조체(들)는 전기적으로 절연성 기저층 또는 기판 상에서 성장될 수도 있다. 바람직하게는 기저층은 다층 구조체의 하단부를 형성하도록 구성되고, 표면층은 다층 구조체의 상단부를 형성하고, 표면-아래 구조체(들)는 표면층과 기저층 사이에 배열된다. 바람직하게는 전기적으로 절연성 기저층은 사파이어, 규소, 탄화규소, LiAlO3, 유리 또는 대량 GaN을 포함할 수도 있다.
전기화학적 에칭은 다양한 산성 또는 염기성 전해액에서 수행될 수도 있다. 예를 들어, 적합한 전해액은 옥살산, KOH, NaOH, HF, HCl 및 HNO3을 포함한다.
바람직하게는 전해액은 표면층의 노출된 표면과 120도 이상의 습윤각 또는 접촉각을 형성해야 한다.
샘플을 전기화학적으로 에칭하기 위해서, 전기화학적 전지는 샘플 자체가 양극의 역할을 하고, 비활성 전극, 예컨대, 백금 포일 전극이 음극의 역할을 하도록 배열된다. 샘플 및 백금 전극이 전력 공급원에 연결되고, 샘플이 전해액에 침지되거나 또는 부분적으로 침지되어 회로를 형성한다.
전해액과 샘플의 표면-아래 구조체 간에 전위차를 적용하기 위해서, 다공화될 표면-아래 구조체는 전력 공급원의 단자에 전기적으로 연결되거나 또는 전력 공급원의 단자와 전기적으로 접촉해야 한다.
전기화학적 에칭을 수행하기 위해서, 전력 공급원이 표면-아래 구조체와 전해액 간에 전위차(전압)를 적용하도록 제어되어, 전류가 전해액 및 샘플을 통해 흐르게 한다. 샘플을 통한 전류의 흐름이 5×1017㎝-3 초과의 전하 캐리어 밀도를 가진 임의의 표면-아래 구조체의 전기화학적 에칭을 유발하여, 이 층의 다공성이 증가된다.
바람직하게는 표면-아래 구조체와 전해액 간에 적용된 전위차는 표면-아래 구조체를 선택적으로 다공화하도록 적어도 4V(volt) 또는 6V 또는 8V 또는 10V 또는 15V 그리고/또는 20V 또는 25V 또는 30V 미만이다.
전기화학적 에칭은 연속적인 모드 또는 펄스 모드로 수행될 수도 있고, 그리고 전지에 걸친 전압 또는 전류를 제어함으로써 제어될 수도 있다.
유리하게는, 에칭 반응의 진행은 반응 동안 에칭 전류를 측정함으로써 모니터링될 수도 있다.
에칭 후, 샘플은 표면-아래 구조체의 다공성 구조에 영향을 주는 일 없이, 임의의 잔여 에칭 화학물질 및 생성물의 완전한 용해를 보장하도록, 탈염수로 헹궈지고 N2로 건조됨으로써 세정될 수 있다.
바람직하게는 표면-아래 구조체의 전하 캐리어 밀도는 표면층의 전하 캐리어 밀도보다 적어도 5배 또는 10배 또는 100배 또는 1000배 또는 10,000배 또는 100,000배 또는 1,000,000배 더 높다. 전하 캐리어 밀도의 증가된 "대비"로 생각될 수도 있는, 상이한 층의 전하 캐리어 밀도 간의 증가된 차는 유리하게는 에칭 과정의 선택도를 증가시킬 수도 있다.
바람직하게는 표면층과 표면-아래 구조체 둘 다의 관통 전위 밀도(threading dislocation density)는 1×104㎝-2 내지 1×1010㎝-2이다. 특히 바람직하게는 표면층과 표면-아래 구조체 둘 다의 관통 전위 밀도는 표면층 및 표면-아래 구조체에서 실질적으로 같다. 바람직하게는 표면층과 표면-아래 구조체 둘 다의 관통 전위 밀도는 적어도 1×104㎝-2, 1×105㎝-2, 1×106㎝-2, 1×107㎝-2 또는 1×108㎝-2 그리고/또는 1×109 ㎝-2 또는 1×1010㎝-2 미만이다. 보통, 반도체 재료의 성장기는 재료 품질을 개선시키려는 노력으로 재료의 관통 전위 밀도를 최소화하려 한다. 그러나, 본 발명에서, 표면층과 표면-아래 층 간의 충분한 관통 전위 밀도는 표면층을 통한 전기화학적 에칭을 허용하도록 요구될 수도 있다. 이것은 표면-아래 층으로의 증가된 전해액 또는 전하 캐리어 수송에 기인할 수도 있다.
표면층은 바람직하게는 III족-질화물 재료의 연속적인 층이다. 즉, 표면층은 바람직하게는 실질적으로 구멍 또는 큰 규모의 결함이 없다.
바람직한 실시형태에서, 표면-아래 구조체는 또한 III족-질화물 재료의 연속적인 표면-아래 층일 수도 있다.
표면층의 두께는 바람직하게는 적어도 1㎚ 또는 10㎚ 또는 100㎚, 그리고/또는 1㎛ 또는 5㎛ 또는 10㎛ 미만이다. 바람직한 실시형태에서, 표면층의 두께는 50㎚이다.
표면-아래 구조체 또는 표면-아래 층의 두께는 바람직하게는 적어도 1㎚ 또는 10㎚ 또는 100㎚, 그리고/또는 1㎛ 또는 5㎛ 또는 10㎛ 미만이다.
특히 바람직하게는, 연속적인 표면층의 외부면은 적어도 300㎛ 또는 적어도 600㎛ 또는 적어도 1㎜ 또는 적어도 10㎜ 또는 적어도 5㎝ 또는 적어도 15㎝ 또는 적어도 20cm의 최소 측면 치수를 갖는다.
특히 바람직하게는, 표면-아래 구조체는 또한 연속적인 층이고 그리고 적어도 300㎛ 또는 적어도 600㎛ 또는 적어도 1㎜ 또는 적어도 10㎜ 또는 적어도 5㎝ 또는 적어도 15㎝ 또는 적어도 20㎝의 최소 측면 치수를 갖는다.
층의 최소 측면 치수는 층의 가장 좁은 지점에서 층의 측면 폭을 나타낸다. 본 발명의 바람직한 실시형태에서 사용되는 층은 비교적 크고 얇고, 그래서 층의 측면 치수는 층의 "상단"면과 "하단"면의 치수를 나타내는 것으로 이해되어야 하고, 층의 두께는 층의 "높이", 즉, 층의 상단면과 하단면 사이의 거리를 나타낸다. 따라서, 샘플의 상단면이 정사각형인 경우에, 샘플의 최소 측면 치수는 정사각형의 마주보는 에지 사이의 거리일 것이다. 이 상황에서 "하단"면은 기판 상의 층의 에피택셜 성장 동안 먼저 형성되는 표면인 것으로 이해되어야 하고, 반면에 "상단"면은 "하단"면의 반대편의 층의 측면 상에 형성된 표면이다.
본 발명의 방법은 유리하게는 종래 기술의 수평 에칭 기법을 사용하여 가능할 반도체 구조체보다 훨씬 더 큰 반도체 구조체를 다공화할 수도 있다. 본 발명의 방법이 각각의 개별적인 층의 노출된 에지로부터 수평으로가 아닌 표면층을 통해 표면-아래 구조체의 전기화학적 에칭을 생성하기 때문에, 본 발명의 유효성은 최대 샘플 폭으로 제한되지 않는다.
층 에지를 노출시키도록 웨이퍼에서 규칙적인 트렌치를 먼저 형성하는 일 없이, 본 방법을 사용하여 전체 2-인치 반도체 웨이퍼의 연속적인 표면-아래 층을 균일하게 다공화하는 것이 가능하다. 이것은 수평 에칭이 이러한 큰 웨이퍼의 중심을 에칭할 수 없기 때문에, 종래 기술의 에칭 방법에 의해 불가능하다. 수평 에칭은 웨이퍼의 에지로부터 수십 또는 수백 마이크로미터의 거리를 에칭하는 것으로 제한될 것이다. 표면층을 전기 절연층으로 보호하는 일 없이 전체 2-인치 반도체 웨이퍼의 연속적인 표면-아래 층을 균일하게 다공화는 것이 더 가능하다. 이것은 다시 상단면의 보호를 필요로 하는, 종래 기술의 에칭 방법에 의해 불가능하다.
종래 기술의 수평 에칭 특성이 광범위하게 연구되었고, 그리고 샘플 에지로부터 에칭률이 제한되는 것으로 발견되었다. 전해액 및 전하 수송과 같은 제한은 또한 특정한 샘플 폭을 넘어, 수평 에칭이 임의의 시간량 후 샘플의 중심에 도달할 수 없다는 것을 의미할 수도 있다. 연장된 시간 기간 동안 샘플 에지에서 전류의 농도는 또한 높은 다공성이 샘플 에지에서 집중되고 적은 수의 다공화가 샘플 중심에서 발생하는, 층에 걸친 고르지 않은 다공화를 초래할 수도 있다.
이 이유로, 종래 기술의 저자는 전해액이 50㎛쯤마다 샘플 에지에 접근하게 하도록, 샘플에 걸쳐 규칙적인 간격에서 트렌치를 건식-에칭함으로써 샘플을 준비하는 것에 의지한다. 이것은 수평 에칭이 발생할 수도 있도록, 전해액이 표면-아래 층의 노출된 에지에 접근하게 한다.
본 발명의 발명자는 오직 층의 에지로부터라기보다는 표면층을 통한 에칭에 의해 이 문제를 피하였다. 이 방법은 유리하게는 다공성이 에지로부터라기보다는 표면-아래 층에 걸쳐 고르게 발달되게 한다. 이것은 유리하게는 수평 에칭 단독과 비교하여, 샘플을 에칭하도록 필요한 시간을 감소시킬 수도 있고 다공화의 균일성을 증가시킬 수도 있다.
특히 유리하게는, 층 에지로의 접근이 필요하지 않으므로, 본 발명의 방법은 샘플이 층에서 트렌치를 생성함으로써 준비되게 요구하지 않는다. 따라서 본 발명은 몇몇의 처리 단계를 필요로 할 수도 있고, 그리고 규칙적인 트렌치에 의해 층을 분해할 필요 없이, 큰, 연속적인, 반도체 층의 다공화를 허용할 수도 있다.
게다가, 본 방법이 에칭될 재료의 에지에 대한 접근을 요구하지 않으므로, 다양한 표면-아래 구조체가 다공화될 수도 있다. 종래 기술과 달리, 표면-아래 구조체가 샘플의 에지로 연장되거나 또는 에칭 과정 동안 전해액에 대한 노출을 위해 측벽의 큰 표면적을 제공할 필요가 없다. 따라서 다공성 재료의 다양한 패턴 또는 구조가 표면층 아래에서 다공성 표면-아래 구조체로서 형성될 수도 있다.
바람직하게는 방법은 공극을 표면-아래 구조체에 생성할 수도 있고 평균 공극 크기는 1㎚ 또는 2㎚ 또는 10㎚ 또는 20㎚ 초과 그리고/또는 50㎚ 또는 60㎚ 또는 70㎚ 미만이다.
공극 크기 및 형태, 및 표면-아래 구조체의 발생된 백분율 다공성은 유리하게는 표면-아래 구조체(들)의 전하 캐리어 농도를 제어함으로써 그리고 에칭 동안 전해액과 표면-아래 구조체(들) 간에 적용된 전위차를 제어함으로써 제어될 수도 있다.
바람직하게는, 방법은 표면-아래 구조체가 미소 다공성이도록 표면-아래 구조체를 다공화할 수도 있다. 즉, 표면-아래 구조체는 2㎚ 미만의 평균 공극 크기를 갖는다. 대안적으로, 방법은 표면-아래 구조체가 중다공성이도록 표면-아래 구조체를 다공화할 수도 있다. 즉, 표면-아래 구조체는 2㎚ 내지 50㎚의 평균 공극 크기를 갖는다. 대안적으로, 방법은 표면-아래 구조체가 매크로 다공성이도록 표면-아래 구조체를 다공화할 수도 있다. 즉, 표면-아래 구조체는 50㎚ 초과의 평균 공극 크기를 갖는다.
바람직한 실시형태에서, 방법은 복수의 표면-아래 구조체를 다공화하도록 사용될 수도 있다. 따라서 방법은 다공화될 표면-아래 구조체와 전해액 간에 전위차를 적용하여, 5×1017㎝-3 초과의 전하 캐리어 밀도를 가진 구조체가 전기화학적 에칭에 의해 다공화되지만, 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 가진 구조체가 다공화되지 않는 단계를 포함할 수도 있다.
특히 바람직한 실시형태에서, 표면-아래 구조체는 표면-아래 층일 수도 있고, 방법은 복수의 표면-아래 층을 다공화하도록 사용될 수도 있다. 반도체 구조체가 III족-질화물 재료로 형성된 복수의 표면-아래 층을 포함하지만, 방법은 다공화될 표면-아래 층과 전해액 간에 전위차를 적용하여, 5×1017㎝-3 초과의 전하 캐리어 밀도를 가진 층이 전기화학적 에칭에 의해 다공화되지만, 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 가진 층이 다공화되지 않는 단계를 포함할 수도 있다.
5×1017㎝-3 초과의 전하 캐리어 밀도를 가진 층은 위의 층을 통한 전기화학적 에칭에 의해 다공화될 수도 있다.
각각의 층의 전하 캐리어 밀도를 제어함으로써, 복수의 표면-아래 층 중 어느 층이 전기화학적 에칭 과정에 의해 다공화되는지를 제어하는 것이 가능하다. 따라서, 다양한 다층 구조체는 미리 결정된 층에서 상이한 다공성 특성을 달성하도록, 성장될 수도 있다.
표면-아래 구조체 또는 층이 전기화학적 에칭에 의해 다공화된다면, 이의 전하 캐리어 밀도는 5×1017㎝-3 초과여야 한다. 이 문턱값을 넘어, 발생된 다공성 구조체의 다공성은 초기의 표면-아래 구조체의 전하 캐리어 밀도에 대해 대략적으로 가변된다. 따라서, 5×1017㎝-3 초과의 전하 캐리어 밀도를 가진 2개의 표면-아래 구조체가 제공되는 경우에, 동일한 전위차가 각각에 적용된다면, 더 높은 전하 캐리어 밀도를 가진 표면-아래 구조체는 다른 구조체보다 더 큰 정도로 다공화될 것이다.
바람직한 실시형태에서, 표면-아래 구조체는 스택(stack)으로, 하나 위에 다른 하나가 있게 배열되는 복수의 표면-아래 층을 형성한다. 본 발명의 방법은 유리하게는 표면층으로부터 아래로 순차적으로 각각의 표면-아래 층을 에칭할 수도 있다. 즉, 표면층과 가장 가까운 표면-아래 층이 먼저 다공화될 수도 있고, 이후에 에칭이 구조체를 통해 5×1017㎝-3 초과의 전하 캐리어 밀도를 가진 다음의 표면-아래 층으로 아래로 진행될 것이고, 이어서 차례대로 다공화될 것이다.
특히 유리하게는, 이 순차적인 에칭은 사용자가 표면-아래 층의 전기화학적 에칭 동안 전해액과 표면-아래 층 간의 전위차를 제어함으로써 특정한 표면-아래 층의 다공성을 제어하게 할 수도 있다. 에칭 동안 에칭 전류의 모니터링은 유리하게는 사용자가 다층 스택을 통한 순차적인 에칭의 진행을 모니터링하게 할 수도 있어서, 전위차가 특정한 층의 전기화학적 에칭 동안 제어될 수도 있다.
특히 바람직한 실시형태에서, 표면-아래 구조체는 제1 표면-아래 층이고, 그리고 반도체 구조체는 III족-질화물 재료의 제2 표면-아래 층(제2 표면-아래 층은 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 가짐); 및 III족-질화물 재료의 제3 표면-아래 층(제3 표면-아래 층은 5×1017㎝-3 초과의 전하 캐리어 밀도를 가짐)을 포함하고, 제2 표면-아래 층은 제1 표면-아래 층과 제3 표면-아래 층 사이에 배치된다. 방법은 제3 표면-아래 층과 전해액 간에 전위차를 적용하여, 제3 표면-아래 층이 전기화학적 에칭에 의해 다공화되지만, 표면층과 제2 표면-아래 층이 다공화되지 않는 부가적인 단계를 포함할 수도 있다.
제1 표면-아래 층의 다공화에 더하여, 제3 표면-아래 층은 표면층, 제1 표면-아래 층 및 제2 표면-아래 층을 통한 전기화학적 에칭에 의해 다공화될 수도 있다.
따라서 본 발명의 방법은 표면층을 통한 에칭에 의해 전하 캐리어 밀도에 기초하여 복수의 표면-아래 층, 그리고 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 가진 임의의 추가의 표면-아래 층의 선택적인 표면-아래 다공화를 허용할 수도 있다. 특히 유리하게는, 방법은 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 가진 이 층을 손상시키거나, 거칠게 하거나 또는 다공화하는 일 없이 5×1017㎝-3 초과의 전하 캐리어 밀도를 가진 이 표면-아래 층을 다공화할 수도 있다.
바람직하게는 표면층의 제곱 평균 제곱근 거칠기(root mean square roughness)는 전기화학적 에칭 동안 변경되지 않는다. 특히 바람직하게는, 에칭 후 표면층의 최외측 표면은 1 ㎛2의 영역에 걸쳐, 10㎚ 미만 또는 5㎚ 미만 또는 2㎚ 미만 또는 1㎚ 미만 또는 0.5㎚ 미만의 제곱 평균 제곱근 거칠기를 가질 수도 있다. 즉, 본 발명의 방법은 "에피-준비" 표면을 생성할 수도 있고, 표면층의 제곱 평균 제곱근 거칠기는 중간의 처리 단계 없이 표면층 상에서 추가의 에피택셜 성장을 수행하기에 충분히 낮다.
바람직한 실시형태에서, 표면층 및 표면-아래 층(들)은 1인치(2.54㎝) 또는 2인치(5.08㎝) 또는 6인치(15.24㎝) 또는 8인치(20.36㎝)의 직경을 가진 웨이퍼로서 제공된다.
본 방법이 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 가진 층을 통한 전기화학적 에칭을 제공하기 때문에, 반도체 구조체의 측벽 또는 에지에서 먼, 표면-아래 구조체 또는 층의 구역을 에칭하는 것이 가능하다.
따라서, 본 방법은 유리하게는 반도체 구조체의 가장 가까운 측벽 또는 에지에서 먼, 적어도 300㎛ 또는 500㎛ 또는 750㎛ 또는 1㎜ 또는 1㎝ 또는 5㎝인, 표면-아래 구조체의 구역을 에칭할 수도 있다. 이것은 수십 또는 최대 수백의 마이크로미터로 층 에지로부터 에칭하는 것이 가능한 거리로 제한되는 수평 에칭에 대해 불가능할 것이다.
특히 바람직하게는, 방법은 트렌치를 표면층 및 표면-아래 구조체에 제공하는 일 없이 수행된다.
바람직하게는 표면층은 전기화학적 에칭 동안 전기 절연층으로 코팅되지 않는다.
바람직하게는 샘플은 전기화학적 에칭 동안 UV 조명으로 조명되지 않는다.
본 발명의 제2 양상에 따르면, 본 발명의 제1 양상으로서 위에서 설명된 방법에 의해 형성된 반도체 구조체가 제공된다.
본 발명의 제3 양상에 따르면, 제1 III족-질화물 재료의 다공성 표면-아래 구조체; 및 제2 III족-질화물 재료의 표면층을 포함하는 반도체 구조체가 제공되고, 표면층은 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 갖고, 표면-아래 구조체는 구조체 전반에 걸쳐 균일한 다공성을 갖고, 그리고 표면층과 표면-아래 구조체 둘 다는 550㎛ 초과의 최소 측면 치수를 갖는다.
바람직한 실시형태에 따르면, 반도체 구조체는 다층 반도체 구조체일 수도 있다.
본 발명의 제1 양상과 관련하여 위에서 논의된 바와 같이, 종래 기술의 수평 에칭 방법은 수백 마이크로미터 초과의 최소 측면 치수를 가진 표면-아래 층을 다공화할 수 없다. 층으로 절단된 수직 트렌치로 사전 패터닝되는 구조체에서, 샘플의 최소 측면 치수는 인접한 트렌치 사이의 거리일 수도 있다.
게다가, 수평 에칭 방법은 층 전반에 걸쳐 균일한 다공성을 가진 다공성 표면-아래 층을 생성할 수도 없다. 특히 표면-아래 층의 최소 측면 치수가 비교적 크고, 예를 들어 250㎛인 경우에, 층의 에지로부터 층으로의 전해액 및/또는 전하 수송의 제한은 표면-아래 층 전반에 걸쳐 고르지 않은 다공성을 생성할 수도 있다. 표면-아래 층이 전해액에 노출되고, 층 에지로부터 더 멀리서 다공성을 감소시키는 경우에, 이러한 수평 에칭 방법은 표면-아래 층의 노출된 에지에서 그리고 노출된 에지의 근처에서 높은 다공성의 구역을 생성할 가능성이 있다. 전해액 및/또는 전하 수송의 문제가 에지로부터 더 멀리서 더 두드러지는 경우에, 이 효과는 더 큰 구조체에서 특히 일반적일 수도 있다.
바람직하게는 표면층 및 표면-아래 구조체는 GaN, AlGaN, InGaN, InAlN 및 AlInGaN으로 이루어진 목록으로부터 선택된 III족-질화물 재료를 포함한다. 표면층 및 표면-아래 구조체는 동일한 III족-질화물 재료로 형성될 수도 있거나 또는 이들은 상이한 III족-질화물 재료로 형성될 수도 있다.
특히 바람직한 실시형태에서, 표면층은 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 가진 GaN으로 이루어지고 표면-아래 구조체는 다공성 GaN으로 이루어진다.
바람직한 실시형태에서, 표면-아래 구조체는 제1 III족-질화물 재료의 표면-아래 층이다. 표면층 및 표면-아래 층은 표면-아래 층의 상부면이 표면층의 하부면과 접촉하거나 또는 이들이 III족-질화물 재료의 개재층에 의해 분리될 수도 있도록, 인접한 층일 수도 있다. 바람직하게는 표면-아래 층은 III족-질화물 재료로 형성된 복수의 표면-아래 층 중 하나의 층일 수도 있다.
바람직하게는 표면층과 표면-아래 구조체 둘 다 또는 층의 관통 전위 밀도는 1×104㎝-2 내지 1×1010㎝-2이다. 특히 바람직하게는 표면층과 표면-아래 구조체 또는 층의 관통 전위 밀도는 적어도 1×104㎝-2, 1×105㎝-2, 1×106㎝-2, 1×107㎝-2 또는 1×108㎝-2, 그리고/또는 1×109㎝-2 또는 1×1010㎝-2 미만이다.
표면층의 두께는 바람직하게는 적어도 1㎚ 또는 10㎚ 또는 100㎚, 그리고/또는 1㎛ 또는 5㎛ 또는 10㎛ 미만이다.
표면층은 바람직하게는 제2 III족-질화물 재료의 연속적인 층이다.
표면-아래 구조체 또는 표면-아래 층의 두께는 바람직하게는 적어도 1㎚ 또는 10㎚ 또는 100㎚, 그리고/또는 1㎛ 또는 5㎛ 또는 10㎛ 또는 100㎛ 미만이다.
특히 바람직하게는, 표면층의 외부면은 적어도 600㎛ 또는 적어도 1㎜ 또는 적어도 10㎜ 또는 적어도 5㎝ 또는 적어도 15㎝ 또는 적어도 20㎝의 최소 측면 치수를 갖는다.
특히 바람직하게는, 표면-아래 구조체는 연속적인 표면-아래 층이다. 바람직하게는 표면-아래 층은 적어도 600㎛ 또는 적어도 1㎜ 또는 적어도 10㎜ 또는 적어도 5㎝ 또는 적어도 15㎝ 또는 적어도 20㎝의 최소 측면 치수를 갖는다.
표면층은 표면-아래 구조체의 상부면만을 덮을 수도 있다. 즉, 표면-아래 구조체는 표면층 밑에 또는 아래에 배열될 수도 있거나 또는 표면층은 표면-아래 구조체 위에 배열될 수도 있다. 표면-아래 구조체의 측벽 또는 에지가 노출될 수도 있고, 즉, 표면층에 의해 덮이지 않을 수도 있다.
대안적으로, 표면-아래 구조체는 표면층에 의해 완전히 덮일 수도 있다. 즉, 표면-아래 구조체의 상부면과 측벽 둘 다 또는 에지는 표면층에 의해 덮일 수도 있다.
바람직하게는 다공성 표면-아래 구조체는 1㎚ 또는 2㎚ 또는 10㎚ 또는 20㎚ 초과, 그리고/또는 50㎚ 또는 60㎚ 또는 70㎚ 미만의 평균 공극 크기를 갖는다. 다공성 표면-아래 구조체는 미소 다공성일 수도 있다. 즉, 표면-아래 구조체는 2㎚ 미만의 평균 공극 크기를 갖는다. 대안적으로, 다공성 표면-아래 구조체는 중다공성일 수도 있다. 즉, 표면-아래 구조체는 2㎚ 내지 50㎚의 평균 공극 크기를 갖는다. 대안적으로, 다공성 표면-아래 구조체는 매크로 다공성일 수도 있다. 즉, 표면-아래 구조체는 50㎚ 초과의 평균 공극 크기를 갖는다.
반도체 구조체는 III족-질화물 재료로 형성된 복수의 적층된 표면-아래 층을 포함할 수도 있고, 홀수의 표면-아래 층은 다공성이고, 층 전반에 걸쳐 균일한 다공성을 갖고, 짝수의 표면-아래 층은 비-다공성이다. 즉, 표면-아래 층은 복수의 교번하는 다공성/비-다공성 층으로 이루어질 수도 있다.
특히 바람직하게는 각각의 홀수의 표면-아래 층은 다공성일 수도 있고 동일한 다공성을 가질 수도 있고 각각의 짝수의 표면-아래 층은 비-다공성일 수도 있다. 인접한 층 간의 다공성의 차가 굴절률의 차를 초래할 수도 있어서, 구조체는 분산 브래그 반사기(DBR)로서 역할을 할 수도 있다. 층의 두께 및/또는 다공성 층의 다공성을 제어함으로써, DBR의 광자 정지 대역은 목적하는 파장의 광을 수용하도록 튜닝될 수도 있다. 특히 바람직하게는 각각의 표면-아래 층의 두께는 DBR에 의해 수용되도록, 파장의 1/4 또는 파장의 1/4의 배와 같을 수도 있다.
본 발명의 반도체 구조체는 우수한 관통-층 전기 전도율을 나타내고, 표면층 및 하위-층(들)의 두께를 변경함으로써 이들의 스펙트럼 반응을 튜닝할 가능성을 제공한다. 따라서 이 구조체는 전기적으로 구동된 VCSEL 및 양자 광원을 위한 미세 공동부 구조체로서 사용 가능할 수도 있다.
바람직한 실시형태에서, 적어도 2개의 다공성 표면-아래 층은 상이한 다공성을 갖는다.
특히 바람직하게는 반도체 구조체는 트렌치로 패터닝되지 않는다. 즉, 표면층 및 표면-아래 구조체(들)는 이들의 전체 폭에 걸쳐, 연속적일 수도 있거나 또는 중단되지 않을 수도 있다.
바람직하게는 표면층의 상부, 상단 또는 최외측 표면은 1 ㎛2의 영역에 걸쳐, 10㎚ 미만 또는 5㎚ 미만 또는 2㎚ 미만 또는 1㎚ 미만 또는 0.5㎚ 미만의 제곱 평균 제곱근 거칠기를 갖는다. c-평면 GaN에서, 예를 들어, 제곱 평균 제곱근 거칠기는 1㎛×1㎛의 영역에 걸쳐 1㎚ 미만일 수도 있다.
낮은 제곱 평균 제곱근 거칠기는 반도체 구조체 상에 직접적으로 에피택셜 과성장을 허용하도록 바람직하다.
바람직하게는 추가의 III족-질화물 에피택셜 층 및 디바이스 구조체는 기법, 예컨대, MBE, MOCVD 또는 HVPE에 의해, 세정 후, 반도체 구조체 상에 직접적으로 증착될 수도 있다. 이 과성장 후, 높은 성능의 광학 및 전기 디바이스가 구조체 상에 제조될 수도 있다. 적합한 디바이스는 예를 들어, 발광 다이오드(light-emitting diode: LED), 레이저 다이오드(laser diode: LD), 고전자 이동도 트랜지스터(high electron mobility transistor: HEMT), 태양 전지, 및 반도체-기반 센서 디바이스를 포함할 수도 있다.
바람직하게는 표면층의 상단, 최외측 또는 상부 표면이 전기 절연층으로 코팅되지 않는다. 즉, 표면층의 상단면이 노출될 수도 있다.
본 발명의 제4 양상에 따르면, 제1 III족-질화물 재료의 다공성 표면-아래 구조체 및 제2 III족-질화물 재료의 표면층을 포함하는 반도체 구조체가 제공되고, 표면층은 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 갖고, 표면층은 표면-아래 구조체를 덮는다.
바람직하게는 표면층은 표면-아래 구조체를 완전히 덮는다. 표면-아래 구조체가 표면층에 의해 완전히 덮일 수도 있어서, 표면-아래 구조체의, 상부면 및 모든 측벽 또는 에지가 표면층에 의해 덮인다.
반도체 구조체는 다층 반도체 구조체일 수도 있다.
전해액이 에칭될 재료와 접촉할 것을 요구하는, 종래 기술의 에칭 방법을 사용하여 표면층이 표면-아래 구조체를 완전히 덮는 반도체 디바이스를 형성하는 것은 불가능할 것이다.
반도체 구조체는 표면-아래 구조체의 "하단" 또는 하부 표면(즉, 표면층으로부터 이격되어 대면하는 표면)이 기저층 또는 추가의 표면-아래 구조체와 인접하도록, 절연성 기저층, 예를 들어, 사파이어 기판 상에 형성될 수도 있다. 따라서, 표면-아래 구조체의 하단면은 이의 환경에 노출되지 않는다.
표면-아래 구조체의 일부가 노출되지 않기 때문에, 에칭될 임의의 재료의 일부가 전해액에 노출될 것을 요구하는, 종래 기술의 에칭 방법을 사용하여 이러한 반도체 구조체를 형성하는 것은 불가능할 것이다.
바람직하게는, 표면층의 상부면은 적어도 1㎛ 또는 10㎛ 또는 50㎛ 또는 100㎛ 또는 500㎛ 또는 적어도 1㎜ 또는 적어도 10㎜ 또는 적어도 5㎝ 또는 적어도 15㎝ 또는 적어도 20㎝의 최소 측면 치수를 갖는다.
표면-아래 구조체가 표면층에 의해 완전히 덮이기 때문에, 표면-아래 구조체의 측면 폭은 표면층의 측면 폭 미만일 것이다. 그러나, 표면층이 매우 얇을 수도 있기 때문에, 오직 수 나노미터 또는 마이크로미터의 차가 있을 수도 있다. 바람직하게는, 표면-아래 구조체는 연속적인 표면-아래 층이다.
특히 바람직하게는 표면-아래 구조체는 적어도 500㎚, 1㎛, 5㎛, 45㎛, 95㎛ 또는 1㎜ 또는 적어도 10㎜ 또는 5㎝ 또는 15㎝ 또는 20cm의 최소 측면 치수를 갖는다.
예시적인 바람직한 실시형태에서, 다공성 GaN의 20㎛×20㎛×20㎛ 정육면체는 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 가진 GaN의 표면층에 의해 덮인다. 정육면체의 하단면은 사파이어 기판과 접촉하고, 반면에 정육면체의 다른 5개의 면은 GaN 표면층에 의해 덮인다.
이러한 구조체는 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 가진 GaN의 표면층에 의해 완전히 덮인, 1×1014㎝-3 초과의 전하 캐리어 밀도를 가진 GaN의 20㎛×20㎛×20㎛ 정육면체를 에칭함으로써, 본 발명의 방법에 의해 형성될 수도 있다. 본 발명의 방법은 정육면체 내부의 재료를 다공화하도록, 전기화학적 에칭이 III족-질화물 재료의 표면층을 통해 진행되게 한다. 이것은 종래 기술의 수평 에칭 방법이 다공화될 층이 에칭 동안 전해액에 노출될 것을 요구하기 때문에, 종래 기술의 수평 에칭 방법을 사용하여 불가능할 것이다.
제4 양상에 따른 다층 반도체 구조체의 추가의 특징은 본 발명의 제3 양상과 관련하여 위에서 설명된 바와 같을 수도 있다.
본 발명의 제5 양상에 따르면, 하나 이상의 반도체 디바이스의 과성장을 위한 기판으로서 다층 반도체 구조체의 용도가 제공된다. 다층 반도체 구조체는 위의, 본 발명의 제2 양상, 제3 양상 또는 제4 양상과 관련하여 설명된 바와 같을 수도 있다.
본 발명의 제6 양상에 따르면, 분산 브래그 반사기(DBR)로서 다층 반도체 구조체의 용도가 제공된다. 다층 반도체 구조체는 위의, 본 발명의 제2 양상, 제3 양상 또는 제4 양상과 관련하여 설명된 바와 같을 수도 있다.
위에서 설명된 바와 같이, 본 발명의 제1 양상에 따른 방법은 비-다공성 III족-질화물 재료와 다공성 III족-질화물 재료의 교번하는 층을 포함하는 다층 반도체 구조체를 제조하도록 사용될 수도 있다. 인접한 층 간의 다공성의 차가 굴절률의 차를 초래할 수도 있어서, 구조체는 분산 브래그 반사기(DBR)로서 역할을 할 수도 있다. 층의 두께 및/또는 다공성 층의 다공성을 제어함으로써, DBR의 광자 정지 대역은 목적하는 파장의 광을 수용하도록 튜닝될 수도 있다. 특히 바람직하게는 각각의 표면-아래 층의 두께는 DBR에 의해 수용되도록, 파장의 1/4 또는 파장의 1/4의 배와 같을 수도 있다.
특히 바람직한 실시형태에서, 비-다공성 GaN DBR/다공성 GaN DBR은 상당한 굴절률 대비를 제공할 수도 있고, 그리고 보통 DBR 합성에서 문제가 되는, 균열 및 전위 생성의 문제, 및 변형률 관리에 대한 걱정 없이 제조하기가 비교적 쉽다. 예를 들어, 에피택셜 III족-질화물 DBR의 종래의 제조는, 무극성 GaN(c-평면 GaN은 저 굴절률의 In0.18Al0.82N에 의해 격자-정합될 수 있음)와 격자 정합될 입수 가능한 합금이 없으므로, 무극성 방위에서 매우 어렵다. 그러나, 본 발명은 균열이 없고 높은 반사율의 무극성 III족-질화물 DBR을 제공할 수도 있다.
광자 디바이스 아래의 DBR인 본 발명의 다층 반도체 구조체의 사용은 하향으로 지향되는 광을 수용할 수 있고 따라서 광자 디바이스의 광 추출 효율을 상당히 개선시킬 수 있다.
본 발명의 제7 양상에 따르면, 다층 반도체 구조체를 포함하거나 또는 다층 반도체 구조체 상에 장착된 디바이스가 제공된다. 다층 반도체 구조체는 위의, 본 발명의 제2 양상 또는 제3 양상과 관련하여 설명된 바와 같을 수도 있다.
예시적인 디바이스는 이러한 다층 구조체가 미세 공동부 구조를 형성할 수도 있는, 수직-공동부 표면-방출 레이저(vertical-cavity surface-emitting laser: VCSEL) 또는 다른 양자 광원을 포함할 수도 있다. 이러한 다층 반도체 구조체를 포함할 수도 있는 추가의 디바이스는 단일의 광자 공급원을 위한 LED 및 마이크로필라 공동부 구조체를 포함한다.
본 발명의 제8 양상에 따르면, 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 가진, 제2 GaN 재료의 표면층 아래에, 5×1017㎝-3 초과의 전하 캐리어 밀도를 가진, 제1 GaN 재료로 형성된 표면-아래 구조체를 포함하는 반도체 구조체에서 GaN을 다공화하기 위한 방법이 제공된다. 방법은 표면층을 전해액에 노출시키는 단계; 및 표면-아래 구조체와 전해액 간에 전위차를 적용하여, 표면-아래 구조체가 전기화학적 에칭에 의해 다공화되지만, 표면층이 다공화되지 않는 단계를 포함한다.
본 방법의 추가의 특징은 본 발명의 제1 양상과 관련되어 위에서 설명된다.
본 발명의 특정한 실시형태가 도면을 참조하여 이제 설명될 것이다:
도 1은 전기화학적 에칭을 위한 실험 장비의 개략도;
도 2A는 본 발명의 양상에 따른, 분산 브래그-반사기(distributed Bragg-reflector: DBR)를 형성하는 다층 반도체 구조체의 개략도;
도 2B는 도 2A의 다층 반도체 구조체의 단면 주사 전자 현미경(scanning electron microscopy: SEM) 이미지를 도시하는 도면;
도 3A는 도 2B의 에칭된 샘플의 위에서 본 노마르스키(Nomarski) 광학 이미지를 도시하는 도면;
도 3B는 도 2B에 도시된 샘플의 비-에칭된 구역의 표면층의 원자력 현미경(atomic force microscopy: AFM) 이미지를 도시하는 도면;
도 3C는 도 2B에 도시된 샘플의 에칭된 구역의 표면층의 원자력 현미경(AFM) 이미지를 도시하는 도면;
도 4는 본 발명의 바람직한 실시형태에 따른, GaN DBR 구조체의 측정된 반사율 스펙트럼을 도시하는 도면;
도 5A는 DBR을 형성하는 에칭된 반도체 웨이퍼의 상단면의 AFM 이미지를 도시하는 도면;
도 5B는 비-에칭된 GaN 에피택셜 층의 상단면의 AFM 이미지를 도시하는 도면;
도 6은 본 발명의 바람직한 실시형태에 따른, DBR을 형성하는 에칭된 2-인치 반도체 웨이퍼의 사진;
도 7A는 본 발명의 바람직한 실시형태에 따른, 다양한 GaN DBR 구조체의 사진을 도시하는 도면; 및
도 7B는 도 7A의 DBR 구조체의 측정된 반사율 스펙트럼을 도시하는 도면;
도 8A는 본 발명의 바람직한 실시형태에 따른, GaN DBR 기판 상의 과성장된 GaN-기반 LED의 개략도;
도 8B는 도 8A의 과성장된 LED 구조체의 단면 SEM 이미지를 도시하는 도면;
도 8C는 하부의 다공성 GaN DBR이 없는 GaN LED 구조체의 사진을 도시하는 도면;
도 8D는 본 발명의 바람직한 실시형태에 따른, 다공성 GaN DBR의 상단부에 형성된 GaN LED 구조체의 사진을 도시하는 도면;
도 8E는 모조-기판으로서 다공성 GaN DBR이 있거나 없는 LED에 대한 상온 전계 발광(electroluminescence: EL) "내부 양자 효율"(internal quantum efficiency: IQE)을 도시하는 도면;
도 9A는 본 발명의 바람직한 실시형태에 따른, 수개의 III족-질화물 재료를 포함하는 다층 반도체 구조체의 개략도;
도 9B는 도 9A의 다층 반도체 구조체의 SEM 이미지를 도시하는 도면; 및
도 9C는 도 9B의 다층 반도체 구조체의 클로즈-업한 SEM 이미지를 도시하는 도면.
도 1은 본 발명의 방법에서 사용 가능한 전기화학적(electrochemical: EC) 실험 장비의 개략도를 도시한다. 도 1에 도시된 바와 같이, 실험 장비는 샘플(110)이 양극으로서 연결되고 백금 포일(120)이 음극으로서 연결되는, 2-전극 전기화학적 전지(100)로 이루어진다. 백금 음극, 및 샘플의 표면층의 적어도 일부는 전해액 내 침지에 의해 전해액(130)에 노출된다. 일정한 전류 DC 전력 공급원(140)이 양극과 음극 사이에 연결되고, 그리고 전류계(150)가 회로를 통해 흐르는 에칭 전류를 모니터링하고 기록하도록 사용된다.
달리 언급되지 않는다면, 본 명세서에서 설명된 EC 에칭 실험은 상온에서 실시되었고 반도체 구조체는 양극이고 그리고 백금 포일은 상대 전극(음극)이다. 0.25M의 농도를 가진 옥살산이 전해액으로서 사용되었다. 에칭 과정은 키슬리(Keithley) 2400 소스 미터에 의해 제어된 일정한 전압 모드로 수행되었다. 에칭 후, 샘플은 탈염수로 헹궈졌고 그리고 N2로 건조되었다.
본 발명의 요약에서 위에서 논의된 바와 같이, 당업자는 용어 "미도핑된"이 반도체 기술에서 상대적으로 애매하다는 것을 이해할 것이다. 실질적으로 말하자면, 모든 반도체 재료는 "도펀트" 원자로 생각될 수 있는 내재하는 불순물을 함유한다. 반도체 성장의 상이한 방법은 상이한 레벨의 불순물, 따라서 상이한 고유 전하 캐리어 농도를 생성할 수도 있다.
따라서, "미도핑된" 것으로 종래 기술에서 지칭되는 반도체 재료가 높은 불순물 레벨을 가질 수도 있어서, 반도체 재료가 불순물 단독으로부터 발생하는 1×1017㎝-3 초과의 천연 전하 캐리어 밀도를 갖는 것이 가능하다.
이것을 충분히 이해하여, 본 발명의 발명자는 의도적인 도핑 없이 이루어진 반도체 재료를 나타내도록 용어 "비의도적으로 도핑된"(non-intentionally-doped: NID)을 사용하기를 선호한다. 반도체 재료의 불순물 레벨은 당연히 반도체 재료가 형성되는 방법, 반도체 재료가 형성되는 환경, 및 반도체 재료를 형성하도록 사용되는 반응물질의 순도를 포함하는 요인에 의존한다.
본 출원에서, 용어 "비의도적으로 도핑된"(NID)은 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 갖는 것으로 측정되는, 가능한 한 순수하게 의도적으로 성장된 반도체 재료를 나타내는 것으로 이해되어야 한다.
5×1017㎝-3 초과의 전하 캐리어 밀도를 획득하도록 n형 도펀트로 의도적으로 도핑되는 반도체 재료는 "n+" 반도체 재료로서 지칭될 수도 있다.
도 2A는 비의도적으로 도핑된 GaN(NID-GaN) 층과 고농도 도핑된 n형 GaN(n+-GaN) 층의 교번하는 층으로 이루어진, 에피택셜 무극성 샘플 구조체의 개략도를 도시한다. NID-GaN 층은 1×1017㎝-3 미만의 전하 캐리어 밀도를 갖고, 반면에 n+-GaN 층은 2.3×1019㎝-3의 공칭 규소 도핑 농도를 갖는다. 교번하는 NID-GaN 층/n+-GaN 층의 각각은 대략 136㎚의 두께를 갖는다.
샘플은 사파이어 기판 및 저농도 도핑된 n형 GaN(n-GaN)와 NID-GaN의 하부의 기저층 상에 배열된, 교번하는 NID-GaN 층/n+-GaN 층의 10 쌍 및 NID-GaN의 최상부 표면층을 포함한다. n-GaN 층은 2㎛의 두께를 갖고 그리고 샘플에 걸친 양극 산화 바이어스의 균일한 분포를 위해 존재한다.
샘플은 6×2인치로 금속-유기물 증기상 에피택시(MOVPE)에 의해 성장되었다. 토마스 스완(Thomas Swan)은 전구체로서 트라이메틸갈륨 및 암모니아, 운반 기체로서 수소 그리고 n형 도핑을 위해 실란을 사용하는 r-평면 사파이어 기판 상의 샤워헤드 반응기를 구상하였다. 먼저, 4㎛ 두께의 a-평면 GaN 모조기판이 단일의 SiNx 중간층이 결함 감소를 위해 사용되는, 4×109 ㎝-2까지의 공칭 전위 밀도, 및 5×105 ㎝-1까지의 기저면 적층 결함 밀도로 성장되었다. 또 다른 500㎚ 미도핑된 GaN 층의 성장 후, 교번하는 n+-GaN 층과 NID-GaN 층의 10개의 쌍이 성장되었다.
도 2A의 샘플은 인듐 와이어를 샘플의 에지에 납땜함으로써 전기적으로 접촉되었다. 이어서 대략 1㎝×1㎝ 크기의 샘플의 일부가 전해액에 침지되었다. 도 1에 도시된 실험 장비를 사용하여, EC 에칭 과정은 6V의 DC 바이어스에 의해, 일정한 전압 모드로 샘플에서 수행되었고, 그리고 UV 조명 없이 상온에서 에칭 전류 신호를 모니터링 및 기록함으로써 제어되었다.
EC 다공화 과정은 양의 양극 바이어스의 인가 시 구멍의 국부화된 주입에 의한 교번하는 n+-GaN 층의 산화로 시작되고, 그리고 산-기반 전해액에서 이러한 산화물 층의 국부화된 용해는 중다공성 구조체의 형성을 발생시킬 것이다. 양극 산화 과정의 종료는 에칭 전류가 모든 n+-GaN 층이 보통 대략 30분 후, 에칭되고 중다공성 GaN 층으로 변형되는 것을 나타내는 베이스 라인 레벨로 떨어질 때 도달한다.
도 2B의 단면 주사 전자 현미경(SEM) 이미지는 다공성 DBR 구조체(200)의 형태를 도시한다. 도 2B의 단면은 원래의 샘플 에지로부터 먼, 에칭-후 쪼개진 에지로부터 취해진다. 이것은 다공화 과정이 에칭 용액에서 침지되는 전체 샘플 영역에 걸쳐 매우 균일하게 진행되었다는 것을 보여준다. 이것은 또한 평균 공극 크기가 대략 30㎚이므로, 에칭된 층 형태가 정말로 중다공성임을 보여준다. 도 2B는 NID-GaN 층이 EC 에칭 동안 거의 온전하고, 그리고 자체가 다공화되지 않은 것을 더 보여준다. n+-GaN 층만이 선택적으로 에칭되고 중다공성 GaN(MP-GaN)의 중다공성 층으로 변형된다.
수평 에칭이 샘플 표면에서 규칙적인 트렌치가 없이 이러한 큰 샘플의 중심을 수평으로 관통할 수 없으므로, 1㎝×1㎝ 샘플은 종래 기술에서 수평 에칭에 의해 다공화된 샘플보다 훨씬 더 크다. 게다가, 30분의 에칭 시간은 수평 에칭이 샘플의 대량 재료로 더 진행하기에 불충분할 것이다. 따라서 샘플 에지에서 멀리 취해진, 도 2B의 다공성 단면은 n+-GaN 층이 NID-GaN의 표면층을 통해 에칭되었고, 그리고 샘플 에지로부터 수평으로 에칭되지 않았다는 증거이다.
도 3A는 에칭된 바와 같은 샘플의 위에서 본 노마르스키 광학 이미지이고, EC 에칭 용액에 침지되는 샘플의 위치에 대응하는 경계(흰색 화살표로 표시됨)가 보일 수 있다. 다공성 구조체가 있는 구역과 다공성 구조체가 없는 구역 간의 광학 대비가 다공화된 층의 변경된 굴절률에 기인하여 발생하여, 에칭된 구역에서 훨씬 더 높은 반사율을 초래한다. 에칭된 구역과 비-에칭된 구역 사이의 날카로운 경계는 균일한 반사율(따라서 다공성)이 구조체의 에지로부터 더 멀리에서 달성되므로, 표면층을 통한 에칭의 추가의 증거를 제공한다.
NID-GaN의 상단 표면층의 가능한 에칭 손상을 평가하기 위해서, 원자력 현미경(AFM) 이미지가 도 3B 및 도 3C에 각각 도시되는, 비-다공성 구역 및 다공성 구역으로부터 취해졌다. EC 에칭 생성물, 에칭 화학물질 내 오염물질 및/또는 샘플 세정과 관련될 수도 있는 다공성 구역에 존재하는 약간의 먼지/작은 입자 이외에, 표면 형태에 대한 변화가 관찰되지 않았고 그리고 상단 GaN 표면의 제곱 평균 제곱근 거칠기(root mean square roughness: RRMS)가 에칭된 구역과 비에칭된 구역 둘 다에서 유사하고, 약 1㎚ 거칠기가 1㎛×1㎛ 영역에 걸쳐 측정되었다. 따라서 표면-아래 EC 다공화가 GaN 표면층의 표면을 저하시키고, 그리고 에칭-후 샘플의 RRMS가 추가의 반도체 과성장에 대해 충분히 낮다는 것이 드러난다.
따라서 이러한 다공성 DBR은 다른 헤테로 구조체의 재성장 또는, 예를 들어, 평면의 미세 공동부를 형성하도록 고품질 유전체 DBR의 증착을 위해 하단 거울 형판으로서 사용될 수 있다.
도 2B 내지 도 3C에 예시된 다공성 DBR 구조체는 순전히 교번하는 NID-GaN 층/n+-GaN 층의 에피택셜 성장, 후속하여 EC 다공화에 의해 형성된다. 본 발명의 방법을 사용함으로써, SiO2로 샘플 표면을 보호하거나 또는 규칙적인 트렌치로 샘플을 패터닝할 필요가 없다. UV 조명을 사용하는 것도 또한 필요없다.
에칭된 GaN/MP-GaN DBR의 반사율 스펙트럼이 주변의 실내 광을 사용하는 마이크로-반사율 장비를 사용하여 측정되었고 그리고 1㎛까지의 스폿 크기를 가진 상업용 은 거울에 의해 정규화되었다. 도 4는 564㎚까지의 중심에서 피크 반사율 그리고 91㎚의 반치전폭(full-width at half-maximum)의 저지-대역을 가진 GaN/중다공성-GaN DBR 구조체의 측정된 반사율 스펙트럼을 도시한다.
96% 초과의 피크 반사율은 80㎚ 초과의, 매우 큰 스펙트럼 폭을 가진 무극성 GaN/MP-GaN DBR 구조체에서 달성된다. 측정된 피크 반사율이 시뮬레이션된 값의 반사율보다 약간 더 낮고, 이는 중다공성 GaN 층의 국부적 불균일성 및 NID-GaN의 약간의 다공화를 초래하는 관통-층 에칭 경로에 기여할 수 있다는 것에 유의한다. 그럼에도 불구하고, 발명자의 지식에 대해, 이것이 무극성 III족-질화물 DBR 구조체로부터 가장 높은 보고된 피크 반사율이고, 그리고 이전에 보고된 구조체와 비교하여 저지-대역 폭에서 2배 초과의 증가가 또한 있다. 이것은 훨씬 더 큰 굴절률 대비가 (균열의 형성 및 전위의 생성을 통한) 구조적 품질의 큰 변형률 및 저하를 발생시키는 상당한 격자 부정합을 도입하는 일 없이 중다공성 GaN 층을 사용하여 달성될 수 있다는 사실에 기여한다. 대조적으로, 질화물 DBR의 제조를 위한 더 흔한 방법, 굴절률 대비를 달성하도록 Al(Ga)N 및 InAlN과 같은, GaN 상의 Al-함유 에피택셜 층의 사용은 불가피하게 무극성 구조체에 대한 평면 방향에서 적어도 1의 상당한 변형률을 발생시킨다.
또 다른 실험에서, 같은 DBR 구조체는 2인치(5.08㎝)의 직경을 가진 원형의 반도체 웨이퍼 상에서 에피택셜 방식으로 성장되었다. 이어서 웨이퍼의 일부가 도 1 및 도 2B와 관련하여 위에서 설명된 바와 같이 전해액에 침지되었고 에칭되었다. 전형적인 2-인치 웨이퍼에 대한 6V의 에칭 시간은 6시간 미만이다.
중다공성 GaN DBR의 웨이퍼-스케일 제조는 관통 전위 밀도와 연관성이 있는 것으로 밝혀졌다. 발명자는 이 관통 전위가 관통-층 에칭 경로로서 역할하고 그리고 표면층을 통한 그리고 하향으로 다층 구조체를 통한 표면-아래 에칭을 용이하게 한다고 여긴다. 완전한 관통 전위만이 관통-층 에칭 경로에 책임이 있는 것으로 보인다.
중다공성 GaN DBR의 2-인치 웨이퍼-스케일 형성을 달성하기 위해서, 표면층 및 표면-아래 층이 적어도 1×104 ㎝-2의 최소 관통 전위 밀도를 갖는 것이 필수적일 수도 있다.
관통 전위의 존재에 기인하여, NID-GaN 표면으로부터 개시된 EC 과정은 관통 전위 위치를 통해 하향으로 다층 구조체로 진행하는 것으로 보인다. 일단 에천트가 5×1017㎝-3 초과의 전하 캐리어 밀도를 가진 표면-아래 층에 도달한다면, 에칭은 EC 과정의 전도율 선택적 특성에 기인하여, 외향으로 관통 전위로부터 n+-GaN 층으로 진행된다.
도 5A 및 도 5B는 완성된 웨이퍼-스케일 DBR 샘플 및 표준 성장된 바와 같은 GaN 에피택셜 층의 상단 NID-GaN 표면의 AFM 이미지를 도시한다. 다공성 DBR의 표면 형태는 성장된 바와 같은 GaN 에피택셜 층과 거의 동일하다. 표면 거칠기(5㎛×5㎛ 스캔에 걸친 제곱 평균 제곱근 거칠기)가 매우 유사한 것으로 밝혀졌고 0.4㎚까지로 유지될 수 있다.
도 6은 로고가 인쇄된 카드의 반사를 나타내는, 실내 전등 조명하의 에칭된 바와 같은 2-인치 반도체 웨이퍼(600)의 사진이다. 평평한 웨이퍼와 가까운 구역이 투명하고 비에칭되지만, 에칭된 DBR 구역의 강렬한 반사는 웨이퍼-스케일에서 높은 반사율 무극성 GaN/MP-GaN DBR의 실현 및 균일한 EC 다공화 과정을 입증한다. 균일한 다공화가 전체 2-인치 웨이퍼에 걸쳐 발생한다는 사실을 고려하면, n+-GaN의 표면-아래 층이 웨이퍼 에지에서 발생하는 임의의 측면 에칭에 더하여, NID-GaN의 표면층, 및 NID-GaN의 모든 중간층을 통해 하향으로 전기화학적으로 에칭된다는 것이 다시 확인된다.
NID-GaN 층의 국부적 굴절률이 관통-층 에칭에 의해 변경될 수도 있고, 측정된 반사율 값이 이론값과 매우 가깝고 그리고 이러한 관통-층 에칭 경로의 밀도가 충분히 낮은(2×109 ㎝-2까지) 것으로 간주되지만, 웨이퍼 스케일(5㎝ 직경까지)에서 전반적인 반사율은 오직 미미하게 영향받는다.
재료의 대다수가 이 문제에 의해 영향을 받지 않지 않는 충분한 반사율을 나타내어, 합리적인 수율을 가진 단일의 광자 공급원에 대한 디바이스, 예컨대, LED 및 마이크로필라 공동부 구조체의 제조를 허용한다.
완전한 전위의 훨씬 더 낮은 밀도를 가진 개선된 GaN 모조기판은 보통의 전위 공간이 수 마이크로미터 이상일지라도 여전히 다공화를 나타내고, 이는 수직 에칭 경로의 효과를 더 감소시키면서 여전히 웨이퍼 스케일 제조를 허용한다.
DBR의 튜닝성(tunability)은 NID-GaN 층 및 n+-GaN 층의 두께를 간단히 변경함으로써 달성될 수 있다. 도 7A 및 도 7B는 다양한 GaN/다공성 GaN DBR 구조체의 실내 전등 조명하의 사진 및 측정된 반사율 스펙트럼의 사진을 도시한다. 전체 가시 스펙트럼에 걸쳐 높은 반사율(96% 초과)을 가진 폭넓게 튜닝 가능한 저지-대역은 NID-GaN 및 n+-GaN의 에피택셜 층 두께를 간단히 변경함으로써 입증된다. GaN 층과 다공성 GaN 층 간의 큰 굴절률 대비에 기인하여, 저지-대역 폭은 또한 매우 넓게(80㎚ 초과) 유지된다.
특히 바람직하게는, 본 발명에 따른 다공성 GaN 구조체는 부가적인 반도체 재료의 추가의 과성장 또는 증착을 위해, 기판 또는 "모조-기판"으로서 사용 가능할 수도 있다. 즉, 다양한 디바이스를 형성하도록, 본 발명의 다공화된 반도체 구조체 상에, III족-질화물 재료 또는 다른 반도체 재료의 부가적인 층을 증착 또는 과성장시키는 것이 유리하게는 가능할 수도 있다. 위의 DBR 예에서 드러난 우수한 반사율 특성은 예를 들어, 본 발명에 따라 형성된 DBR을 광전자 디바이스, 예컨대, LED의 과성장을 위한 모조-기판으로서 유망하게 한다.
특히 유리하게는, 본 방법은 "에피-준비(epi-ready)" 표면, 즉, 부가적인 반도체 층이 구조체 상에 직접적으로 에피택셜 방식으로 성장될 수 있는, 충분히 낮은 거칠기를 가진 상부면을 가진 다공화된 반도체 구조체의 준비를 허용한다.
예를 들어, 본 발명의 실시형태에 따른 다공성 GaN 기반 DBR 모조-기판은 III족-질화물 LED, 레이저, 단일의 광자 공급원의 제작을 위해 사용될 수 있고, 그리고 또한 하이브리드 공동부 구조체 및 디바이스의 형성을 위해 사용될 수 있다.
도 8A는 도 2 내지 도 7과 관련하여 위에서 설명된 바와 같은, NID-GaN/MP-GaN DBR(850) 상의 GaN-기반 LED 구조체(800)를 도시한다. 위에서 설명된 방법에 따른 DBR의 형성 후, 추가의 반도체 층이 알려진 에피택셜 기법에 따라 DBR 상에 에피택셜 방식으로 성장되어, 발광 다이오드(LED)를 형성한다. 따라서 DBR은 LED의 과성장을 위한 모조-기판의 역할을 한다.
과성장된 LED 구조체는 7.5㎚ 두께의 GaN 배리어에 의해 분리된 2.5㎚ InGaN 양자 우물의 5주기를 함유하는, 간단한 p-i-n 구조를 포함한다. 활성 구역의 하단부는 3×1018㎝-3의 전하 캐리어 밀도를 가진 Si-도핑된 n형 GaN의 500㎚-두께 층으로 덮이고, 그리고 활성 구역의 상부 단부는 Mg-도핑된 p형 GaN의 300㎚-두께 층으로 덮인다.
전기적 주입식 LED 디바이스는 메사(mesa)를 형성하도록 염소 기반 유도 결합 플라즈마 에칭을 사용하여 제조되었다. N2에서 어닐링된 Ti/Al/Ti/Au 금속 스택은 n형 접촉부로서 역할을 하고 그리고 N2/O2의 혼합물에서 어닐링된 얇은 Ni/Au 층은 Ti/Au p형 접촉부 아래에서, p형 GaN 층의 상단부 상의 반-투명 전류 확산층으로서 역할을 한다.
도 8B는 다공성 GaN DBR 모조-기판(850) 상의 과성장된 LED 구조체(800)의 단면 SEM 이미지를 도시한다. DBR의 공극 형태는 과성장 과정에서 유지된다.
도 8C는 하부의 다공성 GaN DBR이 없는 유사한 LED 구조체(860)의 사진을 도시하고, 반면에 도 8D는 위에서 설명된 바와 같은 다공성 GaN DBR(850) 상에 형성된 동일한 LED 구조체(800)를 도시한다. 비교에 의해, 다공성 GaN DBR 상에서 과성장되는 LED는 모조-기판인 GaN DBR이 없는 LED보다 훨씬 더 밝다. 광 방출의 강도는 도 8D의 디바이스에 걸쳐 매우 균일한 것으로 보일 수 있고, 그리고 과성장 전의 DBR의 부적절한 세정으로부터 발생할 수도 있는, 전위 및 GaN 재료 불균일성에 의해서만 방해받는다.
도 8E는 모조-기판인 다공성 GaN DBR이 있는 LED 그리고 없는 LED에 대한 전류 밀도의 함수로서 상온 전계 발광(EL) "내부 양자 효율"(IQE)을 도시한다. 비-다공성 DBR 상에 형성된 LED는 저 IQE를 나타내고 저 전류 밀도에서 감소되고, 반면에 LED/다공성 GaN DBR의 IQE는 훨씬 더 높은 피크 효율을 나타내고 한 자릿수보다 더 큰 전류 밀도에서 감소되기 시작한다.
도 9A는 본 발명의 바람직한 실시형태에 따른, GaN HEMT 트랜지스터 구조를 형성하는 다층 반도체 구조체의 개략도이다. 구조체는 수개의 III족-질화물 재료를 포함한다.
도 9A에 도시된 구조체는 알려진 방법에 따라, 2-인치 사파이어 웨이퍼(910) 상에서 MOVPE에 의해 에피택셜 방식으로 성장되었다. 먼저, 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 가진 NID-GaN의 층(A)이 사파이어 기판 상에 증착되었고, 후속하여 5×1017㎝-3 초과의 전하 캐리어 밀도를 가진 GaN의 5㎛-두께 층(B)가 증착되었다. 5×1017㎝-3 초과의 전하 캐리어 밀도를 가진 GaN의 250㎚-두께 층(C)가 증착되었다. 층(C)의 전하 캐리어 밀도는 층(C)을 더 높은 정도로 의도적으로 도핑함으로써 층(B)의 전하 캐리어 밀도보다 더 높아졌다. 이어서 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 가진, NID-GaN의 500㎚-두께 층(D)은 층(C)의 상단부에 증착되었다. 이어서 NID-AlN의 1㎚-두께 층(E)이 층(D) 상에 형성되었고, 후속하여 NID-Al0.25GaN의 25㎚-두께 층(F) 및 NID-GaN의 2㎚-두께 표면층(G)이 형성되었다.
전기적 접촉부가 이 다층 구조체의 측면 상에서 만들어지고, 그리고 웨이퍼가 위의 도 1과 관련하여 설명된 바와 같이 전해액에 침지되었고 에칭되었다.
도 9B 및 도 9C는 에칭 후 웨이퍼의 단면의 SEM 이미지이다. 단면이 웨이퍼의 에지에서 멀리 취해졌고, 다공화가 표면층을 통한 에칭에 의해 발생했고 웨이퍼의 에지로부터 수평 에칭에 의해 발생되지 않았다는 것을 입증한다. 위에서 논의된 종래 기술 방법의 제한에 기인하여, 전체 2-인치 웨이퍼의 수평 에칭은 불가능하다.
층(E, F 및 G) 및 NID-GaN 층(D)은 이들의 전하 캐리어 밀도가 1×1014㎝-3 내지 1×1017㎝-3이므로 다공화되지 않았다는 것을 도 9B 및 도 9C에서 알 수 있다. 그러나, 아래의 GaN 층(C)은 이의 높은 전하 캐리어 밀도에 기인하여 높은 정도로 다공화되었고, 그리고 층 전반에 걸쳐 분포된 비교적 큰 공극을 갖는 것으로 보일 수 있다. GaN 층(B)은 또한 에칭 전에 이것이 5×1017㎝-3 초과의 전하 캐리어 밀도를 가지므로, 다공화되었다. 그러나, 층(B)에 형성된 공극은 층(B)의 더 낮은 전하 캐리어 밀도에 기인하여, 층(C) 내 공극보다 훨씬 더 작다.
따라서 도 9B는 전기화학적 에칭이 비의도적으로 도핑된 표면층, 뿐만 아니라 AlGaN 및 AlN의 NID 층을 통해 발생한다는 것을 나타낸다. 따라서 본 발명의 방법이 다층 반도체 구조체 내 다양한 위치에서, 다수의 표면-아래 층을 다공화할 수 있고, 그리고 III족-질화물 재료의 초기 전하 캐리어 밀도에 기초하여 상이한 다공성을 생성할 수 있다는 것이 분명하다.

Claims (42)

1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도(charge carrier density)를 가진, 제2 III족-질화물 재료의 표면층 아래에, 5×1017㎝-3 초과의 전하 캐리어 밀도를 가진, 제1 III족-질화물 재료의 표면-아래 구조체(sub-surface structure)를 포함하는 반도체 구조체에서 III족-질화물 재료(III-nitride material)를 다공화하기 위한 방법으로서,
상기 표면층을 전해액에 노출시키는 단계; 및
상기 제1 III족-질화물 재료와 상기 전해액 간에 전위차를 적용하여,
상기 표면-아래 구조체가 상기 표면층을 통해서 전기화학적 에칭에 의해 다공화되지만, 상기 표면층은 다공화되지 않게 하는 단계를 포함하는, 반도체 구조체에서 III족-질화물 재료를 다공화하기 위한 방법.
제1항에 있어서, 상기 표면층 및 상기 표면-아래 구조체는 GaN, AlGaN, InGaN, InAlN 및 AlInGaN으로 이루어진 목록으로부터 선택된 III족-질화물 재료를 포함하는, 반도체 구조체에서 III족-질화물 재료를 다공화하기 위한 방법.
제1항에 있어서, 상기 표면-아래 구조체의 전하 캐리어 밀도는 상기 표면층의 전하 캐리어 밀도보다 적어도 5배 또는 10배 또는 100배 또는 1000배 또는 10,000배 또는 100,000배 또는 1,000,000배 더 높은, 반도체 구조체에서 III족-질화물 재료를 다공화하기 위한 방법.
제1항에 있어서, 상기 표면층과 상기 표면-아래 구조체 둘 다의 관통 전위 밀도(threading dislocation density)는 적어도 1×104㎝-2, 1×105㎝-2, 1×106㎝-2, 1×107㎝-2 또는 1×108㎝-2, 그리고/또는 1×109㎝-2 또는 1×1010㎝-2 미만인, 반도체 구조체에서 III족-질화물 재료를 다공화하기 위한 방법.
제1항에 있어서, 상기 표면층의 두께는 적어도 1㎚ 또는 10㎚ 또는 100㎚, 그리고/또는 1㎛ 또는 5㎛ 또는 10㎛ 미만인, 반도체 구조체에서 III족-질화물 재료를 다공화하기 위한 방법.
제1항에 있어서, 상기 표면층의 외부면은 적어도 300㎛ 또는 적어도 500㎛ 또는 적어도 1㎜ 또는 적어도 10㎜ 또는 적어도 5㎝ 또는 적어도 15㎝ 또는 적어도 20㎝의 최소 측면 치수를 갖고/갖거나,
상기 표면-아래 구조체는 적어도 300㎛ 또는 적어도 500㎛ 또는 적어도 1㎜ 또는 적어도 10㎜ 또는 적어도 5㎝의 최소 측면 치수를 갖고, 바람직하게는 상기 반도체 구조체는 1인치(2.54㎝) 또는 2인치(5.08㎝) 또는 6인치(15.24㎝) 또는 8인치(20.36㎝)의 직경을 가진 웨이퍼로서 제공되는, 반도체 구조체에서 III족-질화물 재료를 다공화하기 위한 방법.
제1항에 있어서, 상기 반도체 구조체는 스택(stack)으로 배열된 복수의 표면-아래 층을 형성하는 복수의 표면-아래 구조체를 포함하고, 상기 표면-아래 층은 상기 표면층으로부터 하향으로 순차적으로 에칭되는, 반도체 구조체에서 III족-질화물 재료를 다공화하기 위한 방법.
제7항에 있어서, 전기화학적 에칭 동안 상기 전해액과 선택된 표면-아래 층 간의 상기 전위차를 제어함으로써 상기 선택된 표면-아래 층의 다공성을 제어하는 단계를 포함하는, 반도체 구조체에서 III족-질화물 재료를 다공화하기 위한 방법.
제1항에 있어서, 상기 반도체 구조체는 1㎝ 또는 5㎜ 또는 1㎜ 또는 600㎛ 또는 400㎛ 또는 200㎛ 미만만큼 분리된 트렌치로 사전 패터닝되지 않고, 및/또는
상기 표면층은 전기화학적 에칭 동안 전기 절연층 또는 다른 보호층으로 코팅되지 않는, 반도체 구조체에서 III족-질화물 재료를 다공화하기 위한 방법.
반도체 구조체로서,
제1 III족-질화물 재료의 다공성 표면-아래 구조체; 및
제2 III족-질화물 재료의 비-다공성 표면층을 포함하되, 상기 표면층은 1×1014㎝-3 내지 1×1017㎝-3의 전하 캐리어 밀도를 갖고;
상기 표면-아래 구조체는 상기 구조체 전반에 걸쳐 균일한 다공성을 갖고, 상기 표면층과 상기 표면-아래 구조체 둘 다는 550㎛ 초과의 최소 측면 치수를 가지며,
상기 반도체 구조체는 600㎛ 미만만큼 분리된 트렌치로 패터닝되지 않는, 반도체 구조체.
제10항에 있어서, 상기 표면층은 적어도 1㎜ 또는 적어도 10㎜ 또는 적어도 5㎝ 또는 적어도 15㎝ 또는 적어도 20㎝의 최소 측면 치수를 갖는, 반도체 구조체.
제10항에 있어서, 상기 표면층과 상기 표면-아래 구조체는 GaN, AlGaN, InGaN 및 AlInGaN으로 이루어진 목록으로부터 선택된 III족-질화물 재료를 포함하는, 반도체 구조체.
제10항에 있어서, 상기 표면층과 상기 표면-아래 구조체 둘 다의 관통 전위 밀도는 적어도 1×104㎝-2, 1×105㎝-2, 1×106㎝-2, 1×107㎝-2 또는 1×108㎝-2, 그리고/또는 1×109㎝-2 또는 1×1010㎝-2 미만인, 반도체 구조체.
제10항에 있어서, 상기 표면층의 두께는 적어도 1㎚ 또는 10㎚ 또는 100㎚, 그리고/또는 1㎛ 또는 5㎛ 또는 10㎛ 미만인, 반도체 구조체.
제10항에 있어서, 상기 다공성 표면-아래 구조체는 1㎚ 또는 2㎚ 또는 10㎚ 또는 20㎚ 초과, 그리고/또는 50㎚ 또는 60㎚ 또는 70㎚ 미만의 평균 공극 크기를 갖는, 반도체 구조체.
제10항에 있어서, 층의 스택의 형태로 III족-질화물 재료로 형성된 복수의 표면-아래 층을 포함하되; (상기 표면층으로부터 이격되어 계수되는) 홀수의 표면-아래 층은 다공성이되, 각각의 층 전반에 걸쳐 균일한 다공성을 갖고, 그리고 짝수의 표면-아래 층은 다공성이되, 적어도 2개의 홀수의 표면-아래 층은 상이한 다공성을 갖는, 비-다공성인, 반도체 구조체.
제10항에 있어서, 상기 표면층의 최외측 표면은 1 ㎛2의 영역에 걸쳐, 10㎚ 미만 또는 5㎚ 미만 또는 2㎚ 미만 또는 1㎚ 미만 또는 0.5㎚ 미만의 제곱 평균 제곱근 거칠기를 갖는, 반도체 구조체.
제10항에 규정된 반도체 구조체를 하나 이상의 반도체 디바이스, 예컨대, 레이저 또는 LED의 과성장을 위한 기판으로서, 또는 분산 브래그 반사기(distributed Bragg reflector: DBR)로서의, 용도로 사용하는 방법.
제10항에 규정된 바와 같은 반도체 구조체를 포함하거나 또는 상기 반도체 구조체 상에 장착된 디바이스.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201910352D0 (en) * 2019-07-19 2019-09-04 Univ Sheffield LED Arrays
CN115210885A (zh) 2020-01-22 2022-10-18 波拉科技有限公司 红色led和制造方法
GB202000951D0 (en) * 2020-01-22 2020-03-04 Poro Tech Ltd Semiconductor device and method of manufacture
GB202006255D0 (en) 2020-04-28 2020-06-10 Poro Tech Ltd Wafer holder and method
TW202221938A (zh) 2020-08-04 2022-06-01 英商普羅科技有限公司 Ｌｅｄ及製造方法
TW202221937A (zh) 2020-08-04 2022-06-01 英商普羅科技有限公司 Led裝置及製造方法
GB202014318D0 (en) * 2020-09-11 2020-10-28 Poro Tech Ltd LED Device
DE102020128680A1 (de) 2020-10-30 2022-05-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum herstellen eines halbleiterkörpers und halbleiteranordnung
DE102020128679A1 (de) 2020-10-30 2022-05-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronisches bauelement und verfahren zur herstellung eines halbleiterkörpers
GB202102999D0 (en) 2021-03-03 2021-04-14 Poro Tech Ltd Method of controlling bow in a semiconductor structure,semiconductour structure and semiconductor device
WO2023007174A1 (en) 2021-07-28 2023-02-02 Poro Technologies Ltd Variable-wavelength light emitting diode, display device with the same, method of controlling said led, and method of manufacturing a variable-wavelength led
WO2023026059A1 (en) 2021-08-27 2023-03-02 Poro Technologies Ltd Method of forming porous iii-nitride material
KR20230053028A (ko) 2021-10-13 2023-04-21 삼성디스플레이 주식회사 표시 장치와 그의 제조 방법
GB202213149D0 (en) 2022-09-08 2022-10-26 Poro Tech Ltd Method of separating a semiconductor device from a substrate
GB202213939D0 (en) 2022-09-23 2022-11-09 Poro Tech Ltd Monolithic array of semiconductor devices, display device, template wafer and method of manufacture

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005129682A (ja) 2003-10-23 2005-05-19 Sanyo Electric Co Ltd 半導体発光素子

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3987660B2 (ja) 1998-07-31 2007-10-10 シャープ株式会社 窒化物半導体構造とその製法および発光素子
TWI271877B (en) 2002-06-04 2007-01-21 Nitride Semiconductors Co Ltd Gallium nitride compound semiconductor device and manufacturing method
KR101293352B1 (ko) 2002-12-27 2013-08-05 제너럴 일렉트릭 캄파니 갈륨 나이트라이드 결정, 호모에피택셜 갈륨나이트라이드계 디바이스 및 이들의 제조 방법
JP4368225B2 (ja) 2004-03-10 2009-11-18 三洋電機株式会社 窒化物系半導体発光素子の製造方法
TWI451597B (zh) 2010-10-29 2014-09-01 Epistar Corp 光電元件及其製造方法
US9070827B2 (en) 2010-10-29 2015-06-30 Epistar Corporation Optoelectronic device and method for manufacturing the same
JPWO2010032423A1 (ja) 2008-09-16 2012-02-02 昭和電工株式会社 Ｉｉｉ族窒化物半導体発光素子の製造方法、ｉｉｉ族窒化物半導体発光素子並びにランプ、ｉｉｉ族窒化物半導体発光素子ウエーハの発光波長分布のばらつき低減方法
JP2009060142A (ja) 2008-12-01 2009-03-19 Sanyo Electric Co Ltd 窒化物系半導体発光素子
CN102782818B (zh) 2010-01-27 2016-04-27 耶鲁大学 用于GaN装置的基于导电性的选择性蚀刻和其应用
US8519430B2 (en) 2010-10-29 2013-08-27 Epistar Corporation Optoelectronic device and method for manufacturing the same
TWI431810B (zh) 2011-02-15 2014-03-21 Epistar Corp 光電元件及其製造方法
WO2012109797A1 (zh) 2011-02-18 2012-08-23 晶元光电股份有限公司 光电元件及其制造方法
FR2977260B1 (fr) 2011-06-30 2013-07-19 Soitec Silicon On Insulator Procede de fabrication d'une couche epitaxiale epaisse de nitrure de gallium sur un substrat de silicium ou analogue et couche obtenue par ledit procede
JP2013173641A (ja) 2012-02-24 2013-09-05 Tokuyama Corp 窒化ガリウム結晶積層基板及びその製造方法
US9276382B2 (en) 2014-03-20 2016-03-01 Sandia Corporation Quantum-size-controlled photoelectrochemical etching of semiconductor nanostructures
US9583353B2 (en) 2012-06-28 2017-02-28 Yale University Lateral electrochemical etching of III-nitride materials for microfabrication
KR102015907B1 (ko) 2013-01-24 2019-08-29 삼성전자주식회사 반도체 발광소자
EP3105777A4 (en) 2014-02-10 2017-09-13 Rensselaer Polytechnic Institute Selective, electrochemical etching of a semiconductor
US11095096B2 (en) 2014-04-16 2021-08-17 Yale University Method for a GaN vertical microcavity surface emitting laser (VCSEL)
JP7016259B6 (ja) 2014-09-30 2023-12-15 イェール ユニバーシティー 多孔質窒化ガリウム層およびそれを含む半導体発光デバイス
US11018231B2 (en) * 2014-12-01 2021-05-25 Yale University Method to make buried, highly conductive p-type III-nitride layers
WO2016187421A1 (en) 2015-05-19 2016-11-24 Yale University A method and device concerning iii-nitride edge emitting laser diode of high confinement factor with lattice matched cladding layer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005129682A (ja) 2003-10-23 2005-05-19 Sanyo Electric Co Ltd 半導体発光素子

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WO2019063957A1 (en) 2019-04-04
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