KR20230053028A - 표시 장치와 그의 제조 방법 - Google Patents

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김진완
김상조
김수정
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Abstract

본 발명은 표시 장치와 그의 제조 방법에 관한 것이다. 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 화소 전극, 상기 화소 전극 상에 배치되는 발광 소자, 상기 발광 소자 상에 배치되며, 공통 전압이 인가되는 공통 전극층을 구비한다. 상기 발광 소자는 제1 전류 밀도를 갖는 구동 전류에 따라 제1 광을 발광하고, 제2 전류 밀도를 갖는 구동 전류에 따라 제2 광을 발광하며, 제3 전류 밀도를 갖는 구동 전류에 따라 제3 광을 발광한다.

Description

표시 장치와 그의 제조 방법{DISPLAY DEVICE, METHOD FOR DRIVING THE SAME}
본 발명은 표시 장치와 그의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치, 또는 발광 소자로서 초소형 발광 다이오드 소자(또는 마이크로 발광 다이오드 소자, micro light emitting diode element)를 포함할 수 있다.
최근에는 발광 표시 장치를 포함한 헤드 장착형 디스플레이(head mounted display)가 개발되고 있다. 헤드 장착형 디스플레이(Head Mounted Display, HMD)는 안경이나 헬멧 형태로 착용하여 사용자의 눈앞 가까운 거리에 초점이 형성되는 가상현실(Virtual Reality, VR) 또는 증강현실(Augmented Reality)의 안경형 모니터 장치이다.
헤드 장착형 디스플레이에는 마이크로 발광 다이오드 소자를 포함하는 고해상도의 초소형 발광 다이오드 표시 장치가 적용된다. 초소형 발광 다이오드 소자가 단일의 색을 발광하는 경우, 초소형 발광 다이오드 표시 장치가 다양한 색을 표시하기 위해서, 초소형 발광 다이오드 소자로부터 발광된 광의 파장을 변환하는 파장 변환층이 필수적이다.
본 발명이 해결하고자 하는 과제는 적색 파장 대역의 광을 발광하는 초소형 발광 다이오드 소자, 녹색 파장 대역의 광을 발광하는 초소형 발광 다이오드 소자, 및 청색 파장 대역의 광을 발광하는 초소형 발광 다이오드 소자를 포함함으로써, 파장 변환층이 필요 없는 표시 장치와 그의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 화소 전극, 상기 화소 전극 상에 배치되는 발광 소자, 상기 발광 소자 상에 배치되며, 공통 전압이 인가되는 공통 전극층을 구비한다. 상기 발광 소자는 제1 전류 밀도를 갖는 구동 전류에 따라 제1 광을 발광하고, 제2 전류 밀도를 갖는 구동 전류에 따라 제2 광을 발광하며, 제3 전류 밀도를 갖는 구동 전류에 따라 제3 광을 발광한다.
1 프레임 기간은 제1 기간, 제2 기간, 및 제3 기간을 포함할 수 있다. 상기 구동 전류는 상기 제1 기간 동안 상기 제1 전류 밀도로 인가되고, 상기 제2 기간 동안 상기 제2 전류 밀도로 인가되며, 상기 제3 기간 동안 상기 제3 전류 밀도로 인가될 수 있다.
상기 발광 소자가 피크 화이트 계조로 발광하는 경우 상기 제1 기간의 길이는 상기 제2 기간의 길이보다 길고, 상기 제2 기간의 길이는 상기 제3 기간의 길이보다 길 수 있다.
상기 제1 전류 밀도는 상기 제2 전류 밀도보다 작고, 상기 제1 광은 상기 제2 광보다 장파장 광일 수 있다.
상기 제2 전류 밀도는 상기 제3 전류 밀도보다 작고, 상기 제2 광은 상기 제3 광보다 장파장 광일 수 있다.
상기 제1 광은 적색 파장 대역의 광이고, 상기 제2 광은 녹색 파장 대역의 광이며, 상기 제3 광은 청색 파장 대역의 광일 수 있다.
상기 발광 소자의 활성층은 InGaN를 포함하고, 인듐의 함량은 30% 내지 45%일 수 있다.
상기 제1 기간 동안 상기 구동 전류의 제1 피크 전류 값은 상기 제2 기간 동안 상기 구동 전류의 제2 피크 전류 값보다 낮을 수 있다.
상기 제2 기간 동안 상기 구동 전류의 제2 피크 전류 값은 상기 제3 기간 동안 상기 구동 전류의 제3 피크 전류 값보다 낮을 수 있다.
상기 제1 기간 동안 상기 구동 전류의 제1 전류 밀도는 동일하고, 상기 제2 기간 동안 상기 구동 전류의 제2 전류 밀도는 동일하며, 상기 제3 기간 동안 상기 구동 전류의 상기 제3 전류 밀도는 동일할 수 있다.
상기 제1 기간, 상기 제2 기간, 및 상기 제3 기간은 상기 발광 소자의 계조에 따라 조정될 수 있다.
1 프레임 기간은 R(R은 2 이상의 정수) 회의 제1 기간, Q(Q는 2 이상의 정수) 개의 제2 기간, 및 P(P는 2 이상의 정수) 개의 제3 기간을 포함할 수 있다. 상기 구동 전류는 상기 제1 기간 동안 상기 제1 전류 밀도로 인가되고, 상기 제2 기간 동안 상기 제2 전류 밀도로 인가되며, 상기 제3 기간 동안 상기 제3 전류 밀도로 인가될 수 있다.
상기 제1 프레임 기간에서 상기 제1 기간의 총합은 상기 제2 기간의 총합보다 길고, 상기 제2 기간의 총합은 상기 제3 기간의 총합보다 길 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 복수의 화소 전극들, 상기 복수의 화소 전극들 상에 각각 배치되는 복수의 발광 소자들, 상기 복수의 발광 소자들 상에 배치되며, 공통 전압이 인가되는 공통 전극층을 구비한다. 상기 복수의 발광 소자들 각각은 제1 전류 밀도를 갖는 제1 구동 전류에 따라 제1 광을 발광하고, 제2 전류 밀도를 갖는 제1 구동 전류에 따라 제2 광을 발광하는 제1 발광 소자, 및 제2 구동 전류에 따라 제3 광을 발광하는 제2 발광 소자를 포함한다.
1 프레임 기간은 제1 기간과 제2 기간을 포함할 수 있다. 상기 구동 전류는 상기 제1 기간 동안 상기 제1 전류 밀도로 인가되고, 상기 제2 기간 동안 상기 제2 전류 밀도로 인가될 수 있다.
상기 제1 발광 소자가 피크 화이트 계조로 발광하는 경우 상기 제1 기간의 길이는 상기 제2 기간의 길이보다 길 수 있다.
상기 제1 전류 밀도는 상기 제2 전류 밀도보다 작고, 상기 제1 광은 상기 제2 광보다 장파장 광일 수 있다.
상기 제1 발광 소자의 면적은 상기 제2 발광 소자의 면적보다 큰 표시 장치.
상기 제1 발광 소자의 활성층은 InGaN를 포함하고, 인듐의 함량은 30% 내지 45%이고, 상기 제2 발광 소자의 활성층은 InGaN를 포함하고, 인듐의 함량은 10% 내지 20%일 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 공통 전극층을 형성하는 단계, 상기 공통 전극층 상에 하드 마스크를 형성하는 단계, 상기 하드 마스크를 식각하여 공통 전극층을 노출하는 복수의 개구들을 형성하는 단계, 상기 복수의 개구들에 발광 소자들을 각각 형성하는 단계, 상기 하드 마스크를 제거하고, 상기 발광 소자들 상에 제1 연결 전극들을 각각 형성하고, 반도체 회로 기판의 화소 전극들 상에 제2 연결 전극들을 각각 형성하는 단계, 및 상기 제1 연결 전극들과 상기 제2 연결 전극들을 접합하는 단계를 포함한다. 상기 발광 소자들 각각의 활성층은 InGaN를 포함하고, 인듐의 함량은 30% 내지 45%이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 공통 전극층을 형성하는 단계, 상기 공통 전극층 상에 하드 마스크를 형성하는 단계, 상기 하드 마스크를 식각하여 공통 전극층을 노출하는 복수의 제1 개구들을 형성하는 단계, 상기 복수의 제1 개구들에 제1 발광 소자들을 각각 형성하는 단계, 상기 제1 발광 소자들을 덮는 마스크 패턴을 형성하는 단계, 상기 하드 마스크를 식각하여 상기 공통 전극층을 노출하는 복수의 제2 개구들을 형성하는 단계, 및 상기 복수의 제2 개구들에 제2 발광 소자들을 각각 형성하는 단계를 포함한다. 상기 제1 발광 소자의 활성층은 InGaN를 포함하고, 인듐의 함량은 30% 내지 45%이며, 상기 제2 발광 소자의 활성층은 InGaN를 포함하고, 인듐의 함량은 10% 내지 20%이다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 표시 패널의 복수의 화소들 각각은 전류 밀도에 따라 제1 광, 제2 광, 및 제3 광 중 어느 하나를 발광하는 발광 소자를 포함함으로써, 파장 변환층 없이 다양한 색을 표시할 수 있다.
실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 발광 소자의 발광층이 인듐의 함량은 30% 내지 45%인 InGaN로 이루어지는 경우, 발광층에 인가되는 구동 전류를 시분할하여 발광 소자에 인가함으로써, 발광 소자는 제1 광, 제2 광, 및 제3 광을 시분할하여 발광할 수 있다.
실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 화소가 전류 밀도에 따라 제1 광, 제2 광, 및 제3 광 중 어느 하나를 발광하는 발광 소자를 포함한다. 이로 인해, 제1 광을 발광하는 제1 발광 소자들, 제2 광을 발광하는 제2 발광 소자들과 제4 발광 소자들, 및 제3 광을 발광하는 제3 발광 소자들을 따로 형성할 때보다 제조 공정을 간소화할 수 있으며, 제조 비용을 줄일 수 있다.
실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 표시 패널의 복수의 화소들 각각은 전류 밀도에 따라 제1 광과 제2 광 중에서 어느 하나를 발광하는 제1 발광 소자와 제3 광을 발광하는 제2 발광 소자를 포함함으로써, 파장 변환층 없이 다양한 색을 표시할 수 있다.
실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 제1 발광 소자의 제1 발광층이 인듐의 함량은 30% 내지 45%인 InGaN로 이루어지는 경우, 제1 발광층에 인가되는 제1 구동 전류를 시분할하여 제1 발광 소자에 인가함으로써, 제1 발광 소자는 제1 광과 제2 광을 시분할하여 발광할 수 있다.
실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 화소가 전류 밀도에 따라 제1 광과 제2 광 중 어느 하나를 발광하는 제1 발광 소자와 제3 광을 발광하는 제2 발광 소자를 포함한다. 이로 인해, 제1 광을 발광하는 제1 발광 소자들, 제2 광을 발광하는 제2 발광 소자들과 제4 발광 소자들, 및 제3 광을 발광하는 제3 발광 소자들을 따로 형성할 때보다 제조 공정을 간소화할 수 있으며, 제조 비용을 줄일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 도 1의 A 영역의 일 예를 보여주는 레이아웃 도이다.
도 3은 도 2의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 4는 제1 전류 밀도를 갖는 구동 전류가 인가되는 경우 발광 소자의 활성층의 밴드 갭을 보여주는 일 예시 도면이다.
도 5는 제2 전류 밀도를 갖는 구동 전류가 인가되는 경우 발광 소자의 활성층의 밴드 갭을 보여주는 일 예시 도면이다.
도 6은 일 실시예에 따른 발광 소자에 인가되는 구동 전류를 보여주는 파형도이다.
도 7은 또 다른 실시예에 따른 발광 소자에 인가되는 구동 전류를 보여주는 파형도이다.
도 8은 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다.
도 9 내지 도 15는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 16a는 도 1의 A 영역의 또 다른 예를 보여주는 레이아웃 도이다.
도 16b는 도 1의 A 영역의 또 다른 예를 보여주는 레이아웃 도이다.
도 17은 도 16a의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 18은 일 실시예에 따른 발광 소자에 인가되는 제1 구동 전류를 보여주는 파형도이다.
도 19는 또 다른 실시예에 따른 발광 소자에 인가되는 제2 구동 전류를 보여주는 파형도이다.
도 20은 또 다른 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다.
도 21 내지 도 28은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 29는 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다.
도 30은 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 31은 일 실시예에 따른 표시 장치를 포함하는 자동차 계기판과 센터페시아를 보여주는 일 예시 도면이다.
도 32는 일 실시예에 따른 표시 장치를 포함하는 투명표시장치를 보여주는 일 예시 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 도 1의 A 영역의 일 예를 상세히 보여주는 레이아웃 도이다.
도 1과 도 2에서는 일 실시예에 따른 표시 장치가 발광 소자로서 초소형 발광 다이오드(마이크로 또는 나노 발광 다이오드)를 포함하는 초소형 발광 다이오드 표시 장치(마이크로 또는 나노 발광 다이오드 표시 장치)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
또한, 도 1과 도 2에서는 일 실시예에 따른 표시 장치가 실리콘 웨이퍼를 이용한 반도체 공정에 의해 형성된 반도체 회로 기판(101) 상에 발광 소자로서 발광 다이오드(LED)들을 배치한 LEDoS(Light Emitting Diode on Silicon)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않음에 주의하여야 한다.
또한, 도 1과 도 2에서 제1 방향(DR1)은 표시 패널(100)의 가로 방향을 가리키고, 제2 방향(DR2)은 표시 패널(100)의 세로 방향을 가리키며, 제3 방향(DR3)은 표시 패널(100)의 두께 방향 또는 반도체 회로 기판(101)의 두께 방향을 가리킨다. 이 경우, "좌", "우", "상", "하"는 표시 패널(100)을 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"은 제1 방향(DR1)의 일측, "좌측"은 제1 방향(DR1)의 타측, "상측"은 제2 방향(DR2)의 일측, "하측"은 제2 방향(DR2)의 타측을 나타낸다. 또한, "상부"는 제3 방향(DR3)의 일측을 가리키고, "하부"는 제3 방향(DR3)의 타측을 가리킨다.
도 1과 도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 영역(DA)과 비표시 영역(NDA)을 포함하는 표시 패널(100)을 구비한다.
표시 패널(100)은 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변을 갖는 사각형의 평면 형태를 가질 수 있다. 다만, 표시 패널(100)의 평면 형태는 이에 한정되지 않으며, 사각형 이외의 다른 다각형, 원형, 타원형 또는 비정형의 평면 형태를 가질 수 있다.
표시 영역(DA)은 화상이 표시되는 영역이고, 비표시 영역(NDA)은 화상이 표시되지 않는 영역일 수 있다. 표시 영역(DA)의 평면 형태는 표시 패널(100)의 평면 형태를 추종할 수 있다. 도 1에서는 표시 영역(DA)의 평면 형태가 사각형인 것을 예시하였다. 표시 영역(DA)은 표시 패널(100)의 중앙 영역에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다.
표시 패널(100)의 표시 영역(DA)은 복수의 화소(PX)들을 포함할 수 있다. 표시 영역(DA)에서 복수의 화소(PX)들은 제1 방향(DR1)과 제2 방향(DR2)으로 배열될 수 있다. 즉, 복수의 화소(PX)들은 매트릭스 형태로 배열될 수 있다.
화소(PX)는 하나의 발광 소자(LE)를 포함할 수 있다. 화소(PX)는 발광 소자(LE)가 발광하는 광을 조합하여 백색 광을 표시할 수 있는 최소 발광 단위로 정의될 수 있다.
발광 소자(LE)는 그에 인가되는 구동 전류의 전류 밀도에 따라 제1 광, 제2 광, 및 제3 광을 발광할 수 있다. 제1 광은 적색 파장 대역의 광이고, 제2 광은 녹색 파장 대역의 광이며, 제3 광은 청색 파장 대역의 광일 수 있다. 예를 들어, 제1 광의 메인 피크 파장(R-peak)은 대략 600㎚ 내지 750㎚에 위치하고, 제2 광의 메인 피크 파장(G-peak)은 대략 480㎚ 내지 560㎚에 위치하며, 제3 광의 메인 피크 파장(B-peak)은 대략 370㎚ 내지 460㎚에 위치할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
발광 소자(LE)는 도 2와 같이 원형의 평면 형태를 가질 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 발광 소자(LE)는 삼각형, 사각형, 오각형, 육각형, 및 팔각형과 같은 다각형, 타원형, 또는 비정형의 형태를 가질 수 있다.
비표시 영역(NDA)은 제1 공통 전압 공급 영역(CVA1), 제2 공통 전압 공급 영역(CVA2), 제1 패드부(PDA1), 제2 패드부(PDA2), 및 주변 영역(PHA)을 포함할 수 있다.
제1 공통 전압 공급 영역(CVA1)은 제1 패드 영역(PDA1)과 표시 영역(DA) 사이에 배치될 수 있다. 제2 공통 전압 공급 영역(CVA2)은 제2 패드 영역(PDA2)과 표시 영역(DA) 사이에 배치될 수 있다. 제1 공통 전압 공급 영역(CVA1)과 제2 공통 전압 공급 영역(CVA2) 각각은 공통 전극층(도 4의 CEL)에 연결되는 복수의 공통 전극 연결부(CVS)들을 포함할 수 있다. 공통 전압은 복수의 공통 전극 연결부(CVS)들을 통해 공통 전극층(도 4의 CEL)에 공급될 수 있다.
제1 공통 전압 공급 영역(CVA1)의 복수의 공통 전극 연결부(CVS)들은 제1 패드 영역(PDA1)의 제1 패드들 중 어느 하나에 전기적으로 연결될 수 있다. 즉, 제1 공통 전압 공급 영역(CVA1)의 복수의 공통 전극 연결부(CVS)들은 제1 패드 영역(PDA1)의 제1 패드들 중 어느 하나로부터 공통 전압을 공급받을 수 있다.
제2 공통 전압 공급 영역(CVA2)의 복수의 공통 전극 연결부(CVS)들은 제2 패드 영역(PDA2)의 제2 패드들 중 어느 하나에 전기적으로 연결될 수 있다. 즉, 제2 공통 전압 공급 영역(CVA2)의 복수의 공통 전극 연결부(CVS)들은 제2 패드 영역(PDA2)의 제2 패드들 중 어느 하나로부터 공통 전압을 공급받을 수 있다.
제1 패드 영역(PDA1)은 표시 패널(100)의 상측에 배치될 수 있다. 제1 패드 영역(PDA1)은 외부의 회로 보드와 연결되는 제1 패드들을 포함할 수 있다.
제2 패드 영역(PDA2)은 표시 패널(100)의 하측에 배치될 수 있다. 제2 패드 영역(PDA2)은 외부의 회로 보드와 연결되기 위한 제2 패드들을 포함할 수 있다. 제2 패드 영역(PDA2)은 생략될 수 있다.
주변 영역(PHA)은 비표시 영역(NDA)에서 제1 공통 전압 공급 영역(CVA1), 제2 공통 전압 공급 영역(CVA2), 제1 패드부(PDA1), 및 제2 패드부(PDA2)를 제외한 영역일 수 있다. 주변 영역(PHA)은 표시 영역(DA)뿐만 아니라, 제1 공통 전압 공급 영역(CVA1), 제2 공통 전압 공급 영역(CVA2), 제1 패드부(PDA1), 및 제2 패드부(PDA2)를 둘러싸도록 배치될 수 있다.
도 3은 도 2의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 3을 참조하면, 일 실시예에 따른 표시 패널(100)은 반도체 회로 기판(101)과 발광 소자층(200)을 포함할 수 있다.
반도체 회로 기판(101)은 제1 기판(110), 복수의 화소 회로부(PXC)들, 화소 전극(AE)들, 공통 전극 연결부(CVS), 및 제1 패드(PD1)를 포함할 수 있다.
제1 기판(110)은 실리콘 웨이퍼 기판일 수 있다. 제1 기판(110)은 단결정 실리콘으로 이루어질 수 있다
복수의 화소 회로부(PXC)들 각각은 제1 기판(110)에 배치될 수 있다. 복수의 화소 회로부(PXC)들 각각은 반도체 공정을 이용하여 형성된 CMOS(Complementary Metal-Oxide Semiconductor) 회로를 포함할 수 있다. 복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 트랜지스터를 포함할 수 있다. 또한, 복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 커패시터를 더 포함할 수 있다.
복수의 화소 회로부(PXC)들은 표시 영역(DA)에 배치될 수 있다. 복수의 화소 회로부(PXC)들 중 표시 영역(DA)에 배치된 화소 회로부(PXC)들은 각각 그에 대응되는 화소 전극(AE)에 전기적으로 연결될 수 있다. 즉, 복수의 화소 회로부(PXC)들과 복수의 화소 전극(AE)들은 일대일로 대응되게 연결될 수 있다. 복수의 화소 회로부(PXC)들 각각은 화소 전극(AE)에 화소 전압을 인가할 수 있다.
복수의 화소 전극(AE)들은 표시 영역(DA)에 배치될 수 있다. 복수의 화소 전극(AE)들 각각은 그에 대응되는 화소 회로부(PXC) 상에 배치될 수 있다. 화소 전극(AE)들 각각은 화소 회로부(PXC)와 일체로 형성되고, 화소 회로부(PXC)로부터 노출된 노출 전극일 수 있다. 즉, 화소 전극(AE)들 각각은 화소 회로부(PXC)의 상면으로부터 돌출될 수 있다. 화소 전극(AE)들 각각은 화소 회로부(PXC)로부터 화소 전압을 공급받을 수 있다. 화소 전극(AE)들은 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다.
복수의 공통 전극 연결부(CVS)들은 비표시 영역(NDA)의 공통 전극 영역들(CPA1, CPA2)에 배치될 수 있다. 복수의 공통 전극 연결부(CVS)들 각각은 그에 대응되는 화소 회로부(PXC) 상에 배치될 수 있다. 공통 전극 연결부(CVS)는 화소 회로부(PXC)와 일체로 형성되고, 화소 회로부(PXC)로부터 노출된 노출 전극일 수 있다. 즉, 공통 전극 연결부(CVS)들 각각은 화소 회로부(PXC)의 상면으로부터 돌출될 수 있다. 공통 전극 연결부(CVS)는 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다.
복수의 제1 패드(PD1)들은 비표시 영역(NDA)의 제1 패드 영역(PDA1)에 배치될 수 있다. 복수의 제1 패드(PD1)들 각각은 와이어(WR)와 같은 도전 연결 부재를 통해 회로 보드(700)의 회로 패드(CPD1)에 연결될 수 있다. 즉, 제1 패드(PD1)와 회로 보드(700)의 회로 패드(CPD1)는 와이어(WR)를 통해 서로 전기적으로 연결될 수 있다.
도시하지는 않았으나, 반도체 회로 기판(101)과 회로 보드(700)는 별도의 하부 기판 상에 배치될 수 있다. 반도체 회로 기판(101)과 회로 보드(700)는 압력 민감 점착제와 같은 접착 부재를 이용하여 하부 기판의 상면에 부착될 수 있다.
회로 보드(700)는 연성 인쇄 회로 기판(flexible printed circuit board, FPCB), 인쇄 회로 기판(printed circuit board, PCB), 연성 인쇄 회로(flexible printed circuit, FPC) 또는 칩온 필름(chip on film, COF)과 같은 연성 필름(flexible film)일 수 있다.
발광 소자층(200)은 발광 소자(LE)들, 공통 전극층(CEL), 및 연결 전극들(CNE1, CNE2)을 포함할 수 있다.
발광 소자(LE)들 각각은 그에 대응되는 화소 전극(AE) 상에 배치될 수 있다. 발광 소자(LE)들 각각은 제3 방향(DR3)(예를 들어, 제1 기판(110)의 두께 방향)으로 연장될 수 있다. 발광 소자(LE)들 각각의 제3 방향(DR3)의 길이는 수평 방향의 길이보다 길 수 있다. 수평 방향의 길이는 제1 방향(DR1) 또는 제2 방향(DR2)일 수 있다. 일 예로, 발광 소자(LE)들 각각의 제3 방향(DR3)의 길이는 대략 1 내지 5㎛일 수 있다. 발광 소자(LE)들 각각은 폭이 높이보다 긴 원통형, 디스크형(disk) 또는 로드형(rod)의 형상을 가질 수 있다. 다만, 이에 한정되지 않고, 발광 소자(LE)들 각각은 로드, 와이어, 튜브 등의 형상, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상 등 다양한 형태를 가질 수 있다.
일 실시예에 따르면, 발광 소자(LE)들 각각은 제1 반도체층(PSEM), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(NSEM)을 포함할 수 있다. 제1 반도체층(PSEM), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(NSEM)은 제3 방향(DR3)으로 순차적으로 적층될 수 있다.
제1 반도체층(PSEM)은 p형 반도체일 수 있으며, AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(PSEM)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다. 예를 들어, 제1 반도체층(PSEM)은 p형 Mg으로 도핑된 p-GaN일 수 있다. 제1 반도체층(PSEM)은 두께가 30nm 내지 200nm의 범위를 가질 수 있다.
전자 저지층(EBL)은 제1 반도체층(PSEM) 상에 배치될 수 있다. 전자 저지층(EBL)은 활성층(MQW)으로 유입되는 전자가 활성층(MQW)에서 정공과 재결합하지 못하고 다른 층으로 주입되는 것을 방지할 수 있다. 예를 들어, 전자 저지층(EBL)은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층(EBL)의 두께는 10㎚ 내지 50㎚의 범위를 가질 수 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 전자 저지층(EBL)은 생략될 수 있다.
활성층(MQW)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(PSEM)과 제2 반도체층(NSEM)을 통해 인가되는 발광 신호에 따라 전자-정공의 재결합에 의해 광을 방출할 수 있다. 활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 양자 우물 구조를 가질 수 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 제한되지 않는다. 예를 들어, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수 있다.
초격자층(SLT)은 활성층(MQW) 상에 배치된다. 초격자층(SLT)은 제2 반도체층(NSEM)과 활성층(MQW) 사이의 격자 상수 차이로 인한 응력을 완화할 수 있다. 예를 들어, 초격자층(SLT)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SLT)의 두께는 대략 50 내지 200㎚일 수 있다. 다만, 초격자층(SLT)은 생략될 수 있다.
제2 반도체층(NSEM)은 초격자층(SLT) 상에 배치될 수 있다. 제2 반도체층(NSEM)은 n형 반도체일 수 있다. 제2 반도체층(NSEM)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(NSEM)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제2 반도체층(NSEM)은 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체층(NSEM)의 두께는 500㎚ 내지 1㎛의 범위를 가질 수 있으나, 이에 제한되지 않는다.
일 실시예에 따르면, 발광 소자(LE)들 각각의 활성층(MQW)이 InGaN로 이루어지는 경우, 활성층(MQW)은 인듐(In)의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐(In)의 함량이 증가할수록 활성층(MQW)이 방출하는 광의 파장 대역이 적색 파장 대역으로 이동하고, 인듐(In)의 함량이 감소할수록 방출하는 광의 파장 대역이 청색 파장 대역으로 이동할 수 있다. 활성층(MQW)의 인듐(In)의 함량은 30% 내지 45%일 수 있다. 이 경우, 활성층(MQW)은 전류 밀도가 높은 구동 전류가 인가되는 경우, 단파장의 광, 즉 제3 광을 발광할 수 있다. 활성층(MQW)은 전류 밀도가 낮은 구동 전류가 인가되는 경우, 장파장의 광, 즉 제1 광을 발광할 수 있다. 즉, 활성층(MQW)은 구동 전류의 전류 밀도에 따라 제1 광, 제2 광, 및 제3 광 중 어느 하나를 발광할 수 있다.
도 4에서는 발광 소자(LE)들 각각은 상면과 하면의 폭이 동일하며, 직사각형의 단면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 발광 소자(LE)들 각각의 상면의 폭이 하면의 폭보다 클 수 있다. 즉, 발광 소자(LE)들 각각은 사다리꼴의 단면 형태를 가질 수 있다. 이 경우, 발광 소자(LE)들 각각의 활성층(MQW)의 면적이 커지므로, 발광 소자(LE)들 각각의 발광량이 커질 수 있다.
공통 전극층(CEL)은 발광 소자(LE)들 상에 배치될 수 있다. 공통 전극층(CEL)은 하나의 공통된 층으로서 발광 소자(LE)들 각각의 제2 반도체층(NSEM)과 연결될 수 있다.
공통 전극층(CEL)은 제2 반도체층(NSEM)과 동일한 재료를 포함하는 n형 반도체일 수 있다. 공통 전극층(CEL)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 공통 전극층(CEL)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 공통 전극층(CEL)은 n형 Si로 도핑된 n-GaN일 수 있다.
한편, 도 3에서는 공통 전극층(CEL)이 제2 반도체층(NSEM)과 동일한 물질로 이루어져 제2 반도체층(NSEM)과 일체화된 것을 예시하였으나, 이에 제한되지 않는다. 몇몇 실시예에서, 공통 전극층(CEL)은 제2 반도체층(NSEM)과 다른 물질로 이루어질 수 있다. 즉, 공통 전극층(CEL)은 제2 반도체층(NSEM)과 일체화된 별도의 층으로 형성되며, 제2 반도체층(NSEM)과 전기적으로 연결될 수도 있다.
제1 연결 전극(CNE1)들 각각은 표시 영역(DA)에서 그에 대응되는 발광 소자(LE)와 화소 전극(AE) 사이에 배치될 수 있다. 제1 연결 전극(CNE1)들 각각은 그에 대응되는 발광 소자(LE)의 제1 반도체층(PSEM)의 일면과 접촉할 수 있다. 제1 연결 전극(CNE1)들 각각은 그에 대응되는 화소 전극(AE)의 일면과 접촉할 수 있다. 제1 연결 전극(CNE1)들 각각은 화소 전극(AE)으로 인가되는 화소 전압을 발광 소자(LE)에 전달할 수 있다. 제1 연결 전극(CNE1)의 폭은 발광 소자(LE)의 폭보다 작을 수 있으나, 이에 제한되지 않는다.
제1 연결 전극(CNE1)은 제조 공정에서 화소 전극(AE)과 발광 소자(LE)를 상호 접착하기 위한 본딩 금속(bonding metal)의 역할을 할 수 있다. 제1 연결 전극(CNE1)은 화소 전극(AE) 및 발광 소자(LE)와 전기적으로 연결될 수 있는 재료를 포함할 수 있다. 예를 들어, 제1 연결 전극(CNE1)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함하거나, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 산화물을 포함할 수 있다. 또는, 제1 연결 전극(CNE1)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 어느 하나를 포함하는 제1 층과 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 다른 하나를 포함하는 제2 층을 포함할 수 있다.
제2 연결 전극(CNE2)은 그에 대응되는 공통 전극 연결부(CVS)에 연결될 수 있다. 제2 연결 전극(CNE2)은 공통 전극 연결부(CVS) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제3 방향(DR3)으로 연장되며, 공통 전극층(CEL)에 연결될 수 있다. 제2 연결 전극(CNE2)의 높이는 발광 소자(LE)와 제1 연결 전극(CNE1)을 합한 높이와 실질적으로 동일할 수 있다.
제2 연결 전극(CNE2)은 공통 전극 연결부(CVS)와 전기적으로 연결될 수 있는 재료를 포함할 수 있다. 제2 연결 전극(CNE2)은 제1 연결 전극(CNE1)과 동일한 물질로 이루어질 수 있다. 예를 들어, 제2 연결 전극(CNE2)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함할 수 있다. 또는, 제2 연결 전극(CNE2)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 어느 하나를 포함하는 제1 층과 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 다른 하나를 포함하는 제2 층을 포함할 수 있다.
발광 소자(LE)들 각각의 제2 반도체층(SEM2)은 공통 전극층(CEL)을 통해 서로 전기적으로 연결될 수 있다. 예를 들어, 공통 전극층(CEL)은 제2 반도체층(SEM2)과 동일한 재료를 포함하고, 발광 소자(LE)들 각각의 제2 반도체층(SEM2)은 공통 전극층(CEL)과 일체로 형성될 수 있다. 즉, 발광 소자(LE)들 각각의 제2 반도체층(SEM2)은 공통 전극층(CEL)으로부터 돌출될 수 있다. 제2 반도체층(SEM2)들은 서로 이격될 수 있다.
공통 전극층(CEL)은 공통 전극 영역들(CPA1, CPA2)에 배치된 제2 연결 전극(CNE2)을 통해 반도체 회로 기판(101)의 공통 전극 연결부(CVS)에 전기적으로 연결될 수 있다. 이로 인해, 공통 전극층(CEL)은 반도체 회로 기판(101)의 공통 전극 연결부(CVS)를 통해 공통 전압을 공급받을 수 있다.
도 3과 같이, 표시 패널(100)의 복수의 화소(PX)들 각각은 전류 밀도에 따라 제1 광, 제2 광, 및 제3 광 중 어느 하나를 발광하는 발광 소자(LE)를 포함함으로써, 파장 변환층 없이 다양한 색을 표시할 수 있다.
도 4는 제1 전류 밀도를 갖는 구동 전류가 인가되는 경우 발광 소자의 활성층의 밴드 갭을 보여주는 일 예시 도면이다. 도 5는 제2 전류 밀도를 갖는 구동 전류가 인가되는 경우 발광 소자의 활성층의 밴드 갭을 보여주는 일 예시 도면이다.
도 4와 도 5를 참조하면, 발광 소자(LE)의 활성층(MQW)은 인듐(In)의 함량은 30% 내지 45%인 InGaN로 이루어질 수 있다. 이 경우, 발광 소자(LE)가 발광하는 광은 전류 밀도에 따라 적색에서 청색으로 쉬프트될 수 있다. 예를 들어, 발광 소자(LE)의 활성층(MQW)의 밴드 갭은 전류 밀도가 높아질수록 양자 구속 스타르크 효과(quantum-confined Stark effect: QCSE)에 의해 도 4와 같이 직사각형의 형상에서 도 5와 같이 사다리꼴 또는 평행사변형 형상으로 변화될 수 있다. 이 경우, 캐리어가 활성층(MQW)의 양자 우물을 채우는 밴드 필링은 도 4와 같이 밴드 갭이 직사각형 형상인 경우보다 도 5와 같이 밴드 갭이 사다리꼴 또는 평행사변형 형상인 경우에 빠르므로, 도 5와 같이 밴드 갭이 사다리꼴 형상인 경우 전자와 정공이 더 높은 에너지 준위에서 재결합될 수 있다. 그러므로, 발광 소자(LE)의 활성층(MQW)에 인가되는 전류 밀도가 높을수록 발광 소자(LE)의 활성층(MQW)은 단파장의 광을 발광할 수 있다. 발광 소자(LE)의 활성층(MQW)에 인가되는 전류 밀도가 낮을수록 발광 소자(LE)의 활성층(MQW)은 장파장의 광을 발광할 수 있다.
이상에서 살펴본 바와 같이, 발광 소자(LE)의 활성층(MQW)은 인듐(In)의 함량은 30% 내지 45%인 InGaN로 이루어지는 경우, 활성층(MQW)에 인가되는 구동 전류의 전류 밀도를 조정함으로써, 장파장의 광과 단파장의 광을 발광하도록 제어할 수 있다. 즉, 발광 소자(LE)가 장파장의 광인 제1 광을 발광하기 위해서는, 발광 소자(LE)에 제1 전류 밀도의 구동 전류(Ids)가 인가될 수 있다. 발광 소자(LE)가 제2 광을 발광하기 위해서는, 발광 소자(LE)에 제1 전류 밀도보다 높은 제2 전류 밀도의 구동 전류(Ids)가 인가될 수 있다. 발광 소자(LE)가 단파장의 광인 제3 광을 발광하기 위해서는, 발광 소자(LE)에 제2 전류 밀도보다 높은 제3 전류 밀도의 구동 전류(Ids)가 인가될 수 있다.
도 6은 일 실시예에 따른 구동 전류를 보여주는 파형도이다. 도 6에는 1 프레임 기간 동안 발광 소자(LE)에 인가되는 구동 전류(Ids)가 나타나 있다. 도 6에는 화소(PX)가 피크 화이트 계조를 표현하는 경우, 화소(PX)가 그레이 계조를 표현하는 경우, 화소(PX)가 적색 광을 발광하는 경우, 화소(PX)가 녹색 광을 발광하는 경우, 및 화소(PX)가 청색 광을 발광하는 경우 각각에서 발광 소자(LE)에 인가되는 구동 전류(Ids)가 나타나 있다. 피크 화이트 계조는 화소(PX)가 표현할 수 있는 가장 밝은 계조를 가리킨다.
도 6을 참조하면, 1 프레임 기간은 제1 기간(EP1), 제2 기간(EP2), 및 제3 기간(EP3)을 포함할 수 있다. 도 6에서는 제1 기간(EP1), 제2 기간(EP2), 및 제3 기간(EP3)이 1 프레임 기간에서 제3 기간(EP3), 제2 기간(EP2), 및 제1 기간(EP1)의 순서로 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
구동 전류(Ids)는 1 프레임 기간 동안 시분할하여 발광 소자(LE)에 인가될 수 있다. 예를 들어, 구동 전류(Ids)는 제1 기간(EP1) 동안 제1 전류 밀도로 발광 소자(LE)에 인가되고, 제2 기간(EP2) 동안 제2 전류 밀도로 발광 소자(LE)에 인가되며, 제3 기간(EP3) 동안 제3 전류 밀도로 발광 소자(LE)에 인가될 수 있다. 화소(PX)가 표현하는 계조에 따라, 제1 기간(EP1)의 길이, 제2 기간(EP2)의 길이, 및 제3 기간(EP3)의 길이는 조정될 수 있다. 예를 들어, 화소(PX)가 피크 화이트 계조를 표현하는 경우, 제1 기간(EP1)의 길이, 제2 기간(EP2)의 길이, 및 제3 기간(EP3)의 길이는 화소(PX)가 그레이 계조를 표현하는 경우보다 길 수 있다. 화소(PX)가 피크 화이트 계조를 표현할수록 제1 기간(EP1)의 길이, 제2 기간(EP2)의 길이, 및 제3 기간(EP3)의 길이는 길어지고, 피크 블랙 계조를 표현할수록 제1 기간(EP1)의 길이, 제2 기간(EP2)의 길이, 및 제3 기간(EP3)의 길이는 짧아질 수 있다. 피크 블랙 계조는 화소(PX)가 표현할 수 있는 가장 어두운 계조를 가리킨다.
화소(PX)가 적색 광을 발광하는 경우, 구동 전류(Ids)는 제1 기간(EP1) 동안에만 제1 전류 밀도로 인가될 수 있다. 또한, 화소(PX)가 녹색 광을 발광하는 경우, 구동 전류(Ids)는 제2 기간(EP2) 동안에만 제2 전류 밀도로 인가될 수 있다. 또한, 화소(PX)가 청색 광을 발광하는 경우, 구동 전류(Ids)는 제3 기간(EP3) 동안에만 제3 전류 밀도로 인가될 수 있다.
제2 전류 밀도가 제1 전류 밀도보다 높고, 제3 전류 밀도가 제2 전류 밀도보다 높으므로, 화소(PX)가 피크 화이트 계조를 표현하는 경우 제1 기간(EP1)의 길이는 제2 기간(EP2)의 길이보다 길고, 제2 기간(EP2)의 길이는 제3 기간(EP3)의 길이보다 길 수 있다.
구동 전류(Ids)의 피크 전류 값이 높을수록 구동 전류(Ids)의 전류 밀도가 커지므로, 구동 전류(Ids)의 제2 피크 전류 값(Ipeak2)은 제1 피크 전류 값(Ipeak1)보다 높을 수 있다. 또한, 구동 전류(Ids)의 제3 피크 전류 값(Ipeak3)은 제2 피크 전류 값(Ipeak2)보다 높을 수 있다.
이상에서 살펴본 바와 같이, 발광 소자(LE)의 활성층(MQW)이 인듐(In)의 함량은 30% 내지 45%인 InGaN로 이루어지는 경우, 활성층(MQW)에 인가되는 구동 전류(Ids)를 시분할하여 발광 소자(LE)에 인가함으로써, 발광 소자(LE)는 제1 광, 제2 광, 및 제3 광을 시분할하여 발광할 수 있다.
도 7은 또 다른 실시예에 따른 발광 소자에 인가되는 구동 전류를 보여주는 파형도이다.
도 7의 실시예는 1 프레임 기간 동안 구동 전류(Ids)가 복수 회의 제1 발광 기간(EP1'), 복수 회의 제2 발광 기간(EP2'), 및 복수 회의 제3 발광 기간(EP3')에 걸쳐 발광 소자(LE)에 인가되는 것에서 도 6의 실시예와 차이가 있다. 도 7에서는 도 6의 실시예와 차이점 위주로 설명한다.
도 7을 참조하면, 1 프레임 기간은 R(R은 2 이상의 양의 정수) 회의 제1 발광 기간(EP1'), Q(Q는 2 이상의 양의 정수) 회의 제2 발광 기간(EP2'), 및 P(P는 2 이상의 양의 정수) 회의 제3 발광 기간(EP3')을 포함할 수 있다. R 회의 제1 기간(EP1')의 길이는 실질적으로 동일할 수 있다. Q 회의 제2 발광 기간(EP2')의 길이는 실질적으로 동일할 수 있다. P 회의 제3 발광 기간(EP3')의 길이는 실질적으로 동일할 수 있다.
화소(PX)가 표현하는 계조에 따라, 제1 기간(EP1')의 길이, 제2 기간(EP2')의 길이, 및 제3 기간(EP3')의 길이는 조정될 수 있다. 예를 들어, 화소(PX)가 피크 화이트 계조를 표현하는 경우, 제1 기간(EP1')의 길이, 제2 기간(EP2')의 길이, 및 제3 기간(EP3')의 길이는 화소(PX)가 그레이 계조를 표현하는 경우보다 길 수 있다. 화소(PX)가 피크 화이트 계조를 표현할수록 제1 기간(EP1')의 길이, 제2 기간(EP2')의 길이, 및 제3 기간(EP3')의 길이는 길어지고, 피크 블랙 계조를 표현할수록 제1 기간(EP1')의 길이, 제2 기간(EP2')의 길이, 및 제3 기간(EP3')의 길이는 짧아질 수 있다.
화소(PX)가 적색 광을 발광하는 경우, 구동 전류(Ids)는 R 회의 제1 기간(EP1') 동안에만 제1 전류 밀도로 인가될 수 있다. 또한, 화소(PX)가 녹색 광을 발광하는 경우, 구동 전류(Ids)는 Q 회의 제2 기간(EP2') 동안에만 제2 전류 밀도로 인가될 수 있다. 또한, 화소(PX)가 청색 광을 발광하는 경우, 구동 전류(Ids)는 P 회의 제3 기간(EP3') 동안에만 제3 전류 밀도로 인가될 수 있다.
제2 전류 밀도가 제1 전류 밀도보다 높고, 제3 전류 밀도가 제2 전류 밀도보다 높으므로, 화소(PX)가 피크 화이트 계조를 표현하는 경우 제1 기간(EP1')의 길이는 제2 기간(EP2')의 길이보다 길고, 제2 기간(EP2')의 길이는 제3 기간(EP3')의 길이보다 길 수 있다. 또한, 화소(PX)가 피크 화이트 계조를 표현하는 경우, 1 프레임 기간 동안 R 회의 제1 기간(EP1')의 총합은 Q 회의 제2 기간(EP2')의 총합보다 길고, Q 회의 제2 기간(EP2')의 총합은 P 회의 제3 기간(EP3')의 총합보다 길 수 있다.
도 8은 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다. 도 9 내지 도 15는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하에서는, 도 8 내지 도 15를 결부하여, 일 실시예에 따른 표시 장치의 제조 방법을 상세히 설명한다.
먼저, 도 9와 같이, 제2 기판(210) 상에 비도핑 반도체층(USEM)을 형성하고, 비도핑 반도체층(USEM) 상에 공통 전극층(CEL)을 형성한다. (도 8의 S110)
제2 기판(210)은 사파이어 기판(Al2O3) 또는 실리콘을 포함하는 실리콘 웨이퍼일 수 있다. 다만, 제2 기판(210)은 이에 한정되지 않으며, GaAs기판 등 반도체 기판일 수도 있다. 이하에서는, 제2 기판(210)이 사파이어 기판인 경우를 예시하여 설명한다.
비도핑 반도체층(USEM)은 언도프드(Undoped) 반도체를 포함할 수 있으며, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예를 들어, 비도핑 반도체층(USEM)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다. 도 13에서는 제2 기판(210) 상에 한 층의 비도핑 반도체층(USEM)이 형성된 것을 예시하였으나, 이에 제한되지 않으며, 제2 기판(210) 상에 복수 층의 비도핑 반도체층(USEM)이 형성될 수 있다. 비도핑 반도체층(USEM)은 공통 전극층(CEL)과 제2 기판(210)의 격자 상수 차이를 줄이기 위해 배치될 수 있다.
공통 전극층(CEL)은 n형 반도체를 포함할 수 있다. 예를 들어, 공통 전극층(CEL)은 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
비도핑 반도체층(USEM)과 공통 전극층(CEL)은 에피택셜(Epitaxial) 성장법을 통해 형성될 수 있다. 에피텍셜 성장 공정은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있다. 일 예로, 금속-유기물 화학기상 증착법(MOCVD)에 의해 수행될 수 있으나, 이에 제한되지 않는다.
복수의 반도체 물질층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 이에 한정되지 않는다.
두 번째로, 도 10과 같이, 공통 전극층(CEL) 상에 하드 마스크(HM)를 형성한다. (도 8의 S120)
하드 마스크(HM)는 공통 전극층(CEL) 상에 전면적으로 배치될 수 있다. 하드 마스크(HM)는 산화 실리콘(SiOx), 질화 실리콘(SiNx), 또는 산질화 실리콘(SiOxNy) 등과 같은 절연성 물질을 포함할 수 있다. 하드 마스크(HM)는 발광 소자(LE)들을 형성하기 위한 공정의 마스크의 기능을 수행할 수 있다.
세 번째로, 도 11과 같이, 하드 마스크(HM)를 식각하여 공통 전극층(CEL)을 노출하는 복수의 개구(OP)들을 형성한다. (도 8의 S130)
복수의 개구(OP)들은 서로 이격되도록 형성될 수 있다. 복수의 개구(OP)들의 이격 간격 및 폭은 발광 소자(LE)들의 배치 및 폭을 고려하여 설정될 수 있다.
도면에는 도시하지 않았지만, 복수의 제1 개구(OP1)들이 형성될 영역을 제외한 하드 마스크(HM) 상에 별도의 마스크가 배치되며, 습식 식각 또는 건식 식각에 의해 하드 마스크(HM)를 식각함으로써, 복수의 제1 개구(OP1)들을 형성할 수 있다.
네 번째로, 도 12와 같이 복수의 개구(OP1)들에 제1 발광 소자(LE1)들을 형성한다. (도 8의 S140)
발광 소자(LE)들의 형성 공정은 에피택셜 성장법을 통해 수행될 수 있다. 복수의 개구(OP)들에 의해 공통 전극층(CEL)의 상면이 노출되면, 공통 전극층(CEL) 상에 전구체 물질을 주입하여 반도체 결정을 성장시킨다. 공통 전극층(CEL) 상에 배치되는 발광 소자(LE)들 각각의 제2 반도체층(NSEM)은 공통 전극층(CEL)과 실질적으로 동일한 재료를 포함하며, 공통 전극층(CEL)의 반도체 결정이 성장하여 형성될 수 있다. 이에 따라, 발광 소자(LE)들 각각의 제2 반도체층(NSEM)과 공통 전극층(CEL)은 일체화될 수 있다.
이어, 초격자층(SLT), 활성층(MQW), 전자 저지층(EBL), 및 제1 반도체층(PSEM)을 순차적으로 성장시켜 발광 소자(LE)들을 완성한다.
다섯 번째로, 도 13과 같이 하드 마스크(HM)를 식각하고, 발광 소자(LE)들 상에 제1 서브 연결 전극(SCNE1)들을 각각 형성하고, 공통 전극층(CEL) 상에 제2 서브 연결 전극(SCNE2)을 형성하며, 반도체 회로 기판(101)의 화소 전극(AE)들과 공통 전극 연결부(CVS)들 상에 제3 서브 연결 전극(CNE3)들을 각각 형성한다. (도 8의 S150)
하드 마스크(HM)는 식각 공정을 통해 한 번에 식각될 수 있다. 상기 식각 공정은 건식 식각법(dry etching), 습식 식각법(wet etching), 반응성 이온 에칭법(Reactive ion etching, RIE), 심도 반응성 이온 에칭법(Deep reactive ion etching, DRIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다.
그리고 나서, 포토 리소그래피 공정을 통해 발광 소자(LE)들 각각의 제1 반도체층(PSEM)의 상면 상에 제1 서브 연결 전극(SCNE1)을 형성할 수 있다.
또한, 포토 리소그래피 공정을 통해 공통 전극층(CEL) 상에 제2 서브 연결 전극(SCNE2)을 형성할 수 있다.
나아가, 포토 리소그래피 공정을 통해 반도체 회로 기판(101)의 화소 전극(AE)들과 공통 전극 연결부(CVS)들 상에 제3 서브 연결 전극(SCNE3)들을 각각 형성할 수 있다.
제1 서브 연결 전극(SCNE1)들, 제2 서브 연결 전극(SCNE2), 및 제3 서브 연결 전극(SCNE3)들은 본딩 금속(bonding metal)의 역할을 할 수 있다. 예를 들어, 제1 서브 연결 전극(SCNE1)들, 제2 서브 연결 전극(SCNE2), 및 제3 서브 연결 전극(SCNE3)들은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함하거나, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 산화물을 포함할 수 있다.
여섯 번째로, 도 14와 같이, 제1 서브 연결 전극(SCNE1)들과 제2 서브 연결 전극(SCNE2)을 제3 서브 연결 전극(SCNE3)들과 접합하여 제2 기판(210)을 반도체 회로 기판(ESUB)에 합착한다. (도 8의 S160)
제2 기판(210)의 제1 서브 연결 전극(SCNE1)들은 반도체 회로 기판(101)의 화소 전극(AE)들과 각각 대응되도록 정렬될 수 있다. 또한, 제2 기판(210)의 제2 서브 연결 전극(SCNE2)은 반도체 회로 기판(110)의 공통 전극 연결부(CVS)에 대응되도록 정렬될 수 있다. 즉, 제2 기판(210)의 제1 서브 연결 전극(SCNE1)들은 반도체 회로 기판(101)의 화소 전극(AE)들과 각각 제3 방향(DR3)에서 중첩할 수 있다. 제2 기판(210)의 제2 서브 연결 전극(SCNE2)은 반도체 회로 기판(110)의 공통 전극 연결부(CVS)들과 제3 방향(DR3)에서 중첩할 수 있다.
그리고 나서, 제2 기판(210)의 제1 서브 연결 전극(SCNE1)들과 제2 서브 연결 전극(SCNE2)을 반도체 회로 기판(101)의 제3 서브 연결 전극(SCNE3)들과 접촉시킨다. 그리고 나서, 제1 서브 연결 전극(SCNE1)들, 제2 서브 연결 전극(SCNE2), 및 제3 서브 연결 전극(SCNE3)들을 소정의 온도에서 용융 접합한다. 이로 인해, 제2 기판(210)은 반도체 회로 기판(101)에 합착될 수 있다.
일곱 번째로, 도 15와 같이, 제2 기판(210)을 제거하고, 비도핑 반도체층(USEM)을 식각한다. (도 8의 S170)
제2 기판(210)은 레이저 리프트 오프 공정에 의해 비도핑 반도체층(USEM)으로부터 분리될 수 있다. 또는, 제2 기판(210)은 CMP(Chemical Mechanical Polishing) 공정과 같은 연마 공정 및/또는 식각 공정을 통해 제거될 수 있다.
비도핑 반도체층(USEM)은 CMP 공정과 같은 연마 공정을 통해 제거되거나, 습식 식각 또는 건식 식각에 의해 제거될 수 있다. 비도핑 반도체층(USEM)이 제거될 때, 공통 전극층(CEL)의 일부가 제거될 수 있다.
이상에서 살펴본 바와 같이, 화소(PX)가 전류 밀도에 따라 제1 광, 제2 광, 및 제3 광 중 어느 하나를 발광하는 발광 소자(LE)를 포함한다. 이로 인해, 제1 광을 발광하는 제1 발광 소자들, 제2 광을 발광하는 제2 발광 소자들, 및 제3 광을 발광하는 제3 발광 소자들을 따로 형성할 때보다 제조 공정을 간소화할 수 있으며, 제조 비용을 줄일 수 있다.
도 16a는 도 1의 A 영역의 또 다른 예를 보여주는 레이아웃 도이다.
도 16a의 실시예는 복수의 화소(PX)들 각각이 제1 발광 소자(LE1)와 제2 발광 소자(LE2)를 포함하는 것에서 도 2의 실시예와 차이가 있다. 도 16a에서는 도 2의 실시예와 차이점 위주로 설명한다.
도 16a를 참조하면, 제1 발광 소자(LE1)는 그에 인가되는 구동 전류의 전류 밀도에 따라 제1 광과 제2 광을 발광할 수 있다. 제2 발광 소자(LE2)는 제3 광을 발광할 수 있다.
복수의 화소(PX)들 각각에서 제1 발광 소자(LE1)와 제2 발광 소자(LE2)는 도 16a와 같이 제1 방향(DR1)으로 배열될 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 일 실시예에서, 복수의 화소(PX)들 각각에서 제1 발광 소자(LE1)와 제2 발광 소자(LE2)는 제2 방향(DR2)으로 배열되거나, 제1 방향(DR1)과 제2 방향(DR2) 사이의 대각 방향으로 배열될 수 있다.
제1 발광 소자(LE1)들과 제2 발광 소자(LE2)들은 제1 방향(DR1)에서 교번하여 배치될 수 있다. 제1 발광 소자(LE1)들은 제2 방향(DR2)으로 배열되고, 제2 발광 소자(LE2)들은 제2 방향(DR2)으로 배열될 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
도 16a에서는 제1 발광 소자(LE1)들과 제2 발광 소자(LE2)들 각각이 원형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 일 실시예에서, 제1 발광 소자(LE1)들과 제2 발광 소자(LE2)들 각각은 삼각형, 사각형, 오각형, 육각형, 및 팔각형과 같은 다각형, 타원형, 또는 비정형의 평면 형태를 가질 수 있다. 또한, 제1 발광 소자(LE1)의 평면 형태와 제2 발광 소자(LE2)의 평면 형태는 서로 다를 수 있다.
또한, 도 16a와 같이 제1 발광 소자(LE1)의 발광 효율이 제2 발광 소자(LE2)의 발광 효율보다 낮은 경우, 제1 발광 소자(LE1)의 면적이 제2 발광 소자(LE2)의 면적보다 클 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 일 실시예에서, 도 16b와 같이 제1 발광 소자(LE1)의 발광 효율이 제2 발광 소자(LE2)의 발광 효율과 유사한 경우, 제1 발광 소자(LE1)의 면적과 제2 발광 소자(LE2)의 면적과 실질적으로 동일할 수 있다. 발광 소자들(LE1, LE2)이 실질적으로 동일한 면적을 갖는 경우, 발광 소자들(LE1, LE2)을 보다 균일한 품질로 형성할 수 있으며, 제조 공정이 용이해질 수 있다. 또는, 일 실시예에서, 제2 발광 소자(LE2)의 발광 효율이 제1 발광 소자(LE1)의 발광 효율보다 낮은 경우, 제2 발광 소자(LE2)의 면적은 제1 발광 소자(LE1)의 면적보다 클 수 있다.
도 17은 도 16의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 17의 실시예는 제1 발광 소자(LE1)가 제1 활성층(MQW1)을 포함하는 반면에, 제2 발광 소자(LE2)가 제2 활성층(MQW2)을 포함하는 것에서 도 3의 실시예와 차이가 있다. 도 17에서는 도 3의 실시예와 차이점 위주로 설명한다.
제1 발광 소자(LE1)는 제1 반도체층(PSEM), 전자 저지층(EBL), 제1 활성층(MQW1), 초격자층(SLT), 및 제2 반도체층(NSEM)을 포함하고, 제2 발광 소자(LE2)는 제1 반도체층(PSEM), 전자 저지층(EBL), 제2 활성층(MQW2), 초격자층(SLT), 및 제2 반도체층(NSEM)을 포함할 수 있다. 제1 반도체층(PSEM), 전자 저지층(EBL), 초격자층(SLT), 및 제2 반도체층(NSEM)은 도 3을 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
활성층(MQW1/MQW2)이 InGaN로 이루어지는 경우, 활성층(MQW1/MQW2)은 인듐(In)의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐(In)의 함량이 증가할수록 활성층이 방출하는 광의 파장 대역이 적색 파장 대역으로 이동하고, 인듐(In)의 함량이 감소할수록 방출하는 광의 파장 대역이 청색 파장 대역으로 이동할 수 있다.
제1 활성층(MQW1)의 인듐(In)의 함량은 제2 활성층(MQW2)의 인듐(In)의 함량보다 높을 수 있다. 예를 들어, 제1 활성층(MQW1)의 인듐(In)의 함량은 대략 30% 내지 45%이고, 제2 활성층(MQW2)의 인듐(In)의 함량은 대략 10% 내지 20%일 수 있다. 이 경우, 제1 활성층(MQW1)은 전류 밀도에 따라 제1 광 또는 제2 광을 발광하고, 제2 활성층(MQW2)은 제3 광을 방출할 수 있다.
도 17과 같이, 표시 패널(100)의 복수의 화소(PX)들 각각은 전류 밀도에 따라 제1 광과 제2 광 중에서 어느 하나를 발광하는 제1 발광 소자(LE1)와 제3 광을 발광하는 제2 발광 소자(LE2)를 포함함으로써, 파장 변환층 없이 다양한 색을 표시할 수 있다.
도 18은 일 실시예에 따른 제1 구동 전류와 제2 구동 전류를 보여주는 파형도이다.
도 18에는 1 프레임 기간 동안 발광 소자(LE)에 인가되는 제1 구동 전류(Ids1)가 나타나 있다. 도 18에는 화소(PX)가 피크 화이트 계조를 표현하는 경우, 화소(PX)가 그레이 계조를 표현하는 경우, 화소(PX)가 적색 광을 발광하는 경우, 화소(PX)가 녹색 광을 발광하는 경우, 및 화소(PX)가 청색 광을 발광하는 경우 각각에서 발광 소자(LE)에 인가되는 제1 구동 전류(Ids1)가 나타나 있다. 피크 화이트 계조는 화소(PX)가 표현할 수 있는 가장 밝은 계조를 가리킨다.
도 18을 참조하면, 1 프레임 기간은 제1 기간(EP1")과 제2 기간(EP2")을 포함할 수 있다. 도 18에서는 제1 기간(EP1")과 제2 기간(EP2")이 1 프레임 기간에서 제2 기간(EP2")과 제1 기간(EP1")의 순서로 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 구동 전류(Ids1)는 1 프레임 기간 동안 시분할하여 발광 소자(LE)에 인가될 수 있다. 예를 들어, 제1 구동 전류(Ids1)는 제1 기간(EP1") 동안 제1 전류 밀도로 제1 발광 소자(LE1)에 인가되고, 제2 기간(EP2") 동안 제2 전류 밀도로 제1 발광 소자(LE1)에 인가될 수 있다. 화소(PX)가 표현하는 계조에 따라, 제1 기간(EP1")의 길이와 제2 기간(EP2")의 길이는 조정될 수 있다. 예를 들어, 화소(PX)가 피크 화이트 계조를 표현하는 경우, 제1 기간(EP1")의 길이와 제2 기간(EP2")의 길이는 화소(PX)가 그레이 계조를 표현하는 경우보다 길 수 있다. 예를 들어, 화소(PX)가 피크 화이트 계조를 표현할수록 제1 기간(EP1")의 길이와 제2 기간(EP2")의 길이는 길어지고, 피크 블랙 계조를 표현할수록 제1 기간(EP1")의 길이와 제2 기간(EP2")의 길이는 짧아질 수 있다.
화소(PX)가 적색 광을 발광하는 경우, 제1 구동 전류(Ids1)는 제1 기간(EP1") 동안에만 제1 전류 밀도로 인가될 수 있다. 또한, 화소(PX)가 녹색 광을 발광하는 경우, 제1 구동 전류(Ids1)는 제2 기간(EP2") 동안에만 제2 전류 밀도로 인가될 수 있다. 또한, 제2 전류 밀도가 제1 전류 밀도보다 높으므로, 화소(PX)가 피크 화이트 계조를 표현하는 경우 제1 기간(EP1)의 길이는 제2 기간(EP2)의 길이보다 길 수 있다.
구동 전류(Ids)의 피크 전류 값이 높을수록 구동 전류(Ids)의 전류 밀도가 커지므로, 구동 전류(Ids)의 제2 피크 전류 값(Ipeak2)은 제1 피크 전류 값(Ipeak1)보다 높을 수 있다.
한편, 제2 발광 소자(LE2)는 제2 구동 전류에 따라 발광할 수 있다. 제2 발광 소자(LE2)의 계조 표현은 제1 발광 소자(LE1)와 유사할 수 있다. 예를 들어, 1 프레임 기간 동안 제3 전류 밀도를 갖는 제2 구동 전류가 제2 발광 소자(LE2)에 인가될 수 있다. 화소(PX)가 표현하려는 계조에 따라 제2 구동 전류가 인가되는 기간의 길이가 조정될 수 있다. 예를 들어, 화소(PX)가 피크 화이트 계조를 표현하는 경우, 제2 구동 전류가 인가되는 기간의 길이는 화소(PX)가 그레이 계조를 표현하는 경우보다 길 수 있다. 화소(PX)가 피크 화이트 계조를 표현할수록 제2 구동 전류가 인가되는 기간의 길이는 길어지고, 피크 블랙 계조를 표현할수록 제2 구동 전류가 인가되는 기간의 길이는 짧아질 수 있다.
또는, 제2 발광 소자(LE2)의 계조는 제2 구동 전류의 전류 밀도에 따라 조정될 수 있다. 예를 들어, 제2 발광 소자(LE2)는 제2 구동 전류의 제3 전류 밀도가 높을수록 피크 화이트 계조에 가까운 계조를 표현하며, 제2 구동 전류의 제3 전류 밀도가 낮을수록 피크 블랙 계조에 가까운 계조를 표현할 수 있다.
이상에서 살펴본 바와 같이, 제1 발광 소자(LE1)의 제1 발광층(MQW1)이 인듐(In)의 함량은 30% 내지 45%인 InGaN로 이루어지는 경우, 제1 발광층(MQW1)에 인가되는 제1 구동 전류(Ids1)를 시분할하여 제1 발광 소자(LE1)에 인가함으로써, 제1 발광 소자(LE1)는 제1 광과 제2 광을 시분할하여 발광할 수 있다.
도 19는 또 다른 실시예에 따른 제1 구동 전류와 제2 구동 전류를 보여주는 파형도이다.
도 19의 실시예는 1 프레임 기간 동안 제1 구동 전류(Ids)가 복수 회의 제1 발광 기간(EP1''')과 복수 회의 제2 발광 기간(EP2''')에 걸쳐 제1 발광 소자(LE1)에 인가되는 것에서 도 18의 실시예와 차이가 있다. 도 19에서는 도 18의 실시예와 차이점 위주로 설명한다.
도 19를 참조하면, 1 프레임 기간은 R 회의 제1 발광 기간(EP1''')과 Q 회의 제2 발광 기간(EP2''')을 포함할 수 있다. R 회의 제1 기간(EP1''')의 길이는 실질적으로 동일할 수 있다. R 회의 제1 발광 기간(EP3''')의 길이는 실질적으로 동일할 수 있다. Q 회의 제2 발광 기간(EP2''')의 길이는 실질적으로 동일할 수 있다.
화소(PX)가 표현하는 계조에 따라, 제1 기간(EP1''')의 길이와 제2 기간(EP2''')의 길이는 조정될 수 있다. 예를 들어, 화소(PX)가 피크 화이트 계조를 표현하는 경우, 제1 기간(EP1''')의 길이와 제2 기간(EP2''')의 길이는 화소(PX)가 그레이 계조를 표현하는 경우보다 길 수 있다. 화소(PX)가 피크 화이트 계조를 표현할수록 제1 기간(EP1''')의 길이와 제2 기간(EP2''')의 길이는 길어지고, 피크 블랙 계조를 표현할수록 제1 기간(EP1''')의 길이와 제2 기간(EP2''')의 길이는 짧아질 수 있다.
화소(PX)가 적색 광을 발광하는 경우, 제1 구동 전류(Ids1)는 R 회의 제1 기간(EP1''') 동안에만 제1 전류 밀도로 인가될 수 있다. 또한, 화소(PX)가 녹색 광을 발광하는 경우, 제1 구동 전류(Ids1)는 Q 회의 제2 기간(EP2''') 동안에만 제2 전류 밀도로 인가될 수 있다.
제2 전류 밀도가 제1 전류 밀도보다 높으므로, 화소(PX)가 피크 화이트 계조를 표현하는 경우 제1 기간(EP1''')의 길이는 제2 기간(EP2''')의 길이보다 길 수 있다. 또한, 화소(PX)가 피크 화이트 계조를 표현하는 경우, 1 프레임 기간 동안 R 회의 제1 기간(EP1''')의 총합은 Q 회의 제2 기간(EP2''')의 총합보다 길 수 있다.
도 20은 또 다른 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다. 도 21 내지 도 28은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하에서는, 도 20 내지 도 28을 결부하여, 또 다른 실시예에 따른 표시 장치의 제조 방법을 상세히 설명한다.
도 20의 S210 단계와 S220 단계는 도 8의 S110 단계 및 S120 단계와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
먼저, 도 21과 같이, 하드 마스크(HM)를 식각하여 공통 전극층(CEL)을 노출하는 복수의 제1 개구(OP1)들을 형성한다. (도 20의 S230)
도면에는 도시하지 않았지만, 복수의 제1 개구(OP1)들이 형성될 영역을 제외한 하드 마스크(HM) 상에 별도의 마스크가 배치되며, 습식 식각 또는 건식 식각에 의해 하드 마스크(HM)를 식각함으로써, 복수의 제1 개구(OP1)들을 형성할 수 있다.
복수의 제1 개구(OP1)들은 서로 이격되도록 형성될 수 있다. 복수의 제1 개구(OP1)들의 이격 간격 및 폭은 제1 발광 소자(LE1)들의 배치 및 폭을 고려하여 설정될 수 있다.
그리고 나서, 도 22와 같이 복수의 제1 개구(OP1)들에 제1 발광 소자(LE1)들을 형성한다. (도 20의 S240)
제1 발광 소자(LE1)들의 형성 공정은 에피택셜 성장법을 통해 수행될 수 있다. 복수의 제1 개구(OP1)들에 의해 공통 전극층(CEL)의 상면이 노출되면, 공통 전극층(CEL) 상에 전구체 물질을 주입하여 반도체 결정을 성장시킨다. 공통 전극층(CEL) 상에 배치되는 제1 발광 소자(LE1)들 각각의 제2 반도체층(NSEM)은 공통 전극층(CEL)과 실질적으로 동일한 재료를 포함하며, 공통 전극층(CEL)의 반도체 결정이 성장하여 형성될 수 있다. 이에 따라, 제1 발광 소자(LE1)들 각각의 제2 반도체층(NSEM)과 공통 전극층(CEL)은 일체화될 수 있다.
이어, 초격자층(SLT), 제1 활성층(MQW1), 전자 저지층(EBL), 및 제1 반도체층(PSEM)을 순차적으로 성장시켜 제1 발광 소자(LE1)들을 완성한다.
그리고 나서, 도 23과 같이 제1 발광 소자(LE1)들을 덮는 마스크 패턴(MP)을 형성한다. (도 20의 S250)
마스크 패턴(MP)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 마스크 패턴(MP)은 하드 마스크(HM)와 동일한 물질을 포함할 수 있다.
마스크 패턴(MP)은 제1 발광 소자(LE1)들을 보호하기 위한 보호막 또는 배리어막일 수 있다. 마스크 패턴(MP)은 제1 발광 소자(LE1)들 각각을 덮도록 배치될 수 있다. 또한, 마스크 패턴(MP)은 하드 마스크(HM)의 상면 전체를 덮도록 배치될 수 있다.
그리고 나서, 도 24와 같이 하드 마스크(HM)를 식각하여 공통 전극층(CEL)을 노출하는 복수의 제2 개구(OP2)들을 형성한다. (도 20의 S260)
도면에는 도시하지 않았지만, 복수의 제2 개구(OP2)들이 형성될 영역을 제외한 하드 마스크(HM) 상에 별도의 마스크가 배치되며, 습식 식각 또는 건식 식각에 의해 하드 마스크(HM)를 식각함으로써, 복수의 제2 개구(OP2)들을 형성할 수 있다.
복수의 제2 개구(OP2)들은 서로 이격되도록 형성될 수 있다. 복수의 제2 개구(OP2)들의 이격 간격 및 폭은 제2 발광 소자(LE2)들의 배치 및 폭을 고려하여 설정될 수 있다.
그리고 나서, 도 25와 같이 복수의 제2 개구(OP2)들에 제2 발광 소자(LE2)들을 형성한다. (도 20의 S270)
제2 발광 소자(LE2)들의 형성 공정은 에피택셜 성장법을 통해 수행될 수 있다. 복수의 제2 개구(OP2)들에 의해 공통 전극층(CEL)의 상면이 노출되면, 공통 전극층(CEL) 상에 전구체 물질을 주입하여 반도체 결정을 성장시킨다. 공통 전극층(CEL) 상에 배치되는 제2 발광 소자(LE2)들 각각의 제2 반도체층(NSEM)은 공통 전극층(CEL)과 실질적으로 동일한 재료를 포함하며, 공통 전극층(CEL)의 반도체 결정이 성장하여 형성될 수 있다. 이에 따라, 제2 발광 소자(LE2)들 각각의 제2 반도체층(NSEM)과 공통 전극층(CEL)은 일체화될 수 있다.
이어, 초격자층(SLT), 제2 활성층(MQW2), 전자 저지층(EBL), 및 제1 반도체층(PSEM)을 순차적으로 성장시켜 제2 발광 소자(LE2)들을 완성한다.
그리고 나서, 도 26과 같이 하드 마스크(HM)와 마스크 패턴(MP)을 식각하고, 발광 소자들(LE1, LE2) 상에 제1 서브 연결 전극(SCNE1)들을 각각 형성하고, 공통 전극층(CEL) 상에 제2 서브 연결 전극(SCNE2)을 형성하며, 반도체 회로 기판(101)의 화소 전극(AE)들과 공통 전극 연결부(CVS)들 상에 제3 서브 연결 전극(CNE3)들을 각각 형성한다. (도 20의 S280)
하드 마스크(HM)와 마스크 패턴(MP)은 식각 공정을 통해 한 번에 식각될 수 있다. 상기 식각 공정은 건식 식각법(dry etching), 습식 식각법(wet etching), 반응성 이온 에칭법(Reactive ion etching, RIE), 심도 반응성 이온 에칭법(Deep reactive ion etching, DRIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다.
그리고 나서, 포토 리소그래피 공정을 통해 발광 소자들(LE1, LE2) 각각의 제1 반도체층(PSEM)의 상면 상에 제1 서브 연결 전극(SCNE1)을 형성할 수 있다.
또한, 포토 리소그래피 공정을 통해 공통 전극층(CEL) 상에 제2 서브 연결 전극(SCNE2)을 형성할 수 있다.
나아가, 포토 리소그래피 공정을 통해 반도체 회로 기판(101)의 화소 전극(AE)들과 공통 전극 연결부(CVS)들 상에 제3 서브 연결 전극(SCNE3)들을 각각 형성할 수 있다.
제1 서브 연결 전극(SCNE1)들, 제2 서브 연결 전극(SCNE2), 및 제3 서브 연결 전극(SCNE3)들은 본딩 금속(bonding metal)의 역할을 할 수 있다. 예를 들어, 제1 서브 연결 전극(SCNE1)들, 제2 서브 연결 전극(SCNE2), 및 제3 서브 연결 전극(SCNE3)들은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함하거나, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 산화물을 포함할 수 있다.
그리고 나서, 도 27과 같이, 제1 서브 연결 전극(SCNE1)들과 제2 서브 연결 전극(SCNE2)을 제3 서브 연결 전극(SCNE3)들과 접합하여 제2 기판(210)을 반도체 회로 기판(ESUB)에 합착한다. (도 20의 S290)
제2 기판(210)의 제1 서브 연결 전극(SCNE1)들은 반도체 회로 기판(101)의 화소 전극(AE)들과 각각 대응되도록 정렬될 수 있다. 또한, 제2 기판(210)의 제2 서브 연결 전극(SCNE2)은 반도체 회로 기판(110)의 공통 전극 연결부(CVS)에 대응되도록 정렬될 수 있다. 즉, 제2 기판(210)의 제1 서브 연결 전극(SCNE1)들은 반도체 회로 기판(101)의 화소 전극(AE)들과 각각 제3 방향(DR3)에서 중첩할 수 있다. 제2 기판(210)의 제2 서브 연결 전극(SCNE2)은 반도체 회로 기판(110)의 공통 전극 연결부(CVS)들과 제3 방향(DR3)에서 중첩할 수 있다.
그리고 나서, 제2 기판(210)의 제1 서브 연결 전극(SCNE1)들과 제2 서브 연결 전극(SCNE2)을 반도체 회로 기판(101)의 제3 서브 연결 전극(SCNE3)들과 접촉시킨다. 그리고 나서, 제1 서브 연결 전극(SCNE1)들, 제2 서브 연결 전극(SCNE2), 및 제3 서브 연결 전극(SCNE3)들을 소정의 온도에서 용융 접합한다. 이로 인해, 제2 기판(210)은 반도체 회로 기판(101)에 합착될 수 있다.
그리고 나서, 도 28과 같이, 제2 기판(210)을 제거하고, 비도핑 반도체층(USEM)을 식각한다. (도 20의 S300)
제2 기판(210)은 레이저 리프트 오프 공정에 의해 비도핑 반도체층(USEM)으로부터 분리될 수 있다. 또는, 제2 기판(210)은 CMP(Chemical Mechanical Polishing) 공정과 같은 연마 공정 및/또는 식각 공정을 통해 제거될 수 있다.
비도핑 반도체층(USEM)은 CMP 공정과 같은 연마 공정을 통해 제거되거나, 습식 식각 또는 건식 식각에 의해 제거될 수 있다. 비도핑 반도체층(USEM)이 제거될 때, 공통 전극층(CEL)의 일부가 제거될 수 있다.
이상에서 살펴본 바와 같이, 화소(PX)가 전류 밀도에 따라 제1 광과 제2 광 중 어느 하나를 발광하는 제1 발광 소자(LE1)와 제3 광을 발광하는 제2 발광 소자(LE2)를 포함한다. 이로 인해, 제1 광을 발광하는 제1 발광 소자들, 제2 광을 발광하는 제2 발광 소자들, 및 제3 광을 발광하는 제3 발광 소자들을 따로 형성할 때보다 제조 공정을 간소화할 수 있으며, 제조 비용을 줄일 수 있다.
도 29는 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다. 도 29에는 일 실시예에 따른 표시 장치(10_1)가 적용된 가상 현실 장치(1)가 나타나 있다.
도 29를 참조하면, 일 실시예에 따른 가상 현실 장치(1)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(1)는 표시 장치(10_1), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리들(30a, 30b), 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도 29에서는 안경테 다리들(30a, 30b)을 포함하는 가상 현실 장치(1)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(1)는 안경테 다리들(30a, 30b) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 즉, 일 실시예에 따른 가상 현실 장치(1)는 도 29에 도시된 것에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(10_1)와 반사 부재(40)를 포함할 수 있다. 표시 장치(10_1)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(10_1)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 29에서는 표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 이 경우 표시 장치(10_1)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(10_1)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(10_1)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 30은 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 30을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 스마트 기기 중 하나인 스마트 워치(2)에 적용될 수 있다.
도 31은 일 실시예에 따른 표시 장치를 포함하는 자동차 계기판과 센터페시아를 보여주는 일 예시 도면이다. 도 31에는 일 실시예에 따른 표시 장치들(10_a, 10_b, 10_c, 10_d, 10_e)이 적용된 자동차가 나타나 있다.
도 31을 참조하면, 일 실시예에 따른 표시 장치들(10_a, 10_b, 10_c)은 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또는, 된 표시 장치(10C)로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치들(10_d, 10_e)은 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 32는 일 실시예에 따른 표시 장치를 포함하는 투명표시장치를 보여주는 일 예시 도면이다.
도 32를 참조하면, 일 실시예에 따른 표시 장치(10_3)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 그러므로, 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(10_3)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다. 표시 장치(10_3)가 투명 표시 장치에 적용되는 경우, 도 3에 도시된 제1 기판(110)은 광을 투과시킬 수 있는 광 투과부를 포함하거나 광을 투과시킬 수 있는 재료로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
110: 반도체 회로 기판 120: 발광 소자층

Claims (21)

  1. 기판;
    상기 기판 상에 배치되는 화소 전극;
    상기 화소 전극 상에 배치되는 발광 소자;
    상기 발광 소자 상에 배치되며, 공통 전압이 인가되는 공통 전극층을 구비하고,
    상기 발광 소자는,
    제1 전류 밀도를 갖는 구동 전류에 따라 제1 광을 발광하고,
    제2 전류 밀도를 갖는 구동 전류에 따라 제2 광을 발광하며,
    제3 전류 밀도를 갖는 구동 전류에 따라 제3 광을 발광하는 표시 장치.
  2. 제1 항에 있어서,
    1 프레임 기간은 제1 기간, 제2 기간, 및 제3 기간을 포함하고,
    상기 구동 전류는 상기 제1 기간 동안 상기 제1 전류 밀도로 인가되고, 상기 제2 기간 동안 상기 제2 전류 밀도로 인가되며, 상기 제3 기간 동안 상기 제3 전류 밀도로 인가되는 표시 장치.
  3. 제2 항에 있어서,
    상기 발광 소자가 피크 화이트 계조로 발광하는 경우 상기 제1 기간의 길이는 상기 제2 기간의 길이보다 길고, 상기 제2 기간의 길이는 상기 제3 기간의 길이보다 긴 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 전류 밀도는 상기 제2 전류 밀도보다 작고, 상기 제1 광은 상기 제2 광보다 장파장 광인 표시 장치.
  5. 제2 항에 있어서,
    상기 제2 전류 밀도는 상기 제3 전류 밀도보다 작고, 상기 제2 광은 상기 제3 광보다 장파장 광인 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 광은 적색 파장 대역의 광이고, 상기 제2 광은 녹색 파장 대역의 광이며, 상기 제3 광은 청색 파장 대역의 광인 표시 장치.
  7. 제2 항에 있어서,
    상기 발광 소자의 활성층은 InGaN를 포함하고, 인듐의 함량은 30% 내지 45%인 표시 장치.
  8. 제2 항에 있어서,
    상기 제1 기간 동안 상기 구동 전류의 제1 피크 전류 값은 상기 제2 기간 동안 상기 구동 전류의 제2 피크 전류 값보다 낮은 표시 장치.
  9. 제2 항에 있어서,
    상기 제2 기간 동안 상기 구동 전류의 제2 피크 전류 값은 상기 제3 기간 동안 상기 구동 전류의 제3 피크 전류 값보다 낮은 표시 장치.
  10. 제2 항에 있어서,
    상기 제1 기간 동안 상기 구동 전류의 제1 전류 밀도는 동일하고, 상기 제2 기간 동안 상기 구동 전류의 제2 전류 밀도는 동일하며, 상기 제3 기간 동안 상기 구동 전류의 상기 제3 전류 밀도는 동일한 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 기간, 상기 제2 기간, 및 상기 제3 기간은 상기 발광 소자의 계조에 따라 조정되는 표시 장치.
  12. 제1 항에 있어서,
    1 프레임 기간은 R(R은 2 이상의 정수) 회의 제1 기간, Q(Q는 2 이상의 정수) 개의 제2 기간, 및 P(P는 2 이상의 정수) 개의 제3 기간을 포함하고,
    상기 구동 전류는 상기 제1 기간 동안 상기 제1 전류 밀도로 인가되고, 상기 제2 기간 동안 상기 제2 전류 밀도로 인가되며, 상기 제3 기간 동안 상기 제3 전류 밀도로 인가되는 표시 장치.
  13. 제12 항에 있어서,
    상기 1 프레임 기간에서 상기 제1 기간의 총합은 상기 제2 기간의 총합보다 길고, 상기 제2 기간의 총합은 상기 제3 기간의 총합보다 긴 표시 장치.
  14. 기판;
    상기 기판 상에 배치되는 복수의 화소 전극들;
    상기 복수의 화소 전극들 상에 각각 배치되는 복수의 발광 소자들;
    상기 복수의 발광 소자들 상에 배치되며, 공통 전압이 인가되는 공통 전극층을 구비하고,
    상기 복수의 발광 소자들 각각은,
    제1 전류 밀도를 갖는 제1 구동 전류에 따라 제1 광을 발광하고, 제2 전류 밀도를 갖는 제1 구동 전류에 따라 제2 광을 발광하는 제1 발광 소자; 및
    제2 구동 전류에 따라 제3 광을 발광하는 제2 발광 소자를 포함하는 표시 장치.
  15. 제14 항에 있어서,
    1 프레임 기간은 제1 기간과 제2 기간을 포함하고,
    상기 구동 전류는 상기 제1 기간 동안 상기 제1 전류 밀도로 인가되고, 상기 제2 기간 동안 상기 제2 전류 밀도로 인가되는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 발광 소자가 피크 휘도로 발광하는 경우 상기 제1 기간의 길이는 상기 제2 기간의 길이보다 긴 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 전류 밀도는 상기 제2 전류 밀도보다 작고, 상기 제1 광은 상기 제2 광보다 장파장 광인 표시 장치.
  18. 제14 항에 있어서,
    상기 제1 발광 소자의 면적은 상기 제2 발광 소자의 면적보다 큰 표시 장치.
  19. 제14 항에 있어서,
    상기 제1 발광 소자의 활성층은 InGaN를 포함하고, 인듐의 함량은 30% 내지 45%이고, 상기 제2 발광 소자의 활성층은 InGaN를 포함하고, 인듐의 함량은 10% 내지 20%인 표시 장치.
  20. 기판 상에 공통 전극층을 형성하는 단계;
    상기 공통 전극층 상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 식각하여 공통 전극층을 노출하는 복수의 개구들을 형성하는 단계;
    상기 복수의 개구들에 발광 소자들을 각각 형성하는 단계;
    상기 하드 마스크를 제거하고, 상기 발광 소자들 상에 제1 연결 전극들을 각각 형성하고, 반도체 회로 기판의 화소 전극들 상에 제2 연결 전극들을 각각 형성하는 단계; 및
    상기 제1 연결 전극들과 상기 제2 연결 전극들을 접합하는 단계를 포함하고,
    상기 발광 소자들 각각의 활성층은 InGaN를 포함하고, 인듐의 함량은 30% 내지 45%인 표시 장치의 제조 방법.
  21. 기판 상에 공통 전극층을 형성하는 단계;
    상기 공통 전극층 상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 식각하여 공통 전극층을 노출하는 복수의 제1 개구들을 형성하는 단계;
    상기 복수의 제1 개구들에 제1 발광 소자들을 각각 형성하는 단계;
    상기 제1 발광 소자들을 덮는 마스크 패턴을 형성하는 단계;
    상기 하드 마스크를 식각하여 상기 공통 전극층을 노출하는 복수의 제2 개구들을 형성하는 단계; 및
    상기 복수의 제2 개구들에 제2 발광 소자들을 각각 형성하는 단계를 포함하고,
    상기 제1 발광 소자의 활성층은 InGaN를 포함하고, 인듐의 함량은 30% 내지 45%이며,
    상기 제2 발광 소자의 활성층은 InGaN를 포함하고, 인듐의 함량은 10% 내지 20%인 표시 장치의 제조 방법.
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