KR20230063937A - 발광 소자, 이를 포함하는 표시 장치, 및 표시 장치의 제조 방법 - Google Patents

발광 소자, 이를 포함하는 표시 장치, 및 표시 장치의 제조 방법 Download PDF

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Abstract

본 발명은 발광 소자, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법이 제공된다. 표시 장치는 기판 상에 서로 이격되어 배치된 복수의 화소 전극들, 상기 화소 전극들 상에 배치된 복수의 발광 소자들, 상기 발광 소자와 상기 화소 전극 사이에 배치된 연결 전극층, 상기 기판, 및 상기 화소 전극들 상에 배치되며 상기 발광 소자들을 둘러싸는 절연층, 및 상기 절연층 상에 배치되고 상기 발광 소자들과 접촉하는 공통 전극을 포함하고, 상기 발광 소자는 상기 연결 전극층 상에 배치된 제1 반도체층, 상기 제1 반도체층 상에 배치된 활성층, 및 상기 활성층 상에 배치된 제2 반도체층을 포함하고, 상기 연결 전극층은 상기 화소 전극과 직접 접촉하고, 상기 공통 전극은 상기 제2 반도체층과 직접 접촉한다.

Description

발광 소자, 이를 포함하는 표시 장치, 및 표시 장치의 제조 방법{LIGHT EMITTING ELEMETN, DISPLAY DEVICE COMPRISING THE SAME AND METHOD FOR FABRICATING THE DISPLAY DEVICE}
본 발명은 발광 소자, 이를 포함하는 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치를 포함할 수 있다.
최근에는 발광 표시 장치를 포함한 헤드 장착형 디스플레이(head mounted display)가 개발되고 있다. 헤드 장착형 디스플레이(Head Mounted Display, HMD)는 사용자가 안경이나 헬멧 형태로 착용하여, 눈앞 가까운 거리에 초점이 형성되는 가상현실(Virtual Reality, VR) 또는 증강현실(Augmented Reality, AR)의 안경형 모니터 장치이다.
본 발명이 해결하고자 하는 과제는 희생층을 활용하여 발광 소자들을 기판으로부터 분리하고, 매끄러운 면을 갖는 연결 전극층을 통해 전극과 연결된 발광 소자들을 포함하는 표시 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 서로 이격되어 배치된 복수의 화소 전극들, 상기 화소 전극들 상에 배치된 복수의 발광 소자들, 상기 발광 소자와 상기 화소 전극 사이에 배치된 연결 전극층, 상기 기판, 및 상기 화소 전극들 상에 배치되며 상기 발광 소자들을 둘러싸는 절연층, 및 상기 절연층 상에 배치되고 상기 발광 소자들과 접촉하는 공통 전극을 포함하고, 상기 발광 소자는 상기 연결 전극층 상에 배치된 제1 반도체층, 상기 제1 반도체층 상에 배치된 활성층, 및 상기 활성층 상에 배치된 제2 반도체층을 포함하고, 상기 연결 전극층은 상기 화소 전극과 직접 접촉하고, 상기 공통 전극은 상기 제2 반도체층과 직접 접촉한다.
상기 발광 소자는 상기 연결 전극층과 상기 제1 반도체층 사이에 배치된 전극층을 더 포함하고, 상기 연결 전극층은 상기 전극층과 접촉하는 제1 면, 및 상기 화소 전극과 접촉하는 제2 면을 포함하고, 상기 제1 면은 상기 제2 면의 적어도 일부와 평행할 수 있다.
상기 연결 전극층의 상기 제1 면의 폭은 상기 발광 소자의 폭과 동일할 수 있다.
상기 제1 면은 상기 제2 면과 동일한 폭을 가질 수 있다.
상기 제2 면은 일부분이 상기 제1 면과 평행하고, 다른 일부분은 상기 제1 면과 평행하지 않을 수 있다.
상기 제2 면은 상기 제1 면과 평행한 부분이 상기 화소 전극과 직접 접촉하고, 상기 제1 면과 평행하지 않은 부분은 상기 화소 전극과 이격될 수 있다.
상기 제2 면 중 상기 제1 면과 평행하지 않은 부분은 경사진 형상을 가질 수 있다.
상기 제2 면 중 상기 제1 면과 평행하지 않은 부분은 곡률진 형상을 가질 수 있다.
상기 연결 전극층은 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 주석(Sn), 및 티타늄(Ti) 중 적어도 어느 하나를 포함하고, 상기 발광 소자의 상기 전극층은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
상기 복수의 발광 소자는 각각 적어도 일부가 상기 절연층의 상부로 돌출될 수 있다.
상기 발광 소자는 상기 제1 반도체층과 활성층 사이에 배치된 전자 저지층, 및 상기 제2 반도체층과 상기 활성층 사이에 배치된 초격자층을 더 포함할 수 있다.
상기 기판 상에 배치되며 상기 화소 전극들의 일부분과 중첩하는 뱅크층을 더 포함하고, 상기 발광 소자들은 상기 뱅크층과 비중첩할 수 있다.
상기 공통 전극 상에 배치되고 복수의 개구부들을 포함하는 격벽, 상기 개구부에 배치되는 광 변환층, 및 상기 광 변환층과 상기 격벽 상에 배치된 복수의 컬러 필터들을 더 포함할 수 있다.
상기 격벽은 상기 뱅크와 중첩하고, 상기 개구부는 상기 발광 소자들과 중첩할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 임시 기판 상에 배치된 희생층 및 상기 희생층 상에 배치된 반도체 물질층을 형성하고, 상기 희생층 및 상기 반도체 물질층을 식각하여 복수의 발광 소자들을 형성하는 단계, 상기 희생층의 일부를 제거하여 상기 발광 소자들을 상기 임시 기판으로부터 분리하고 상기 발광 소자들의 일 면 상에 연결 전극층을 형성하는 단계, 및 상기 연결 전극층이 형성된 상기 발광 소자들을 복수의 화소 전극이 배치된 제1 기판 상에 전사하는 단계를 포함한다.
상기 발광 소자는 상기 연결 전극층 상에 배치된 전극층, 상기 전극층 상에 배치된 제1 반도체층, 상기 제1 반도체층 상에 배치된 활성층, 및 상기 활성층 상에 배치된 제2 반도체층을 포함하고, 상기 발광 소자들을 상기 제1 기판 상에 전사하는 단계에서, 상기 연결 전극층은 상기 화소 전극과 직접 접촉할 수 있다.
상기 연결 전극층은 상기 전극층과 접촉하는 제1 면, 및 상기 화소 전극과 접촉하는 제2 면을 포함하고, 상기 제1 면은 상기 제2 면의 적어도 일부와 평행할 수 있다.
상기 희생층의 두께는 상기 연결 전극층의 두께보다 클 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 발광 소자는 p형 도펀트로 도핑된 제1 반도체층 및 n형 도펀트로 도핑된 제2 반도체층, 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층, 및 상기 제1 반도체층의 일 면 상에 배치된 전극층을 포함하고, 상기 전극층의 일 면 상에 배치되고 상기 전극층과 접촉하는 제1 면, 및 상기 제1 면의 반대편 제2 면을 포함하는 연결 전극층이 배치되며, 상기 제1 면은 상기 제2 면의 적어도 일부와 평행하다.
상기 연결 전극층은 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 주석(Sn), 및 티타늄(Ti) 중 적어도 어느 하나를 포함하고, 상기 발광 소자의 상기 전극층은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 발광 소자는 제조 공정에서 희생층을 이용한 분리 공정이 수행되고, 분리면이 매끄러운 연결 전극층이 형성될 수 있다.
일 실시예에 따른 표시 장치는 연결 전극층이 형성된 발광 소자를 포함하여 발광 소자와 애노드 전극의 전기적 연결 불량이 방지되고, 상부 방향의 출광 효율이 향상될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 복수의 발광 영역의 배치를 나타내는 평면도이다.
도 3은 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 4는 도 3의 제1 발광 영역의 개략적인 단면도이다.
도 5는 도 4의 발광 소자를 확대하여 도시한 도면이다.
도 6은 일 실시예에 따른 발광 소자에서 방출된 광의 출광 경로를 나타내는 도면이다.
도 7은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 8 및 도 9는 다른 실시예에 따른 표시 장치의 일 화소의 회로도들이다.
도 10은 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 순서도이다.
도 11 내지 도 16은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 17은 다른 실시예에 따른 표시 장치에 포함된 발광 소자를 나타내는 단면도이다.
도 18은 다른 실시예에 따른 표시 장치에 포함된 발광 소자를 나타내는 단면도이다.
도 19 내지 도 27은 일 실시예에 따른 표시 장치의 제조 공정 중 발광 소자들의 전사 공정 중 일부 단계들을 나타내는 도면들이다.
도 28 내지 도 30은 일 실시예에 따른 표시 장치를 포함하는 장치를 나타내는 개략도들이다.
도 31 및 도 32는 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 나타내는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 사시도이다.
도 1을 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 반도체 회로 기판 상에 무기 발광 다이오드들이 배치된 표시 장치를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
본 명세서에서, 제1 방향(DR1)은 표시 장치(10)의 세로 방향을 가리키고, 제2 방향(DR2)은 표시 장치(10)의 가로 방향을 가리키며, 제3 방향(DR3)은 표시 장치(10)의 두께 방향을 가리킨다. 본 명세서에서, “상부”, “탑”, “상면”은 제3 방향(DR3) 일 측을 가리키고, “하부”, “바텀”, “하면”은 제3 방향(DR3) 타 측을 가리킨다. “좌”, “우”, “상”, “하”는 도면을 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “상” 및 “하”는 제1 방향(DR1)을, “좌” 및 “우”는 제2 방향(DR2)을 가리킨다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙에 배치될 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 복수의 발광 영역의 배치를 나타내는 평면도이다. 도 3은 일 실시예에 따른 표시 장치의 개략적인 단면도이다. 도 4는 도 3의 제1 발광 영역의 개략적인 단면도이다.
도 2 내지 도 4를 참조하면, 표시 장치(10)는 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
복수의 화소(PX)들 각각은 복수의 발광 영역(EA1, EA2, EA3)들을 포함하고, 표시 장치(10)는 복수의 발광 영역(EA1, EA2, EA3)들로 이루어진 하나의 화소(PX)가 최소 발광 단위를 가질 수 있다.
예를 들어, 하나의 화소(PX)는 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)을 포함할 수 있다. 제1 발광 영역(EA1)은 제1 색의 광을 방출하고, 제2 발광 영역(EA2)은 제2 색의 광을 방출하며, 제3 발광 영역(EA3)은 제3 색의 광을 방출할 수 있다. 일 예로, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 다만, 이에 제한되지 않고, 각 발광 영역(EA1, EA2, EA3)들은 서로 동일한 색의 광을 방출할 수 있다. 일 실시예에서, 하나의 화소(PX)는 3개의 발광 영역(EA1, EA2, EA3)들을 포함할 수 있으나, 이에 제한되지 않는다. 예를 들어, 하나의 화소(PX)는 4개 또는 그 이상의 발광 영역들을 포함할 수 있다.
복수의 발광 영역(EA1, EA2, EA3)들은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열되고, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)은 서로 제1 방향(DR1)으로 교대로 배열될 수 있다. 복수의 화소(PX)들이 제1 방향(DR1) 및 제2 방향(DR2)으로 배열됨에 따라, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)은 제1 방향(DR1)으로 순서대로 배치되며, 이러한 배열이 반복될 수 있다. 또한, 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)들 각각은 제2 방향(DR2)으로 반복 배열될 수 있다.
표시 장치(10)는 표시 기판(100) 및 표시 기판(100) 상에 배치된 파장 변환부(200)를 포함할 수 있다. 표시 기판(100)은 제1 기판(110) 및 제1 기판(110) 상에 배치된 애노드 전극(AE1, AE2, AE3)들, 복수의 발광 소자(ED)들, 및 캐소드 전극(CE)을 포함할 수 있다. 표시 장치(10)는 제1 기판(110) 상에 배치된 스위칭 소자(T1, T2, T3)들, 절연층(130, 150)들, 격벽(PW), 광 변환층(WCL), 차광 부재(BK), 컬러 필터(CF1, CF2, CF3)들, 및 보호층(PTL)을 더 포함할 수 있다. 파장 변환부(200)는 광 변환층(WCL), 차광 부재(BK), 컬러 필터(CF1, CF2, CF3) 및 보호층(PTL)을 포함할 수 있다.
제1 기판(110)은 절연 기판일 수 있다. 제1 기판(110)은 투명한 물질을 포함할 수 있다. 예를 들어, 제1 기판(110)은 유리, 석영 등과 같은 투명한 절연 물질을 포함할 수 있다. 제1 기판(110)은 리지드(Rigid) 기판일 수 있다. 다만, 이에 제한되지 않으며 제1 기판(110)은 폴리이미드 등과 같은 플라스틱을 포함할 수도 있고, 휘어지거나, 벤딩되거나, 폴딩되거나, 롤링될 수 있는 플렉서블한(Flexible) 특성을 가질 수도 있다. 제1 기판(110)은 복수의 발광 영역(EA1, EA2, EA3) 및 비발광 영역(NEA)을 포함할 수 있다.
스위칭 소자(T1, T2, T3)들은 제1 기판(110) 상에 배치될 수 있다. 일 실시예에서, 스위칭 소자(T1, T2, T3)는 제1 발광 영역(EA1)에 배치된 제1 스위칭 소자(T1), 제2 발광 영역(EA2)에 배치된 제2 스위칭 소자(T2), 및 제3 발광 영역(EA3)에 배치된 제3 스위칭 소자(T3)를 포함할 수 있다. 도면으로 도시하지 않았으나, 표시 장치(10)는 비발광 영역(NEA)에 배치된 스위칭 소자를 더 포함할 수도 있다.
일 실시예에서 제1 스위칭 소자(T1), 제2 스위칭 소자(T2) 및 제3 스위칭 소자(T3)는 각각 비정질 실리콘, 폴리 실리콘 또는 산화물 반도체를 포함하는 박막 트랜지스터일 수 있다. 이외 도면에 도시하지 않았으나, 제1 기판(110) 상에는 각 스위칭 소자에 신호를 전달하는 복수의 신호선들(예를 들어, 게이트 라인, 데이터 라인, 전원 라인 등)이 더 위치할 수 있다.
제1 절연층(130)은 제1 기판(110) 및 스위칭 소자(T1, T2, T3)들 상에 배치될 수 있다. 일 실시예에서 제1 절연층(130)은 유기물 절연층을 포함하여 스위칭 소자(T1, T2, T3)들에 의한 단차를 보상할 수 있다. 예를 들어, 제1 절연층(130)은 아크릴계 수지, 에폭시계 수지, 이미드계 수지, 에스테르계 수지 등을 포함할 수 있다. 일 실시예에서 제1 절연층(130)은 포지티브 감광성 재료 또는 네거티브 감광성 재료를 포함할 수 있다.
발광 소자부(LEP)는 제1 절연층(130) 상에 배치될 수 있다. 발광 소자부(LEP)는 복수의 애노드 전극(AE1, AE2, AE3)들, 발광 소자(ED)들, 및 캐소드 전극(CE)을 포함할 수 있다.
애노드 전극(AE1, AE2, AE3)들은 제1 절연층(130) 상에 배치될 수 있다. 애노드 전극(AE1, AE2, AE3)들은 각 발광 영역(EA1, EA2, EA3)에 대응하여 배치될 수 있다. 복수의 애노드 전극(AE1, AE2, AE3)들은 발광 영역(EA1, EA2, EA3)과 유사하게 제1 방향(DR1) 및 제2 방향(DR2)으로 서로 이격되어 배열될 수 있다. 애노드 전극(AE1, AE2, AE3)들은 평면도 상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 각 변들을 포함한 사각형의 형상을 가질 수 있다. 다만, 이에 제한되지 않고 애노드 전극(AE1, AE2, AE3)의 평면 형상은 표시 장치(10)의 발광 영역(EA1, EA2, EA3)들의 배치 및 구조에 따라 다양하게 변형될 수 있다. 예를 들어, 발광 영역(EA1, EA2, EA3)들이 PENTILETM 타입으로 배열될 경우, 애노드 전극(AE1, AE2, AE3)들의 배열도 그에 따라 달라질 수 있고, 각 애노드 전극(AE1, AE2, AE3)의 평면 형상도 다각형, 원형 등으로 변형될 수 있다.
애노드 전극(AE1, AE2, AE3)들은 제1 발광 영역(EA1)에 배치된 제1 애노드 전극(AE1), 제2 발광 영역(EA2)에 배치된 제2 애노드 전극(AE2) 및 제3 발광 영역(EA3)에 배치된 제3 애노드 전극(AE3)을 포함할 수 있다. 제1 애노드 전극(AE1)은 제1 절연층(130)을 관통하여 제1 스위칭 소자(T1)와 전기적으로 연결되고 제2 애노드 전극(AE2)은 제1 절연층(130)을 관통하여 제2 스위칭 소자(T2)와 전기적으로 연결되고, 제3 애노드 전극(AE3)은 제1 절연층(130)을 관통하여 제3 스위칭 소자(T3)와 전기적으로 연결될 수 있다. 애노드 전극(AE)은 각 발광 영역(EA)에 대응하여 배치된 화소 전극일 수 있다.
제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)은 반사율이 높은 재료를 포함할 수 있다. 예를 들어, 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)은 TiO2(Titanium oxide), ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 또는 MgO(magnesium oxide)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사율이 높은 물질층이 적층된 구조를 가질 수 있다. 일함수가 높은 물질층이 반사율이 높은 물질층보다 상층에 배치되어 발광 소자(ED)에 인접하여 배치될 수 있다. 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 다층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
뱅크층(BNL)은 제1 절연층(130) 및 애노드 전극(AE1, AE2, AE3)들 상에 배치될 수 있다. 뱅크층(BNL)은 애노드 전극(AE1, AE2, AE3)들 각각의 일부를 노출하는 복수의 개구부들을 포함할 수 있다. 뱅크층(BNL)의 개구부는 발광 영역(EA1, EA2, EA3)과 비발광 영역(NEA)을 구분할 수 있다. 예를 들어, 뱅크층(BNL)의 개구부 중 제1 애노드 전극(AE1)을 노출하는 개구부는 제1 발광 영역(EA1)이고, 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)을 노출하는 개구부들 각각은 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)일 수 있다. 그 외에 뱅크층(BNL)이 배치된 영역은 비발광 영역(NEA)일 수 있다.
뱅크층(BNL)은 유기 절연 물질을 포함할 수 있으며, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등을 포함할 수 있다.
발광 소자(ED)들은 애노드 전극(AE1, AE2, AE3)들 상에 배치될 수 있다. 발광 소자(ED)는 각 발광 영역(EA1, EA2, EA3)들에서 애노드 전극(AE1, AE2, AE3)들 상에 배치될 수 있다. 발광 소자(ED)들은 뱅크층(BNL)과 비중첩하며, 인접한 발광 영역(EA1, EA2, EA3)들을 구분하는 뱅크층(BNL)들의 사이에 배치될 수 있다.
발광 소자(ED)는 무기 발광 다이오드(Inorganic light emitting diode) 소자일 수 있다. 발광 소자(ED)는 복수의 반도체층(도 5의 'SEM1', 'SEM2', 'EBL', 'SLT')들, 활성층(도 5의 'MQW') 및 전극층(도 5의 'IEL')을 포함하여 전기 신호를 받아 광을 방출할 수 있다. 발광 소자(ED)는 제3 방향(DR3)으로 연장된 형상을 가질 수 있다. 발광 소자(ED)의 제3 방향(DR3)의 길이는 수평 방향의 길이보다 길 수 있고, 일 예로, 발광 소자(ED)의 제3 방향(DR3)의 길이는 대략 1 내지 5㎛일 수 있다. 발광 소자(ED)는 폭이 높이보다 긴 원통형, 디스크형(disk) 또는 로드형(rod)의 형상을 가질 수 있다. 다만, 이에 한정되지 않고, 발광 소자(ED)는 로드, 와이어, 튜브 등의 형상, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상 등 다양한 형태를 가질 수 있다. 발광 소자(ED)에 대한 보다 자세한 설명은 후술하기로 한다.
제2 절연층(150)은 뱅크층(BNL) 및 복수의 애노드 전극(AE1, AE2, AE3) 상에 배치될 수 있다. 제2 절연층(150)은 후술하는 캐소드 전극(CE)이 형성될 수 있도록 하부의 단차를 평탄화시킬 수 있다. 제2 절연층(150)은 발광 소자(ED)들의 일부분이 제2 절연층(150)의 상부로 돌출될 수 있도록 소정 높이로 형성될 수 있다. 애노드 전극(AE1, AE2, AE3)의 상면을 기준으로, 제2 절연층(150)의 높이는 발광 소자(ED)의 높이보다 낮을 수 있고, 제2 절연층(150)의 상면으로 발광 소자(ED)들의 일부가 돌출될 수 있다. 제2 절연층(150)은 복수의 발광 소자(ED)들을 감싸도록 배치될 수 있다.
제2 절연층(150)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(150)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등을 포함할 수 있다.
캐소드 전극(CE)은 제2 절연층(150), 복수의 발광 소자(ED)들 상에 배치될 수 있다. 예를 들어, 캐소드 전극(CE)은 발광 소자(ED)가 형성된 제1 기판(110)의 일면에 배치되며, 표시 영역(DPA) 및 비표시 영역(NDA) 전체적으로 배치될 수 있다. 캐소드 전극(CE)은 표시 영역(DPA)에서 각 발광 영역(EA1, EA2, EA3)들과 중첩하여 배치되며, 광이 출사될 수 있도록 얇은 두께로 이루어질 수 있다.
캐소드 전극(CE)은 복수의 발광 소자(ED) 중 일부의 상면에 직접 배치될 수 있다. 캐소드 전극(CE)은 복수의 발광 소자(ED)를 덮으며, 복수의 발광 소자(ED)를 공통적으로 연결하여 배치되는 공통층, 또는 공통 전극일 수 있고, 각 발광 소자(ED)에 공통 전압이 인가될 수 있다.
캐소드 전극(CE)은 제1 기판(110)에 전체적으로 배치되어 공통 전압이 인가되므로 낮은 저항을 갖는 물질을 포함할 수 있다. 또한, 캐소드 전극(CE)은 광을 투과시키기 용이하도록 얇은 두께로 형성되거나, 투명한 물질로 형성될 수 있다. 예를 들어, 캐소드 전극(CE)은 알루미늄(Al), 은(Ag), 구리(Cu), ITO, IZO, 등과 같은 낮은 저항을 갖는 물질을 포함할 수 있다. 캐소드 전극(CE)의 두께는 대략 10Å 내지 200Å 일 수 있으나 이에 한정되지 않는다.
발광 소자(ED)들은 연결 전극층(SEL)을 통해 애노드 전극(AE1, AE2, AE3)으로부터 화소 전압을 공급받고, 캐소드 전극(CE)을 통해 공통 전압을 공급받을 수 있다. 발광 소자(ED)는 화소 전압과 공통 전압 간의 전압 차에 따라 소정의 휘도로 광을 발광할 수 있다.
격벽(PW)은 표시 영역(DPA)의 캐소드 전극(CE) 상에 배치되며, 뱅크층(BNL)과 유사하게 복수의 발광 영역(EA1, EA2, EA2)을 구획할 수 있다. 격벽(PW)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되도록 배치되며, 표시 영역(DPA) 전체에서 격자 형태의 패턴으로 이루어질 수 있다. 또한, 격벽(PW)은 복수의 발광 영역(EA1, EA2, EA3)과 비중첩하며, 비발광 영역(NEA) 및 뱅크층(BNL)과 중첩할 수 있다.
격벽(PW)은 캐소드 전극(CE)을 노출하는 복수의 개구부(OP1, OP2, OP3)들을 포함할 수 있다. 복수의 개구부(OP1, OP2, OP3)들은 제1 발광 영역(EA1)과 중첩하는 제1 개구부(OP1), 제2 발광 영역(EA2)과 중첩하는 제2 개구부(OP2), 및 제3 발광 영역(EA3)과 중첩하는 제3 개구부(OP3)를 포함할 수 있다. 여기서, 복수의 개구부(OP1, OP2, OP3)들은 복수의 발광 영역(EA1, EA2, EA3)에 대응될 수 있다. 즉, 제1 개구부(OP1)가 제1 발광 영역(EA1)에 대응되고, 제2 개구부(OP2)가 제2 발광 영역(EA2)에 대응되며, 제3 개구부(OP3)가 제3 발광 영역(EA3)에 대응될 수 있다. 개구부(OP1, OP2, OP3)들 각각은 발광 영역(EA1, EA2, EA3)에 배치된 발광 소자(ED)들과 중첩할 수 있다.
격벽(PW)은 광 변환층(WCL)이 배치되기 위한 공간을 제공하는 역할을 할 수 있다. 이를 위해, 격벽(PW)은 소정의 두께로 이루어질 수 있으며, 예를 들어, 격벽(PW)의 두께는 1㎛ 내지 10㎛ 범위로 이루어질 수 있다. 격벽(PW)은 소정의 두께로 이루어질 수 있도록, 유기 절연 물질을 포함할 수 있다. 유기 절연 물질은 예를 들어, 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다.
광 변환층(WCL)은 복수의 개구부(OP1, OP2, OP3) 상에 각각 배치될 수 있으며, 서로 이격하여 배치될 수 있다. 광 변환층(WCL)은 서로 이격된 섬 형상의 패턴으로 형성될 수 있다. 예를 들어, 광 변환층(WCL)은 제1 개구부(OP1), 제2 개구부(OP2) 및 제3 개구부(OP3)에 각각 배치되며, 이들과 일대일 대응할 수 있다. 또한, 광 변환층(WCL)은 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)에 각각 중첩하여 배치될 수 있다. 예시적인 실시예에서 광 변환층(WCL) 각각은 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)과 완전히 중첩될 수 있다. 다만, 이에 제한되지 않으며, 광 변환층(WCL)은 일 방향으로 연장된 선형의 패턴으로 형성될 수도 있다.
광 변환층(WCL)은 발광 소자(ED)들로부터 출사된 광들을 다른 파장대의 광으로 변환 또는 시프트시켜 컬러 필터(CF1, CF2, CF3)로 출사할 수 있다. 광 변환층(WCL)은 베이스 수지(BRS1) 및 광 변환 입자(WCP1)를 포함할 수 있다. 베이스 수지(BRS1)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 베이스 수지(BRS1)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다.
광 변환 입자(WCP1)는 발광 소자(ED)로부터 입사된 제3 색의 청색광을 제4 색의 광으로 변환할 수 있다. 예를 들어, 파장 변환 입자(WCP1)는 청색 파장 대역의 광을 황색(yellow) 파장 대역의 광으로 변환할 수 있다. 파장 변환 입자(WCP1)는 양자점(QD, quantum dot), 양자 막대, 형광 물질 또는 인광 물질일 수 있다. 예를 들어 양자점은 전자가 전도대에서 가전자대로 전이하면서 특정한 색을 방출하는 입자상 물질일 수 있다.
상기 양자점은 반도체 나노 결정 물질일 수 있다. 상기 양자점은 그 조성 및 크기에 따라 특정 밴드갭을 가져 빛을 흡수한 후 고유의 파장을 갖는 광을 방출할 수 있다. 상기 양자점의 반도체 나노 결정의 예로는 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합 등을 들 수 있다.
일 실시예에서, 양자점은 나노 결정을 포함하는 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 양자점의 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층 역할 및/또는 양자점에 전기 영동 특성을 부여하기 위한 차징층(charging layer)의 역할을 수행할 수 있다. 상기 쉘은 단층 또는 다중층일 수 있다. 상기 양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다.
광 변환층(WCL)은 발광 소자(ED)의 광을 랜덤한 방향으로 산란시키기 위한 산란체를 더 포함할 수 있다. 산란체는 베이스 수지(BRS1)와 상이한 굴절률을 가지고 베이스 수지(BRS1)와 광학 계면을 형성할 수 있다. 예를 들어, 산란체는 광 산란 입자일 수 있다. 산란체는 투과 광의 적어도 일부를 산란시킬 수 있는 재료이면 특별히 제한되지 않으나, 예를 들어 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등을 예시할 수 있고, 상기 유기 입자의 재료로는 아크릴계 수지 또는 우레탄계 수지 등을 예시할 수 있다. 산란체는 광의 파장을 실질적으로 변환시키지 않으면서 입사광의 입사 방향과 무관하게 랜덤한 방향으로 광을 산란시킬 수 있다.
광 변환층(WCL)은 제3 방향(DR3)으로의 두께가 클수록 광 변환층(WCL)에 포함된 파장 변환 입자(WCP1)의 함량이 높아지므로, 광 변환층(WCL)의 광 변환 효율이 증가할 수 있다. 그러므로, 광 변환층(WCL)의 두께는 광 변환층(WCL)의 광 변환 효율을 고려하여 설정되는 것이 바람직하다.
발광 소자(ED)에서 발광된 제3 색의 청색광 중 일부가 광 변환층(WCL)에서 제4 색의 황색광으로 변환될 수 있다. 광 변환층(WCL)에서는 제1 색의 청색광과 제4 색의 황색광이 혼색되어 제5 색의 백색광을 출사할 수 있다. 광 변환층(WCL)에서 출사되는 백색광은 후술하는 제1 컬러 필터(CF1)에서 제1 광만을 투과시키고 제2 컬러 필터(CF2)에서 제2 광만을 투과시키며 제3 컬러 필터(CF3)에서 제3 광만을 투과시킬 수 있다. 이에 따라, 컬러 필터(CF1, CF2, CF3)에서 출사되는 광은 제1 색의 적색광, 제2 색의 녹색광 및 제3 색의 청색광일 수 있으며, 이를 통해 풀컬러를 구현할 수 있다.
차광 부재(BK)는 격벽(PW) 상에 배치될 수 있다. 차광 부재(BK)는 비발광 영역(NEA)에 중첩하여 광의 투과를 차단할 수 있다. 차광 부재(BK)는 뱅크층(BNL)과 유사하게 평면상 격자 형태로 배치될 수 있다. 차광 부재(BK)는 뱅크층(BNL)과 중첩하여 배치될 수 있으며, 발광 영역(EA1, EA2, EA3)들과 비중첩할 수 있다.
일 실시예에서 차광 부재(BK)는 유기 차광 물질을 포함할 수 있으며, 유기 차광 물질의 코팅 및 노광 공정 등을 통해 형성될 수 있다. 차광 부재(BK)는 차광성을 갖는 염료 또는 안료를 포함할 수 있으며, 블랙 매트릭스일 수 있다.
복수의 컬러 필터(CF1, CF2, CF3)들은 격벽(PW) 상에 배치될 수 있다. 복수의 컬러 필터(CF1, CF2, CF3)들 각각은 차광 부재(BK)들이 개구하는 영역에 대응되도록 배치될 수 있다. 서로 다른 컬러 필터(CF1, CF2, CF3)들은 서로 이격되어 배치될 수 있으나, 이에 제한되지 않는다.
복수의 컬러 필터(CF1, CF2, CF3)들은 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3)를 포함할 수 있다. 제1 컬러 필터(CF1)는 제1 발광 영역(EA1)과 중첩하여 배치될 수 있다. 제2 컬러 필터(CF2)는 뱅크층(BNL)의 제2 발광 영역(EA2)과 중첩하고, 제3 컬러 필터(CF3)는 뱅크층(BNL)의 제3 발광 영역(EA3)과 중첩하여 배치될 수 있다.
복수의 컬러 필터(CF1, CF2, CF3)들은 차광 부재(BK)들이 개구하는 영역들을 채우도록 배치될 수 있으며, 일부분이 차광 부재(BK)들 상에 배치될 수 있다. 다만, 이에 제한되지 않으며, 컬러 필터(CF1, CF2, CF3)들은 차광 부재(BK)가 개구하는 영역 내에 배치될 수도 있다. 각 컬러 필터(CF1, CF2, CF3)들은 섬형의 패턴으로 배치될 수 있으나, 이에 제한되지 않는다. 예를 들어, 각 컬러 필터(CF1, CF2, CF3)들은 표시 영역(DPA)에서 일 방향으로 연장된 선형의 패턴을 형성할 수도 있다. 일 실시예에서, 제1 컬러 필터(CF1)는 적색 컬러 필터이고, 제2 컬러 필터(CF2)는 녹색 컬러 필터이며, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있다. 각 컬러 필터(CF1, CF2, CF3)들은 발광 소자(ED)에서 방출된 광들 중 일부만을 투과시키고, 다른 광들은 투과를 차단할 수 있다. 일 실시예에 따른 표시 장치(10_2)는 발광 소자(ED)에서 방출된 광들이 컬러 필터(CF1, CF2, CF3)들을 투과하여 출사되므로, 색 순도가 더 향상될 수 있다.
보호층(PTL)은 컬러 필터(CF1, CF2, CF3)들 및 차광 부재(BK) 상에 배치될 수 있다. 보호층(PTL)은 표시 장치(10)의 최상부에 배치되어 하부의 복수의 컬러 필터(CF1, CF2, CF3) 및 차광 부재(BK)를 보호할 수 있다. 보호층(PTL)의 일면, 예를 들어 하면은 복수의 컬러 필터(CF1, CF2, CF3) 및 차광 부재(BK)의 상면에 각각 접촉할 수 있다.
보호층(PTL)은 복수의 컬러 필터(CF1, CF2, CF3)와 차광 부재(BK)를 보호하기 위해, 무기 절연성 물질을 포함할 수 있다. 예를 들어, 보호층(PTL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOx), 질화 알루미늄(AlNx) 등을 포함할 수 있으나, 이에 한정되지 않는다. 보호층(PTL)은 소정 두께로 이루어질 수 있으며, 예를 들어, 0.01 내지 1㎛의 범위로 이루어질 수 있다. 다만, 이에 한정되지 않는다.
도 5는 도 4의 발광 소자를 확대하여 도시한 도면이다. 도 6은 일 실시예에 따른 발광 소자에서 방출된 광의 출광 경로를 나타내는 도면이다.
도 3 및 도 4에 결부하여 도 5 및 도 6을 참조하면, 일 실시예에 따른 발광 소자(ED)는 전극층(IEL), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)을 포함할 수 있다. 전극층(IEL), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)은 제3 방향(DR3)으로 순차적으로 적층될 수 있다.
제1 반도체층(SEM1)은 전극층(IEL) 상에 배치될 수 있다. 제1 반도체층(SEM1)은 p형 반도체일 수 있으며, AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(SEM1)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다. 예를 들어, 제1 반도체층(SEM1)은 p형 Mg으로 도핑된 p-GaN일 수 있다.
전자 저지층(EBL)은 제1 반도체층(SEM1) 상에 배치될 수 있다. 전자 저지층(EBL)은 활성층(MQW)으로 유입되는 전자가 활성층(MQW)에서 정공과 재결합하지 못하고 다른 층으로 주입되는 것을 방지할 수 있다. 예를 들어, 전자 저지층(EBL)은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층(EBL)의 두께는 10㎚ 내지 50㎚의 범위를 가질 수 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 전자 저지층(EBL)은 생략될 수 있다.
활성층(MQW)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 발광 신호에 따라 전자-정공의 재결합에 의해 광을 방출할 수 있다. 활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 제한되지 않는다. 예를 들어, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수 있다.
초격자층(SLT)은 활성층(MQW) 상에 배치된다. 초격자층(SLT)은 제2 반도체층(SEM2)과 활성층(MQW) 사이의 격자 상수 차이로 인한 응력을 완화할 수 있다. 예를 들어, 초격자층(SLT)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SLT)의 두께는 대략 50 내지 200㎚일 수 있다. 다만, 초격자층(SLT)은 생략될 수 있다.
제2 반도체층(SEM2)은 초격자층(SLT) 상에 배치될 수 있다. 제2 반도체층(SEM2)은 n형 반도체일 수 있다. 제2 반도체층(SEM2)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(SEM2)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제2 반도체층(SEM2)은 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체층(SEM2)의 두께는 2㎛ 내지 4㎛의 범위를 가질 수 있으나, 이에 제한되지 않는다.
전극층(IEL)은 연결 전극층(SEL)과 제1 반도체층(SEM1) 사이에 배치될 수 있다. 전극층(IEL)은 표시 장치(10)에서 발광 소자(ED)가 연결 전극층(SEL) 또는 애노드 전극(AE1, AE2, AE3)과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(IEL)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(IEL)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(IEL)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
일 실시예에 따른 표시 장치(10)는 발광 소자(ED)와 애노드 전극(AE1, AE2, AE3) 사이에 배치된 연결 전극층(SEL)을 더 포함할 수 있다. 연결 전극층(SEL)은 애노드 전극(AE1, AE2, AE3) 상에 직접 배치될 수 있다. 연결 전극층(SEL)은 애노드 전극(AE1, AE2, AE3) 및 발광 소자(ED)와 각각 직접 접촉하여 이들을 전기적으로 연결할 수 있다. 연결 전극층(SEL)은 오믹(Ohmic) 연결 전극 또는 쇼트키(Schottky) 연결 전극일 수 있다. 각 발광 영역(EA1, EA2, EA3)마다 복수의 발광 소자(ED)들이 배치된 실시예에서, 각 발광 영역(EA1, EA2, EA3)에 배치된 애노드 전극(AE1, AE2, AE3)들 상에는 복수의 연결 전극층(SEL)들이 배치될 수 있다.
발광 소자(ED)는 표시 장치(10)의 제1 기판(110)이 아닌 다른 기판 상에 형성되고, 상기 기판으로부터 제1 기판(110)으로 전사될 수 있다. 표시 장치(10)의 제조 공정은 상기 기판과 발광 소자(ED)를 분리하는 공정을 포함하는데, 상기 분리 공정은 발광 소자(ED) 상에 희생층(도 11의 'SCL')을 형성하고, 희생층(SCL)이 형성된 발광 소자(ED)를 임시 기판(도 12의 'TSUB')로 전사한 뒤, 희생층(SCL) 일부를 제거하는 공정을 통해 수행될 수 있다. 희생층(SCL)은 분리 공정에서 상대적으로 제거되기 쉬우면서, 도전성이 높은 재료를 포함할 수 있다. 희생층(SCL)은 발광 소자(ED)가 분리될 때 완전히 제거되지 않고 연결 전극층(SEL)으로 남을 수 있다. 발광 소자(ED)는 희생층(SCL)이 일부 남아 형성된 연결 전극층(SEL)이 애노드 전극(AE1, AE2, AE3) 상에 배치되도록 제1 기판(110) 상에 전사되고, 연결 전극층(SEL)을 통해 애노드 전극(AE1, AE2, AE3)과 전기적으로 연결될 수 있다.
예를 들어, 연결 전극층(SEL)은 금(Au), 구리(Cu), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 은(Ag) 등과 같은 금속 재료 중 적어도 어느 하나를 포함할 수 있다. 연결 전극층(SEL)은 애노드 전극(AE1, AE2, AE3)과 직접 접촉하여 연결되므로, 애노드 전극(AE1, AE2, AE3)과 동일한 물질로 이루어질 수 있다. 이에 따라, 연결 전극층(SEL)과 애노드 전극(AE1, AE2, AE3) 간의 접착성이 향상되어 접촉 특성이 증가될 수 있다.
후술할 바와 같이, 발광 소자(ED)의 형성 공정에서 희생층(SCL)은 반도체 물질층과 함께 식각될 수 있고, 희생층(SCL)이 잔존하여 형성되는 연결 전극층(SEL)은 그 폭이 발광 소자(ED)의 폭과 동일할 수 있다. 연결 전극층(SEL)은 발광 소자(ED)의 전극층(IEL)과 맞닿는 제1 면, 및 애노드 전극(AE1, AE2, AE3)과 맞닿는 제2 면을 포함할 수 있다. 연결 전극층(SEL)은 제1 면과 제2 면이 서로 평행하면서 서로 동일한 폭을 가질 수 있다. 연결 전극층(SEL)의 제1 면은 전극층(IEL)의 하면과 완전하게 맞닿고, 제2 면도 애노드 전극(AE1, AE2, AE3)와 완전하게 맞닿을 수 있다. 다만, 이에 제한되지 않는다. 후술하는 희생층(SCL)의 제거 공정에서, 공정 조건에 따라 연결 전극층(SEL)의 형상은 도 5 및 도 6의 실시예와 다를 수 있다. 이 경우, 연결 전극층(SEL)은 제1 면과 제2 면이 부분적으로 평행하지 않으며, 평행한 면들은 서로 다른 폭을 가질 수 있다.
일 실시예에 따르면, 희생층(SCL) 및 연결 전극층(SEL)은 반사율이 높은 재료를 포함할 수 있고, 발광 소자(ED)에서 생성된 광 중 일부는 연결 전극층(SEL)에서 반사되어 상부 방향으로 출사될 수도 있다. 발광 소자(ED)의 활성층(MQW)에서 생성된 광들은 무작위의 방향으로 출사될 수 있다.
상기 광들 중, 제1 기판(110)의 상부 방향, 또는 애노드 전극(AE1, AE2, AE3)의 상부 방향으로 출사되는 제1 광(L1)은 발광 소자(ED)의 제2 반도체층(SEM2)의 상면을 통해 캐소드 전극(CE)으로 입사될 수 있다. 캐소드 전극(CE)은 광의 투과율이 높은 재료로 이루어지거나 얇은 두께를 가질 수 있고, 제1 광(L1)은 캐소드 전극(CE)을 투과하여 상부 방향으로 출사될 수 있다.
활성층(MQW)에서 생성된 광들 중 제1 기판(110)을 향하는 방향, 또는 애노드 전극(AE1, AE2, AE3)을 향해 출사되는 제2 광(L2)은 연결 전극층(SEL)을 향해 입사될 수 있다. 연결 전극층(SEL)은 반사율이 높은 재료로 이루어질 수 있고, 제2 광(L2)은 연결 전극층(SEL)에서 반사되어 상부 방향으로 출사될 수 있다. 표시 장치(10)는 발광 소자(ED)의 분리 공정 후에 잔존하는 연결 전극층(SEL)을 포함하여, 발광 소자(ED)에서 생성되는 광들의 상부 출광 효율을 향상시킬 수 있다.
한편, 각 화소(PX)는 화소 구동 회로를 포함한다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 이하에서, 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 7은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다. 도 7은 도 2의 일 화소(PX)에 포함된 화소 회로도의 일 예가 도시되어 있다.
도 7을 참조하면, 발광 소자(ED)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(ED)의 발광량은 구동 전류(Ids)에 비례할 수 있다. 발광 소자(ED)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다.
발광 소자(ED)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 고전위 전압보다 낮은 저전위 전압이 공급되는 제2 전원 배선(VSL)에 접속될 수 있다.
구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원전압이 공급되는 제1 전원 배선(VDL)으로부터 발광 소자(ED)로 흐르는 전류를 조정한다. 구동 트랜지스터(DT)의 게이트 전극은 제1 트랜지스터(ST1)의 제1 전극에 접속되고, 소스 전극은 발광 소자(ED)의 애노드 전극에 접속되며, 드레인 전극은 고전위 전압이 인가되는 제1 전원 배선(VDL)에 접속될 수 있다.
제1 트랜지스터(ST1)는 제1 스캔 배선(SCL1)의 제1 스캔 신호에 의해 턴-온되어 데이터 배선(DL)을 구동 트랜지스터(DT)의 게이트 전극에 접속시킨다. 제1 트랜지스터(ST1)의 게이트 전극은 제1 스캔 배선(SCL1)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 제2 전극은 데이터 배선(DL)에 접속될 수 있다.
제2 트랜지스터(ST2)는 제2 스캔 배선(SCL2)의 제2 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 구동 트랜지스터(DT)의 소스 전극에 접속시킨다. 제2 트랜지스터(ST2)의 게이트 전극은 제2 스캔 배선(SCL2)에 접속되고, 제1 전극은 초기화 전압 배선(VIL)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 소스 전극에 접속될 수 있다.
제1 및 제2 트랜지스터들(ST1, ST2) 각각의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 제한되지 않는다. 즉, 제1 및 제2 트랜지스터들(ST1, ST2) 각각의 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 7에서는 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)은 P 타입 MOSFET으로 형성될 수도 있다.
도 8 및 도 9는 다른 실시예에 따른 표시 장치의 일 화소의 회로도들이다. 도 8 및 도 9는 도 2의 일 화소(PX)의 화소 회로도의 다른 예가 도시되어 있다. 도 9의 실시예는 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)가 P 타입 MOSFET으로 형성되고, 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)가 N 타입 MOSFET으로 형성되는 것에서 도 8의 실시예와 차이가 있다.
도 8을 참조하면, 발광 소자(ED)의 애노드 전극은 제4 트랜지스터(ST4)의 제1 전극과 제6 트랜지스터(ST6)의 제2 전극에 접속되며, 캐소드 전극은 제2 전원 배선(VSL)에 접속될 수 있다. 발광 소자(ED)의 애노드 전극과 캐소드 전극 사이에는 기생 용량(Cel)이 형성될 수 있다.
화소(PX)는 구동 트랜지스터(transistor)(DT), 스위치 소자들, 및 커패시터(C1)를 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함한다.
구동 트랜지스터(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류인 구동 전류(Ids)를 제어한다.
커패시터(C1)는 구동 트랜지스터(DT)의 제2 전극과 제1 전원 배선(VDL) 사이에 형성된다. 커패시터(C1)의 일 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되고, 타 전극은 제1 전원 배선(VDL)에 접속될 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 반도체층이 폴리 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.
또한, 도 8에서는 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다.
나아가, 제1 전원 배선(VDL)의 제1 전원 전압, 제2 전원 배선(VSL)의 제2 전원 전압, 및 초기화 전압 배선(VIL)의 제3 전원 전압은 구동 트랜지스터(DT)의 특성, 발광 소자(ED)의 특성 등을 고려하여 설정될 수 있다.
도 9를 참조하면, P 타입 MOSFET으로 형성되는 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6) 각각의 액티브층은 폴리 실리콘으로 형성되고, N 타입 MOSFET으로 형성되는 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3) 각각의 액티브층은 산화물 반도체로 형성될 수 있다.
도 9에서는 제2 트랜지스터(ST2)의 게이트 전극과 제4 트랜지스터(ST4)의 게이트 전극이 기입 스캔 배선(GWL)에 연결되고, 제1 트랜지스터(ST1)의 게이트 전극이 제어 스캔 배선(GCL)에 연결되는 것에서 도 5의 실시예와 차이점이 있다. 도 9에서는 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)가 N 타입 MOSFET으로 형성되므로, 제어 스캔 배선(GCL)과 초기화 스캔 배선(GIL)에는 게이트 하이 전압의 스캔 신호가 인가될 수 있다. 이에 비해, 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)가 P 타입 MOSFET으로 형성되므로, 기입 스캔 배선(GWL)과 발광 배선(EL)에는 게이트 로우 전압의 스캔 신호가 인가될 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 10은 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 순서도이다. 도 11 내지 도 16은 일 실시예에 따른 표시 장치의 제조 공정 중 일부를 나타내는 단면도들이다.
도 10 내지 도 16을 참조하면, 일 실시예에 따른 표시 장치(10)의 제조 방법은 기판 상에 희생층이 배치된 발광 소자(ED)들을 형성하는 단계(S10), 희생층의 일부분을 제거하여 발광 소자들을 기판으로부터 분리하는 단계(S20), 희생층의 일부분이 제거되어 연결 전극층이 형성된 발광 소자(ED)들을 애노드 전극이 배치된 제1 기판 상에 전사하는 단계(S30), 및 발광 소자(ED)들 상에 캐소드 전극(CE)을 형성하는 단계(S40)를 포함할 수 있다.
먼저, 도 11에 도시된 바와 같이, 베이스 기판(BSUB)을 준비하고, 베이스 기판(BSUB) 상에 복수의 반도체 물질층(SEML3, SEML2, SLTL, MQWL, EBLL, SEML1, IELL) 및 희생층(SCL)을 형성한다. 베이스 기판(BSUB)은 사파이어 기판(Al2O3) 또는 실리콘을 포함하는 실리콘 웨이퍼일 수 있다. 다만 이에 제한되지 않으며, 이하에서는 베이스 기판(BSUB)이 사파이어 기판인 경우를 예시하여 설명한다.
베이스 기판(BSUB)이 준비되면, 베이스 기판(BSUB) 상에 복수의 반도체 물질층(SEML3, SEML2, SLTL, MQML, EBLL, SEML1, IELL)을 형성한다. 반도체 물질층(SEML3, SEML2, SLTL, MQML, EBLL, SEML1, IELL)들은 에피택셜(Epitaxial) 성장법을 통해 형성될 수 있다. 에피텍셜 성장 공정은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있다. 일 예로, 금속-유기물 화학기상 증착법(MOCVD)에 의해 수행될 수 있으나, 이에 제한되지 않는다.
복수의 반도체 물질층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 이에 한정되지 않는다.
도면에서는 제3 반도체 물질층(SEML3)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다. 제3 반도체 물질층(SEML3)은 제2 반도체 물질층(SEML2)과 베이스 기판(BSUB)의 격자 상수 차이를 줄이기 위해 배치될 수 있다. 일 예로, 제3 반도체 물질층(SEML3)은 언도프드(Undoped) 반도체를 포함할 수 있으며, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 제3 반도체 물질층(SEML3)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 한정되지 않는다.
상술한 방법을 이용하여 제3 반도체 물질층(SEML3) 상에 제2 반도체 물질층(SEML2), 초격자 물질층(SLTL), 활성 물질층(MQWL), 전자 저지 물질층(EBLL), 제1 반도체 물질층(SEML1), 전극 물질층(IELL)을 순차적으로 형성하고, 전극 물질층(IELL) 상에 희생층(SCL)을 형성한다. 희생층(SCL)은 에피텍셜 성장법이 아닌 증착, 스퍼터링, 원자층 증착 공정 등을 통해 형성될 수 있다.
희생층(SCL)은 후속 공정에서 식각 용액에 의해 화학적으로 제거될 수 있는 재료를 포함할 수 있다. 희생층(SCL)은 식각 용액에 의해 일부분이 제거되며, 발광 소자(ED) 상에 연결 전극층(SEL)으로 남을 수 있다. 일 예로, 희생층(SCL)은 화학적으로 분리가 용이하면서 전도성을 갖고 반사율이 높은 재료를 포함할 수 있다. 예를 들어, 희생층(SCL)은 금(Au), 구리(Cu), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 은(Ag) 등과 같은 금속 재료를 포함할 수 있다.
이어, 도 12에 도시된 바와 같이, 베이스 기판(BSUB) 상의 반도체 물질층들, 및 희생층(SCL)을 임시 기판(TSUB) 상에 전사하고, 베이스 기판(BSUB)을 제거한다. 임시 기판(TSUB)은 희생층(SCL) 상에 배치될 수 있고, 임시 기판(TSUB)이 하부에 배치될 경우 반도체 물질층(SEML3, SEML2, SLTL, MQML, EBLL, SEML1, IELL)은 전극 물질층(IELL)이 하부에 배치되고, 베이스 기판(BSUB)이 제거되어 제3 반도체 물질층(SEML3)이 노출될 수 있다.
임시 기판(TSUB)은 반도체 물질층(SEML3, SEML2, SLTL, MQML, EBLL, SEML1, IELL) 및 희생층(SCL)의 식각 공정이 수행될 수 있다. 임시 기판(TSUB)은 사파이어 기판, 유리 등과 같은 투명성 기판을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, GaN, SiC, ZnO, Si, GaP 및 GaAs 등과 같은 도전성 기판으로 이루어질 수도 있다.
이어, 도 13을 참조하면, 반도체 물질층들 중 제3 반도체 물질층(SEML3)을 제거하고 복수의 반도체 물질층(SEML2, SLTL, MQML, EBLL, SEML1, IELL) 및 희생층(SCL)을 식각하여 상부에 희생층(SCL)이 형성된 복수의 발광 소자(ED)들을 형성(S10)한다.
도면에 도시하지 않았으나, 반도체 물질층(SEML2, SLTL, MQML, EBLL, SEML1, IELL)들은 그 상에 마스크 패턴을 형성하고, 상기 마스크 패턴이 형성되지 않은 부분을 식각하는 공정을 통해 발광 소자(ED)들을 형성할 수 있다. 반도체 물질층들은 통상적인 방법에 의해 식각될 수 있다. 예를 들어, 반도체 물질층들을 식각하는 공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 심도 반응성 이온 에칭법(Deep reactive ion etching, DRIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 한정되는 것은 아니다.
도 14 및 도 15를 참조하면, 희생층(SCL)이 형성된 발광 소자(ED)들을 전사 필름(TL) 상에 전사하고 희생층(SCL)의 일부분을 제거하여 발광 소자(ED)들을 임시 기판(TSUB)로부터 분리(S20)한다.
전사 필름(TL)은 발광 소자(ED)들의 제2 반도체층(SEM2) 상에 배치될 수 있다. 일 예로, 전사 필름(TL)은 연신 가능한 물질을 포함할 수 있다. 연신 가능한 물질은 예를 들어, 폴리올레핀(Polyolefine), 폴리염화비닐(Polyvinyl chloride, PVC), 엘라스토머성 실리콘(Elastomeric silicone), 엘라스토머성 폴리우레탄(Elastomeric polyurethane), 엘라스토머성 폴리이소프렌(Elastomeric polyisoprene) 등을 포함할 수 있다. 전사 필름(TL)은 지지층, 및 접착층을 포함하여 희생층(SCL)이 형성된 복수의 발광 소자(ED)들을 접착 및 지지할 수 있다.
전사 필름(TL)이 배치되면, 희생층(SCL)의 일부를 제거하여 하부의 임시 기판(TSUB)이 제거한다. 일 실시예에서, 희생층(SCL)의 일부를 제거하는 공정은 식각 용액을 이용하여 희생층(SCL)을 제거하는 화학적 분리(Chemical Lift-Off) 공정으로 수행될 수 있다. 희생층(SCL)은 임시 기판(TSUB)과 접하는 부분의 일부분이 화학적으로 제거되면서 발광 소자(ED)의 전극층(IEL) 상에 연결 전극층(SEL)을 형성할 수 있다. 연결 전극층(SEL)은 희생층(SCL)의 일부가 제거되어 형성된 층이고, 연결 전극층(SEL)의 두께는 희생층(SCL)의 두께보다 작을 수 있다. 희생층(SCL)이 잔존하여 형성된 연결 전극층(SEL)의 상면은 매끄러운 형상을 가질 수 있다. 발광 소자(ED)들은 제1 기판(110)에 전사될 때, 연결 전극층(SEL)의 매끄러운 면이 애노드 전극(AE1, AE2, AE3)을 향하도록 형성될 수 있다. 연결 전극층(SEL)은 매끄러운 면이 애노드 전극(AE1, AE2, AE3)과 맞닿아 원활하게 접촉할 수 있다.
일 실시예에 따르면, 발광 소자(ED)는 희생층(SCL)을 통해 임시 기판(TSUB)으로부터 화학적으로 분리되므로, 분리면이 매끄럽게 형성될 수 있다. 또한, 희생층(SCL)이 잔존하여 발광 소자(ED)의 전극층(IEL) 상에 형성된 연결 전극층(SEL)은 임시 기판(TSUB)과의 분리면이 매끄럽게 형성되고, 애노드 전극(AE1, AE2, AE3)과 원활하게 접촉할 수 있다. 표시 장치(10)는 발광 소자(ED)가 연결 전극층(SEL)을 통해 애노드 전극(AE1, AE2, AE3)과 전기적으로 연결될 때, 연결 전극층(SEL)과 애노드 전극(AE1, AE2, AE3) 사이의 접촉 불량이 방지될 수 있다.
이어, 도 16에 도시된 바와 같이, 희생층(SCL)을 제거하여 연결 전극층(SEL)이 형성된 발광 소자(ED)들을 각 발광 영역(EA1, EA2, EA3)마다 애노드 전극(AE1, AE2, AE3)이 배치된 제1 기판(110) 상에 전사(S30)한다. 발광 소자(ED)들은 제1 반도체층(SEM1) 및 전극층(IEL) 상에 배치된 연결 전극층(SEL)이 애노드 전극(AE1, AE2, AE3)과 직접 접촉하도록 전사될 수 있다. 발광 소자(ED)들이 애노드 전극(AE1, AE2, AE3) 상에 배치되면, 전사 필름(TL)이 제거된다.
다음으로, 도면으로 도시하지 않았으나, 발광 소자(ED)들 상에 제2 절연층(150) 및 캐소드 전극(CE)을 형성(S40)하고, 이거 격벽(PW), 광 변환층(WCL), 차광 부재(BK), 및 컬러 필터(CF1, CF2, CF3)를 형성하여 표시 장치(10)를 제조할 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(10)의 다양한 실시예들에 대하여 설명하기로 한다.
도 17은 다른 실시예에 따른 표시 장치에 포함된 발광 소자를 나타내는 단면도이다. 도 18은 다른 실시예에 따른 표시 장치에 포함된 발광 소자를 나타내는 단면도이다.
도 17 및 도 18을 참조하면, 일 실시예에 따른 표시 장치(10_1, 10_2)는 연결 전극층(SEL)의 형상이 도 5 및 도 6의 실시예와 다를 수 있다. 연결 전극층(SEL)은 발광 소자(ED)와 임시 기판(TSUB)의 분리 공정에서, 희생층(SCL)이 화학적으로 제거되어 형성된다. 해당 공정에서 희생층(SCL)을 제거하는 식각 용액의 종류, 및 처리 공정 조건 등을 조절하여 연결 전극층(SEL)의 형상을 제어할 수 있다.
도 5 및 도 6의 실시예는 연결 전극층(SEL)의 일 면으로서, 전극층(IEL)과 맞닿는 제1 면이 애노드 전극(AE1, AE2, AE3)과 맞닿는 제2 면과 평행하고, 그 폭이 서로 동일할 수 있다. 반면, 도 17의 실시예는 연결 전극층(SEL)의 제1 면이 제2 면과 부분적으로 평행하되, 제2 면의 외측이 경사지게 형성될 수 있다. 또는, 도 18의 실시예와 같이, 연결 전극층(SEL)의 제2 면이 부분적으로 곡률지게 형성될 수 있다.
도 17의 표시 장치(10_1), 및 도 18의 표시 장치(10_2)는 각각 희생층(SCL)을 제거하는 공정에서, 연결 전극층(SEL)의 분리면인 제2 면이 제1 면과 완전하게 평행하지는 않도록 형성될 수 있다. 도 17 및 도 18의 표시 장치(10_1, 10_2)는 연결 전극층(SEL)의 제1 면의 폭이 제2 면 중 애노드 전극(AE1, AE2, AE3)과 접촉하는 부분의 폭보다 클 수 있고, 연결 전극층(SEL)의 제2 면 중 제1 면과 평행하지 않은 부분은 경사지거나 곡률지게 형성될 수 있다. 연결 전극층(SEL)의 제2 면 중 제1 면과 평행한 부분은 애노드 전극(AE1, AE2, AE3)과 접촉할 수 있고, 제2 면 중 제1 면과 평행하지 않은 부분은 애노드 전극(AE1, AE2, AE3)과 이격될 수 있다.
연결 전극층(SEL)의 제2 면이 완전하게 평행하여 애노드 전극(AE1, AE2, AE3)와 전면적으로 맞닿지 않더라도, 제2 면의 대부분의 면은 제1 면과 평행하게 형성될 수 있다. 그에 따라, 발광 소자(ED)들은 연결 전극층(SEL)을 통해 애노드 전극(AE1, AE2, AE3)과 원활한 전기적 연결을 형성할 수 있다.
도 19 내지 도 27은 일 실시예에 따른 표시 장치의 제조 공정 중 발광 소자들의 전사 공정 중 일부 단계들을 나타내는 도면들이다.
도 19 내지 도 27을 참조하면, 일 실시예에 따른 표시 장치(10)의 제조 공정 중 전사 필름(TL)을 이용한 발광 소자(ED)들의 전사 공정에서, 복수의 전사 필름(TL1, TL2, TL3)들을 이용하여 발광 소자(ED)들 사이의 간격을 조절하는 공정이 더 수행될 수 있다.
먼저, 도 19 및 도 20에 도시된 바와 같이, 제1 전사 필름(TL1) 상에 전사된 발광 소자(ED)들은 서로 제1 간격(D1)으로 이격되어 배치될 수 있다. 제1 간격(D1)으로 이격된 발광 소자(ED)들이 그대로 제1 기판(110) 상에 전사될 때, 발광 영역(EA1, EA2, EA3)이 갖는 면적 당 너무 많은 수의 발광 소자(ED)들이 배치될 수도 있다. 발광 소자(ED)들이 상대적으로 좁은 제1 간격(D1)으로 이격됨에 따라, 제1 전사 필름(TL1)의 단위 면적 당 발광 소자(ED)들의 개수가 각 발광 영역(EA1, EA2, EA3)의 단위 면적 당 발광 소자(ED)들의 개수보다 많을 수 있다. 상술한 바와 같이, 전사 필름(TL)은 연신이 가능한 재질로 이루어질 수 있으므로, 제1 전사 필름(TL1)을 연신하여 발광 소자(ED)들 사이의 간격을 늘릴 수 있다.
도 21 내지 도 24에 도시된 바와 같이, 제1 전사 필름(TL1)을 일 방향 및 타 방향으로 연신하여 발광 소자(ED)들 사이의 간격을 늘리고, 그 상태로 제1 전사 필름(TL1) 상에 배치된 발광 소자(ED)들을 제2 전사 필름(TL2)으로 전사한다. 제2 전사 필름(TL2) 상에 전사된 발광 소자(ED)들은 제2 전사 필름(TL2)이 연신되지 않은 상태에서 제1 간격(D1)보다 넓은 간격으로 배치될 수 있다.
복수의 발광 소자(ED)들은 제2 전사 필름(TL2) 상에서 제1 간격(D1)보다 큰 제2 간격(D2)으로 서로 이격되어 배치될 수 있다. 발광 소자(ED)들은 연결 전극층(SEL)들이 제2 전사 필름(TL2) 상에 직접 배치된 상태로 전사되어 있으므로, 발광 소자(ED)들의 반대편 단부가 다른 전사 필름 상에 직접 배치되도록 재전사가 필요할 수 있다.
도 25 내지 도 27을 참조하면, 상술한 과정을 반복하여 수행하면 발광 소자(ED)들 사이의 간격이 더 넓어질 수 있다. 복수의 발광 소자(ED)들은 제3 전사 필름(TL3) 상에서 제2 간격(D2)보다 큰 제3 간격(D3)으로 서로 이격될 수 있다. 상술한 과정을 통해 임시 기판(TSUB) 상에 형성된 복수의 발광 소자(ED)들은 제1 기판(110)의 발광 영역(EA1, EA2, EA3)의 면적에 대응하여 적절한 간격으로 이격될 수 있다.
한편, 일 실시예에 따른 화상을 표시하는 디스플레이 장치로서 다양한 장치 및 기기들에 적용될 수 있다.
도 28 내지 도 30은 일 실시예에 따른 표시 장치를 포함하는 장치를 나타내는 개략도들이다.
도 28은 일 실시예에 따른 표시 장치(10)가 적용된 가상 현실 장치(1)를 도시하고 있고, 도 29는 일 실시예에 따른 표시 장치(10)가 적용된 스마트 워치(2)를 도시하고 있다. 도 30은 일 실시예에 따른 표시 장치(10_a, 10_b, 10_c, 10_d, 10_e)가 자동차의 디스플레이부에 적용된 것을 도시하고 있다.
도 28을 참조하면, 일 실시예에 따른 가상 현실 장치(1)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(1)는 표시 장치(10), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리(30a, 30b)들, 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도면에서는 안경테 다리들(30a, 30b)을 포함하는 가상 현실 장치(1)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(1)는 안경테 다리들(30a, 30b) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 일 실시예에 따른 가상 현실 장치(1)는 도면에 도시된 구조에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(10)와 반사 부재(40)를 포함할 수 있다. 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.
표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치될 수 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 표시 장치(10)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(10)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 29를 참조하면, 일 실시예에 따른 표시 장치(10)는 스마트 기기 중 하나인 스마트 워치(2)에 적용될 수 있다.
도 30을 참조하면, 일 실시예에 따른 표시 장치(10_a, 10_b, 10_c)는 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또한, 일 실시예에 따른 표시 장치(10_d, 10_e)는 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 31 및 도 32는 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 나타내는 도면들이다.
도 31 및 도 32를 참조하면, 일 실시예에 따른 표시 장치(10)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(10)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치

Claims (20)

  1. 기판 상에 서로 이격되어 배치된 복수의 화소 전극들;
    상기 화소 전극들 상에 배치된 복수의 발광 소자들;
    상기 발광 소자와 상기 화소 전극 사이에 배치된 연결 전극층;
    상기 기판, 및 상기 화소 전극들 상에 배치되며 상기 발광 소자들을 둘러싸는 절연층; 및
    상기 절연층 상에 배치되고 상기 발광 소자들과 접촉하는 공통 전극을 포함하고,
    상기 발광 소자는 상기 연결 전극층 상에 배치된 제1 반도체층, 상기 제1 반도체층 상에 배치된 활성층, 및 상기 활성층 상에 배치된 제2 반도체층을 포함하고,
    상기 연결 전극층은 상기 화소 전극과 직접 접촉하고, 상기 공통 전극은 상기 제2 반도체층과 직접 접촉하는 표시 장치.
  2. 제1 항에 있어서,
    상기 발광 소자는 상기 연결 전극층과 상기 제1 반도체층 사이에 배치된 전극층을 더 포함하고,
    상기 연결 전극층은 상기 전극층과 접촉하는 제1 면, 및 상기 화소 전극과 접촉하는 제2 면을 포함하고,
    상기 제1 면은 상기 제2 면의 적어도 일부와 평행한 표시 장치.
  3. 제2 항에 있어서,
    상기 연결 전극층의 상기 제1 면의 폭은 상기 발광 소자의 폭과 동일한 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 면은 상기 제2 면과 동일한 폭을 갖는 표시 장치.
  5. 제2 항에 있어서,
    상기 제2 면은 일부분이 상기 제1 면과 평행하고, 다른 일부분은 상기 제1 면과 평행하지 않는 표시 장치.
  6. 제5 항에 있어서,
    상기 제2 면은 상기 제1 면과 평행한 부분이 상기 화소 전극과 직접 접촉하고,
    상기 제1 면과 평행하지 않은 부분은 상기 화소 전극과 이격된 표시 장치.
  7. 제5 항에 있어서,
    상기 제2 면 중 상기 제1 면과 평행하지 않은 부분은 경사진 형상을 갖는 표시 장치.
  8. 제5 항에 있어서,
    상기 제2 면 중 상기 제1 면과 평행하지 않은 부분은 곡률진 형상을 갖는 표시 장치.
  9. 제2 항에 있어서,
    상기 연결 전극층은 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 주석(Sn), 및 티타늄(Ti) 중 적어도 어느 하나를 포함하고,
    상기 발광 소자의 상기 전극층은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 복수의 발광 소자는 각각 적어도 일부가 상기 절연층의 상부로 돌출된 표시 장치.
  11. 제1 항에 있어서,
    상기 발광 소자는 상기 제1 반도체층과 활성층 사이에 배치된 전자 저지층, 및 상기 제2 반도체층과 상기 활성층 사이에 배치된 초격자층을 더 포함하는 표시 장치.
  12. 제1 항에 있어서,
    상기 기판 상에 배치되며 상기 화소 전극들의 일부분과 중첩하는 뱅크층을 더 포함하고,
    상기 발광 소자들은 상기 뱅크층과 비중첩하는 표시 장치.
  13. 제12 항에 있어서,
    상기 공통 전극 상에 배치되고 복수의 개구부들을 포함하는 격벽,
    상기 개구부에 배치되는 광 변환층, 및
    상기 광 변환층과 상기 격벽 상에 배치된 복수의 컬러 필터들을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 격벽은 상기 뱅크와 중첩하고, 상기 개구부는 상기 발광 소자들과 중첩하는 표시 장치.
  15. 임시 기판 상에 배치된 희생층 및 상기 희생층 상에 배치된 반도체 물질층을 형성하고, 상기 희생층 및 상기 반도체 물질층을 식각하여 복수의 발광 소자들을 형성하는 단계;
    상기 희생층의 일부를 제거하여 상기 발광 소자들을 상기 임시 기판으로부터 분리하고 상기 발광 소자들의 일 면 상에 연결 전극층을 형성하는 단계; 및
    상기 연결 전극층이 형성된 상기 발광 소자들을 복수의 화소 전극이 배치된 제1 기판 상에 전사하는 단계를 포함하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 발광 소자는 상기 연결 전극층 상에 배치된 전극층,
    상기 전극층 상에 배치된 제1 반도체층,
    상기 제1 반도체층 상에 배치된 활성층, 및
    상기 활성층 상에 배치된 제2 반도체층을 포함하고,
    상기 발광 소자들을 상기 제1 기판 상에 전사하는 단계에서, 상기 연결 전극층은 상기 화소 전극과 직접 접촉하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 연결 전극층은 상기 전극층과 접촉하는 제1 면, 및 상기 화소 전극과 접촉하는 제2 면을 포함하고,
    상기 제1 면은 상기 제2 면의 적어도 일부와 평행한 표시 장치의 제조 방법.
  18. 제15 항에 있어서,
    상기 희생층의 두께는 상기 연결 전극층의 두께보다 큰 표시 장치의 제조 방법.
  19. p형 도펀트로 도핑된 제1 반도체층 및 n형 도펀트로 도핑된 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층; 및
    상기 제1 반도체층의 일 면 상에 배치된 전극층을 포함하고,
    상기 전극층의 일 면 상에 배치되고 상기 전극층과 접촉하는 제1 면, 및 상기 제1 면의 반대편 제2 면을 포함하는 연결 전극층이 배치되며,
    상기 제1 면은 상기 제2 면의 적어도 일부와 평행한 발광 소자.
  20. 제19 항에 있어서,
    상기 연결 전극층은 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 주석(Sn), 및 티타늄(Ti) 중 적어도 어느 하나를 포함하고,
    상기 발광 소자의 상기 전극층은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함하는 발광 소자.
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