KR20230012119A - 표시 장치 - Google Patents

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Abstract

표시 장치가 제공된다. 표시 장치는 기판, 상기 기판 상에 배치되며, 두께 방향으로 관통하는 관통홀을 정의하는 표시 패드, 상기 관통홀을 충진하며, 상기 표시 패드의 상측으로 돌출되는 제1 돌출 패턴, 상기 제1 돌출 패턴과 중첩하며, 상기 표시 패드와 전기적으로 연결되는 패드 연결 패턴, 및 상기 패드 연결 패턴 상에 배치되며, 상기 패드 연결 패턴과 전기적으로 연결되는 연결 리드를 포함하는 외부 장치를 포함한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치, 또는 발광 소자로서 초소형 발광 다이오드 소자(또는 마이크로 발광 다이오드 소자, micro light emitting diode element)를 포함할 수 있다.
최근에는 발광 표시 장치를 포함한 헤드 장착형 디스플레이(head mounted display)가 개발되고 있다. 헤드 장착형 디스플레이(Head Mounted Display, HMD)는 사용자가 안경이나 헬멧 형태로 착용하여, 눈앞 가까운 거리에 초점이 형성되는 가상현실(Virtual Reality, VR) 또는 증강현실(Augmented Reality, AR)의 안경형 모니터 장치이다.
헤드 장착형 디스플레이에는 초소형 발광 다이오드 소자를 포함하는 고해상도의 초소형 발광 다이오드 표시 패널이 적용된다. 초소형 발광 다이오드 소자는 단일의 색을 발광하므로, 초소형 발광 다이오드 표시 패널은 다양한 색을 표시하기 위해서 초소형 발광 다이오드 소자로부터 발광된 광의 파장을 변환하는 파장 변환층을 포함할 수 있다.
본 발명이 해결하고자 하는 과제는 패드부에 배치되는 탄성 돌기의 스트레스(stress)를 완화할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 두께 방향으로 관통하는 관통홀을 정의하는 표시 패드, 상기 관통홀을 충진하며, 상기 표시 패드의 상측으로 돌출되는 제1 돌출 패턴, 상기 제1 돌출 패턴과 중첩하며, 상기 표시 패드와 전기적으로 연결되는 패드 연결 패턴, 및 상기 패드 연결 패턴 상에 배치되며, 상기 패드 연결 패턴과 전기적으로 연결되는 연결 리드를 포함하는 외부 장치를 포함한다.
상기 관통홀은 복수로 제공되며, 상기 제1 돌출 패턴은 복수로 제공되고, 상기 제1 돌출 패턴 각각은 하나의 관통홀을 충진할 수 있다.
상기 관통홀은 평면상 사각형 형상을 포함할 수 있다.
상기 관통홀은 복수로 제공되며, 상기 제1 돌출 패턴은 복수로 제공되고, 상기 복수의 제1 돌출 패턴 중 적어도 어느 하나는 복수의 관통홀 내부를 충진할 수 있다.
상기 관통홀은 제1 직경을 갖는 제1 관통홀, 및 상기 제1 직경보다 큰 제2 직경을 갖는 제2 관통홀을 포함할 수 있다.
상기 표시 패드 상에 배치되며, 상기 관통홀과 비중첩하는 제2 돌출 패턴을 더 포함할 수 있다.
상기 표시 패드는 상기 표시 패드의 일면으로부터 타면으로 함몰된 형상을 포함하는 패드 홈을 더 정의하되, 상기 제1 돌출 패턴은 상기 패드 홈을 충진하며, 상기 표시 패드의 상측으로 돌출될 수 있다.
상기 표시 패드는 순차적으로 적층된 제1 적층 도전층 및 제2 적층 도전층을 포함하되, 상기 관통홀은 상기 제1 적층 도전층에 의해 정의되는 제1 서브 관통홀 및 상기 제2 적층 도전층에 의해 정의되는 제2 서브 관통홀을 포함할 수 있다.
제1 색의 광을 방출하는 제1 발광 영역, 상기 제1 색과 상이한 제2 색의 광을 방출하는 제2 발광 영역, 상기 제1 발광 영역 및 상기 제2 발광 영역 각각에 배치되는 발광 소자를 더 포함하되, 상기 표시 패드는 상기 제1 발광 영역에 배치된 상기 발광 소자와 전기적으로 연결되는 제1 표시 패드, 및 상기 제2 발광 영역에 배치된 상기 발광 소자와 전기적으로 연결되는 제2 표시 패드를 포함할 수 있다.
상기 제1 표시 패드는 제1 도전층으로 이루어지며, 상기 제2 표시 패드는 상기 제1 도전층과 상이한 제2 도전층으로 이루어질 수 있다.
상기 제1 색 및 상기 제2 색과 상이한 제3 색의 광을 방출하는 제3 발광 영역 및 상기 제3 발광 영역에 배치되는 발광 소자를 더 포함하되, 상기 표시 패드는 상기 제3 발광 영역에 배치되는 상기 발광 소자와 전기적으로 연결되며, 상기 제1 도전층 및 상기 제2 도전층과 상이한 제3 도전층으로 이루어지는 제3 표시 패드를 더 포함할 수 있다.
화면을 표시하는 표시 영역 및 상기 표시 영역 주변에 배치되는 비표시 영역을 더 포함하되, 상기 제1 발광 영역 및 상기 제2 발광 영역은 상기 표시 영역에 배치되고, 상기 표시 패드는 상기 비표시 영역에 배치될 수 있다.
상기 제1 발광 영역 및 상기 제2 발광 영역 각각에는 복수의 발광 소자가 배치될 수 있다.
상기 발광 소자는 마이크로 발광 다이오드(micro light emitting diode) 소자일 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 제1 색의 광을 방출하는 제1 발광 영역, 상기 제1 색과 상이한 제2 색의 광을 방출하는 제2 발광 영역, 상기 제1 발광 영역 및 상기 제2 발광 영역 각각에 배치되는 발광 소자, 및 상기 제1 발광 영역에 배치되는 상기 발광 소자와 전기적으로 연결되는 제1 표시 패드, 및 상기 제2 발광 영역에 배치되는 상기 발광 소자와 전기적으로 연결되는 제2 표시 패드를 포함하는 표시 패드를 포함하되, 상기 제1 표시 패드 및 상기 제2 표시 패드 각각은 두께 방향으로 관통하는 적어도 하나의 관통홀을 정의하고, 상기 제1 표시 패드는 제1 도전층으로 이루어지며, 상기 제2 표시 패드는 상기 제1 도전층과 상이한 제2 도전층으로 이루어진다.
상기 관통홀을 충진하며, 상기 표시 패드의 상측으로 돌출되는 돌출 패턴을 더 포함할 수 있다.
상기 관통홀은 복수로 제공되며, 상기 돌출 패턴은 복수로 제공되고, 상기 돌출 패턴 각각은 하나의 관통홀을 충진할 수 있다.
상기 돌출 패턴과 중첩하며, 상기 표시 패드와 전기적으로 연결되는 패드 연결 패턴, 및 상기 패드 연결 패턴 상에 배치되며, 상기 패드 연결 패턴과 전기적으로 연결되는 연결 리드를 포함하는 외부 장치를 더 포함할 수 있다.
상기 제1 발광 영역 및 상기 제2 발광 영역 각각에는 복수의 발광 소자가 배치될 수 있다.
상기 발광 소자는 마이크로 발광 다이오드(micro light emitting diode) 소자일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 패드부에 배치되는 탄성 돌기의 스트레스가 완화될 수 있고, 탄성 돌기에 발생할 수 있는 크랙(crack) 등의 불량을 억제 또는 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 표시 기판의 회로의 개략적인 배치도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다.
도 5는 일 실시예에 따른 제1 발광 영역을 개략적으로 나타낸 확대도이다.
도 6은 일 실시예에 따른 발광 소자를 나타낸 단면도이다.
도 7은 일 실시예에 따른 복수의 발광 영역들을 개략적으로 나타낸 평면도이다.
도 8은 도 1의 A 영역을 확대한 확대도이다.
도 9는 도 8의 외부 장치가 분리된 모습을 도시한 도면이다.
도 10은 일 실시예에 따른 표시 패드를 확대한 확대도이다.
도 11은 도 10의 XI-XI' 선을 따라 자른 단면도이다.
도 12는 다른 실시예에 따른 표시 패드의 평면도이다.
도 13은 또 다른 실시예에 따른 표시 패드의 평면도이다.
도 14는 또 다른 실시예에 따른 표시 패드의 평면도이다.
도 15는 또 다른 실시예에 따른 표시 패드의 평면도이다.
도 16은 또 다른 실시예에 따른 표시 패드의 평면도이다.
도 17은 도 16의 XVII-XVII' 선을 따라 자른 단면도이다.
도 18은 또 다른 실시예에 다른 표시 패드의 단면도이다.
도 19는 또 다른 실시예에 다른 표시 패드의 단면도이다.
도 20은 다른 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 21은 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다.
도 22는 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 23은 일 실시예에 따른 표시 장치를 포함하는 자동차 계기판과 센터페시아를 보여주는 일 예시 도면이다.
도 24는 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 보여주는 일 예시 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(10)는 스마트폰, 휴대 전화기, 태블릿 PC, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 텔레비전, 게임기, 손목 시계형 전자 기기, 헤드 마운트 디스플레이, 퍼스널 컴퓨터의 모니터, 노트북 컴퓨터, 자동차 네비게이션, 자동차 계기판, 디지털 카메라, 캠코더, 외부 광고판, 전광판, 의료 장치, 검사 장치, 냉장고와 세탁기 등과 같은 다양한 가전 제품, 또는 사물 인터넷 장치에 적용될 수 있다. 본 명세서에서는 표시 장치의 예로 텔레비전을 설명하며, TV는 HD, UHD, 4K, 8K 등의 고해상도 내지 초고해상도를 가질 수 있다.
또한, 일 실시예들에 따른 표시 장치(10)는 표시 방식에 따라 다양하게 분류될 수 있다. 예를 들어, 표시 장치의 분류는 유기 발광 표시 장치(OLED), 무기 발광 표시 장치(inorganic EL), 퀀텀닷 발광 표시 장치(QED), 마이크로 LED 표시 장치(micro-LED), 나노 LED 표시 장치(nano-LED), 플라즈마 표시 장치(PDP), 전계 방출 표시 장치(FED), 음극선 표시 장치(CRT), 액정 표시 장치(LCD), 전기 영동 표시 장치(EPD) 등을 포함할 수 있다. 하기에서는 표시 장치로서 유기 발광 표시 장치를 예로 하여 설명하며, 특별한 구분을 요하지 않는 이상 실시예에 적용된 유기 발광 표시 장치를 단순히 표시 장치로 약칭할 것이다. 그러나, 실시예가 유기 발광 표시 장치에 제한되는 것은 아니고, 기술적 사상을 공유하는 범위 내에서 상기 열거된 또는 본 기술분야에 알려진 다른 표시 장치가 적용될 수도 있다.
또한, 하기 도면들에서 제1 방향(DR1)은 표시 장치(10)의 가로 방향을 가리키고, 제2 방향(DR2)은 표시 장치(10)의 세로 방향을 가리키며, 제3 방향(DR3)은 표시 장치(10)의 두께 방향을 가리킨다. 이 경우, "좌", "우", "상", "하"는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"은 제1 방향(DR1)의 일측, "좌측"은 제1 방향(DR1)의 타측, "상측"은 제2 방향(DR2)의 일측, "하측"은 제2 방향(DR2)의 타측을 나타낸다. 또한, "상부"는 제3 방향(DR3)의 일측을 가리키고, "하부"는 제3 방향(DR3)의 타측을 가리킨다.
일 실시예에 따른 표시 장치(10)는 평면도상 정방형 형상을 가질 수 있으며 예를 들어, 정사각형 형상을 가질 수 있다. 또한, 표시 장치(10)가 텔레비전인 경우, 장변이 가로 방향에 위치하는 직사각형 형상을 가질 수도 있다. 그러나, 이에 한정되는 것은 아니고, 장변이 세로 방향에 위치할 수 있고, 회전 가능하도록 설치되어 장변이 가로 또는 세로 방향으로 가변적으로 위치할 수도 있다. 또한, 표시 장치(10)는 원형 또는 타원형 형상을 가질 수도 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 영상의 표시가 이루어지는 활성 영역일 수 있다. 표시 영역(DPA)은 표시 장치(10)의 전반적인 형상과 유사하게 평면도상 정사각형 형상을 가질 수 있으나, 이에 한정되지 않는다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면도상 직사각형 또는 정사각형일 수 있지만, 이에 한정되는 것은 아니고 각 변이 표시 장치(10)의 일변 방향에 대해 기울어진 마름모 형상일 수도 있다. 복수의 화소(PX)는 여러 색 화소(PX)를 포함할 수 있다. 예를 들어 복수의 화소(PX)는, 이에 제한되는 것은 아니지만, 적색의 제1 색 화소(PX), 녹색의 제2 색 화소(PX) 및 청색의 제3 색 화소(PX)를 포함할 수 있다. 각 색 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 정사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다.
비표시 영역(NDA)에는 표시 영역(DPA)을 구동하는 구동 회로나 구동 소자가 배치될 수 있다. 일 실시예에서, 표시 장치(10)의 제1 변(도 1에서 하변)에 인접 배치된 비표시 영역(NDA)에는 표시 장치(10)의 표시 기판(100, 도 4 참조) 상에 패드부가 마련되고, 상기 패드부의 패드 전극 상에 외부 장치(EXD)가 실장될 수 있다. 상기 외부 장치(EXD)의 예로는 연결 필름, 인쇄회로기판, 커넥터, 배선 연결 필름 등을 들 수 있다.
구동칩(DIC)은 외부 장치(EXD) 상에 배치될 수 있다. 구동칩(DIC)은 표시 장치(10)를 구동하는 집적 회로를 포함할 수 있다. 예를 들어, 표시 장치(10)를 구동하는 집적 회로를 포함할 수 있고, 칩 온 필름(Chip on film, COF) 방식이 적용될 수 있으나, 이에 제한되는 것은 아니다.
표시 장치(10)의 제2 변(도 1에서 좌변)에 인접 배치된 비표시 영역(NDA)에는 표시 장치(10)의 표시 기판 상에 직접 형성된 스캔 구동부(SDR) 등이 배치될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 표시 기판의 회로의 개략적인 배치도이다.
도 2를 참조하면, 제1 기판 상에 복수의 배선들이 배치된다. 복수의 배선은 스캔 라인(SCL), 센싱 신호 라인(SSL), 데이터 라인(DTL), 기준 전압 라인(RVL), 제1 전원 라인(ELVDL) 등을 포함할 수 있다.
스캔 라인(SCL)과 센싱 신호 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 신호 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 표시 기판 상의 비표시 영역(NDA)의 일측에 배치될 수 있지만, 이에 한정되지 않고, 비표시 영역(NDA)의 양측 모두에 배치될 수도 있다. 스캔 구동부(SDR)는 신호 연결 배선(CWL)과 연결되고, 신호 연결 배선(CWL)의 적어도 일 단부는 제1 비표시 영역(NDA) 및/또는 제2 비표시 영역(NDA) 상에서 패드(WPD_CW)를 형성하여 외부 장치(도 1의 'EXD')와 연결될 수 있다.
데이터 라인(DTL)과 기준 전압 라인(RVL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 라인(ELVDL)은 제2 방향(DR2)으로 연장되는 부분을 포함할 수 있다. 제1 전원 라인(ELVDL)은 제1 방향(DR1)으로 연장되는 부분을 더 포함할 수 있다. 제1 전원 라인(ELVDL)은 메쉬 구조를 가질 수 있지만, 이에 제한되는 것은 아니다.
데이터 라인(DTL), 기준 전압 라인(RVL)과 제1 전원 라인(ELVDL)의 적어도 일 단부에는 배선 패드(WPD)가 배치될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)의 패드부(PDA)에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함), 기준 전압 라인(RVL)의 배선 패드(WPD_RV, 이하, '기준 전압 패드')와 제1 전원 라인(ELVDL)의 배선 패드(WPD_ELVD, 이하, '제1 전원 패드'라 칭함)는 비표시 영역(NDA)의 패드부(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 기준 전압 패드(WPD_RV)와 제1 전원 패드(WPD_ELVD)가 다른 비표시 영역(NDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 상술한 바와 같이 외부 장치(도 1의 'EXD')가 실장될 수 있다. 외부 장치(EXD)는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
표시 기판 상의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 이하에서, 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치의 각 화소(PX)는 발광 소자(LE) 이외에, 3개의 트랜지스터(DTR, STR1, STR2)와 1개의 유지 커패시터(CST)를 포함한다.
발광 소자(LE)는 구동 트랜지스터(DTR)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(LE)는 무기발광 다이오드(inorganic light emitting diode), 유기발광 다이오드(organic light emitting diode), 마이크로 발광 다이오드, 나노 발광 다이오드 등으로 구현될 수 있다.
발광 소자(LE)의 제1 전극(즉, 애노드 전극)은 구동 트랜지스터(DTR)의 소스 전극에 연결되고, 제2 전극(즉, 캐소드 전극)은 제1 전원 라인(ELVDL)의 고전위 전압(제1 전원 전압)보다 낮은 저전위 전압(제2 전원 전압)이 공급되는 제2 전원 라인(ELVSL)에 연결될 수 있다.
구동 트랜지스터(DTR)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전원 라인(ELVDL)으로부터 발광 소자(LE)로 흐르는 전류를 조정한다. 구동 트랜지스터(DTR)의 게이트 전극은 제1 스위칭 트랜지스터(STR1)의 제1 소스/드레인 전극에 연결되고, 소스 전극은 발광 소자(LE)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(ELVDL)에 연결될 수 있다.
제1 스위칭 트랜지스터(STR1)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 구동 트랜지스터(DTR)의 게이트 전극에 연결시킨다. 제1 스위칭 트랜지스터(STR1)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 제1 소스/드레인 전극은 구동 트랜지스터(DTR1)의 게이트 전극에 연결되며, 제2 소스/드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제2 스위칭 트랜지스터(STR2)는 센싱 신호 라인(SSL)의 센싱 신호에 의해 턴-온되어 기준 전압 라인(RVL)을 구동 트랜지스터(DTR)의 소스 전극에 연결시킨다. 제2 스위칭 트랜지스터(STR2)의 게이트 전극은 센싱 신호 라인(SSL)에 연결되고, 제1 소스/드레인 전극은 기준 전압 라인(RVL)에 연결되며, 제2 소스/드레인 전극은 구동 트랜지스터(DTR)의 소스 전극에 연결될 수 있다.
일 실시예에서, 제1 및 제2 스위칭 트랜지스터들(STR1, STR2) 각각의 제1 소스/드레인 전극은 소스 전극이고, 제2 소스/드레인 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
유지 커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전극과 소스 전극 사이에 형성된다. 유지 커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전압과 소스 전압의 차전압을 저장한다.
구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)인 것을 중심으로 설명하였으나, 이에 한정되는 것은 아니다. 즉, 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 P 타입 MOSFET이거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET일 수도 있다.
도 4는 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도이다. 도 5는 일 실시예에 따른 제1 발광 영역을 개략적으로 나타낸 확대도이다. 도 6은 일 실시예에 따른 발광 소자를 나타낸 단면도이다. 도 7은 일 실시예에 따른 복수의 발광 영역들을 개략적으로 나타낸 평면도이다.
도 4 내지 도 7을 참조하면, 표시 장치(10)는 표시 기판(100) 및 표시 기판(100) 상에 배치된 파장 변환부(200)를 포함할 수 있다. 표시 기판(100)은 회로 구동부(DRL) 및 회로 구동부(DRL) 상에 배치된 발광 소자부(LEP)를 포함할 수 있다.
회로 구동부(DRL)는 기판(SUB), 버퍼층(BF), 반도체층(110), 제1 절연층(121, 제1 무기 절연층), 제1 도전층(130), 제2 절연층(122, 제2 무기 절연층), 제2 도전층(140), 제3 절연층(123, 제3 무기 절연층), 제3 도전층(150), 제4 절연층(124, 제1 유기 절연층), 제4 도전층(160), 제5 절연층(125, 제2 유기 절연층), 제5 도전층(170), 및 제6 절연층(126, 제3 유기 절연층)을 포함할 수 있다. 또한, 발광 소자부(LEP)는 화소 전극(ANO), 화소 정의막(PDL), 발광 소자(LE), 및 공통 전극(CAT)을 포함할 수 있다. 각 층들은 상술한 순서대로 순차적으로 적층될 수 있다. 아울러, 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
기판(SUB)은 그 위에 배치되는 각 층들을 지지한다. 유기발광 표시장치가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 유기발광 표시장치가 전면 발광형인 경우 투명한 기판 뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
기판(SUB)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
버퍼층(BF)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BF)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(BF)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니고, 실리콘 산화물 또는 실리콘 산질화물 등을 포함할 수도 있다. 버퍼층(BF)은 기판(SUB)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
반도체층(110)은 버퍼층(BF) 상에 배치된다. 반도체층(110)은 화소의 박막 트랜지스터의 채널을 이룬다. 반도체층(110)은 다결정 실리콘을 포함할 수 있다. 그러나, 이에 제한되는 것은 아니고, 반도체층(110)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘이나, 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다.
제1 절연층(121)은 반도체층(110) 상에 배치된다. 제1 절연층(121)은 게이트 절연 기능을 갖는 제1 게이트 절연막일 수 있다. 제1 절연층(121)은 무기 절연 물질을 포함할 수 있다. 제1 절연층(121)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(121)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다.
제1 도전층(130)은 제1 절연층(121) 상에 배치된다. 제1 도전층(130)은 화소의 박막 트랜지스터의 게이트 전극(GAT)과 그에 연결된 스캔 라인, 및 유지 커패시터(CST)의 제1 전극(CE1)을 포함할 수 있다.
제1 도전층(130)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 절연층(122)은 제1 도전층(130) 상에 배치될 수 있다. 제2 절연층(122)은 층간 절연막 또는 제2 게이트 절연막일 수 있다. 제2 절연층(122)은 무기 절연 물질을 포함할 수 있다. 제2 절연층(122)은 제1 절연층(121)과 동일한 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 도전층(140)은 제2 절연층(122) 상에 배치된다. 제2 도전층(140)은 유지 커패시터(CST)의 제2 전극(CE2)을 포함할 수 있다. 제2 도전층(140)은 제1 도전층(130)과 동일한 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제3 절연층(123)은 제2 도전층(140) 상에 배치된다. 제3 절연층(123)은 층간 절연막일 수 있다. 제3 절연층(123)은 무기 절연 물질을 포함할 수 있다. 제3 절연층(123)은 제1 절연층(121)과 동일한 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 도전층(150)은 제3 절연층(123) 상에 배치된다. 제3 도전층(150)은 화소의 박막 트랜지스터의 제1 전극(SD1)과 제2 전극(SD2)을 포함할 수 있다. 박막 트랜지스터의 제1 전극(SD1)과 제2 전극(SD2)은 제3 절연층(123), 제2 절연층(122) 및 제1 절연층(121)을 관통하는 컨택홀을 통해 반도체층(110)의 소스 영역 및 드레인 영역과 전기적으로 연결될 수 있다. 화소의 제1 전원 전압 라인(ELVDDL)도 제3 도전층(150)으로 이루어질 수 있다. 제1 전원 전압 라인(ELVDDL)은 제3 절연층(123)을 관통하는 컨택홀을 통해 유지 커패시터(CST)의 제2 전극(CE2)과 전기적으로 연결될 수 있다.
제3 도전층(150)은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(150)은 복수의 적층 구조를 포함할 수 있다. 예를 들어, 제3 도전층(150)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 형성될 수 있다.
제4 절연층(124)은 제3 도전층(150) 상에 배치된다. 제4 절연층(124)은 제3 도전층(150)을 덮는다. 제4 절연층(124)은 비아층일 수 있다. 제4 절연층(124)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 제4 절연층(124)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등을 포함할 수 있다.
제4 도전층(160)은 제4 절연층(124) 상에 배치된다. 제4 도전층(160)은 제1 애노드 연결 전극(CNE1)을 포함할 수 있다. 제1 애노드 연결 전극(CNE1)은 제4 절연층(124)을 관통하는 컨택홀을 통해 박막 트랜지스터의 제2 전극(SD2)과 전기적으로 연결될 수 있다. 제1 애노드 연결 전극(CNE1)과 제2 애노드 연결 전극(CNE2)을 통해, 화소 전극(ANO)과 박막 트랜지스터의 제2 전극(SD2)이 전기적으로 연결될 수 있다. 제4 도전층(160)은 제3 도전층(150)과 동일한 물질을 포함하거나, 동일한 적층 구조를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제5 절연층(125)은 제4 도전층(160) 상에 배치된다. 제5 절연층(125)은 제4 도전층(160)을 덮는다. 제5 절연층(125)은 비아층일 수 있다. 제5 절연층(125)은 유기 절연 물질을 포함할 수 있다. 제5 절연층(125)은 제4 절연층(124)과 동일한 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제5 도전층(170)은 제5 절연층(125) 상에 배치된다. 제5 도전층(170)은 제2 애노드 연결 전극(CNE2)을 포함할 수 있다. 제5 도전층(170)은 제2 전원 전압 라인(ELVSSL, 도 3 참조)을 더 포함할 수 있다. 제2 애노드 연결 전극(CNE2)은 제5 절연층(125)을 관통하는 컨택홀을 통해 제1 애노드 연결 전극(CNE1)과 전기적으로 연결될 수 있다. 제5 도전층(170)은 제3 도전층(150)과 동일한 물질을 포함하거나, 동일한 적층 구조를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제6 절연층(126)은 제5 도전층(170) 상에 배치된다. 제6 절연층(126)은 제5 도전층(170)을 덮는다. 제6 절연층(126)은 비아층일 수 있다. 제6 절연층(126)은 유기 절연 물질을 포함할 수 있다. 제6 절연층(126)은 제4 절연층(124)과 동일한 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
화소 전극(ANO)은 제6 절연층(126) 상에 배치된다. 화소 전극(ANO)은 화소마다 마련된 화소 전극일 수 있다. 화소 전극(ANO)은 제6 절연층(126)을 관통하는 컨택홀을 통해 제2 애노드 연결 전극(CNE2)과 연결될 수 있다. 화소 전극(ANO)은 화소의 발광 영역(EA)과 적어도 부분적으로 중첩될 수 있다.
화소 전극(ANO)은 이에 제한되는 것은 아니지만 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 발광 소자(LE)에 가깝게 배치될 수 있다. 화소 전극(ANO)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO, Cu/Ti 등의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
화소 전극(ANO)이 Cu/Ti의 복수층 구조를 포함하는 경우, 화소 전극(ANO)과 발광 소자(LE) 사이의 접착력이 향상될 수 있다.
화소 정의막(PDL)은 화소 전극(ANO) 상에 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(ANO)을 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL) 및 그 개구부에 의해 발광 영역(EA: EA1, EA2, EA3)과 비발광 영역(NEM)이 구분될 수 있다.
발광 영역(EA)은 서로 다른 색상의 광을 방출하는 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)을 포함할 수 있다. 제1 발광 영역(EA1)은 제1 색의 광을 방출하며, 제2 발광 영역(EA2)은 제1 색과 상이한 제2 색의 광을 방출하고, 제3 발광 영역(EA3)은 제1 색 및 제2 색과 상이한 제3 색의 광을 방출할 수 있다. 예를 들어, 제1 색은 청색이며, 제2 색은 녹색이고, 제3 색은 적색일 수 있으나, 이에 제한되는 것은 아니다.
화소 정의막(PDL)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 화소 정의막(PDL)은 무기 물질을 포함할 수도 있다.
발광 소자(LE)는 화소 정의막(PDL)이 노출하는 화소 전극(ANO) 상에 배치된다. 화소 정의막(PDL)이 노출하는 하나의 화소 전극(ANO) 상에는 복수의 발광 소자(LE)가 배치될 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(LE)는 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3) 각각에 배치될 수 있다. 발광 소자(LE)는 제3 방향(DR3)으로 길게 연장되는 수직 발광 다이오드 소자일 수 있다. 즉, 발광 소자(LE)의 제3 방향(DR3)의 길이는 수평 방향의 길이보다 길 수 있다. 수평 방향의 길이는 제1 방향(DR1)의 길이 또는 제2 방향(DR2)의 길이를 가리킨다. 예를 들어, 발광 소자(LE)의 제3 방향(DR3)의 길이는 대략 1 내지 5㎛일 수 있다.
발광 소자(LE)는 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3) 각각에 복수로 제공될 수 있다. 다시 말해서, 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3) 각각에는 복수의 발광 소자(LE)가 배치될 수 있다. 다만, 이에 제한되는 것은 아니다. 도 7에서 하나의 발광 영역에는 5개의 발광 소자(LE)가 배치되는 것으로 도시하였으나, 하나의 발광 영역에 배치되는 발광 소자(LE)의 개수는 이에 제한되지 않는다.
평면상 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3) 각각에서 발광 소자(LE)는 대체로 제2 방향(DR2)을 따라 배열될 수 있다. 각 발광 영역에서 평면상 제2 방향(DR2)으로 인접한 발광 소자(LE)는 제2 방향(DR2)을 기준으로 상호 엇갈려 배치될 수 있다. 다시 말해서, 각 발광 영역에 배치된 발광 소자(LE)는 평면상 대체로 제2 방향(DR2)을 따라 배치되나, 서로 인접한 발광 소자(LE)는 제1 방향(DR1) 및 제2 방향(DR2)에 기울어진 방향으로 서로 인접할 수 있다. 다만, 발광 소자(LE)의 평면 배치는 이에 제한되지 않는다.
발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode) 소자일 수 있다. 발광 소자(LE)는 표시 기판(100)의 두께 방향, 즉 제3 방향(DR3)에서 연결 전극(CTE), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 제2 반도체층(SEM2), 및 제3 반도체층(SEM3)을 포함할 수 있다. 연결 전극(CTE), 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 제2 반도체층(SEM2), 및 제3 반도체층(SEM3)은 제3 방향(DR3)으로 순차적으로 적층될 수 있다.
발광 소자(LE)는 폭이 높이보다 긴 원통형, 디스크형(disk) 또는 로드형(rod)의 형상을 가질 수 있다. 다만, 이에 한정되지 않고, 발광 소자(LE)는 로드, 와이어, 튜브 등의 형상, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상 등 다양한 형태를 가질 수 있다.
연결 전극(CTE)은 복수의 화소 전극(ANO) 각각의 상부에 배치될 수 있다. 하기에서는 제1 화소 전극(ANO1) 상에 배치된 발광 소자(LE)를 예로 설명한다.
연결 전극(CTE)은 제1 화소 전극(ANO1)과 접착하여 발광 소자(LE)에 발광 신호를 인가하는 역할을 할 수 있다. 연결 전극(CTE)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 한정되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(LE)는 적어도 하나의 연결 전극(CTE)을 포함할 수 있다. 도 5 및 도 6에서는 발광 소자(LE)가 하나의 연결 전극(CTE)을 포함하는 것을 도시하고 있으나, 이에 한정되지 않는다. 경우에 따라서 발광 소자(LE)는 더 많은 수의 연결 전극(CTE)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(LE)에 대한 설명은 연결 전극(CTE)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
연결 전극(CTE)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(LE)가 제1 화소 전극(ANO1)과 전기적으로 연결될 때, 발광 소자(LE)와 제1 화소 전극(ANO1) 사이의 저항을 감소시키고 접착성을 향상시킬 수 있다. 연결 전극(CTE)은 전도성이 있는 금속 산화물을 포함할 수 있다. 예를 들어, 연결 전극(CTE)은 ITO일 수 있다. 연결 전극(CTE)은 하부의 제1 화소 전극(ANO1)과 직접 접촉하여 연결되므로, 제1 화소 전극(ANO1)과 동일한 물질로 이루어질 수 있다. 이에 따라, 연결 전극(CTE)과 제1 화소 전극(ANO1) 간의 접착성이 향상되어 접촉 특성이 증가될 수 있다.
제1 화소 전극(ANO1)은 하부 전극층(P1), 반사층(P2) 및 상부 전극층(P3)을 포함할 수 있다. 하부 전극층(P1)은 제1 화소 전극(ANO1)의 최하부에 배치되어 스위칭 소자로부터 전기적으로 연결될 수 있다. 하부 전극층(P1)은 금속 산화물을 포함하며, 예를 들어, TiO2(Titanium oxide), ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 또는 MgO(magnesium oxide)를 포함할 수 있다.
반사층(P2)은 하부 전극층(P1) 상에 배치되어, 발광 소자(LE)로부터 방출되는 광을 상부로 반사시킬 수 있다. 반사층(P2)은 반사율이 높은 금속을 포함할 수 있으며, 예를 들어, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물을 포함할 수 있다.
상부 전극층(P3)은 반사층(P2) 상에 배치되어, 발광 소자(LE)에 직접 접촉할 수 있다. 상부 전극층(P3)은 반사층(P2)과 발광 소자(LE)의 연결 전극(CTE) 사이에 배치되어, 연결 전극(CTE)과 직접 접촉할 수 있다. 상술한 바와 같이, 연결 전극(CTE)은 금속 산화물로 이루어지며, 상부 전극층(P3) 또한 연결 전극(CTE)과 동일하게 금속 산화물로 이루어질 수 있다. 상부 전극층(P3)은 예를 들어, TiO2(Titanium oxide), ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 또는 MgO(magnesium oxide)를 포함할 수 있다. 예시적인 실시예에서 연결 전극(CTE)이 ITO로 이루어진 경우, 제1 화소 전극(ANO1)은 ITO/Ag/ITO의 다층 구조로 이루어질 수 있다.
제1 반도체층(SEM1)은 연결 전극(CTE) 상에 배치될 수 있다. 제1 반도체층(SEM1)은 p형 반도체일 수 있으며, AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(SEM1)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제1 반도체층(SEM1)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제1 반도체층(SEM1)의 두께는 30㎚ 내지 200㎚의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다.
전자 저지층(EBL)은 제1 반도체층(SEM1) 상에 배치될 수 있다. 전자 저지층(EBL)은 너무 많은 전자가 활성층(MQW)으로 흐르는 것을 억제 또는 방지하기 위한 층일 수 있다. 예를 들어, 전자 저지층(EBL)은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층(EBL)의 두께는 10㎚ 내지 50㎚의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다. 또한, 전자 저지층(EBL)은 생략될 수 있다.
활성층(MQW)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 활성층(MQW)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 제1 광, 즉 청색 파장 대역의 광을 방출할 수 있다.
활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 우물층의 두께는 대략 1 내지 4㎚이고, 배리어층의 두께는 3㎚ 내지 10㎚일 수 있다.
또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(MQW)이 방출하는 광은 제1 광으로 제한되지 않고, 경우에 따라 제2 광(녹색 파장 대역의 광) 또는 제3 광(적색 파장 대역의 광)을 방출할 수도 있다.
활성층(MQW) 상에는 초격자층(SLT)이 배치될 수 있다. 초격자층(SLT)은 제2 반도체층(SEM2)과 활성층(MQW) 사이의 응력을 완화하기 위한 층일 수 있다. 예를 들어, 초격자층(SLT)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SLT)의 두께는 대략 50 내지 200㎚일 수 있다. 초격자층(SLT)은 생략될 수 있다.
제2 반도체층(SEM2)은 초격자층(SLT) 상에 배치될 수 있다. 제2 반도체층(SEM2)은 n형 반도체일 수 있다. 제2 반도체층(SEM2)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(SEM2)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제2 반도체층(SEM2)은 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체층(SEM2)의 두께는 2㎛ 내지 4㎛의 범위를 가질 수 있으나, 이에 한정되는 것은 아니다.
제3 반도체층(SEM3)은 제2 반도체층(SEM2) 상에 배치될 수 있다. 제3 반도체층(SEM3)은 제2 반도체층(SEM2)과 공통 전극(CAT) 사이에 배치될 수 있다. 제3 반도체층(SEM3)은 언도프드(Undoped) 반도체일 수 있다. 제3 반도체층(SEM3)은 제2 반도체(SEM2)와 동일한 물질을 포함하되, n형 또는 p형 도펀트로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 제3 반도체층(SEM3)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 한정되지 않는다.
화소 정의막(PDL) 및 복수의 화소 전극(ANO) 상에 평탄화층(PLL)이 배치될 수 있다. 평탄화층(PLL)은 후술하는 공통 전극(CAT)이 형성될 수 있도록 하부의 단차를 평탄화시킬 수 있다. 평탄화층(PLL)은 복수의 발광 소자(LE)의 적어도 일부, 예를 들어 상부가 평탄화층(PLL)의 상부로 돌출될 수 있도록 소정 높이로 형성될 수 있다. 즉, 제1 화소 전극(ANO1)의 상면을 기준으로 평탄화층(PLL)의 높이는 발광 소자(LE)의 높이보다 작을 수 있다.
평탄화층(PLL)은 하부 단차를 평탄화시킬 수 있도록 유기물을 포함할 수 있다. 예를 들어, 평탄화층(PLL)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등을 포함할 수 있다.
평탄화층(PLL) 및 복수의 발광 소자(LE) 상에 공통 전극(CAT)이 배치될 수 있다. 구체적으로, 공통 전극(CAT)은 발광 소자(LE)가 형성된 기판(SUB)의 일면에 배치되며, 표시 영역(DA) 및 비표시 영역(NDA) 전체적으로 배치될 수 있다. 공통 전극(CAT)은 표시 영역(DA)에서 각 발광 영역(EA1, EA2, EA3)들과 중첩하여 배치되며, 광이 출사될 수 있도록 얇은 두께로 이루어질 수 있다.
공통 전극(CAT)은 복수의 발광 소자(LE)의 상면 및 측면에 직접 배치될 수 있다. 공통 전극(CAT)은 발광 소자(LE)의 측면 중 제2 반도체층(SEM2) 및 제3 반도체층(SEM3)에 직접 접촉할 수 있다. 도 6에 도시된 바와 같이, 공통 전극(CAT)은 복수의 발광 소자(LE)를 덮으며, 복수의 발광 소자(LE)를 공통적으로 연결하여 배치되는 공통층일 수 있다. 도전성을 가진 제2 반도체층(SEM2)은 발광 소자(LE)들에서 각각 패턴된 구조이기 때문에, 각 발광 소자(LE)에 공통 전압이 인가될 수 있도록 공통 전극(CAT)이 각 발광 소자(LE)의 제2 반도체층(SEM2)의 측면에 직접 접촉할 수 있다.
공통 전극(CAT)은 기판(SUB)에 전체적으로 배치되어 공통 전압이 인가되므로 낮은 저항을 갖는 물질을 포함할 수 있다. 또한, 공통 전극(CAT)은 광을 투과시키기 용이하도록 얇은 두께로 형성될 수 있다. 예를 들어, 공통 전극(CAT)은 알루미늄(Al), 은(Ag), 구리(Cu) 등과 같은 낮은 저항을 갖는 물질을 포함할 수 있다. 공통 전극(CAT)의 두께는 대략 10Å 내지 200Å 일 수 있으나 이에 한정되지 않는다.
상술한 발광 소자(LE)들은 연결 전극(CTE)을 통해 화소 전극으로부터 화소 전압 또는 애노드 전압을 공급받고, 공통 전극(CAT)을 통해 공통 전압을 공급받을 수 있다. 발광 소자(LE)는 화소 전압과 공통 전압 간의 전압 차에 따라 소정의 휘도로 광을 발광할 수 있다.
공통 전극(CAT)은 발광 소자(LE) 상에 배치될 수 있다. 공통 전극(CAT)은 화소의 구별없이 전면적으로 배치된 공통 전극일 수 있다. 화소 전극(ANO), 발광 소자(LE) 및 공통 전극(CAT)은 각각 유기 발광 소자를 구성할 수 있다.
공통 전극(CAT)은 발광 소자(LE)와 접할 뿐만 아니라, 화소 정의막(PDL)의 상면에도 접할 수 있다. 공통 전극(CAT)은 하부 구조물의 단차를 반영하도록 하부 구조물에 대해 컨포말하게 형성될 수 있다.
공통 전극(CAT)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 공통 전극(CAT)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
파장 변환부(200)는 발광 소자부(LEP) 상에 배치될 수 있다. 파장 변환부(200)는 격벽(PW), 파장 변환층(QDL), 컬러 필터들(CF1, CF2, CF3), 차광 부재(BK) 및 보호층(PTL)을 포함할 수 있다.
격벽(PW)은 표시 영역(DPA)의 공통 전극(CE) 상에 배치되며, 뱅크(BNL)와 함께 복수의 발광 영역(EA1, EA2, EA2)을 구획할 수 있다. 격벽(PW)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되도록 배치되며, 표시 영역(DA) 전체에서 격자 형태의 패턴으로 이루어질 수 있다. 또한, 격벽(PW)은 복수의 발광 영역(EA1, EA2, EA3)과 비중첩하며, 비발광 영역(NEA)과 중첩할 수 있다.
격벽(PW)은 하부의 공통 전극(CE)을 노출하는 복수의 개구부(OP1, OP2, OP3)들을 포함할 수 있다. 복수의 개구부(OP1, OP2, OP3)들은 제1 발광 영역(EA1)과 중첩하는 제1 개구부(OP1), 제2 발광 영역(EA2)과 중첩하는 제2 개구부(OP2), 및 제3 발광 영역(EA3)과 중첩하는 제3 개구부(OP3)를 포함할 수 있다. 여기서, 복수의 개구부(OP1, OP2, OP3)들은 복수의 발광 영역(EA1, EA2, EA3)에 대응될 수 있다. 즉, 제1 개구부(OP1)가 제1 발광 영역(EA1)에 대응되고, 제2 개구부(OP2)가 제2 발광 영역(EA2)에 대응되며, 제3 개구부(OP3)가 제3 발광 영역(EA3)에 대응될 수 있다.
격벽(PW)은 파장 변환층(QDL)이 형성되기 위한 공간을 제공하는 역할을 할 수 있다. 이를 위해, 격벽(PW)은 소정의 두께로 이루어질 수 있으며, 예를 들어, 격벽(PW)의 두께는 1㎛ 내지 10㎛ 범위로 이루어질 수 있다. 격벽(PW)은 소정의 두께로 이루어질 수 있도록, 유기 절연 물질을 포함할 수 있다. 유기 절연 물질은 예를 들어, 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다.
파장 변환층(QDL)은 복수의 개구부(OP1, OP2, OP3) 상에 각각 배치될 수 있다. 파장 변환층(QDL)은 입사광의 피크 파장을 다른 특정 피크 파장의 광으로 변환 또는 시프트시켜 출사할 수 있다. 파장 변환층(QDL)은 발광 소자(LE)로부터 발광된 청색의 제1 광의 일부를 황색의 제4 광으로 변환할 수 있다. 파장 변환층(QDL)에서는 제1 광과 제4 광이 혼합되어 백색의 제5 광을 출사할 수 있다. 제5 광은 제1 컬러 필터(CF1)를 통해 제1 광으로 변환되고, 제2 컬러 필터(CF2)를 통해 제2 광으로 변환되며, 제3 컬러 필터(CF3)를 통해 제3 광으로 변환될 수 있다.
다만, 이에 제한되는 것은 아니다. 예를 들어, 각 발광 영역(EA)에 배치된 발광 소자(LE)에서 동일한 색상의 빛이 방출되는 경우, 각 발광 영역(EA)에 배치된 파장 변환층(QDL)은 빛을 각 발광 영역(EA)별로 다른 색의 빛으로 변환할 수도 있다. 또는, 발광 영역(EA)에는 발광 소자(LE)에서 방출된 빛의 파장 변환 없이 그대로 출사시키는 투과층이 더 배치될 수도 있다.
파장 변환층(QDL)은 복수의 개구부(OP1, OP2, OP3) 내에 각각 배치될 수 있으며, 서로 이격하여 배치될 수 있다. 즉, 파장 변환층(QDL)은 서로 이격된 도트 형상의 섬 패턴으로 이루어질 수 있다. 예를 들어, 파장 변환층(QDL)은 제1 개구부(OP1), 제2 개구부(OP2) 및 제3 개구부(OP3)에 각각 배치되며, 이들과 일대일 대응할 수 있다. 또한, 파장 변환층(QDL)은 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)에 각각 중첩하여 배치될 수 있다. 예시적인 실시예에서 파장 변환층(QDL) 각각은 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)과 완전히 중첩될 수 있다.
파장 변환층(QDL)은 제1 베이스 수지(BRS1) 및 제1 파장 변환 입자(WCP1)를 포함할 수 있다. 제1 베이스 수지(BRS1)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 베이스 수지(BRS1)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다.
제1 파장 변환 입자(WCP1)는 발광 소자(LE)로부터 입사된 제1 광을 제4 광으로 변환할 수 있다. 예를 들어, 제1 파장 변환 입자(WCP1)는 청색 파장 대역의 광을 황색(yellow) 파장 대역의 광으로 변환할 수 있다. 제1 파장 변환 입자(WCP1)는 양자점(QD, quantum dot), 양자 막대, 형광 물질 또는 인광 물질일 수 있다. 예를 들어 양자점은 전자가 전도대에서 가전자대로 전이하면서 특정한 색을 방출하는 입자상 물질일 수 있다.
상기 양자점은 반도체 나노 결정 물질일 수 있다. 상기 양자점은 그 조성 및 크기에 따라 특정 밴드갭을 가져 빛을 흡수한 후 고유의 파장을 갖는 광을 방출할 수 있다. 상기 양자점의 반도체 나노 결정의 예로는 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합 등을 들 수 있다.
파장 변환층(QDL)은 발광 소자(LE)의 광을 랜덤한 방향으로 산란시키기 위한 산란체를 더 포함할 수 있다. 산란체는 제1 베이스 수지(BRS1)와 상이한 굴절률을 가지고 제1 베이스 수지(BRS1)와 광학 계면을 형성할 수 있다. 예를 들어, 산란체는 광 산란 입자일 수 있다. 산란체는 투과 광의 적어도 일부를 산란시킬 수 있는 재료이면 특별히 제한되지 않으나, 예를 들어 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등을 예시할 수 있고, 상기 유기 입자의 재료로는 아크릴계 수지 또는 우레탄계 수지 등을 예시할 수 있다. 산란체는 광의 파장을 실질적으로 변환시키지 않으면서 입사광의 입사 방향과 무관하게 랜덤한 방향으로 광을 산란시킬 수 있다.
상술한 파장 변환부(200)에서는 발광 소자(LE)에서 발광된 제1 광 중 일부가 파장 변환층(QDL)에서 제4 광으로 변환될 수 있다. 파장 변환층(QDL)에서는 제1 광과 제4 광이 혼색되어 백색의 제5 광을 출사할 수 있다. 파장 변환층(QDL)에서 출사되는 제5 광은 후술하는 제1 컬러 필터(CF1)에서 제1 광만을 투과시키고 제2 컬러 필터(CF2)에서 제2 광만을 투과시키며 제3 컬러 필터(CF3)에서 제3 광만을 투과시킬 수 있다. 이에 따라, 파장 변환부(200)에서 출사되는 광은 제1 광, 제2 광 및 제3 광의 청색, 적색 및 녹색 광일 수 있으며, 이를 통해 풀컬러를 구현할 수 있다.
복수의 컬러 필터들(CF1, CF2, CF3)은 격벽(PW) 및 파장 변환층(QDL) 상에 배치될 수 있다. 복수의 컬러 필터들(CF1, CF2, CF3)은 복수의 개구부(OP1, OP2, OP3) 및 파장 변환층(QDL)들과 중첩하여 배치될 수 있다. 복수의 컬러 필터들(CF1, CF2, CF3)은 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3)를 포함할 수 있다.
제1 컬러 필터(CF1)는 제1 발광 영역(EA1)과 중첩하여 배치될 수 있다. 또한, 제1 컬러 필터(CF1)는 격벽(PW)의 제1 개구부(OP1) 상에서 제1 개구부(OP1)와 중첩하여 배치될 수 있다. 제1 컬러 필터(CF1)는 발광 소자(LE)에서 발광된 제1 광을 투과시키고, 제2 광과 제3 광을 흡수 또는 차단할 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 청색 파장 대역의 광을 투과시키고, 그 외의 녹색, 적색 등의 파장 대역의 광을 흡수 또는 차단할 수 있다.
제2 컬러 필터(CF2)는 제2 발광 영역(EA2)과 중첩하여 배치될 수 있다. 또한, 제2 컬러 필터(CF2)는 격벽(PW)의 제2 개구부(OP2) 상에서 제2 개구부(OP2)와 중첩하여 배치될 수 있다. 제2 컬러 필터(CF2)는 제2 광을 투과시키고, 제1 광과 제3 광을 흡수 또는 차단할 수 있다. 예를 들어, 제2 컬러 필터(CF2)는 녹색 파장 대역의 광을 투과시키고, 그 외의 청색, 적색 등의 파장 대역의 광을 흡수 또는 차단할 수 있다.
제3 컬러 필터(CF3)는 제3 발광 영역(EA3)과 중첩하여 배치될 수 있다. 또한, 제3 컬러 필터(CF3)는 격벽(PW)의 제3 개구부(OP3) 상에서 제3 개구부(OP3)와 중첩하여 배치될 수 있다. 제3 컬러 필터(CF3)는 제3 광을 투과시키고, 제1 광과 제2 광을 흡수 또는 차단할 수 있다. 예를 들어, 제3 컬러 필터(CF3)는 적색 파장 대역의 광을 투과시키고, 그 외의 청색, 녹색 등의 파장 대역의 광을 흡수 또는 차단할 수 있다.
격벽(PW) 상에 차광 부재(BK)가 배치될 수 있다. 차광 부재(BK)는 비발광 영역(NEA)에 중첩하여 광의 투과를 차단할 수 있다. 차광 부재(BK)는 뱅크(BNL) 또는 격벽(PW)과 유사하게 평면상 대략 격자 형태로 배치될 수 있다. 차광 부재(BK)는 뱅크(BNL), 제1 유기층(FOL) 및 격벽(PW)과 중첩하여 배치될 수 있으며, 발광 영역(EA1, EA2, EA3)들과 비중첩할 수 있다.
일 실시예에서 차광 부재(BK)는 유기 차광 물질을 포함할 수 있으며, 유기 차광 물질의 코팅 및 노광 공정 등을 통해 형성될 수 있다. 차광 부재(BK)는 차광성을 갖는 염료 또는 안료를 포함할 수 있으며, 블랙 매트릭스일 수 있다. 차광 부재(BK)는 적어도 일부가 인접한 컬러 필터들(CF1, CF2, CF3)과 중첩할 수 있으며, 컬러 필터들(CF1, CF2, CF3)은 차광 부재(BK)의 적어도 일부 상에 배치될 수도 있다.
표시 장치(10)의 외부로부터 입사되는 외광은 파장 변환부(200)의 색 재현율을 왜곡시키는 문제를 발생시킬 수 있다. 본 실시예에 따라 파장 변환부(200)에 차광 부재(BK)가 배치되는 경우, 외광의 적어도 일부가 차광 부재(BK)에 흡수된다. 따라서 외광 반사에 의한 색의 왜곡을 저감시킬 수 있다. 또한, 차광 부재(BK)는 인접한 발광 영역 간에 광이 침범하여 혼색이 발생하는 것을 방지할 수 있으며, 이에 따라 색 재현율을 더욱 향상시킬 수 있다.
복수의 컬러 필터(CF1, CF2, CF3) 및 차광 부재(BK) 상에 보호층(PTL)이 배치될 수 있다. 제1 보호층(PTL)은 표시 장치(10)의 최상부에 배치되어 하부의 복수의 컬러 필터(CF1, CF2, CF3) 및 차광 부재(BK)를 보호할 수 있다. 보호층(PTL)의 일면, 예를 들어 하면은 복수의 컬러 필터(CF1, CF2, CF3) 및 차광 부재(BK)의 상면에 각각 접촉할 수 있다.
보호층(PTL)은 복수의 컬러 필터(CF1, CF2, CF3)와 차광 부재(BK)를 보호하기 위해, 무기 절연성 물질을 포함할 수 있다. 예를 들어, 제1 보호층(PTL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 질화 알루미늄(AlN) 등을 포함할 수 있으나, 이에 한정되지 않는다. 제1 보호층(PTF1)은 소정 두께로 이루어질 수 있으며, 예를 들어, 0.01 내지 1㎛의 범위로 이루어질 수 있다. 다만, 이에 한정되지 않는다.
도 8은 도 1의 A 영역을 확대한 확대도이다. 도 9는 도 8의 외부 장치가 분리된 모습을 도시한 도면이다. 도 10은 일 실시예에 따른 표시 패드를 확대한 확대도이다. 도 11은 도 10의 XI-XI' 선을 따라 자른 단면도이다. 도 10은 제1 표시 패드(PAD1)의 확대도를 도시하나, 이하에서 설명하는 내용은 나머지 제2 표시 패드(PAD2) 및 제3 표시 패드(PAD3)에도 동일하게 적용될 수 있다. 도 11에서는 표시 패드(PAD) 뿐만 아니라 외부 장치(EXD)를 함께 도시한다.
도 8 내지 도 11을 참조하면, 표시 장치(10)는 표시 패드(PAD: PAD1, PAD2, PAD3) 및 제1 신호 배선(L1)을 더 포함할 수 있다.
표시 패드(PAD)는 표시 장치(10)의 제2 방향(DR2) 타측의 단부에 배치될 수 있다. 다만, 이에 제한되는 것은 아니고, 표시 패드(PAD)는 표시 장치(10)의 제2 방향(DR2) 일측 및 타측의 단부에 배치될 수도 있다. 표시 패드(PAD)는 기판(SUB) 상에 배치될 수 있다. 표시 패드(PAD)와 기판(SUB) 사이에는 적어도 하나의 절연층이 배치될 수 있으나, 이에 제한되는 것은 아니다.
표시 패드(PAD)는 복수로 제공될 수 있다. 표시 패드(PAD)는 제1 표시 패드(PAD1), 제2 표시 패드(PAD2) 및 제3 표시 패드(PAD3)를 포함할 수 있다. 제1 내지 제3 표시 패드(PAD1, PAD2, PAD3)는 제1 방향(DR1)을 따라, 교번하여 반복 배치될 수 있다. 제1 내지 제3 표시 패드(PAD1, PAD2, PAD3) 각각은 예를 들어, 디스플레이 신호 배선 패드, 터치 신호 배선 패드, 전원 패드, 데이터 패드, 패널 더미 패드 등을 포함할 수 있다. 표시 패드(PAD)의 폭(제1 방향(DR1)의 폭)은 제1 신호 배선(L1)의 폭(연장된 방향과 수직하는 방향의 폭)보다 클 수 있으나, 이에 제한되는 것은 아니다.
제1 표시 패드(PAD1), 제2 표시 패드(PAD2) 및 제3 표시 패드(PAD3)는 서로 다른 도전층으로 이루어질 수 있다. 예를 들어, 제1 표시 패드(PAD1)는 제3 도전층(150)으로 이루어지고, 제2 표시 패드(PAD2)는 제4 도전층(160)으로 이루어지며, 제3 표시 패드(PAD3)는 제5 도전층(170)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 제1 내지 제3 표시 패드(PAD1, PAD2, PAD3)는 제3 절연층(123) 상에 배치될 수 있으나, 이에 제한되는 것은 아니다.
표시 패드(PAD)는 적어도 하나의 관통홀(HLE)을 정의할 수 있다. 관통홀(HLE)은 표시 패드(PAD)를 두께 방향(제3 방향(DR3))으로 관통할 수 있다. 관통홀(HLE)이 복수로 제공되는 경우, 관통홀(HLE)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 반복 배치될 수 있다. 관통홀(HLE)은 표시 패드(PAD)가 배치된 제3 절연층(123)을 노출할 수 있다. 관통홀(HLE)은 평면상 원형 형상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
서로 인접하는 관통홀(HLE) 사이의 거리(DH)는 5㎛보다 작거나, 10㎛보다 작을 수 있으나, 이에 제한되는 것은 아니다. 관통홀(HLE)의 직경(R)은 1㎛ 내지 7㎛의 범위 내에 있거나, 2㎛ 내지 4㎛의 범위 내에 있을 수 있으나, 이에 제한되는 것은 아니다.
표시 장치(10)는 관통홀(HLE)의 내부를 충진하는 돌기 패턴(EP), 패드 연결 전극(PCE) 및 비도전 접착층(NCF)을 더 포함할 수 있다.
돌기 패턴(EP)은 관통홀(HLE) 내부를 충진하며, 표시 패드(PAD)의 상부로 돌출될 수 있다. 표시 패드(PAD)의 상부로 돌출된 돌기 패턴(EP)은 관통홀(HLE) 주변의 표시 패드(PAD)의 상면 상에 배치되며, 표시 패드(PAD)와 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 평면상, 돌기 패턴(EP)의 외측면은 관통홀(HLE)을 둘러쌀 수 있으나, 이에 제한되는 것은 아니다. 단면도상, 관통홀(HLE)을 충진하는 부분에서 돌출된 돌기 패턴(EP)은 단면도상 상부로 볼록한 형상을 포함할 수 있다.
돌기 패턴(EP)은 복수로 제공될 수 있으며, 복수의 돌기 패턴(EP) 각각은 상호 분리되어, 상호 이격될 수 있다. 복수의 돌기 패턴(EP) 각각은 관통홀(HLE)마다 배치될 수 있다. 예를 들어, 하나의 돌기 패턴(EP)은 하나의 관통홀(HLE)의 내부를 충진하며, 표시 패드(PAD)의 상부로 돌출될 수 있다.
돌기 패턴(EP)은 유기 재료를 포함할 수 있다. 상기 유기 재료는 제4 내지 제6 절연층(124, 125, 126) 중 어느 하나가 포함하는 유기 재료와 실질적으로 동일할 수 있으나, 이에 제한되는 것은 아니다.
돌기 패턴(EP)은 탄성을 가질 수 있다. 이에 따라, 외부에서 가해지는 충격 또는 응력(stress)을 흡수할 수 있다.
돌기 패턴(EP)의 적어도 일부가 관통홀(HLE) 내에 배치됨에 따라, 돌기 패턴(EP)의 들뜸 불량이 억제 및 방지될 수 있다. 다시 말해서, 돌기 패턴(EP)의 적어도 일부가 관통홀(HLE) 내에 배치됨에 따라, 돌기 패턴(EP)은 보다 많은 면적에서 표시 패드(PAD)와 접촉할 수 있어, 돌기 패턴(EP)과 표시 패드(PAD) 사이의 마찰이 증가할 수 있다. 따라서, 돌기 패턴(EP)의 들뜸 불량이 억제 또는 방지될 수 있다.
또한, 돌기 패턴(EP)의 적어도 일부가 관통홀(HLE) 내에 배치됨에 따라, 패드 연결 전극(PCE)의 크랙(crack) 불량이 억제 또는 방지될 수 있다. 다시 말해서, 연결 리드(LD)가 표시 패드(PAD)를 향해 압착될 수 있고, 압착에 의한 응력(stress)이 돌기 패턴(EP)에 전달될 수 있다. 돌기 패턴(EP)이 관통홀(HLE)의 내부를 충진하는 경우, 두께 방향(제3 방향(DR3))의 두께가 증가할 수 있고, 수직 방향(예를 들어, 두께 방향(제3 방향(DR3)))으로 가해지는 응력을 보다 원활하게 완화할 수 있다. 이에 따라, 수평 방향(예를 들어, 제1 방향(DR1) 또는 제2 방향(DR2))으로 가해지는 응력이 함께 완화될 수 있다. 따라서, 돌기 패턴(EP)의 변형이 억제 또는 방지될 수 있으며, 돌기 패턴(EP) 상에 배치된 패드 연결 전극(PCE)의 크랙(crack) 등을 억제 또는 방지할 수 있어, 표시 장치의 신뢰성이 향상될 수 있다.
패드 연결 전극(PCE)은 돌기 패턴(EP) 상에 배치될 수 있다. 패드 연결 전극(PCE)은 대체로 표시 패드(PAD)의 전 영역에 걸쳐 배치될 수 있다. 패드 연결 전극(PCE)은 돌기 패턴(EP) 상에 배치될 뿐만 아니라, 돌기 패턴(EP)이 배치되지 않는 영역에서 표시 패드(PAD) 상에 배치될 수 있다. 돌기 패턴(EP)이 배치되지 않은 부분에서, 패드 연결 전극(PCE)은 표시 패드(PAD)와 물리적 및/또는 전기적으로 연결될 수 있다. 돌기 패턴(EP)이 배치되지 않은 부분에서, 패드 연결 전극(PCE)은 표시 패드(PAD)와 직접 접촉할 수 있으나, 이에 제한되는 것은 아니다. 패드 연결 전극(PCE)은 도전성 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
패드 연결 전극(PCE) 상에는 연결 리드(LD)가 배치될 수 있다. 패드 연결 전극(PCE)과 연결 리드(LD)는 직접 접촉할 수 있으며, 상호 물리적 및/또는 전기적으로 연결될 수 있다. 패드 연결 전극(PCE)은 표시 패드(PAD)와 연결 리드(LD)를 전기적으로 연결할 수 있다. 즉, 표시 패드(PAD)와 연결 리드(LD)는 패드 연결 전극(PCE)을 통해 전기적으로 연결될 수 있다.
비도전 접착층(NCF)은 표시 패드(PAD)와 연결 리드(LD) 사이를 충진할 수 있다. 비도전 접착층(NCF)은 표시 패드(PAD)와 연결 리드(LD) 사이 및 패드 연결 전극(PCE)과 연결 리드(LD) 사이에 배치될 수 있다. 아울러, 비도전 접착층(NCF)은 제3 절연층(123)과 외부 장치 기판(310) 사이에 배치되어, 제3 절연층(123)과 외부 장치 기판(310) 사이를 충진할 수 있다.
비도전 접착층(NCF)은 접착층의 역할을 수행할 수 있다. 즉, 비도전 접착층(NCF)을 통해, 외부 장치(EXD, 도 1 참조)가 표시 장치(10, 도 1 참조)의 패드부 상에 부착될 수 있다. 비도전 접착층(NCF)이 접착제로 사용되는 경우, 초음파 접합 방식이 적용될 수 있으나, 이에 제한되는 것은 아니다.
제1 신호 배선(L1)은 표시 영역(DPA)의 각 화소와 표시 패드(PAD)를 전기적으로 연결할 수 있다. 즉, 제1 신호 배선(L1)을 통해 표시 영역(DPA)의 각 화소와 각 표시 패드(PAD)가 전기적으로 연결될 수 있다. 각 표시 패드(PAD)는 각 발광 영역(EA, 도 4 참조)에 배치된 발광 소자(LE, 도 4 참조)와 전기적으로 연결될 수 있다. 예를 들어, 제1 표시 패드(PAD1)는 제1 발광 영역(EA1, 도 4 참조)에 배치된 발광 소자(LE, 도 4 참조)와 전기적으로 연결되고, 제2 표시 패드(PAD2)는 제2 발광 영역(EA2, 도 4 참조)에 배치된 발광 소자(LE, 도 4 참조)와 전기적으로 연결되며, 제3 표시 패드(PAD3)는 제3 발광 영역(EA3, 도 4 참조)에 배치된 발광 소자(LE, 도 4 참조)와 전기적으로 연결될 수 있으나, 이에 제한되는 것은 아니다.
제1 신호 배선(L1)은 표시 패드(PAD)로부터 제2 방향(DR2) 일측으로 연장되고, 각 화소까지 연장될 수 있다. 제1 신호 배선(L1) 각각은 적어도 일부 영역에서 나머지 영역과 상이한 도전층으로 이루질 수 있으나, 이에 제한되는 것은 아니다.
외부 장치(EXD)는 외부 장치 기판(310), 연결 리드(LD), 및 제2 신호 배선(L2)을 더 포함할 수 있다. 외부 장치 기판(310)은 연결 리드(LD) 및 제2 신호 배선(L2)이 배치되는 공간을 제공할 수 있다. 연결 리드(LD) 및 제2 신호 배선(L2)은 외부 장치 기판(310) 상에 배치될 수 있다. 연결 리드(LD) 및 제2 신호 배선(L2)은 외부 장치 기판(310)의 배면 상에 배치될 수 있다. 여기서 배면은 표시 장치(10)가 전면(상면) 발광하는 경우, 발광하는 방향의 반대 방향의 면을 지칭할 수 있다.
연결 리드(LD)는 외부 장치 기판(310)의 제2 방향(DR2) 일측 단부에 배치될 수 있다. 연결 리드(LD)는 복수로 제공될 수 있다. 연결 리드(LD)는 제1 연결 리드(LD1), 제2 연결 리드(LD2) 및 제3 연결 리드(LD3)를 포함할 수 있다. 제1 내지 제3 연결 리드(LD1, LD2, LD3)는 제1 방향(DR1)을 따라 반복 배치될 수 있다.
제1 내지 제3 연결 리드(LD1, LD2, LD3)는 제1 방향(DR1)을 따라, 교번하여 반복 배치될 수 있다. 각 연결 리드(LD)는 복수의 표시 패드(PAD) 각각에 대응될 수 있다. 각 연결 리드(LD)는 복수의 표시 패드(PAD) 각각과 대향하며, 복수의 표시 패드(PAD) 각각과 중첩할 수 있다. 예를 들어, 제1 연결 리드(LD1)는 제1 표시 패드(PAD1)와 대응되어 제1 표시 패드(PAD1)와 중첩하며, 제2 연결 리드(LD2)는 제2 표시 패드(PAD2)와 대응되어 제2 표시 패드(PAD2)와 중첩하며, 제3 연결 리드(LD3)는 제3 표시 패드(PAD3)와 대응되어 제3 표시 패드(PAD3)와 중첩할 수 있다.
제2 신호 배선(L2)은 연결 리드(LD) 및 구동칩(DIC)과 물리적 및/또는 전기적으로 연결되고, 연결 리드(LD)로부터 제2 방향(DR2) 타측으로 연장될 수 있다. 다시 말해서, 제2 신호 배선(L2)을 통해 연결 리드(LD)와 구동칩(DIC)이 전기적으로 연결될 수 있다.
도시하진 않았으나, 구동칩(DIC)은 표시 장치(10)의 모든 구동을 제어하는 메인 프로세서와 전기적으로 연결될 수 있다. 상기 메인 프로세서는 외부 장치(EXD) 상에 배치될 수 있으나, 이에 제한되는 것은 아니고, 별도의 구성 상에 배치될 수도 있다. 이 경우, 상기 별도의 구성은 외부 장치(EXD) 상에 배치되어, 구동칩(DIC)과 전기적으로 연결될 수 있다.
이하, 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이미 설명한 실시예와 동일한 구성에 대해서는 그 설명을 생략하거나 간략화하며, 차이점을 위주로 설명하기로 한다.
도 12는 다른 실시예에 따른 표시 패드의 평면도이다.
도 12를 참조하면, 본 실시예에 따른 돌기 패턴(EP_1) 각각은 복수의 관통홀(HLE)에 걸쳐 배치된다는 점에서 도 10의 실시예와 차이가 있다. 다시 말해서, 돌기 패턴(EP_1)은 복수로 제공되며, 하나의 돌기 패턴(EP_1)은 서로 인접한 두개의 관통홀(HLE)을 충진할 수 있다. 하나의 돌기 패턴(EP_1)은 서로 인접한 두개의 관통홀(HLE)에 걸쳐 배치될 수 있다. 도 12에서 하나의 돌기 패턴(EP_1)은 제2 방향(DR2)으로 서로 인접한 관통홀(HLE)을 충진하나, 이에 제한되는 것은 아니고, 적어도 일부는 제1 방향(DR1)으로 인접한 관통홀(HLE)을 충진할 수도 있다.
도 12에서는 돌기 패턴(EP_1)이 두개의 관통홀(HLE)에 걸쳐 배치되는 경우를 도시하였으나, 이에 제한되는 것은 아니고, 하나의 돌기 패턴(EP_1)은 3개 이상의 관통홀(HLE)에 걸쳐 배치될 수도 있다.
이 경우에도, 돌기 패턴(EP_1)의 들뜸 불량이 억제 또는 방지되며, 돌기 패턴(EP_1) 상에 배치된 패드 연결 전극(PCE, 도 11 참조)의 크랙(crack) 등을 억제 또는 방지할 수 있어, 표시 장치의 신뢰성이 향상될 수 있다. 아울러, 돌기 패턴(EP_1)을 다양하게 설계함에 따라, 돌기 패턴(EP_1)에 가해지는 스트레스(stress)를 최대한 완화할 수 있는 설계가 가능할 수 있다.
도 13은 또 다른 실시예에 따른 표시 패드의 평면도이다.
도 13을 참조하면, 본 실시예에 따른 돌기 패턴(EP_2)은 하나의 관통홀(HLE)에 배치되는 제1 돌기 패턴(EP1)과 복수의 관통홀(HLE)에 걸쳐 배치되는 제2 돌기 패턴(EP2)을 포함한다는 점에서 도 10의 실시예와 차이가 있다. 제1 돌기 패턴(EP1)은 도 10의 돌기 패턴(EP)과 실질적으로 동일하며, 제2 돌기 패턴(EP2)은 도 12의 돌기 패턴(EP_1)과 실질적으로 동일할 수 있다. 제1 돌기 패턴(EP1) 및 제2 돌기 패턴(EP2)은 각각 복수로 제공될 수 있으나, 이에 제한되는 것은 아니다.
이 경우에도, 돌기 패턴(EP_2)의 들뜸 불량이 억제 또는 방지되며, 돌기 패턴(EP_2) 상에 배치된 패드 연결 전극(PCE, 도 11 참조)의 크랙(crack) 등을 억제 또는 방지할 수 있어, 표시 장치의 신뢰성이 향상될 수 있다. 아울러, 돌기 패턴(EP_2)을 다양하게 설계함에 따라, 돌기 패턴(EP_2)에 가해지는 스트레스(stress)를 최대한 완화할 수 있는 설계가 가능할 수 있다.
도 14는 또 다른 실시예에 따른 표시 패드의 평면도이다.
도 14를 참조하면, 본 실시예에 따른 제1 표시 패드(PAD1)에 의해 정의되는 관통홀(HLE_3)은 평면상 사각형 형상을 포함할 수 있다는 점에서 도 10의 실시예와 차이가 있다. 다만, 이에 제한되는 것은 아니고, 관통홀(HLE_3)의 평면 형상은 삼각형, 오각형, 육각형 등의 다각형 형상을 포함할 수도 있다.
도 14에서는 제1 표시 패드(PAD1)에 대해 설명하나, 이에 대한 설명은 제2 표시 패드(PAD2, 도 8 참조) 및 제3 표시 패드(PAD3, 도 8 참조)에도 적용될 수 있다.
이 경우에도, 돌기 패턴(EP)의 들뜸 불량이 억제 또는 방지되며, 돌기 패턴(EP) 상에 배치된 패드 연결 전극(PCE, 도 11 참조)의 크랙(crack) 등을 억제 또는 방지할 수 있어, 표시 장치의 신뢰성이 향상될 수 있다. 아울러, 관통홀(HLE_3)을 다양하게 설계함에 따라, 돌기 패턴(EP)에 가해지는 스트레스(stress)를 최대한 완화할 수 있는 설계가 가능할 수 있다.
도 15는 또 다른 실시예에 따른 표시 패드의 평면도이다.
도 15를 참조하면, 본 실시예에 따른 제1 표시 패드(PAD1)의 관통홀(HLE_4)은 서로 다른 직경을 갖는 제1 관통홀(HLE1) 및 제2 관통홀(HLE2)을 포함한다는 점에서 도 10의 실시예와 차이가 있다. 제1 관통홀(HLE1)의 제1 직경(R1)은 제2 관통홀(HLE2)의 제2 직경(R2)보다 작을 수 있다. 돌기 패턴(EP)은 제1 관통홀(HLE1) 및 제2 관통홀(HLE2)을 충진하며, 제1 관통홀(HLE1) 및 제2 관통홀(HLE2)로부터 상부를 향해 돌출될 수 있다.
도 15에서는 제1 표시 패드(PAD1)에 대해 설명하나, 이에 대한 설명은 제2 표시 패드(PAD2, 도 8 참조) 및 제3 표시 패드(PAD3, 도 8 참조)에도 적용될 수 있다.
이 경우에도, 돌기 패턴(EP)의 들뜸 불량이 억제 또는 방지되며, 돌기 패턴(EP) 상에 배치된 패드 연결 전극(PCE, 도 11 참조)의 크랙(crack) 등을 억제 또는 방지할 수 있어, 표시 장치의 신뢰성이 향상될 수 있다. 아울러, 관통홀(HLE_4)을 다양하게 설계함에 따라, 돌기 패턴(EP)에 가해지는 스트레스(stress)를 최대한 완화할 수 있는 설계가 가능할 수 있다.
도 16은 또 다른 실시예에 따른 표시 패드의 평면도이다. 도 17은 도 16의 XVII-XVII' 선을 따라 자른 단면도이다.
도 16 및 도 17을 참조하면, 본 실시예에 따른 돌기 패턴(EP_5)은 복수로 제공되며, 복수의 돌기 패턴(EP_5) 중 적어도 일부는 제1 표시 패드(PAD1)의 상면 상에 배치된다는 점에서 도 10의 실시예와 차이가 있다. 다시 말해서, 돌기 패턴(EP_5)은 관통홀(HLE)과 중첩하며 관통홀(HLE)을 충진하는 제1 돌기 패턴(EP1) 및 제1 표시 패드(PAD1) 상에 배치되는 제3 돌기 패턴(EP3)을 포함할 수 있다. 제1 돌기 패턴(EP1)은 도 10의 돌기 패턴(EP)과 실질적으로 동일할 수 있다. 제3 돌기 패턴(EP3)은 관통홀(HLE)이 배치되지 않은 부분에 배치될 수 있다. 제3 돌기 패턴(EP3)은 관통홀(HLE)을 충진하지 않을 수 있다. 제3 돌기 패턴(EP3)은 전 영역에 걸쳐서 제1 표시 패드(PAD1)와 중첩하며, 제1 표시 패드(PAD1)의 일면(상면) 상에 배치될 수 있다.
도 16 및 도 17에서는 제1 표시 패드(PAD1)에 대해 설명하나, 이에 대한 설명은 제2 표시 패드(PAD2, 도 8 참조) 및 제3 표시 패드(PAD3, 도 8 참조)에도 적용될 수 있다.
이 경우에도, 돌기 패턴(EP_5)의 들뜸 불량이 억제 또는 방지되며, 돌기 패턴(EP_5) 상에 배치된 패드 연결 전극(PCE)의 크랙(crack) 등을 억제 또는 방지할 수 있어, 표시 장치의 신뢰성이 향상될 수 있다. 아울러, 관통홀(HLE)의 배치 및 돌기 패턴(EP_5)의 배치를 다양하게 설계함에 따라, 돌기 패턴(EP_5)에 가해지는 스트레스(stress)를 최대한 완화할 수 있는 설계가 가능할 수 있다.
도 18은 또 다른 실시예에 다른 표시 패드의 단면도이다. 도 18에서는 제1 표시 패드(PAD1)에 대해 설명하나, 이에 대한 설명은 제2 표시 패드(PAD2, 도 8 참조) 및 제3 표시 패드(PAD3, 도 8 참조)에도 적용될 수 있다.
도 18을 참조하면, 본 실시예에 따른 제1 표시 패드(PAD1_6)는 패드 홈(GR_6)을 더 포함한다는 점에서 도 11의 실시예와 차이가 있다. 다시 말해서, 제1 표시 패드(PAD1_6)는 관통홀(HLE) 뿐만 아니라 패드 홈(GR_6)을 정의할 수 있다. 패드 홈(GR_6)은 제1 표시 패드(PAD1_6)의 일면(상면)으로부터 타면(하면)을 향해 함몰된 형상을 포함할 수 있다. 패드 홈(GR_6)은 도 10 및 도 11에 도시된 복수의 관통홀(HLE) 중 적어도 어느 하나를 대체하여 배치될 수 있다. 돌기 패턴(EP)은 관통홀(HLE)의 내부 뿐만 아니라 패드 홈(GR_6)의 내부를 충진하며, 관통홀(HLE) 및 패드 홈(GR_6)으로부터 돌출될 수 있다.
이 경우에도, 돌기 패턴(EP)의 들뜸 불량이 억제 또는 방지되며, 돌기 패턴(EP) 상에 배치된 패드 연결 전극(PCE)의 크랙(crack) 등을 억제 또는 방지할 수 있어, 표시 장치의 신뢰성이 향상될 수 있다. 아울러, 패드 홈(GR_6)을 충진하는 돌기 패턴(EP)의 양은 관통홀(HLE)을 충진하는 돌기 패턴(EP)의 양보다 작을 수 있어, 공정 비용이 감소할 수 있다.
도 19는 또 다른 실시예에 다른 표시 패드의 단면도이다. 도 19에서는 제1 표시 패드(PAD1)에 대해 설명하나, 이에 대한 설명은 제2 표시 패드(PAD2, 도 8 참조) 및 제3 표시 패드(PAD3, 도 8 참조)에도 적용될 수 있다.
도 19를 참조하면, 본 실시예에 따른 제1 표시 패드(PAD1_7)는 복수의 적층 구조를 갖는다는 점에서 도 11의 실시예와 차이가 있다. 다시 말해서, 제1 표시 패드(PAD1_7)는 순차적으로 적층된 제1 적층 도전층(ST1), 제2 적층 도전층(ST2) 및 제3 적층 도전층(ST3)을 포함할 수 있다. 제1 적층 도전층(ST1)은 제3 도전층(150, 도 5 참조)으로 이루어지며, 제2 적층 도전층(ST2)은 제4 도전층(160, 도 5 참조)으로 이루어지고, 제3 적층 도전층(ST3)은 제5 도전층(170, 도 5 참조)으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
관통홀(HLE_7)은 제1 서브 관통홀(HLEs1), 제2 서브 관통홀(HLEs2) 및 제3 서브 관통홀(HLEs3)을 포함할 수 있다. 제1 서브 관통홀(HLEs1), 제2 서브 관통홀(HLEs2) 및 제3 서브 관통홀(HLEs3)은 서로 중첩하며, 하부의 제3 절연층(123)을 노출할 수 있다.
제1 서브 관통홀(HLEs1)은 제1 적층 도전층(ST1)에 의해 정의될 수 있다. 제1 서브 관통홀(HLEs1)은 제1 적층 도전층(ST1)을 두께 방향(제3 방향(DR3))으로 관통할 수 있다. 제2 서브 관통홀(HLEs2)은 제2 적층 도전층(ST2)에 의해 정의될 수 있다. 제2 서브 관통홀(HLEs2)은 제2 적층 도전층(ST2)을 두께 방향(제3 방향(DR3))으로 관통할 수 있다. 제3 서브 관통홀(HLEs3)은 제3 적층 도전층(ST3)에 의해 정의될 수 있다. 제3 서브 관통홀(HLEs3)은 제3 적층 도전층(ST3)을 두께 방향(제3 방향(DR3))으로 관통할 수 있다.
제1 서브 관통홀(HLEs1)의 직경은 제2 서브 관통홀(HLEs2)의 직경보다 작으며, 제2 서브 관통홀(HLEs2)의 직경은 제3 서브 관통홀(HLEs3)의 직경보다 작을 수 있으나, 이에 제한되는 것은 아니다.
이 경우에도, 돌기 패턴(EP)의 들뜸 불량이 억제 또는 방지되며, 돌기 패턴(EP) 상에 배치된 패드 연결 전극(PCE)의 크랙(crack) 등을 억제 또는 방지할 수 있어, 표시 장치의 신뢰성이 향상될 수 있다. 아울러, 제1 표시 패드(PAD1_7)가 복수의 적층 구조를 가짐에 따라, 관통홀(HLE_7)의 두께 방향(제3 방향(DR3))의 폭이 증가할 수 있고, 수직 방향(두께 방향(제3 방향(DR3)))으로 가해지는 응력을 보다 원활하게 완화할 수 있다.
도 20은 다른 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 20을 참조하면, 본 실시예에 따른 화소(PX_8)는 발광 소자(LE) 외에, 7개의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)와 1개의 유지 커패시터(CST)를 포함한다는 점에서 도 3의 실시예와 차이가 있다.
구체적으로, 일 화소(PX)의 회로에는 데이터 신호(DATA), 제1 스캔 신호(GW), 제2 스캔 신호(GI), 제3 스캔 신호(GB), 발광 제어 신호(EM), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 및 초기화 전압(VINT)이 인가된다. 제1 트랜지스터(T1)는 구동 트랜지스터의 역할을 하며, 제2 내지 제7 트랜지스터(T2 내지 T7)는 스위칭 트랜지스터의 역할을 할 수 있다.
이하, 각 구성에 대해 상세히 설명한다.
제1 트랜지스터(T1)의 게이트 전극은 커패시터(Cst)의 제1 전극과 연결된다. 제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD)을 인가하는 제1 전원 전압 라인(ELVDDL)과 연결된다. 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LE)의 애노드 전극과 연결된다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DATA)를 전달받아 발광 소자(LE)에 구동 전류를 공급한다.
제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 신호(GW)를 인가하는 제1 스캔 신호 라인과 연결된다. 제2 트랜지스터(T2)의 제1 전극은 데이터 신호(DATA) 단자와 연결된다. 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극과 연결되어 있으면서 제5 트랜지스터(T5)를 경유하여 제1 전원 전압 라인(ELVDDL)과 연결된다. 제2 트랜지스터(T2)는 제1 스캔 신호(GW)에 따라 턴온되어 데이터 신호(DATA)를 제1 트랜지스터(T1)의 제1 전극으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)는 제1 서브 트랜지스터(T3_1)와 제2 서브 트랜지스터(T3_2)를 포함하는 듀얼 트랜지스터로 형성될 수 있다. 제1 서브 트랜지스터(T3_1)의 게이트 전극은 제1 스캔 신호(GW)를 인가하는 제1 스캔 신호 라인에 연결되고, 제1 전극은 제2 서브 트랜지스터(T3_2)의 제2 전극에 연결되며, 제2 전극은 커패시터(Cst)의 제1 전극, 제3 서브 트랜지스터(T4_1)의 제1 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결되어 있다. 제2 서브 트랜지스터(T3_2)의 게이트 전극은 제1 스캔 신호(GW)를 인가하는 제1 스캔 신호 라인에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되며, 제2 전극은 제1 서브 트랜지스터(T3_1)의 제1 전극에 연결될 수 있다.
제1 서브 트랜지스터(T3_1)와 제2 서브 트랜지스터(T3_2)는 제1 스캔 신호(GW)에 의해 턴-온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킨다. 그에 따라 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 사이에 제1 트랜지스터(T1)의 문턱 전압만큼 전압차가 발생하고, 제1 트랜지스터(T1)의 게이트 전극에 문턱 전압이 보상된 데이터 신호(DATA)를 공급함으로써 제1 트랜지스터(T1)의 문턱 전압 편차를 보상할 수 있다.
제4 트랜지스터(T4)는 제3 서브 트랜지스터(T4_1)와 제4 서브 트랜지스터(T4_2)를 포함하는 듀얼 트랜지스터로 형성될 수 있다. 제3 서브 트랜지스터(T4_1)의 게이트 전극은 제2 스캔 신호(GI)를 인가하는 제2 스캔 신호 라인에 연결되고, 제1 전극은 커패시터(Cst)의 제1 전극, 제1 서브 트랜지스터(T3_1)의 제2 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결되며, 제2 전극은 제4 서브 트랜지스터(T4_2)의 제1 전극에 연결될 수 있다. 제4 서브 트랜지스터(T4_2)의 게이트 전극은 제2 스캔 신호(GI)를 인가하는 제2 스캔 신호 라인에 연결되고, 제1 전극은 제3 서브 트랜지스터(T4_1)의 제2 전극에 연결되며, 제2 전극은 초기화 전압(VINT)을 인가하는 초기화 전압 라인에 연결될 수 있다. 제3 서브 트랜지스터(T4_1)와 제4 서브 트랜지스터(T4_2)는 제2 스캔 신호(GI)에 의해 턴-온되어 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 동작을 수행한다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어 신호(EM)를 인가하는 발광 제어 신호 라인에 연결되고, 제1 전극은 제1 전원 전압 라인(ELVDDL)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결된다. 제5 트랜지스터(T5)는 발광 제어 신호(EM)에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 전극과 제1 전원 전압 라인(ELVDDL)을 연결시킨다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 발광 소자(LE)의 제1 전극 사이에 연결된다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 신호(EM)를 인가하는 발광 제어 신호 라인에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 제2 전극 및 제2 서브 트랜지스터(T3_2)의 제1 전극과 연결되며, 제2 전극은 발광 소자(LE)의 제1 전극에 연결된다.
제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 따라 동시에 턴온되고, 그에 따라 발광 소자(LE)에 구동 전류가 흐르게 된다.
제7 트랜지스터(T7)의 게이트 전극은 제3 스캔 신호(GB)를 인가하는 제3 스캔 신호 라인과 연결된다. 제7 트랜지스터(T7)의 제1 전극은 발광 소자(LE)의 애노드 전극과 연결된다. 제7 트랜지스터(T7)의 제2 전극은 초기화 전압(VINT)을 인가하는 초기화 전압 라인과 연결된다. 제7 트랜지스터(T7)는 제3 스캔 신호(GB)에 따라 턴온되어 발광 소자(LE)의 애노드 전극을 초기화시킨다.
본 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 제3 스캔 신호(GB)를 인가받는 경우를 예시하였지만, 다른 실시예로 제7 트랜지스터(T7)의 게이트 전극이 발광 제어 신호(EM)를 인가받거나, 제2 스캔 신호(GI)를 인가받도록 화소(PX)의 회로를 구성할 수도 있다.
커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 제1 전원 전압 라인(ELVDDL) 사이에 형성되며, 제1 전극 및 제2 전극을 포함한다. 커패시터(Cst)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극, 제3 트랜지스터(T3)의 제2 전극 및 제4 트랜지스터(T4)의 제1 전극에 함께 연결되고, 커패시터(Cst)의 제2 전극은 제1 전원 전압 라인(ELVDDL)에 연결될 수 있다. 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극에 인가된 데이터 전압을 일정하게 유지하는 역할을 할 수 있다.
발광 소자(LE)의 캐소드 전극은 제2 전원 전압(ELVSS)을 인가하는 제2 전원 전압 라인(ELVSSL)과 연결된다. 발광 소자(LE)는 제1 트랜지스터(T1)로부터 구동 전류를 전달받아 발광함으로써 화상을 표시한다.
이하에서, 도 21 내지 도 24를 참조하여, 일 실시예에 따른 표시 장치(10)의 적용예를 설명하나, 표시 장치(10)의 적용예는 이에 제한되는 것은 아니다.
도 21은 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다. 도 21에는 일 실시예에 따른 표시 장치(10_1)가 적용된 가상 현실 장치(1)가 나타나 있다.
도 21을 참조하면, 일 실시예에 따른 가상 현실 장치(1)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(1)는 표시 장치(10_1), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리들(30a, 30b), 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도 21에서는 안경테 다리들(30a, 30b)을 포함하는 가상 현실 장치(1)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(1)는 안경테 다리들(30a, 30b) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 즉, 일 실시예에 따른 가상 현실 장치(1)는 도 21에 도시된 것에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(10_1)와 반사 부재(40)를 포함할 수 있다. 표시 장치(10_1)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(10_1)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 21에서는 표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 이 경우 표시 장치(10_1)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(10_1)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(10_1)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 22는 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 22를 참조하면, 일 실시예에 따른 표시 장치(10_2)는 스마트 기기 중 하나인 스마트 워치(2)에 적용될 수 있다.
도 23은 일 실시예에 따른 표시 장치를 포함하는 자동차 계기판과 센터페시아를 보여주는 일 예시 도면이다. 도 23에는 일 실시예에 따른 표시 장치들(10_a, 10_b, 10_c, 10_d, 10_e)이 적용된 자동차가 나타나 있다.
도 23을 참조하면, 일 실시예에 따른 표시 장치들(10_a, 10_b, 10_c)은 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또는, 된 표시 장치(10C)로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치들(10_d, 10_e)은 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 24는 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 보여주는 일 예시 도면이다.
도 24를 참조하면, 일 실시예에 따른 표시 장치(10_3)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 그러므로, 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(10_3)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다. 표시 장치(10_3)가 투명 표시 장치에 적용되는 경우, 도 4와 도 5에 도시된 표시 장치(10_3)의 제1 기판(SUB1)은 광을 투과시킬 수 있는 광 투과부를 포함하거나 광을 투과시킬 수 있는 재료로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 기판
200: 파장 변환부 EXD: 외부 장치
DIC: 구동칩 PAD: 표시 패드
LD: 연결 리드 LE: 발광 소자
EP: 돌기 패턴 HLE: 관통홀
PCE: 패드 연결 전극 NCF: 비도전 접착층

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 두께 방향으로 관통하는 관통홀을 정의하는 표시 패드;
    상기 관통홀을 충진하며, 상기 표시 패드의 상측으로 돌출되는 제1 돌출 패턴;
    상기 제1 돌출 패턴과 중첩하며, 상기 표시 패드와 전기적으로 연결되는 패드 연결 패턴; 및
    상기 패드 연결 패턴 상에 배치되며, 상기 패드 연결 패턴과 전기적으로 연결되는 연결 리드를 포함하는 외부 장치를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 관통홀은 복수로 제공되며, 상기 제1 돌출 패턴은 복수로 제공되고,
    상기 제1 돌출 패턴 각각은 하나의 관통홀을 충진하는 표시 장치.
  3. 제2 항에 있어서,
    상기 관통홀은 평면상 사각형 형상을 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 관통홀은 복수로 제공되며, 상기 제1 돌출 패턴은 복수로 제공되고,
    상기 복수의 제1 돌출 패턴 중 적어도 어느 하나는 복수의 관통홀 내부를 충진하는 표시 장치.
  5. 제1 항에 있어서,
    상기 관통홀은 제1 직경을 갖는 제1 관통홀, 및 상기 제1 직경보다 큰 제2 직경을 갖는 제2 관통홀을 포함하는 표시 장치.
  6. 제1 항에 있어서,
    상기 표시 패드 상에 배치되며, 상기 관통홀과 비중첩하는 제2 돌출 패턴을 더 포함하는 표시 장치.
  7. 제1 항에 있어서,
    상기 표시 패드는 상기 표시 패드의 일면으로부터 타면으로 함몰된 형상을 포함하는 패드 홈을 더 정의하되,
    상기 제1 돌출 패턴은 상기 패드 홈을 충진하며, 상기 표시 패드의 상측으로 돌출되는 표시 장치.
  8. 제1 항에 있어서,
    상기 표시 패드는 순차적으로 적층된 제1 적층 도전층 및 제2 적층 도전층을 포함하되,
    상기 관통홀은 상기 제1 적층 도전층에 의해 정의되는 제1 서브 관통홀 및 상기 제2 적층 도전층에 의해 정의되는 제2 서브 관통홀을 포함하는 표시 장치.
  9. 제1 항에 있어서,
    제1 색의 광을 방출하는 제1 발광 영역, 상기 제1 색과 상이한 제2 색의 광을 방출하는 제2 발광 영역, 상기 제1 발광 영역 및 상기 제2 발광 영역 각각에 배치되는 발광 소자를 더 포함하되,
    상기 표시 패드는 상기 제1 발광 영역에 배치된 상기 발광 소자와 전기적으로 연결되는 제1 표시 패드, 및 상기 제2 발광 영역에 배치된 상기 발광 소자와 전기적으로 연결되는 제2 표시 패드를 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 표시 패드는 제1 도전층으로 이루어지며, 상기 제2 표시 패드는 상기 제1 도전층과 상이한 제2 도전층으로 이루어지는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 색 및 상기 제2 색과 상이한 제3 색의 광을 방출하는 제3 발광 영역 및 상기 제3 발광 영역에 배치되는 발광 소자를 더 포함하되,
    상기 표시 패드는 상기 제3 발광 영역에 배치되는 상기 발광 소자와 전기적으로 연결되며, 상기 제1 도전층 및 상기 제2 도전층과 상이한 제3 도전층으로 이루어지는 제3 표시 패드를 더 포함하는 표시 장치.
  12. 제9 항에 있어서,
    화면을 표시하는 표시 영역 및 상기 표시 영역 주변에 배치되는 비표시 영역을 더 포함하되,
    상기 제1 발광 영역 및 상기 제2 발광 영역은 상기 표시 영역에 배치되고,
    상기 표시 패드는 상기 비표시 영역에 배치되는 표시 장치.
  13. 제9 항에 있어서,
    상기 제1 발광 영역 및 상기 제2 발광 영역 각각에는 복수의 발광 소자가 배치되는 표시 장치.
  14. 제13 항에 있어서,
    상기 발광 소자는 마이크로 발광 다이오드(micro light emitting diode) 소자인 표시 장치.
  15. 제1 색의 광을 방출하는 제1 발광 영역;
    상기 제1 색과 상이한 제2 색의 광을 방출하는 제2 발광 영역;
    상기 제1 발광 영역 및 상기 제2 발광 영역 각각에 배치되는 발광 소자; 및
    상기 제1 발광 영역에 배치되는 상기 발광 소자와 전기적으로 연결되는 제1 표시 패드, 및 상기 제2 발광 영역에 배치되는 상기 발광 소자와 전기적으로 연결되는 제2 표시 패드를 포함하는 표시 패드를 포함하되,
    상기 제1 표시 패드 및 상기 제2 표시 패드 각각은 두께 방향으로 관통하는 적어도 하나의 관통홀을 정의하고,
    상기 제1 표시 패드는 제1 도전층으로 이루어지며, 상기 제2 표시 패드는 상기 제1 도전층과 상이한 제2 도전층으로 이루어지는 표시 장치.
  16. 제15 항에 있어서,
    상기 관통홀을 충진하며, 상기 표시 패드의 상측으로 돌출되는 돌출 패턴을 더 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 관통홀은 복수로 제공되며, 상기 돌출 패턴은 복수로 제공되고,
    상기 돌출 패턴 각각은 하나의 관통홀을 충진하는 표시 장치.
  18. 제16 항에 있어서,
    상기 돌출 패턴과 중첩하며, 상기 표시 패드와 전기적으로 연결되는 패드 연결 패턴, 및 상기 패드 연결 패턴 상에 배치되며, 상기 패드 연결 패턴과 전기적으로 연결되는 연결 리드를 포함하는 외부 장치를 더 포함하는 표시 장치.
  19. 제15 항에 있어서,
    상기 제1 발광 영역 및 상기 제2 발광 영역 각각에는 복수의 발광 소자가 배치되는 표시 장치.
  20. 제19 항에 있어서,
    상기 발광 소자는 마이크로 발광 다이오드(micro light emitting diode) 소자인 표시 장치.
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