KR20220148998A - 표시 장치 - Google Patents

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KR20220148998A
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light emitting
layer
emitting device
transistor
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KR1020210056002A
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전형일
양병춘
이태희
조주완
최병화
최진우
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삼성디스플레이 주식회사
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Abstract

일 실시예에 따른 표시 장치는 베이스층; 상기 베이스층 위에 위치하고, 제1 트랜지스터 및 상기 제1 트랜지스터를 덮는 절연층을 포함하는 화소 회로층; 상기 화소 회로층 위에 위치하고, 상기 절연층의 컨택홀을 통해 상기 제1 트랜지스터와 전기적으로 연결되는 제1 전극; 상기 제1 전극 위에 위치하고, 상기 제1 전극을 적어도 일부분 덮는 커버층; 상기 제1 전극과 전기적으로 연결되는 제1 단부 및 제2 단부를 포함하는 발광 소자; 상기 발광 소자 위에 위치하고, 상기 발광 소자의 제2 단부와 전기적으로 연결되는 제2 전극; 및 상기 커버층 위에 위치하고, 상기 제1 전극과 적어도 일부분 접촉하는 제3 전극을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은 화소 컨택홀 영역에서 발생할 수 있는 발광 소자와 애노드/캐소드 사이의 접촉 불량을 방지할 수 있는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 베이스층; 상기 베이스층 위에 위치하고, 제1 트랜지스터 및 상기 제1 트랜지스터를 덮는 절연층을 포함하는 화소 회로층; 상기 화소 회로층 위에 위치하고, 상기 절연층의 화소 컨택홀을 통해 상기 제1 트랜지스터와 전기적으로 연결되는 제1 전극; 상기 제1 전극 위에 위치하고, 상기 제1 전극을 적어도 일부분 덮는 커버층; 상기 제1 전극과 전기적으로 연결되는 제1 단부 및 제2 단부를 포함하는 발광 소자; 상기 발광 소자 위에 위치하고, 상기 발광 소자의 제2 단부와 전기적으로 연결되는 제2 전극; 및 상기 커버층 위에 위치하고, 상기 제1 전극과 적어도 일부분 접촉하는 제3 전극을 포함한다.
상기 제3 전극의 상부면은 편평할 수 있다.
상기 발광 소자의 제1 단부는 상기 제3 전극 위에 위치하고, 상기 발광 소자의 제1 단부는 편평한 상기 제3 전극과 직접 접촉할 수 있다.
상기 제3 전극은 상기 제1 전극과 직접 접촉하여 동일한 전위를 가질 수 있다.
상기 제1 전극은 투명 도전성 물질을 포함할 수 있다.
상기 제3 전극은 구리, 금, 주석, 및 이들의 합금과 같은 금속을 포함할 수 있다.
상기 제3 전극은 상기 제1 전극과 상기 발광 소자의 제1 단부를 전기적으로 연결할 수 있다.
상기 발광 소자는, 제1 반도체층; 상기 제1 반도체층의 일면에 위치하는 활성층; 및 상기 활성층의 일면에 위치하는 제2 반도체층을 포함할 수 있다.
상기 컨택홀 위에 위치하는 상기 발광 소자의 제1 단부는 편평한 상기 제3 전극과 직접 접촉할 수 있다.
일 실시예에 따른 표시 장치는 상기 베이스층 위에 위치하고, 제1 트랜지스터 및 상기 제1 트랜지스터를 덮는 절연층을 포함하는 화소 회로층; 상기 화소 회로층 위에 위치하고, 상기 절연층의 컨택홀을 통해 상기 제1 트랜지스터와 전기적으로 연결되는 제1 전극; 상기 제1 전극 위에 위치하고, 상기 제1 전극을 적어도 일부분 덮는 커버층; 상기 제1 전극과 전기적으로 연결되는 제1 단부 및 제2 단부를 포함하는 발광 소자; 상기 발광 소자 위에 위치하고, 상기 발광 소자의 제2 단부와 전기적으로 연결되는 제2 전극; 및 상기 커버층 위에 위치하고, 상기 제1 전극과 적어도 일부분 접촉하는 제3 전극을 포함하고, 상기 커버층은 상기 컨택홀에만 위치한다.
상기 제1 전극의 상부면 및 상기 커버층의 상부면은 동일선 상에 위치할 수 있다.
상기 제3 전극의 상부면은 편평할 수 있다.
상기 발광 소자의 제1 단부는 편평한 상기 제3 전극과 직접 접촉할 수 있다.
상기 제3 전극은 상기 제1 전극과 직접 접촉하여 동일한 전위를 가질 수 있다.
상기 제1 전극은 투명 도전성 물질을 포함할 수 있다.
상기 제3 전극은 구리, 금, 주석, 및 이들의 합금과 같은 금속을 포함할 수 있다.
상기 발광 소자의 제1 단부는 상기 제3 전극 위에 위치하고, 상기 제3 전극은 상기 제1 전극과 상기 발광 소자의 제1 단부를 전기적으로 연결할 수 있다.
상기 컨택홀 위에 위치하는 상기 발광 소자의 제1 단부는 편평한 상기 제3 전극과 직접 접촉할 수 있다.
상기 발광 소자는, 제1 반도체층; 상기 제1 반도체층의 일면에 위치하는 활성층; 및 상기 활성층의 일면에 위치하는 제2 반도체층을 포함할 수 있다.
상기 발광 소자는 상기 제3 전극 및 상기 제2 전극 사이에서 상기 발광 소자의 높이 방향으로 배치될 수 있다.
일 실시예에 따르면, 애노드 상에 제1 유기층, 중첩 전극을 위치시킴으로써, 화소 컨택홀 영역에서 편평한 전극 표면을 제공할 수 있다. 이에 따라, 화소 컨택홀 영역에 위치하는 발광 소자가 기울어지지 않고 배치됨으로써, 화소 컨택홀 영역에서 발생할 수 있는 발광 소자와 애노드/캐소드 사이의 접촉 불량을 방지할 수 있다.
일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 2는 도 1의 표시 장치를 개략적으로 도시한 단면도이다.
도 3은 일 실시예에 따른 표시 패널을 개략적으로 도시한 평면도이다.
도 4는 일 실시예에 따른 표시 패널을 개략적으로 도시한 단면도이다.
도 5는 일 실시예에 따른 표시 장치에 포함되는 한 화소의 전기적 연결 관계를 도시한 회로도이다.
도 6은 일 실시예에 따른 표시 장치에 포함되는 발광 소자를 도시한 사시도이다.
도 7은 일 실시예에 따른 표시 장치에 포함되는 발광 소자를 도시한 단면도이다.
도 8은 일 실시예에 따른 표시 장치에 포함되는 화소를 도시한 단면도이다.
도 9는 일 실시예에 따른 표시 장치에 포함되는 한 화소의 일부 구성요소를 평면으로 간략히 도시한 도면들이다.
도 10은 도 9의 IX-IX'선을 따라 자른 단면도이다.
도 11은 도 9의 단면도에서 발광 소자 및 제2 전극 등이 배치되는 구조를 도시한 단면도이다.
도 12는 일 실시예에 따른 표시 장치에 포함되는 한 화소의 일부 구성요소를 평면으로 간략히 도시한 도면들이다.
도 13은 도 12의 XII-XII'선을 따라 자른 단면도이다.
도 14는 도 13의 단면도에서 발광 소자 및 제2 전극 등이 배치되는 구조를 도시한 단면도이다.
도 15는 비교예에 따른 표시 장치를 개략적으로 도시한 평면도이다.
도 16은 비교예에 따른 표시 장치에 포함되는 발광 소자의 위치를 개략적으로 도시한 단면도이다.
도 17은 일 실시예에 따른 표시 장치가 스마트 글라스에 적용된 도면이다.
도 18은 일 실시예에 따른 표시 장치가 헤드 작창형 디스플레이에 적용된 도면이다.
도 19는 일 실시예에 따른 표시 장치가 스마트 와치에 적용된 도면이다.
도 20은 일 실시예에 따른 표시 장치가 오토모티브에 적용된 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 따른 표시 장치에 대해 설명하도록 한다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이고, 도 2는 도 1의 표시 장치를 개략적으로 도시한 단면도이며, 도 3은 일 실시예에 따른 표시 패널을 개략적으로 도시한 평면도이고, 도 4는 일 실시예에 따른 표시 패널을 개략적으로 도시한 단면도이다.
도 1 내지 도 4를 참조하면, 표시 장치(DD)는 표시 패널(DP) 및 윈도우(WD)를 포함할 수 있다.
표시 장치(DD)는 영상을 표시하는 표시 영역(DD_DA)과 영상을 표시하지 않는 비표시 영역(DD_NDA)을 포함한다. 비표시 영역(DD_NDA)은 표시 영역(DD_DA)의 적어도 일측에 제공될 수 있고, 표시 영역(DD_DA)을 둘러싸도록 제공될 수 있다. 실시예에 따라, 표시 영역(DD_DA)의 형상과 비표시 영역(DD_NDA)의 위치는 상대적으로 설계될 수 있다.
표시 장치(DD)는 각진 모서리를 가진 직사각형의 판상으로 제공될 수 있으나, 실시예에 따라, 표시 장치(DD)는 모서리부가 라운드(round) 형상을 가진 직사각형의 판상으로 구현될 수 있다. 또한, 본 발명이 이에 한정되는 것은 아니고 표시 장치(DD)는 다양한 형상으로 구현될 수 있다.
일 실시예에 따른 표시 장치(DD)는 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 표시 장치 등과 같이 적어도 일면에 표시면이 적용된 전자 장치에 적용될 수 있다.
표시 패널(DP)은 영상을 표시하는 부분이다. 표시 패널(DP)은 유기 발광 표시 패널(organic Light Emitting display panel, OLED panel), 초소형 발광 다이오드 표시 패널(nano-scale LED Display panel), 양자점 유기 발광 표시 패널(quantum dot organic light emitting display panel, QD OLED panel) 등과 같은 자발광이 가능한 표시 패널로 구현될 수 있다. 또한, 표시 패널(DP)은 액정 표시 패널(liquid crystal display panel, LCD panel), 전기영동 표시 패널(electro-phoretic display panel, EPD panel), 및 일렉트로웨팅 표시 패널(electro-wetting display panel, EWD panel)과 같은 비발광성 표시 패널로 구현될 수 있다. 비발광성 표시 패널로 구현되는 경우, 표시 장치(DD)는 표시 패널(DP)로 광을 공급하는 백라이트 유닛을 더 포함할 수 있다.
표시 패널(DP)은 베이스층(BSL) 및 베이스층(BSL) 상에 배치된 복수의 화소(PXL)를 포함할 수 있다.
베이스층(BSL)은 표시 장치(DD)의 베이스 부재를 구성할 수 있다. 실시예에 따라, 베이스층(BSL)은 경성(Rigid) 또는 가요성(Flexible)의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
베이스층(BSL)은 영상을 표시하는 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함한다. 비표시 영역(NDA)은 영상이 표시되지 않는 영역이고, 표시 영역(DA)을 둘러싸는 베젤(Bezel) 영역일 수 있다.
표시 영역(DA)은 표시 패널(DP)의 일면에 위치할 수 있다. 일 예로, 표시 영역(DA)은 표시 패널(DP)의 전면에 위치할 수 있고, 이 외에도 표시 패널(DP)의 측면, 배면에 추가적으로 위치할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 영역(DA)의 주변에 위치한다. 비표시 영역(NDA)은 표시 영역(DA)의 화소(PXL)들에 연결되는 배선들, 패드들, 구동 회로 등을 선택적으로 포함할 수 있다.
도 3에서는 하나의 화소(PXL)만이 도시되었으나, 실질적으로 복수의 화소(PXL)가 표시 영역(DA)에 분산되어 배치될 수 있다. 일 예로, 화소(PXL)들은 매트릭스, 스트라이프 등의 배열 구조로 표시 영역(DA)에 배치될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다.
표시 패널(DP)은 베이스층(BSL) 상에 순차적으로 위치한 화소 회로층(PCL), 표시 소자층(DPL), 및 커버층(CVL)을 포함할 수 있다.
화소 회로층(PCL)은 베이스층(BSL) 상에 위치하며, 복수의 트랜지스터 및 복수의 트랜지스터에 접속된 신호 라인들을 포함할 수 있다. 예를 들어, 각 트랜지스터는 반도체 패턴, 게이트 전극, 소스 전극과 드레인 전극이 절연층을 사이에 두고 차례로 적층된 형태일 수 있다.
표시 소자층(DPL)은 화소 회로층(PCL) 상에 위치하며, 발광 소자들을 포함할 수 있다. 예를 들어, 발광 소자는 유기 발광 다이오드, 무기 발광 소자, 또는 양자점을 이용하여 출사되는 광의 파장을 변화시켜 발광하는 발광 소자일 수도 있다.
커버층(CVL)은 표시 소자층(DPL) 위에 위치할 수 있다. 커버층(CVL)은 봉지 기판이거나 다층막으로 이루어진 봉지막의 형태일 수 있다. 커버층(CVL)이 봉지막의 형태인 경우, 무기막, 유기막, 및 무기막이 차례로 적층된 형태일 수 있다. 커버층(CVL)은 외부의 공기 및 수분이 표시 소자층(DPL) 및 화소 회로층(PCL)으로 침투되는 것을 방지할 수 있다.
실시예에 따라, 커버층(CVL)은 열 및/또는 광 경화성 수지로 이루어져 액상 형태로 베이스층(BSL) 상에 코팅된 후, 열 및/또는 광을 이용한 경화 공정에 의해 경화될 수 있다. 이때, 커버층(CVL)은 발광 소자를 보호함과 동시에 발광 소자를 안정적으로 고정시킬 수 있다.
표시 패널(DP) 상에는 표시 패널(DP)의 노출면을 보호하기 위한 윈도우(WD)가 제공될 수 있다. 윈도우(WD)는 외부 충격으로부터 표시 패널(DP)을 보호하고, 사용자에게 입력면 및/또는 표시면을 제공할 수 있다. 윈도우(WD)는 광학 투명 점착(또는 접착) 부재(미도시)를 이용하여 표시 패널(DP)과 결합할 수 있다.
윈도우(WD)는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층 구조를 가질 수 있다. 이러한 다층 구조는 연속 공정 또는 접착층을 이용한 접착 공정을 통해 형성될 수 있다. 윈도우(WD)는 전체 또는 일부가 가요성을 가질 수 있다.
표시 패널(DP)과 윈도우(WD) 사이에는 터치 센서(미도시)가 배치될 수 있다. 터치 센서는 표시 패널(DP)에서 영상이 출사되는 면상에 직접 배치되어 사용자의 터치 입력을 수신할 수 있다.
이하에서는, 도 5를 참조하여 일 실시예에 따른 표시 장치 또는 표시 패널에 포함되는 화소에 관하여 살펴본다.
도 5는 일 실시예에 따른 표시 장치에 포함되는 한 화소의 전기적 연결 관계를 도시한 회로도이다.
도 5를 참조하면, 한 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 적어도 하나의 발광 유닛(EMU)을 포함할 수 있다. 또한, 한 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 연결된 발광 소자(LD)를 포함할 수 있다.
구체적으로, 발광 유닛(EMU)은 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1), 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2), 및 제1 전극(EL1)과 제2 전극(EL2) 사이에 연결되는 발광 소자(LD)를 포함할 수 있다. 일 실시예에서, 제1 전극(EL1)은 애노드(anode)일 수 있고, 제2 전극(EL2)은 캐소드(cathode)일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자(LD)는 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 일 단부(또는, 제1 단부) 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 타 단부(또는, 제2 단부)를 포함할 수 있다.
제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 구동 전원(VDD) 및 제2 구동 전원(VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자(LD)의 문턱 전압 이상으로 설정될 수 있다.
발광 유닛(EMU)의 발광 소자(LD)는 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 한 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자(LD)에 흐를 수 있다.
도 5에서는 하나의 발광 소자(LD)가 도시되었으나, 본 발명은 이에 한정되지 않는다. 실시예에 따라, 발광 유닛(EMU)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자를 포함할 수 있고, 복수의 발광 소자들이 n개의 직렬단으로 연결된 직/병렬 혼합 구조를 포함할 수 있다.
화소 회로(PXC)는 한 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속된다. 일 예로, 화소(PXL)가 표시 영역(DA, 도 3 참조)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되는 경우, 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다.
화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)(또는, 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속되고, 제2 단자는 발광 유닛(EMU)의 제1 전극(EL1)에 전기적으로 접속된다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이에 따라, 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)로 공급되는 구동 전류의 양을 제어할 수 있다.
제2 트랜지스터(T2)(또는, 스위칭 트랜지스터)의 제1 단자는 데이터 라인(Dj)에 접속되고, 제2 단자는 제1 노드(N1)에 접속된다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 접속된다. 제2 트랜지스터(T2)는 스캔 라인(Si)으로부터 턴-온 전압의 스캔 신호(로우 레벨)가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, 데이터 라인(Dj)으로 한 프레임의 데이터 신호가 공급되면, 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 접속되고, 다른 전극은 제1 트랜지스터(T1)의 제1 단자에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압과 제1 트랜지스터(T1)의 제1 단자의 전압 차에 해당하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
도 5에서는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 모두 P타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 중 적어도 하나는 N타입 트랜지스터로 변경될 수도 있다.
또한, 도 5의 화소 회로(PXC)의 구조는 다양하게 변경될 수 있다. 예를 들면, 화소 회로(PXC)는 제1 트랜지스터(T1)의 문턱 전압을 보상하기 위한 트랜지스터, 제1 노드(N1)의 전압을 초기화하기 위한 트랜지스터, 발광 소자(LD)의 발광 시간을 제어하기 위한 트랜지스터, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
이하에서는, 도 6 및 도 7을 참조하여 일 실시예에 따른 표시 장치 및 화소에 포함되는 발광 소자를 살펴본다.
도 6은 일 실시예에 따른 표시 장치에 포함되는 발광 소자를 도시한 사시도이고, 도 7은 일 실시예에 따른 표시 장치에 포함되는 발광 소자를 도시한 단면도이다.
도 6 및 도 7을 참조하면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체(10)로 구성될 수 있다. 실시예에 따라, 발광 소자(LD)는 결합 전극층(미도시)을 더 포함할 수 있으며, 결합 전극층은 제1 반도체층(11)의 일면 또는 제2 반도체층(13)의 일면에 적층될 수 있다.
발광 소자(LD)의 높이(h) 방향을 따라 상부면은 제1 단부(EP1)라 할 수 있고, 하부면은 제2 단부(EP2)라 할 수 있다.
발광 소자(LD)는 제1 단부(EP1)의 직경(DD1)과 제2 단부(EP2)의 직경(DD2)이 서로 상이한 기둥 형상일 수 있다. 일 예로, 발광 소자(LD)는 제1 단부(EP1)의 직경(DD1)이 제2 단부(EP2)의 직경(DD2)보다 작은 기둥 형상을 가질 수 있다. 구체적으로, 발광 소자(LD)는 높이(h) 방향을 따라 상부로 향할수록 직경이 증가하는 타원형의 기둥 형상을 가질 수 있다.
본 발명은 이에 한정되는 것은 아니고, 실시예에 따라, 발광 소자(LD)는 제1 단부(EP1)의 직경(DD1)이 제2 단부(EP2)의 직경(DD2)보다 큰 기둥 형상을 가질 수 있다. 즉, 실시예에 따라, 발광 소자(LD)는 높이(h) 방향을 따라 상부로 향할수록 직경이 감소하는 타원형의 기둥 형상을 가질 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 제1 단부(EP1) 및 제2 단부(EP2)의 형상이 직사각형, 정사각형, 정삼각형, 정오각형 등의 다각형으로 구현될 수 있다. 즉, 실시예에 따라, 발광 소자(LD)는 상부면의 면적과 하부면의 면적이 서로 다른 각뿔대(truncated pyramid) 형상일 수 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일의 크기를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치(일 예로, 표시 장치 등)의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전성(혹은 타입)의 반도체층일 수 있다. 일 예로, 제1 반도체층(11)은 적어도 하나의 n형 반도체를 포함할 수 있다. 예를 들면, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11)의 일면에 배치된다. 활성층(12)은 제1 반도체층(11) 위에 배치될 수 있다. 활성층(12)은 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 상부면 및 하부면에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 일 면에 배치된다. 제2 반도체층(13)은 활성층(12) 위에 배치될 수 있다. 제2 반도체층(13)은 제1 반도체층(11)과 상이한 도전성(또는, 타입)의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)은 각각 하나의 층으로 구성된 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로, 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 전술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 제1 반도체층(11)의 상부 및/또는 제2 반도체층(13)의 하부에 배치되는 전극(미도시)을 더 포함할 수도 있다.
전극은 오믹(ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 전극은 쇼트키(schottky) 컨택 전극일 수도 있다. 전극은 도전성 물질을 포함할 수 있다. 예를 들어, 전극은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 전극은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다. 또한, 전극은 애노드 또는 캐소드에 직접 접촉하는 부분일 수 있다.
일 실시예에서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 발광 적층체(10)의 일부만을 덮도록 제공될 수도 있다.
절연막(14)은 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 발광 소자(LD)들이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자(LD)들 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 도전성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
발광 소자(LD)는 절연막(14)의 외주면을 둘러싸는 반사 부재(미도시)를 더 포함할 수 있다. 반사 부재는 발광 소자(LD)에서 방출된 광을 화상 표시 방향으로 진행되게 하면서 특정 영역으로 집중되게 하기 위하여 소정의 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 반사 부재는 소정의 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다.
이하에서는, 도 8을 참고하여 일 실시예에 따른 표시 장치의 구조를 살펴본다.
도 8은 일 실시예에 따른 표시 장치에 포함되는 화소를 도시한 단면도이다.
도 8을 참조하면, 일 실시예에 따른 표시 장치에 포함되는 한 화소(PXL)는 베이스층(BSL), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
베이스층(BSL)은 경성(Rigid) 또는 가요성(Flexible)의 기판일 수 있다. 예를 들면, 베이스층(BSL)이 경성의 기판인 경우, 베이스층(BSL)은 유리 기판, 석영 기판, 유리 세라믹 기판, 결정질 유리 기판 등으로 구현될 수 있다. 베이스층(BSL)이 가요성의 기판인 경우, 베이스층(BSL)은 폴리이미드(polyimide), 폴리아마이드(polyamide) 등을 포함하는 고분자 유기물 기판, 플라스틱 기판 등으로 구현될 수 있다.
화소 회로층(PCL)은 베이스층(BSL) 위에 위치한다.
화소 회로층(PCL)은 적어도 하나의 트랜지스터 이에 연결되는 복수의 배선들을 포함할 수 있다. 또한, 화소 회로층(PCL)은 베이스층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 층간 절연층(ILD), 제1 비아층(VIA1), 및 제2 비아층(VIA2)을 포함할 수 있다.
버퍼층(BFL)은 베이스층(BSL)을 덮도록, 베이스층(BSL) 위에 위치한다. 버퍼층(BFL)은 불순물이 외부로부터 화소 회로층(PCL)으로 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 버퍼층(BFL)은 생략될 수도 있다. 또한, 베이스층(BSL)과 버퍼층(BFL) 사이에는 하부 금속층이 위치할 수도 있다.
제1 트랜지스터(T1)는 제1 반도체 패턴(SCL1), 제1 게이트 전극(GAT1), 제1 소스 전극(S1), 및 제1 드레인 전극(D1)을 포함할 수 있다.
제1 반도체 패턴(SCL1)은 버퍼층(BFL) 위에 위치한다. 제1 반도체 패턴(SCL1)은 채널 영역과 채널 영역의 양측에 위치하는 소스 영역 및 드레인 영역을 포함할 수 있다. 제1 반도체 패턴(SCL1)의 소스 영역은 제1 소스 전극(S1)에 전기적으로 연결될 수 있고, 드레인 영역은 제1 드레인 전극(D1)에 전기적으로 연결될 수 있다. 즉, 소스 영역 및 드레인 영역은 확장되어 각각 컨택홀을 통해 다른 층의 전극들과 전기적으로 연결될 수 있다.
제2 트랜지스터(T2)는 제2 반도체 패턴(SCL2), 제2 게이트 전극(GAT2), 제2 소스 전극(S2), 및 제2 드레인 전극(D2)을 포함할 수 있다.
제2 반도체 패턴(SCL2)은 버퍼층(BFL) 위에 위치한다. 제2 반도체 패턴(SCL2)은 채널 영역과 채널 영역의 양측에 위치하는 소스 영역 및 드레인 영역을 포함할 수 있다. 제2 반도체 패턴(SCL2)의 소스 영역은 제2 소스 전극(S2)에 전기적으로 연결될 수 있고, 드레인 영역은 제2 드레인 전극(D2)에 전기적으로 연결될 수 있다. 즉, 소스 영역 및 드레인 영역은 확장되어 각각 컨택홀을 통해 다른 층의 전극들과 전기적으로 연결될 수 있다.
제1 반도체 패턴(SCL1) 및 제2 반도체 패턴(SCL2)은 다결정 실리콘(polysilicon), 비정질 실리콘(amorphous silicon), 및 산화물(oxide) 반도체 중 적어도 하나를 포함할 수 있다.
제1 게이트 절연층(GI1)은 제1 반도체 패턴(SCL1), 제2 반도체 패턴(SCL2), 및 버퍼층(BFL) 위에 위치한다. 제1 게이트 절연층(GI1)은 제1 반도체 패턴(SCL1), 제2 반도체 패턴(SCL2), 및 버퍼층(BFL)을 덮는다.
제1 게이트 절연층(GI1)은 무기 물질을 포함할 수 있다. 일 예로, 제1 게이트 절연층(GI1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제1 게이트 절연층(GI1)은 유기 물질을 포함할 수도 있다.
제1 게이트 전극(GAT1) 및 제2 게이트 전극(GAT2)은 제1 게이트 절연층(GI1) 위에 위치한다. 제1 게이트 전극(GAT1)은 제1 반도체 패턴(SCL1)의 채널 영역과 중첩하도록 위치할 수 있고, 제2 게이트 전극(GAT2)은 제2 반도체 패턴(SCL2)이 채널 영역과 중첩하도록 위치할 수 있다.
제2 게이트 절연층(GI2)은 제1 게이트 전극(GAT1), 제2 게이트 전극(GAT2), 및 제1 게이트 절연층(GI1) 위에 위치한다. 제2 게이트 절연층(GI2)은 제1 게이트 전극(GAT1), 제2 게이트 전극(GAT2), 및 제1 게이트 절연층(GI1)을 덮는다.
제2 게이트 절연층(GI2)은 제1 게이트 절연층(GI1)과 동일한 물질을 포함할 수 있고, 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
층간 절연층(ILD)은 제2 게이트 절연층(GI2) 위에 위치한다. 층간 절연층(ILD)은 제2 게이트 절연층(GI2)을 덮는다. 층간 절연층(ILD)은 제2 게이트 절연층(GI2)과 동일한 물질을 포함할 수 있고, 무기 물질 또는 유기 물질을 포함할 수 있다.
제1 소스 전극(S1) 및 제1 드레인 전극(D1)은 층간 절연층(ILD) 위에 위치한다. 여기서, 제1 소스 전극(S1)은 전술한 도 5의 제1 트랜지스터(T1)의 제1 단자와 동일한 구성일 수 있고, 제1 드레인 전극(D1)은 제1 트랜지스터(T1)의 제2 단자와 동일한 구성일 수 있다.
제1 드레인 전극(D1)은 후술하는 제1 비아층(VIA1)의 제1 컨택홀(CH1), 브릿지 전극(BRD), 제2 비아층(VIA2)의 화소 컨택홀(CNT)을 통해 표시 소자층(DPL)의 제1 전극(EL1)과 전기적으로 연결될 수 있다. 이에 따라, 제1 트랜지스터(T1)는 제1 전극(EL1)에 제1 구동 전원(VDD, 도 5 참조)의 전압을 전달할 수 있다. 여기서, 화소 컨택홀(CNT)은 컨택홀이라 지칭될 수 있다.
비교예에 따른 표시 장치의 제1 트랜지스터(T1)와 제1 전극(EL1)이 전기적으로 연결되는 화소 컨택홀 영역(X)에서, 제1 전극(EL1)의 표면은 편평하지 않을 수 있다. 반면, 일 실시예에 따른 표시 장치는 제1 전극(EL1) 상에 제1 유기층(OGL1), 중첩 전극(OEL)을 위치시킴으로써, 화소 컨택홀 영역(X)에서 편평한 전극 표면을 제공할 수 있다. 따라서, 화소 컨택홀 영역(X)에 위치하는 발광 소자(LD)가 기울어지지 않고 배치됨으로써, 화소 컨택홀 영역(X)에서 발생할 수 있는 발광 소자(LD)와 제1 전극(EL1) 및/또는 제2 전극(EL2) 사이의 접촉 불량을 방지할 수 있다.
제2 소스 전극(S2) 및 제2 드레인 전극(D2)은 층간 절연층(ILD) 위에 위치한다. 여기서, 제2 소스 전극(S2)은 전술한 도 5의 제2 트랜지스터(T2)의 제1 단자와 동일한 구성일 수 있고, 제2 드레인 전극(D2)은 제2 트랜지스터(T2)의 제2 단자와 동일한 구성일 수 있다.
제2 소스 전극(S2)은 후술하는 제1 비아층(VIA1)의 제2 컨택홀(CH2)을 통해 데이터 배선(DL)과 전기적으로 연결될 수 있다. 여기서, 데이터 배선(DL)은 전술한 도 5의 j번째 데이터 라인(Dj)과 동일한 구성일 수 있다.
제1 비아층(VIA1)은 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2), 제2 드레인 전극(D2), 및 층간 절연층(ILD) 위에 위치한다. 제1 비아층(VIA1)은 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 소스 전극(S2), 제2 드레인 전극(D2), 및 층간 절연층(ILD)을 덮는다.
제1 비아층(VIA1)은 적어도 하나의 유기 절연층을 포함할 수 있다. 제1 비아층(VIA1)은 단일막 또는 다중막으로 구성될 수 있으며, 무기 절연 물질, 유기 절연 물질을 포함할 수 있다. 예를 들면, 제1 비아층(VIA1)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 및 폴리이미드계 수지(polyimides rein) 중 적어도 하나를 포함할 수 있다.
제1 비아층(VIA1)의 제1 컨택홀(CH1)은 제1 드레인 전극(D1)과 브릿지 전극(BRD)을 물리적 및/또는 전기적으로 연결할 수 있다.
제1 비아층(VIA1)의 제2 컨택홀(CH2)은 제2 소스 전극(S2)과 데이터 배선(DL)을 물리적 및/또는 전기적으로 연결할 수 있다.
브릿지 전극(BRD) 및 데이터 배선(DL)은 제1 비아층(VIA1) 위에 위치한다.
제2 비아층(VIA2)은 브릿지 전극(BRD), 데이터 배선(DL), 및 제1 비아층(VIA1) 위에 위치한다. 제2 비아층(VIA2)은 브릿지 전극(BRD), 데이터 배선(DL), 및 제1 비아층(VIA1)을 덮는다. 제2 비아층(VIA2)은 절연층이라 지칭될 수 있다.
제2 비아층(VIA2)의 화소 컨택홀(CNT)은 브릿지 전극(BRD)과 제1 전극(EL1)을 물리적 및/또는 전기적으로 연결할 수 있다.
제2 비아층(VIA2)은 제1 비아층(VIA1)과 동일한 물질을 포함할 수 있다. 예를 들면, 제2 비아층(VIA2)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 및 폴리이미드계 수지(polyimides rein) 중 적어도 하나를 포함할 수 있다.
표시 소자층(DPL)은 뱅크(BNK), 제1 전극(EL1), 제1 유기층(OGL1), 중첩 전극(OEL), 발광 소자(LD)들, 제2 유기층(OGL2), 및 제2 전극(EL2)을 포함할 수 있다.
뱅크(BNK)는 제2 비아층(VIA2) 위에 위치한다. 뱅크(BNK)는 발광 소자(LD)가 배치되어 발광하는 발광 영역을 구획하는 댐 구조물, 화소 정의막일 수 있다. 뱅크(BNK)는 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
제1 전극(EL1)은 제2 비아층(VIA2) 위에 위치한다. 즉, 제1 전극(EL1)은 화소 회로층(PCL) 위에 위치할 수 있다.
제1 전극(EL1)은 발광 소자(LD)들 각각의 제1 단부(EP1)와 전기적으로 연결될 수 있다. 제1 전극(EL1)은 화소 컨택홀 영역(X)에서 화소 컨택홀(CNT)을 통해 화소 회로층(PCL)의 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 여기서, 제1 전극(EL1)은 애노드일 수 있다.
제1 전극(EL1)은 소정의 반사율을 갖는 투명 도전성 물질을 포함할 수 있다. 일 예로, 제1 전극(EL1)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등을 포함할 수 있다. 또한, 제1 전극(EL1)은 발광 소자(LD)들에서 방출된 광을 표시 장치의 화상 표시 방향(예를 들면, 제3 방향(DR3))으로 반사시키는 데에 유리한 불투명 금속을 포함할 수도 있다. 예를 들면, 제1 전극(EL1)은 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo) 등 이들의 합금과 같은 금속을 더 포함할 수 있다.
제1 전극(EL1) 위에는 제1 유기층(OGL1)이 위치한다. 제1 유기층(OGL1)은 제1 전극(EL1)의 일부분과 중첩하도록 위치할 수 있다. 즉, 제1 유기층(OGL1)은 제1 전극(EL1)을 적어도 일부분 덮을 수 있다. 제1 유기층(OGL1)은 화소 컨택홀 영역(X)에 배치된 구성들에 의한 단차를 완화시킬 수 있다. 구체적으로, 제1 유기층(OGL1)은 화소 컨택홀 영역(X)에서 화소 컨택홀(CNT)에 의해 제1 전극(EL1)이 오목하게 배치된 부분에서, 화소 컨택홀 영역(X)의 표면이 평탄화되도록 제공될 수 있다. 실시예에 따라, 제1 전극(EL1)의 일부분 위에 위치하는 제1 유기층(OGL1)에 의해 제1 전극(EL1)의 상부면 및 제1 유기층(OGL1)의 상부면은 동일선 상에 위치할 수 있다. 여기서, 제1 유기층(OGL1)은 커버층이라 지칭될 수 있다.
제1 유기층(OGL1)은 유기 물질을 포함할 수 있다. 예를 들면, 제1 유기층(OGL1)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 및 폴리이미드계 수지(polyimides rein) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제1 유기층(OGL1)은 무기 물질을 포함할 수도 있다.
중첩 전극(OEL)은 제1 전극(EL1) 및 제1 유기층(OGL1) 위에 위치한다. 중첩 전극(OEL)은 제1 유기층(OGL1)을 덮고, 제1 전극(EL1)의 적어도 일부를 덮도록 위치할 수 있다. 여기서, 중첩 전극(OEL)은 제3 전극이라 지칭될 수 있다.
중첩 전극(OEL)은 제1 전극(EL1)과 적어도 일부분 직접 접촉할 수 있다. 이에 따라, 중첩 전극(OEL)은 제1 전극(EL1)과 동일한 전위를 가질 수 있다.
중첩 전극(OEL)은 발광 소자(LD)와 접합할 수 있는 접합용 전극으로 구성될 수 있다. 예를 들면, 중첩 전극(OEL)은 구리(Cu), 금(Au), 주석(Sn), 및 이들의 합금과 같은 금속을 포함할 수 있다. 즉, 중첩 전극(OEL)은 SAC(Sn-Ag-Cu)을 포함할 수 있다. 이에 따라, 중첩 전극(OEL)은 발광 소자(LD)의 제1 단부(EP1)와 제1 전극(EL1)을 전기적으로 연결시킬 수 있다.
중첩 전극(OEL)은 상부면은 편평할 수 있다.
발광 소자(LD)는 중첩 전극(OEL) 위에 위치한다. 발광 소자(LD)의 제1 단부(EP1)는 중첩 전극(OEL) 상에 위치하고, 발광 소자(LD)의 제1 단부(EP1)는 중첩 전극(OEL)과 물리적 및/또는 전기적으로 연결될 수 있다.
발광 소자(LD)의 제1 단부(EP1)는 중첩 전극(OEL)을 향하고, 발광 소자(LD)의 제2 단부(EP2)는 제2 전극(EL2)을 향하도록 배치될 수 있다.
발광 소자(LD)는 중첩 전극(OEL)과 제2 전극(EL2) 사이에서 발광 소자(LD)의 높이(h) 방향으로 배치될 수 있다. 도 8에 도시된 발광 소자(LD)는 전술한 도 6 및 도 7의 발광 소자(LD)에 해당할 수 있다. 도 8에서는 발광 소자(LD)를 간략히 도시하기 위하여, 제1 단부(EP1)의 직경과 제2 단부(EP2)의 직경이 동일한 것으로 도시하였다.
제2 유기층(OGL2)은 제1 전극(EL1) 및 중첩 전극(OEL)을 덮고, 발광 소자(LD)의 적어도 일부분을 덮도록 위치한다. 제2 유기층(OGL2)은 제1 방향(DR1)을 기준으로 두 개의 뱅크(BNK) 사이에 위치할 수 있다.
제2 유기층(OGL2)은 발광 소자(LD)들 사이에 위치하여, 발광 소자(LD)들 사이의 단차를 완화시킬 수 있다. 즉, 제2 유기층(OGL2)은 발광 소자(LD)의 제2 단부(EP2)를 노출시킬 수 있고, 제2 전극(EL2)을 배치시키기 위한 제2 전극(EL2)의 하부에 배치되는 구성들이 평탄화되도록 할 수 있다.
제2 유기층(OGL2)은 유기 물질을 포함할 수 있다. 예를 들면, 제2 유기층(OGL2)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 및 폴리이미드계 수지(polyimides rein) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제2 유기층(OGL2)은 무기 물질을 포함할 수도 있다.
제2 전극(EL2)은 제2 유기층(OGL2), 발광 소자들(LD, LDx), 및 뱅크(BNK) 위에 위치한다. 제2 전극(EL2)은 발광 소자들(LD, LDx) 각각의 제2 단부(EP2)와 전기적으로 연결될 수 있다. 제2 전극(EL2)은 캐소드일 수 있다.
제2 전극(EL2)은 소정의 반사율을 갖는 투명 도전성 물질을 포함할 수 있다. 일 예로, 제2 전극(EL2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등을 포함할 수 있다. 다만, 제2 전극(EL2)의 재료가 전술한 내용에 의해 한정되는 것은 아니다.
이하에서는, 도 9 내지 도 11을 참조하여, 일 실시예에 따른 표시 장치에 포함되는 일부 구성 요소를 살펴본다.
도 9는 일 실시예에 따른 표시 장치에 포함되는 한 화소의 일부 구성요소를 평면으로 간략히 도시한 도면들이고, 도 10은 도 9의 IX-IX'선을 따라 자른 단면도이며, 도 11은 도 9의 단면도에서 발광 소자 및 제2 전극 등이 배치되는 구조를 도시한 단면도이다. 도 9 내지 도 11은 전술한 도 8을 함께 참조하여 설명한다.
도 9 내지 도 11을 참조하면, 일 실시예에 따른 표시 장치는 제1 전극(EL1), 제1 유기층(OGL1), 중첩 전극(OEL), 발광 소자(LD), 제2 유기층(OGL2), 및 제2 전극(EL2)을 포함할 수 있다.
도 9의 (a)에는 제1 전극(EL1)이 도시되었고, 도 9의 (b)에는 제1 전극(EL1) 및 제1 전극(EL1)과 적어도 일부분 중첩하는 제1 유기층(OGL1)이 도시되었고, 도 9의 (c)에는 제1 전극(EL1), 제1 유기층(OGL1), 및 제1 전극(EL1) 및 제1 유기층(OGL1)과 중첩하는 중첩 전극(OEL)이 도시되었다.
제1 전극(EL1)은 화소 컨택홀(CNT)을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다.
제1 유기층(OGL1)은 제1 전극(EL1) 내에 위치하도록 제1 전극(EL1) 상에 제공될 수 있다. 또한, 제1 유기층(OGL1)은 화소 컨택홀(CNT)을 덮도록 제1 전극(EL1) 상에 제공될 수 있다. 제1 유기층(OGL1)은 제1 전극(EL1)의 대부분의 면적과 중첩하도록 제1 전극(EL1) 상에 제공될 수 있다.
중첩 전극(OEL)은 제1 유기층(OGL1)을 전체적으로 덮도록 제1 유기층(OGL1) 상에 제공될 수 있다. 중첩 전극(OEL)은 제1 유기층(OGL1)과 제1 전극(EL1)이 중첩하지 않는 부분에서, 제1 전극(EL1)과 직접 접촉할 수 있다. 즉, 중첩 전극(OEL)은 제1 유기층(OGL1)을 둘러싸는 테두리 부분에서 제1 전극(EL1)과 직접 접촉함으로써, 중첩 전극(OEL)과 제1 전극(EL1)은 동일한 전위를 가질 수 있다.
또한, 중첩 전극(OEL)은 제1 유기층(OGL1) 상에 위치함으로써, 편평한 상부면을 가질 수 있다.
도 11을 참조하면, 편평한 중첩 전극(OEL)의 상부면에 발광 소자(LD)가 위치한다.
발광 소자(LD)의 제1 단부(EP1)는 중첩 전극(OEL)의 상부면과 직접 접촉하고, 중첩 전극(OEL)과 물리적 및/또는 전기적으로 연결될 수 있다.
화소 컨택홀 영역(X)(예를 들면, 화소 컨택홀(CNT)의 위)에 배치된 발광 소자(LDx)는 편평한 중첩 전극(OEL)에 의해 기울어지지 않고 배치될 수 있다. 이에 따라, 일 실시예에 따른 표시 장치는 화소 컨택홀 영역(X)에서 발생할 수 있는 발광 소자(LDx)와 제1 전극(EL1) 및/또는 제2 전극(EL2) 사이의 접촉 불량을 방지할 수 있다.
제2 유기층(OGL2) 및 제2 전극(EL2)에 관한 설명은 도 8에서 설명한 내용과 동일하므로, 생략한다.
이하에서는, 도 12 내지 도 14를 참조하여, 일 실시예에 따른 표시 장치에 포함되는 일부 구성 요소를 살펴본다.
도 12는 일 실시예에 따른 표시 장치에 포함되는 한 화소의 일부 구성요소를 평면으로 간략히 도시한 도면들이고, 도 13은 도 12의 XII-XII'선을 따라 자른 단면도이며, 도 14는 도 13의 단면도에서 발광 소자 및 제2 전극 등이 배치되는 구조를 도시한 단면도이다.
도 12 내지 도 14를 참조하면, 일 실시예에 따른 표시 장치는 제1 전극(EL1), 제1 유기층(OGL1), 중첩 전극(OEL), 발광 소자(LD), 제2 유기층(OGL2), 및 제2 전극(EL2)을 포함할 수 있다. 도 12 내지 도 14는 도 9 내지 도 11과 각각 유사하므로, 이하에서는 차이점을 중심으로 설명한다.
제1 유기층(OGL1)은 화소 컨택홀 영역(X)에만 위치하도록, 제1 전극(EL1) 상에 제공될 수 있다. 즉, 제1 유기층(OGL1)은 화소 컨택홀(CNT)만을 덮도록, 화소 컨택홀(CNT) 내에만 위치할 수 있다. 이에 따라, 제1 유기층(OGL1)의 상부면과 제1 전극(EL1)의 상부면은 동일선 상에 위치할 수 있다.
중첩 전극(OEL)은 제1 유기층(OGL1) 및 제1 전극(EL1)을 덮도록 제1 유기층(OGL1) 및 제1 전극(EL1) 상에 제공될 수 있다. 제1 유기층(OGL1)은 화소 컨택홀 영역(X)에만 위치하므로, 중첩 전극(OEL)은 제1 전극(EL1)과 전체적으로 중첩할 수 있다. 중첩 전극(OEL)과 제1 전극(EL1)은 직접 접촉함으로써, 동일한 전위를 가질 수 있다.
중첩 전극(OEL)은 화소 컨택홀 영역(X)에 제1 유기층(OGL1)이 채워진 제1 전극(EL1) 상에 위치함으로써, 편평한 상부면을 가질 수 있다.
도 14를 참조하면, 화소 컨택홀 영역(X)에 배치된 발광 소자(LDx)는 편평한 중첩 전극(OEL)에 의해 기울어지지 않고 배치될 수 있다. 이에 따라, 일 실시예에 따른 표시 장치는 화소 컨택홀 영역(X)에서 발생할 수 있는 발광 소자(LDx)와 제1 전극(EL1) 사이의 접촉 불량을 방지할 수 있다.
이하에서는, 도 15 및 도 16을 참조하여, 비교예에 따른 표시 장치의 구조를 살펴본다.
도 15는 비교예에 따른 표시 장치를 개략적으로 도시한 평면도이고, 도 16은 비교예에 따른 표시 장치에 포함되는 발광 소자의 위치를 개략적으로 도시한 단면도이다.
도 15를 참조하면, 비교예에 따른 표시 장치의 각 화소(PX1, PX2, PX3)는 제1 전극(EL1), 뱅크(BNK), 및 제2 전극(EL2)을 포함할 수 있다.
제1 전극(EL1)은 화소 컨택홀 영역(X)에서 컨택홀을 통해 제1 트랜지스터와 전기적으로 연결될 수 있다.
뱅크(BNK)는 발광 영역(EMA)을 둘러싸는 비발광 영역(NEA)에 제공된다. 뱅크(BNK)의 개구부(OPN)는 발광 영역(EMA)의 가장자리와 일치할 수 있다.
발광 영역(EMA)에는 복수의 발광 소자(LD)가 배치될 수 있다. 복수의 발광 소자(LD) 중 화소 컨택홀 영역(X)과 적어도 일부분 중첩하도록 배치되는 발광 소자(LDx)는 제1 전극(EL1)과 제1 트랜지스터가 연결되는 화소 컨택홀에 의해 기울어져 배치될 수 있다.
도 16을 참조하면, 비교예에 따른 표시 장치의 베이스층(BSL), 화소 회로층(PCL), 제1 전극(EL1) 위에 배치된 발광 소자(LDx), 유기층(OC), 및 제2 전극(EL2)이 도시되어 있다.
발광 소자(LDx)는 도 15의 화소 컨택홀 영역(X)과 적어도 일부분 중첩하도록 배치된 소자로서, 제1 전극(EL1)과 제1 트랜지스터가 연결되는 화소 컨택홀에 의해 기울어져 배치되어 있다.
이에 따라, 발광 소자(LDx) 및 유기층(OC)을 덮는 제2 전극(EL2)은 매끄럽게 형성될 수 없고, 발광 소자(LDx)는 제1 전극(EL1)에 제대로 접합되지 않을 수 있다. 즉, 비교예에 따른 표시 장치에서는, 화소 컨택홀 영역(X)에 제공된 기울어진 발광 소자(LDx)에 의해 제1 전극(EL1) 및/또는 제2 전극(EL2)의 전기적인 연결에 문제가 생길 수 있다.
그러나, 일 실시예에 따른 표시 장치에서는, 제1 전극 상에 제1 유기층, 중첩 전극을 위치시킴으로써, 화소 컨택홀 영역에서 편평한 전극 표면을 제공할 수 있다. 따라서, 화소 컨택홀 영역에 위치하는 발광 소자가 기울어지지 않고 배치됨으로써, 화소 컨택홀 영역에서 발생할 수 있는 발광 소자와 애노드/캐소드 사이의 접촉 불량을 방지할 수 있다.
이하에서는, 도 17 내지 도 20을 참조하여, 일 실시예에 따른 표시 장치가 적용될 수 있는 다양한 실시예를 살펴본다.
도 17은 일 실시예에 따른 표시 장치가 스마트 글라스에 적용된 도면이고, 도 18은 일 실시예에 따른 표시 장치가 헤드 작창형 디스플레이에 적용된 도면이며, 도 19는 일 실시예에 따른 표시 장치가 스마트 와치에 적용된 도면이고, 도 20은 일 실시예에 따른 표시 장치가 오토모티브에 적용된 도면이다.
도 17을 참조하면, 일 실시예에 따른 표시 장치는 프레임(170) 및 렌즈부(171)를 포함하는 스마트 글라스에 적용될 수 있다. 스마트 글라스는 사용자의 얼굴에 착용가능한 웨어러블 전자 장치로서, 프레임(170)의 일부가 폴딩되거나 언폴딩되는 구조일 수 있다. 예를 들면, 스마트 글라스는 증강 현실(AR; Augmented Reality)용 웨어러블 장치일 수 있다.
프레임(170)은 렌즈부(171)를 지지하는 하우징(170a) 및 사용자의 착용을 위한 다리부(170b)를 포함할 수 있다. 다리부(170b)는 힌지에 의해 하우징(170a)에 연결되어 폴딩되거나 언폴딩될 수 있다.
프레임(170)에는 배터리, 터치 패드, 마이크, 카메라 등이 내장될 수 있다. 또한, 프레임(170)에는 광을 출력하는 프로젝터, 광 신호 등을 제어하는 프로세서 등이 내장될 수 있다.
렌즈부(171)는 광을 투과시키거나 광을 반사시키는 광학 부재일 수 있다. 렌즈부(171)는 유리, 투명한 합성 수지 등을 포함할 수 있다.
또한, 렌즈부(171)는 프레임(170)의 프로젝터에서 송출된 광 신호에 의한 영상을 렌즈부(171)의 후면(예를 들면, 사용자 눈을 향하는 방향의 면)에 의해 반사시켜 사용자의 눈에서 인식할 수 있게 할 수 있다. 예를 들면, 사용자는 도면에 도시된 바와 같이, 렌즈부(171)에 표시된 시간, 날짜 등의 정보를 인식할 수 있다. 즉, 렌즈부(171)는 일종의 표시 장치로서, 전술한 일 실시예에 따른 표시 장치는 렌즈부(171)에 적용될 수 있다.
도 18을 참조하면, 일 실시예에 따른 표시 장치는 헤드 장착 밴드(180) 및 디스플레이 수납 케이스(181)를 포함하는 헤드 작창형 디스플레이(HMD; Head Mounted Display)에 적용될 수 있다. 헤드 장착형 디스플레이는 사용자의 머리에 착용가능한 웨어러블 전자 장치이다.
헤드 장착 밴드(180)는 디스플레이 수납 케이스(181)에 연결되어, 디스플레이 수납 케이스(181)를 고정시키는 부분이다. 도면에서, 헤드 장착 밴드(180)는 사용자의 머리 상면과 양측면을 둘러쌀 수 있는 것으로 도시되었으나, 본 발명이 이에 한정되지는 않는다. 헤드 장착 밴드(180)는 사용자의 머리에 헤드 장착형 디스플레이를 고정하기 위한 것으로, 안경테 형태 또는 헬멧 형태로 형성될 수도 있다.
디스플레이 수납 케이스(181)는 표시 장치를 수납하며, 적어도 하나의 렌즈를 포함할 수 있다. 적어도 하나의 렌즈는 사용자에게 영상을 제공하는 부분이다. 예를 들면, 디스플레이 수납 케이스(181)에 구현되는 좌안 렌즈 및 우안 렌즈에는 일 실시예에 따른 표시 장치가 적용될 수 있다.
도 19를 참조하면, 일 실시예에 따른 표시 장치는 디스플레이부(1220) 및 스트랩부(1240)를 포함한 스마트 와치(1200)에 적용될 수 있다.
스마트 와치(1200)는 웨어러블 전자 장치로서, 스트랩부(1240)가 사용자의 손목에 장착되는 구조를 가질 수 있다. 여기서, 디스플레이부(1220)에는 실시예에 따른 표시 장치가 적용되어, 시간 정보를 포함한 이미지 데이터가 사용자에게 제공될 수 있다.
도 20을 참조하면, 일 실시예에 따른 표시 장치는 오토모티브 디스플레이(1300)(automotive display)에 적용될 수 있다. 여기서, 오토모티브 디스플레이(1300)는 차량 내외부에 구비되어 이미지 데이터를 제공하는 전자 장치를 지칭한다.
일 예에 따르면, 표시 장치는 차량에 구비된, 인포테인먼트 패널(1310, infortainment panel), 클러스터(1320, cluster), 코-드라이버 디스플레이(1330, co-driver display), 헤드-업 디스플레이(1340, head-up display), 사이드 미러 디스플레이(1350, side mirror display), 및 리어-시트 디스플레이(1360, rear seat display) 중 적어도 어느 하나에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
BSL: 베이스층
PCL: 화소 회로층
DPL: 표시 소자층
VIA1: 제1 비아층
VIA2: 제2 비아층
EL1: 제1 전극
EL2: 제2 전극
OGL1: 제1 유기층
OGL2: 제2 유기층
OEL: 중첩 전극
LD: 발광소자

Claims (20)

  1. 베이스층;
    상기 베이스층 위에 위치하고, 제1 트랜지스터 및 상기 제1 트랜지스터를 덮는 절연층을 포함하는 화소 회로층;
    상기 화소 회로층 위에 위치하고, 상기 절연층의 컨택홀을 통해 상기 제1 트랜지스터와 전기적으로 연결되는 제1 전극;
    상기 제1 전극 위에 위치하고, 상기 제1 전극을 적어도 일부분 덮는 커버층;
    상기 제1 전극과 전기적으로 연결되는 제1 단부 및 제2 단부를 포함하는 발광 소자;
    상기 발광 소자 위에 위치하고, 상기 발광 소자의 제2 단부와 전기적으로 연결되는 제2 전극; 및
    상기 커버층 위에 위치하고, 상기 제1 전극과 적어도 일부분 접촉하는 제3 전극을 포함하는 표시 장치.
  2. 제1항에서,
    상기 제3 전극의 상부면은 편평한 표시 장치.
  3. 제2항에서,
    상기 발광 소자의 제1 단부는 상기 제3 전극 위에 위치하고, 상기 발광 소자의 제1 단부는 편평한 상기 제3 전극과 직접 접촉하는 표시 장치.
  4. 제3항에서,
    상기 제3 전극은 상기 제1 전극과 직접 접촉하여 동일한 전위를 갖는 표시 장치.
  5. 제1항에서,
    상기 제1 전극은 투명 도전성 물질을 포함하는 표시 장치.
  6. 제1항에서,
    상기 제3 전극은 구리, 금, 주석, 및 이들의 합금과 같은 금속을 포함하는 표시 장치.
  7. 제1항에서,
    상기 제3 전극은 상기 제1 전극과 상기 발광 소자의 제1 단부를 전기적으로 연결하는 표시 장치.
  8. 제1항에서,
    상기 발광 소자는,
    제1 반도체층;
    상기 제1 반도체층의 일면에 위치하는 활성층; 및
    상기 활성층의 일면에 위치하는 제2 반도체층을 포함하는 표시 장치.
  9. 제1항에서,
    상기 컨택홀 위에 위치하는 상기 발광 소자의 제1 단부는 편평한 상기 제3 전극과 직접 접촉하는 표시 장치.
  10. 베이스층;
    상기 베이스층 위에 위치하고, 제1 트랜지스터 및 상기 제1 트랜지스터를 덮는 절연층을 포함하는 화소 회로층;
    상기 화소 회로층 위에 위치하고, 상기 절연층의 컨택홀을 통해 상기 제1 트랜지스터와 전기적으로 연결되는 제1 전극;
    상기 제1 전극 위에 위치하고, 상기 제1 전극을 적어도 일부분 덮는 커버층;
    상기 제1 전극과 전기적으로 연결되는 제1 단부 및 제2 단부를 포함하는 발광 소자;
    상기 발광 소자 위에 위치하고, 상기 발광 소자의 제2 단부와 전기적으로 연결되는 제2 전극; 및
    상기 커버층 위에 위치하고, 상기 제1 전극과 적어도 일부분 접촉하는 제3 전극을 포함하고,
    상기 커버층은 상기 컨택홀에만 위치하는 표시 장치.
  11. 제10항에서,
    상기 제1 전극의 상부면 및 상기 커버층의 상부면은 동일선 상에 위치하는 표시 장치.
  12. 제10항에서,
    상기 제3 전극의 상부면은 편평한 표시 장치.
  13. 제12항에서,
    상기 발광 소자의 제1 단부는 편평한 상기 제3 전극과 직접 접촉하는 표시 장치.
  14. 제13항에서,
    상기 제3 전극은 상기 제1 전극과 직접 접촉하여 동일한 전위를 갖는 표시 장치.
  15. 제10항에서,
    상기 제1 전극은 투명 도전성 물질을 포함하는 표시 장치.
  16. 제10항에서,
    상기 제3 전극은 구리, 금, 주석, 및 이들의 합금과 같은 금속을 포함하는 표시 장치.
  17. 제10항에서,
    상기 발광 소자의 제1 단부는 상기 제3 전극 위에 위치하고, 상기 제3 전극은 상기 제1 전극과 상기 발광 소자의 제1 단부를 전기적으로 연결하는 표시 장치.
  18. 제10항에서,
    상기 컨택홀 위에 위치하는 상기 발광 소자의 제1 단부는 편평한 상기 제3 전극과 직접 접촉하는 표시 장치.
  19. 제10항에서,
    상기 발광 소자는,
    제1 반도체층;
    상기 제1 반도체층의 일면에 위치하는 활성층; 및
    상기 활성층의 일면에 위치하는 제2 반도체층을 포함하는 표시 장치.
  20. 제19항에서,
    상기 발광 소자는 상기 제3 전극 및 상기 제2 전극 사이에서 상기 발광 소자의 높이 방향으로 배치되는 표시 장치.
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