KR20220149876A - 표시 장치 - Google Patents

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장재용
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Abstract

본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함하는 기판, 기판 상에 배치되고, 화소를 구동시키는 트랜지스터를 포함하는 화소 회로부, 및 화소 회로부 상에 배치되고, 트랜지스터의 제1 전극과 브릿지 패턴을 경유하여 전기적으로 연결되는 화소 전극을 포함하는 표시 소자부를 포함한다. 화소 회로부는, 브릿지 패턴과 화소 전극 사이에 개재된 제1 캡핑막을 포함하고, 화소 전극 및 브릿지 패턴은 동일한 물질을 포함하는 다중 금속막인 것을 특징으로 한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 화소 전극의 식각 공정에서, 화소 전극보다 하부 레이어에 배치되고, 외부에 노출되는 하부 금속층을 보호함으로써, 하부 금속층이 손상되는 것을 방지할 수 있는 표시 장치를 제공하는 데 있다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함하는 기판, 상기 기판 상에 배치되고, 화소를 구동시키는 트랜지스터를 포함하는 화소 회로부, 및 상기 화소 회로부 상에 배치되고, 상기 트랜지스터의 제1 전극과 브릿지 패턴을 경유하여 전기적으로 연결되는 화소 전극을 포함하는 표시 소자부를 포함한다.
상기 화소 회로부는, 상기 브릿지 패턴과 상기 화소 전극 사이에 개재된 제1 캡핑막을 포함하고, 상기 화소 전극 및 상기 브릿지 패턴은 동일한 물질을 포함하는 다중 금속막인 것을 특징으로 한다.
상기 화소 전극은 구리(Cu)와 티타늄(Ti)을 포함하는 이중 금속막이고, 상기 브릿지 패턴은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 삼중 금속막 구조일 수 있다.
상기 제1 캡핑막은 인듐 주석 산화물과 같은 투명 전도성 물질로 구성될 수 있다.
상기 제1 캡핑막은, 상기 브릿지 패턴과 상기 화소 전극 사이에 개재된 유기막에 형성된 제1 컨택홀에 의해 노출되는 상기 브릿지 패턴의 일 면과 상기 유기막의 일 면 상에 배치될 수 있다.
상기 제1 캡핑막은, 상기 화소 전극과 마주보는 상기 브릿지 패턴의 상면 전체에 배치될 수 있다.
상기 화소는 나노 스케일 내지 마이크로 스케일을 가지는 발광 소자를 포함할 수 있다.
상기 표시 소자부 상에 배치되고, 상기 발광 소자부로부터 제공된 광의 파장을 변경시키는 광 제어부를 더 포함할 수 있다.
상기 발광 소자는, 일 단이 상기 화소 전극을 경유하여 제1 전원 전압 라인과 연결되고, 타 단이 공통 전극을 경유하여 제2 전원 전압 라인과 연결될 수 있다.
상기 화소 회로부는 상기 비표시 영역에 상기 제2 전원 전압 라인을 포함하고, 상기 제2 전원 전압 라인은 연결 패턴을 통해 상기 공통 전극과 전기적으로 연결될 수 있다.
상기 화소 회로부는 상기 연결 패턴과 상기 공통 전극 사이에 개재된 제2 캡핑막을 포함할 수 있다.
상기 제2 캡핑막은, 상기 연결 패턴과 상기 공통 전극 사이에 개재된 상기 유기막에 형성된 제2 컨택홀에 의해 노출되는 상기 연결 패턴의 일 면과 상기 유기막의 일 면 상에 배치될 수 있다.
상기 연결 패턴은 복수의 관통홀들을 포함하고, 상기 관통홀들은 상기 제2 컨택홀들과 평면 상 중첩되지 않을 수 있다.
상기 제2 캡핑막은, 상기 공통 전극과 마주보는 상기 연결 패턴의 상면 전체에 배치될 수 있다.
상기 제2 캡핑막은 인듐 주석 산화물과 같은 투명 전도성 물질로 구성되고, 상기 연결 패턴은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 삼중 금속막 구조일 수 있다.
상기 화소 회로부는 상기 비표시 영역에 복수의 패드들이 배치되는 패드 영역을 포함할 수 있다.
상기 패드들 각각은 두께 방향으로 중첩되고, 전기적으로 연결된 서로 다른 금속층들을 포함하고, 상기 금속층들 중 상부 금속층은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 삼중 금속막 구조일 수 있다.
상기 패드들 각각은 상기 유기막에 형성된 제1 개구부에 의해 노출된 상기 상부 금속층의 일 면에 대응될 수 있다.
상기 제1 개구부에 의해 노출된 상기 상부 금속층의 일 면 및 상기 유기막의 일 면 상에 배치되는 제3 캡핑층을 포함할 수 있다.
상기 제3 캡핑막은 인듐 주석 산화물과 같은 투명 전도성 물질로 구성될 수 있다.
상기 제1 전원 전압 라인은 연결 라인을 경유하여 상기 패드들과 각각 연결되는 팬아웃 배선과 전기적으로 연결될 수 있다.
상기 유기막에 형성된 제2 개구부에 의해 노출된 상기 연결 라인의 일 면 및 상기 유기막의 일 면 상에 배치되는 제4 캡핑층을 포함할 수 있다.
상기 제4 캡핑막은 인듐 주석 산화물과 같은 투명 전도성 물질로 구성될 수 있다.
본 발명의 과제의 해결 수단이 상술한 해결 수단들로 제한되는 것은 아니며, 언급되지 아니한 해결 수단들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치에 의하면, 화소 전극의 식각 공정에서, 화소 전극보다 하부 레이어에 배치되고, 외부에 노출되는 하부 금속층 상에 캡핑막을 배치함으로써, 하부 금속층이 손상되는 것을 방지할 수 있다.
본 발명의 효과가 상술한 효과들로 제한되는 것은 아니며, 언급되지 아니한 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 2는 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 3은 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 4는 일 실시예에 따른 화소를 개략적으로 나타낸 단면도이다.
도 5 및 도 6은 화소 전극을 식각하는 과정에서 식각액에 노출되는 하부 금속층을 보호하기 위한 방법을 설명하기 위한 도면이다.
도 7은 다른 실시예에 따른 화소를 개략적으로 나타낸 단면도이다.
도 8a 내지 도 10b는 일 실시예에 따른 표시 장치에 있어서, 캡핑막이 형성되는 구체적인 위치를 설명하기 위한 도면들이다.
도 11 내지 도 14는 실시예에 따른 표시 장치가 적용되는 예시를 나타낸 도면들이다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하여 가능한 현재 널리 사용되고 있는 일반적인 용어를 선택하였으나 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 다만, 이와 달리 특정한 용어를 임의의 의미로 정의하여 사용하는 경우에는 그 용어의 의미에 관하여 별도로 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
도 1은 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다. 도 2는 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 1 및 도 2를 참조하면, 실시예에 따른 표시 장치(DD)는 기판(SUB) 및 기판(SUB) 상에 배치된 화소(PXL)를 포함할 수 있다. 기판(SUB)은 표시 장치(DD)의 베이스 부재를 구성할 수 있다. 기판(SUB)은 경성 또는 연성의 기판이나 필름일 수 있으나, 특정 예시에 한정되지 않는다.
표시 장치(DD)는 평면상에서 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 본 실시예에서 비표시 영역(NDA)은 표시 영역(DA)의 테두리를 따라 정의될 수 있다. 표시 영역(DA)은 화소(PXL)가 배치된 영역을 의미할 수 있다. 비표시 영역(NDA)은 화소(PXL)가 배치되지 않은 영역을 의미할 수 있다.
비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 구동회로, 배선들, 및 패드들(PDP1, PDP2, PDD)이 배치될 수 있다. 예를 들어, 화소(PXL)의 구동을 위한 구동회로는 스캔 구동부(SD)를 포함하고, 화소(PXL)의 구동을 위한 배선들은 스캔 라인들(SL), 데이터 라인들(DL), 제1 전원 전압 라인(VDDL), 및 제2 전원 전압 라인(VSSL) 등을 포함할 수 있다.
복수 개의 화소들(PXL)은 표시 영역(DA)에 배치될 수 있다. 화소들(PXL) 각각은 발광 소자(LD)와 그에 연결된 화소 구동회로(PXC)를 포함할 수 있다.
스캔 구동부(SD)는 복수 개의 스캔 신호들을 생성하고, 스캔 신호들을 스캔 라인들(SL)에 순차적으로 출력할 수 있다.　스캔 구동부(SD)는 화소들(PXL)의 구동회로(PXC)에 또 다른 제어 신호를 더 출력할 수 있다.
스캔 구동부(SD)는 화소들(PXL)의 구동회로(PXC)와 동일한 공정, 예를 들어 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
데이터 라인들(DL)은 드라이버 IC(미도시)와 데이터 패드(PDD) 및 팬아웃 배선(FOL)을 경유하여 연결될 수 있다. 데이터 라인들(DL)은 드라이버 IC(미도시)로부터 팬아웃 배선들(FOL)을 통해 데이터 신호를 공급받을 수 있다.
스캔 라인들(SL)은 복수 개의 화소들(PXL) 중 대응하는 화소(PXL)에 각각 연결되고, 데이터 라인들(DL)은 복수 개의 화소들(PXL) 중 대응하는 화소(PXL)에 각각 연결될 수 있다. 제1 및 제2 전원 라인들(VDDL, VSSL)은 복수 개의 화소들(PXL)에 연결될 수 있다.
표시 장치(DD)는 데이터 라인들(DL) 및 제1 및 제2 전원 라인들(VDDL, VSSL)의 말단에 연결된 패드들(PDD, PDP1, PDP2)을 포함할 수 있다. 패드들(PDD, PDP1, PDP2)은 일종의 회로 소자일 수 있다. 비표시 영역(NDA) 중 패드들(PDD, PDP1, PDP2)이 배치된 영역은 패드영역(PDA)으로 정의될 수 있다. 일 실시예에 따른 패드영역(PDA)에는 각각의 팬아웃 배선들(FOL)을 경유하여, 제1 전원 전압 라인(VDDL)에 연결되는 제1 전원 패드(PDP1), 제2 전원 전압 라인(VSSL)에 연결되는 제2 전원 패드(PDP2), 및 데이터 라인(DL)에 연결되는 데이터 패드(PDD)가 제1 방향(DR1)을 따라 배치될 수 있다.
제1 전원 전압 라인(VDDL)은 화소(PXL)에 제1 전원 전압을 공급하고, 제2 전원 전압 라인(VSSL)은 화소(PXL)에 제2 전원 전압를 공급할 수 있다. 예를 들어, 제1 전원 전압(VDD)은 발광 소자(LD)에 인가되는 하이 직류 전원 전압일 수 있고,제2 전원 전압은 발광 소자(LD)에 인가되는 로우 직류 전원 전압일 수 있다.
제1 전원 전압 라인(VDDL)은 표시 영역(DA)의 아래 모서리에 대응되는 직선 형상을 가질 수 있다. 즉, 제1 전원 전압 라인(VDDL)은 대체로 제1 방향(DR1)으로 연장되며, 일 영역에서 제2 방향(DR2)으로 분기되어 제1 전원 패드들(PDP1)과 전기적으로 연결될 수 있다.
제2 전원 전압 라인(VSSL)은 표시 영역(DA)의 양측에 형성될 수 있다. 제2 전원 전압 라인(VSSL)은 일 영역(일 예로서, 표시 영역(DA)의 하측)에서 연장되어 제2 전원 패드들(PDP2)과 전기적으로 연결될 수 있다. 도 2에는 제2 전원 전압 라인(VSSL)이 표시 영역(DA)의 양측에만 배치되는 것으로 도시하였으나, 실시예가 이에 한정되는 것은 아니다. 예를 들어, 제2 전원 전압 라인(VSSL)은 표시 영역(DA)의 하측을 제외한 양측 및 상측을 둘러싸도록 배치될 수도 있다.
복수의 화소들(PXL)에 포함된 복수의 발광 소자(LD)들을 구동하기 위한 전체 최대 전류 용량이 수십 암페어 수준이며, 표시 장치(DD)가 대형화됨에 따른 전원 전압에 대한 전류 용량 증가할 수 있다. 이에 따라서, 제1 전원 전압 라인(VDDL) 및 제2 전원 전압 라인(VSSL)의 폭이 증가될 수 있다.
일 실시예에 따르면, 화소(PXL)는 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)를 포함할 수 있다.
일 실시예에 따르면, 화소(PXL)는 스트라이프(stripe) 또는 펜타일(PENTILE™) 배열 구조 등에 따라 배열될 수 있으나, 이에 한정되지 않으며, 공지된 다양한 실시 형태가 적용될 수 있다.
실시예에 따르면, 표시 영역(DA)에는 복수의 서브 화소들(SPXL1, SPXL2, SPXL3)을 포함하는 화소(PXL)가 배치될 수 있다. 예를 들어, 표시 영역(DA)에는 제1 색의 광을 방출하는 제1 서브 화소(SPXL1), 제2 색의 광을 방출하는 제2 서브 화소(SPXL2), 및 제3 색의 광을 방출하는 제3 서브 화소(SPXL3)가 배열될 수 있고, 적어도 하나의 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛을 구성할 수 있다.
예를 들어, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 각각은 소정 색의 광을 방출하는 서브 화소일 수 있다. 일 실시예로, 제1 서브 화소(SPXL1)는 적색(일 실시예로, 제1 색)의 광을 방출하는 적색 화소일 수 있고, 제2 서브 화소(SPXL2)는 녹색(일 실시예로, 제2 색)의 광을 방출하는 녹색 화소일 수 있으며, 제3 서브 화소(SPXL3)는 청색(일 실시예로, 제3 색)의 광을 방출하는 청색 화소일 수 있다. 다만, 각각의 상기 화소 유닛을 구성하는 화소(PXL)들의 색상, 종류 및/또는 개수 등이 특정 예시에 한정되지는 않는다.
화소(PXL)는 발광 소자(LD) 및 화소 회로(PXC)를 포함할 수 있다.
발광 소자(LD)는 제1 전원 전압 라인(VDDL)과 제2 전원 전압 라인(VSSL) 사이에 연결될 수 있다. 발광 소자(LD)의 제2 단부(EP1)(일 실시예로, P형 반도체)는 화소 전극(PE, 도 4 참조) 및 화소 회로(PXC)를 경유하여 제1 전원 전압 라인(VDDL)에 연결되고, 발광 소자(LD)의 제1 단부(EP1)(일 실시예로, N형 반도체)는 공통 전극(CE, 도 4 참조)을 경유하여 제2 전원 전압 라인(VSSL)에 연결될 수 있다.
실시예에 따르면, 발광 소자(LD)는 화소 회로(PXC)를 통해 구동 전류가 공급될 때, 상기 구동 전류에 대응하는 휘도의 광을 발산할 수 있다.
실시예에 따르면, 발광 소자(LD)들은 제1 전원 전압 라인(VDDL)과 제2 전원 전압 라인(VSSL)의 사이에서 다양한 연결 구조를 통해 서로 연결될 수 있다. 일 실시예로, 발광 소자(LD)들은 서로 병렬로만 연결되거나, 서로 직렬로만 연결될 수 있다. 또는, 발광 소자(LD)들은 직/병렬 혼합 구조로 연결될 수 있다.
제1 전원 전압 라인(VDDL)과 제2 전원 전압 라인(VSSL)은 발광 소자(LD)들이 광을 발산할 수 있도록 서로 상이한 전위를 가질 수 있다. 제1 전원 전압 라인(VDDL)과 제2 전원 전압 라인(VSSL)은 화소(PXL)의 발광 기간 중 광이 발산될 수 있을 정도의 전위차를 가질 수 있다. 예를 들어, 제1 전원 전압 라인(VDDL)은 제2 전원 전압 라인(VSSL)보다 높은 전위로 설정될 수 있다.
화소 회로(PXC)는 제1 전원 전압 라인(VDDL)과 발광 소자(LD) 사이를 연결할 수 있다. 화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
실시예에 따르면, 제1 트랜지스터(T1)의 일 전극은 제1 전원 전압 라인(VDDL)에 연결되고, 타 전극은 발광 소자(LD)의 일 전극(일 실시예로, 애노드 전극)에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)를 통해 인가된 전압에 대응하여 발광 소자(LD)에 흐르는 전류를 제어할 수 있다.
실시예에 따르면, 제2 트랜지스터(T2)의 일 전극은 데이터 라인(DL)에 연결되고, 타 전극은 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다. 제2 트랜지스터(T2)는 스캔 라인(SL)으로부터 스캔 신호가 공급될 때, 턴-온되고, 이 때, 데이터 라인(DL)으로부터 제공된 데이터 신호를 제1 노드(N1)로 전달할 수 있다.
스토리지 커패시터(Cst)는 제1 노드(N1)(또는, 제1 트랜지스터(T1)의 게이트 전극)와 제2 노드(N2)(또는, 제1 트랜지스터(T1)의 타 전극) 사이에 연결될 수 있다. 스토리지 커패시터(Cst)는 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간 차이에 관한 정보를 저장할 수 있다.
한편, 화소 회로(PXC)의 구조는 도 2에 도시된 구조에 한정되지 않으며, 다양한 형태의 구조가 구현될 수 있다. 또한, 도 2에서 제1 및 제2 트랜지스터(T1, T2)는 N형 트랜지스터를 기준으로 도시되었으나, 이에 한정되지 않고 실시예에 따라 제1 및 제2 트랜지스터(T1, T2)는 P형 트랜지스터로 구성될 수 있다.
표시 장치(DD)는 댐부(DAM)를 포함할 수 있다. 댐부(DAM)는 표시 영역(DA)의 테두리를 따라 연장될 수 있다. 즉, 댐부(DAM)는 표시 영역(DA)을 둘러쌀 수 있다.
도 3은 실시예에 따른 표시 장치를 나타낸 단면도이다.
표시 장치(DD)는 기판(SUB), 화소 회로부(PCL), 표시 소자부(DPL), 및 광 제어부(LCP)를 포함할 수 있다. 일 실시예에 따르면, 기판(SUB), 화소 회로부(PCL), 표시 소자부(DPL), 및 광 제어부(LCP)는 표시 장치(DD)의 표시 방향(일 실시예로, 제3 방향(DR3))을 따라서 순차적으로 적층될 수 있다. 여기서, 상기 표시 방향은 기판(SUB)의 두께 방향을 의미할 수 있다.
기판(SUB)은 표시 장치(DD)의 기저면을 구성할 수 있다. 기판 (SUB) 상에는 표시 장치(DD)의 개별 구성이 배치될 수 있다.
화소 회로부(PCL)는 기판(SUB) 상에 배치될 수 있다. 화소 회로부(PCL)는 화소(PXL)를 구동시키도록 구성된 화소 회로(도 2의 'PXC' 참조)를 포함할 수 있다.
표시 소자부(DPL)는 화소 회로부(PCL) 상에 배치될 수 있다. 표시 소자부(DPL)는 화소 회로부(PCL)로부터 제공된 전기적 신호에 기초하여 광을 발산할 수 있다. 표시 소자부(DPL)는 광을 발산할 수 있는 발광 소자(LD, 도 2 참조)를 포함할 수 있다. 표시 소자부(DPL)로부터 발산된 광은 광 제어부(LCP)를 통과하여 외부로 제공될 수 있다.
광 제어부(LCP)는 표시 소자부(DPL) 상에 배치될 수 있다. 광 제어부(LCP)는 발광 소자(LD, 도 2 참조)들 상에 배치될 수 있다. 광 제어부(LCP)는 표시 소자부(DPL)(혹은 발광 소자(LD)들)로부터 제공된 광의 파장을 변경시킬 수 있다. 일 실시예에 따르면, 광 제어부(LCP)는 도 4에 도시된 바와 같이 광의 파장을 변경시키도록 구성된 색상 변환부(CCL) 및 특정 파장을 가지는 광을 투과시키는 색상 필터부(CFL)를 포함할 수 있다.
도 4는 일 실시예에 따른 화소를 개략적으로 나타낸 단면도이다. 도 5 및 도 6은 화소 전극을 식각하는 과정에서 식각액에 노출되는 하부 금속층을 보호하기 위한 방법을 설명하기 위한 도면이다.
도 4에는 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)가 도시되었다.
도 4에서는, 도 2를 참조하여 서술한 화소 회로(PXC)에 포함된 구성 중 제1 트랜지스터(T1)를 기준으로 설명한다. 일 실시예로, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3) 각각에 제1 트랜지스터(T1)가 구비된 실시예가 도시되었다.
화소 회로부(PCL)는 기판(SUB) 상에 배치될 수 있다. 화소 회로부(PCL)는 버퍼막(BFL), 제1 트랜지스터(T1), 게이트 절연막(GI), 층간 절연막(ILD), 제1 유기막(VIA1), 브릿지 패턴(BRP), 제1 캡핑막(DP1), 제1 컨택홀(CNT1), 및 제2 유기막(VIA2)을 포함할 수 있다.
일 실시예에 따르면, 화소 회로부(PCL)의 개별 구성들은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각에 정의될 수 있다.
버퍼막(BFL)은 기판(SUB) 상에 배치될 수 있다. 버퍼막(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
실시예에 따르면, 제1 트랜지스터(T1)는 박막 트랜지스터일 수 있다. 일 실시예에 따르면, 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다.
제1 트랜지스터(T1)는 발광 소자(LD)와 전기적으로 연결될 수 있다. 일 실시예로, 제1 서브 화소(SPXL1)의 제1 트랜지스터(T1)는 제1 서브 화소 영역(SPXA1) 내 배치된 발광 소자(LD)와 전기적으로 연결될 수 있다. 제2 서브 화소(SPXL2)의 제1 트랜지스터(T1)는 제2 서브 화소 영역(SPXA2) 내 배치된 발광 소자(LD)와 전기적으로 연결될 수 있다. 제3 서브 화소(SPXL3)의 제1 트랜지스터(T1)는 제3 서브 화소 영역(SPXA3) 내 배치된 발광 소자(LD)와 전기적으로 연결될 수 있다.
실시예에 따르면, 제1 트랜지스터(T1)는 액티브층(ACT), 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 게이트 전극(GE)을 포함할 수 있다.
액티브층(ACT)은 반도체층을 의미할 수 있다. 액티브층(ACT)은 버퍼막(BFL) 상에 배치될 수 있다. 액티브층(ACT)은 폴리실리콘(polysilicon), 아몰퍼스 실리콘(amorphous silicon), 및 산화물 반도체 중 적어도 하나를 포함할 수 있다.
실시예에 따르면, 액티브층(ACT)은 제1 트랜지스터 전극(TE1)과 접촉하는 제1 접촉 영역 및 제2 트랜지스터 전극(TE2)과 접촉하는 제2 접촉 영역을 포함할 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 배치될 수 있다. 게이트 전극(GE)의 위치는 액티브층(ACT)의 채널 영역의 위치에 대응될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 액티브층(ACT)의 채널 영역 상에 배치될 수 있다.
게이트 절연막(GI)은 액티브층(ACT) 상에 배치될 수 있다. 게이트 절연막(GI)은 무기 재료를 포함할 수 있다. 일 실시예에 따르면, 게이트 절연막(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연막(GI)은 유기 재료를 포함할 수도 있다.
층간 절연막(ILD)은 게이트 전극(GE) 상에 위치할 수 있다. 층간 절연막(ILD)은 게이트 절연막(GI)과 마찬가지로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 층간 절연막(ILD) 상에 위치할 수 있다. 제1 트랜지스터 전극(TE1)은 게이트 절연막(GI)과 층간 절연막(ILD)을 관통하여 액티브층(ACT)의 제1 접촉 영역과 접촉하고, 제2 트랜지스터 전극(TE2)은 게이트 절연막(GI)과 층간 절연막(ILD)을 관통하여 액티브층(ACT)의 제2 접촉 영역과 접촉할 수 있다. 일 실시예에 따르면, 제1 트랜지스터 전극(TE1)은 소스 전극이고, 제2 트랜지스터 전극(TE2)은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제1 유기막(VIA1)은 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2) 상에 위치할 수 있다. 제1 유기막(VIA1)은 유기 물질 또는 무기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 이러한, 제1 유기막(VIA1)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 한편, 제1 유기막(VIA1)은 무기 재료를 포함할 수 있다. 무기 재료로는, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
브릿지 패턴(BRP)은 제1 유기막(VIA1) 상에 배치될 수 있다. 브릿지 패턴(BRP)은 제1 유기막(VIA1)을 관통하는 컨택홀을 통해 제1 트랜지스터 전극(TE1)과 연결될 수 있다. 브릿지 패턴(BRP)은 금속을 포함할 수 있다. 브릿지 패턴(BRP)은 다중층일 수 있다. 일례로, 브릿지 패턴(BRP)은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 삼중 금속막 구조일 수 있다.
제2 유기막(VIA2)은 제1 유기막(VIA1) 상에 위치할 수 있다. 제2 유기막(VIA2)은 브릿지 패턴(BRP)을 커버할 수 있다. 제2 유기막(VIA2)은 유기 물질 또는 무기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 이러한, 제2 유기막(VIA2)은 제1 유기막(VIA1)의 구성 물질로 예시된 물질들 중 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 제2 유기막(VIA2)에는 브릿지 패턴(BRP)의 일 영역과 화소 전극(PE)을 연결하기 위한 제1 컨택홀(CNT1)이 형성될 수 있다.
화소 회로부(PCL)는, 브릿지 패턴(BRP)과 화소 전극(PE) 사이에 개재된 제1 캡핑막(CP1)을 포함할 수 있다. 일 실시예 따른 제1 캡핑막(CP1)은 제2 유기막(VIA2) 및 제1 컨택홀(CNT1)에 의해 노출된 브릿지 패턴(BRP) 상에 배치될 수 있다.
제1 캡핑막(CP1)은 투명 전도성 물질을 포함할 수 있다. 예를 들어, 제1 캡핑막(CP1)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 중 어느 하나를 포함할 수 있다. 다만, 상술된 예시에 한정되지 않는다.
제1 캡핑막(CP1)은 후술할 화소 전극(PE)을 형성하기 위한 식각액과 브릿지 패턴(BRP)이 반응하는 것을 방지할 수 있다. 이와 관련하여, 도 5 및 도 6을 통해 자세히 후술한다.
표시 소자부(DPL)는 화소 회로부(PCL) 상에 배치될 수 있다. 표시 소자부(DPL)는 화소 전극(PE), 연결 전극(COL), 절연층(INS), 발광 소자(LD), 및 공통 전극(CE)을 포함할 수 있다. 일 실시예에 따르면, 표시 소자부(DPL)의 개별 구성들은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각에 정의될 수 있다.
화소 전극(PE)은 제2 유기막(VIA2) 상에 배치될 수 있다. 화소 전극(PE)은 발광 소자(LD)의 하부에 배치될 수 있다. 화소 전극(PE)은 브릿지 패턴(BRP)과 제1 컨택홀(CNT1)을 통해 연결될 수 있다.
실시예에 따르면, 화소 전극(PE)은 발광 소자(LD)와 전기적으로 연결될 수 있다. 일 실시예에 따르면, 화소 전극(PE)은 제1 트랜지스터(T1)로부터 제공된 전기적 신호를 발광 소자(LD)에 제공할 수 있다. 화소 전극(PE)은 발광 소자(LD)에 애노드 신호를 인가할 수 있다.
실시예에 따르면, 화소 전극(PE)은 도전성 물질을 포함할 수 있다. 일 실시예로, 화소 전극(PE)은 Cu/Ti 이중막 등 구리(Cu)와 티타늄(Ti)을 포함하는 다중 금속막일 수 있다. Cu/Ti 이중막은 낮은 저항 값을 가지는 금속 전극으로 구리(Cu)를 이용하고, 구리(Cu) 막 하부에 확산방지막으로서 티타늄(Ti) 막을 이용한다. 다만, 화소 전극(PE)은 상술된 예시에 한정되는 것은 아니고, 확산방지막으로 티타늄(Ti)을 이용하되, 낮은 저항 값을 가지는 금속 전극으로 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 이들의 합금과 같은 금속을 포함할 수 있다.
도 5를 참조하면, 화소 전극(PE)의 하부 레이어(BTL)(예: 제1 유기막(VIA1)) 상에 절연층(PI)(예: 제2 유기막(VIA2))에 의해 화소 전극(PE)과 절연된 하부 금속패턴(BMTP)(예: 브릿지 패턴(BRP))이 배치될 수 있다. 일 실시예에 따르면, 화소 전극(PE)은 구리/티타늄(Cu/Ti)의 이중막을 식각액(ET)을 이용하여 식각함으로써 원하는 패턴으로 형성될 수 있다. 예를 들어, 식각액(ET)은 과산화수소 계열의 조성물을 사용할 수 있다.
한편, 화소 회로부(PCL, 도 4 참조)의 패터닝 공정을 진행하는 동안 하부 금속패턴(BMTP)은 절연층(PI)에 개구부(OPN)가 형성되는 경우 외부에 노출될 수 있다. 일 실시예에 따르면, 하부 금속패턴(BMTP)은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 삼중 금속막 구조일 수 있다. 이와 같은 경우, 화소 전극(PE)의 식각 과정에 사용되는 식각액(ET)은, 구리/티타늄(Cu/Ti)의 이중막뿐만 아니라, 개구부(OPN)에 의해 노출된 하부 금속패턴(BMTP)의 상부 티타늄(Ti)막과도 반응함으로써, 하부 금속패턴(BMTP)에 의도치 않은 식각을 발생시킬 수 있다.
본 발명은 이러한 문제점을 방지하기 위해, 왼쪽에 도시된 개구부(OPN)에서와 같이, 하부 금속패턴(BMTP) 및 절연층(PI) 상에 캡핑막(CP)을 배치할 수 있다. 일 실시예에 따른, 캡핑막(CP)은 인듐 주석 산화물(indium tin oxide, ITO)과 같은 투명 전도성 물질일 수 있다. 인듐 주석 산화물(indium tin oxide, ITO)은 화소 전극(PE)을 식각하기 위한 식각액(ET)에 의해 식각되지 않으며, 인듐 주석 산화물(indium tin oxide, ITO)은 도전성 물질이므로, 하부 금속패턴(BMTP)의 전기적 연결을 방해하지도 않는다.
다만, 캡핑막(CP)의 배치 예는 이에 한정되는 것은 아니고, 하부 금속패턴(BMTP)의 노출 영역을 덮을 수 있는 구조면 다양한 변형이 가능하다. 예를 들어, 도 6에 도시된 바와 같이, 하부 금속 패턴(BMTP), 캡핑막(CP), 및 절연층(PI) 순으로 적층될 수 있다. 이 경우, 하부 금속 패턴(BMTP)의 상부 티타늄(Ti)의 일 면 전체에 직접 캡핑막(CP)이 배치될 수 있다. 이로 인해 절연층(PI)에 개구부(OPN)가 형성되더라도 상부 티타늄(Ti)은 외부에 노출되지 않을 수 있다. 도면에 도시하지 않았으나, 캡핑막(CP)은 하부 금속 패턴(BMTP)의 상면뿐만 아니라 양 측면까지 덮도록 배치될 수도 있다.
다시 도 4를 참조하면, 연결 전극(COL)은 화소 전극(PE) 상에 배치될 수 있다. 일 실시예로, 연결 전극(COL)의 일면은 발광 소자(LD)와 연결되고, 연결 전극(COL)의 타면은 화소 전극(PE)과 연결될 수 있다.
연결 전극(COL)은 도전성 물질을 포함하여, 화소 전극(PE)과 발광 소자(LD)를 전기적으로 연결할 수 있다. 일 실시예로, 연결 전극(COL)은 발광 소자(LD)의 제2 반도체층(13)과 전기적으로 연결될 수 있다. 실시 형태에 따라, 연결 전극(COL)은 반사 성질을 가진 도전성 물질을 포함하여, 발광 소자(LD)로부터 발산된 광을 반사하여, 화소(PXL)의 발광 효율을 개선할 수 있다.
실시예에 따르면, 연결 전극(COL)은 발광 소자(LD)와 본딩 결합하는 본딩 메탈일 수 있다. 연결 전극(COL)은 발광 소자(LD)와 본딩 결합될 수 있다.
발광 소자(LD)는 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3) 각각에 포함될 수 있다. 발광 소자(LD)는 광을 발산하도록 구성된다. 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 실시예로, 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다.
실시예에 따르면, 발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 인접할 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 인접할 수 있다.
실시예에 따르면, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이는 그 직경 또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따르면, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 실시예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(또는, 폭) 및/또는 길이를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되지 않는다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 N형 반도체층을 포함할 수 있다. 일 실시예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되지 않는다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조로 형성될 수 있다. 일 실시예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 실시예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
실시예에 따르면, 활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있다. 일 실시예에 따르면, 활성층(12)은 AlGaN, InAlGaN 등의 물질을 포함할 수 있으나, 상술된 예시에 한정되지 않는다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 P형 반도체층을 포함할 수 있다. 일 실시예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
실시예에 따르면, 발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 단일막 혹은 이중막으로 형성될 수 있으나, 이에 한정되지 않고, 복수의 막으로 구성될 수 있다. 일 실시예로, 절연막(INF)은 제1 재료를 포함하는 제1 절연막 및 상기 제1 재료와는 상이한 제2 재료를 포함하는 제2 절연막을 포함할 수 있다.
실시예에 따르면, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단을 노출할 수 있다.
실시예에 따르면, 절연막(INF)은 무기 재료를 포함할 수 있다. 일 실시예로, 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 이에 한정되지 않는다.
실시예에 따르면, 절연막(INF)은 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 또한, 다수의 발광 소자(LD)들이 서로 밀접하여 배치되어 있는 경우에도 발광 소자(LD)들의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
실시예에 따르면, 발광 소자(LD)는 상술된 구성 외 추가적인 구성을 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다. 일 실시예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각 컨택 전극층이 더 배치될 수 있다.
절연층(INS)은 제2 유기막(VIA2) 상에 배치될 수 있다. 절연층(INS)은 화소 전극(PE) 및/또는 연결 전극(COL)의 적어도 일부를 커버할 수 있다. 절연층(INS)은 연결 전극(COL)과 본딩 결합하는 발광 소자(LD)들 사이에 제공될 수 있다. 절연층(INS)은 발광 소자(LD)들 사이에 배치되어, 발광 소자(LD)의 외면이 커버될 수 있다. 일 실시예에 따르면, 절연층(INS)은 절연막(INF)을 참조하여 예시적으로 열거된 물질 중 어느 하나를 포함할 수 있으나, 이에 한정되지 않는다.
공통 전극(CE)은 절연층(INS) 상에 배치될 수 있다. 공통 전극(CE)은 발광 소자(LD)의 상부에 배치될 수 있다.
실시예에 따르면, 공통 전극(CE)은 발광 소자(LD)와 전기적으로 연결될 수 있다. 공통 전극(CE)은 제1 반도체층(11)과 전기적으로 연결될 수 있다. 일 실시예에 따르면, 공통 전극(CE)은 발광 소자(LD)에 캐소드 신호를 인가할 수 있다. 공통 전극(CE)은 제2 전원 전압 라인(VSSL)으로부터 공급된 전기적 신호를 발광 소자(LD)에 제공할 수 있다.
실시예에 따르면, 공통 전극(CE)은 도전성 물질을 포함할 수 있다. 일 실시예로, 공통 전극(CE)은 투명 전도성 물질을 포함할 수 있다. 공통 전극(CE)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 중 어느 하나를 포함할 수 있다. 다만, 상술된 예시에 한정되지 않는다.
한편, 공통 전극(CE)은 브릿지 패턴(BRP)과 같은 층에 형성된 연결 패턴(CNTP, 도 8a 및 도 8b 참조)을 경유하여 제2 전원 전압 라인(VSSL)과 연결될 수 있다. 화소 전극(PE)을 형성하기 위한 식각 공정에서 연결 패턴(CNTP)이 식각액(ET, 도 6 참조)에 노출되므로, 연결 패턴(CNTP) 상에도 제2 캡핑막(CP2)이 배치될 수 있다. 제2 캡핑막(CP2)에 대해서는 도 8a 및 도 8b를 참조하여 자세히 후술한다.
광 제어부(LCP)는 표시 소자부(DPL) 상에 배치될 수 있다. 광 제어부(LCP)는 표시 소자부(DPL)로부터 제공된 광의 파장을 변경시킬 수 있다. 광 제어부(LCP)는 색상 변환부(CCL) 및 색상 필터부(CFL)를 포함할 수 있다.
실시예에 따르면, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3) 각각에 배치된 발광 소자(LD)들은 서로 동일한 색의 광을 발산할 수 있다. 예를 들어, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)는 제3 색, 일 실시예로 청색광을 방출하는 발광 소자(LD)들을 포함할 수 있다. 이러한 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3) 상에 광 제어부(LCP)가 배치됨으로써 풀-컬러의 영상을 표시할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)는 서로 다른 색의 광을 방출하는 발광 소자(LD)들을 구비할 수 있다.
색상 변환부(CCL)는 제1 패시베이션층(PSS1), 파장 변환 패턴(WCP), 광 투과 패턴(LTP), 차광층(LBL), 및 제2 패시베이션층(PSS2)을 포함할 수 있다. 파장 변환 패턴(WCP)은 제1 파장 변환 패턴(WCP1) 및 제2 파장 변환 패턴(WCP2)을 포함할 수 있다.
제1 패시베이션층(PSS1)은 표시 소자부(DPL)와 차광층(LBL) 또는 파장 변환 패턴(WCP) 사이에 배치될 수 있다. 제1 패시베이션층(PSS1)은 파장 변환 패턴(WCP)을 밀봉(혹은 커버)할 수 있다. 제1 패시베이션층(PSS1)은 절연막(INF)을 참조하여 예시적으로 열거한 물질 중 어느 하나를 포함할 수 있으나, 특정 예시에 한정되지 않는다.
도면에 도시되지 않았으나, 제1 패시베이션층(PSS1)과 공통 전극(CE) 사이에는 접착층이 개재될 수 있다. 상기 접착층은 제1 패시베이션층(PSS1)과 공통 전극(CE)을 결합시킬 수 있다. 상기 접착층은 종래 공지된 접착성 물질을 포함할 수 있으며, 특정 예시에 한정되지 않는다.
제1 파장 변환 패턴(WCP1)은 제1 서브 화소(SPXL1)의 발광 영역(EMA)(일 실시예로, 제1 서브 화소 영역(SPXA1))과 중첩하도록 배치될 수 있다. 예를 들어, 제1 파장 변환 패턴(WCP1)은 차광층(LBL)에 의해 정의되는 공간 내 배치되어, 평면 상에서 볼 때 제1 서브 화소 영역(SPXA1)과 중첩할 수 있다.
실시예에 따르면, 차광층(LBL)은 복수의 벽을 포함하고, 제1 파장 변환 패턴(WCP1)은 제1 서브 화소(SPXL1)에 대응되는 영역에 배치된 상기 복수의 벽 사이의 공간 내 제공될 수 있다.
제2 파장 변환 패턴(WCP2)은 제2 서브 화소(SPXL2)의 발광 영역(EMA)(일 실시예로, 제2 서브 화소 영역(SPXA2))과 중첩하도록 배치될 수 있다. 예를 들어, 제2 파장 변환 패턴(WCP2)은 차광층(LBL)에 의해 정의되는 공간 내 배치되어, 평면 상에서 볼 때 제2 서브 화소 영역(SPXA2)과 중첩할 수 있다.
실시예에 따르면, 차광층(LBL)은 복수의 벽을 포함하고, 제2 파장 변환 패턴(WCP2)은 제2 서브 화소(SPXL2)에 대응되는 영역에 배치된 상기 복수의 벽 사이의 공간 내 제공될 수 있다.
광 투과 패턴(LTP)은 제3 서브 화소(SPXL3)의 발광 영역(EMA)(일 실시예로, 제3 서브 화소 영역(SPXA3))과 중첩하도록 배치될 수 있다. 예를 들어, 광 투과 패턴(LTP)은 차광층(LBL)에 의해 정의되는 공간 내 배치되어, 평면 상에서 볼 때 제3 서브 화소 영역(SPXA3)과 중첩할 수 있다.
실시예에 따르면, 차광층(LBL)은 복수의 벽을 포함하고, 광 투과 패턴(LTP)은 제3 서브 화소(SPXL3)에 대응되는 영역에 배치된 상기 복수의 벽 사이의 공간 내 제공될 수 있다.
실시예에 따르면, 제1 파장 변환 패턴(WCP1)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 일 실시예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 서브 화소(SPXL1)가 적색 화소인 경우, 제1 파장 변환 패턴(WCP1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 양자점을 포함할 수 있다.
예를 들어, 제1 파장 변환 패턴(WCP1)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제1 양자점을 포함할 수 있다. 제1 양자점은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다. 한편, 제1 서브 화소(SPXL1)가 다른 색의 화소인 경우, 제1 파장 변환 패턴(WCP1)은 제1 서브 화소(SPXL1)의 색에 대응하는 제1 양자점을 포함할 수 있다.
실시예에 따르면, 제2 파장 변환 패턴(WCP2)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 일 실시예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 서브 화소(SPXL2)가 녹색 화소인 경우, 제2 파장 변환 패턴(WCP2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 양자점을 포함할 수 있다.
예를 들어, 제2 파장 변환 패턴(WCP2)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제2 양자점을 포함할 수 있다. 제2 양자점은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다. 한편, 제2 서브 화소(SPXL2)가 다른 색의 화소인 경우, 제2 파장 변환 패턴(WCP2)은 제2 서브 화소(SPXL2)의 색에 대응하는 제2 양자점을 포함할 수 있다.
한편, 제1 양자점 및 제2 양자점은 구형, 피라미드형, 다중 가지형(multi-arm), 또는 입방체(cubic)의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등의 형태를 가질 수 있으나, 반드시 이에 제한되는 것은 아니며, 제1 양자점 및 제2 양자점의 형태는 다양하게 변경될 수 있다.
일 실시예에서, 가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 양자점 및 제2 양자점에 입사시킴으로써, 제1 양자점 및 제2 양자점의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 서브 화소(SPXL1) 및 제2 서브 화소(SPXL2)에서 방출되는 광의 효율을 증가시킴과 아울러, 우수한 색 재현성을 확보할 수 있다. 또한, 동일한 색의 발광 소자들(LD)(일 실시예로, 청색 발광 소자들)을 이용하여 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)의 화소 유닛을 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
실시예에 따르면, 광 투과 패턴(LTP)은 발광 소자(LD)에서 방출되는 제3 색의 광을 효율적으로 이용하기 위해 구비될 수 있다. 일 실시예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 서브 화소(SPXL3)가 청색 화소인 경우, 광 투과 패턴(LTP)은 발광 소자(LD)로부터 방출되는 광을 효율적으로 이용하기 위하여 적어도 한 종류의 광 산란 입자들을 포함할 수 있다.
예를 들어, 광 투과 패턴(LTP)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 광 산란 입자들을 포함할 수 있다. 일 실시예로, 광 투과 패턴(LTP)은 실리카(Silica) 등의 광 산란 입자들을 포함할 수 있으나, 광 산란 입자들의 구성 물질이 이에 한정되는 것은 아니다.
한편, 광 산란 입자들이 제3 서브 화소(SPXL3)가 형성되는 제3 서브 화소 영역(SPXA3)에만 배치되어야 하는 것은 아니다. 일 실시예로, 광 산란 입자들은 제1 및/또는 제2 파장 변환 패턴(WCP1, WCP2)의 내부에도 선택적으로 포함될 수 있다.
차광층(LBL)은 표시 소자부(DPL) 상에 배치될 수 있다. 차광층(LBL)은 기판(SUB) 상에 배치될 수 있다. 차광층(LBL)은 제1 패시베이션층(PSS1)과 제2 패시베이션층(PSS2) 사이에 배치될 수 있다. 차광층(LBL)은 서브 화소(SPXL)들의 경계에서, 제1 파장 변환 패턴(WCP1), 제2 파장 변환 패턴(WCP2), 및 광 투과 패턴(LTP)을 둘러싸도록 배치될 수 있다.
실시예에 따르면, 차광층(LBL)은 서브 화소(SPXL)의 발광 영역(EMA)과 비발광 영역(NEA)을 정의할 수 있다. 차광층(LBL)은 제1 내지 제3 서브 화소 영역들(SPXA1, SPXA2, SPXA3)을 정의할 수 있다.
일 실시예로, 차광층(LBL)은 평면 상에서 볼 때, 발광 영역(EMA)과 중첩하지 않을 수 있다. 차광층(LBL)은 평면 상에서 볼 때, 비발광 영역(NEA)과 중첩할 수 있다. 차광층(LBL)이 배치되지 않은 영역은 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)의 발광 영역(EMA)으로 정의될 수 있다. 제1 서브 화소(SPXL1)의 발광 영역(EMA)은 제1 서브 화소 영역(SPXA1)이고, 제2 서브 화소(SPXL2)의 발광 영역(EMA)은 제2 서브 화소 영역(SPXA2)이고, 제3 서브 화소(SPXL3)의 발광 영역(EMA)은 제3 서브 화소 영역(SPXA3)일 수 있다.
실시예에 따르면, 차광층(LBL)은 그라파이트(graphite), 카본 블랙(carbon black), 흑색 안료(black pigment), 또는 흑색 염료(black dye) 중 적어도 어느 하나를 포함하는 유기물로 형성되거나 크롬(Cr)을 포함하는 금속 물질로 형성될 수 있으나, 광 투과를 차단하고 흡수할 수 있는 물질이라면 제한되지 않는다.
제2 패시베이션층(PSS2)은 색상 필터부(CFL)와 차광층(LBL) 사이에 배치될 수 있다. 제2 패시베이션층(PSS2)은 제1 파장 변환 패턴(WCP1), 제2 파장 변환 패턴(WCP2), 및 광 투과 패턴(LTP)을 밀봉(혹은 커버)할 수 있다. 제2 패시베이션층(PSS2)은 절연막(INF)을 참조하여 예시적으로 열거한 물질 중 어느 하나를 포함할 수 있으나, 특정 예시에 한정되지 않는다.
실시예에 따르면, 색상 필터부(CFL)는 색상 변환부(CCL) 상에 배치될 수 있다. 색상 필터부(CFL)는 색상 필터(CF) 및 평탄화층(PLA)을 포함할 수 있다. 여기서, 색상 필터(CF)는 제1 색상 필터(CF1), 제2 색상 필터(CF2), 및 제3 색상 필터(CF3)를 포함할 수 있다.
실시예에 따르면, 색상 필터(CF)는 제2 패시베이션층(PSS2) 상에 배치될 수 있다. 색상 필터(CF)는 평면 상에서 볼 때, 제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)의 발광 영역(EMA)과 중첩할 수 있다.
예를 들어, 제1 색상 필터(CF1)는 제1 서브 화소 영역(SPXA1) 내에 배치되고, 제2 색상 필터(CF2)는 제2 서브 화소 영역(SPXA2) 내에 배치되고, 제3 색상 필터(CF3)는 제3 서브 화소 영역(SPXA3) 내에 배치될 수 있다.
실시예에 따르면, 제1 색상 필터(CF1)는, 제1 색의 광을 투과하되, 제2 색의 광 및 제3 색의 광을 비투과 시킬 수 있다. 일 실시예로, 제1 색상 필터(CF1)는 제1 색에 관한 색제(colorant)를 포함할 수 있다.
실시예에 따르면, 제2 색상 필터(CF2)는, 제2 색의 광을 투과하되, 제1 색의 광 및 제3 색의 광을 비투과 시킬 수 있다. 일 실시예로, 제2 색상 필터(CF2)는 제2 색에 관한 색제를 포함할 수 있다.
실시예에 따르면, 제3 색상 필터(CF3)는, 제3 색의 광을 투과하되, 제1 색의 광 및 제2 색의 광을 비투과 시킬 수 있다. 일 실시예로, 제3 색상 필터(CF3)는 제3 색에 관한 색제를 포함할 수 있다.
실시예에 따르면, 평탄화층(PLA)은 색상 필터(CF) 상에 배치될 수 있다. 평탄화층(PLA)은 색상 필터(CF)를 커버할 수 있다. 평탄화층(PLA)은 색상 필터(CF)로 인하여 발생되는 단차를 상쇄할 수 있다.
일 실시예에 따르면, 평탄화층(PLA)은 유기 절연 물질을 포함할 수 있다. 다만, 이에 한정되지 않으며 평탄화층(PLA)은 절연막(INF)을 참조하여 예시적으로 열거한 무기 재료를 포함할 수 있다.
제1 내지 제3 서브 화소들(SPXL1, SPXL2, SPXL3)의 구조는 도 4를 참조하여 상술한 내용에 한정되지 않으며, 실시예에 따른 표시 장치(DD)를 제공하기 위해 다양한 구조가 적절히 선택될 수 있다. 일 실시예로, 실시 형태에 따라 표시 장치(DD)는 광 효율을 향상시키기 위한 저굴절층을 더 포함할 수 있다.
도 7은 다른 실시예에 따른 화소를 개략적으로 나타낸 단면도이다.
도 7을 참조하면, 도 7b에 도시된 실시예는 브릿지 패턴(BRP), 제1_1 캡핑막(CP1'), 및 제2 유기막(VIA2) 순으로 적층되었다는 점에서, 브릿지 패턴(BRP), 제2 유기막(VIA2) 및 제1_1 캡핑막(CP1') 순으로 적층된 도 4에 도시된 실시예와 차이점이 있다. 그 외 나머지 구성은 도 4에 도시된 실시예와 실질적으로 동일하므로 중복되는 설명은 생략한다.
구체적으로, 브릿지 패턴(BRP)은 다중층일 수 있다. 일례로, 브릿지 패턴(BRP)은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 삼중 금속막 구조일 수 있다. 브릿지 패턴(BRP) 전면에 제1_1 캡핑막(CP1')이 직접 배치될 수 있다. 다시 말해, 제1_1 캡핑막(CP1')은 제2 유기막(VIA2)에 형성된 제1 컨택홀(CNT1)에 의해 노출된 브릿지 패턴(BRP) 상에만 배치되는 것이 아니고, 브릿지 패턴(BRP)의 상면 전체를 덮도록 배치될 수 있다. 다만, 도면에 도시하지 않았으나, 제1_1 캡핑막(CP1')은 브릿지 패턴(BRP)의 상면뿐만 아니라 양 측면까지 덮도록 배치될 수도 있다.
제1_1 캡핑막(CP1')은 제1 캡핑막(CP1)과 마찬가지로 투명 전도성 물질을 포함할 수 있다. 이로 인해, 브릿지 패턴(BRP)은 제2 유기막(VIA2)에 제1 컨택홀(CNT1)이 형성되더라도 화소 전극(PE)을 형성하기 위한 식각액(ET, 도 5 참조)에 노출되지 않을 수 있다. 이 때, 화소 전극(PE)은 Cu/Ti 이중막 등 구리(Cu)와 티타늄(Ti)을 포함하는 다중 금속막일 수 있다.
도 8a 내지 도 10b는 일 실시예에 따른 표시 장치에 있어서, 캡핑막들이 형성되는 구체적인 위치를 설명하기 위한 도면들이다. 이 때, 도 8a 및 도 9a는 도 2의 I-I' 선을 따라 절단한 단면도이고, 도 8b 및 도 9b는 도 2의 AA 영역의 확대도이다. 도 10a 및 도 10b는 도 2의 II-II' 선을 따라 절단한 단면도이다.
우선, 도 2, 도 4 및 도 8a를 참조하여, 연결 패턴(CNTP) 상에 배치되는 제2 캡핑막(CP2)에 대해 설명한다. 표시 영역(DA)에 대응되는 구성은 도 4를 통해 설명한 내용과 중복되는 바 생략하고, 비표시 영역(NDA)에 대응되는 구성을 중심으로 설명한다. 도 8a에서는 설명의 편의를 위해 광 제어부(LCP)를 생략하고, 화소 회로부(PCL) 및 표시 소자부(DPL)만 도시하였다.
댐부(DAM)는 제1 유기막(VIA1) 및 제2 유기막(VIA2)을 식각하여 형성될 수 있다. 제2 전원 전압 라인(VSSL)은 댐부(DAM)의 일 측면을 따라 층간 절연막(ILD) 상에 배치될 수 있다. 제2 전원 전압 라인(VSSL)은 비표시 영역(NDA)에 배치되어 화소들(PXL) 각각에 대해 동일한 전위의 제2 전원 전압을 제공할 수 있다.
스캔 구동부(SD)는 표시 영역(DA)과 제2 전원 전압 라인(VSSL) 사이에 배치될 수 있다. 스캔 구동부(SD)는 적어도 하나의 구동 트랜지스터(TD) 및 복수의 도전 라인들(CL, VIN)을 포함할 수 있다. 구동 트랜지스터(TD)는 제1 트랜지스터(T1)와 동일한 구조로 도시되었으나, 이에 한정되지 않고 제1 트랜지스터(T1)와 상이한 구조를 가질 수도 있다. 도전 라인들(CL, VIN)은 구동 트랜지스터(TD) 등에 연결되어 전자 회로를 구성할 수 있다.
공통 전극(CE)은 표시 영역(DA) 전면에 형성될 수 있다. 공통 전극(CE)은 표시 영역(DA)으로부터 비표시 영역(NDA)까지 연장되어 연결 패턴(CNTP)에 연결될 수 있다. 연결 패턴(CNTP)은 공통 전극(CE)과 제2 전원 전압 라인(VSSL)을 전기적으로 연결할 수 있다.
연결 패턴(CNTP)은 브릿지 패턴(BRP)과 동일한 물질로 동시에 형성될 수 있다. 연결 패턴(CNTP)은 제1 유기막(VIA1) 상에 배치될 수 있다. 연결 패턴(CNTP)은 제2 유기막(VIA2)에 형성된 제2 컨택홀(CNT2)을 통해 공통 전극(CE)과 전기적으로 연결될 수 있다. 연결 패턴(CNTP)은 금속층을 포함할 수 있다. 연결 패턴(CNTP)은 다중층일 수 있다. 일례로, 연결 패턴(CNTP)은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 삼중 금속막 구조일 수 있다.
따라서, 브릿지 패턴(BRP)과 마찬가지로, 화소 전극(PE)을 형성하기 위한 식각액과 연결 패턴(CNTP)이 반응하는 것을 방지하기 위하여 연결 패턴(CNTP) 상에 제2 캡핑막(CP2)이 배치될 수 있다. 일 실시예에 따르면, 제2 캡핑막(CP2)은 제2 유기막(VIA2) 및 제2 컨택홀(CNT2)에 의해 노출된 연결 패턴(CNTP) 상에 배치될 수 있다.
제2 캡핑막(CP2)은 투명 전도성 물질을 포함할 수 있다. 제2 캡핑막(CP2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 중 어느 하나를 포함할 수 있다. 다만, 상술된 예시에 한정되지 않는다.
도 8a 및 도 8b를 참조하면, AA영역에서 연결 패턴(CNTP), 제2 유기막(VIA2), 제2 캡핑막(CP2), 및 공통 전극(CE) 순으로 적층될 수 있다.
연결 패턴(CNTP)은 균일한 간격으로 이격된 복수의 관통홀들(OGH)을 포함할 수 있다. 일 실시예에 따른 관통홀들(OGH)은 사각형 형태를 가질 수 있다. 관통홀들(OGH)은 화소 회로부(PCL) 공정과정에서 연결 패턴(CNTP)이 배치된 제1 유기막(VIA1)으로부터 발생하는 아웃 개스(outgas)로 인한 기포 발생을 방지하기 위한 것으로서, 관통홀들(OGH)을 통해 아웃 개스는 외부로 배출될 수 있다.
제2 유기막(VIA2)은 연결 패턴(CNTP) 및 제1 유기막(VIA1) 상에 배치될 수 있다. 제2 유기막(VIA2)은 관통홀들(OGH)과 제3 방향(DR3)으로 중첩되지 않는 위치에 복수의 제2 컨택홀(CNT2)을 가질 수 있다.
제2 캡핑막(CP2)은 연결 패턴(CNTP) 및 제2 유기막(VIA2) 상에 배치될 수 있다. 제2 캡핑막(CP2)은 제2 유기막(VIA2)에 형성된 제2 컨택홀(CNT2)에 의해 외부로 노출된 연결 패턴(CNTP)을 커버할 수 있다. 이로 인해, 연결 패턴(CNTP)이 화소 전극(PE)을 형성하기 위한 식각액과 물리적으로 접촉되는 것을 방지하며, 제2 캡핑막(CP2)은 식각액과 화학적으로 반응하지 않으므로, 연결 패턴(CNTP)이 식각액에 의해 손상되는 것을 방지할 수 있다.
공통 전극(CE)은 제2 캡핑막(CP2) 상에 배치될 수 있다. 도 8b에서는 평면 상 일부 영역만 중첩되게 표시되었으나, 이는 예시적인 것으로서, 공정 마진에 따라 공통 전극(CE)은 제2 캡핑막(CP2)과 완전히 중첩될 수도 있다. 제2 캡핑막(CP2)은 투명 전도성 물질로 구성되므로, 공통 전극(CE)과 제2 연결 패턴(CNTP)을 전기적으로 연결할 수 있다.
도 9a 및 도 9b에 도시된 실시예는 AA영역에서 연결 패턴(CNTP), 제2_1 캡핑막(CP2'), 제2 유기막(VIA2), 및 공통 전극(CE) 순으로 적층되었다는 점에서 AA영역에서 연결 패턴(CNTP), 제2 유기막(VIA2), 제2 캡핑막(CP2), 및 공통 전극(CE) 순으로 적층된 도 8a 및 도 8b에 도시된 실시예와 차이점이 있다. 중복되는 설명은 생략하고 차이점을 위주로 설명한다.
구체적으로, 연결 패턴(CNTP)은 제1 유기막(VIA1) 상에 배치될 수 있다. 연결 패턴(CNTP)은 제2 유기막(VIA2)에 형성된 제2 컨택홀(CNT2)을 통해 공통 전극(CE)과 전기적으로 연결될 수 있다. 연결 패턴(CNTP)은 금속을 포함할 수 있다. 연결 패턴(CNTP)은 다중층일 수 있다. 일례로, 연결 패턴(CNTP)은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 삼중 금속막 구조일 수 있다.
따라서, 브릿지 패턴(BRP)과 마찬가지로, 화소 전극(PE)을 형성하기 위한 식각액과 연결 패턴(CNTP)이 반응하는 것을 방지하기 위하여 연결 패턴(CNTP) 상에 제2_1 캡핑막(CP2')이 배치될 수 있다. 일 실시예에 따르면, 제2_1 캡핑막(CP2')은 연결 패턴(CNTP) 및 관통홀(OGH)에 의해 노출된 제1 유기막(VIA1) 상에 배치될 수 있다. 제2_1 캡핑막(CP2_1)은 투명 전도성 물질을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, AA영역에서 연결 패턴(CNTP), 제2_1 캡핑막(CP2'), 제2 유기막(VIA2), 및 공통 전극(CE) 순으로 적층될 수 있다.
연결 패턴(CNTP)은 균일한 간격으로 이격된 복수의 관통홀들(OGH)을 포함할 수 있다. 일 실시예에 따른 관통홀들(OGH)은 사각형 형태를 가질 수 있다. 관통홀들(OGH)은 화소 회로부(PCL) 공정 과정에서 연결 패턴(CNTP)이 배치된 제1 유기막(VIA1)으로부터 발생하는 아웃 개스(outgas)로 인한 기포 발생을 방지하기 위한 것으로서, 관통홀들(OGH)을 통해 아웃 개스는 외부로 배출될 수 있다.
제2_1 캡핑막(CP2')은 연결 패턴(CNTP) 및 관통홀(OGH)에 의해 노출된 제1 유기막(VIA1) 상에 배치될 수 있다.
제2 유기막(VIA2)은 제2_1 캡핑막(CP2') 상에 배치될 수 있다. 제2 유기막(VIA2)은 관통홀들(OGH)과 제3 방향(DR3)으로 중첩되지 않는 위치에 복수의 제2 컨택홀(CNT2)을 가질 수 있다.
제2_1 캡핑막(CP2')은 제2 유기막(VIA2)에 제2 컨택홀(CNT2)이 형성되더라도 연결 패턴(CNTP)을 커버하므로, 연결 패턴(CNTP)이 외부로 노출되는 것을 방지할 수 있다. 이로 인해, 연결 패턴(CNTP)이 화소 전극(PE)을 형성하기 위한 식각액(ET, 도 5 참조)과 물리적으로 접촉되는 것을 방지하며, 제2_1 캡핑막(CP2')은 식각액(ET, 도 5 참조)과 화학적으로 반응하지 않으므로, 연결 패턴(CNTP)이 식각액(ET, 도 5 참조)에 의해 손상되는 것을 방지할 수 있다.
공통 전극(CE)은 제2_1 캡핑막(CP2') 및 관통홀(OGH)과 제3 방향(DR3)으로 중첩되게 배치된 제2 유기막(VIA2) 상에 배치될 수 있다. 제2_1 캡핑막(CP2')은 투명 전도성 물질로 구성되므로, 공통 전극(CE)과 제2 연결 패턴(CNTP)을 전기적으로 연결할 수 있다.
다음, 도 2, 도 4 및 도 10a를 참조하여, 연결 라인(CNTL) 상에 배치되는 제3 캡핑막(CP3) 및 패드들(예: 제2 전원 패드(PDP2)) 상에 배치되는 제4 캡핑막(CP4)에 대해 설명한다.
일 실시에 따른 패드들(예: 제2 전원 패드(PDP2))은 게이트 절연막(GI) 상에 배치되는 제1 금속층(GAT), 층간 절연막(ILD) 상에 배치되는 제2 금속층(SD1), 및 제1 유기막(VIA1) 상에 배치되는 제3 금속층(SD2)을 포함할 수 있다. 패드들(예: 제2 전원 패드(PDP2))을 구성하는 제1 금속층(GAT)과 제2 금속층(SD1)은 층간 절연막(ILD)에 형성된 제3_1 컨택홀(CNT3_1)을 통해 전기적으로 연결되고, 제2 금속층(SD1)과 제3 금속층(SD2)은 제1 유기막(VIA1)에 형성된 제3_2 컨택홀(CNT3_2)을 통해 전기적으로 연결되어, 패드들(예: 제2 전원 패드(PDP2)) 각각을 구성하는 제1 금속층(GAT), 제2 금속층(SD1), 및 제3 금속층(SD2)은 상호 전기적으로 연결될 수 있다.
각각의 패드들(PDP1, PDP2, PDD)은 서로 상이한 금속층으로 형성된 팬아웃 배선(FOL)과 연결될 수 있다. 예를 들어, 제1 전원 패드(PDP1) 및 제2 전원 패드(PDP2)는 제2 금속층(SD1)으로 형성된 팬아웃 배선(FOL)과 연결되고, 데이터 패드(PDD)는 제1 금속층(GAT)으로 형성된 팬아웃 배선(FOL)과 연결될 수 있다.
패드들(PDP1, PDP2, PDD) 모두가 제1 금속층(GAT1), 제2 금속층(SD1), 및 제3 금속층(SD2)이 순차 적층된 구조를 가지는 경우, 서로 상이한 금속층으로 형성된 팬아웃 배선(FOL)의 말단을 외부에 노출시켜 패드를 형성하는 경우에 대비하여, 드라이버 IC(미도시)와 결합 시 접촉 저항을 낮추고, 제3 방향(DR3)으로의 높이를 동일하게 할 수 있어, 단차 발생을 방지하는 효과를 기대할 수 있다.
패드들(PDP1, PDP2, PDD)은 제1 금속층(GAT1), 제2 금속층(SD1), 및 제3 금속층(SD2)이 순차 적층된 구조를 가지므로, 제3 금속층(SD2)이 외부에 노출될 수 있다. 패드들(PDP1, PDP2, PDD)의 상부 금속층(즉, 제3 금속층(SD2))은 도 4의 브릿지 패턴(BRP)과 같이, 다중층일 수 있다. 일례로, 패드들(PDP1, PDP2, PDD)의 상부 금속층은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 삼중 금속막 구조일 수 있다. 따라서, 화소 전극(PE)을 형성하기 위한 식각액(ET, 도 5 참조)과 패드들(PDP1, PDP2, PDD)의 상부 금속층이 반응하는 것을 방지하기 위하여 패드들(PDP1, PDP2, PDD)의 상부 금속층 상에 제3 캡핑막(CP3)이 배치될 수 있다.
일 실시예에 따르면, 제3 캡핑막(CP3)은 제2 유기막(VIA2) 및 제1 개구부(OPN1)에 의해 노출된 패드들(PDP1, PDP2, PDD)의 상부 금속층 상에 배치될 수 있다. 제3 캡핑막(CP3)은 투명 전도성 물질을 포함할 수 있다. 제3 캡핑막(CP3)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 중 어느 하나를 포함할 수 있다. 다만, 상술된 예시에 한정되지 않는다.
제3 캡핑막(CP3)은 제1 개구부(OPN1)에 의해 노출된 패드들(PDP1, PDP2, PDD)의 상부 금속층(즉, 제3 금속층(SD2))을 커버할 수 있다. 이로 인해, 패드들(PDP1, PDP2, PDD)의 상부 금속층이 화소 전극(PE)을 형성하기 위한 식각액(ET, 도 5 참조)과 물리적으로 접촉되는 것을 방지하며, 제3 캡핑막(CP3)은 식각액(ET, 도 5 참조)과 화학적으로 반응하지 않으므로, 패드들(PDP1, PDP2, PDD)의 상부 금속층이 식각액(ET, 도 5 참조)에 의해 손상되는 것을 방지할 수 있다. 또한, 제3 캡핑막(CP3)은 투명 전도성 물질로 구성되므로, 드라이버 IC의 출력 단자(미도시)와 패드들(PDP1, PDP2, PDD)의 상부 금속층을 전기적으로 연결할 수 있다.
표시 영역(DA)의 하단에 형성되는 댐부(DAM)는 제2 전원 전압 라인(VSSL)과 마주하는 일 측면은 제1 유기막(VIA1) 및 제2 유기막(VIA2)을 식각하고, 타 측면은 제2 유기막(VIA2)만을 식각하여 형성될 수 있다.
제1 전원 전압 라인(VDDL)은 댐부(DAM)의 연장 방향(즉, 제1 방향(DR1))과 나란하게 제1 유기막(VIA1) 상에 배치될 수 있다. 제1 전원 전압 라인(VDDL)은 연결 라인(CNTL)을 경유하여 팬아웃 배선(FOL)과 연결될 수 있다. 드라이버 IC(미도시)로부터 공급되는 제1 전원 전압은 제2 전원 패드(PDP2), 팬아웃 배선(FOL), 및 연결 라인(CNTL)을 경유하여, 제1 전원 전압 라인(VDDL)에 공급될 수 있다. 연결 라인(CNTL)과 제1 전원 전압 라인(VDDL)은 일체로 형성될 수 있다. 제1 전원 전압 라인(VDDL)은 비표시 영역(NDA)에 배치되어 화소들(PXL) 각각에 대해 동일한 전위의 제1 전원 전압을 제공할 수 있다.
연결 라인(CNTL)은 도 4의 브릿지 패턴(BRP)과 동일한 물질로 동시에 형성될 수 있다. 연결 라인(CNTL)은 팬아웃 배선(FOL) 상에 배치될 수 있다. 연결 라인(CNTL)은 금속을 포함할 수 있다. 연결 라인(CNTL)은 다중층일 수 있다. 일례로, 연결 라인(CNTL)은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 삼중 금속막 구조일 수 있다.
따라서, 브릿지 패턴(BRP)과 마찬가지로, 화소 전극(PE)을 형성하기 위한 식각액(ET, 도 5 참조)과 연결 라인(CNTL)이 반응하는 것을 방지하기 위하여 연결 라인(CNTL) 상에 제4 캡핑막(CP4)이 배치될 수 있다. 일 실시예에 따르면, 제4 캡핑막(CP4)은 제2 유기막(VIA2) 및 제2 개구부(PN2)에 의해 노출된 연결 라인(CNTL) 상에 배치될 수 있다.
제4 캡핑막(CP4)은 투명 전도성 물질을 포함할 수 있다. 제4 캡핑막(CP4)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 중 어느 하나를 포함할 수 있다. 다만, 상술된 예시에 한정되지 않는다.
제4 캡핑막(CP4)은 연결 라인(CNTL) 및 제2 유기막(VIA2) 상에 배치될 수 있다. 제4 캡핑막(CP4)은 외부로 노출된 연결 라인(CNTL)을 커버할 수 있다. 이로 인해, 연결 라인(CNTL)이 화소 전극(PE)을 형성하기 위한 식각액(ET, 도 5 참조)과 물리적으로 접촉되는 것을 방지하며, 제4 캡핑막(CP4)은 식각액(ET, 도 5 참조)과 화학적으로 반응하지 않으므로, 연결 패턴(CNTP)이 식각액에 의해 손상되는 것을 방지할 수 있다.
도 10a 및 도 10b를 참조하면, 도 10b에 도시된 실시예는 패드들(PDP1, PDP2, PDD)의 상부 금속층(즉, 제3 금속층(SD2)), 제3_1 캡핑막(CP3'), 및 제2 유기막(VIA2) 순으로 적층되었다는 점, 및 연결 라인(CNTL), 제4_1 캡핑막(CP4'), 및 제2 유기막(VIA2) 순으로 적층되었다는 점에서, 패드들(PDP1, PDP2, PDD)의 상부 금속층(즉, 제3 금속층(SD2)), 제2 유기막(VIA2) 및 제3 캡핑막(CP3) 순으로 적층되고, 연결 라인(CNTL), 제2 유기막(VIA2), 및 제4 캡핑막(CP4) 순으로 적층된 도 10a에 도시된 실시예와 차이점이 있다. 그 외 나머지 구성은 도 10a에 도시된 실시예와 실질적으로 동일하므로 중복되는 설명은 생략한다.
구체적으로, 패드들(PDP1, PDP2, PDD)의 상부 금속층(즉, 제3 금속층(SD2)) 및 연결 라인(CNTL)은 다중층일 수 있다. 일례로, 패드들(PDP1, PDP2, PDD)의 상부 금속층(즉, 제3 금속층(SD2)) 및 연결 라인(CNTL)은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 삼중 금속막 구조일 수 있다. 패드들(PDP1, PDP2, PDD)의 상부 금속층(즉, 제3 금속층(SD2)) 및 연결 라인(CNTL) 각각의 상면 전체에 제3_1 캡핑막(CP3') 및 제4_1 캡핑막(CP4')이 직접 배치될 수 있다. 다시 말해, 제3_1 캡핑막(CP3')은 제2 유기막(VIA2)에 형성된 제1 개구부(OPN1)에 의해 노출된 패드들(PDP1, PDP2, PDD)의 상부 금속층(즉, 제3 금속층(SD2)) 상에만 배치되는 것이 아니고, 패드들(PDP1, PDP2, PDD)의 상부 금속층(즉, 제3 금속층(SD2))의 상면 전체를 덮도록 배치될 수 있다. 또한, 제4_1 캡핑막(CP4')은 외부에 노출된 연결 라인(CNTL) 상에만 배치되는 것이 아니고, 연결 라인(CNTL)의 상면 전체를 덮도록 배치될 수 있다.
이로 인해, 패드들(PDP1, PDP2, PDD)의 상부 금속층(즉, 제3 금속층(SD2)) 및 연결 라인(CNTL)이 화소 전극(PE)을 형성하기 위한 식각액(ET, 도 5 참조)에 노출되지 않을 수 있다. 이 때, 화소 전극(PE)은 Cu/Ti 이중막 등 구리(Cu)와 티타늄(Ti)을 포함하는 다중 금속막일 수 있다.
제3_1 캡핑막(CP3')은 투명 전도성 물질로 구성되므로, 드라이버 IC의 출력 단자(미도시)와 패드들(PDP1, PDP2, PDD)의 상부 금속층을 전기적으로 연결할 수 있다.
이하에서는, 도 11 내지 도 13을 참조하여, 실시예에 따른 표시 장치(DD)의 적용 분야에 관하여 설명한다. 도 11 내지 도 14는 실시예에 따른 표시 장치가 적용되는 예시를 나타낸 도면들이다. 일 실시예에 따르면, 표시 장치(DD)는 스마트 폰, 노트북, 태블릿 PC, 텔레비젼 등에 적용될 수 있으며, 그 외 다양한 실시 형태에 적용될 수 있다.
도 1 및 도 11를 참조하면, 일 실시예에 따른 표시 장치(DD)는 프레임(1104) 및 렌즈부(1102)를 포함하는 스마트 글라스(1100)에 적용될 수 있다. 스마트 글라스(1100)는 사용자의 얼굴에 착용가능한 웨어러블 전자 장치로서, 프레임(1104)의 일부가 폴딩되거나 언폴딩되는 구조일 수 있다. 예를 들면, 스마트 글라스(1100)는 증강 현실(AR; Augmented Reality)용 웨어러블 장치일 수 있다.
프레임(1104)은 렌즈부(1102)를 지지하는 하우징(1104b) 및 사용자의 착용을 위한 다리부(1104a)를 포함할 수 있다. 다리부(1104a)는 힌지에 의해 하우징(1104b)에 연결되어 폴딩되거나 언폴딩될 수 있다.
프레임(1104)에는 배터리, 터치 패드, 마이크, 카메라 등이 내장될 수 있다. 또한, 프레임(1104)에는 광을 출력하는 프로젝터, 광 신호 등을 제어하는 프로세서 등이 내장될 수 있다.
렌즈부(1102)는 광을 투과시키거나 광을 반사시키는 광학 부재일 수 있다. 렌즈부(1102)는 유리, 투명한 합성 수지 등을 포함할 수 있다.
또한, 렌즈부(1102)는 프레임(1104)의 프로젝터에서 송출된 광 신호에 의한 영상을 렌즈부(1102)의 후면(예를 들면, 사용자 눈을 향하는 방향의 면)에 의해 반사시켜 사용자의 눈에서 인식할 수 있게 할 수 있다. 예를 들면, 사용자는 도면에 도시된 바와 같이, 렌즈부(1102)에 표시된 시간, 날짜 등의 정보를 인식할 수 있다. 즉, 렌즈부(1102)는 일종의 표시 장치로서, 전술한 일 실시예에 따른 표시 장치(DD)는 렌즈부(1102)에 적용될 수 있다.
도 12을 참조하면, 실시예에 따른 표시 장치(DD)는 디스플레이부(1220) 및 스트랩부(1240)를 포함한 스마트 와치(1200)에 적용될 수 있다.
스마트 와치(1200)는 웨어러블 전자 장치로서, 스트랩부(1240)가 사용자의 손목에 장착되는 구조를 가질 수 있다. 여기서, 디스플레이부(1220)에는 실시예에 따른 표시 장치(DD)가 적용되어, 시간 정보를 포함한 이미지 데이터가 사용자에게 제공될 수 있다.
도 13을 참조하면, 실시예에 따른 표시 장치(DD)는 오토모티브 디스플레이(1300, automotive display)에 적용될 수 있다. 여기서, 오토모티브 디스플레이(1300)는 차량 내외부에 구비되어 이미지 데이터를 제공하는 전자 장치를 의미할 수 있다.
일 실시예에 따르면, 표시 장치(DD)는 차량에 구비된, 인포테인먼트 패널(1310, infortainment panel), 클러스터(1320, cluster), 코-드라이버 디스플레이(1330, co-driver display), 헤드-업 디스플레이(1340, head-up display), 사이드 미러 디스플레이(1350, side mirror display), 및 리어-시트 디스플레이(rear seat display) 중 적어도 어느 하나에 적용될 수 있다.
도 14를 참조하면, 일 실시예에 따른 표시 장치(DD)는 헤드 장착 밴드(1402) 및 디스플레이 수납 케이스(1404)를 포함하는 헤드 작창형 디스플레이(HMD; Head Mounted Display)에 적용될 수 있다. 헤드 장착형 디스플레이는 사용자의 머리에 착용가능한 웨어러블 전자 장치이다.
헤드 장착 밴드(1402)는 디스플레이 수납 케이스(1404)에 연결되어, 디스플레이 수납 케이스(1404)를 고정시키는 부분이다. 도면에서, 헤드 장착 밴드(1402)는 사용자의 머리 상면과 양측면을 둘러쌀 수 있는 것으로 도시되었으나, 본 발명이 이에 한정되지는 않는다. 헤드 장착 밴드(1402)는 사용자의 머리에 헤드 장착형 디스플레이를 고정하기 위한 것으로, 안경테 형태 또는 헬멧 형태로 형성될 수도 있다.
디스플레이 수납 케이스(1404)는 표시 장치(DD)를 수납하며, 적어도 하나의 렌즈를 포함할 수 있다. 적어도 하나의 렌즈는 사용자에게 영상을 제공하는 부분이다. 예를 들면, 디스플레이 수납 케이스(1404)에 구현되는 좌안 렌즈 및 우안 렌즈에는 일 실시예에 따른 표시 장치(DD)가 적용될 수 있다.
실시예에 따른 표시 장치(DD)의 적용 분야는 상술된 예시에 한정되지 않으며, 실시 형태에 따라 다양한 분야에 적용될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 이상에서 설명한 본 발명의 실시예들은 서로 별개로 또는 조합되어 구현되는 것도 가능하다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시 장치 EMA: 발광 영역
LD: 발광 소자 NEA: 비발광 영역
PXL: 화소 SPXL: 서브 화소
PCL: 화소 회로부 DPL: 표시 소자부
LCP: 광 제어부 CCL: 색상 변환부
CFL: 색상 필터부 CF: 색상 필터
WCP1, WCP2: 제1 및 제2 파장 변환 패턴
LTP: 광 투과 패턴 BRP: 브릿지 패턴
CP1, CP2, CP3, CP4: 제1 내지 제4 캡핑층
CNTP: 연결 패턴 CNTL: 연결 라인

Claims (22)

  1. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 기판 상에 배치되고, 화소를 구동시키는 트랜지스터를 포함하는 화소 회로부; 및
    상기 화소 회로부 상에 배치되고, 상기 트랜지스터의 제1 전극과 브릿지 패턴을 경유하여 전기적으로 연결되는 화소 전극을 포함하는 표시 소자부;를 포함하되,
    상기 화소 회로부는, 상기 브릿지 패턴과 상기 화소 전극 사이에 개재된 제1 캡핑막을 포함하고,
    상기 화소 전극 및 상기 브릿지 패턴은 동일한 물질을 포함하는 다중 금속막인 것을 특징으로 하는 표시 장치.
  2. 제1 항에 있어서,
    상기 화소 전극은 구리(Cu)와 티타늄(Ti)을 포함하는 이중 금속막이고, 상기 브릿지 패턴은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 삼중 금속막 구조인 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 캡핑막은 인듐 주석 산화물과 같은 투명 전도성 물질로 구성되는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 캡핑막은, 상기 브릿지 패턴과 상기 화소 전극 사이에 개재된 유기막에 형성된 제1 컨택홀에 의해 노출되는 상기 브릿지 패턴의 일 면과 상기 유기막의 일 면 상에 배치되는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 캡핑막은, 상기 화소 전극과 마주보는 상기 브릿지 패턴의 상면 전체에 배치되는 표시 장치.
  6. 제1 항에 있어서,
    상기 화소는 나노 스케일 내지 마이크로 스케일을 가지는 발광 소자를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 표시 소자부 상에 배치되고, 상기 발광 소자부로부터 제공된 광의 파장을 변경시키는 광 제어부를 더 포함하는 표시 장치.
  8. 제6 항에 있어서,
    상기 발광 소자는, 일 단이 상기 화소 전극을 경유하여 제1 전원 전압 라인과 연결되고, 타 단이 공통 전극을 경유하여 제2 전원 전압 라인과 연결되는 표시 장치.
  9. 제8 항에 있어서,
    상기 화소 회로부는 상기 비표시 영역에 상기 제2 전원 전압 라인을 포함하고, 상기 제2 전원 전압 라인은 연결 패턴을 통해 상기 공통 전극과 전기적으로 연결되는 표시 장치.
  10. 제9 항에 있어서,
    상기 화소 회로부는 상기 연결 패턴과 상기 공통 전극 사이에 개재된 제2 캡핑막을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 캡핑막은, 상기 연결 패턴과 상기 공통 전극 사이에 개재된 상기 유기막에 형성된 제2 컨택홀에 의해 노출되는 상기 연결 패턴의 일 면과 상기 유기막의 일 면 상에 배치되는 표시 장치.
  12. 제11 항에 있어서,
    상기 연결 패턴은 복수의 관통홀들을 포함하고, 상기 관통홀들은 상기 제2 컨택홀들과 평면 상 중첩되지 않는 표시 장치.
  13. 제10 항에 있어서,
    상기 제2 캡핑막은, 상기 공통 전극과 마주보는 상기 연결 패턴의 상면 전체에 배치되는 표시 장치.
  14. 제10 항에 있어서,
    상기 제2 캡핑막은 인듐 주석 산화물과 같은 투명 전도성 물질로 구성되고, 상기 연결 패턴은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 삼중 금속막 구조인 표시 장치.
  15. 제9 항에 있어서,
    상기 화소 회로부는 상기 비표시 영역에 복수의 패드들이 배치되는 패드 영역을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 패드들 각각은 두께 방향으로 중첩되고, 전기적으로 연결된 서로 다른 금속층들을 포함하고, 상기 금속층들 중 상부 금속층은 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 삼중 금속막 구조인 표시 장치.
  17. 제16 항에 있어서,
    상기 패드들 각각은 상기 유기막에 형성된 제1 개구부에 의해 노출된 상기 상부 금속층의 일 면에 대응되는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 개구부에 의해 노출된 상기 상부 금속층의 일 면 및 상기 유기막의 일 면 상에 배치되는 제3 캡핑층을 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제3 캡핑막은 인듐 주석 산화물과 같은 투명 전도성 물질로 구성되는 표시 장치.
  20. 제15 항에 있어서,
    상기 제1 전원 전압 라인은 연결 라인을 경유하여 상기 패드들과 각각 연결되는 팬아웃 배선과 전기적으로 연결되는 표시 장치.
  21. 제20 항에 있어서,
    상기 유기막에 형성된 제2 개구부에 의해 노출된 상기 연결 라인의 일 면 및 상기 유기막의 일 면 상에 배치되는 제4 캡핑층을 포함하는 표시 장치.
  22. 제21 항에 있어서,
    상기 제4 캡핑막은 인듐 주석 산화물과 같은 투명 전도성 물질로 구성되는 표시 장치.

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