KR20240079215A - 표시 장치 및 이의 제조 방법 - Google Patents

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이현욱
이태희
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삼성디스플레이 주식회사
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Abstract

본 발명의 표시 장치는, 제1 트랜지스터 및 도전성 패턴을 포함하는 화소 회로층; 및 상기 화소 회로층 상에 배치되며 적어도 하나의 발광 소자를 포함하는 표시 소자층을 포함하고, 상기 표시 소자층은: 상기 발광 소자의 제1 단부에 전기적으로 연결된 제1 화소 전극; 및 상기 발광 소자의 제2 단부에 전기적으로 연결된 제2 화소 전극을 포함하고, 상기 제1 트랜지스터는: 반도체 패턴; 상기 반도체 패턴 상에 배치되는 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 배치되는 게이트 전극; 및 상기 반도체 패턴과 연결되는 제1 트랜지스터 전극 및 제2 트랜지스터 전극을 포함하고, 상기 도전성 패턴은 상기 반도체 패턴과 동일한 층에 배치되고, 상기 제1 트랜지스터 전극은 상기 도전성 패턴을 통해 상기 제2 화소 전극과 연결될 수 있다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 목적은 표시 장치에 포함된 전극들의 접촉 저항 및 반응성으로 인한 불량을 최소화하기 위한 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 실시예들에 의한 표시 장치는 제1 트랜지스터 및 도전성 패턴을 포함하는 화소 회로층; 및 상기 화소 회로층 상에 배치되며 적어도 하나의 발광 소자를 포함하는 표시 소자층을 포함하고, 상기 표시 소자층은: 상기 발광 소자의 제1 단부에 전기적으로 연결된 제1 화소 전극; 및 상기 발광 소자의 제2 단부에 전기적으로 연결된 제2 화소 전극을 포함하고, 상기 제1 트랜지스터는: 반도체 패턴; 상기 반도체 패턴 상에 배치되는 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 배치되는 게이트 전극; 및 상기 반도체 패턴과 연결되는 제1 트랜지스터 전극 및 제2 트랜지스터 전극을 포함하고, 상기 도전성 패턴은 상기 반도체 패턴과 동일한 층에 배치되고, 상기 제1 트랜지스터 전극은 상기 도전성 패턴을 통해 상기 제2 화소 전극과 연결될 수 있다.
일 실시예에 따른, 상기 반도체 패턴 및 상기 도전성 패턴은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide, IGZO)을 포함할 수 있다.
일 실시예에 따른, 상기 반도체 패턴은 상기 도전성 패턴과 물리적으로 분리될 수 있다.
일 실시예에 따른, 상기 도전성 패턴은 반도체 물질에 의해 도핑될 수 있다.
일 실시예에 따른, 상기 반도체 패턴 및 상기 도전성 패턴은 동일한 타입으로 도핑될 수 있다.
일 실시예에 따른, 상기 표시 소자층은: 상기 반도체 패턴의 상기 제1 도핑 영역의 일부를 커버하는 제2 게이트 절연막; 및 상기 반도체 패턴의 상기 제2 도핑 영역의 일 영역을 커버하는 제3 게이트 절연막을 더 포함하고, 상기 제1 트랜지스터 전극은 상기 제2 게이트 절연막 상에 배치되고, 상기 제2 트랜지스터 전극은 상기 제3 게이트 절연막 상에 배치될 수 있다.
일 실시예에 따른, 상기 제1 트랜지스터 전극, 상기 제2 트랜지스터 전극, 및 상기 게이트 전극은 동일한 물질을 포함할 수 있다.
일 실시예에 따른, 상기 도전성 패턴은 상기 게이트 절연층에 의해 전체적으로 노출될 수 있다.
일 실시예에 따른, 상기 표시 소자층은, 상기 제1 화소 전극의 하부에 배치되는 제1 정렬 전극; 및 상기 제2 화소 전극의 하부에 배치되는 제2 정렬 전극을 더 포함하고, 상기 제1 정렬 전극 및 상기 제2 정렬 전극 중 하나의 정렬 전극은 상기 제2 트랜지스터 전극에 직접 연결될 수 있다.
일 실시예에 따른, 상기 화소 회로층은: 기판; 상기 기판 상에 배치되고, 상기 반도체 패턴의 채널 영역과 중첩하는 하부 금속층; 및 상기 하부 금속층을 커버하는 버퍼층을 더 포함하고, 상기 제1 트랜지스터는 상기 버퍼층 상에 배치되고, 상기 제2 트랜지스터 전극은 상기 하부 금속층과 컨택홀을 통해 전기적으로 연결될 수 있다.
일 실시예에 따른, 상기 화소 회로층은: 상기 제1 트랜지스터를 커버하는 보호층; 및 상기 보호층 상에 배치되는 비아층을 더 포함하고, 상기 표시 소자층은: 상기 비아층 상에 배치되는 제1 뱅크 패턴 및 상기 제1 뱅크 패턴과 동일한 층에 배치되는 제2 뱅크 패턴을 더 포함하고, 상기 제1 정렬 전극은 상기 제1 뱅크 패턴과 중첩하도록 배치되고, 상기 제2 정렬 전극은 상기 제2 뱅크 패턴과 중첩하도록 배치되고, 상기 적어도 하나의 발광 소자는 상기 제1 뱅크 패턴 및 상기 제2 뱅크 패턴 사이에 배치될 수 있다.
일 실시예에 따른, 상기 제1 정렬 전극 및 상기 제2 정렬 전극 중 하나의 정렬 전극은 상기 보호층 및 상기 비아층을 관통하는 제1 컨택홀을 통해 상기 제2 트랜지스터 전극과 전기적으로 연결될 수 있다.
일 실시예에 따른, 상기 표시 소자층은 상기 제1 정렬 전극 및 상기 제2 정렬 전극을 커버하는 절연층을 더 포함하고, 상기 제1 화소 전극은 상기 절연층 상에서 상기 제1 정렬 전극과 중첩하도록 배치되고, 상기 제2 화소 전극은 상기 절연층 상에서 상기 제2 정렬 전극과 중첩하도록 배치될 수 있다.
일 실시예에 따른, 상기 제1 화소 전극은 상기 절연층, 상기 비아층, 및 상기 보호층을 관통하는 제2 컨택홀을 통해 상기 도전성 패턴과 직접 연결될 수 있다.
일 실시예에 따른, 상기 적어도 하나의 발광 소자는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 반도체층 사이에 배치된 활성층을 포함할 수 있다.
본 발명의 실시예들에 의한 표시 장치의 제조 방법은 기판 상에 반도체 패턴 및 도전성 패턴을 형성하는 단계; 상기 반도체 패턴 및 도전성 패턴 상에 전면적으로 게이트 절연층을 형성하는 단계; 상기 게이트 절연층의 일 영역을 제거하여 상기 반도체 패턴의 일부 및 상기 도전성 패턴을 노출시키는 단계; 상기 반도체 패턴 상에 제1 트랜지스터 전극, 제2 트랜지스터 전극, 및 게이트 전극을 형성하는 단계; 상기 제1 트랜지스터 전극, 제2 트랜지스터 전극, 상기 게이트 전극, 및 상기 도전성 패턴을 커버하는 비아층을 형성하는 단계; 상기 바아층 상에 적어도 하나의 발광 소자를 배치하는 단계; 및 상기 발광 소자의 제1 단부에 전기적으로 연결되는 제1 화소 전극 및 상기 발광 소자의 제2 단부에 전기적으로 연결되는 제2 화소 전극을 형성하는 단계를 포함하고, 상기 제1 화소 전극은 상기 도전성 패턴과 직접 연결될 수 있다.
일 실시예에 따른, 상기 반도체 패턴 및 상기 도전성 패턴은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide, IGZO)을 포함할 수 있다.
일 실시예에 따른, 상기 반도체 패턴의 일부를 노출시키는 단계는: 상기 게이트 절연층의 타 영역에 대한 식각 공정을 통해 노출된 상기 반도체 패턴의 일 영역을 도핑시키는 단계를 포함할 수 있다.
일 실시예에 따른, 상기 제2 트랜지스터 전극과 중첩하는 상기 비아층의 일 영역을 제거하여 제2 컨택홀을 형성하는 단계; 및 상기 비아층 상에 제1 정렬 전극 및 상기 제1 정렬 전극과 이격하는 제2 정렬 전극을 배치하는 단계를 더 포함하고, 상기 제1 정렬 전극은 상기 제2 컨택홀을 통해 제2 트랜지스터 전극과 연결될 수 있다.
일 실시예에 따른, 상기 반도체 패턴 및 상기 도전성 패턴은 동일한 물질을 포함하며, 동시에 형성될 수 있다.
본 발명의 실시예들에 의한 표시 장치는 화소 전극을 반도체 물질로 도핑된 도전성 패턴을 통해 트랜지스터에 연결함으로써 전극들 간의 접촉 저항 및 반응성을 최소화할 수 있다. 전극들 간의 접촉 저항 및 반응성을 최소화하여 신뢰성있는 표시 장치를 제공할 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 실시예들에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 표시 장치에 포함된 서브 화소의 일 실시예를 나타내는 회로도이다.
도 3은 도 1의 표시 장치에 포함된 서브 화소의 일 실시예를 나타내는 단면도이다.
도 4 내지 도 11은 본 발명의 실시예들에 따른 표시 장치의 제조 방법을 나타내는 개략적인 단면도들이다.
도 12는 도 1의 제1 내지 제3 서브 화소들의 일 실시예를 나타내는 단면도이다.
도 13 및 도 14는 일 실시예에 따른 발광 소자를 나타내는 도면들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 실시예들에 따른 표시 장치를 나타내는 평면도이다. 도 1에는 표시 장치(DD)에 구비되는 표시 패널(DP)을 도시하였다.
도 1에서는 표시 영역(DA)을 중심으로 표시 패널(DP)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(DP)에 더 배치될 수 있다.
표시 장치가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
도 1을 참고하면, 표시 패널(DP)은 기판(SUB)(또는, 베이스층) 및 기판(SUB) 상에 제공된 화소(PXL)를 포함할 수 있다.
표시 패널(DP)은 다양한 형상을 가질 수 있다. 일 예로, 표시 패널(DP)은 직사각형 판상으로 제공될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 표시 패널(DP)은 원형 또는 타원형 등의 형상을 가질 수도 있다. 또한, 표시 패널(DP)은 각진 모서리 및/또는 곡선형의 모서리를 포함할 수 있다. 편의상, 도 1에서는 표시 패널(DP)이 직사각형 판 형상을 가지는 것으로 도시하기로 한다. 또한, 도 1에서는 표시 패널(DP)의 장변의 연장 방향(일 예로, 가로 방향)을 제1 방향(DR1)으로, 단변의 연장 방향(일 예로, 세로 방향)을 제2 방향(DR2)으로 표시하기로 한다.
기판(SUB)은 표시 패널(DP)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 기판(SUB)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
기판(SUB)(및 표시 패널(DP))은 영상을 표시하기 위한 표시 영역(DA)과 표시 영역(DA)을 제외한 비표시 영역(NA)을 포함할 수 있다. 표시 영역(DA)은 영상이 표시되는 화면을 구성할 수 있고, 비표시 영역(NA)은 표시 영역(DA)의 적어도 일측에 위치하면, 예를 들어, 비표시 영역(NA)은 표시 영역(DA)을 에워쌀 수 있으나, 이에 한정되는 것은 아니다.
기판(SUB) 상의 표시 영역(DA)에는 화소(PXL)가 배치될 수 있다. 표시 영역(DA)의 주변에는 비표시 영역(NA)이 배치될 수 있다. 비표시 영역(NA)에는 표시 영역(DA)의 화소(PXL)들에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다. 비표시 영역(NA)은 패드 영역(PDA)을 포함하며, 패드 영역(PDA)에는 패드(PAD)들이 배치될 수 있다. 예를 들어, 패드(PAD)들은 연성 회로 기판에 실장된 소스 드라이버, 타이밍 제어부와 같은 구동 회로에 연결될 수 있다. 표시 패널(DP)이 복수의 소스 드라이버들과 연결되는 경우, 패드 영역(PDA)은 각각의 소스 드라이버에 대응할 수 있다.
화소(PXL)는 데이터 라인(DL)을 통해 패드(PAD)에 연결되며, 소스 드라이버로부터 데이터 신호를 수신할 수 있다. 표시 패널(DP)에 내장 회로부(예를 들어, 게이트 드라이버)가 구비되는 경우, 내장 회로부는 패드(PAD)에 연결될 수 있다. 도 1에서, 패드(PAD)(또는, 패드 영역(PDA))가 표시 패널(DP)의 하측에만 배치되는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 예를 들어, 패드(PAD)는 표시 패널(DP)의 상측 및 하측에 각각 배치될 수 있다.
본 발명의 실시예들을 설명함에 있어서, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결(또는, 접속)과 일체형 또는 비일체형 연결(또는 접속)을 포괄적으로 의미할 수 있다.
화소(PXL)는 서브 화소들(SPXL1~SPXL3)을 포함하며, 예를 들어, 화소(PXL)는 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)를 포함할 수 있다.
서브 화소들(SPXL1~SPXL3)은 각각 소정 색의 빛을 방출할 수 있다. 실시예에 따라, 서브 화소들(SPXL1~SPXL3)은 서로 다른 색의 빛을 방출할 수 있다. 일 예로, 제1 서브 화소(SPXL1)는 제1 색의 빛을 방출하고, 제2 서브 화소(SPXL2)는 제2 색의 빛을 방출하며, 제3 서브 화소(SPXL3)는 제3 색의 빛을 방출할 수 있다. 예를 들어, 제1 서브 화소(SPXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 서브 화소(SPXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 서브 화소(SPXL3)는 청색의 빛을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 제3 서브 화소(SPXL3)는 각각 제1 색의 발광 소자, 제2 색의 발광 소자, 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색, 및 제3 색의 빛을 방출할 수 있다. 다른 실시예에서, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)는 서로 동일한 색의 빛을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 색 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1 색, 제2 색, 및 제3 색의 빛을 방출할 수 있다. 다만, 각각의 화소(PXL)를 구성하는 서브 화소들(SPXL1~SPXL3)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않느다. 즉, 각각의 화소(PXL)가 방출하는 빛의 색은 다양하게 변경될 수 있다.
서브 화소들(SPXL1~SPXL3)은 스트라이프(stripe) 또는 펜타일(PENTILETM) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 예를 들어, 제1, 제2, 및 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 제1 방향(DR1)을 따라 순차 반복적으로 배치되며, 또한, 제2 방향(DR2)을 따라 반복적으로 배치될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1, 제2, 및 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 다양한 색의 빛을 방출할 수 있는 하나의 화소(PXL)를 구성할 수 있다. 다만, 서브 화소들(SPXL1~SPXL3)의 배열 구조가 이에 한정되지는 않으며, 서브 화소들(SPXL1~SPXL3)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
일 실시예에서, 서브 화소들(SPXL1~SPXL3) 각각은 능동형 화소로 구성될 수 있다. 예를 들어, 서브 화소들(SPXL1~SPXL3) 각각은 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원(예를 들어, 발광 소자)을 포함할 수 있다. 다만, 표시 장치에 적용될 수 있는 서브 화소들(SPXL1~SPXL3)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다.
도 2는 도 1의 표시 장치에 포함된 서브 화소의 일 실시예를 나타내는 회로도이다.
예를 들어, 도 2는 액티브 매트릭스형 표시 장치에 적용될 수 있는 서브 화소들(SPXL1, SPXL2, SPXL3) 각각에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 도시하였다. 다만, 서브 화소들(SPXL1~SPXL3) 각각의 구성 요소들의 연결 관계가 이에 한정되지는 않는다.
이하, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)를 포괄하여 서브 화소(SPXL)라고 한다.
예를 들어, 도 2는 도 1에 도시된 서브 화소들(SPXL1~SPXL3) 중 어느 하나일 수 있으며, 각각의 표시 영역(DA)에 배열된 서브 화소들(SPXL1~SPXL3)은 실질적으로 서로 동일 또는 유사하게 구성될 수 있다.
도 2를 참조하면, 서브 화소(SPXL)는 적어도 하나의 게이트 라인(GL), 데이터 라인(DL), 제1 전원 라인(PL1) 및 제2 전원 라인(PL2)에 연결될 수 있다. 또한, 화소(PXL)는 적어도 하나의 다른 전원 라인 및/또는 신호 라인에 선택적으로 더 연결될 수 있다.
서브 화소(SPXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함할 수 있다. 또한, 화소(PXL)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
화소 회로(PXC)는 각각의 게이트 라인(GL) 및 데이터 라인(DL)에 연결되며, 제1 전원 라인(PL1)과 발광부(EMU)의 사이에 연결될 수 있다. 예를 들어, 화소 회로(PXC)는, 스캔 신호가 공급되는 스캔 라인(SL), 데이터 신호가 공급되는 데이터 라인(DL), 제1 전원(VDD)이 공급되는 제1 전원 라인(PL1), 및 발광부(EMU)의 제2 화소 전극(ELT2)에 연결될 수 있다. 또한, 화소 회로(PXC)는, 제어 신호가 공급되는 제어 라인(CTL), 및 표시 기간 또는 센싱 기간에 대응하여 레퍼런스 전원(또는 초기화 전원)에 연결되거나 센싱 회로에 연결되는 센싱 라인(SENL)에 선택적으로 더 연결될 수 있다. 이 경우, 게이트 라인(GL)은 스캔 라인(SL)과 제어 라인(CTL)을 포함할 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원 라인(PL1)과 제2 노드(N2)의 사이에 연결될 수 있다. 제2 노드(N2)는 화소 회로(PXC)와 발광부(EMU)가 연결되는 노드로서, 예를 들어, 제1 트랜지스터(M1)의 제1 전극(일 예로, 소스 전극)과 발광부(EMU)의 제2 화소 전극(ELT2)이 연결되는 노드("제1 트랜지스터(M1)의 소스 노드" 또는 "서브 화소(SPXL)의 애노드 노드"라고도 함)일 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다. 즉, 제1 트랜지스터(M1)는 화소(PXL)의 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(Bottom Metal Layer)(BML)(또는 백 게이트 전극)을 선택적으로 더 포함할 수 있다. 제1 트랜지스터(M1)의 게이트 전극과 하부 금속층(BML)은 절연층을 사이에 두고 서로 중첩될 수 있다. 일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극, 일 예로 소스 전극에 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 금속층(BML)을 배치하여 상기 반도체 패턴으로 입사되는 광을 차단할 경우, 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다.
제2 트랜지스터(M2)는 데이터 라인(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는, 스캔 라인(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 연결한다.
각각의 프레임 기간마다 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 스캔 신호가 공급되는 기간 동안 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달된다. 즉, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결되고, 다른 전극은 제2 노드(N2)에 연결될 수 있다. 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
제3 트랜지스터(M3)는 제2 노드(N2)와 센싱 라인(SENL)의 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 제어 라인(CTL)에 연결될 수 있다. 제3 트랜지스터(M3)는 제어 라인(CTL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 제어 신호가 공급될 때 턴-온되어, 센싱 라인(SENL)으로 공급되는 레퍼런스 전압(또는 초기화 전압)을 제2 노드(N2)로 전달하거나, 제2 노드(N2)의 전압을 센싱 라인(SENL)으로 전달할 수 있다. 센싱 라인(SENL)을 통해 센싱 회로로 전달된 제2 노드(N2)의 전압은, 외부 회로(일 예로, 타이밍 컨트롤러)에 제공되어 서브 화소(SPXL)의 특성 편차를 보상하는 데에 이용될 수 있다.
한편, 도 2에서는 화소 회로(PXC)에 포함되는 트랜지스터들을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 또한, 화소(PXL)의 구조 및 구동 방식은 실시예에 따라 다양하게 변경될 수 있다.
발광부(EMU)는, 제1 전원 라인(PL1)과 제2 전원 라인(PL2)의 사이에 연결된, 제1 화소 전극(ELT1), 제2 화소 전극(ELT2) 및 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 발광부(EMU)는, 제1 트랜지스터(M1)를 통해 제1 전원 라인(PL1)에 연결된 제2 화소 전극(ELT2), 제2 전원 라인(PL2)에 연결된 제1 화소 전극(ELT1), 및 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 일 실시예에서, 발광부(EMU)는, 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 전원 라인(PL1)으로 공급되는 제1 전원(VDD)과 제2 전원 라인(PL2)으로 공급되는 제2 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 화소 전원이고, 제2 전원(VSS)은 저전위 화소 전원일 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다. 이 경우, 제1 화소 전극(ELT1)은 발광부(EMU)의 애노드 전극이고, 제2 화소 전극(ELT2)은 발광부(EMU)의 캐소드 전극일 수 있다.
각각의 발광 소자(LD)는, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결되어 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
발광 소자들(LD)은 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 각각의 프레임 기간 동안 화소 회로(PXC)는 데이터 신호에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급된 구동 전류는 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도로 발광할 수 있다. 일 예시에서, 발광 소자(LD)는 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상을 가질 수 있다. 다른 예로, 발광 소자(LD)는 길이 방향으로 짧은(또는 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다.
일 실시예에서, 발광부(EMU)는 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 발광부(EMU)는, 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 역방향으로 정렬되거나, 상기 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 온전히 연결되지 못한 비유효 발광 소자(LDr)를 더 포함할 수도 있다.
도 2에서는 화소(PXL)가 병렬 구조의 발광부(EMU)를 포함하는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 서브 화소(SPXL)가 직렬 구조 또는 직/병렬 구조의 발광부(EMU)를 포함할 수도 있다. 이 경우, 발광부(EMU)는, 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에 직렬 또는 직/병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 또 다른 실시예에서는 서브 화소(SPXL)가 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에 연결된 단일의 발광 소자(LD)만을 포함할 수도 있다.
도 3은 도 1의 표시 장치에 포함된 서브 화소의 일 실시예를 나타내는 단면도이다. 도 3은 화소 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 제1 트랜지스터(M1, 도 2 참고)와 도전성 패턴(CP)이 도시되었다.
도 3을 참고하면, 서브 화소(SPXL)(또는, 표시 장치)는 기판(SUB) 상에 배치되는 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다.
화소 회로층(PCL)은 제1 트랜지스터(M1), 도전성 패턴(CP), 및 복수의 절연층들(BFL, GI, PSV, VIA)을 포함할 수 있다. 제1 트랜지스터(M1)는 반도체 패턴(SCP), 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 및 제2 트랜지스터 전극(TE2)을 포함할 수 있다. 제1 트랜지스터(M1)는 하부 금속층(BML)을 선택적으로 더 포함할 수 있다.
기판(SUB)과 버퍼층(BFL) 사이에는 제1 도전층이 위치할 수 있다. 제1 도전층은 도전 물질을 포함할 수 있다. 도전 물질은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비록한 다양한 금속 물질 중 적어도 하나의 금속 또는 이들의 합금을 포함할 수 있다. 제1 도전층은 단일막, 이중막, 또는 다중막으로 구성될 수 있다.
제1 도전층은 하부 금속층(BML)을 포함할 수 있다. 하부 금속층(BML)과 제1 트랜지스터(M1)의 제2 트랜지스터 전극(TE2)은 버퍼층(BFL)을 사이에 두고 서로 중첩될 수 있다. 하부 금속층(BML)은 제1 트랜지스터(M1)의 제2 트랜지스터 전극(TE2)의 하부에 배치될 수 있다.
도 3에서는, 하부 금속층(BML)이 반도체 패턴(SCP)의 채널 영역과 중첩하지 않는 것으로 도시되었으나, 하부 금속층(BML)의 적어도 일부는 반도체 패턴(SCP)과 중첩할 수 있으며, 이 경우, 하부 금속층(BML)은 차광 패턴 역할을 하여, 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다. 또한, 하부 금속층(BML)은 후술하는 제1 트랜지스터(M1)의 제2 트랜지스터 전극(TE2)과 절연층의 컨택홀을 통해 물리적 및/또는 전기적으로 연결될 수 있다. 이에 따라, 제1 트랜지스터(M1)의 문턱전압을 음의 방향 또는 양의 방향으로 이동시킬 수 있다. 도 3에서, 하부 금속층(BML)은 제2 트랜지스터 전극(TE2)과 연결되는 것으로 도시되었으나, 이에 한정되는 것이 아니며, 하부 금속층(BML)은 제1 트랜지스터 전극(TE1)과 물리적 및/또는 전기적으로 연결될 수 있다.
실시예에 따라, 제1 트랜지스터(M1)는 하부 금속층(BML)을 포함하지 않을 수 있다. 이 때 기판(SUB) 위에 버퍼층(BFL)이 직접적으로 위치할 수 있다.
버퍼층(BFL)은 기판(SUB) 상에 위치하며 하부 금속층(BML)을 덮을 수 있다.
버퍼층(BFL)은 화소 회로층(PCL)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 물질을 포함할 수 있다. 예를 들어, 무기 물질은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
제1 트랜지스터(M1)의 반도체 패턴(SCP)은 버퍼층(BFL) 상에 위치할 수 있다. 반도체 패턴(SCP)은 제1 트랜지스터 전극(TE1)에 연결되는 제1 영역(TA1)(또는, 제1 도핑 영역), 제2 트랜지스터 전극(TE2)에 연결되는 제2 영역(TA2)(또는, 제2 도핑 영역), 및 제1 영역(TA1)과 제2 영역(TA2) 사이의 채널 영역(CA)을 포함할 수 있다.
반도체 패턴(SCP)은 다결정 실리콘(poly silicon), 비정질 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 일 예시에서, 반도체 패턴(SCP)은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide, IGZO) 및 인듐-주석-티타늄 산화물(Indium Zinc Titanium Oxide, ITZO) 중 적어도 어느 하나를 포함할 수 있다.
채널 영역(CA)은 제1 트랜지스터(M1)의 게이트 전극(GE)과 중첩할 수 있다. 채널 영역(CA)은 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다.
제1 영역(TA1) 및 제2 영역(TA2)은 불순물이 도핑된 반도체 패턴일 수 있다. 일 예시에서, 제1 영역(TA1) 및 제2 영역(TA2)은 N 타입으로 도핑될 수 있다. 제1 영역(TA1)은 제1 트랜지스터 전극(TE1)의 일 영역과 접촉할 수 있다. 제2 영역(TA2)은 제2 트랜지스터 전극(TE2)의 일 영역과 접촉할 수 있다.
게이트 절연막(GI)(또는, 제1 게이트 절연막)은 반도체 패턴(SCP) 상에 배치될 수 있다. 게이트 절연막(GI)은 반도체 패턴(SCP) 상에 부분적으로 배치될 수 있다. 일 예시에서, 게이트 절연막(GI)은 반도체 패턴(SCP)의 채널 영역(CA)과 중첩하도록 배치될 수 있다.
게이트 절연막(GI)은 무기 물질을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 게이트 절연막(GI)은 유기 물질을 포함할 수 있다. 예를 들어, 유기 물질은 아크릴 수지(polyacrylate resin), 에폭시 수지(epoxy resin), 페놀 수지(phenol resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide rein), 불포화 폴리에스테르 수지(unsaturated polyester resin), 폴리페닐렌 에테르 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드 수지(poly-phenylene sulfide resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
게이트 절연막(GI) 상에는 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 반도체 패턴(SCP)의 채널 영역(CA)과 중첩하도록 게이트 절연막(GI) 상에 배치될 수 있다.
제1 전극 절연막(TEI1)(또는, 제2 게이트 절연막) 및 제2 전극 절연막(TEI2)(또는, 제3 게이트 절연막)은 버퍼층(BFL) 상에 배치될 수 있다. 제1 전극 절연층(TEI1)은 반도체 패턴(SCP)의 일단과 중첩할 수 있다. 제2 전극 절연층(TEI2)은 반도체 패턴(SCP)의 타단과 중첩할 수 있다. 제1 전극 절연층(TEI1) 및 제2 전극 절연층(TEI2)은 게이트 절연막(GI)의 양측에 배치될 수 있다.
제1 전극 절연층(TEI1) 및 제2 전극 절연층(TEI2)은 무기 물질을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 전극 절연층(TEI1) 및 제2 전극 절연층(TEI2)은 유기 물질을 포함할 수 있다. 일 예시에서, 제1 전극 절연층(TEI1) 및 제2 전극 절연층(TEI2)은 게이트 절연막(GI)과 동일한 물질을 포함할 수 있다.
도 3에서는 게이트 절연막(GI), 제1 전극 절연층(TEI1), 및 제2 전극 절연층(TEI2)이 물리적으로 분리된 것으로 도시되어 있으나, 일체로 형성될 수 있다. 이 경우, 반도체 패턴(SCP)의 제1 영역(TA1) 및 제2 영역(TA2)에 대응하여 게이트 절연막(GI)에 개구가 형성될 수 있다.
반도체 패턴(SCP)의 제1 영역(TA1)은 게이트 절연막(GI)과 제1 전극 절연층(TEI1) 사이에 배치될 수 있다. 반도체 패턴(SCP)의 제2 영역(TA2)은 제2 전극 절연층(TEI2)과 게이트 절연막(GI) 사이에서 배치될 수 있다.
버퍼층(BFL) 상에 도전성 패턴(CP)이 배치될 수 있다. 도전성 패턴(CP)은 반도체 패턴(SCP)과 이격하여 배치될 수 있다. 도전성 패턴(CP)의 일 영역에 제1 트랜지스터 전극(TE1)이 직접적으로 접촉할 수 있다.
후술하는 제2 화소 전극(ELT2)(또는 제1 화소 전극(ELT1))은 도전성 패턴(CP)을 통해 제1 트랜지스터 전극(TE1)에 연결될 수 있다.
일 실시예에서, 도전성 패턴(CP)은 제1 전극 절연막(TEI1)과 이격하여 배치될 수 있다.
일 실시예에서, 도전성 패턴(CP)은 반도체 산화물을 포함할 수 있다. 일 예시에서, 도전성 패턴(CP)은 전하 이동도가 높은 금속 수준의 도전체일 수 있다. 예를 들어, 도전성 패턴(CP)은 인듐-갈륨-아연 산화물(IGZO, Indium gallium zinc oxide)을 포함할 수 있으나, 이에 한정되는 것은 아니며, 인듐-아연 산화물(IZO), 인듐 산화물(InOx), 인듐-갈륨-하프늄 산화물(IGHO, Indium Gallium Hafnium Oxide) 및 인듐-갈륨-주석 산화물(IGSO) 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 도전성 패턴(CP)은 반도체 패턴(SCP)과 동일한 물질을 포함할 수 있다. 예를 들어, 도전성 패턴(CP) 및 반도체 패턴(SCP)은 인듐-갈륨-아연 산화물(IGZO, Indium gallium zinc oxide)을 포함할 수 있다.
일 실시예에서, 도전성 패턴(CP)은 반도체 패턴(SCP)과 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
일 실시예에서, 도전성 패턴(CP)은 도핑될 수 있다. 일 예시에서, 도전성 패턴(CP)은 N+타입으로 도핑될 수 있다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 버퍼층(BFL) 및 제1 및 제2 전극 절연층(TEI1, TEI2) 상에 배치될 수 있다. 제1 트랜지스터 전극(TE1)은 제1 전극 절연층(TEI1) 상에 배치되며, 제2 트랜지스터 전극(TE2)은 제2 전극 절연층(TEI2) 상에 배치될 수 있다. 단면상에서 볼 때, 제1 및 제2 트랜지스터 전극(TE1, TE2)은 제1 및 제2 전극 절연층(TEI1, TEI2)의 형상에 각각 대응하는 표면 프로파일을 가질 수 있다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 반도체 패턴(SCP)과 전기적으로 연결될 수 있다. 일 예시에서, 제1 트랜지스터 전극(TE1)은 반도체 패턴(SCP)의 제1 영역(TA1)과 직접적으로 접촉할 수 있다. 제2 트랜지스터 전극(TE2)은 반도체 패턴(SCP)의 제2 영역(TA2)과 직접적으로 접촉할 수 있다.
제1 트랜지스터 전극(TE1)의 적어도 일 영역은 도전성 패턴(CP) 상에 배치될 수 있다. 즉, 제1 트랜지스터 전극(TE1)은 도전성 패턴(CP)의 적어도 일 영역과 직접적으로 접촉할 수 있다.
제2 트랜지스터 전극(TE2)은 버퍼층(BFL)을 관통하는 컨택홀을 통해 하부 금속층(BML)과 접촉하거나 연결될 수 있다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 게이트 전극(GE)과 동일한 공정에 의해 형성될 수 있다. 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 알루미늄(Al), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 등과 같은 금속, 이들의 합금, 이들의 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다.
일 실시예에서, 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 게이트 전극(GE)은 동일한 층에 배치될 수 있다.
보호층(PSV)은 제1 트랜지스터 전극(TE1), 게이트 전극(GE), 제2 트랜지스터 전극(TE2), 및 도전성 패턴(CP) 상에 배치되며, 기판(SUB) 상에 전면적으로 배치될 수 있다. 보호층(PSV)은 게이트 절연막(GI)과 유사하게 무기 물질을 포함할 수 있으나, 이에 한정되는 것은 아니며 보호층(PSV)은 유기 물질을 포함할 수 있다. 보호층(PSV)은 단일막으로 제공될 수 있고, 이중막 이상의 다중막으로 제공될 수도 있다. 실시예에 따라, 보호층(PSV)은 생략될 수도 있다.
보호층(PSV) 상에는 비아층(VIA)이 배치될 수 있다. 비아층(VIA)은 기판(SUB) 상에 전면적으로 배치될 수 있다. 비아층(VIA)은 유기 물질을 포함할 수 있다. 비아층(VIA)은 상부에 평탄면을 제공할 수 있다.
비아층(VIA) 상에는 표시 소자층(DPL)이 위치할 수 있다.
표시 소자층(DPL)은 제1 및 제2 뱅크 패턴들(BNP1, BNP2), 제1 및 제2 정렬 전극들(ALE1, ALE2), 제1 및 제2 화소 전극들(ELT1, ELT2), 및 제1 절연층(INS1)을 포함할 수 있다.
제1 및 제2 뱅크 패턴들(BNP1, BNP2)은 비아층(VIA) 상에 배치될 수 있다. 제1 및 제2 뱅크 패턴들(BNP1, BNP2) 각각은 비아층(VIA)의 일면(일 예로, 상부면)으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 반원의 형상의 단면을 가질 수 있다. 실시예에 따라, 제1 및 제2 뱅크 패턴들(BNP1, BNP2) 각각은 비아층(VIA)의 일면으로부터 제3 방향(DR3)을 따라 상부로 향할수록 좁아지는 사다리꼴의 형상, 반타원 형상, 반구형 형상 등의 단면을 가질 수 있다. 단면 상에서 볼 때, 제1 및 제2 뱅크 패턴들(BNP1, BNP2) 각각의 형상은 상술한 실시예에 한정되는 것은 아니며, 발광 소자(LD)들 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
제1 및 제2 뱅크 패턴들(BNP1, BNP2)은 무기 물질 및/또는 유기 물질을 포함하며, 단일막 또는 다중막으로 구성될 수 있다. 실시예에 따라, 제1 및 제2 뱅크 패턴들(BNP1, BNP2)은 생략될 수도 있다. 예를 들어, 비아층(VIA)에 제1 및 제2 뱅크 패턴들(BNP1, BNP2)에 대응하는 구조가 형성될 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2)은 비아층(VIA) 및 제1 및 제2 뱅크 패턴들(BNP1, BNP2) 상에 배치될 수 있다.
제1 정렬 전극(ALE1)은 제1 뱅크 패턴(BNP1) 상에 배치되며, 제2 전렬 전극(ALE2)은 제2 뱅크 패턴(BNP2) 상에 배치될 수 있다. 단면상에서 볼 때, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 제1 및 제2 뱅크 패턴들(BNP1, BNP2)의 형상에 각각 대응하는 표면 프로파일을 가질 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2)은 각각 발광 소자(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향(일 예로, 제3 방향(DR3))으로 진행되도록 하기 위하여 일정한 반사율을 갖는 도전 물질을 포함할 수 있다. 제1 및 제2 정렬 전극들(ALE1, ALE2)은 단일막 또는 다중막으로 구성될 수 있다. 실시예에서, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 배선 저항(또는, 접촉 저항)을 줄기기 위해, 이중막 구조 또는 다중막 구조를 형성하며, 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 티타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금 중에서 선택된 물질을 포함할 수 있다.
제1 정렬 전극(ALE1)은 비아층(VIA) 및 보호층(PSV)을 관통하는 제2 컨택홀(CNT2)을 통해 제1 트랜지스터(M1)의 제2 트랜지스터 전극(TE2)에 접촉하거나 연결될 수 있다. 도 3에서는 제1 정렬 전극(ALE1)이 제2 컨택홀(CNT2)을 통해 제2 트랜지스터 전극(TE2)과 연결되는 것으로 도시되었으나, 이에 한정되지 않으며, 제2 정렬 전극(ALE2)이 제2 컨택홀(CNT2)을 통해 제2 트랜지스터 전극(TE2)과 연결될 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2)은 표시 장치의 제조 과정에서 발광 소자(LD)를 정렬하기 위한 정렬 전극으로 이용될 수 있다. 제1 및 제2 정렬 전극들(ALE1, ALE2)은 발광 소자(LD)를 정렬하기 위한 전극으로 활용된 이후에 제1 정렬 전극(ALE1)에 제1 전원(VDD)(또는 제2 전원(VSS))이 인가될 수 있다. 제2 정렬 전극(ALE2)에 제2 전원(VSS)(또는 제1 전원(VDD))이 인가될 수 있다. 다른 일 예시에서, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 발광 소자(LD)를 정렬하기 위한 전극으로 활용된 이후에 제1 및 제2 정렬 전극들(ALE1, ALE2)은 플로팅 상태일 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 및 이들의 합금 중 하나를 포함할 수 있다. 다만, 전술된 예시에 한정되는 것은 아니다.
제2 트랜지스터 전극(TE2)은 제1 정렬 전극(ALE1)(또는 제2 정렬 전극(ALE2))에 포함되는 물질과 유사한 성질을 갖는 물질들을 포함할 수 있다. 일 예시에서, 제1 정렬 전극(ALE1)(또는 제2 정렬 전극(ALE2))은 제2 트랜지스터 전극(TE2)과 연결됨으로써, 정렬 전극의 접촉 저항을 최소화할 수 있어, 상기 접촉 저항에 의한 표시 장치의 불량을 줄일 수 있다.
제1 절연층(INS1)은 제1 및 제2 정렬 전극들(ALE1, ALE2)를 덮도록 비아층(VIA) 상에 배치될 수 있다. 제1 절연층(INS1)은 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 위치하며, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 간의 단락(short circuit)을 방지할 수 있다. 제1 절연층(INS1)은 무기 물질 또는 유기 물질을 포함할 수 있다.
제1 절연층(INS1) 상에는 발광 소자(LD)가 배치될 수 있다. 발광 소자(LD)는 무기 발광 다이오드일 수 있다. 발광 소자(LD)의 제1 단부(EP1)는 제1 정렬 전극(ALE1)을 향하며, 제2 단부(EP2)는 제2 정렬 전극(ALE2)을 향하도록 발광 소자(LD)는 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2) 사이에 정렬될 수 있다.
발광 소자(LD)의 제1 단부(EP1)는 제3 방향(DR3)에서 제1 정렬 전극(ALE1)과 부분적으로 중첩하고, 발광 소자(LD)의 제2 단부(EP2)는 제2 정렬 전극(ALE2)과 부분적으로 중첩할 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 제1 절연층(INS1) 상에 배치될 수 있다. 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 제1 절연층(INS1) 상에 발광 소자(LD)를 공급하는 단계에서, 발광 소자(LD)를 포함하는 용액이 인접한 서브 화소(SPXL)로 유입되는 것을 방지하거나 각각의 서브 화소(SPXL)에 일정한 용액이 공급되도록 제어하는 댐 구조물일 수 있다. 또한, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 발광 영역(EA)을 정의할 수 있다. 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)가 하나의 댐 구조물에 해당하고, 발광 영역(EA)은 상기 댐 구조물의 개구 영역에 대응할 수 있다.
제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 유기 물질을 포함할 수 있다. 일 실시예에 따라, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 차광 물질 및/또는 반사 물질을 포함할 수 있다. 이 경우, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 서브 화소(SPXL)와 그에 인접한 서브 화소 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 예를 들어, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 컬러 필터 물질 또는 블랙 매트릭스 물질을 포함할 수 있다. 다른 예로, 서브 화소(SPXL)에서 외부로 발산되는 광의 효율을 더욱 향상시키기 위해 제1 뱅크(BNK1) 및 제2 뱅크(BKN2) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수 있다.
발광 소자(LD) 상에는 제2 절연층(INS2)(또는, 제2 절연 패턴)이 배치될 수 있다. 제2 절연층(INS2)은 발광 소자(LD)의 제1 단부(EP1)와 제2 단부(EP2)가 외부로 노출되도록, 발광 소자(LD)의 상면의 일 부분에 위치할 수 있다. 실시예에 따라, 제2 절연층(INS2)은 제1 절연층(INS1), 및 제1 및 제2 뱅크들(BNK1, BNK2) 상에도 배치될 수 있다.
발광 소자(LD)를 포함하는 표시 장치의 설계 조건에 따라 제2 절연층(INS2)은 무기 물질 또는 유기 물질을 포함할 수 있다. 제1 절연층(INS1) 상에 발광 소자(LD)의 정렬이 완료된 이후, 발광 소자(LD) 상에 제2 절연층(INS2)을 위치시킴으로써, 발광 소자(LD)가 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자(LD) 사이에 빈 틈(또는 공간)이 존재할 경우, 빈 틈은 제2 절연층(INS2)을 형성하는 과정에서 제2 절연층(INS2)으로 채워질 수 있다.
제1 화소 전극(ELT1)은 제1 정렬 전극(ALE1) 상에 배치될 수 있다. 제1 화소 전극(ELT1)은 발광 소자(LD)의 제1 단부(EP1)와 직접적으로 접촉할 수 있다. 제2 화소 전극(ELT2)은 제2 정렬 전극(ALE2) 상에 배치될 수 있다. 제2 화소 전극(ELT2)은 발광 소자(LD)의 제2 단부(EP2)와 직접적으로 접촉할 수 있다.
제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다.
제2 화소 전극(ELT2)은 제1 절연층(INS1), 비아층(VIA), 및 보호층(PSV)을 관통하는 제1 컨택홀(CNT1)을 통해 도전성 패턴(CP)과 접촉하거나 연결될 수 있다. 제2 화소 전극(ELT2)은 발광 소자(LD)의 제2 단부(EP2)와 도전성 패턴(CP)을 전기적으로 연결할 수 있다. 도 3에서는 제2 화소 전극(ELT2)이 제1 컨택홀(CNT1)을 통해 도전성 패턴(CP)과 연결되는 것이 도시되었으나, 이에 한정되는 것은 아니며, 제1 화소 전극(ELT1)이 제1 컨택홀(CNT1)을 통해 도전성 패턴(CP)과 연결될 수 있다.
제2 화소 전극(ELT2)(또는 제1 화소 전극(ELT1))과 연결되는 도전성 패턴(CP)은 제1 및 제2 화소 전극들(ELT1, ELT2)과 동일한 물질을 포함할 수 있다.
제2 화소 전극(ELT2)(또는 제1 화소 전극(ELT1)은 제1 컨택홀(CNT1)을 통해 도전성 패턴(CP)을 통해 제1 트랜지스터(M1)와 연결됨으로써 화소 전극의 접촉 저항을 최소화할 수 있다.
일 실시예에서, 제1 및 제2 화소 전극들(ELT1, ELT2)은 제1 및 제2 정렬 전극들(ALE1, ALE2)로부터 물리적으로 분리될 수 있다.
도 4 내지 도 11은 본 발명의 실시예들에 따른 표시 장치의 제조 방법을 나타내는 개략적인 단면도들이다
도 3 및 도 4를 참고하면, 기판(SUB)상에 화소 회로층(PCL)의 하부 금속층(BML), 버퍼층(BFL), 반도체 패턴(SCP), 도전성 패턴(CP), 및 게이트 절연층(GI')을 순차적으로 형성할 수 있다.
일 실시예에서, 반도체 패턴(SCP) 및 도전성 패턴(CP)은 버퍼층(BFL) 상에 동일한 공정에 의해 형성될 수 있다. 반도체 패턴(SCP) 및 도전성 패턴(CP)은 산화물 반도체를 포함할 수 있다. 반도체 패턴(SCP) 및 도전성 패턴(CP)은 진공 증착 또는 스퍼터링과 같은 물리 증착(physical vapor deposition)에 의해 형성될 수 있다. 일 예시에서, 반도체 패턴(SCP) 및 도전성 패턴(CP)은 산화물 반도체층와 유사한 조성을 갖는 소스가 사용될 수 있으며 상기 소스는 스퍼터링 공정의 타겟으로 이용될 수 있다. 일 예시에서, 반도체 패턴(SCP) 및 도전성 패턴(CP)은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide, IGZO) 및 인듐-주석-티타늄 산화물(Indium Zinc Titanium Oxide, ITZO) 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 게이트 절연층(GI')은 기판(SUB)상에 전면적으로 형성될 수 있다.
도 4 및 도 5를 참고하면, 게이트 절연층(GI')의 일 영역이 제거될 수 있다.
일 예시에서, 게이트 절연층(GI')의 일부가 식각(일 예로, 건식 식각)되어 게이트 절연막(GI), 제1 전극 절연막(TEI1), 및 제2 전극 절연막(TEI2)이 형성될 수 있다.
게이트 절역막(GI')의 일 영역이 식각됨으로써, 반도체 패턴(SCP)의 일 영역 및 도전성 패턴(CP)이 노출될 수 있다. 도전성 패턴(CP) 및 반도체 패턴(SCP)의 제1 영역(TA1) 및 제2 영역(TA2)은 노출될 수 있다. 일 예시에서, 제1 영역(TA1)은 제1 전극 절연막(TEI1) 및 게이트 절연막(GI) 사이에서 외부로 노출될 수 있다. 제2 영역(TA2)은 제2 전극 절연막(TEI2) 및 게이트 절연막(GI) 사이에서 외부로 노출될 수 있다.
또한, 게이트 절연막(GI')의 일 영역 및 버퍼층(BFL)의 일 영역이 제거되어 버퍼층(BFL)에 컨택홀(CH1)이 형성될 수 있다. 하부 금속층(BML)은 컨택홀(CH1)을 통해 노출될 수 있다.
도 5를 참고하면, 도전성 패턴(CP) 및 반도체 패턴(SCP)의 제1 영역(TA1) 및 제2 영역(TA2)은 게이트 절연층(GI')의 식각 공정에 의해 +N 타입으로 도핑될 수 있다. 반도체 패턴(SCP)의 제1 및 제2 영역들(TA1, TA2) 및 도전성 패턴(CP)을 +N 타입으로 도핑함으로써 전기적 저항을 낮출 수 있다.
일 예시에서, 게이트 절연층(GI')의 식각 공정에서 도전성 패턴(CP)은 금속 수준의 전도체로 전이될 수 있다. 도전성 패턴(CP)은 자외선(또는 수소 가스)에 노출되는 경우 도전성 패턴(CP)의 전하 이동도가 변화하여 금속 수준의 전도체로 전이될 수 있다.
도 6을 참고하면, 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2)이 형성될 수 있다.
일 실시예에서, 게이트 전극(GE)은 게이트 절연막(GI) 상에 형성될 수 있다.
일 실시예에서, 제1 트랜지스터 전극(TE1)은 제1 전극 절연막(TEI1) 상에 형성될 수 있다. 제1 트랜지스터 전극(TE1)은 제1 전극 절연막(TEI1) 및 도전성 패턴(CP)의 일 영역과 중첩하도록 형성될 수 있다. 도전성 패턴(CP)은 제1 트랜지스터 전극(TE1)과 연결 및/또는 접촉할 수 있다.
일 실시예에서, 제2 트랜지스터 전극(TE2)은 제2 전극 절연막(TEI2) 상에 형성될 수 있다. 제2 트랜지스터 전극(TE2)은 컨택홀(CH1)을 통해 하부 금속층(BML)과 연결될 수 있다.
도 7을 참고하면, 보호층(PSV)은 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 도전성 패턴(CP) 상에 형성될 수 있으며, 비아층(VIA)은 보호층(PSV) 상에 형성될 수 있다.
또한, 비아층(VIA)에는 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)이 형성될 수 있다. 일 예시에서, 제1 컨택홀(CNT1)은 후술하는 제2 화소 전극(ELT2)과 도전성 패턴(CP)을 연결하기 위한 컨택홀일 수 있다. 제2 컨택홀(CNT2)은 후술하는 제1 정렬 전극(ALE1)과 제2 트랜지스터 전극(TE2)을 연결하기 위한 컨택홀일 수 있다.
도 8을 참고하면, 비아층(VIA) 상에 제1 뱅크 패턴(BNP1) 및 제2 뱅크 패턴(BNP2)이 형성될 수 있다. 또한, 제2 컨택홀(CNT2)과 중첩하는 보호층(PSV)의 일 영역이 제거될 수 있다. 보호층(PSV)의 일 영역에는 제2 개구부(OP2)가 형성될 수 있다. 제2 개구부(OP2)에 대응하는 제2 트랜지스터 전극(TE2)의 일 영역이 노출될 수 있다.
도 9를 참고하면, 비아층(VIA) 및 제1 및 제2 뱅크 패턴들(BNP1, BNP2)상에 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)이 형성될 수 있다.
제1 정렬 전극(ALE1)은 제2 컨택홀(CNT2) 및 제1 뱅크 패턴(BNP1)과 중첩하도록 형성될 수 있다. 제2 정렬 전극(ALE2)은 제1 정렬 전극(ALE1)과 이격하여 제2 뱅크 패턴(BNP2)과 중첩하도록 형성될 수 있다.
일 실시예에서, 제1 정렬 전극(ALE1)은 제2 컨택홀(CNT2)을 채울 수 있다. 제1 정렬 전극(ALE1)은 제2 컨택홀(CNT2)을 통해 제2 트랜지스터 전극(TE2)과 연결 및/또는 접촉할 수 있다.
도 10을 참고하면, 제1 절연층(INS1)이 비아층(VIA) 및 제1 및 제2 정렬 전극들(ALE1, ALE2) 상에 형성될 수 있다. 일 예시에서, 제1 컨택홀(CNT1)과 중첩하는 보호층(PSV)의 일 영역이 제거될 수 있다. 보호층(PSV)의 일 영역에는 제1 개구부(OP1)가 형성될 수 있다. 제1 개구부(OP1)에 대응하는 도전성 패턴(CP)의 일 영역이 노출될 수 있다.
도 11을 참고하면, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 제1 절연층(INS1) 상에 형성될 수 있다.
제1 뱅크(BNK1) 및 제2 뱅크(BNK2)가 형성된 후, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)에 의해 형성된 발광 영역(EA) 내에 발광 소자(LD)를 포함하는 용액이 공급될 수 있다.
발광 소자(LD)가 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2) 사이에 정렬된 후, 표시 장치의 제조 방법에 대한 단면도는 도 3에 해당한다. 발광 소자(LD)가 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2) 사이에 정렬된 후, 제1 화소 전극(예: 도 3의 제1 화소 전극(ELT1)) 및 제2 화소 전극(예: 도 3의 제2 화소 전극(ELT2))이 형성될 수 있다.
제2 화소 전극(ELT2)은 발광 소자(LD)의 제2 단부에 접촉하고, 제1 컨택홀(CNT1)을 통해 도전성 패턴(CP)과 연결될 수 있다. 제2 화소 전극(ELT2)은 도전성 패턴(CP)을 통해 제1 트랜지스터 전극(TE1)과 연결될 수 있다.
본 발명의 실시예들에 의한 표시 장치는 제2 화소 전극(ELT2)을 금속 수준의 도전체인 도전성 패턴(CP)을 통해 제1 트랜지스터(M1)에 연결하여 전극들 간의 접촉 저항 및 반응성을 최소화할 수 있다. 전극들 간의 접촉 저항 및 반응성을 최소화하여 신뢰성있는 표시 장치를 제공할 수 있다.
도 12는 도 1의 제1 내지 제3 서브 화소들의 일 실시예를 나타내는 단면도이다.
도 12는 도 1의 서브 화소(SPXL)의 발광 소자층(LEL) 상에 제공된 격벽(WL), 컬러 변환층(CCL), 및/또는 컬러 필터층(CFL)을 도시한다.
발광 소자층(LEL)은 도 3의 표시 소자층(DPL) 상에 배치될 수 있다.
도 12를 참고하면, 격벽(WL)은 제1 내지 제3 서브 화소들(SPXL1 내지 SPXL3)의 발광 소자층(LEL) 상에 배치될 수 있다. 일 예로, 격벽(WL)은 제1 내지 제3 서브 화소들(SPXL1 내지 SPXL3) 사이 또는 경계에 배치되며, 제1 내지 제3 서브 화소들(SPXL1 내지 SPXL3)과 각각 중첩하는 개구부를 포함할 수 있다. 격벽(WL)의 개구부는 컬러 변환층(CCL)이 제공될 수 있는 공간을 제공할 수 있다.
격벽(WL)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 격벽(WL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
격벽(WL)은 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 이에 따라 인접한 서브 화소들(SPXL1~SPXL3)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 격벽(WL)은 적어도 하나의 블랙 매트릭스 물질 및/또는 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 격벽(WL)은 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다. 일 실시예에서, 각 화소(PXL)의 광 효율을 높일 수 있도록 격벽(WL)의 표면(일 예로, 측벽)에 도시되지 않은 반사막 등이 형성될 수도 있다.
컬러 변환층(CCL)은 격벽(WL)의 개구부 내에서 발광 소자들(LD)을 비롯한 발광 소자층(LEL) 상에 배치될 수 있다. 컬러 변환층(CCL)은 제1 서브 화소(SPXL1)에 배치된 제1 컬러 변환층(CCL1), 제2 서브 화소(SPXL2)에 배치된 제2 컬러 변환층(CCL2), 및 제3 서브 화소(SPXL3)에 배치된 산란층(LSL)을 포함할 수 있다.
제1 내지 제3 서브 화소들(SPXL1 내지 SPXL3)은 서로 동일한 색의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 제 제1 내지 제3 서브 화소들(SPXL1 내지 SPXL3)은 제3 색(또는, 청색)의 광을 방출하는 발광 소자들(LD)을 포함할 수 있다. 이러한 제1 내지 제3 서브 화소들(SPXL1 내지 SPXL3) 상에 각각 색 변환 입자들을 포함한 컬러 변환층(CCL)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
제1 컬러 변환층(CCL1)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 색 변환 입자들을 포함할 수 있다. 예를 들어, 제1 컬러 변환층(CCL1)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제1 퀀텀 닷(QD1)을 포함할 수 있다.
발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 화소(PXL1)가 적색 화소인 경우, 제1 컬러 변환층(CCL1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷(QD1)을 포함할 수 있다. 제1 퀀텀 닷(QD1)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 적색 광을 방출할 수 있다. 한편, 제1 화소(PXL1)가 다른 색의 화소인 경우, 제1 컬러 변환층(CCL1)은 제1 화소(PXL1)의 색에 대응하는 제1 퀀텀 닷(QD1)을 포함할 수 있다.
제2 컬러 변환층(CCL2)은 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 색 변환 입자들을 포함할 수 있다. 예를 들어, 제2 컬러 변환층(CCL2)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 제2 퀀텀 닷(QD2)을 포함할 수 있다.
발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 화소(PXL2)가 녹색 화소인 경우, 제2 컬러 변환층(CCL2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷(QD2)을 포함할 수 있다. 제2 퀀텀 닷(QD2)은 청색 광을 흡수하여 에너지 천이에 따라 파장을 시프트시켜 녹색 광을 방출할 수 있다. 한편, 제2 화소(PXL2)가 다른 색의 화소인 경우, 제2 컬러 변환층(CCL2)은 제2 화소(PXL2)의 색에 대응하는 제2 퀀텀 닷(QD2)을 포함할 수 있다.
가시광선 영역 중 비교적 짧은 파장을 갖는 청색의 광을 각각 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)에 입사시킴으로써, 제1 퀀텀 닷(QD1) 및 제2 퀀텀 닷(QD2)의 흡수 계수를 증가시킬 수 있다. 이에 따라, 최종적으로 제1 서브 화소(SPXL1) 및 제2 서브 화소(SPXL2)에서 방출되는 광 효율을 향상시킴과 동시에, 우수한 색 재현성을 확보할 수 있다. 또한, 동일한 색의 발광 소자들(LD)(일 예로, 청색 발광 소자)을 이용하여 제1 내지 제3 서브 화소들(SPXL1 내지 SPXL3)의 발광부(EMU)를 구성함으로써, 표시 장치의 제조 효율을 높일 수 있다.
산란층(LSL)은 발광 소자(LD)에서 방출되는 제3 색(또는, 청색)의 광을 효율적으로 이용하기 위해 구비될 수 있다. 일 예로, 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 서브 화소(SPXL3)가 청색 화소인 경우, 산란층(LSL)은 발광 소자(LD)로부터 방출되는 광을 효율적으로 이용하기 위하여 적어도 한 종류의 산란체(SCT)를 포함할 수 있다.
예를 들어, 산란층(LSL)은 베이스 수지 등과 같은 소정의 매트릭스 재료 내에 분산된 다수의 산란체(SCT)를 포함할 수 있다. 일 예로, 산란층(LSL)은 실리카(silica)와 같은 산란체(SCT)를 포함할 수 있으나, 산란체(SCT)의 구성 물질이 이에 한정되는 것은 아니다. 한편, 산란체(SCT)가 제3 서브 화소(SPXL3)에만 배치되는 것은 아니며, 제1 컬러 변환층(CCL1) 또는 제2 컬러 변환층(CCL2)의 내부에도 선택적으로 포함될 수 있다. 실시예에 따라, 산란체(SCT)가 생략되어 투명 폴리머로 구성된 산란층(LSL)이 제공될 수도 있다.
컬러 변환층(CCL) 상에는 제1 캡핑층(CPL1)이 배치될 수 있다. 제1 캡핑층(CPL1)은 제1 내지 제3 서브 화소들(SPXL1 내지 SPXL3)에 걸쳐 제공될 수 있다. 제1 캡핑층(CPL1)은 컬러 변환층(CCL)을 커버할 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 변환층(CCL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제1 캡핑층(CPL1)은 무기층으로서, 실리콘 질화물(SiNx), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 실리콘 산화물(SiOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 실리콘 산탄화물(SiOxCy), 또는 실리콘 산질화물(SiOxNy) 등을 포함하여 이루어질 수 있다.
제1 캡핑층(CPL1) 상에는 광학층(OPL)이 배치될 수 있다. 광학층(OPL)은 컬러 변환층(CCL)으로부터 제공된 광을 전반사에 의해 리사이클링하여 광 추출 효율을 향상시키는 역할을 할 수 있다. 이를 위해, 광학층(OPL)은 컬러 변환층(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다. 예를 들어, 컬러 변환층(CCL)의 굴절률은 약 1.6 내지 2.0 이고, 광학층(OPL)의 굴절률은 약 1.1 내지 1.3 일 수 있다.
광학층(OPL) 상에는 제2 캡핑층(CPL2)이 배치될 수 있다. 제2 캡핑층(CPL2)은 제1 내지 제3 서브 화소들(SPXL1 내지 SPXL3)에 걸쳐 제공될 수 있다. 제2 캡핑층(CPL2)은 광학층(OPL)을 커버할 수 있다. 제2 캡핑층(CPL2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 광학층(OPL)을 손상시키거나 오염시키는 것을 방지할 수 있다.
제2 캡핑층(CPL2)은 무기 재료를 포함할 수 있다.
제2 캡핑층(CPL2) 상에는 평탄화층(PLL)이 배치될 수 있다. 평탄화층(PLL)은 제1 내지 제3 서브 화소들(SPXL1 내지 SPXL3)에 걸쳐 제공될 수 있다.
평탄화층(PLL)은 아크릴 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin), 폴리에스테르 수지(polyester resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 평탄화층(PLL)은 다양한 종류의 무기 물질을 포함할 수 있다.
평탄화층(PLL) 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 각 화소(PXL)의 색에 부합되는 컬러 필터들(CF1, CF2, CF3)을 포함할 수 있다. 제1 내지 제3 서브 화소들(SPXL1 내지 SPXL3) 각각의 색에 부합되는 컬러 필터들(CF1, CF2, CF3)이 배치됨으로써 풀 컬러의 영상을 표시할 수 있다.
컬러 필터층(CFL)은 제1 서브 화소(SPXL1)에 배치되어 제1 서브 화소(SPXL1)에서 방출되는 광을 선택적으로 투과시키는 제1 컬러 필터(CF1), 제2 서브 화소(SPXL2)에 배치되어 제2 서브 화소(SPXL2)에서 방출되는 광을 선택적으로 투과시키는 제2 컬러 필터(CF2), 및 제3 서브 화소(SPXL3)에 배치되어 제3 서브 화소(SPXL3)에서 방출되는 광을 선택적으로 투과시키는 제3 컬러 필터(CF3)를 포함할 수 있다.
일 실시예에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3)는 각각 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터일 수 있으나, 반드시 이에 제한되는 것은 아니다. 이하에서, 제1 컬러 필터(CF1), 제2 컬러 필터(CF2) 및 제3 컬러 필터(CF3) 중 임의의 컬러 필터를 지칭하거나, 두 종류 이상의 컬러 필터들을 포괄적으로 지칭할 때, "컬러 필터(CF)" 또는 "컬러 필터들(CF)"이라 하기로 한다.
제1 컬러 필터(CF1)는 제1 서브 화소(SPXL1)의 발광 소자층(LEL)(또는 발광 소자(LD)) 및 제1 컬러 변환층(CCL1)과 제3 방향(DR3)으로 중첩할 수 있다. 제1 컬러 필터(CF1)는 제1 색(또는, 적색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제1 서브 화소(SPXL1)가 적색 화소일 때, 제1 컬러 필터(CF1)는 적색 컬러 필터 물질을 포함할 수 있다.
제2 컬러 필터(CF2)는 제2 서브 화소(SPXL2)의 발광 소자층(LEL)(또는 발광 소자(LD)) 및 제2 컬러 변환층(CCL2)과 제3 방향(DR3)으로 중첩할 수 있다. 제2 컬러 필터(CF2)는 제2 색(또는, 녹색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제2 서브 화소(SPXL2)가 녹색 화소일 때, 제2 컬러 필터(CF2)는 녹색 컬러 필터 물질을 포함할 수 있다.
제3 컬러 필터(CF3)는 제3 서브 화소(SPXL3)의 발광 소자층(LEL)(또는 발광 소자(LD)) 및 산란층(LSL)과 제3 방향(DR3)으로 중첩할 수 있다. 제3 컬러 필터(CF3)는 제3 색(또는, 청색)의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 예를 들어, 제3 서브 화소(SPXL3)가 청색 화소일 때, 제3 컬러 필터(CF3)는 청색 컬러 필터 물질을 포함할 수 있다.
실시예에 따라, 제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 사이에는 차광층(BM)(또는, 차광 패턴)이 더 배치될 수 있다, 이와 같이, 차광층(BM)이 제1 내지 제3 컬러 필터들(CF1, CF2, CF3) 사이에 형성되는 경우, 표시 장치의 정면 또는 측면에서 시인되는 혼색 불량을 방지할 수 있다. 차광층(BM)의 물질은 특별히 한정되지 않으며, 다양한 차광성 물질로 구성될 수 있다. 일 예로, 차광층(BM)은 제1 내지 제3 컬러 필터들(CF1, CF2, CF3)이 서로 적층되어 구현될 수도 있다.
컬러 필터층(CFL) 상에는 오버 코트층(OC)이 배치될 수 있다. 오버 코트층(OC)은 제1 내지 제3 서브 화소들(SPXL1 내지 SPXL3)에 걸쳐 제공될 수 있다. 오버 코트층(OC)은 컬러 필터층(CFL)을 비롯한 하부 부재를 커버할 수 있다. 오버 코트층(OC)은 상술한 하부 부재에 수분 또는 공기가 침투되는 것을 방지할 수 있다. 또한, 오버 코트층(OC)은 먼지와 같은 이물질로부터 상술한 하부 부재를 보호할 수 있다.
오버 코트층(OC)은 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 오버 코트층(OC)은 다양한 종류의 무기 물질을 포함할 수 있다.
도 13 및 도 14는 일 실시예에 따른 발광 소자를 나타내는 도면들이다.
도 13 및 도 14를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체(또는 적층 패턴)로 구현될 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)과 제2 반도체층(13) 중 하나의 반도체층이 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)과 제2 반도체층(13) 중 나머지 반도체층이 위치할 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 도 13에 도시된 바와 같이 길이 방향으로 긴(또는 종횡비가 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상을 가질 수 있다. 다른 예로, 발광 소자(LD)는 길이 방향으로 짧은(또는 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다. 또 다른 예로, 발광 소자(LD)는 종횡비가 1인 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다.
이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale)(또는 나노 미터) 내지 마이크로 스케일(micro scale)(또는 마이크로 미터) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)가 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 경우, 발광 소자(LD)의 직경(D)은 약 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 약 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 활성층(12)은 장벽층(barrier layer), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 약 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
활성층(12)에서 방출되는 광의 파장에 따라 발광 소자(LD)의 색(또는, 출광색)이 결정될 수 있다. 이러한 발광 소자(LD)의 색은 이에 대응하는 화소의 색을 결정할 수 있다. 예를 들어, 발광 소자(LD)는 적색 광, 녹색 광, 또는 청색 광을 방출할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다.
제2 반도체층(13)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 일 예시에서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 컨택 전극(이하 "제1 컨택 전극" 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 컨택 전극(이하 "제2 컨택 전극"이라 함)을 더 포함할 수도 있다.
제1 및 제2 컨택 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 컨택 전극들은 도전성 물질을 포함할 수 있다.
발광 소자(LD)는 절연막(14)(또는 절연 피막)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면의 적어도 일부를 둘러쌀 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 이에 한정되는 것은 아니다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx), 하프늄 산화물(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnOx), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFX), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 티타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNX), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일층의 형태로 제공되거나 이중층을 포함한 다중층의 형태로 제공될 수 있다.
상술한 발광 소자(LD)는 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 부화소의 발광 영역)에 공급할 때, 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자들(LD)을 포함한 발광부(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로하는 다른 종류의 전자 장치에도 이용될 수 있다.
다만, 이는 예시적인 것으로서, 본 발명의 실시예들에 따른 표시 장치에 적용되는 발광 소자(LD)가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자는 플립 칩(flip chip) 타입의 마이크로 발광 다이오드 또는 유기 발광층을 포함하는 유기 발광 소자일 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
M1: 제1 트랜지스터 SCP: 반도체 패턴
LD: 발광 소자 GI: 게이트 절연막
PCL: 화소 회로층 GE: 게이트 전극
DPL: 표시 소자층 TE1: 제1 트랜지스터 전극
ELT1: 제1 화소 전극 TE2: 제2 트랜지스터 전극
ELT2: 제2 화소 전극 CP: 도전성 패턴
PXL: 화소 SPXL: 서브 화소
SUB: 기판

Claims (20)

  1. 제1 트랜지스터 및 도전성 패턴을 포함하는 화소 회로층; 및
    상기 화소 회로층 상에 배치되며 적어도 하나의 발광 소자를 포함하는 표시 소자층을 포함하고,
    상기 표시 소자층은:
    상기 발광 소자의 제1 단부에 전기적으로 연결된 제1 화소 전극; 및
    상기 발광 소자의 제2 단부에 전기적으로 연결된 제2 화소 전극을 포함하고,
    상기 제1 트랜지스터는:
    반도체 패턴;
    상기 반도체 패턴 상에 배치되는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 배치되는 게이트 전극; 및
    상기 반도체 패턴과 연결되는 제1 트랜지스터 전극 및 제2 트랜지스터 전극을 포함하고,
    상기 도전성 패턴은 상기 반도체 패턴과 동일한 층에 배치되고,
    상기 제1 트랜지스터 전극은 상기 도전성 패턴을 통해 상기 제2 화소 전극과 연결되는, 표시 장치.
  2. 제1 항에 있어서,
    상기 반도체 패턴 및 상기 도전성 패턴은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide, IGZO)을 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 반도체 패턴은 상기 도전성 패턴과 물리적으로 분리된, 표시 장치.
  4. 제3 항에 있어서,
    상기 도전성 패턴은 반도체 물질에 의해 도핑된, 표시 장치.
  5. 제4 항에 있어서,
    상기 반도체 패턴 및 상기 도전성 패턴은 동일한 타입으로 도핑되는, 표시 장치.
  6. 제4 항에 있어서,
    상기 표시 소자층은:
    상기 반도체 패턴의 상기 제1 도핑 영역의 일부를 커버하는 제2 게이트 절연막; 및
    상기 반도체 패턴의 상기 제2 도핑 영역의 일 영역을 커버하는 제3 게이트 절연막을 더 포함하고,
    상기 제1 트랜지스터 전극은 상기 제2 게이트 절연막 상에 배치되고,
    상기 제2 트랜지스터 전극은 상기 제3 게이트 절연막 상에 배치되는, 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 트랜지스터 전극, 상기 제2 트랜지스터 전극, 및 상기 게이트 전극은 동일한 물질을 포함하는, 표시 장치.
  8. 제6 항에 있어서,
    상기 도전성 패턴은 상기 게이트 절연층에 의해 전체적으로 노출되는, 표시 장치.
  9. 제1 항에 있어서,
    상기 표시 소자층은,
    상기 제1 화소 전극의 하부에 배치되는 제1 정렬 전극; 및
    상기 제2 화소 전극의 하부에 배치되는 제2 정렬 전극을 더 포함하고,
    상기 제1 정렬 전극 및 상기 제2 정렬 전극 중 하나의 정렬 전극은 상기 제2 트랜지스터 전극에 직접 연결되는, 표시 장치.
  10. 제9 항에 있어서,
    상기 화소 회로층은:
    기판;
    상기 기판 상에 배치되고, 상기 반도체 패턴의 채널 영역과 중첩하는 하부 금속층; 및
    상기 하부 금속층을 커버하는 버퍼층을 더 포함하고,
    상기 제1 트랜지스터는 상기 버퍼층 상에 배치되고,
    상기 제2 트랜지스터 전극은 상기 하부 금속층과 컨택홀을 통해 전기적으로 연결되는, 표시 장치.
  11. 제10 항에 있어서,
    상기 화소 회로층은:
    상기 제1 트랜지스터를 커버하는 보호층; 및
    상기 보호층 상에 배치되는 비아층을 더 포함하고,
    상기 표시 소자층은:
    상기 비아층 상에 배치되는 제1 뱅크 패턴 및 상기 제1 뱅크 패턴과 동일한 층에 배치되는 제2 뱅크 패턴을 더 포함하고,
    상기 제1 정렬 전극은 상기 제1 뱅크 패턴과 중첩하도록 배치되고,
    상기 제2 정렬 전극은 상기 제2 뱅크 패턴과 중첩하도록 배치되고,
    상기 적어도 하나의 발광 소자는 상기 제1 뱅크 패턴 및 상기 제2 뱅크 패턴 사이에 배치되는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 정렬 전극 및 상기 제2 정렬 전극 중 하나의 정렬 전극은 상기 보호층 및 상기 비아층을 관통하는 제1 컨택홀을 통해 상기 제2 트랜지스터 전극과 전기적으로 연결되는, 표시 장치.
  13. 제9 항에 있어서,
    상기 표시 소자층은 상기 제1 정렬 전극 및 상기 제2 정렬 전극을 커버하는 절연층을 더 포함하고,
    상기 제1 화소 전극은 상기 절연층 상에서 상기 제1 정렬 전극과 중첩하도록 배치되고,
    상기 제2 화소 전극은 상기 절연층 상에서 상기 제2 정렬 전극과 중첩하도록 배치되는, 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 화소 전극은 상기 절연층, 상기 비아층, 및 상기 보호층을 관통하는 제2 컨택홀을 통해 상기 도전성 패턴과 직접 연결되는, 표시 장치.
  15. 제1 항에 있어서,
    상기 적어도 하나의 발광 소자는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 반도체층 사이에 배치된 활성층을 포함하는, 표시 장치.
  16. 기판 상에 반도체 패턴 및 도전성 패턴을 형성하는 단계;
    상기 반도체 패턴 및 도전성 패턴 상에 전면적으로 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층의 일 영역을 제거하여 상기 반도체 패턴의 일부 및 상기 도전성 패턴을 노출시키는 단계;
    상기 반도체 패턴 상에 제1 트랜지스터 전극, 제2 트랜지스터 전극, 및 게이트 전극을 형성하는 단계;
    상기 제1 트랜지스터 전극, 제2 트랜지스터 전극, 상기 게이트 전극, 및 상기 도전성 패턴을 커버하는 비아층을 형성하는 단계;
    상기 바아층 상에 적어도 하나의 발광 소자를 배치하는 단계; 및
    상기 발광 소자의 제1 단부에 전기적으로 연결되는 제1 화소 전극 및 상기 발광 소자의 제2 단부에 전기적으로 연결되는 제2 화소 전극을 형성하는 단계를 포함하고,
    상기 제1 화소 전극은 상기 도전성 패턴과 직접 연결되는, 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 반도체 패턴 및 상기 도전성 패턴은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide, IGZO)을 포함하는, 표시 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 반도체 패턴의 일부를 노출시키는 단계는:
    상기 게이트 절연층의 타 영역에 대한 식각 공정을 통해 노출된 상기 반도체 패턴의 일 영역을 도핑시키는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제17 항에 있어서,
    상기 제2 트랜지스터 전극과 중첩하는 상기 비아층의 일 영역을 제거하여 제2 컨택홀을 형성하는 단계; 및
    상기 비아층 상에 제1 정렬 전극 및 상기 제1 정렬 전극과 이격하는 제2 정렬 전극을 배치하는 단계를 더 포함하고,
    상기 제1 정렬 전극은 상기 제2 컨택홀을 통해 제2 트랜지스터 전극과 연결되는, 표시 장치의 제조 방법.
  20. 제16 항에 있어서,
    상기 반도체 패턴 및 상기 도전성 패턴은 동일한 물질을 포함하며, 동시에 형성되는, 표시 장치의 제조 방법.
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