KR20240009547A - 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

표시 장치 및 이의 제조 방법이 제공된다. 표시 장치는 복수의 발광 영역들에 각각 대응한 복수의 화소 구동부들을 포함하는 회로 기판, 상기 회로 기판 상에 배치되고 상기 복수의 발광 영역들에 각각 대응되는 복수의 화소 전극들, 상기 복수의 화소 전극들 상에 각각 배치되는 복수의 화소 연결 전극들, 및 상기 복수의 화소 연결 전극들 상에 각각 배치되는 복수의 발광 소자들을 포함한다. 상기 복수의 화소 연결 전극들 각각은 상기 복수의 화소 전극들 각각 상에 배치되는 메인층과, 상기 메인층의 측면 중 상면에 접하는 일부를 둘러싸고 상기 메인층과 다른 재료로 이루어지는 서브층을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 표시 장치는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전과 같이 다양한 전자기기에 적용될 수 있는 평판형태로 마련될 수 있다.
표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 장치(Light Emitting Display) 등과 같은 평판형의 표시 장치일 수 있다.
발광 표시 장치는 광을 방출하는 발광소자에 따라, 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 무기 반도체 소자를 포함하는 무기 발광 표시 장치, 및 초소형 발광 다이오드 소자(또는 마이크로 발광 다이오드 소자, micro light emitting diode element)를 포함하는 초소형 발광 다이오드 표시 장치 등으로 구분될 수 있다.
표시 장치는 화소 전극 상에 발광 소자를 고정하고 화소 전극과 발광 소자 사이를 전기적으로 연결하는 화소 연결 전극을 포함할 수 있다. 화소 연결 전극은 비교적 높은 융점의 금속 재료에 비교적 낮은 융점의 금속 재료를 용융 상태로 침투시킨 IMC(Intermetallic Compound; 금속간화합물) 합금으로 이루어질 수 있다.
그런데, IMC 합금을 마련 시, 비교적 낮은 융점의 금속 재료와 비교적 높은 융점의 금속 재료 간의 혼합 비율이 부분 별로 상이하므로, IMC 합금은 균일한 특성으로 이루어지기 어렵다. 이에 따른 IMC 합금의 부분 별 식각비 차이로 인해, 복수의 발광 영역에 각각 대응되는 복수의 화소 연결 전극을 마련하기 위한 IMC 합금의 패터닝 공정이 용이하지 않고, 공정 오차가 빈번하게 발생될 수 있는 문제점이 있다.
더불어, 화소 전극과 발광 소자 간의 본딩에 대한 신뢰도를 확보하기 위해, IMC 합금로 이루어진 화소 연결 전극은 임계 이상의 두께로 마련될 필요가 있다. 이에 따라, 복수의 화소 연결 전극을 마련하는 과정의 공정 난이도를 낮추기 어려운 문제점이 있다.
본 발명이 해결하고자 하는 과제는 복수의 화소 연결 전극을 마련하는 과정의 공정 난이도를 낮출 수 있고 휘도를 개선할 수 있는 표시 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 복수의 발광 영역들에 각각 대응한 복수의 화소 구동부들을 포함하는 회로 기판, 상기 회로 기판 상에 배치되고 상기 복수의 발광 영역들에 각각 대응되는 복수의 화소 전극들, 상기 복수의 화소 전극들 상에 각각 배치되는 복수의 화소 연결 전극들, 및 상기 복수의 화소 연결 전극들 상에 각각 배치되는 복수의 발광 소자들을 포함한다. 상기 복수의 화소 연결 전극들 각각은 상기 복수의 화소 전극들 각각 상에 배치되는 메인층과, 상기 메인층의 측면 중 상면에 접하는 일부를 둘러싸고 상기 메인층과 다른 재료로 이루어지는 서브층을 포함한다.
상기 복수의 화소 연결 전극들 각각의 상기 메인층의 너비는 상기 복수의 화소 전극들 각각에 대응될 수 있다. 상기 복수의 화소 연결 전극들 각각의 상기 서브층의 너비는 상기 복수의 발광 소자들 각각에 대응될 수 있다.
상기 복수의 발광 소자들 각각은 상기 복수의 화소 연결 전극들 각각의 상기 메인층과 상기 서브층 상에 배치되고, 상기 복수의 화소 전극들 각각보다 더 큰 너비로 이루어질 수 있다.
상기 메인층은 소정의 제1 금속 재료와, 상기 제1 금속 재료보다 낮은 융점을 갖는 제2 금속 재료의 합금으로 이루어질 수 있다. 상기 서브층은 상기 제1 금속 재료로 이루어질 수 있다.
상기 제1 금속 재료는 금(Au), 은(Ag) 및 구리(Cu) 중 어느 하나로 선택될 수 있다. 상기 제2 금속 재료는 주석(Sn)으로 선택될 수 있다.
상기 복수의 화소 연결 전극들 각각은 상기 메인층과 상기 복수의 화소 전극들 각각 사이에 배치되는 제1 배리어층, 및 상기 메인층 및 상기 서브층과 상기 복수의 발광 소자들 각각 사이에 배치되는 제2 배리어층을 더 포함할 수 있다.
상기 제1 배리어층 및 제2 배리어층 각각은 티타늄(Ti)으로 선택될 수 있다.
상기 회로 기판은 상기 복수의 화소 구동부들을 덮는 제1 층간 절연층, 상기 제1 층간 절연층 상에 배치되고 상기 복수의 화소 구동부들과 각각 연결되는 복수의 화소 연장 전극들, 및 상기 복수의 화소 연장 전극들을 덮는 제2 층간 절연층을 포함할 수 있다. 상기 복수의 화소 전극들은 상기 제2 층간 절연층 상에 배치되고 상기 복수의 화소 연장 전극들과 각각 연결될 수 있다.
상기 표시 장치는 상기 회로 기판 상에 배치되고 상기 복수의 화소 전극들 사이의 이격 영역에 대응되는 제1 절연층, 상기 제1 절연층 상에 배치되고 상기 복수의 발광 영역들 사이의 이격 영역인 비발광 영역에 대응하며 상기 복수의 발광 소자들로부터 이격되는 격벽, 상기 복수의 발광 소자들 각각의 측면과 상기 격벽의 측면을 덮는 제2 절연층, 및 상기 회로 기판 상에 배치되고 상기 복수의 발광 소자들과 상기 격벽과 상기 제2 절연층을 덮는 공통 전극을 더 포함할 수 있다.
상기 표시 장치는 상기 공통 전극 중 상기 복수의 발광 소자들 각각의 측면과 상기 격벽의 측면에 대응하는 일부를 덮는 반사층을 더 포함할 수 있다.
상기 표시 장치는 상기 공통 전극 상에 배치되고 상기 격벽으로 둘러싸이며 상기 복수의 발광 영역들에 각각 대응되고 상기 복수의 발광 소자들로부터 방출된 광의 특성을 조절하는 복수의 광조절패턴들을 포함한 광조절층, 상기 광조절층 및 상기 공통 전극 상에 배치되는 제3 절연층, 및 상기 제3 절연층 상에 배치되는 컬러필터를 더 포함할 수 있다.
상기 격벽은 상기 제1 절연층 상에 배치되고 상기 복수의 화소 연결 전극들과 동일층으로 이루어지는 제1 벽층, 상기 제1 벽층 상에 배치되고 상기 복수의 발광 소자들과 동일층으로 이루어지는 제2 벽층, 상기 제2 벽층 상에 배치되고 반도체 재료로 이루어지는 제3 벽층, 및 상기 제3 벽층 상에 배치되고 마스크 재료로 이루어지는 제4 벽층을 포함할 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 복수의 발광 영역들에 각각 대응한 복수의 화소 구동부들을 포함하는 회로 기판을 마련하는 단계, 상기 복수의 발광 영역들에 각각 대응되는 복수의 화소 전극들을 상기 회로 기판 상에 배치하는 단계, 소정의 제1 금속 재료와 상기 제1 금속 재료보다 낮은 융점을 갖는 제2 금속 재료의 적층 구조로 각각 이루어진 복수의 화소 본딩 메인 재료층들을 상기 복수의 화소 전극들 상에 각각 배치하는 단계, 희생 기판의 일면에 배치된 반도체 구조물을 포함하는 반도체 기판을 마련하는 단계, 상기 제1 금속 재료를 포함한 본딩 서브 재료층을 상기 반도체 기판의 상기 반도체 구조물 상에 배치하는 단계, 상기 복수의 화소 본딩 메인 재료층들 각각의 상기 제2 금속 재료와 상기 본딩 서브 재료층의 제1 금속 재료가 상호 마주하도록 상기 회로 기판과 상기 반도체 기판을 정렬하는 단계, 상기 본딩 서브 재료층과 상기 복수의 화소 본딩 메인 재료층들을 접합하여, 상기 제1 금속 재료와 상기 제2 금속 재료의 합금으로 각각 이루어진 복수의 메인층들을 상기 복수의 화소 전극들 상에 각각 배치하는 단계, 상기 반도체 구조물로부터 상기 희생 기판을 제거하는 단계, 및 상기 복수의 메인층들 사이에 잔류된 상기 본딩 서브 재료층의 잔여물의 적어도 일부 및 상기 반도체 구조물을 패터닝하여, 적어도 상기 복수의 메인층들로 이루어지는 복수의 화소 연결 전극들, 및 상기 복수의 화소 연결 전극들 상에 배치되고 상기 복수의 발광 영역들에 각각 대응되는 복수의 발광 소자들을 마련하는 단계를 포함한다.
상기 복수의 화소 연결 전극들 및 상기 복수의 발광 소자들을 마련하는 단계에서, 상기 본딩 서브 재료층의 잔여물의 일부를 제거하여, 상기 본딩 서브 재료층의 잔여물의 다른 나머지 일부로 이루어지고 상기 복수의 메인층들의 측면 중 상면에 접하는 일부를 각각 둘러싸는 복수의 서브층들이 마련될 수 있다. 상기 복수의 화소 연결 전극들 각각은 상기 복수의 메인층들 각각과 상기 복수의 서브층들 각각으로 이루어질 수 있다.
상기 복수의 화소 본딩 메인 재료층들을 배치하는 단계 및 상기 본딩 서브 재료층을 배치하는 단계 각각에서, 상기 제1 금속 재료는 금(Au), 은(Ag) 및 구리(Cu) 중 어느 하나로 선택되고, 상기 제2 금속 재료는 주석(Sn)으로 선택될 수 있다.
상기 회로 기판을 마련하는 단계에서, 상기 회로 기판은 상기 복수의 화소 구동부들을 덮는 제1 층간 절연층과, 상기 제1 층간 절연층 상에 배치되고 상기 복수의 화소 구동부들과 각각 연결되는 복수의 화소 연장 전극들과, 상기 복수의 화소 연장 전극들을 덮는 제2 층간 절연층을 포함할 수 있다. 상기 복수의 화소 전극들은 상기 제2 층간 절연층 상에 배치되고 상기 복수의 화소 연장 전극들과 각각 연결될 수 있다.
상기 표시 장치의 제조 방법은 상기 복수의 화소 전극들을 배치하는 단계 이후에, 상기 복수의 화소 전극들 사이의 이격 영역에 대응한 제1 절연층을 상기 회로 기판 상에 배치하는 단계를 더 포함할 수 있다. 상기 복수의 화소 본딩 메인 재료층들을 배치하는 단계는 상기 제1 절연층의 일부 상에 마스크층을 배치하는 단계, 상기 복수의 화소 전극들과 상기 마스크층 상에 상기 제1 금속 재료와 상기 제2 금속 재료를 순차 적층하는 단계, 및 상기 마스크층을 상기 제1 절연층으로부터 분리하여 상기 마스크층 상의 제1 금속 재료와 제2 금속 재료를 제거하고, 상기 복수의 화소 전극들 상에 잔류된 상기 제1 금속 재료와 상기 제2 금속 재료로 각각 이루어진 상기 복수의 화소 본딩 메인 재료층들을 마련하는 단계를 포함할 수 있다.
상기 복수의 화소 연결 전극들 및 상기 복수의 발광 소자들을 마련하는 단계에서, 상기 제1 절연층 상에 배치되고 상기 복수의 발광 영역들 사이의 이격 영역인 비발광 영역에 대응하며 상기 복수의 발광 소자들로부터 이격되는 격벽이 더 마련될 수 있다. 상기 표시 장치의 제조 방법은 상기 복수의 화소 연결 전극들 및 상기 복수의 발광 소자들을 마련하는 단계 이후에, 상기 복수의 발광 소자들 각각의 측면과 상기 격벽의 측면을 덮는 제2 절연층을 배치하는 단계, 및 상기 복수의 발광 소자들과 상기 격벽과 상기 제2 절연층과 상기 제1 절연층을 덮는 공통 전극을 상기 회로 기판 상에 배치하는 단계를 더 포함할 수 있다.
상기 표시 장치의 제조 방법은 상기 공통 전극 중 상기 복수의 발광 소자들 각각의 측면과 상기 격벽의 측면에 대응하는 일부를 덮는 반사층을 배치하는 단계를 더 포함할 수 있다.
상기 표시 장치의 제조 방법은 상기 격벽으로 둘러싸이며 상기 복수의 발광 영역들에 각각 대응되고 상기 복수의 발광 소자들로부터 방출된 광의 특성을 조절하는 복수의 광조절패턴들을 포함한 광조절층을 상기 공통 전극 상에 배치하는 단계, 상기 광조절층 및 상기 공통 전극 상에 제3 절연층을 배치하는 단계, 및 상기 제3 절연층 상에 컬러필터를 배치하는 단계를 더 포함할 수 있다.
상기 마스크층을 배치하는 단계에서, 상기 마스크층은 상기 복수의 화소 전극들에 대응되는 복수의 제1 개구 영역들과, 상기 비발광 영역에 대응되고 상기 복수의 제1 개구 영역들로부터 이격되는 제2 개구 영역을 포함할 수 있다. 상기 복수의 화소 본딩 메인 재료층들을 마련하는 단계에서, 상기 복수의 제1 개구 영역들에 대응되는 제1 금속 재료와 제2 금속 재료에 의해 상기 복수의 화소 본딩 메인 재료층들이 마련되고, 상기 제2 개구 영역에 대응되는 제1 금속 재료와 제2 금속 재료에 의해 주변 본딩 메인 재료층이 더 마련될 수 있다. 상기 복수의 메인층들을 배치하는 단계에서, 상기 주변 본딩 메인 재료층과 상기 본딩 서브 재료층의 접합에 의해 제1 벽층의 메인층이 마련될 수 있다.
상기 복수의 화소 연결 전극들 및 상기 복수의 발광 소자들을 마련하는 단계에서, 상기 복수의 발광 소자들 각각은 상기 복수의 화소 연결 전극들 상에 각각 배치되고 제1 도전형의 도펀트로 도핑된 반도체 재료로 이루어지는 제1 반도체층, 상기 제1 반도체층 상에 배치되는 활성층, 및 상기 활성층 상에 배치되고 상기 제1 도전형과 상이한 제2 도전형의 도펀트로 도핑된 반도체 재료로 이루어지는 제2 반도체층을 포함할 수 있다. 상기 반도체 기판을 마련하는 단계에서, 상기 반도체 구조물은 상기 희생 기판의 일면에 배치되고 도핑되지 않은 반도체 재료로 이루어지는 제3 반도체층과, 제3 반도체층 상에 순차 적층되는 상기 제2 반도체층, 상기 활성층 및 상기 제1 반도체층을 포함할 수 있다. 상기 본딩 서브 재료층을 배치하는 단계에서, 상기 본딩 서브 재료층은 상기 반도체 구조물의 상기 제1 반도체층 상에 배치될 수 있다. 상기 희생 기판을 제거하는 단계에서, 상기 반도체 구조물의 상기 제3 반도체층이 노출될 수 있다.
상기 복수의 화소 연결 전극들 및 상기 복수의 발광 소자들을 마련하는 단계는, 상기 복수의 발광 영역들에 대응되고 소정의 제1 마스크 재료층으로 이루어진 복수의 제1 차단부들과, 상기 비발광 영역에 대응되고 상기 제1 마스크 재료층과 상이한 재료의 제2 마스크 재료층 및 상기 제1 마스크 재료층의 적층 구조로 이루어진 제2 차단부와, 상기 복수의 제1 차단부들 각각과 상기 제2 차단부 사이의 이격 영역에 배치되는 개구부를 포함한 마스크 구조물을 상기 반도체 구조물의 상기 제3 반도체층 상에 배치하는 단계, 상기 마스크 구조물의 상기 개구부에 대응되는 상기 반도체 구조물과 상기 본딩 서브 재료층의 잔여물 각각의 일부를 제거하여, 상기 복수의 제1 차단부들에 대응되는 반도체 구조물로 각각 이루어진 복수의 패턴층들과 복수의 화소 연결 전극들을 마련하고, 상기 제2 차단부에 대응되는 반도체 구조물로 이루어진 제2 벽층과 제3 벽층을 마련하는 단계, 상기 제1 마스크 재료층을 제거하여 상기 복수의 제1 차단부들에 대응한 상기 복수의 패턴층들을 노출시키고, 상기 제2 차단부의 상기 제2 마스크 재료층으로 이루어진 제4 벽층을 마련하는 단계, 상기 복수의 패턴층들 각각의 상기 제3 반도체층의 적어도 일부를 제거하여, 상기 복수의 발광 소자들을 마련하는 단계를 포함할 수 있다. 상기 격벽은 상기 제1 벽층, 상기 제2 벽층, 상기 제3 벽층 및 상기 제4 벽층으로 이루어질 수 있다.
상기 복수의 메인층들을 배치하는 단계에서, 상기 제1 금속 재료 및 제2 금속 재료에 상기 제2 금속 재료의 융점에 대응되는 소정의 열과 소정의 압력을 인가하여, 용융된 제2 금속 재료와 상기 제1 금속 재료를 결합시키는 과정을 포함할 수 있다.
상기 복수의 화소 본딩 메인 재료층들을 배치하는 단계에서, 상기 복수의 화소 본딩 메인 재료층들 각각은 상기 복수의 화소 전극들 각각과 상기 제1 금속 재료 사이에 배치되는 제1 배리어층을 더 포함할 수 있다. 상기 본딩 서브 재료층을 배치하는 단계에서, 상기 본딩 서브 재료층은 상기 반도체 구조물과 상기 제1 금속 재료 사이에 배치되는 제2 배리어층을 더 포함할 수 있다.
상기 제1 배리어층 및 상기 제2 배리어층 각각은 티타늄(Ti)으로 선택될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치는 복수의 발광 영역들에 각각 대응되는 복수의 화소 전극들과, 복수의 화소 전극들 상에 각각 배치되는 복수의 화소 연결 전극들과, 복수의 화소 연결 전극들 상에 각각 배치되는 복수의 발광 소자들을 포함하고, 복수의 화소 연결 전극들 각각은 복수의 화소 전극들 각각 상에 배치되는 메인층과, 메인층의 측면 중 상면에 접하는 일부를 둘러싸고 메인층과 다른 재료로 이루어지는 서브층을 포함한다.
여기서, 메인층은 소정의 제1 금속 재료와, 제1 금속 재료보다 낮은 융점을 갖는 제2 금속 재료의 합금으로 이루어지고, 서브층은 제1 금속 재료로 이루어진다.
이에 따라, 복수의 화소 전극들 각각 상에 배치된 제1 금속 재료와 제2 금속 재료를 IMC 합금화하여 복수의 화소 연결 전극들 각각의 메인층을 마련한 다음, 복수의 화소 연결 전극들 각각의 메인층 주변에 잔류된 제1 금속 재료를 복수의 발광 영역에 각각 대응되도록 분리하여 복수의 화소 연결 전극들 각각의 서브층을 마련하는 과정을 통해, 제1 금속 재료와 제2 금속 재료의 IMC 합금으로 이루어진 메인층을 각각 포함한 복수의 화소 연결 전극들이 마련될 수 있다.
이와 같이, 복수의 화소 연결 전극들 각각의 메인층은 복수의 화소 전극들 각각 상에 배치된 제1 금속 재료와 제2 금속 재료로 형성되므로, IMC 합금을 패터닝하는 과정이 배제될 수 있다. 즉, IMC 합금을 분리하는 것이 아니라, 제1 금속 재료만을 분리하는 과정으로 복수의 화소 연결 전극들이 마련될 수 있다.
따라서, 복수의 화소 연결 전극들을 마련하는 과정의 공정 난이도가 낮아질 수 있다.
더불어, 복수의 화소 연결 전극들 각각의 메인층은 복수의 화소 전극들 각각 상에 배치되는 반면, 복수의 발광 소자들 각각은 복수의 화소 연결 전극들 각각의 메인층과 서브층 상에 배치된다. 그러므로, 복수의 발광 소자들 각각은 복수의 화소 연결 전극들 각각보다 더 큰 너비로 이루어질 수 있다.
즉, 발광 소자의 너비가 화소 전극의 너비로 한정되지 않으므로, 표시 장치의 휘도가 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다.
도 2는 도 1의 A 부분을 상세히 보여주는 도면이다.
도 3은 도 2의 B-B'를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
도 4는 도 2의 어느 하나의 발광 영역에 대응한 발광 소자와 화소 구동부의 일 예시를 보여주는 회로도이다.
도 5 및 도 6은 도 2의 어느 하나의 발광 영역에 대응한 발광 소자와 화소 구동부의 다른 예시들을 보여주는 회로도이다.
도 7은 제1 실시예에 있어서 도 2의 C-C'를 따라 절단한 면을 보여주는 단면도이다.
도 8은 도 7의 어느 하나의 발광 소자의 일 예시를 보여주는 확대 단면도이다.
도 9는 제2 실시예에 있어서 도 2의 C-C'를 따라 절단한 면을 보여주는 단면도이다.
도 10은 제3 실시예에 있어서 도 2의 C-C'를 따라 절단한 면을 보여주는 단면도이다.
도 11은 제4 실시예에 있어서 도 2의 C-C'를 따라 절단한 면을 보여주는 단면도이다.
도 12는 도 11의 D 부분의 일 예시를 보여주는 확대 단면도이다.
도 13은 제4 실시예에 따른 표시 장치의 제조 방법을 보여주는 순서도이다.
도 14 내지 도 32는 도 13의 단계들을 보여주는 공정도이다.
도 33은 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다.
도 34는 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 35는 일 실시예에 따른 표시 장치를 포함하는 자동차 계기판과 센터페시아를 보여주는 일 예시 도면이다.
도 36은 일 실시예에 따른 표시 장치를 포함하는 투명표시장치를 보여주는 일 예시 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 평면도이다. 도 2는 도 1의 A 부분을 상세히 보여주는 도면이다.
본 명세서에서는 일 실시예에 따른 표시 장치가 초소형 발광 다이오드(마이크로 또는 나노 발광 다이오드)를 포함하는 초소형 발광 다이오드 표시 장치(마이크로 또는 나노 발광 다이오드 표시 장치)인 것을 중심으로 설명하지만, 본 명세서의 일 실시예는 이에 한정되지 않는다.
또한, 본 명세서에서는 일 실시예에 따른 표시 장치가 실리콘 웨이퍼를 이용한 반도체 공정에 의해 형성된 회로 기판(110) 상에 발광 소자로서 발광 다이오드들을 배치한 LEDoS(Light Emitting Diode on Silicon)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않음에 주의하여야 한다.
더불어, 본 명세서에서, 제1 방향(DR1)은 표시 장치(100)의 표시면 중 가로 방향을 가리키고, 제2 방향(DR2)은 표시 장치(100)의 표시면 중 세로 방향을 가리키며, 제3 방향(DR3)은 표시 장치(100)의 두께 방향 또는 회로 기판(110)의 두께 방향을 가리킨다. 이 경우, "좌", "우", "상", "하"는 표시 장치(100)의 표시면을 정면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"은 제1 방향(DR1)의 일측, "좌측"은 제1 방향(DR1)의 타측, "상측"은 제2 방향(DR2)의 일측, "하측"은 제2 방향(DR2)의 타측을 나타낸다. 또한, "상부"는 제3 방향(DR3)의 일측을 가리키고, "하부"는 제3 방향(DR3)의 타측을 가리킨다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(100)는 평판형태로 이루어질 수 있다.
일 예로, 표시 장치(100)는 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변을 갖는 사각형의 평면 형태를 가질 수 있다. 다만, 표시 장치(100)의 평면 형태는 이에 한정되지 않으며, 사각형 이외의 다른 다각형, 원형, 타원형 또는 비정형의 평면 형태를 가질 수 있다.
이러한 표시 장치(100)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(100)은 화상 표시를 위한 광을 방출하는 표시 영역(DA: Display Area)과, 표시 영역(DA)의 주변인 비표시 영역(NDA: Non Display Area)을 포함한다. 비표시 영역(NDA)에서는 화상 표시를 위한 광이 방출되지 않는다.
표시 영역(DA)은 표시 장치(100)의 평면 형태를 추종할 수 있다. 일 예로, 도 1과 같이, 표시 영역(DA)은 사각형으로 이루어질 수 있다. 다만, 이는 단지 예시일 뿐이며, 일 실시예의 표시 영역(DA)은 사각형 이외의 다른 다각형, 원형, 타원형 또는 비정형의 평면 형태를 가질 수 있다.
표시 영역(DA)은 표시 장치(100)의 표시면 중 중앙 대부분에 배치될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 가장자리를 둘러싸도록 배치될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 제2 방향(DR2)의 양측에 배치되는 제1 패드부(PDA1)와 제2 패드부(PDA2), 표시 영역(DA)과 제1 패드부(PDA1) 사이의 제1 공통 연결 영역(CCA1), 및 표시 영역(DA)과 제2 패드부(PDA2) 사이의 제2 공통 연결 영역(CCA2)을 포함할 수 있다.
도 2를 참조하면, 표시 장치(100)는 표시 영역(DA)에 배열되고 영상 표시를 위한 각각의 광을 방출하는 복수의 발광 영역들(EA)을 포함한다.
복수의 발광 영역들(EA)은 서로 다른 색상을 방출하는 제1 발광 영역(EA1). 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)을 포함할 수 있다. 그리고, 상호 인접한 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)의 조합은 백색 광을 표시할 수 있는 최소 발광 단위인 화소(PX)를 이룰 수 있다.
즉, 표시 장치(100)는 표시 영역(DA)에 매트릭스 배열되고 각각의 휘도 및 색상을 표시하는 복수의 화소(PX)를 포함하고, 복수의 화소(PX) 각각은 상호 인접한 제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)으로 이루어진다.
본 명세서의 실시예에서는 복수의 화소(PX) 각각이 서로 다른 색상에 대응하는 세 개의 발광 영역(EA1, EA2, EA3)을 포함하는 경우를 예시하였으나, 이에 한정되지 않는다. 예를 들어, 복수의 화소(PX)들 각각은 네 개의 발광 영역들을 포함할 수 있다.
제1 발광 영역(EA1)은 제1 색상의 광(이하, "제1 광"이라 함)을 방출하는 영역이다. 제1 광은 청색 파장 대역의 광일 수 있다. 청색 파장 대역은 대략 370㎚ 내지 460㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제2 발광 영역(EA2)은 제1 색상보다 높은 파장 대역인 제2 색상의 광(이하, "제2 광"이라 함)을 방출하는 영역이다. 제2 광은 녹색 파장 대역의 광일 수 있다. 녹색 파장 대역은 대략 480㎚ 내지 560㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제3 발광 영역(EA3)은 제2 색상보다 높은 파장 대역인 제3 색상의 광(이하, "제3 광"이라 함)을 방출하는 영역이다. 제3 광은 적색 파장 대역의 광일 수 있다. 적색 파장 대역은 대략 600㎚ 내지 750㎚일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 발광 영역(EA1), 제2 발광 영역(EA2) 및 제3 발광 영역(EA3)은 제1 방향(DR1)에서 교대로 배열될 수 있다. 예를 들어, 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 제3 발광 영역(EA3)들은 제1 방향(DR1)에서 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)의 순서로 배치될 수 있다.
제1 발광 영역(EA1)들은 제2 방향(DR2)으로 나란하게 배열될 수 있다. 제2 발광 영역(EA2)들은 제2 방향(DR2)으로 나란하게 배열될 수 있다. 제3 발광 영역(EA3)들은 제2 방향(DR2)으로 나란하게 배열될 수 있다.
제1 패드부(PDA1)는 표시 장치(100)의 제2 방향(DR2)의 일측(도 1의 상측)에 배치될 수 있다. 제1 패드부(PDA1)는 외부의 회로 보드(도 4의 CB)와 연결되는 제1 패드(PD1)들을 포함할 수 있다.
제2 패드부(PDA2)는 표시 장치(100)의 제2 방향(DR2)의 다른 일측(도 1의 하측)에 배치될 수 있다. 제2 패드부(PDA2)는 외부의 회로 보드(도 3의 CB)와 연결되기 위한 제2 패드들을 포함할 수 있다. 제2 패드부(PDA2)는 생략될 수 있다.
제1 공통 연결 영역(CCA1)과 제2 공통 연결 영역(CCA2) 각각은 복수의 공통 연결 전극(CCE)을 포함할 수 있다.
도 3은 도 2의 B-B'를 따라 절단한 면의 일 예시를 보여주는 단면도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(100)는 회로 기판(110), 회로 기판(110) 상의 제1 패드부(PDA1)에 배치되는 제1 패드(PD1), 회로 기판(110) 상에 배치되고 제1 패드(PD1)의 주변에 대응되는 제1 절연층(121), 제1 절연층(121) 상의 제1 공통 연결 영역(CCA1)에 배치되는 공통 연결 전극(CCE), 제1 패드(PD1) 상에 배치되는 패드 연결 전극(PDE), 제1 절연층(121) 상에 배치되고 공통 연결 전극(CCE) 및 패드 연결 전극(PDE) 각각의 측면을 덮는 제2 절연층(122), 및 제1 절연층(121) 상에 배치되고 공통 연결 전극(CCE)을 덮는 공통 전극(CE)을 포함할 수 있다.
제1 패드(PD1)는 회로 기판(110)의 배선(미도시)을 통해 공통 연결 전극(CCE)과 연결될 수 있다.
회로 기판(110)의 가장자리 중 제1 패드부(PDA1)와 인접한 일측에 회로 보드(CB)가 고정될 수 있다.
패드 연결 전극(PDE)은 와이어(WR)를 통해 회로 보드(CB)의 패드(CPD)에 전기적으로 연결될 수 있다.
회로 보드(CB)는 연성 인쇄 회로 기판(flexible printed circuit board, FPCB), 인쇄 회로 기판(printed circuit board, PCB), 연성 인쇄 회로(flexible printed circuit, FPC) 또는 칩온 필름(chip on film, COF)과 같은 연성 필름(flexible film)일 수 있다.
공통 연결 전극(CCE)과 패드 연결 전극(PDE)은 동일층 및 동일한 물질로 이루어질 수 있다.
일 예로, 공통 연결 전극(CCE)과 패드 연결 전극(PDE) 각각은 서로 다른 융점을 갖는 두 종류의 금속 재료에 의한 IMC(Inter Metallic Compound) 합금으로 이루어진 메인층(MNL)을 포함할 수 있다. 또는, 공통 연결 전극(CCE)과 패드 연결 전극(PDE) 각각은 회로 기판(110)과 인접한 메인층(MNL)의 일면에 배치되는 제1 배리어층(BRL1), 및 메인층(MNL) 상에 배치되는 제2 배리어층(BRL2)을 더 포함할 수 있다.
도 4는 도 2의 어느 하나의 발광 영역에 대응한 발광 소자와 화소 회로부의 일 예시를 보여주는 회로도이다.
표시 장치(100)의 회로 기판(110)은 복수의 발광 영역들(EA)에 각각 대응한 복수의 화소 구동부(PXD)들을 포함한다.
도 4를 참조하면, 복수의 화소 회로부(PXD) 각각은 적어도 하나의 트랜지스터(T1, T2)를 포함할 수 있다.
일 예시의 화소 회로부(PXD)는 발광 소자(LE)에 연결된 제1 트랜지스터(T1), 및 제1 트랜지스터(T1)의 게이트 전극에 연결된 제2 트랜지스터(T2)와 스토리지 커패시터(CST)를 포함할 수 있다.
제1 트랜지스터(T1)는 소정의 고전위 전압인 제1 구동 전원을 공급하는 제1 전원 배선(VDL)과 발광 소자(LE) 사이에 배치된다.
제2 트랜지스터(T2)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 게이트 전극 사이에 배치된다. 데이터 라인(DL)은 각 프레임 기간 및 각 발광 영역(EA)에 대응한 데이터 신호를 공급한다.
제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 연결된다. 스캔 라인(SL)은 각 프레임 기간의 일부 기간 동안 데이터신호의 기입 여부를 선택하기 위한 스캔신호를 공급한다.
스토리지 커패시터(CST)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 제1 노드(N1)는 제1 트랜지스터(T1)의 게이트전극과 제2 트랜지스터(T2) 사이의 접점이고, 제2 노드(N2)는 제1 트랜지스터(T1)와 전원라인(PL) 사이의 접점이다. 즉, 스토리지 커패시터(CST)는 제1 트랜지스터(T1)의 게이트전극과 제1 전극 사이에 연결된다.
제2 트랜지스터(T2)가 스캔라인(SL)의 스캔신호에 기초하여 턴온되면, 턴온된 제2 트랜지스터(T2)를 통해 데이터라인(DL)의 데이터신호가 제1 트랜지스터(T1)의 게이트전극 및 스토리지 커패시터(CST)로 공급된다.
제1 트랜지스터(T1)는 제1 노드(N1)로 전달된 데이터신호에 기초하여 턴온된다. 턴온된 제1 트랜지스터(T1)의 제1 전극과 제2 전극 사이에는 데이터신호에 대응한 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)가 발생되며, 구동전류(Ids)는 발광소자(LE)에 공급된다.
스토리지 커패시터(CST)는 제1 노드(N1)로 전달된 데이터신호에 기초하여 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제1 전극(예를 들면, 제1 전원 배선(VDL)에 연결된 소스 전극) 간의 차전압으로 충진된다.
제1 트랜지스터(T1)의 턴온 상태는 스토리지 커패시터(CST)에 충진된 전압에 기초하여 유지될 수 있다.
발광 소자(LE)의 애노드 전극은 제1 트랜지스터(T1)에 전기적으로 연결되고, 발광 소자(LE)의 캐소드 전극은 제1 구동 전원보다 낮은 전압인 제2 구동 전원을 공급하는 제2 전원 배선(VSL)에 접속될 수 있다.
발광 소자(LE)는 턴온된 제1 트랜지스터(T1)에 의한 구동 전류(Ids)에 기초하여 광을 방출한다. 발광 소자(LE)의 휘도는 구동 전류(Ids)에 비례할 수 있다.
도 4의 화소 구동부(PXD)는 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함하는 경우를 도시하고 있으나, 일 실시예의 화소 구동부(PXD)는 도 4의 도시로 한정되지 않는 것에 주의하여야 한다.
즉, 일 실시예의 화소 구동부(PXD)는 셋 이상의 트랜지스터들 또는 둘 이상의 커패시터들을 포함할 수 있고, 화소 구동부(PXD)에 포함된 트랜지스터들 중 적어도 하나는 P 타입 MOSFET으로 형성될 수도 있다.
도 5 및 도 6은 도 2의 어느 하나의 발광 영역에 대응한 발광 소자와 화소 구동부의 다른 예시들을 보여주는 회로도이다.
도 5를 참조하면, 다른 예시에 따른 복수의 화소 구동부(PXD)들 각각은 구동 트랜지스터(transistor)(DT), 스위치 소자들, 및 커패시터(C1)를 포함할 수 있다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함할 수 있다.
구동 트랜지스터(DT)와 스위치 소자들 각각은 게이트 전극, 제1 전극, 및 제2 전극을 포함한다.
구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다.
커패시터(C1)는 구동 트랜지스터(DT)의 제2 전극과 제2 전원 배선(VSL) 사이에 형성된다. 커패시터(C1)의 일 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되고, 타 전극은 제2 전원 배선(VSL)에 접속될 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 반도체층이 폴리 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.
구동 트랜지스터(DT)는 제1 전원 배선(VDL)과 제2 전원 배선(VSL) 사이에 발광소자(LE)와 직렬로 연결된다.
즉, 구동 트랜지스터(DT)의 제1 전극(예를 들면, 소스 전극)은 제1 전원 배선(VDL)에 대응되고, 구동 트랜지스터(DT)의 제2 전극(예를 들면, 드레인 전극)은 발광소자(LE)의 제1 전극(예를 들면, 애노드 전극)에 대응될 수 있다.
발광소자(LE)의 제2 전극(예를 들면, 캐소드 전극)은 제2 전원 배선(VSL)에 연결될 수 있다.
발광소자(LE)의 양단에는 기생 용량(Cel)이 형성될 수 있다.
커패시터(C1)는 구동 트랜지스터(DT)의 게이트 전극과 제1 전원 배선(VDL) 사이에 연결될 수 있다.
제1 트랜지스터(ST1)는 구동 트랜지스터(DT)의 게이트 전극과 구동 트랜지스터(DT)의 제2 전극(예를 들면, 드레인 전극) 사이에 연결될 수 있다. 제1 트랜지스터(ST1)가 기입 스캔 배선(GWL)의 게이트 신호에 기초하여 턴온되면, 구동 트랜지스터(DT)의 게이트 전극과 구동 트랜지스터(DT)의 제2 전극은 동전위로 변경될 수 있다.
제2 트랜지스터(ST2)는 데이터 배선(DTL)과 구동 트랜지스터(DT)의 제1 전극(예를 들면, 소스 전극) 사이에 연결될 수 있다. 제2 트랜지스터(ST2)가 기입 스캔 배선(GWL)의 게이트 신호에 기초하여 턴온되면, 데이터 배선(DTL)의 데이터 신호가 구동 트랜지스터(DT)의 제1 전극으로 전달될 수 있다.
이때, 구동 트랜지스터(DT)의 게이트 전극과 구동 트랜지스터(DT)의 제1 전극 간의 전압 차가 문턱 전압 이상이 되면, 구동 트랜지스터(DT)가 턴온되며, 게이트 전극과 소스 전극 간의 전압 차에 대응되는 구동 전류가 발생된다.
제3 트랜지스터(ST3)는 구동 트랜지스터(DT)의 게이트 전극과 초기화 전압 배선(VIL) 사이에 연결될 수 있다. 제3 트랜지스터(ST3)가 초기화 스캔 배선(GIL)의 게이트 신호에 의해 턴온되면, 구동 트랜지스터(DT)의 게이트 전극의 전위가 초기화 전압 배선(VIL)의 전압으로 초기화 될 수 있다.
제4 트랜지스터(ST4)는 발광소자(LE)의 제1 전극(예를 들면, 애노드 전극)과 초기화 전압 배선(VIL) 사이에 연결될 수 있다. 제4 트랜지스터(ST4)가 제어 스캔 배선(GCL)의 게이트 신호에 의해 턴온되면, 발광소자(LE)의 제1 전극(예를 들면, 애노드 전극)의 전위가 초기화 전압 배선(VIL)의 전압으로 초기화 될 수 있다.
제5 트랜지스터(ST5)는 제1 전원 배선(VDL)과 구동 트랜지스터(DT) 사이에 연결될 수 있다.
제6 트랜지스터(ST6)는 구동 트랜지스터(DT)와 발광소자(LE) 사이에 연결될 수 있다.
제5 트랜지스터(ST5) 및 제6 트랜지스터(ST6)가 발광 배선(EL)의 게이트 신호에 의해 턴온되면, 구동 트랜지스터(DT)에 의한 구동 전류가 발광소자(LE)에 공급될 수 있다.
도 5에서는 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다.
즉, 도 6을 참조하면, 복수의 화소 구동부(PXD) 각각에 구비된 트랜지스터들(DT, ST1~ST6) 중 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)가 P 타입 MOSFET으로 형성되고, 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)가 N 타입 MOSFET으로 형성될 수 있다.
이 경우, N 타입 MOSFET으로 이루어진 제1 트랜지스터(ST1)의 게이트 전극은 기입 스캔 배선(GWL)이 아니라, 제어 스캔 배선(GCL)에 연결될 수 있다. 즉, 제1 트랜지스터(ST1)는 제어 스캔 배선(GCL)의 게이트 신호에 의해 턴온될 수 있다.
대신, 기입 스캔 배선(GWL)은 P 타입 MOSFET으로 이루어진 제4 트랜지스터(ST4)의 게이트 전극에 연결될 수 있다.
여기서, 제어 스캔 배선(GCL)의 게이트 신호 및 초기화 스캔 배선(GIL)의 게이트 신호는 N 타입 MOSFET을 턴온시키기 위한 게이트 하이 전압으로 이루어질 수 있다.
반면, 기입 스캔 배선(GWL)의 게이트 신호 및 발광 배선(EL)의 게이트 신호는 P 타입 MOSFET을 턴온시키기 위한 게이트 로우 전압으로 이루어질 수 있다.
P 타입 MOSFET으로 형성되는 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6) 각각의 액티브층은 폴리 실리콘으로 형성되고, N 타입 MOSFET으로 형성되는 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3) 각각의 액티브층은 산화물 반도체로 형성될 수 있다.
일 실시예의 화소 구동부(PXD)는 도 4, 도 5 및 도 6의 도시로 한정되지 않으며, 예시되지 않은 다른 회로 구조로 형성될 수도 있다.
다음, 각 실시예에 따른 표시 장치(100A~D)를 설명한다.
도 7은 제1 실시예에 있어서 도 2의 C-C'를 따라 절단한 면을 보여주는 단면도이다. 도 8은 도 7의 어느 하나의 발광 소자의 일 예시를 보여주는 확대 단면도이다.
도 8을 참조하면, 제1 실시예에 따른 표시 장치(100A)는 복수의 발광 영역들(EA)에 각각 대응한 복수의 화소 구동부(PXD)들을 포함하는 회로 기판(110), 회로 기판(110) 상에 배치되고 복수의 발광 영역들(EA)에 대응되는 복수의 화소 전극(PE)들, 복수의 화소 전극(PE)들 상에 각각 배치되는 복수의 화소 연결 전극(PCE)들, 및 복수의 화소 연결 전극(PCE)들 상에 각각 배치되는 복수의 발광 소자(LE)들을 포함한다.
복수의 화소 연결 전극(PCE)들 각각은 복수의 화소 전극(PE)들 각각 상에 배치되는 메인층(MNL)과, 메인층(MNL)의 측면 중 상면에 접하는 일부를 둘러싸고 메인층(MNL)과 다른 재료로 이루어지는 서브층(SBL)을 포함한다.
회로 기판(110)은 복수의 화소 구동부(PXD)가 배치된 실리콘 기판(111), 및 실리콘 기판(111) 상에 배치되고 복수의 화소 구동부(PXD)들을 덮는 층간 절연층(112)을 포함할 수 있다.
실리콘 기판(111)은 실리콘 웨이퍼를 이용한 반도체 공정으로 마련될 수 있다.
층간 절연층(112)은 실리콘 질화물(SiNx), 실리콘 산화물(SiO2), 알루미늄 산화물(Al2O3), 및 하프늄 산화물(HfOx) 등과 같은 무기 절연 재료의 단일층 또는 다중층으로 이루어질 수 있다.
복수의 화소 전극(PE)들 각각은 회로 기판(110)의 층간 절연층(112) 상에 배치되고, 적어도 층간 절연층(112)을 관통하는 홀을 통해 복수의 화소 구동부(PXD)들과 각각 전기적으로 연결될 수 있다.
복수의 화소 전극(PE)들 각각은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 하나의 단일층 또는 다중층으로 이루어질 수 있다.
복수의 화소 전극(PE)들은 복수의 화소 연결 전극(PCE)들을 통해 복수의 발광 소자(LE)들과 전기적으로 연결될 수 있다.
복수의 화소 연결 전극(PCE)들 각각은 복수의 화소 전극(PE) 각각 상에 배치되는 메인층(MNL)과, 메인층(MNL)의 측면 중 상측 일부를 둘러싸는 서브층(SBL)을 포함한다.
복수의 화소 연결 전극(PCE)들 각각의 메인층(MNL)의 너비는 복수의 화소 전극(PE)들 각각에 대응된다.
복수의 화소 연결 전극(PCE)들 각각의 서브층(SBL)의 너비는 복수의 발광 소자(LE)들 각각에 대응된다.
즉, 복수의 화소 전극(PE)들은 복수의 화소 연결 전극(PCE)들의 메인층(MNL)에만 대응되는 반면, 복수의 발광 소자(LE)들 각각은 복수의 화소 연결 전극(PCE)들 각각의 메인층(MNL)과 서브층(SBL) 상에 배치된다. 그러므로, 복수의 발광 소자(LE)들 각각은 복수의 화소 전극(PE)들 각각보다 더 큰 너비로 이루어진다.
메인층(MNL)은 소정의 제1 금속 재료와, 제1 금속 재료보다 낮은 융점을 갖는 제2 금속 재료의 합금으로 이루어질 수 있다.
즉, 메인층(MNL)은 비교적 낮은 융점의 제2 금속 재료를 용융상태로 제1 금속 재료에 침투시키는 과정으로 마련되는 IMC 합금으로 이루어질 수 있다.
일 예로, 비교적 높은 융점을 갖는 제1 금속 재료는 금(Au), 은(Ag) 및 구리(Cu) 중 어느 하나로 선택될 수 있다.
그리고, 제2 금속 재료는 제1 금속 재료보다 낮은 융점을 갖는 금속으로 선택될 수 있다. 일 예로, 제2 금속 재료는 주석(Sn)으로 선택될 수 있다.
달리 설명하면, 메인층(MNL)은 AuSn, AgSn 및 CuSn 중 어느 하나의 IMC 합금으로 이루어질 수 있다.
서브층(SBL)은 제1 금속 재료로 이루어질 수 있다.
서브층(SBL)은 메인층(MNL)의 측면 중 상면에 접하는 일부만을 둘러싸도록 배치됨에 따라, 메인층(MNL)의 하면에 접하는 화소 전극(PE)으로부터 제3 방향(DR3)으로 이격된다.
복수의 화소 연결 전극(PCE)들 각각은 메인층(MNL)의 일면과 복수의 화소 전극(PE)들 각각 사이에 배치되는 제1 배리어층(BRL1), 및 메인층(MNL)의 다른 일면 및 서브층(SBL)과 복수의 발광 소자(LE)들 각각 사이에 배치되는 제2 배리어층(BRL2)을 더 포함할 수 있다.
제1 배리어층(BRL1) 및 제2 배리어층(BRL2) 각각은 제2 금속 재료의 확산을 차단하는 재료로 이루어질 수 있다.
일 예로, 제1 배리어층(BRL1) 및 제2 배리어층(BRL2) 각각은 티타늄(Ti)으로 선택될 수 있다.
복수의 화소 연결 전극(PCE)들은 복수의 공통 연결 전극(도 3의 CCE)들과 동일층으로 이루어질 수 있다.
복수의 발광 소자(LE)들은 수직형 발광 다이오드 소자로 마련될 수 있다. 복수의 발광 소자(LE)들은 마이크로 발광 다이오드(micro light emitting diode) 소자 또는 나노 발광 다이오드(nano light emitting diode)일 수 있다.
일 예로, 복수의 발광 소자(LE) 각각의 제3 방향(DR3)의 두께는 대략 1 내지 5㎛일 수 있다.
도 8을 참조하면, 복수의 발광 소자(LE) 각각은 제1 도전형의 도펀트로 도핑된 반도체 재료로 이루어지는 제1 반도체층(SEM1), 제1 반도체층(SEM1) 상에 배치되는 활성층(MQW), 및 활성층(MQW) 상에 배치되고 제1 도전형과 상이한 제2 도전형의 도펀트로 도핑된 반도체 재료로 이루어지는 제2 반도체층(SEM2)을 포함할 수 있다.
또는, 복수의 발광 소자(LE) 각각은 제2 반도체층(SEM2) 상에 배치되고 도핑되지 않은 반도체 재료로 이루어지는 제3 반도체층(SEM3)을 더 포함할 수 있다.
또는, 복수의 발광 소자(LE) 각각은 제1 반도체층(SEM1)과 활성층(MQW) 사이에 배치되는 전자저지층(EBL), 및 활성층(MQW)과 제2 반도체층(SEM2) 사이에 배치되는 초격자층(SLT)을 더 포함할 수 있다.
제1 반도체층(SEM1)은 화소 연결 전극(PCE) 상에 배치될 수 있다. 제1 반도체층(SEM1)은 Mg, Zn, Ca, Se, Ba 등과 같은 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제1 반도체층(31)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제1 반도체층(31)의 두께는 대략 30 내지 200㎚일 수 있다.
전자 저지층(EBL)은 제1 반도체층(SEM1) 상에 배치될 수 있다. 전자 저지층(EBL)은 너무 많은 전자가 활성층(MQW)으로 흐르는 것을 억제 또는 방지하기 위한 층일 수 있다. 예를 들어, 전자 저지층(EBL)은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층(EBL)의 두께는 대략 10 내지 50㎚일 수 있다. 전자 저지층(EBL)은 생략될 수 있다.
활성층(MQW)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 전기 신호에 따른 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 활성층(MQW)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 제1 광, 즉 청색 파장 대역의 광을 방출할 수 있다.
활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 우물층의 두께는 대략 1 내지 4㎚이고, 배리어층의 두께는 3 내지 10㎚일 수 있다.
또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(MQW)이 방출하는 광은 제1 광(청색 파장 대역의 광)으로 제한되지 않고, 경우에 따라 제2 광(녹색 파장 대역의 광) 또는 제3 광(적색 파장 대역의 광)을 방출할 수도 있다.
활성층(MQW) 상에는 초격자층(SLT)이 배치될 수 있다. 초격자층(SLT)은 제2 반도체층(SEM2)과 활성층(MQW) 사이의 응력을 완화하기 위한 층일 수 있다. 예를 들어, 초격자층(SLT)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SLT)의 두께는 대략 50 내지 200㎚일 수 있다. 초격자층(SLT)은 생략될 수 있다.
제2 반도체층(SEM2)은 초격자층(SLT) 상에 배치될 수 있다. 제2 반도체층(SEM2)은 Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예를 들어, 제2 반도체층(SEM2)은 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체층(SEM2)의 두께는 대략 500㎚ 내지 1㎛일 수 있다.
제3 반도체층(SEM3)은 비도핑 Gan일 수 있다. 제3 반도체층(SEM3)은 생략될 수도 있다.
복수의 화소 연결 전극(PCE)들은 복수의 화소 전극(PE)들과 복수의 발광 소자(LE) 각각의 제1 반도체층(SEM1) 사이에 각각 배치될 수 있다.
도 7의 도시와 같이, 제1 실시예의 표시 장치(100A)는 회로 기판(110) 상에 배치되고 복수의 화소 전극(PE)들 사이의 이격 영역에 대응되는 제1 절연층(121), 제1 절연층(121) 상에 배치되고 복수의 발광 영역들(EA) 사이의 이격 영역인 비발광 영역(NEA)에 대응하며 복수의 발광 소자(LE)들로부터 이격되는 격벽(PW), 복수의 발광 소자(LE)들 각각의 측면과 격벽(PW)의 측면을 덮는 제2 절연층(122), 및 회로 기판(110) 상에 배치되고 복수의 발광 소자(LE)들과 격벽(PW)과 제2 절연층(122)을 덮는 공통 전극(CE)을 더 포함할 수 있다.
제1 절연층(121)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 이루어질 수 있으나, 이에 한정되지 않는다.
격벽(PW)은 복수의 발광 영역들(EA)을 개개로 분리하기 위한 것으로, 광조절층(LCL)에 의한 광 특성 조절이 유효하게 발생될 수 있을 정도의 두께로 마련될 수 있다.
이러한 격벽(PW)은 각 발광 소자(LE) 및 각 화소 연결 전극(PCE)에 의한 두께보다 두꺼운 두께로 마련될 수 있다.
일 예로, 격벽(PW)은 두껍게 배치되기에 용이한 유기 절연 재료로 이루어질 수 있으나, 이는 단지 예시일 뿐이다.
제2 절연층(122)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 이루어질 수 있으나, 이에 한정되지 않는다.
공통 전극(CE)은 복수의 발광 영역들(EA)과 비발광 영역(NEA)에 대응되고, 복수의 발광 소자(LE)들과 격벽(PW)과 제2 절연층(122)을 덮는다.
이러한 공통 전극(CE)은 복수의 발광 소자(LE)들의 제2 반도체층(SEM2)과 전기적으로 연결될 수 있다.
일 예로, 공통 전극(CE)은 복수의 발광 소자(LE)들의 제2 반도체층(SEM2) 상에 접할 수 있다.
또는, 복수의 발광 소자(LE)들이 제3 반도체층(SEM3)을 포함하는 경우, 공통 전극(CE)은 복수의 발광 소자(LE)들의 제3 반도체층(SEM3) 상에 접할 수 있다.
또한, 공통 전극(CE)은 적어도 제1 공통 연결 영역(CCA1)으로 연장되어 공통 연결 전극(CCE)을 더 덮음으로써, 공통 연결 전극(CCE)과 전기적으로 연결될 수 있다.
공통 전극(CE)은 투명 도전성 재료로 이루어질 수 있다. 일 예로, 공통 전극(CE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전 산화물(Transparent Conductive Oxide, TCO)로 이루어질 수 있다.
제1 실시예의 표시 장치(100A)는 공통 전극(CE) 상에 배치되고 격벽(PW)으로 둘러싸이는 복수의 광조절패턴들(LCP1, LCP2, TP)을 포함한 광조절층(LCL), 광조절층(LCL) 및 공통 전극(CE) 상에 배치되는 제3 절연층(123), 및 제3 절연층(123) 상에 배치되는 컬러필터(CF)를 더 포함할 수 있다.
앞서 언급한 바와 같이, 복수의 발광 영역들(EA)은 소정의 파장 대역에 의한 제1 색상의 광을 방출하는 제1 발광 영역(EA1), 제1 색상보다 낮은 파장 대역에 의한 제2 색상의 광을 방출하는 제2 발광 영역(EA2), 및 제2 색상보다 낮은 파장 대역에 의한 제3 색상의 광을 방출하는 제3 발광 영역(EA3)을 포함할 수 있다. 여기서, 제1 색상, 제2 색상 및 제3 색상은 적색, 녹색 및 청색일 수 있다.
반면, 복수의 발광 영역들(EA)에 대응한 복수의 발광 소자(LE)들은 청색 이상의 파장 대역인 광을 방출하도록 상호 동일하게 마련될 수 있다.
이에 따라, 제1 실시예의 표시 장치(100A)는 복수의 발광 소자(LE)들에 의한 광의 파장 대역 등을 조절하기 위해 광조절층(LCL) 및 컬러필터(CF)를 더 포함할 수 있다.
일 예로, 복수의 발광 소자(LE)들은 제3 색상의 광을 방출할 수 있다.
이 경우, 광조절층(LCL)은 제1 발광 영역(EA1)에 대응하고 발광 소자(LE)의 광을 제1 색상의 파장 대역으로 변환하는 제1 파장 변환 입자(BCP1)들을 포함한 제1 광조절패턴(LCP1), 제2 발광 영역(EA2)에 대응하고 발광 소자(LE)의 광을 제2 색상의 파장 대역으로 변환하는 제2 파장 변환 입자(BCP2)들을 포함한 제2 광조절패턴(LCP2), 및 제3 발광 영역(EA3)에 대응하고 발광 소자(LE)의 광을 투과하는 투광패턴(TP)을 포함할 수 있다.
제1 광조절패턴(LCP1), 제2 광조절패턴(LCP2) 및 투광패턴(TP) 각각은 광방출효율의 개선을 위한 산란입자(SCL)들을 더 포함할 수 있다.
즉, 제1 발광 영역(EA1)의 제1 광조절패턴(LCP1)은 산란 입자(SCL)들과 제1 파장 변환 입자(BCP1)들이 분산된 베이스 수지(BRS)로 이루어질 수 있다.
제2 발광 영역(EA2)의 제2 광조절패턴(LCP2)은 산란 입자(SCL)들과 제2 파장 변환 입자(BCP2)들이 분산된 베이스 수지(BRS)로 이루어질 수 있다.
제3 발광 영역(EA3)의 투광패턴(TP)은 산란 입자(SCL)들이 분산된 베이스 수지(BRS)로 이루어질 수 있다.
제1 파장 변환 입자(BCP1) 및 제2 파장 변환 입자(BCP2) 각각은 양자점(QD, quantum dot), 양자 막대, 형광 물질 또는 인광 물질일 수 있다. 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
양자점은 코어 및 코어를 오버 코팅하는 쉘을 포함하는 것일 수 있다. 코어는 이에 한정하는 것은 아니나, 예를 들어, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InP, InAs, InSb, SiC, Ca, Se, In, P, Fe, Pt, Ni, Co, Al, Ag, Au, Cu, FePt, Fe2O3, Fe3O4, Si, 및 Ge 중 적어도 하나일 수 있다. 쉘은 이에 한정하는 것은 아니나, 예를 들어, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, GaSe, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, PbS, PbSe 및 PbTe 중 적어도 하나를 포함할 수 있다.
산란 입자(SCL)는 금속 산화물 입자 또는 유기 입자를 포함할 수 있다. 예를 들어, 금속 산화물은 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 이산화 규소(SiO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2)일 수 있다. 또한, 유기 입자는 아크릴계 수지 또는 우레탄계 수지를 포함할 수 있다. 산란 입자의 직경은 수 내지 수십 나노미터일 수 있다.
베이스 수지(BRS)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 베이스 수지는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다.
제3 절연층(123)은 공통 전극(CE) 및 광조절층(LCL)을 전기적인 충격 및 물리적인 충격으로부터 보호하기 위한 것이다.
제3 절연층(123)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 이루어질 수 있으나, 이에 한정되지 않는다.
컬러필터(CF)는 제1 발광 영역(EA1)에 대응하고 제1 색상의 광을 투과하는 제1 컬러필터패턴(CFP1), 제2 발광 영역(EA2)에 대응하고 제2 색상의 광을 투과하는 제2 컬러필터패턴(CFP2), 제3 발광 영역(EA3)에 대응하고 제3 색상의 광을 투과하는 제3 컬러필터패턴(CFP3), 및 비발광영역(NEA)에 대응하고 광을 차단하는 광차단패턴(LBP)을 포함할 수 있다.
이상과 같이, 제1 실시예의 표시 장치(100A)는 IMC 합금의 메인층(MNL)과 메인층(MNL)의 측면 중 상측 일부를 둘러싸는 서브층(SBL)을 각각 포함한 복수의 화소 연결 전극(PCE)들을 포함한다.
복수의 화소 전극(PE)들의 너비는 복수의 화소 연결 전극(PCE)들의 메인층(MNL)으로 한정되는 반면, 복수의 발광 소자(LE)들은 복수의 화소 연결 전극(PCE)들 각각의 메인층(MNL)과 서브층(SBL) 상에 각각 배치된다.
그러므로, 복수의 발광 소자(LE)들의 너비가 복수의 화소 전극(PE)들의 너비로 한정되지 않으므로, 복수의 발광 소자(LE)들에 의해 출력되는 광량이 증가될 수 있으며, 그로 인해 표시 장치(100A)의 휘도가 개선될 수 있다.
더불어, 서브층(SBL)은 IMC 합금으로 이루어지지 않으므로, 복수의 화소 연결 전극(PCE)들을 마련하는 과정의 공정 난이도가 감소될 수 있다.
도 9는 제2 실시예에 있어서 도 2의 C-C'를 따라 절단한 면을 보여주는 단면도이다.
도 9를 참조하면, 제2 실시예에 따른 표시 장치(100B)는 회로 기판(110)이 복수의 화소 연장 전극(PEE)들을 더 포함하는 점을 제외하면, 도 8 및 도 9에 의한 제1 실시예와 사실상 동일하므로, 이하에서 중복되는 설명을 생략한다.
제2 실시예에 따른 표시 장치(100B)의 회로 기판(110)은 복수의 화소 구동부(PXD)들이 배치된 실리콘 기판(111)과, 복수의 화소 구동부(PXD)들을 덮는 제1 층간 절연층(113), 제1 층간 절연층(113) 상에 배치되고 복수의 화소 구동부(PXD)들과 각각 연결되는 복수의 화소 연장 전극(PEE)들, 및 복수의 화소 연장 전극(PEE)들을 덮는 제2 층간 절연층(114)을 포함할 수 있다.
이 경우, 복수의 화소 전극(PE)들과 제1 절연층(121)은 제2 층간 절연층(114) 상에 배치될 수 있다.
그리고, 복수의 화소 전극(PE)들은 제2 층간 절연층(114)을 관통하는 홀을 통해 복수의 화소 연장 전극(PEE)들과 각각 연결될 수 있다.
이와 같이 하면, 복수의 화소 전극(PE)들이 복수의 화소 구동부(PXD)들과 중첩하여 배치되지 않더라도, 복수의 화소 연장 전극(PEE)들을 통해 복수의 화소 구동부(PXD)들과 각각 연결될 수 있다. 그러므로, 복수의 화소 구동부(PXD)들의 배치 형태가 복수의 발광 영역들(EA)의 배치 형태와 유사하도록 한정되지 않을 수 있으며, 그로 인해 회로 기판(110)의 집적화에 유리해질 수 있다.
도 10은 제3 실시예에 있어서 도 2의 C-C'를 따라 절단한 면을 보여주는 단면도이다.
도 10을 참조하면, 제3 실시예에 따른 표시 장치(100C)는 공통 전극(CE) 중 복수의 발광 소자(LE)들 각각의 측면과 상기 격벽(PW)의 측면에 대응하는 일부를 덮는 반사층(RFL)을 더 포함하는 점을 제외하면, 도 9에 도시된 제2 실시예의 표시 장치(100B)와 사실상 동일하므로, 이하에서 중복되는 설명을 생략한다.
반사층(RFL)은 복수의 발광 영역들(EA) 각각의 발광 소자(LE) 및 광조절층(LCL)에 의한 광을 컬러필터(CF) 측으로 반사시키기 위한 것이다.
이러한 반사층(RFL)은 알루미늄(Al) 등과 같이 반사율이 높은 금속 재료로 선택될 수 있다. 반사층(RFL)의 두께는 대략 0.1㎛일 수 있다.
이와 같이 반사층(RFL)을 더 포함함에 따라, 복수의 발광 영역들(EA) 각각의 광 방출 효율이 개선될 수 있다.
도 11은 제4 실시예에 있어서 도 2의 C-C'를 따라 절단한 면을 보여주는 단면도이다. 도 12는 도 11의 D 부분의 일 예시를 보여주는 확대 단면도이다.
도 11 및 도 12를 참조하면, 제4 실시예에 따른 표시 장치(100D)는 격벽(PW)이 복수의 화소 연결 전극(PCE)들과 동일층으로 이루어진 일부 및 복수의 발광 소자(LE)들과 동일층으로 이루어진 다른 일부를 포함하는 점을 제외하면, 도 10에 도시된 제3 실시예의 표시 장치(100C)와 사실상 동일하므로, 이하에서 중복 설명을 생략한다.
도 12의 도시와 같이, 제4 실시예에 따른 표시 장치(100D)의 격벽(PW)은 제1 절연층(121) 상에 배치되고 복수의 화소 연결 전극(PCE)들과 동일층(BRL1, MNL, BRL2)으로 이루어지는 제1 벽층(WL1), 제1 벽층(WL1) 상에 배치되고 복수의 발광 소자(LE)들과 동일층(SEM1, EBL, MQW, SLT, SEM2, SEM3)으로 이루어지는 제2 벽층(WL2), 제2 벽층(WL2) 상에 배치되고 반도체 재료(SEM3')로 이루어지는 제3 벽층(WL3), 및 제3 벽층(WL3) 상에 배치되고 마스크 재료(PHM)로 이루어지는 제4 벽층(WL4)을 포함할 수 있다.
이와 같이 하면, 격벽(PW)이 복수의 발광 소자(LE)들의 배치를 위한 마스크 공정으로 함께 마련될 수 있으므로, 제조 공정이 용이해질 수 있다. 더불어, 격벽(PW)의 배치를 위한 별도의 공정 시에 부수적으로 발생될 수 있는 복수의 발광 소자(LE)들의 손상이 미연에 방지될 수 있다.
다음, 제4 실시예의 표시 장치(100D)를 제조하는 방법에 대해 설명한다.
도 13은 제4 실시예에 따른 표시 장치의 제조 방법을 보여주는 순서도이다. 도 14 내지 도 32는 도 13의 단계들을 보여주는 공정도이다.
도 13을 참조하면, 제4 실시예의 표시 장치(100D)를 제조하는 방법은 복수의 발광 영역들(EA)에 각각 대응한 복수의 화소 구동부(PXD)들을 포함하는 회로 기판(110)을 마련하는 단계(S10), 복수의 발광 영역들(EA)에 각각 대응되는 복수의 화소 전극(PE)들을 회로 기판(110) 상에 배치하는 단계(S11), 소정의 제1 금속 재료와 제1 금속 재료보다 낮은 융점을 갖는 제2 금속 재료의 적층 구조로 각각 이루어진 복수의 화소 본딩 메인 재료층들을 복수의 화소 전극(PE)들 상에 각각 배치하는 단계(S13), 희생 기판의 일면에 배치된 반도체 구조물을 포함하는 반도체 기판을 마련하는 단계(S20), 제1 금속 재료로 이루어진 본딩 서브 재료층을 반도체 기판의 반도체 구조물 상에 배치하는 단계(S21), 복수의 화소 본딩 메인 재료층들의 제2 금속 재료들과 본딩 서브 재료층이 상호 마주하도록 회로 기판(110)과 반도체 기판을 정렬하는 단계(S30), 본딩 서브 재료층과 복수의 화소 본딩 메인 재료층들을 접합하여 제1 금속 재료와 제2 금속 재료의 합금으로 각각 이루어진 복수의 메인층(MNL)들을 복수의 화소 전극(PE)들 상에 각각 배치하는 단계(S31), 반도체 구조물로부터 희생 기판을 제거하는 단계(S32), 및 본딩 서브 재료층의 잔여물의 적어도 일부 및 반도체 구조물을 패터닝하여 적어도 복수의 메인층들로 이루어지는 복수의 화소 연결 전극(PCE)들, 및 복수의 화소 연결 전극(PCE)들 상에 배치되고 복수의 발광 영역들(EA)에 각각 대응되는 복수의 발광 소자(LE)들을 마련하는 단계(S33)를 포함한다.
제4 실시예의 표시 장치(100D)를 제조하는 방법은 복수의 화소 전극(PE)들을 배치하는 단계(S11) 이후에, 복수의 화소 전극(PE)들 사이의 이격 영역에 대응한 제1 절연층(121)을 회로 기판(110) 상에 배치하는 단계(S12)를 더 포함할 수 있다.
그리고, 복수의 화소 연결 전극(PCE)들 및 복수의 발광 소자(LE)들을 마련하는 단계(S33)에서, 제1 절연층(121) 상에 배치되고 복수의 발광 영역들(EA) 사이의 이격 영역인 비발광 영역(NEA)에 대응하며 복수의 발광 소자(LE)들로부터 이격되는 격벽(PW)이 더 마련될 수 있다.
제4 실시예의 표시 장치(100D)를 제조하는 방법은 복수의 화소 연결 전극(PCE)들 및 복수의 발광 소자(LE)들을 마련하는 단계(S33) 이후에, 복수의 발광 소자(LE)들 각각의 측면과 격벽(PW)의 측면을 덮는 제2 절연층(122)을 배치하는 단계(S40), 및 복수의 발광 소자(LE)들과 격벽(PW)과 제2 절연층(122)과 제1 절연층(121)을 덮는 공통 전극(CE)을 회로 기판(110) 상에 배치하는 단계(S50)를 더 포함할 수 있다.
제4 실시예의 표시 장치(100D)를 제조하는 방법은 공통 전극(CE) 중 복수의 발광 소자(LE)들 각각의 측면과 격벽(PW)의 측면에 대응하는 일부를 덮는 반사층(RFL)을 배치하는 단계(S60)를 더 포함할 수 있다.
제4 실시예의 표시 장치(100D)를 제조하는 방법은 격벽(PW)으로 둘러싸이며 복수의 발광 영역들(EA)에 각각 대응되고 복수의 발광 소자(LE)들로부터 방출된 광의 특성을 조절하는 복수의 광조절패턴들(LCP1, LCP2, TP)을 포함한 광조절층(LCL)을 공통 전극(CE) 상에 배치하는 단계(S70), 광조절층(LCL) 및 공통 전극(CE) 상에 제3 절연층(123)을 배치하는 단계(S80), 및 제3 절연층(123) 상에 컬러필터(CF)를 배치하는 단계(S90)를 더 포함할 수 있다.
도 14를 참조하면, 회로 기판(110)을 마련하는 단계(S10)에서, 회로 기판(110)은 실리콘 기판(111)에 배치되고 복수의 발광 영역들(EA)에 각각 대응한 복수의 화소 구동부(PXD)들과, 복수의 화소 구동부(PXD)들을 덮는 제1 층간 절연층(113)과, 제1 층간 절연층(113) 상에 배치되고 복수의 화소 구동부(PXD)들과 각각 연결되는 복수의 화소 연장 전극(PEE)들과, 복수의 화소 연장 전극(PEE)들을 덮는 제2 층간 절연층(114)을 포함할 수 있다.
일 예로, 회로 기판(110)을 마련하는 단계(S10)는 실리콘 웨이퍼를 이용한 반도체 공정으로 복수의 화소 구동부(PXD)를 포함하는 실리콘 기판(111)을 마련하는 과정과, 복수의 화소 구동부(PXD)를 덮는 제1 층간 절연층(113)을 배치하는 과정과, 복수의 화소 연장 전극(PEE)들을 배치하는 과정과, 복수의 화소 연장 전극(PEE)들을 덮는 제2 층간 절연층(114)을 배치하는 과정을 포함할 수 있다.
이후, 복수의 화소 연장 전극(PEE)들의 일부에 각각 대응하고 제2 층간 절연층(114)을 관통하는 복수의 홀들을 배치한 후, 회로 기판(110)의 제2 층간 절연층(114) 상의 도전 재료(미도시)를 패터닝하여, 복수의 화소 전극(PE)들이 배치될 수 있다. (S11)
복수의 화소 전극(PE)들은 복수의 발광 영역들(EA) 각각의 중앙 일부에 배치될 수 있다.
도 15를 참조하면, 회로 기판(110) 상에 도포된 절연 재료 중 복수의 화소 전극(PE)들을 덮는 일부를 제거하여, 복수의 화소 전극(PE)들 사이에 제1 절연층(121)이 배치될 수 있다. (S12)
다음, 도 16, 도 17 및 도 18을 참조하면, 복수의 화소 본딩 메인 재료층들은 리프트 오프(Lift off) 방식으로 복수의 화소 전극(PE)들 상에 각각 배치될 수 있다. (S13)
일 예로, 복수의 화소 본딩 메인 재료층들을 복수의 화소 전극(PE)들 상에 각각 배치하는 단계(S13)는 제1 절연층(121)의 일부 상에 마스크층(201)을 배치하는 단계 (도 16 참조), 복수의 화소 전극(PE)들과 마스크층(201) 상에 제1 금속 재료(MM1)와 제2 금속 재료(MM2)를 순차 적층하는 단계 (도 17 참조), 및 마스크층(201)을 제1 절연층(121)으로부터 분리하여 마스크층(201) 상의 제1 금속 재료(MM1)와 제2 금속 재료(MM2)를 제거하고, 복수의 화소 전극(PE)들 상에 잔류된 제1 금속 재료(MM1)와 제2 금속 재료(MM2)로 각각 이루어진 복수의 화소 본딩 메인 재료층(PXBM)들을 마련하는 단계 (도 18 참조)를 포함할 수 있다.
도 16의 도시와 같이, 마스크층(201)은 복수의 화소 전극(PE)들에 대응되는 복수의 제1 개구 영역(OPA1)들과, 비발광 영역(NEA)에 대응되고 복수의 제1 개구 영역(OPA1)들로부터 이격되는 제2 개구 영역(OPA2)을 포함할 수 있다.
즉, 마스크층(201)은 회로 기판(110) 중 복수의 제1 개구 영역(OPA1)들과 제2 개구 영역(OPA2)을 제외한 나머지 영역에 대응될 수 있다.
도 17의 도시와 같이, 복수의 화소 전극(PE)들과 제1 절연층(121)과 마스크층(201) 상에 제1 금속 재료(MM1)를 적층하기 전에, 제1 배리어층(BRL1)이 먼저 적층될 수 있다.
즉, 복수의 화소 전극(PE)들과 제1 절연층(121)과 마스크층(201) 상에, 제1 배리어층(BRL1), 소정의 제1 금속 재료(MM1) 및 제1 금속 재료(MM1)보다 낮은 융점을 갖는 제2 금속 재료(MM2)가 순차적으로 적층될 수 있다.
이때, 마스크층(201)의 복수의 제1 개구 영역(OPA1)들에 의해, 복수의 화소 전극(PE)들 각각 상에 제1 배리어층(BRL1), 제1 금속 재료(MM1) 및 제2 금속 재료(MM2)의 적층물이 배치될 수 있다.
그리고, 마스크층(201)의 제2 개구 영역(OPA2)에 의해, 비발광 영역(NEA)에 대응한 제1 절연층(121)의 일부 상에 제1 배리어층(BRL1), 제1 금속 재료(MM1) 및 제2 금속 재료(MM2)의 적층물이 배치될 수 있다.
여기서, 제1 금속 재료(MM1)는 금(Au), 은(Ag) 및 구리(Cu) 중 어느 하나로 선택될 수 있다.
제2 금속 재료(MM2)는 주석(Sn)으로 선택될 수 있다.
제1 배리어층(BRL1)은 티타늄(Ti)으로 선택될 수 있다.
도 18의 도시와 같이, 제1 절연층(121)으로부터 마스크층(201)을 분리함으로써, 마스크층(201) 상의 제1 배리어층(BRL1)과 제1 금속 재료(MM1)와 제2 금속 재료(MM2)가 마스크층(201)과 함께 제거될 수 있다.
이로써, 복수의 화소 전극(PE)들 상에 각각 잔류된 제1 배리어층(BRL1)과 제1 금속 재료(MM1)와 제2 금속 재료(MM2)에 의해, 복수의 화소 본딩 메인 재료층(PXBM)들이 마련될 수 있다.
그리고, 비발광 영역(NEA)에 대응한 제1 절연층(121)의 일부 상에 잔류된 제1 배리어층(BRL1)과 제1 금속 재료(MM1)와 제2 금속 재료(MM2)에 의해, 주변 본딩 메인 재료층(SRBM)이 마련될 수 있다.
도 19를 참조하면, 희생 기판(202)의 일면 상에 반도체 구조물(SEMS)을 배치하여, 반도체 기판이 마련될 수 있다. (S20)
반도체 구조물(SEMS)은 희생 기판(202)의 일면에 배치되고 도핑되지 않은 반도체 재료로 이루어지는 제3 반도체층(SEM3), 제3 반도체층(SEM3) 상에 순차 적층되는 제2 반도체층(SEM2), 활성층(MQW), 및 제1 반도체층(SEM1)을 포함할 수 있다.
또는, 반도체 구조물(SEMS)은 제1 반도체층(SEM1)과 활성층(MQW) 사이의 전자저지층(EBL), 및 활성층(MQW)과 제2 반도체층(SEM2) 사이의 초격자층(SLT)을 더 포함할 수 있다.
이어서, 반도체 구조물(SEMS)의 제1 반도체층(SEM1) 상에 제1 금속 재료(MM1)를 적층하는 과정으로, 본딩 서브 재료층(BSU)이 배치될 수 있다. (S21)
또는, 반도체 구조물(SEMS)의 제1 반도체층(SEM1) 상에 제1 금속 재료(MM1)를 적층하기 전에, 제2 배리어층(BRL2)이 먼저 배치될 수 있다.
즉, 반도체 구조물(SEMS)의 제1 반도체층(SEM1) 상에 제2 배리어층(BRL2) 및 제1 금속 재료(MM1)를 순차적으로 적층하는 과정으로, 본딩 서브 재료층(BSU)이 마련될 수 있다.
제2 배리어층(BRL2)은 티타늄(Ti)으로 선택될 수 있다.
도 20을 참조하면, 복수의 화소 본딩 메인 재료층(PXBM)들과 주변 본딩 메인 재료층(SRBM) 각각의 제2 금속 재료(MM2)와, 본딩 서브 재료층(BSU)의 제1 금속 재료(MM1)가 상호 마주하도록, 회로 기판(110)과 반도체 기판(202, SEMS, BSU)이 정렬될 수 있다. (S30)
도 21을 참조하면, 제2 금속 재료(MM2)의 융점에 대응하는 소정의 열(HEAT)과 소정의 압력(PRESS)에 의해 제2 금속 재료(MM2)가 용융 상태로 변형된다. 이때, 용융 상태의 제2 금속 재료가 복수의 화소 본딩 메인 재료층(PXBM)들과 주변 본딩 메인 재료층(SRBM)과 본딩 서브 재료층(BSU) 각각의 제1 금속 재료(MM1) 내에 침투됨으로써, 융용된 제2 금속 재료와 제1 금속 재료 간의 결합이 구현될 수 있다. 이로써, 복수의 화소 전극(PE)들 상에 제1 금속 재료와 제2 금속 재료의 IMC 합금으로 각각 이루어진 복수의 메인층(MNL)들이 배치될 수 있다. (S31)
이때, 비발광 영역(NEA)에 대응한 제1 절연층(121)의 일부 상에도 메인층(MNL)이 배치될 수 있다.
복수의 메인층(MNL)들이 배치된 후, 본딩 서브 재료층(BSU') 중 제2 금속 재료(MM2)와 접하지 않는 제1 금속 재료의 일부(MM1')는 메인층(MNL)들 사이에 잔류될 수 있다.
더불어, 복수의 화소 본딩 메인 재료층(PXBM)들과 주변 본딩 메인 재료층(SRBM) 각각은 제1 배리어층(BRL1)을 포함함에 따라, 메인층(MNL)들 각각의 아래에는 제1 배리어층(BRL1)이 배치될 수 있다.
또한, 본딩 서브 재료층(BSU)은 제2 배리어층(BRL2)을 포함함에 따라, 메인층(MNL)들과 이들 사이의 본딩 서브 재료층(BSU')의 제1 금속 재료의 잔여물(MM1') 위에는 제2 배리어층(BRL2)이 배치될 수 있다.
도 22를 참조하면, 반도체 구조물(SEMS)의 제3 반도체층(SEM3)으로부터 희생 기판(202)이 제거된다. (S32)
도 23, 도 24, 도 25 및 도 26을 참조하면, 본딩 서브 재료층(BSU')의 잔여물(MM1')을 패터닝하고, 반도체 구조물(SEMS)을 차등 패터닝하는 과정으로 복수의 발광 소자(LE)들과 복수의 화소 연결 전극(PCE)들과 격벽(PW)이 마련될 수 있다. (S33)
즉, 복수의 발광 소자(LE)들과 복수의 화소 연결 전극(PCE)들을 마련하는 단계(S33)는 마스크 구조물(MST)을 제3 반도체층(SEM3) 상에 배치하는 과정 (도 23 참조)과, 마스크 구조물(MST)의 개구부(OP)에 기초하여 복수의 패턴층들과 복수의 화소 연결 전극(PCE)들과 제2 벽층(WL2)과 제3 벽층(WL3)을 마련하는 과정 (도 24 참조)과, 제4 벽층(WL4)을 마련하는 과정 (도 25 참조)과 복수의 발광 소자(LE)를 마련하는 과정(도 26 참조)을 포함할 수 있다.
도 23의 도시와 같이, 마스크 구조물(MST)은 복수의 발광 영역들(EA)에 대응되는 복수의 제1 차단부(BLC1)들과, 비발광 영역(NEA)에 대응하는 제2 차단부(BLC2)와, 복수의 제1 차단부(BLC1)들 각각과 제2 차단부(BLC2) 사이에 배치되는 개구부(OP)를 포함한다.
복수의 제1 차단부(BLC1) 각각은 제3 반도체층(SEM3) 상에 배치되는 소정의 제1 마스크 재료층(MML1)을 포함할 수 있다.
제2 차단부(BLC2)는 제3 반도체층(SEM3) 상에 배치되고 제1 마스크 재료층(MML1)과 상이한 재료로 이루어지는 제2 마스크 재료층(MML2), 및 제2 마스크 재료층(MML2) 상에 배치되는 제1 마스크 재료층(MML1)을 포함할 수 있다. 즉, 제2 차단부(BLC2)는 제2 마스크 재료층(MML2)과 제1 마스크 재료층(MML1)의 적층 구조로 이루어질 수 있다.
도 24의 도시와 같이, 마스크 구조물(MST)의 개구부(OP)에 대응되는 반도체 구조물(SEMS)과 본딩 서브 재료층의 잔여물(BSU') 각각의 일부가 제거된다. 이때, 마스크 구조물(MST)의 개구부(OP)에 대응되는 제2 배리어층(BRL2)의 일부도 함께 제거될 수 있다.
이로써, 복수의 제1 차단부(BLC1)들에 대응되는 반도체 구조물(SEMS)로 각각 이루어진 복수의 패턴층들과 복수의 패턴층들 아래에 배치되는 복수의 화소 연결 전극(PCE)들이 마련될 수 있다. 이와 함께, 제2 차단부(BLC2)에 대응되는 반도체 구조물(SEMS)로 이루어진 제2 벽층(WL2) 및 제3 벽층(WL3)이 마련될 수 있다.
여기서, 복수의 화소 연결 전극(PCE)들 각각은 IMC 합금으로 이루어진 메인층(MNL)과, 메인층(MNL)의 측면 중 상측 일부를 둘러싸는 서브층(SBL)과, 제1 배리어층(BRL1)과 제2 배리어층(BRL2)을 포함할 수 있다.
그리고, 제2 벽층(WL2)은 제1 벽층(WL1) 상에 순차적으로 적층된 제1 반도체층(SEM1), 전자저지층(EBL), 활성층(MQW), 초격자층(SLT) 및 제2 반도체층(SEM2)을 포함할 수 있다. 또는, 제2 벽층(WL2)은 제2 반도체층(SEM2) 상의 제3 반도체층(SEM3)의 일부를 더 포함할 수도 있다.
제3 벽층(WL3)은 제2 벽층(WL2)에 포함되지 않은 제3 반도체층의 나머지 일부(SEM3')로 이루어질 수 있다.
도 25의 도시와 같이, 제1 마스크 재료층(MML1)을 제거함으로써, 복수의 제1 차단부(BLC1)들에 대응한 복수의 패턴층들이 노출되고, 제2 차단부(BLC2)의 제2 마스크 재료층(MML2)으로 이루어진 제4 벽층(WL4)이 마련될 수 있다.
이로써, 제1 벽층(WL1), 제2 벽층(WL2), 제3 벽층(WL3) 및 제4 벽층(WL4)으로 이루어진 격벽(PW)이 마련될 수 있다.
도 26의 도시와 같이, 제2 마스크 재료층(MML2)에 기초하여, 복수의 제1 차단부(BLC1)들에 대응되는 복수의 패턴층들 각각의 제3 반도체층(SEM3) 중 적어도 일부를 제거함으로써, 복수의 발광 소자(LE)들이 마련될 수 있다.
복수의 발광 소자(LE)들 각각은 격벽(PW)보다 작은 두께의 제3 반도체층(SEM3)을 포함할 수 있다.
또는, 복수의 발광 소자(LE)들 각각은 제3 반도체층(SEM3)을 포함하지 않을 수도 있다.
이로써, 복수의 화소 연결 전극(PCE)들과 복수의 발광 소자(LE)들과 격벽(PW)이 마련될 수 있다. (S33)
도 27을 참조하면, 제1 절연층(121), 복수의 발광 소자(LE)들 및 격벽(PW)을 덮는 절연 재료에 대해 평면 애싱 처리를 실시함으로써, 복수의 발광 소자(LE)들 및 격벽(PW) 각각의 측면을 덮는 제2 절연층(122)이 마련될 수 있다. (S40)
도 28을 참조하면, 제1 절연층(121), 제2 절연층(122), 복수의 발광 소자(LE)들 및 격벽(PW) 상에 투명 도전성 재료를 적층함으로써, 공통 전극(CE)이 배치될 수 있다. (S50)
도 29를 참조하면, 공통 전극(CE)을 덮는 반사성 재료에 대해 제3 방향(DR3)의 평면 애싱 처리를 실시함으로써, 공통 전극(CE) 중 복수의 발광 소자(LE)들 및 격벽(PW) 각각의 측면에 대응되는 일부 상에 반사층(RFL)이 배치될 수 있다. (S60)
도 30을 참조하면, 격벽(PW)으로 둘러싸인 영역 각각에 대응한 복수의 광조절패턴들(LCP1, LCP2, TP)을 포함하는 광조절층(LCL)이 배치될 수 있다. (S70)
광조절층(LCL)은 제1 발광 영역(EA1)에 대응하고 발광 소자(LE)의 광을 제1 색상의 파장 대역으로 변환하는 제1 광조절패턴(LCP1), 제2 발광 영역(EA2)에 대응하고 발광 소자(LE)의 광을 제2 색상의 파장 대역으로 변환하는 제2 광조절패턴(LCP2), 및 제3 발광 영역(EA3)에 대응하고 발광 소자(LE)의 광을 투과하는 투광패턴(TP)을 포함할 수 있다.
제1 발광 영역(EA1)의 제1 광조절패턴(LCP1)은 산란 입자(SCL)들과 제1 파장 변환 입자(BCP1)들이 분산된 베이스 수지(BRS)로 이루어질 수 있다.
제2 발광 영역(EA2)의 제2 광조절패턴(LCP2)은 산란 입자(SCL)들과 제2 파장 변환 입자(BCP2)들이 분산된 베이스 수지(BRS)로 이루어질 수 있다.
제3 발광 영역(EA3)의 투광패턴(TP)은 산란 입자(SCL)들이 분산된 베이스 수지(BRS)로 이루어질 수 있다.
도 31을 참조하면, 공통 전극(CE) 및 광조절층(LCL) 상에 절연 재료를 적층함으로써, 제3 절연층(123)이 배치될 수 있다. (S80)
도 32를 참조하면, 제3 절연층(123) 상에 컬러필터(CF)가 배치될 수 있다. (S90)
컬러필터(CF)는 제1 발광 영역(EA1)에 대응하고 제1 색상의 광을 투과하는 제1 컬러필터패턴(CFP1), 제2 발광 영역(EA2)에 대응하고 제2 색상의 광을 투과하는 제2 컬러필터패턴(CFP2), 제3 발광 영역(EA3)에 대응하고 제3 색상의 광을 투과하는 제3 컬러필터패턴(CFP3), 및 비발광영역(NEA)에 대응하고 광을 차단하는 광차단패턴(LBP)을 포함할 수 있다.
이로써, 제4 실시예에 따른 표시 장치(100D)가 제조될 수 있다.
이상과 같이, 제4 실시예의 표시 장치(100D)를 제조하는 방법은 제1 금속 재료(MM1) 및 제2 금속 재료(MM2)를 먼저 패터닝한 후, 제1 금속 재료(MM1) 및 제2 금속 재료(MM2)의 IMC 합금으로 이루어진 메인층(MNL)을 마련함에 따라, IMC 합금을 패터닝하는 과정을 배제시킬 수 있다.
따라서, 메인층(MNL)을 각각 포함한 복수의 화소 연결 전극(PCE)들을 마련하는 단계(S33)의 공정 난이도가 낮아질 수 있으므로, 수율 및 제품 신뢰도가 향상될 수 있다.
도 33은 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다.
도 33에는 일 실시예에 따른 표시 장치(310)가 적용된 가상 현실 장치(300)가 나타나 있다.
도 33을 참조하면, 일 실시예에 따른 가상 현실 장치(300)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(300)는 표시 장치(310), 좌안 렌즈(311), 우안 렌즈(312), 지지 프레임(320), 안경테 다리들(331, 332), 반사 부재(340), 및 표시 장치 수납부(350)를 구비할 수 있다.
도 33에서는 안경테 다리들(331, 332)을 포함하는 가상 현실 장치(300)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(300)는 안경테 다리들(331, 332) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 즉, 일 실시예에 따른 가상 현실 장치(300)는 도 33에 도시된 것에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(350)는 표시 장치(310)와 반사 부재(340)를 포함할 수 있다. 표시 장치(310)에 표시되는 화상은 반사 부재(340)에서 반사되어 우안 렌즈(312)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(310)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 33에서는 표시 장치 수납부(350)가 지지 프레임(320)의 우측 끝단에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 장치 수납부(350)는 지지 프레임(320)의 좌측 끝단에 배치될 수 있으며, 이 경우 표시 장치(310)에 표시되는 화상은 반사 부재(340)에서 반사되어 좌안 렌즈(311)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(310)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(350)는 지지 프레임(320)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(310)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 34는 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 30을 참조하면, 일 실시예에 따른 표시 장치(410)는 스마트 기기 중 하나인 스마트 워치(400)에 적용될 수 있다.
도 35는 일 실시예에 따른 표시 장치를 포함하는 자동차 계기판과 센터페시아를 보여주는 일 예시 도면이다.
도 35에는 일 실시예에 따른 표시 장치들(501, 502, 503, 504, 505)이 적용된 자동차가 나타나 있다.
도 35를 참조하면, 일 실시예에 따른 표시 장치들(501, 502, 503)은 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또는, 된 표시 장치(10C)로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치들(504, 505)은 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 36은 일 실시예에 따른 표시 장치를 포함하는 투명표시장치를 보여주는 일 예시 도면이다.
도 36을 참조하면, 일 실시예에 따른 표시 장치(600)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 그러므로, 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(600)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다. 표시 장치(600)가 투명 표시 장치에 적용되는 경우, 회로 기판(도 7, 도 9, 도 10 및 도 11의 110)은 광을 투과시킬 수 있는 광 투과부를 포함하거나 광을 투과시킬 수 있는 재료로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 100A-D: 표시 장치 DA: 표시 영역
EA: 발광 영역 PX: 화소
110: 회로 기판 PE: 화소 전극
121, 122, 123: 제1, 제2, 제3 절연층
PCE: 화소 연결 전극 MNL: 메인층
SBL: 서브층 BRL1, BRL2: 제1, 제2 배리어층
LE: 발광 소자 CE: 공통 전극
LCL: 광조절층 CF: 컬러필터
RFL: 반사층

Claims (26)

  1. 복수의 발광 영역들에 각각 대응한 복수의 화소 구동부들을 포함하는 회로 기판;
    상기 회로 기판 상에 배치되고 상기 복수의 발광 영역들에 각각 대응되는 복수의 화소 전극들;
    상기 복수의 화소 전극들 상에 각각 배치되는 복수의 화소 연결 전극들; 및
    상기 복수의 화소 연결 전극들 상에 각각 배치되는 복수의 발광 소자들을 포함하고,
    상기 복수의 화소 연결 전극들 각각은
    상기 복수의 화소 전극들 각각 상에 배치되는 메인층과,
    상기 메인층의 측면 중 상면에 접하는 일부를 둘러싸고 상기 메인층과 다른 재료로 이루어지는 서브층을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 화소 연결 전극들 각각의 상기 메인층의 너비는 상기 복수의 화소 전극들 각각에 대응되고,
    상기 복수의 화소 연결 전극들 각각의 상기 서브층의 너비는 상기 복수의 발광 소자들 각각에 대응되는 표시 장치.
  3. 제1 항에 있어서,
    상기 복수의 발광 소자들 각각은 상기 복수의 화소 연결 전극들 각각의 상기 메인층과 상기 서브층 상에 배치되고, 상기 복수의 화소 전극들 각각보다 더 큰 너비로 이루어지는 표시 장치.
  4. 제1 항에 있어서,
    상기 메인층은 소정의 제1 금속 재료와, 상기 제1 금속 재료보다 낮은 융점을 갖는 제2 금속 재료의 합금으로 이루어지고,
    상기 서브층은 상기 제1 금속 재료로 이루어지는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 금속 재료는 금(Au), 은(Ag) 및 구리(Cu) 중 어느 하나로 선택되고,
    상기 제2 금속 재료는 주석(Sn)으로 선택되는 표시 장치.
  6. 제1 항에 있어서,
    상기 복수의 화소 연결 전극들 각각은
    상기 메인층과 상기 복수의 화소 전극들 각각 사이에 배치되는 제1 배리어층; 및
    상기 메인층 및 상기 서브층과 상기 복수의 발광 소자들 각각 사이에 배치되는 제2 배리어층을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 배리어층 및 제2 배리어층 각각은 티타늄(Ti)으로 선택되는 표시 장치.
  8. 제1 항에 있어서,
    상기 회로 기판은
    상기 복수의 화소 구동부들을 덮는 제1 층간 절연층;
    상기 제1 층간 절연층 상에 배치되고 상기 복수의 화소 구동부들과 각각 연결되는 복수의 화소 연장 전극들; 및
    상기 복수의 화소 연장 전극들을 덮는 제2 층간 절연층을 포함하고,
    상기 복수의 화소 전극들은 상기 제2 층간 절연층 상에 배치되고 상기 복수의 화소 연장 전극들과 각각 연결되는 표시 장치.
  9. 제1 항에 있어서,
    상기 회로 기판 상에 배치되고 상기 복수의 화소 전극들 사이의 이격 영역에 대응되는 제1 절연층;
    상기 제1 절연층 상에 배치되고 상기 복수의 발광 영역들 사이의 이격 영역인 비발광 영역에 대응하며 상기 복수의 발광 소자들로부터 이격되는 격벽;
    상기 복수의 발광 소자들 각각의 측면과 상기 격벽의 측면을 덮는 제2 절연층; 및
    상기 회로 기판 상에 배치되고 상기 복수의 발광 소자들과 상기 격벽과 상기 제2 절연층을 덮는 공통 전극을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 공통 전극 중 상기 복수의 발광 소자들 각각의 측면과 상기 격벽의 측면에 대응하는 일부를 덮는 반사층을 더 포함하는 표시 장치.
  11. 제9 항에 있어서,
    상기 공통 전극 상에 배치되고 상기 격벽으로 둘러싸이며 상기 복수의 발광 영역들에 각각 대응되고 상기 복수의 발광 소자들로부터 방출된 광의 특성을 조절하는 복수의 광조절패턴들을 포함한 광조절층;
    상기 광조절층 및 상기 공통 전극 상에 배치되는 제3 절연층; 및
    상기 제3 절연층 상에 배치되는 컬러필터를 더 포함하는 표시 장치.
  12. 제9 항에 있어서,
    상기 격벽은
    상기 제1 절연층 상에 배치되고 상기 복수의 화소 연결 전극들과 동일층으로 이루어지는 제1 벽층;
    상기 제1 벽층 상에 배치되고 상기 복수의 발광 소자들과 동일층으로 이루어지는 제2 벽층;
    상기 제2 벽층 상에 배치되고 반도체 재료로 이루어지는 제3 벽층; 및
    상기 제3 벽층 상에 배치되고 마스크 재료로 이루어지는 제4 벽층을 포함하는 표시 장치.
  13. 복수의 발광 영역들에 각각 대응한 복수의 화소 구동부들을 포함하는 회로 기판을 마련하는 단계;
    상기 복수의 발광 영역들에 각각 대응되는 복수의 화소 전극들을 상기 회로 기판 상에 배치하는 단계;
    소정의 제1 금속 재료와 상기 제1 금속 재료보다 낮은 융점을 갖는 제2 금속 재료의 적층 구조로 각각 이루어진 복수의 화소 본딩 메인 재료층들을 상기 복수의 화소 전극들 상에 각각 배치하는 단계;
    희생 기판의 일면에 배치된 반도체 구조물을 포함하는 반도체 기판을 마련하는 단계;
    상기 제1 금속 재료를 포함한 본딩 서브 재료층을 상기 반도체 기판의 상기 반도체 구조물 상에 배치하는 단계;
    상기 복수의 화소 본딩 메인 재료층들 각각의 상기 제2 금속 재료와 상기 본딩 서브 재료층의 제1 금속 재료가 상호 마주하도록 상기 회로 기판과 상기 반도체 기판을 정렬하는 단계;
    상기 본딩 서브 재료층과 상기 복수의 화소 본딩 메인 재료층들을 접합하여, 상기 제1 금속 재료와 상기 제2 금속 재료의 합금으로 각각 이루어진 복수의 메인층들을 상기 복수의 화소 전극들 상에 각각 배치하는 단계;
    상기 반도체 구조물로부터 상기 희생 기판을 제거하는 단계; 및
    상기 복수의 메인층들 사이에 잔류된 상기 본딩 서브 재료층의 잔여물의 적어도 일부 및 상기 반도체 구조물을 패터닝하여, 적어도 상기 복수의 메인층들로 이루어지는 복수의 화소 연결 전극들, 및 상기 복수의 화소 연결 전극들 상에 배치되고 상기 복수의 발광 영역들에 각각 대응되는 복수의 발광 소자들을 마련하는 단계를 포함하는 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 복수의 화소 연결 전극들 및 상기 복수의 발광 소자들을 마련하는 단계에서, 상기 본딩 서브 재료층의 잔여물의 일부를 제거하여, 상기 본딩 서브 재료층의 잔여물의 다른 나머지 일부로 이루어지고 상기 복수의 메인층들의 측면 중 상면에 접하는 일부를 각각 둘러싸는 복수의 서브층들이 마련되며,
    상기 복수의 화소 연결 전극들 각각은 상기 복수의 메인층들 각각과 상기 복수의 서브층들 각각으로 이루어지는 표시 장치의 제조 방법.
  15. 제13 항에 있어서,
    상기 복수의 화소 본딩 메인 재료층들을 배치하는 단계 및 상기 본딩 서브 재료층을 배치하는 단계 각각에서,
    상기 제1 금속 재료는 금(Au), 은(Ag) 및 구리(Cu) 중 어느 하나로 선택되고,
    상기 제2 금속 재료는 주석(Sn)으로 선택되는 표시 장치의 제조 방법.
  16. 제13 항에 있어서,
    상기 회로 기판을 마련하는 단계에서,
    상기 회로 기판은
    상기 복수의 화소 구동부들을 덮는 제1 층간 절연층과,
    상기 제1 층간 절연층 상에 배치되고 상기 복수의 화소 구동부들과 각각 연결되는 복수의 화소 연장 전극들과,
    상기 복수의 화소 연장 전극들을 덮는 제2 층간 절연층을 포함하고,
    상기 복수의 화소 전극들은 상기 제2 층간 절연층 상에 배치되고 상기 복수의 화소 연장 전극들과 각각 연결되는 표시 장치의 제조 방법.
  17. 제13 항에 있어서,
    상기 복수의 화소 전극들을 배치하는 단계 이후에, 상기 복수의 화소 전극들 사이의 이격 영역에 대응한 제1 절연층을 상기 회로 기판 상에 배치하는 단계를 더 포함하고,
    상기 복수의 화소 본딩 메인 재료층들을 배치하는 단계는
    상기 제1 절연층의 일부 상에 마스크층을 배치하는 단계;
    상기 복수의 화소 전극들과 상기 마스크층 상에 상기 제1 금속 재료와 상기 제2 금속 재료를 순차 적층하는 단계; 및
    상기 마스크층을 상기 제1 절연층으로부터 분리하여 상기 마스크층 상의 제1 금속 재료와 제2 금속 재료를 제거하고, 상기 복수의 화소 전극들 상에 잔류된 상기 제1 금속 재료와 상기 제2 금속 재료로 각각 이루어진 상기 복수의 화소 본딩 메인 재료층들을 마련하는 단계를 포함하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 복수의 화소 연결 전극들 및 상기 복수의 발광 소자들을 마련하는 단계에서, 상기 제1 절연층 상에 배치되고 상기 복수의 발광 영역들 사이의 이격 영역인 비발광 영역에 대응하며 상기 복수의 발광 소자들로부터 이격되는 격벽이 더 마련되고,
    상기 복수의 화소 연결 전극들 및 상기 복수의 발광 소자들을 마련하는 단계 이후에,
    상기 복수의 발광 소자들 각각의 측면과 상기 격벽의 측면을 덮는 제2 절연층을 배치하는 단계; 및
    상기 복수의 발광 소자들과 상기 격벽과 상기 제2 절연층과 상기 제1 절연층을 덮는 공통 전극을 상기 회로 기판 상에 배치하는 단계를 더 포함하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 공통 전극 중 상기 복수의 발광 소자들 각각의 측면과 상기 격벽의 측면에 대응하는 일부를 덮는 반사층을 배치하는 단계를 더 포함하는 표시 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 격벽으로 둘러싸이며 상기 복수의 발광 영역들에 각각 대응되고 상기 복수의 발광 소자들로부터 방출된 광의 특성을 조절하는 복수의 광조절패턴들을 포함한 광조절층을 상기 공통 전극 상에 배치하는 단계;
    상기 광조절층 및 상기 공통 전극 상에 제3 절연층을 배치하는 단계; 및
    상기 제3 절연층 상에 컬러필터를 배치하는 단계를 더 포함하는 표시 장치의 제조 방법.
  21. 제18 항에 있어서,
    상기 마스크층을 배치하는 단계에서, 상기 마스크층은 상기 복수의 화소 전극들에 대응되는 복수의 제1 개구 영역들과, 상기 비발광 영역에 대응되고 상기 복수의 제1 개구 영역들로부터 이격되는 제2 개구 영역을 포함하고,
    상기 복수의 화소 본딩 메인 재료층들을 마련하는 단계에서,
    상기 복수의 제1 개구 영역들에 대응되는 제1 금속 재료와 제2 금속 재료에 의해 상기 복수의 화소 본딩 메인 재료층들이 마련되고,
    상기 제2 개구 영역에 대응되는 제1 금속 재료와 제2 금속 재료에 의해 주변 본딩 메인 재료층이 더 마련되며,
    상기 복수의 메인층들을 배치하는 단계에서, 상기 주변 본딩 메인 재료층과 상기 본딩 서브 재료층의 접합에 의해 제1 벽층의 메인층이 마련되는 표시 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 복수의 화소 연결 전극들 및 상기 복수의 발광 소자들을 마련하는 단계에서, 상기 복수의 발광 소자들 각각은 상기 복수의 화소 연결 전극들 상에 각각 배치되고 제1 도전형의 도펀트로 도핑된 반도체 재료로 이루어지는 제1 반도체층, 상기 제1 반도체층 상에 배치되는 활성층, 및 상기 활성층 상에 배치되고 상기 제1 도전형과 상이한 제2 도전형의 도펀트로 도핑된 반도체 재료로 이루어지는 제2 반도체층을 포함하며,
    상기 반도체 기판을 마련하는 단계에서, 상기 반도체 구조물은
    상기 희생 기판의 일면에 배치되고 도핑되지 않은 반도체 재료로 이루어지는 제3 반도체층과, 제3 반도체층 상에 순차 적층되는 상기 제2 반도체층, 상기 활성층 및 상기 제1 반도체층을 포함하고,
    상기 본딩 서브 재료층을 배치하는 단계에서, 상기 본딩 서브 재료층은 상기 반도체 구조물의 상기 제1 반도체층 상에 배치되며,
    상기 희생 기판을 제거하는 단계에서, 상기 반도체 구조물의 상기 제3 반도체층이 노출되는 표시 장치의 제조 방법.
  23. 제22 항에 있어서,
    상기 복수의 화소 연결 전극들 및 상기 복수의 발광 소자들을 마련하는 단계는,
    상기 복수의 발광 영역들에 대응되고 소정의 제1 마스크 재료층으로 이루어진 복수의 제1 차단부들과, 상기 비발광 영역에 대응되고 상기 제1 마스크 재료층과 상이한 재료의 제2 마스크 재료층 및 상기 제1 마스크 재료층의 적층 구조로 이루어진 제2 차단부와, 상기 복수의 제1 차단부들 각각과 상기 제2 차단부 사이의 이격 영역에 배치되는 개구부를 포함한 마스크 구조물을 상기 반도체 구조물의 상기 제3 반도체층 상에 배치하는 단계;
    상기 마스크 구조물의 상기 개구부에 대응되는 상기 반도체 구조물과 상기 본딩 서브 재료층의 잔여물 각각의 일부를 제거하여, 상기 복수의 제1 차단부들에 대응되는 반도체 구조물로 각각 이루어진 복수의 패턴층들과 복수의 화소 연결 전극들을 마련하고, 상기 제2 차단부에 대응되는 반도체 구조물로 이루어진 제2 벽층과 제3 벽층을 마련하는 단계;
    상기 제1 마스크 재료층을 제거하여 상기 복수의 제1 차단부들에 대응한 상기 복수의 패턴층들을 노출시키고, 상기 제2 차단부의 상기 제2 마스크 재료층으로 이루어진 제4 벽층을 마련하는 단계;
    상기 복수의 패턴층들 각각의 상기 제3 반도체층의 적어도 일부를 제거하여, 상기 복수의 발광 소자들을 마련하는 단계를 포함하고,
    상기 격벽은 상기 제1 벽층, 상기 제2 벽층, 상기 제3 벽층 및 상기 제4 벽층으로 이루어지는 표시 장치의 제조 방법.
  24. 제13 항에 있어서,
    상기 복수의 메인층들을 배치하는 단계에서, 상기 제1 금속 재료 및 제2 금속 재료에 상기 제2 금속 재료의 융점에 대응되는 소정의 열과 소정의 압력을 인가하여, 용융된 제2 금속 재료와 상기 제1 금속 재료를 결합시키는 과정을 포함하는 표시 장치의 제조 방법.
  25. 제13 항에 있어서,
    상기 복수의 화소 본딩 메인 재료층들을 배치하는 단계에서, 상기 복수의 화소 본딩 메인 재료층들 각각은 상기 복수의 화소 전극들 각각과 상기 제1 금속 재료 사이에 배치되는 제1 배리어층을 더 포함하고,
    상기 본딩 서브 재료층을 배치하는 단계에서, 상기 본딩 서브 재료층은 상기 반도체 구조물과 상기 제1 금속 재료 사이에 배치되는 제2 배리어층을 더 포함하는 표시 장치의 제조 방법.
  26. 제25 항에 있어서,
    상기 제1 배리어층 및 상기 제2 배리어층 각각은 티타늄(Ti)으로 선택되는 표시 장치의 제조 방법.
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