KR20220149896A - 표시 장치와 그의 제조 방법 - Google Patents

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박진택
백성은
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Abstract

일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 격벽, 상기 기판 상에서 상기 격벽에 의해 구획되는 복수의 발광 영역들 각각에 배치되는 화소 전극, 상기 복수의 발광 영역들 각각에서 상기 화소 전극 상에 배치되며, 상기 기판의 두께 방향으로 연장되는 발광 소자, 상기 발광 소자와 상기 격벽 상에 배치되는 공통 전극, 및 상기 기판과 상기 격벽 사이에 배치되는 공통 연결 전극을 구비한다. 상기 공통 전극은 상기 격벽에 의해 덮이지 않은 공통 연결 전극의 상면과 접촉한다.

Description

표시 장치와 그의 제조 방법{DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 표시 장치와 그의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치, 또는 발광 소자로서 초소형 발광 다이오드 소자(또는 마이크로 발광 다이오드 소자, micro light emitting diode element)를 포함할 수 있다.
최근에는 발광 표시 장치를 포함한 헤드 장착형 디스플레이(head mounted display)가 개발되고 있다. 헤드 장착형 디스플레이(Head Mounted Display, HMD)는 안경이나 헬멧 형태로 착용하여 사용자의 눈앞 가까운 거리에 초점이 형성되는 가상현실(Virtual Reality, VR) 또는 증강현실(Augmented Reality)의 안경형 모니터 장치이다.
헤드 장착형 디스플레이에는 마이크로 발광 다이오드 소자를 포함하는 고해상도의 초소형 발광 다이오드 표시 패널이 적용된다. 마이크로 발광 다이오드 소자는 애노드 전극에 해당하는 화소 전극과 캐소드 전극에 해당하는 공통 전극 사이에 배치될 수 있다. 또한, 마이크로 발광 다이오드 소자로부터 발광된 광이 그에 인접한 다른 마이크로 발광 다이오드 소자로부터 발광된 광과 혼합되는 것을 방지하기 위해, 마이크로 발광 다이오드 소자들 사이에는 격벽이 배치될 수 있다.
본 발명이 해결하고자 하는 과제는 격벽으로 인해 공통 전극이 끊어지더라도 안정적으로 공통 전압을 공통 전극에 인가할 수 있는 표시 장치와 그의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 격벽, 상기 기판 상에서 상기 격벽에 의해 구획되는 복수의 발광 영역들 각각에 배치되는 화소 전극, 상기 복수의 발광 영역들 각각에서 상기 화소 전극 상에 배치되며, 상기 기판의 두께 방향으로 연장되는 발광 소자, 상기 발광 소자와 상기 격벽 상에 배치되는 공통 전극, 및 상기 기판과 상기 격벽 사이에 배치되는 공통 연결 전극을 구비한다. 상기 공통 전극은 상기 격벽에 의해 덮이지 않은 공통 연결 전극의 상면과 접촉한다.
상기 기판의 두께 방향에서 상기 격벽과 중첩하는 상기 공통 연결 전극의 폭은 상기 격벽의 폭보다 넓은 표시 장치.
상기 공통 연결 전극과 상기 격벽 사이에 배치되는 제1 절연막을 더 구비할 수 있다.
상기 화소 전극과 상기 발광 소자 사이에 배치되는 연결 전극을 더 구비할 수 있다.
상기 공통 연결 전극은 상기 연결 전극과 동일한 물질을 포함할 수 있다.
상기 격벽은 상기 발광 소자와 동일한 물질을 갖는 일부 영역을 포함하는 제1 격벽을 포함할 수 있다.
상기 발광 소자는 상기 연결 전극 상에 배치되는 제1 반도체층, 상기 제1 반도체층 상에 배치되는 활성층, 및 상기 활성층 상에 배치되는 제2 반도체층을 포함할 수 있다.
상기 제1 격벽은 상기 제1 반도체층과 동일한 물질을 갖는 제1 서브 격벽, 상기 활성층과 동일한 물질을 갖는 제2 서브 격벽, 및 상기 제2 반도체층과 동일한 물질을 갖는 제3 서브 격벽을 포함할 수 있다.
상기 제3 서브 격벽의 두께는 상기 제2 반도체층의 두께보다 클 수 있다.
상기 제1 격벽은 상기 제3 서브 격벽 상에 배치되며, 비도핑된 반도체 물질을 갖는 제4 서브 격벽을 더 포함할 수 있다.
상기 제4 서브 격벽의 두께는 상기 제2 반도체층의 두께보다 클 수 있다.
상기 격벽은 상기 제1 격벽 상에 배치되며, 절연 물질을 포함하는 제2 격벽, 및 상기 제2 격벽 상에 배치되며, 도전성을 갖는 제3 격벽을 더 포함할 수 있다.
상기 제2 격벽의 두께는 상기 제3 격벽의 두께보다 클 수 있다.
상기 격벽의 측면, 상기 발광 소자의 측면, 상기 공통 연결 전극의 측면, 및 상기 화소 전극의 측면 상에 배치되는 제2 절연막을 더 구비할 수 있다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 제1 광을 발광하는 제1 발광 영역, 제2 광을 발광하는 제2 발광 영역, 제3 광을 발광하는 제3 발광 영역, 공통 연결 전극을 포함하는 공통 연결 영역, 상기 제1 발광 영역, 상기 제2 발광 영역, 상기 제3 발광 영역을 구획하는 격벽, 상기 제1 발광 영역, 상기 제2 발광 영역, 상기 제3 발광 영역 각각에 배치되는 화소 전극, 상기 제1 발광 영역, 상기 제2 발광 영역, 상기 제3 발광 영역 각각에서 상기 화소 전극 상에 배치되는 발광 소자, 및 상기 제1 발광 영역, 상기 제2 발광 영역, 상기 제3 발광 영역 각각에서 발광 소자 상에 배치되며, 상기 공통 연결 영역에서 상기 공통 연결 전극의 상면과 접촉하는 공통 전극을 포함한다.
상기 공통 연결 영역은 상기 제1 발광 영역, 상기 제2 발광 영역, 및 상기 제3 발광 영역 각각으로부터 돌출될 수 있다.
상기 공통 연결 영역은 상기 격벽을 관통하여 상기 공통 연결 전극을 연결하는 홀을 포함할 수 있다.
상기 공통 연결 전극은 상기 제1 발광 영역, 상기 제2 발광 영역, 및 상기 제3 발광 영역 각각의 가장자리에 배치될 수 있다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 제1 격벽, 상기 기판 상에서 상기 제1 격벽에 의해 구획되는 복수의 발광 영역들 각각에 배치되는 화소 전극, 상기 복수의 발광 영역들 각각에서 상기 화소 전극 상에 배치되며, 상기 기판의 두께 방향으로 연장되는 발광 소자, 상기 발광 소자와 상기 제1 격벽 상에 배치되는 공통 전극, 및 상기 기판과 상기 제1 격벽 사이에 배치되는 공통 연결 전극을 구비한다. 상기 제1 격벽은 상기 공통 연결 전극 상에 배치되는 제1 부분, 및 상기 제1 부분 상에 배치되는 제2 부분을 포함한다. 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 넓다.
상기 공통 전극은 상기 제2 부분에 의해 덮이지 않은 제1 부분의 상면과 접촉할 수 있다.
상기 발광 소자의 높이는 상기 제1 부분의 높이와 동일할 수 있다.
상기 발광 소자의 높이는 상기 제1 부분의 높이보다 낮을 수 있다.
상기 제1 격벽은 상기 발광 소자와 동일한 물질을 포함할 수 있다.
상기 제1 격벽에는 공통 전압이 인가될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 제1 기판 상에 제1 연결 전극층을 형성하고, 제2 기판의 발광 물질층 상에 제2 연결 전극층을 형성하는 단계, 상기 제1 연결 전극층과 상기 제2 연결 전극층을 접착하여 연결 전극층을 형성하고, 상기 제2 기판을 제거하는 단계, 상기 발광 물질층 상에 마스크 패턴을 형성하고, 상기 마스크 패턴에 따라 상기 발광 물질층과 상기 연결 전극층을 식각하여 연결 전극들, 발광 소자들, 공통 연결 전극, 및 격벽을 형성하는 단계, 상기 발광 소자들 각각의 측면, 상기 공통 연결 전극의 측면, 상기 격벽의 측면 상에 절연막을 형성하는 단계, 및 상기 발광 소자들 각각의 상면, 상기 격벽에 의해 덮이지 않은 상기 공통 연결 전극의 상면 상에 공통 전극을 형성하는 단계를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 공통 전극은 복수의 발광 영역들 각각의 가장자리에서 절연막에 의해 덮이지 않고 노출된 제1 공통 연결 전극의 상면, 및 발광 소자의 상면과 접촉할 수 있다. 그러므로, 격벽의 높은 두께와 좁은 폭으로 인해, 격벽의 측면 상에서 공통 전극이 끊어지더라도, 공통 전압은 공통 연결 전극을 통해 공통 전극에 안정적으로 공급될 수 있다.
또한, 실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 공통 전극은 복수의 공통 연결 영역들 각각에서 절연막에 의해 덮이지 않고 노출된 제2 공통 연결 전극의 상면 및 발광 소자의 상면과 접촉할 수 있다. 이 경우, 공통 전극은 공통 연결 전극을 통해 공통 전압을 공급받을 수 있다. 그러므로, 격벽의 높은 두께와 좁은 폭으로 인해, 격벽의 측면 상에서 공통 전극이 끊어지더라도, 공통 전압은 공통 연결 전극을 통해 공통 전극에 안정적으로 공급될 수 있다.
또한, 실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 공통 전극은 복수의 공통 연결 영역들 각각에서 제1 격벽의 제2 부분에 의해 덮이지 않고 노출된 제1 격벽의 제1 부분의 상면과 접촉할 수 있다. 이 경우, 공통 전극은 공통 연결 전극과 제1 격벽의 제1 부분을 통해 공통 전압을 공급받을 수 있다. 그러므로, 격벽의 높은 두께와 좁은 폭으로 인해, 격벽의 측면 상에서 공통 전극이 끊어지더라도, 공통 전압은 공통 연결 전극과 제1 격벽의 제1 부분을 통해 공통 전극에 안정적으로 공급될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 레이아웃 도이다.
도 2는 도 1의 A 영역을 상세히 보여주는 레이아웃 도이다.
도 3은 일 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 4는 제1 광의 메인 피크 파장, 제2 광의 메인 피크 파장, 및 제3 광의 메인 피크 파장의 일 예를 보여주는 그래프이다.
도 5는 도 2의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 6은 도 3의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 7은 도 3의 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 8은 도 7의 발광 소자의 일 예를 상세히 보여주는 확대 단면도이다.
도 9는 도 7의 격벽의 일 예를 상세히 보여주는 확대 단면도이다.
도 10은 도 3의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 11은 도 3의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 12는 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 13은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 14는 도 13의 E-E'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 15는 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 16은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 17은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 18은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 19는 도 18의 M-M'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 20은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 21은 일 실시예에 따른 표시 패널의 제조 방법을 보여주는 흐름도이다.
도 22 내지 도 33은 일 실시예에 따른 표시 패널의 제조 방법을 설명하기 위한 단면도들이다.
도 34는 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다.
도 35는 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 36은 일 실시예에 따른 표시 장치를 포함하는 자동차 계기판과 센터페시아를 보여주는 일 예시 도면이다.
도 37은 일 실시예에 따른 표시 장치를 포함하는 투명표시장치를 보여주는 일 예시 도면이다.
도 38은 일 실시예에 따른 화소 회로부와 발광 소자의 회로도이다.
도 39는 또 다른 실시예에 따른 화소 회로부와 발광 소자의 회로도이다.
도 40은 또 다른 실시예에 따른 화소 회로부와 발광 소자의 회로도이다.
도 41은 도 3의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 42는 도 3의 C-C'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 43은 도 42의 격벽의 일 예를 상세히 보여주는 확대 단면도이다.
도 44 내지 도 52는 또 다른 실시예에 따른 표시 패널의 제조 방법을 설명하기 위한 단면도들이다.
도 53은 도 3의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 54는 도 3의 C-C'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 55는 도 54의 격벽의 일 예를 상세히 보여주는 확대 단면도이다.
도 56과 도 57은 도 21의 S210과 S310을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 레이아웃 도이다. 도 2는 도 1의 A 영역을 상세히 보여주는 레이아웃 도이다. 도 3은 일 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 1 내지 도 3에서는 일 실시예에 따른 표시 장치가 발광 소자(LE)로서 초소형 발광 다이오드(마이크로 또는 나노 발광 다이오드)를 포함하는 초소형 발광 다이오드 표시 장치(마이크로 또는 나노 발광 다이오드 표시 장치)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
또한, 도 1 내지 도 3에서는 일 실시예에 따른 표시 장치가 실리콘 웨이퍼를 이용한 반도체 공정에 의해 형성된 반도체 회로 기판(110) 상에 발광 소자로서 발광 다이오드들을 배치한 LEDoS(Light Emitting Diode on Silicon)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않음에 주의하여야 한다.
또한, 도 1 내지 도 3에서 제1 방향(DR1)은 표시 패널(100)의 가로 방향을 가리키고, 제2 방향(DR2)은 표시 패널(100)의 세로 방향을 가리키며, 제3 방향(DR3)은 표시 패널(100)의 두께 방향 또는 반도체 회로 기판(110)의 두께 방향을 가리킨다. 이 경우, "좌", "우", "상", "하"는 표시 패널(100)을 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"은 제1 방향(DR1)의 일측, "좌측"은 제1 방향(DR1)의 타측, "상측"은 제2 방향(DR2)의 일측, "하측"은 제2 방향(DR2)의 타측을 나타낸다. 또한, "상부"는 제3 방향(DR3)의 일측을 가리키고, "하부"는 제3 방향(DR3)의 타측을 가리킨다.
도 1 내지 도 3을 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 영역(DA)과 비표시 영역(NDA)을 포함하는 표시 패널(100)을 구비한다.
표시 패널(100)은 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변을 갖는 사각형의 평면 형태를 가질 수 있다. 다만, 표시 패널(100)의 평면 형태는 이에 한정되지 않으며, 사각형 이외의 다른 다각형, 원형, 타원형 또는 비정형의 평면 형태를 가질 수 있다.
표시 영역(DA)은 화상이 표시되는 영역이고, 비표시 영역(NDA)은 화상이 표시되지 않는 영역일 수 있다. 표시 영역(DA)의 평면 형태는 표시 패널(100)의 평면 형태를 추종할 수 있다. 도 1에서는 표시 영역(DA)의 평면 형태가 사각형인 것을 예시하였다. 표시 영역(DA)은 표시 패널(100)의 중앙 영역에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다.
표시 패널(100)의 표시 영역(DA)은 복수의 화소(PX)들을 포함할 수 있다. 화소(PX)는 화이트 광을 표시할 수 있는 최소 발광 단위로 정의될 수 있다.
복수의 화소(PX)들 각각은 광을 발광하는 복수의 발광 영역들(EA1, EA2, EA3)과 복수의 공통 연결 영역들(CCA1, CCA2, CCA3)을 포함할 수 있다. 본 명세서의 실시예에서는 복수의 화소(PX)들 각각이 3 개의 발광 영역들(EA1, EA2, EA3)을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 복수의 화소(PX)들 각각은 4 개의 발광 영역들을 포함할 수 있다.
복수의 발광 영역들(EA1, EA2, EA3) 각각은 제1 광을 발광하는 발광 소자(LE)를 포함할 수 있다. 도 3에서는 발광 소자(LE)가 원형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 발광 소자(LE)는 사각형을 포함한 다각형 또는 타원형의 형태를 가질 수 있다.
제1 발광 영역(EA1)들 각각은 제1 광을 발광하는 영역을 가리킨다. 제1 발광 영역(EA1)들 각각은 발광 소자(LE)로부터 출력된 제1 광을 그대로 출력할 수 있다. 제1 광은 청색 파장 대역의 광일 수 있다. 예를 들어, 제1 광의 메인 피크 파장(B-peak)은 도 4의 (a)와 같이 대략 370㎚ 내지 460㎚에 위치할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제2 발광 영역(EA2)들 각각은 제2 광을 발광하는 영역을 가리킨다. 제2 발광 영역(EA2)들 각각은 발광 소자(LE)로부터 출력된 제1 광의 일부를 제2 광으로 변환하여 출력할 수 있다. 제2 광은 녹색 파장 대역의 광일 수 있다. 예를 들어, 제2 광의 메인 피크 파장(G-peak)은 도 4의 (b)와 같이 대략 480㎚ 내지 560㎚에 위치할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제3 발광 영역(EA3)들 각각은 제3 광을 발광하는 영역을 가리킨다. 제3 발광 영역(EA2)들 각각은 발광 소자(LE)로부터 출력된 제1 광의 일부를 제3 광으로 변환하여 출력할 수 있다. 제3 광은 적색 파장 대역의 광일 수 있다. 예를 들어, 제3 광의 메인 피크 파장(R-peak)은 도 4의 (c)와 같이 대략 600㎚ 내지 750㎚에 위치할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들은 제1 방향(DR1)에서 교대로 배열될 수 있다. 예를 들어, 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 제3 발광 영역(EA3)들은 제1 방향(DR1)에서 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)의 순서로 배치될 수 있다.
제1 발광 영역(EA1)들은 제2 방향(DR2)으로 배열될 수 있다. 제2 발광 영역(EA2)들은 제2 방향(DR2)으로 배열될 수 있다. 제3 발광 영역(EA3)들은 제2 방향(DR2)으로 배열될 수 있다.
복수의 발광 영역들(EA1, EA2, EA3)과 복수의 공통 연결 영역들(CCA1, CCA2, CCA3)은 격벽(PW)에 의해 구획될 수 있다. 격벽(PW)은 발광 소자(LE)를 둘러싸도록 배치될 수 있다. 격벽(PW)은 발광 소자(LE)와 떨어져 배치될 수 있다. 격벽(PW)은 메쉬 형태, 그물망 형태 또는 격자 형태의 평면 형태를 가질 수 있다.
도 3에서는 격벽(PW)에 의해 정의되는 복수의 발광 영역들(EA1, EA2, EA3) 각각이 원형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 격벽(PW)에 의해 정의되는 복수의 발광 영역들(EA1, EA2, EA3) 각각은 사각형을 포함한 다각형 또는 타원형의 평면 형태를 가질 수 있다.
복수의 공통 연결 영역들(CCA1, CCA2, CCA3) 각각은 공통 연결 전극(CCE)과 공통 전극(CE)이 서로 연결되는 영역일 수 있다. 도 3에서는 격벽(PW)에 의해 정의되는 복수의 공통 연결 영역들(CCA1, CCA2, CCA3) 각각이 사각형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 격벽(PW)에 의해 정의되는 공통 연결 영역들(CCA1, CCA2, CCA3) 각각은 사각형을 포함한 다각형 또는 타원형의 평면 형태를 가질 수 있다.
복수의 공통 연결 영역들(CCA1, CCA2, CCA3) 각각은 복수의 발광 영역들(EA1, EA2, EA3) 각각으로부터 제1 대각 방향(DDR1) 또는 제2 대각 방향(DDR2)으로 돌출될 수 있다. 예를 들어, 제1 공통 연결 영역(CCA1)들 각각은 제2 대각 방향(DDR2)에서 제1 발광 영역(EA1)으로부터 돌출될 수 있다. 제2 공통 연결 영역(CCA2)들 각각은 제2 대각 방향(DDR2)에서 제2 발광 영역(EA2)으로부터 돌출될 수 있다. 제3 공통 연결 영역(CCA3)들 각각은 2 대각 방향(DDR2)에서 제3 발광 영역(EA3)으로부터 돌출될 수 있다. 제1 대각 방향(DDR1)은 제1 방향(DR1)과 제2 방향(DR2) 사이의 방향이고, 제2 대각 방향(DDR2)은 제1 대각 방향(DDR1)과 직교하는 방향일 수 있다.
또한, 도 3에서는 복수의 공통 연결 영역들(CCA1, CCA2, CCA3) 각각이 복수의 발광 영역들(EA1, EA2, EA3) 각각으로부터 좌하측 방향으로 돌출된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 복수의 공통 연결 영역들(CCA1, CCA2, CCA3) 각각이 복수의 발광 영역들(EA1, EA2, EA3) 각각으로부터 좌상측 방향, 우상측 방향 또는 우하측 방향으로 돌출될 수 있다.
공통 연결 전극(CCE)은 메쉬 형태, 그물망 형태 또는 격자 형태의 평면 형태를 가질 수 있다. 제1 방향(DR1) 또는 제2 방향(DR2)에서 공통 연결 전극(CCE)의 폭은 격벽(PW)의 폭보다 넓을 수 있다. 격벽(PW)은 제3 방향(DR3)에서 공통 연결 전극(CCE)과 완전히 중첩될 수 있다. 공통 연결 전극(CCE)의 일부는 제3 방향(DR3)에서 격벽(PW)과 중첩할 수 있다.
공통 연결 전극(CCE)은 제1 공통 연결 전극(CCE1), 제2 공통 연결 전극(CCE2), 및 제3 공통 연결 전극(CCE3)을 포함할 수 있다. 제1 공통 연결 전극(CCE1)은 복수의 발광 영역들(EA1, EA2, EA3) 각각에 배치되고, 제2 공통 연결 전극(CCE2)은 복수의 공통 연결 영역들(CCA1, CCA2, CCA3) 각각에 배치될 수 있다. 제3 공통 연결 전극(CCE3)은 제3 방향(DR3)에서 격벽(PW)과 중첩하는 영역으로 정의될 수 있다. 제1 공통 연결 전극(CCE1)의 상면과 제2 공통 연결 전극(CCE2)의 상면은 공통 전극(CE)과 접촉하는 반면에, 제3 공통 연결 전극(CE3)은 공통 전극(CE)과 접촉하지 않을 수 있다.
제1 공통 연결 전극(CCE1)은 복수의 발광 영역들(EA1, EA2, EA3) 각각에서 발광 소자(LE)를 둘러싸도록 배치될 수 있다. 제1 공통 연결 전극(CCE1)은 복수의 발광 영역들(EA1, EA2, EA3) 각각의 가장자리에 배치될 수 있다. 제2 공통 연결 전극(CCE2)은 복수의 공통 연결 영역들(CCA1, CCA2, CCA3) 각각에 배치될 수 있다. 복수의 발광 영역들(EA1, EA2, EA3) 각각에서 제1 공통 연결 전극(CCE1)의 최대 폭은 복수의 공통 연결 영역들(CCA1, CCA2, CCA3) 각각에서 제2 공통 연결 전극(CCE2)의 최대 폭보다 작을 수 있다.
복수의 공통 연결 영역들(CCA1, CCA2, CCA3)로 인하여, 제2 대각 방향(DDR2)에서 격벽(PW)의 폭(PWdd)은 제2 대각 방향(DDR2)에서 서로 인접한 발광 영역들 사이의 거리(Ddd)보다 짧을 수 있다. 격벽(PW)은 두께에 비해 얇은 폭을 가지기 때문에, 제2 대각 방향(DDR2)에서 격벽(PW)의 폭(PWdd)이 작아지는 경우, 격벽(PW)의 지지 능력이 낮아져 격벽(PW)이 무너지거나 격벽(PW)의 접착력이 낮아져 격벽(PW)이 떨어질 수 있다. 그러므로, 복수의 공통 연결 영역들(CCA1, CCA2, CCA3) 각각의 면적은 격벽(PW)의 지지 능력과 격벽(PW)의 접착력 등을 고려하여 적절하게 설계될 수 있다.
복수의 공통 연결 영역들(CCA1, CCA2, CCA3) 각각의 면적은 복수의 발광 영역들(EA1, EA2, EA3) 각각의 면적보다 작을 수 있다. 복수의 발광 영역들(EA1, EA2, EA3)의 면적들은 서로 실질적으로 동일하며, 이 경우 복수의 공통 연결 영역들(CCA1, CCA2, CCA3)의 면적들은 서로 실질적으로 동일할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
비표시 영역(NDA)은 제1 공통 전압 공급 영역(CVA1), 제2 공통 전압 공급 영역(CVA2), 제1 패드부(PDA1), 및 제2 패드부(PDA2)를 포함할 수 있다.
제1 공통 전압 공급 영역(CVA1)은 제1 패드부(PDA1)와 표시 영역(DA) 사이에 배치될 수 있다. 제2 공통 전압 공급 영역(CVA2)은 제2 패드부(PDA2)와 표시 영역(DA) 사이에 배치될 수 있다. 제1 공통 전압 공급 영역(CVA1)과 제2 공통 전압 공급 영역(CVA2) 각각은 공통 전극(CE)에 연결되는 복수의 공통 전압 공급부(CVS)들을 포함할 수 있다. 공통 전압은 복수의 공통 전압 공급부(CVS)들을 통해 공통 전극(CE)에 공급될 수 있다.
제1 공통 전압 공급 영역(CVA1)의 복수의 공통 전압 공급부(CVS)들은 제1 패드부(PDA1)의 제1 패드(PD1)들 중 어느 하나에 전기적으로 연결될 수 있다. 즉, 제1 공통 전압 공급 영역(CVA1)의 복수의 공통 전압 공급부(CVS)들은 제1 패드부(PDA1)의 제1 패드(PD1)들 중 어느 하나로부터 공통 전압을 공급받을 수 있다.
제2 공통 전압 공급 영역(CVA2)의 복수의 공통 전압 공급부(CVS)들은 제2 패드부(PDA2)의 제2 패드(PD2)들 중 어느 하나에 전기적으로 연결될 수 있다. 즉, 제2 공통 전압 공급 영역(CVA2)의 복수의 공통 전압 공급부(CVS)들은 제2 패드부(PDA2)의 제2 패드(PD2)들 중 어느 하나로부터 공통 전압을 공급받을 수 있다.
제1 패드부(PDA1)는 표시 패널(100)의 상측에 배치될 수 있다. 제1 패드부(PDA1)는 외부의 회로 보드(도 4b의 CB)와 연결되는 제1 패드(PD1)들을 포함할 수 있다.
제2 패드부(PDA2)는 표시 패널(100)의 하측에 배치될 수 있다. 제2 패드부(PDA2)는 외부의 회로 보드(도 4b의 CB)와 연결되기 위한 제2 패드들을 포함할 수 있다. 제2 패드부(PDA2)는 생략될 수 있다.
도 5는 도 2의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 6은 도 3의 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 7은 도 3의 C-C'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 8은 도 7의 발광 소자의 일 예를 상세히 보여주는 확대 단면도이다. 도 9는 도 7의 격벽의 일 예를 상세히 보여주는 확대 단면도이다.
도 5 내지 도 9를 참조하면, 표시 패널(100)은 반도체 회로 기판(110)과 발광 소자층(120)을 포함할 수 있다.
반도체 회로 기판(110)은 제1 기판(SUB1), 복수의 화소 회로부(PXC)들, 화소 전극(111)들, 제1 패드(PD1), 및 공통 전압 공급부(CVS)의 제1 공통 전압 공급부(CVS1)를 포함할 수 있다.
제1 기판(SUB1)은 실리콘 웨이퍼 기판일 수 있다. 제1 기판(SUB1)은 단결정 실리콘으로 이루어질 수 있다.
복수의 화소 회로부(PXC)들 각각은 제1 기판(SUB1)에 배치될 수 있다. 복수의 화소 회로부(PXC)들 각각은 반도체 공정을 이용하여 형성된 CMOS(Complementary Metal-Oxide Semiconductor) 회로를 포함할 수 있다. 복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 트랜지스터를 포함할 수 있다. 또한, 복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 커패시터를 더 포함할 수 있다.
복수의 화소 회로부(PXC)들은 표시 영역(DA)에 배치될 수 있다. 복수의 화소 회로부(PXC)들 각각은 그에 대응되는 화소 전극(111)에 연결될 수 있다. 즉, 복수의 화소 회로부(PXC)들과 복수의 화소 전극(111)들은 일대일로 대응되게 연결될 수 있다. 복수의 화소 회로부(PXC)들 각각은 화소 전극(111)에 화소 전압 또는 애노드 전압을 인가할 수 있다.
화소 전극(111)들 각각은 그에 대응되는 화소 회로부(PXC) 상에 배치될 수 있다. 화소 전극(111)들 각각은 화소 회로부(PXC)로부터 노출된 노출 전극일 수 있다. 즉, 화소 전극(111)들 각각은 화소 회로부(PXC)의 상면으로부터 돌출될 수 있다. 화소 전극(111)들 각각은 화소 회로부(PXC)와 일체로 형성될 수 있다. 화소 전극(111)들 각각은 화소 회로부(PXC)로부터 화소 전압 또는 애노드 전압을 공급받을 수 있다. 화소 전극(111)들은 알루미늄(Al)을 포함할 수 있다.
제1 패드(PD1)와 제1 공통 전압 공급부(CVS1) 각각은 제1 기판(SUB1)으로부터 노출된 노출 전극일 수 있다. 제1 패드(PD1)와 제1 공통 전압 공급부(CVS1) 각각은 화소 전극(111)들과 동일한 물질을 포함할 수 있다. 예를 들어, 제1 패드(PD1)와 제1 공통 전압 공급부(CVS1) 각각은 알루미늄(Al)을 포함할 수 있다.
제2 패드부(PDA2)의 제2 패드들은 도 5를 결부하여 설명한 제2 패드(PD2)와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
발광 소자층(120)은 복수의 발광 영역들(EA1, EA2, EA3)을 포함하여, 광을 발광하는 층일 수 있다. 발광 소자층(120)은 연결 전극(112)들, 패드 연결 전극(PDE), 공통 전압 공급부(CVS)의 제2 공통 전압 공급부(CVS2), 공통 연결 전극(CCE), 발광 소자(LE)들, 제1 절연막(INS1), 격벽(PW), 제2 절연막(INS2), 공통 전극(CE), 반사막(RF), 파장 변환층(QDL), 및 복수의 컬러필터들(CF1, CF2, CF3)을 포함할 수 있다.
연결 전극(112)들 각각은 그에 대응되는 화소 전극(111) 상에 배치될 수 있다. 즉, 연결 전극(112)들은 화소 전극(111)들과 일대일로 대응되게 연결될 수 있다. 연결 전극(112)들은 제조 공정에서 화소 전극(111)들과 발광 소자(LE)들을 접착하기 위한 본딩 금속(bonding metal)의 역할을 할 수 있다. 예를 들어, 연결 전극(112)들은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함할 수 있다. 또는, 연결 전극(112)들은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 어느 하나를 포함하는 제1 층과 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 다른 하나를 포함하는 제2 층을 포함할 수 있다. 이 경우, 제2 층은 제1 층 상에 배치될 수 있다.
공통 연결 전극(CCE)은 화소 전극(111) 및 연결 전극(112)과 떨어져 배치될 수 있다. 공통 연결 전극(CCE)은 화소 전극(111) 및 연결 전극(112)을 둘러싸도록 배치될 수 있다.
공통 연결 전극(CCE)은 복수의 발광 영역들(EA1, EA2, EA3) 각각에 배치되는 제1 공통 연결 전극(CCE1), 복수의 공통 연결 영역들(CCA1, CCA2, CCA3) 각각에 배치되는 제2 공통 연결 전극(CCE2), 및 제3 방향(DR3)에서 격벽(PW)과 중첩하는 제3 공통 연결 전극(CCE3)을 포함할 수 있다.
공통 연결 전극(CCE)은 비표시 영역(NDA)의 제1 패드부(PDA1)의 제1 패드(PD1)들 중 어느 하나 또는 제2 패드부(PDA2)의 제2 패드(PD2)들 중 어느 하나에 연결되어 공통 전압을 공급받을 수 있다. 공통 연결 전극(CCE)은 연결 전극(112)들과 동일한 물질을 포함할 수 있다. 예를 들어, 공통 연결 전극(CCE)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함할 수 있다. 연결 전극(112)들 각각이 제1 층과 제2 층을 포함하는 경우, 공통 연결 전극(CCE)은 연결 전극(112)들 각각의 제1 층과 동일한 물질을 포함할 수 있다.
패드 연결 전극(PDE)은 제1 패드(PD1) 상에 배치되고, 제2 공통 전압 공급부(CVS2)는 제1 공통 전압 공급부(CVS1) 상에 배치될 수 있다. 패드 연결 전극(PDE)은 제1 패드(PD1)의 상면과 접촉하고, 제2 공통 전압 공급부(CVS2)는 제1 공통 전압 공급부(CVS1)의 상면과 접촉할 수 있다. 패드 연결 전극(PDE)과 제2 공통 전압 공급부(CVS2)는 연결 전극(112)들과 동일한 물질을 포함할 수 있다. 예를 들어, 패드 연결 전극(PDE)과 제2 공통 전압 공급부(CVS2) 각각은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함할 수 있다. 연결 전극(112)들 각각이 제1 층과 제2 층을 포함하는 경우, 패드 연결 전극(PDE)과 제2 공통 전압 공급부(CVS2) 각각은 제1 층과 제2 층을 포함할 수 있다.
패드 연결 전극(PDE)은 와이어(WR)와 같은 도전 연결 부재를 통해 회로 보드(CB)의 패드(CPD)에 연결될 수 있다. 즉, 제1 패드(PD1), 패드 연결 전극(PDE), 와이어(WR), 및 회로 보드(CB)의 패드(CPD)는 서로 전기적으로 연결될 수 있다.
반도체 회로 기판(110)과 회로 보드(CB)는 베이스 기판(BSUB) 상에 배치될 수 있다. 반도체 회로 기판(110)과 회로 보드(CB)는 압력 민감 점착제와 같은 접착 부재를 이용하여 베이스 기판(BSUB)의 상면에 부착될 수 있다.
회로 보드(CB)는 연성 인쇄 회로 기판(flexible printed circuit board, FPCB), 인쇄 회로 기판(printed circuit board, PCB), 연성 인쇄 회로(flexible printed circuit, FPC) 또는 칩온 필름(chip on film, COF)과 같은 연성 필름(flexible film)일 수 있다.
발광 소자층(120)은 격벽(PW)에 의해 구획된 복수의 발광 영역들(EA1, EA2, EA3)과 복수의 공통 연결 영역들(CCA1, CCA2, CCA3)을 포함할 수 있다 복수의 발광 영역들(EA1, EA2, EA3) 각각에는 발광 소자(LE), 파장 변환층(QDL), 및 복수의 컬러필터들(CF1, CF2, CF3) 중 어느 하나가 배치될 수 있다. 복수의 공통 연결 영역들(CCA1, CCA2, CCA3) 각각에는 제2 공통 연결 전극(CCE2)이 배치될 수 있다.
발광 소자(LE)들 각각은 연결 전극(112) 상에 배치될 수 있다. 발광 소자(LE)는 제3 방향(DR3)으로 연장되는 수직 발광 다이오드 소자일 수 있다. 즉, 발광 소자(LE)의 제3 방향(DR3)의 길이는 수평 방향의 길이보다 길 수 있다. 수평 방향의 길이는 제1 방향(DR1)의 길이 또는 제2 방향(DR2)의 길이를 가리킨다. 예를 들어, 발광 소자(LE)의 제3 방향(DR3)의 길이는 대략 1 내지 5㎛일 수 있다.
발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode) 소자 또는 나노 발광 다이오드(nano light emitting diode)일 수 있다. 발광 소자(LE)는 도 8과 같이 제3 방향(DR3)에서 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)을 포함한다. 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)은 제3 방향(DR3)으로 순차적으로 적층될 수 있다.
제1 반도체층(SEM1)은 연결 전극(112) 상에 배치될 수 있다. 제1 반도체층(SEM1)은 Mg, Zn, Ca, Se, Ba 등과 같은 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제1 반도체층(31)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제1 반도체층(31)의 두께(Tsem1)는 대략 30 내지 200㎚일 수 있다.
전자 저지층(EBL)은 제1 반도체층(SEM1) 상에 배치될 수 있다. 전자 저지층(EBL)은 너무 많은 전자가 활성층(MQW)으로 흐르는 것을 억제 또는 방지하기 위한 층일 수 있다. 예를 들어, 전자 저지층(EBL)은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층(EBL)의 두께(Tebl)는 대략 10 내지 50㎚일 수 있다. 전자 저지층(EBL)은 생략될 수 있다.
활성층(MQW)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 활성층(MQW)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 제1 광, 즉 청색 파장 대역의 광을 방출할 수 있다.
활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 한정되지 않는다. 우물층의 두께는 대략 1 내지 4㎚이고, 배리어층의 두께는 3 내지 10㎚일 수 있다.
또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(MQW)이 방출하는 광은 제1 광(청색 파장 대역의 광)으로 제한되지 않고, 경우에 따라 제2 광(녹색 파장 대역의 광) 또는 제3 광(적색 파장 대역의 광)을 방출할 수도 있다.
활성층(MQW) 상에는 초격자층(SLT)이 배치될 수 있다. 초격자층(SLT)은 제2 반도체층(SEM2)과 활성층(MQW) 사이의 응력을 완화하기 위한 층일 수 있다. 예를 들어, 초격자층(SLT)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SLT)의 두께(Tslt)는 대략 50 내지 200㎚일 수 있다. 초격자층(SLT)은 생략될 수 있다.
제2 반도체층(SEM2)은 초격자층(SLT) 상에 배치될 수 있다. 제2 반도체층(SEM2)은 Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예를 들어, 제2 반도체층(SEM2)은 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체층(SEM2)의 두께(Tsem2)는 대략 500㎚ 내지 1㎛일 수 있다.
제1 절연막(INS1)은 공통 연결 전극(CCE) 상에 배치될 수 있다. 제1 절연막(INS1)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다.
격벽(PW)은 제1 절연막(INS1) 상에 배치될 수 있다. 제1 방향(DR1)과 제2 방향(DR2)에서 격벽(PW)의 폭(Wpw)은 공통 연결 전극(CCE)의 폭(Wcce)보다 작을 수 있다. 격벽(PW)은 발광 소자(LE)들 각각과 떨어져 배치될 수 있다. 격벽(PW)은 발광 소자(LE)들 각각을 둘러싸도록 배치될 수 있다.
격벽(PW)은 도 9와 같이 제1 격벽(PW1), 제2 격벽(PW2), 및 제3 격벽(PW3)을 포함할 수 있다.
제1 격벽(PW1)은 제1 절연막(INS1) 상에 배치될 수 있다. 제1 격벽(PW1)은 발광 소자(LE)와 동일한 공정으로 형성되므로, 제1 격벽(PW1)의 적어도 일부 영역은 발광 소자(LE)와 동일한 물질을 포함할 수 있다.
제1 격벽(PW1)은 도 9와 같이 제3 방향(DR3)에서 순차적으로 적층되는 복수의 서브 격벽들(SPW1~SPW6)을 포함할 수 있다. 예를 들어, 제1 격벽(PW1)은 제1 서브 격벽(SPW1), 제2 서브 격벽(SPW2), 제3 서브 격벽(SPW3), 제4 서브 격벽(SPW4), 제5 서브 격벽(SPW5), 및 제6 서브 격벽(SPW6)을 포함할 수 있다.
제1 서브 격벽(SPW1)은 발광 소자(LE)의 제1 반도체층(SEM1)과 동일한 물질로 형성될 수 있다. 제1 서브 격벽(SPW1)은 발광 소자(LE)의 제1 반도체층(SEM1)과 동일한 공정으로 형성될 수 있다. 제1 서브 격벽(SPW1)의 두께(Tspw1)는 발광 소자(LE)의 제1 반도체층(SEM1)의 두께(Tsem1)와 실질적으로 동일할 수 있다.
제2 서브 격벽(SPW2)은 발광 소자(LE)의 전자 저지층(EBL)과 동일한 물질로 형성될 수 있다. 제2 서브 격벽(SPW2)은 발광 소자(LE)의 전자 저지층(EBL)과 동일한 공정으로 형성될 수 있다. 제2 서브 격벽(SPW2)의 두께(Tspw2)는 발광 소자(LE)의 전자 저지층(EBL)의 두께(Tebl)와 실질적으로 동일할 수 있다. 전자 저지층(EBL)이 생략되는 경우, 제2 서브 격벽(SPW2) 역시 생략될 수 있다.
제3 서브 격벽(SPW3)은 발광 소자(LE)의 활성층(MQW)과 동일한 물질로 형성될 수 있다. 제3 서브 격벽(SPW3)은 발광 소자(LE)의 활성층(MQW)과 동일한 공정으로 형성될 수 있다. 제3 서브 격벽(SPW3)의 두께(Tspw3)는 발광 소자(LE)의 활성층(MQW)의 두께(Tmqw)와 실질적으로 동일할 수 있다.
제4 서브 격벽(SPW4)은 발광 소자(LE)의 초격자층(SLT)과 동일한 물질로 형성될 수 있다. 제4 서브 격벽(SPW4)은 발광 소자(LE)의 초격자층(SLT)과 동일한 공정으로 형성될 수 있다. 제4 서브 격벽(SPW4)의 두께(Tspw4)는 발광 소자(LE)의 초격자층(SLT)의 두께(Tslt)와 실질적으로 동일할 수 있다.
제5 서브 격벽(SPW5)은 발광 소자(LE)의 제2 반도체층(SEM2)과 동일한 물질로 형성될 수 있다. 제5 서브 격벽(SPW5)은 발광 소자(LE)의 제2 반도체층(SEM2)과 동일한 공정으로 형성될 수 있다. 표시 패널(100)의 제조 공정에서 제5 서브 격벽(SPW5)은 제거되지 않으나, 발광 소자(LE)의 제2 반도체층(SEM2)의 일부는 제거되므로, 제5 서브 격벽(SPW5)의 두께(Tspw5)는 발광 소자(LE)의 제2 반도체층(SEM2)의 두께(Tsem2)보다 클 수 있다.
제6 서브 격벽(SPW6)은 도펀트가 도핑되지 않은 반도체층, 즉 비도핑(Undoped) 반도체층으로 형성될 수 있다. 예를 들어, 제6 서브 격벽(SPW6)은 도펀트가 도핑되지 않은 GaN일 수 있다. 제6 서브 격벽(SPW6)의 두께(Tspw6)는 발광 소자(LE)의 제2 반도체층(SEM2)의 두께(Tsem2)보다 클 수 있다. 제6 서브 격벽(SPW6)의 두께(Tspw6)는 대략 2 내지 3㎛일 수 있다.
제2 격벽(PW2)은 제1 격벽(PW1) 상에 배치될 수 있다. 제2 격벽(PW2)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다. 제2 격벽(PW2)의 두께(Tpw2)는 대략 1 내지 2㎛일 수 있다.
제3 격벽(PW3)은 제2 격벽(PW2) 상에 배치될 수 있다. 제3 격벽(PW3)은 니켈(Ni)과 같은 도전성 물질을 포함할 수 있다. 제3 격벽(PW3)의 두께(Tpw3)는 대략 0.01 내지 1㎛일 수 있다.
제2 격벽(PW2)과 제3 격벽(PW3)은 발광 소자(LE)와 격벽(PW)을 형성하기 위한 제조 공정에서 제1 격벽(PW1)이 식각되는 것을 방지하기 위한 마스크로 역할을 할 수 있다.
제2 절연막(INS2)은 공통 연결 전극(CCE)의 측면, 격벽(PW)의 측면, 화소 전극(111)들 각각의 측면, 연결 전극(112)들 각각의 측면, 및 발광 소자(LE)들 각각의 측면 상에 배치될 수 있다. 제2 절연막(INS2)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다. 제2 절연막(INS2)의 두께는 대략 0.1㎛일 수 있다.
공통 전극(CE)은 발광 소자(LE)들 각각의 상면과 측면, 및 격벽(PW)의 상면과 측면 상에 배치될 수 있다. 즉, 공통 전극(CE)은 발광 소자(LE)들 각각의 상면과 측면, 및 격벽(PW)의 상면과 측면을 덮도록 배치될 수 있다.
공통 전극(CE)은 제1 공통 연결 전극(CCE1)의 측면, 격벽(PW)의 측면, 화소 전극(111)들 각각의 측면, 연결 전극(112)들 각각의 측면, 및 발광 소자(LE)들 각각의 측면 상에 배치되는 제2 절연막(INS2)과 접촉할 수 있다. 또한, 공통 전극(CE)은 제1 공통 연결 전극(CCE1)의 상면, 제2 공통 연결 전극(CCE2)의 상면, 발광 소자(LE)들 각각의 상면, 및 격벽(PW)의 상면과 접촉할 수 있다.
공통 전극(CE)은 복수의 발광 영역들(EA1, EA2, EA3) 각각의 가장자리와 복수의 공통 연결 영역들(CCA1, CCA2, CCA3) 각각에서 제2 절연막(INS2)에 의해 덮이지 않고 노출된 제1 공통 연결 전극(CCE1)의 상면, 제2 공통 연결 전극(CCE2)의 상면, 및 발광 소자(LE)의 상면과 접촉할 수 있다. 복수의 공통 연결 영역들(CCA1, CCA2, CCA3) 각각에서 공통 전극(CE)과 제2 공통 연결 전극(CCE2)의 접촉 면적은 복수의 발광 영역들(EA1, EA2, EA3) 각각의 가장자리에서 공통 전극(CE)과 제1 공통 연결 전극(CCE1)의 접촉 면적에 비해 넓을 수 있다. 그러므로, 복수의 공통 연결 영역들(CCA1, CCA2, CCA3)로 인하여, 공통 전극(CE)과 공통 연결 전극(CCE)은 서로 안정적으로 연결될 수 있다. 따라서, 공통 연결 전극(CCE)에 공급된 공통 전압은 발광 소자(LE)에 공급될 수 있다. 발광 소자(LE)의 일 단은 연결 전극(112)을 통해 화소 전극(111)의 화소 전압 또는 애노드 전압을 공급받고, 타 단은 공통 전극(CE)을 통해 공통 전압을 공급받을 수 있다. 발광 소자(LE)는 화소 전압과 공통 전압 간의 전압 차에 따라 소정의 휘도로 광을 발광할 수 있다.
공통 전극(CE)은 투명한 도전 물질을 포함할 수 있다. 공통 전극(CE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 산화물(transparent conductive oxide, TCO)로 형성될 수 있다. 공통 전극(CE)의 두께는 대략 0.1㎛일 수 있다.
반사막(RF)은 발광 소자(LE)로부터 발광된 광 중에서 상부 방향이 아니라 상하좌우 측면 방향으로 진행하는 광을 반사하는 역할을 한다. 반사막(RF)은 알루미늄(Al)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 반사막(RF)의 두께는 대략 0.1㎛일 수 있다.
반사막(RF)은 제1 공통 연결 전극(CCE1)의 측면, 격벽(PW)의 측면, 화소 전극(111)들 각각의 측면, 연결 전극(112)들 각각의 측면, 및 발광 소자(LE)들 각각의 측면 상에 배치될 수 있다. 반사막(RF)은 제1 공통 연결 전극(CCE1)의 측면, 격벽(PW)의 측면, 화소 전극(111)들 각각의 측면, 연결 전극(112)들 각각의 측면, 및 발광 소자(LE)들 각각의 측면 상에 배치된 공통 전극(CE)과 접촉할 수 있다.
파장 변환층(QDL)은 복수의 발광 영역들(EA1, EA2, EA3) 각각에서 발광 소자(LE) 상에 배치될 수 있다. 파장 변환층(QDL)은 복수의 발광 영역들(EA1, EA2, EA3) 각각에서 발광 소자(LE)를 덮도록 배치될 수 있다. 파장 변환층(QDL)은 발광 소자(LE)로부터 입사된 제1 광의 일부를 제4 광으로 변환시켜 출사할 수 있다. 예를 들어, 제4 광은 노란색 파장 대역의 광일 수 있다. 제4 광은 녹색 파장 대역과 적색 파장 대역을 모두 포함하는 광일 수 있다. 즉, 제4 광은 제2 광과 제3 광을 혼합한 광일 수 있다.
파장 변환층(QDL)은 베이스 수지(BRS)와 파장 변환 입자(WCP)를 포함할 수 있다. 베이스 수지(BRS)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 베이스 수지(BRS)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다.
파장 변환 입자(WCP)는 발광 소자(LE)로부터 입사된 제1 광을 제4 광으로 변환할 수 있다. 예를 들어, 파장 변환 입자(WCP)는 청색 파장 대역의 광을 노란색 파장 대역의 광으로 변환할 수 있다. 파장 변환 입자(WCP)는 양자점(QD, quantum dot), 양자 막대, 형광 물질 또는 인광 물질일 수 있다. 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
양자점은 코어 및 코어를 오버 코팅하는 쉘을 포함하는 것일 수 있다. 코어는 이에 한정하는 것은 아니나, 예를 들어, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InP, InAs, InSb, SiC, Ca, Se, In, P, Fe, Pt, Ni, Co, Al, Ag, Au, Cu, FePt, Fe2O3, Fe3O4, Si, 및 Ge 중 적어도 하나일 수 있다. 쉘은 이에 한정하는 것은 아니나, 예를 들어, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, GaSe, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, PbS, PbSe 및 PbTe 중 적어도 하나를 포함할 수 있다.
파장 변환층(QDL)은 발광 소자(LE)의 광을 랜덤한 방향으로 산란시키기 위한 산란체를 더 포함할 수 있다. 이 경우, 산란체는 금속 산화물 입자 또는 유기 입자를 포함할 수 있다. 예를 들어, 금속 산화물은 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2)일 수 있다. 또한, 유기 입자는 아크릴계 수지 또는 우레탄계 수지를 포함할 수 있다. 산란체의 직경은 수 내지 수십 나노미터일 수 있다.
복수의 컬러필터들(CF1, CF2, CF3)은 제1 컬러필터(CF1)들, 제2 컬러필터(CF2)들, 및 제3 컬러필터(CF3)들을 포함할 수 있다.
제1 컬러필터(CF1)들 각각은 제1 발광 영역(EA1)에서 파장 변환층(QDL) 상에 배치될 수 있다. 또한, 제1 컬러필터(CF1)들 각각은 격벽(PW) 상에 배치될 수 있다. 제1 컬러필터(CF1)들 각각은 제1 광을 투과시키고, 제4 광을 흡수 또는 차단할 수 있다. 예를 들어, 제1 컬러필터(CF1)들 각각은 청색 파장 대역의 광을 투과시키고, 녹색 및 적색 파장 대역의 광을 흡수 또는 차단할 수 있다. 그러므로, 제1 컬러필터(CF1)들 각각은 발광 소자(LE)로부터 발광된 제1 광 중에서 파장 변환층(QDL)에 의해 변환되지 않은 제1 광을 투과시키고, 파장 변환층(QDL)에 의해 변환된 제4 광을 흡수 또는 차단할 수 있다. 따라서, 제1 발광 영역(EA1)들 각각은 제1 광을 방출할 수 있다.
제2 컬러필터(CF2)들 각각은 제2 발광 영역(EA2)에서 파장 변환층(QDL) 상에 배치될 수 있다. 또한, 제2 컬러필터(CF2)들 각각은 격벽(PW) 상에 배치될 수 있다. 제2 컬러필터(CF2)들 각각은 제2 광을 투과시키고, 제1 광과 제3 광을 흡수 또는 차단할 수 있다. 예를 들어, 제2 컬러필터(CF2)들 각각은 녹색 파장 대역의 광을 투과시키고, 청색 및 적색 파장 대역의 광을 흡수 또는 차단할 수 있다. 그러므로, 제2 컬러필터(CF2)들 각각은 발광 소자(LE)로부터 발광된 제1 광 중에서 파장 변환층(QDL)에 의해 변환되지 않은 제1 광을 흡수 또는 차단할 수 있다. 또한, 제2 컬러필터(CF2)들 각각은 파장 변환층(QDL)에 의해 변환된 제4 광 중에서 녹색 파장 대역에 해당하는 제2 광을 투과시키고, 청색 파장 대역에 해당하는 제3 광을 흡수 또는 차단할 수 있다. 따라서, 제2 발광 영역(EA1)들 각각은 제2 광을 방출할 수 있다.
제3 컬러필터(CF3)들 각각은 제3 발광 영역(EA3)에서 파장 변환층(QDL) 상에 배치될 수 있다. 또한, 제3 컬러필터(CF3)들 각각은 격벽(PW) 상에 배치될 수 있다. 제3 컬러필터(CF3)들 각각은 제3 광을 투과시키고, 제1 광과 제2 광을 흡수 또는 차단할 수 있다. 예를 들어, 제3 컬러필터(CF3)들 각각은 적색 파장 대역의 광을 투과시키고, 청색 및 녹색 파장 대역의 광을 흡수 또는 차단할 수 있다. 그러므로, 제3 컬러필터(CF3)들 각각은 발광 소자(LE)로부터 발광된 제1 광 중에서 파장 변환층(QDL)에 의해 변환되지 않은 제1 광을 흡수 또는 차단할 수 있다. 또한, 제3 컬러필터(CF3)들 각각은 파장 변환층(QDL)에 의해 변환된 제4 광 중에서 적색 파장 대역에 해당하는 제3 광을 투과시키고, 녹색 파장 대역에 해당하는 제2 광을 흡수 또는 차단할 수 있다. 따라서, 제3 발광 영역(EA3)들 각각은 제3 광을 방출할 수 있다.
복수의 컬러필터들(CF1, CF2, CF3) 사이에는 블랙 매트릭스가 배치될 수 있다. 예를 들어, 블랙 매트릭스는 제1 컬러필터(CF1)와 제2 컬러필터(CF2) 사이, 제2 컬러필터(CF2)와 제3 컬러필터(CF3) 사이, 및 제1 컬러필터(CF1)와 제3 컬러필터(CF3) 사이에 배치될 수 있다. 블랙 매트릭스는 카본 블랙 등의 무기 흑색 안료나 유기 흑색 안료를 포함할 수 있다.
한편, 격벽(PW)에 의해 구획된 복수의 발광 영역들(EA1, EA2, EA3) 각각에 발광 소자(LE)와 파장 변환층(QDL)이 배치되므로, 격벽(PW)의 두께는 발광 소자(LE)에 비하여 높을 수 있다. 이 경우, 공통 전극(CE)은 격벽(PW)의 높은 두께와 좁은 폭에 의해 격벽(PW)의 측면 상에서 끊어질 수 있다. 즉, 격벽(PW)의 측면 각각의 경사 각도가 대략 90도에 가까우므로, 공통 전극(CE)은 격벽(PW)의 측면 상에서 끊어질 수 있다.
도 5 내지 도 9와 같이, 공통 전극(CE)은 복수의 발광 영역들(EA1, EA2, EA3) 각각의 가장자리와 복수의 공통 연결 영역들(CCA1, CCA2, CCA3) 각각에서 제2 절연막(INS2)에 의해 덮이지 않고 노출된 공통 연결 전극(CCE)의 상면 및 발광 소자(LE)의 상면과 접촉할 수 있다. 그러므로, 격벽(PW)의 높은 두께와 좁은 폭으로 인해, 격벽(PW)의 측면 상에서 공통 전극(CE)이 끊어지더라도, 공통 전압은 공통 연결 전극(CCE)을 통해 공통 전극(CE)에 안정적으로 공급될 수 있다.
도 10은 도 3의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 10의 실시예는 제1 발광 영역(EA)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에서 파장 변환층(QDL)이 제1 파장 변환층(QDL1)과 제2 파장 변환층(QDL2)을 포함하는 것에서 도 6의 실시예와 차이가 있다. 도 10에서는 도 6의 실시예와 중복된 설명은 생략한다.
도 10을 참조하면, 제1 파장 변환층(QDL1)은 발광 소자(LE) 상에 배치될 수 있다. 제1 파장 변환층(QDL1)은 제1 베이스 수지(BRS1)와 제1 파장 변환 입자(WCP1)를 포함할 수 있다. 제1 베이스 수지(BRS1)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 베이스 수지(BRS1)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다. 제1 파장 변환 입자(WCP1)는 발광 소자(LE)로부터 입사된 제1 광을 제2 광으로 변환할 수 있다. 예를 들어, 제1 파장 변환 입자(WCP1)는 청색 파장 대역의 광을 녹색 파장 대역의 광으로 변환할 수 있다. 제1 파장 변환 입자(WCP1)는 양자점(QD, quantum dot), 양자 막대, 형광 물질 또는 인광 물질일 수 있다.
제2 파장 변환층(QDL2)은 제1 파장 변환층(QDL1) 상에 배치될 수 있다. 제2 파장 변환층(QDL2)은 제2 베이스 수지(BRS2)와 제2 파장 변환 입자(WCP2)를 포함할 수 있다. 제2 베이스 수지(BRS2)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제2 베이스 수지(BRS5)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다. 제2 파장 변환 입자(WCP2)는 발광 소자(LE)로부터 입사된 제1 광을 제3 광으로 변환할 수 있다. 예를 들어, 제2 파장 변환 입자(WCP2)는 청색 파장 대역의 광을 적색 파장 대역의 광으로 변환할 수 있다. 제2 파장 변환 입자(WCP2)는 양자점(QD, quantum dot), 양자 막대, 형광 물질 또는 인광 물질일 수 있다.
발광 소자(LE)로부터 발광된 제1 광 중에서 제1 파장 변환층(QDL1)과 제2 파장 변환층(QDL2)에 의해 변환되지 않은 제1 광은 제1 컬러필터(CF1)를 투과할 수 있다. 발광 소자(LE)로부터 발광된 제1 광 중에서 제1 파장 변환층(QDL1)에 의해 변환된 제2 광과 제2 파장 변환층(QDL2)에 의해 변환된 제3 광은 제1 컬러필터(CF1)에 의해 흡수 또는 차단될 수 있다. 그러므로, 제1 발광 영역(EA1)은 제1 광을 방출할 수 있다.
발광 소자(LE)로부터 발광된 제1 광 중에서 제1 파장 변환층(QDL1)과 제2 파장 변환층(QDL2)에 의해 변환되지 않은 제1 광은 제2 컬러필터(CF2)에 의해 흡수 또는 차단될 수 있다. 또한, 발광 소자(LE)로부터 발광된 제1 광 중에서 제1 파장 변환층(QDL1)에 의해 변환된 제2 광은 제2 컬러필터(CF2)를 투과하나, 제2 파장 변환층(QDL2)에 의해 변환된 제3 광은 제2 컬러필터(CF2)에 의해 흡수 또는 차단될 수 있다. 그러므로, 제2 발광 영역(EA2)은 제2 광을 방출할 수 있다.
발광 소자(LE)로부터 발광된 제1 광 중에서 제1 파장 변환층(QDL1)과 제2 파장 변환층(QDL2)에 의해 변환되지 않은 제1 광은 제2 컬러필터(CF2)에 의해 흡수 또는 차단될 수 있다. 또한, 발광 소자(LE)로부터 발광된 제1 광 중에서 제1 파장 변환층(QDL1)에 의해 변환된 제2 광은 제2 컬러필터(CF2)에 의해 흡수 또는 차단되나, 제2 파장 변환층(QDL2)에 의해 변환된 제3 광은 제2 컬러필터(CF2)를 투과할 수 있다. 그러므로, 제3 발광 영역(EA3)은 제3 광을 방출할 수 있다.
한편, 도 10에서는 제1 파장 변환층(QDL1)이 발광 소자(LE) 상에 배치되고, 제2 파장 변환층(QDL2)이 제1 파장 변환층(QDL1) 상에 배치되는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제2 파장 변환층(QDL2)이 발광 소자(LE) 상에 배치되고, 제1 파장 변환층(QDL1)이 제2 파장 변환층(QDL) 상에 배치될 수 있다.
도 11은 도 3의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다.
도 11의 실시예는 제1 발광 영역(EA1)들 각각에는 광 투과층(TPL)이 배치되고, 제2 발광 영역(EA2)들 각각에는 제1 파장 변환층(QDL1)이 배치되며, 제3 발광 영역(EA3)들 각각에는 제2 파장 변환층(QDL2)이 배치되는 것에서 도 6의 실시예와 차이가 있다. 도 11에서는 도 6의 실시예와 중복된 설명은 생략한다.
도 11을 참조하면, 광 투과층(TPL)은 제1 발광 영역(EA1)들 각각에서 발광 소자(LE) 상에 배치될 수 있다. 광 투과층(TPL)은 투광성 유기 물질을 포함할 수 있다. 예를 들어, 광 투과층(TPL)은 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함할 수 있다.
제1 파장 변환층(QDL1)은 제2 발광 영역(EA2)들 각각에서 발광 소자(LE) 상에 배치될 수 있다. 제1 파장 변환층(QDL1)은 제1 베이스 수지(BRS1)와 제1 파장 변환 입자(WCP1)를 포함할 수 있다. 제1 베이스 수지(BRS1)와 제1 파장 변환 입자(WCP1)는 도 10을 결부하여 설명한 바와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
제2 파장 변환층(QDL2)은 제3 발광 영역(EA3)들 각각에서 발광 소자(LE) 상에 배치될 수 있다. 제2 파장 변환층(QDL2)은 제2 베이스 수지(BRS2)와 제2 파장 변환 입자(WCP2)를 포함할 수 있다. 제2 베이스 수지(BRS2)와 제2 파장 변환 입자(WCP2)는 도 10을 결부하여 설명한 바와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
제1 발광 영역(EA1)에서 발광 소자(LE)로부터 발광된 제1 광은 광 투과층(TPL)을 거쳐 제1 컬러필터(CF1)를 투과할 수 있다. 즉, 제1 발광 영역(EA1)에서 발광 소자(LE)로부터 발광된 제1 광은 별도의 파장 변환층에 의해 변환되지 않으므로, 제1 컬러필터(CF1)를 투과할 수 있다. 그러므로, 제1 발광 영역(EA1)은 제1 광을 방출할 수 있다.
제2 발광 영역(EA2)에서 발광 소자(LE)로부터 발광된 제1 광 중에서 제1 파장 변환층(QDL1)에 의해 변환된 제2 광은 제2 컬러필터(CF2)를 투과할 수 있다. 제2 발광 영역(EA2)에서 발광 소자(LE)로부터 발광된 제1 광 중에서 제1 파장 변환층(QDL1)에 의해 변환되지 않은 제1 광은 제2 컬러필터(CF2)에 의해 흡수 또는 차단될 수 있다. 그러므로, 제2 발광 영역(EA2)은 제2 광을 방출할 수 있다.
제3 발광 영역(EA2)에서 발광 소자(LE)로부터 발광된 제1 광 중에서 제2 파장 변환층(QDL2)에 의해 변환된 제3 광은 제3 컬러필터(CF3)를 투과할 수 있다. 제3 발광 영역(EA3)에서 발광 소자(LE)로부터 발광된 제1 광 중에서 제2 파장 변환층(QDL2)에 의해 변환되지 않은 제1 광은 제3 컬러필터(CF3)에 의해 흡수 또는 차단될 수 있다. 그러므로, 제3 발광 영역(EA3)은 제3 광을 방출할 수 있다.
도 12는 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 12의 실시예는 제2 발광 영역(EA2)들 각각의 면적이 제1 발광 영역(EA1)들과 제3 발광 영역(EA3)들 각각의 면적과 상이하고, 제2 공통 연결 영역(CCA2)들 각각의 면적은 제1 공통 연결 영역(CCA1)들과 제3 공통 연결 영역(CCA3)들 각각의 면적과 상이한 것에서 도 3의 실시예와 차이가 있다. 도 12에서는 도 3의 실시예와 중복된 설명은 생략한다.
도 12를 참조하면, 제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)의 면적들을 동일하게 하는 경우, 제2 발광 영역(EA2)에서 발광되는 제2 광의 휘도가 제1 발광 영역(EA1)에서 발광되는 제1 광의 휘도 또는 제3 발광 영역(EA3)에서 발광되는 제3 광의 휘도보다 높을 수 있다. 또한, 격벽(PW)의 지지 능력과 격벽(PW)의 접착력 등을 고려할 때 격벽(PW)이 배치되는 공간이 넓은 것이 바람직하다. 그러므로, 격벽(PW)의 배치 공간을 확보하기 위해, 제2 발광 영역(EA2)들 각각의 면적이 제1 발광 영역(EA1)들과 제3 발광 영역(EA3)들 각각의 면적보다 작을 수 있다. 이 경우, 제1 발광 영역(EA1)들과 제3 발광 영역(EA3)들의 면적들은 서로 실질적으로 동일할 수 있다.
또한, 공통 전극(CE)과 공통 연결 전극(CCE)의 접촉 면적이 넓을수록 공통 전극(CE)과 공통 연결 전극(CCE) 간의 접촉 저항이 줄어들고, 공통 전극(CE)과 공통 연결 전극(CCE)이 서로 안정적으로 연결될 수 있다. 그러므로, 제2 발광 영역(EA2)들 각각의 면적이 제1 발광 영역(EA1)들과 제3 발광 영역(EA3)들 각각의 면적보다 작은 경우, 제2 공통 연결 영역(CCA2)들 각각의 배치 공간이 제1 공통 연결 영역(CCA1)들과 제3 공통 연결 영역(CCA3)들 각각의 배치 공간보다 커질 수 있다. 즉, 제2 공통 연결 영역(CCA2)들 각각의 면적은 제1 공통 연결 영역(CCA1)들과 제3 공통 연결 영역(CCA3)들 각각의 면적보다 클 수 있다. 이 경우, 제1 공통 연결 영역(CCA1)들과 제3 공통 연결 영역(CCA3)들의 면적들은 서로 실질적으로 동일할 수 있다.
도 13은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 13의 실시예는 복수의 발광 영역들(EA1, EA2, EA3) 각각이 사각형의 평면 형태를 가지며, 제2 공통 연결 전극(CCE2)이 복수의 발광 영역들(EA, EA2, EA3) 각각의 어느 한 코너(또는 꼭지점)에 배치되는 것에서 도 3의 실시예와 차이가 있다.
도 13을 참조하면, 제1 공통 연결 전극(CCE1)과 제2 공통 연결 전극(CCE2)은 복수의 발광 영역들(EA, EA2, EA3) 각각에 배치될 수 있다. 제1 공통 연결 전극(CCE1)은 복수의 발광 영역들(EA, EA2, EA3) 각각의 가장자리에 배치될 수 있다. 제2 공통 연결 전극(CCE2)은 복수의 발광 영역들(EA, EA2, EA3) 각각의 적어도 어느 한 코너(또는 꼭지점)에 배치될 수 있다.
도 13에서는 복수의 발광 영역들(EA, EA2, EA3) 각각이 사각형의 평면 형태를 갖는 경우, 제2 공통 연결 전극(CCE2)은 복수의 발광 영역들(EA, EA2, EA3) 각각의 4 개의 코너(또는 꼭지점)들 중에서 어느 한 코너(또는 꼭지점)에 배치되는 것을 예시하였으나, 이에 한정되지 않는다. 예를 들어, 제2 공통 연결 전극(CCE2)은 복수의 발광 영역들(EA, EA2, EA3) 각각의 4 개의 코너(또는 꼭지점)들 중에서 2 개의 코너(또는 꼭지점)들, 3 개의 코너(또는 꼭지점)들, 또는 4 개의 코너(또는 꼭지점)들에 배치될 수 있다.
제2 공통 연결 전극(CCE2)은 부채꼴의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제2 공통 연결 전극(CCE2)은 다각형 또는 비정형의 평면 형태를 가질 수 있다.
제2 공통 연결 전극(CCE2)은 제1 방향(DR1)과 제2 방향(DR2)에서 서로 인접한 4 개의 발광 영역들 각각에서 어느 한 코너(또는 꼭지점)에 배치될 수 있다. 제1 방향(DR1)과 제2 방향(DR2)에서 서로 인접한 4 개의 발광 영역들에서 제2 공통 연결 전극(CCE2)이 배치되는 코너(또는 꼭지점)들의 위치는 서로 인접할 수 있다.
예를 들어, 제1 방향(DR1)에서 서로 인접한 발광 영역들 중 어느 한 발광 영역에서 제2 공통 연결 전극(CCE2)이 좌하측 코너(또는 꼭지점)에 배치되는 경우, 다른 발광 영역에서 제2 공통 연결 전극(CCE2)은 우하측 코너(또는 꼭지점)에 배치될 수 있다. 또는, 제1 방향(DR1)에서 서로 인접한 발광 영역들 중 어느 한 발광 영역에서 제2 공통 연결 전극(CCE2)이 좌상측 코너(또는 꼭지점)에 배치되는 경우, 다른 발광 영역에서 제2 공통 연결 전극(CCE2)은 우상측 코너(또는 꼭지점)에 배치될 수 있다.
또는, 제2 방향(DR2)에서 서로 인접한 발광 영역들 중 어느 한 발광 영역에서 제2 공통 연결 전극(CCE2)이 좌하측 코너(또는 꼭지점)에 배치되는 경우, 다른 발광 영역에서 제2 공통 연결 전극(CCE2)은 좌상측 코너(또는 꼭지점)에 배치될 수 있다. 또는, 제2 방향(DR2)에서 서로 인접한 발광 영역들 중 어느 한 발광 영역에서 제2 공통 연결 전극(CCE2)이 우하측 코너(또는 꼭지점)에 배치되는 경우, 다른 발광 영역에서 제2 공통 연결 전극(CCE2)은 우상측 코너(또는 꼭지점)에 배치될 수 있다.
한편, 도 13에 도시된 D-D'를 따라 절단한 표시 패널의 단면도는 도 6, 도 10, 도 11, 또는 도 12와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
도 14는 도 13의 E-E'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 14에 도시된 실시예는 제2 공통 연결 전극(CCE2)이 복수의 공통 연결 영역들(CCA1, CCA2, CCA3) 대신에 복수의 발광 영역들(EA1, EA2, EA3) 각각에 배치되는 것에서 도 7의 실시예와 차이가 있다. 도 14에서는 도 7의 실시예와 중복된 설명은 생략한다.
도 14를 참조하면, 제2 공통 연결 전극(CCE2)의 최대 폭(Wcce2)은 제1 공통 연결 전극(CCE1)의 최대 폭(Wcce1)보다 클 수 있다. 제2 공통 연결 전극(CCE2)과 화소 전극(111) 사이의 거리(Dcce2)는 제1 공통 연결 전극(CCE1)과 화소 전극(111) 사이의 거리(Dcce1)보다 작을 수 있다.
공통 전극(CE)은 복수의 발광 영역들(EA1, EA2, EA3) 각각의 가장자리와 적어도 어느 한 코너(또는 꼭지점)에서 제2 절연막(INS2)에 의해 덮이지 않고 노출된 제1 공통 연결 전극(CCE1)의 상면, 제2 공통 연결 전극(CCE2)의 상면, 및 발광 소자(LE)의 상면과 접촉할 수 있다. 제2 공통 연결 전극(CCE2)의 최대 폭(Wcce2)은 제1 공통 연결 전극(CCE1)의 최대 폭(Wcce1)보다 크기 때문에, 제2 공통 연결 전극(CCE2)으로 인하여, 복수의 발광 영역들(EA1, EA2, EA3) 각각에서 공통 연결 전극(CCE)과 공통 전극(CE)의 접촉 면적은 증가할 수 있다. 그러므로, 격벽(PW)의 높은 두께로 인해 공통 전극(CE)이 끊어지더라도 공통 연결 전극(CCE)을 통해 공통 전극(CE)에는 안정적으로 공통 전압이 공급될 수 있다.
도 15는 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 15의 실시예는 발광 소자(LE)들 각각이 사각형의 평면 형태를 가지며, 제2 공통 연결 전극(CCE2)이 사각형의 평면 형태를 갖는 것에서 도 13의 실시예와 차이가 있을 뿐이므로, 도 15의 실시예에 대한 설명은 생략한다.
한편, 도 15에 도시된 F-F'를 따라 절단한 표시 패널의 단면도는 도 6, 도 10, 도 11, 또는 도 12와 실질적으로 동일하므로, 이에 대한 설명은 생략한다. 또한, 도 15에 도시된 G-G'를 따라 절단한 표시 패널의 단면도는 도 14와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
도 16은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 16의 실시예는 복수의 발광 영역들(EA1, EA2, EA3, EA4) 각각이 마름모의 평면 형태를 가지며, 화소(PX)가 4 개의 발광 영역들(EA1, EA2, EA3, EA4)을 포함하는 것에서 도 13의 실시예와 차이가 있다. 도 16에서는 도 13의 실시예와 중복된 설명은 생략한다.
도 16을 참조하면, 화소(PX)는 제1 발광 영역(EA1), 제2 발광 영역(EA2), 제3 발광 영역(EA3), 및 제4 발광 영역(EA4)을 포함할 수 있다.
제1 발광 영역(EA1)과 제2 발광 영역(EA2)은 제1 대각 방향(DDR1)에서 서로 이웃하게 배치되고, 제3 발광 영역(EA3)과 제4 발광 영역(EA4)은 제1 대각 방향(DDR1)에서 서로 이웃하게 배치될 수 있다. 제1 발광 영역(EA1)과 제4 발광 영역(EA4)은 제1 대각 방향(DDR1)과 교차하는 제2 대각 방향(DDR2)에서 서로 이웃하게 배치될 수 있다. 제2 발광 영역(EA2)과 제3 발광 영역(EA3)은 제2 대각 방향(DDR2)에서 서로 이웃하게 배치될 수 있다. 제1 대각 방향은 제1 방향(DR1)과 제2 방향(DR2) 사이의 방향이고, 제2 대각 방향은 제1 대각 방향과 직교하는 방향일 수 있다.
제1 발광 영역(EA1), 제2 발광 영역(EA2), 및 제3 발광 영역(EA3)은 배치 위치를 제외하고는 도 3을 결부하여 설명한 바와 실질적으로 동일할 수 있다. 제4 발광 영역(EA4)은 제2 광을 발광하는 영역을 가리킨다. 제4 발광 영역(EA4)은 발광 소자(LE)로부터 출력된 제1 광의 일부를 제2 광으로 변환하여 출력할 수 있다.
한편, 도 16에 도시된 H-H'를 따라 절단한 표시 패널의 단면도는 도 6, 도 10, 도 11, 또는 도 12와 실질적으로 동일하므로, 이에 대한 설명은 생략한다. 또한, 도 16에 도시된 I-I'를 따라 절단한 표시 패널의 단면도는 도 14와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
도 17은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 17의 실시예는 발광 소자(LE)들 각각이 마름모의 평면 형태를 가지며, 제2 공통 연결 전극(CCE2)이 마름모의 평면 형태를 갖는 것에서 도 16의 실시예와 차이가 있을 뿐이므로, 도 17의 실시예에 대한 설명은 생략한다.
한편, 도 17에 도시된 J-J'를 따라 절단한 표시 패널의 단면도는 도 6, 도 10, 도 11, 또는 도 12와 실질적으로 동일하므로, 이에 대한 설명은 생략한다. 또한, 도 17에 도시된 K-K'를 따라 절단한 표시 패널의 단면도는 도 14와 실질적으로 동일하므로, 이에 대한 설명은 생략한다.
도 18은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 18의 실시예는 복수의 공통 연결 영역(CCA')들 각각이 복수의 발광 영역들(EA1, EA2, EA3)로부터 떨어져 배치되는 것에서 도 3의 실시예와 차이가 있다. 도 18에서는 도 3의 실시예와 중복된 설명은 생략한다.
도 18을 참조하면, 복수의 공통 연결 영역(CCA')들 각각은 공통 연결 전극(CCE)과 공통 전극(CE)이 서로 연결되는 영역일 수 있다. 복수의 공통 연결 영역(CCA')들 각각은 복수의 발광 영역들(EA1, EA2, EA3)로부터 떨어져 배치될 수 있다. 복수의 공통 연결 영역(CCA')들 각각은 제1 대각 방향(DDR1)에서 서로 인접한 발광 영역들 사이에 배치될 수 있다. 또한, 복수의 공통 연결 영역(CCA')들 각각은 제2 대각 방향(DDR2)에서 서로 인접한 발광 영역들 사이에 배치될 수 있다. 제1 대각 방향은 제1 방향(DR1)과 제2 방향(DR2) 사이의 방향이고, 제2 대각 방향은 제1 대각 방향과 직교하는 방향일 수 있다.
복수의 발광 영역들(EA1, EA2, EA3)과 복수의 공통 연결 영역(CCA')들 각각은 격벽(PW)에 의해 구획될 수 있다. 격벽(PW)은 복수의 발광 영역들(EA1, EA2, EA3)과 복수의 공통 연결 영역(CCA')들을 각각 둘러싸도록 배치될 수 있다.
복수의 공통 연결 영역(CCA')들 각각은 사각형의 평면 형태를 가질 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 복수의 공통 연결 영역(CCA')들 각각은 사각형 이외의 다각형, 원형, 타원형 또는 비정형의 평면 형태를 가질 수 있다.
도 19는 도 18의 M-M'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 19의 실시예는 제2 발광 영역(EA2)과 제3 발광 영역(EA3) 사이에 공통 연결 영역(CCA')이 추가로 배치된 것에서 도 7의 실시예와 차이가 있다.
도 19를 참조하면, 공통 연결 영역(CCA')은 격벽(PW)을 관통하여 공통 전극(CE)을 노출하는 홀(CCT)을 포함할 수 있다. 공통 전극(CE)은 공통 연결 영역(CCA')에서 제2 공통 연결 전극(CCE2)의 상면에 접촉할 수 있다. 공통 연결 영역(CCA')으로 인하여, 공통 연결 전극(CCE)과 공통 전극(CE)의 접촉 면적은 증가할 수 있다. 그러므로, 격벽(PW)의 높은 두께로 인해 공통 전극(CE)이 끊어지더라도 공통 연결 전극(CCE)을 통해 공통 전극(CE)에는 안정적으로 공통 전압이 공급될 수 있다.
도 19에서는 파장 변환층(QDL)이 공통 연결 영역(CCA')에 배치되지 않은 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 공통 연결 영역(CCA')에는 발광 소자(LE)가 배치되지 않음에도, 파장 변환층(QDL)은 공통 연결 영역(CCA')에 배치될 수 있다. 이 경우, 공통 연결 영역(CCA')의 파장 변환층(QDL) 상에는 컬러필터가 배치될 수 있다.
도 20은 또 다른 실시예에 따른 표시 패널의 화소들을 보여주는 레이아웃 도이다.
도 20의 실시예는 복수의 공통 연결 영역(CCA')들의 개수가 절반으로 줄어든 것에서 도 18의 실시예와 차이가 있다. 도 20에서는 도 18의 실시예와 중복된 설명은 생략한다.
도 20을 참조하면, 격벽(PW)의 폭은 공통 연결 영역(CCA')이 배치되는 영역에서 공통 연결 영역(CCA')이 배치되지 않은 영역보다 작아질 수 있다. 격벽(PW)은 두께에 비해 얇은 폭을 가지기 때문에, 격벽(PW)의 폭이 작아지는 경우, 격벽(PW)의 지지 능력이 낮아져 격벽(PW)이 무너지거나 격벽(PW)의 접착력이 낮아져 격벽(PW)이 떨어질 수 있다. 그러므로, 복수의 공통 연결 영역(CCA')들의 개수는 격벽(PW)의 지지 능력과 격벽(PW)의 접착력 등을 고려하여 적절하게 설계될 수 있다.
도 21은 일 실시예에 따른 표시 패널의 제조 방법을 보여주는 흐름도이다. 도 22 내지 도 33은 일 실시예에 따른 표시 패널의 제조 방법을 설명하기 위한 단면도들이다.
첫 번째로, 도 22와 같이 제1 기판(SUB1) 상에 제1 연결 전극층(112L1)을 형성하고, 제2 기판(SUB2)의 발광 물질층(LEML) 상에 제2 연결 전극층(112L2)을 형성한다. (도 21의 S110)
제1 기판(110)의 화소 전극(111)들을 덮도록 제1 연결 전극층(112L1)을 증착한다. 제1 연결 전극층(112L1)은 금(Au), 구리(Cu), 알루미늄(Al), 또는 주석(Sn)을 포함할 수 있다. 제2 연결 전극층(112L2)과 마주보는 제1 연결 전극층(112L1)의 일면은 CMP(Chemical Mechanical Polishing) 공정과 같은 연마 공정으로 평탄화될 수 있다.
제2 기판(SUB2)의 일면 상에는 버퍼막(BF)이 형성될 수 있다. 제2 기판(SUB2)은 실리콘 기판 또는 사파이어 기판일 수 있다. 버퍼막(BF)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다.
버퍼막(BF) 상에는 발광 물질층(LEML)이 배치될 수 있다. 발광 물질층(LEML)은 제1 반도체 물질층(LEMD)과 제2 반도체 물질층(LEMU)을 포함할 수 있다. 제2 반도체 물질층(LEMU)은 버퍼막(BF) 상에 배치되고, 제1 반도체 물질층(LEMD)은 제2 반도체 물질층(LEMU) 상에 배치될 수 있다.
제1 반도체 물질층(LEMD)은 도 7과 같이 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)을 포함할 수 있다. 제2 반도체 물질층(LEMU)은 도펀트가 도핑되지 않은 반도체층, 즉 비도핑(Undoped) 반도체층으로 형성될 수 있다. 제2 반도체 물질층(LEMU)은 도 9와 같이 제1 격벽(PW1)의 제6 서브 격벽(SPW6)에 대응될 수 있다. 예를 들어, 제2 반도체 물질층(LEMU)은 도펀트가 도핑되지 않은 GaN일 수 있다. 제2 반도체 물질층(LEMU)의 두께는 제1 반도체 물질층(LEMD)의 두께보다 클 수 있다.
제1 절연막(INS1)은 제1 반도체 물질층(LEMD) 상에 패터닝될 수 있다. 제1 절연막(INS1)은 도 22와 같이 제3 방향(DR3)에서 화소 전극(111)과 중첩하지 않을 수 있다. 제1 절연막(INS1)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다.
제2 연결 전극층(112L2)은 제1 절연막(INS1)과 제1 반도체 물질층(LEMD) 상에 증착될 수 있다. 제2 연결 전극층(112L2)은 금(Au), 구리(Cu), 알루미늄(Al), 또는 주석(Sn)을 포함할 수 있다. 제1 연결 전극층(112L1)과 마주보는 제1 연결 전극층(112L1)의 일면은 CMP 공정과 같은 연마 공정으로 평탄화될 수 있다.
두 번째로, 도 23과 같이 제1 연결 전극층(112L1)과 제2 연결 전극층(112L2)을 접착하고, 제2 기판(SUB2)을 제거한다. (도 21의 S210)
제1 기판(SUB1)의 제1 연결 전극층(112L1)과 제2 기판(SUB2)의 제2 연결 전극층(112L2)을 접촉시킨다. 그리고 나서, 제1 연결 전극층(112L1)과 제2 연결 전극층(112L2)을 소정의 온도에서 용융 접합함으로써 하나의 연결 전극층(112L)을 형성한다. 즉, 연결 전극층(112L)은 제1 기판(SUB1)의 화소 전극(111)들과 제2 기판(SUB2)의 발광 물질층(LEML) 사이에 배치되어 제1 기판(SUB1)의 화소 전극(111)들과 제2 기판(SUB2)의 발광 물질층(LEML)을 접착시키는 접착 금속층(bonding metal layer)으로서 역할을 한다.
그리고 나서, 제2 기판(SUB2)과 버퍼막(BF)은 CMP 공정과 같은 연마 공정 및/또는 식각 공정을 통해 제거될 수 있다. 또한, 발광 물질층(LEML)의 제2 반도체 물질층(LEMU)의 상부 일부는 CMP 공정과 같은 연마 공정을 통해 제거될 수 있다.
세 번째로, 도 24와 같이 발광 물질층(LEML) 상에 마스크 패턴(MP)을 형성한다. (도 21의 S310)
마스크 패턴(MP)은 제1 마스크 패턴(MP1)과 제2 마스크 패턴(MP2)을 포함할 수 있다.
발광 물질층(LEML)의 상면 상에 제1 마스크 패턴(MP1)을 형성한다. 발광 물질층(LEML)의 상면은 제2 기판(SUB2), 버퍼막(BF), 및 제2 발광 물질층(LEML)이 제거되어 상부로 노출된 면일 수 있다. 제1 마스크 패턴(MP1)은 발광 소자(LE)들과 제1 격벽(PW1)이 형성될 영역에 배치될 수 있다. 제1 마스크 패턴(MP1)은 제3 방향(DR3)에서 화소 전극(111)과 중첩할 수 있다. 제1 마스크 패턴(MP1)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다. 제1 마스크 패턴(MP1)의 두께는 대략 1 내지 2㎛일 수 있다.
제2 마스크 패턴(MP2)은 제1 마스크 패턴(MP1)의 일부 패턴 상에 배치될 수 있다. 제2 마스크 패턴(MP2)은 제1 격벽(PW1)이 형성될 영역에 배치될 수 있다. 제2 마스크 패턴(MP2)은 니켈(Ni)과 같은 도전성 물질을 포함할 수 있다. 제2 마스크 패턴(MP2)의 두께는 대략 0.01 내지 1㎛일 수 있다.
네 번째로, 도 25 내지 도 27과 같이 마스크 패턴(MP)에 따라 발광 물질층(LEML)과 연결 전극층(112L)을 식각하여 발광 소자(LE)들, 공통 연결 전극(CCE), 및 격벽(PW)을 형성한다. (도 21의 S410)
도 25와 같이 제2 마스크 패턴(MP2)은 발광 물질층(LEML)을 식각하기 위한 제1 식각 물질(EG1)에 의해 식각되지 않을 수 있다. 이로 인해, 제2 마스크 패턴(MP2)이 배치된 영역의 발광 물질층(LEML)은 제1 식각 물질(EG1)에 의해 식각되지 않을 수 있다. 그러므로, 제2 마스크 패턴(MP2)이 배치된 영역에 제1 격벽(PW1)이 형성될 수 있다.
또한, 제1 식각 물질(EG1)에 의한 발광 물질층(LEML)의 식각비는 제1 마스크 패턴(MP1)의 식각비보다 높을 수 있다. 그러므로, 제1 마스크 패턴(MP1)만이 배치된 영역에는 제1 격벽(PW1)보다 낮은 두께를 갖는 발광 소자(LE)들이 형성될 수 있다.
또한, 제1 마스크 패턴(MP1)과 제2 마스크 패턴(MP2)이 배치되지 않은 영역에서 발광 물질층(LEML)은 제1 식각 물질(EG1)에 의해 완전히 제거될 수 있다.
그리고 나서, 도 26과 같이 제2 마스크 패턴(MP2), 발광 소자(LE)들, 및 제1 절연막(INS1)은 연결 전극층(112L)을 식각하기 위한 제2 식각 물질(EG2)에 의해 식각되지 않을 수 있다. 이로 인해, 제2 마스크 패턴(MP2)과 제1 절연막(INS1)의 하부에 배치된 연결 전극층(112L)은 제2 식각 물질(EG2)에 의해 식각되지 않을 수 있다. 그러므로, 발광 소자(LE)들 각각의 하부에 배치된 연결 전극(112)과 제1 절연막(INS1)의 하부에 배치된 공통 연결 전극(CCE)이 형성될 수 있다.
그리고 나서, 도 27과 같이 제2 마스크 패턴(MP2), 발광 소자(LE)들, 및 공통 연결 전극(CCE)은 제1 절연막(INS1)을 식각하기 위한 제3 식각 물질(EG3)에 의해 식각되지 않을 수 있다. 그러므로, 격벽(PW)에 의해 덮이지 않고 노출된 제1 절연막(INS1)은 제3 식각 물질(EG3)에 의해 식각될 수 있다. 그러므로, 공통 연결 전극(CCE)의 상면 일부가 제1 절연막(INS1)에 의해 덮이지 않고 노출될 수 있다.
예를 들어, 도 6과 같이 복수의 발광 영역들(EA1, EA2, EA3) 각각의 가장자리에 배치된 제1 공통 연결 전극(CCE1)의 상면이 제1 절연막(INS1)에 의해 덮이지 않고 노출될 수 있다. 또한, 도 7과 같이 복수의 공통 연결 영역들(CCA1, CCA2, CCA3) 각각에 배치된 제2 공통 연결 전극(CCE2)의 상면이 제1 절연막(INS1)에 의해 덮이지 않고 노출될 수 있다.
다섯 번째로, 도 28 및 도 29와 같이 발광 소자(LE)들 각각의 측면, 제1 공통 연결 전극(CCE1)의 측면, 및 격벽(PW)의 측면 상에 제2 절연막(INS2)을 형성한다. (도 21의 S510)
도 28과 같이 발광 소자(LE)들과 격벽(PW)을 덮도록 제2 절연막층(INSL2)을 증착한다. 제2 절연막층(INSL2)은 공통 연결 전극(CCE)의 상면과 측면, 격벽(PW)의 상면과 측면, 화소 전극(111)들 각각의 측면, 연결 전극(112)들 각각의 측면, 발광 소자(LE)들 각각의 상면과 측면, 및 화소 전극(111)과 공통 연결 전극(CCE) 사이의 제1 기판(SUB1)의 상면 상에 배치될 수 있다.
그리고 나서, 도 29와 같이 별도의 마스크 없이 제3 방향(DR3)에서 전압 차를 크게 형성하고, 제4 식각 물질(EG4)에 의해 제2 절연막층(INSL2)을 식각하는 경우, 제4 식각 물질(EG4)이 제3 방향(DR3)으로 이동하여 제2 절연막층(INSL2)을 식각한다. 이로 인해, 제1 방향(DR1)과 제2 방향(DR2)에 의해 정의되는 수평면에 배치되는 제2 절연막층(INSL2)은 제거되는데 비해, 제3 방향(DR3)으로 정의되는 수직면에 배치되는 제2 절연막층(INSL2)은 제거되지 않을 수 있다. 그러므로, 공통 연결 전극(CCE)의 상면, 격벽(PW)의 상면, 발광 소자(LE)들 각각의 상면, 및 화소 전극(111)과 공통 연결 전극(CCE) 사이의 제1 기판(SUB1)의 상면 상에 배치된 제2 절연막층(INSL2)은 제거될 수 있다. 이에 비해, 공통 연결 전극(CCE)의 측면, 격벽(PW)의 측면, 화소 전극(111)들 각각의 측면, 연결 전극(112)들 각각의 측면, 및 발광 소자(LE)들 각각의 측면 상에 배치된 제2 절연막층(INSL2)은 제거되지 않을 수 있다. 따라서, 제2 절연막(INS2)은 공통 연결 전극(CCE)의 측면, 격벽(PW)의 측면, 화소 전극(111)들 각각의 측면, 연결 전극(112)들 각각의 측면, 및 발광 소자(LE)들 각각의 측면 상에 형성될 수 있다.
제2 절연막(INS2)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다. 제2 절연막(INS2)의 두께는 대략 0.1㎛일 수 있다.
한편, 격벽(PW)의 측면 상에 배치되는 제2 절연막층(INSL2)의 상부 일부가 제4 식각 물질(EG4)에 의해 제거될 수 있으므로, 격벽(PW)의 측면 상에 배치되는 제2 절연막(INS2)의 높이는 격벽(PW)의 상면의 높이보다 낮을 수 있다. 유사하게, 발광 소자(LE)들 각각의 측면 상에 배치되는 제2 절연막층(INSL2)의 상부 일부가 제4 식각 물질(EG4)에 의해 제거될 수 있으므로, 발광 소자(LE)들 각각의 측면 상에 배치되는 제2 절연막(INS2)의 높이는 발광 소자(LE)의 상면의 높이보다 낮을 수 있다.
여섯 번째로, 도 30과 같이 발광 소자(LE)들과 격벽(PW)을 덮는 공통 전극(CE)을 형성한다. (도 21의 S610)
발광 소자(LE)들과 격벽(PW) 상에 공통 전극(CE)을 증착한다. 이 경우, 공통 전극(CE)은 공통 연결 전극(CCE)의 상면, 격벽(PW)의 상면, 및 화소 전극(111)과 공통 연결 전극(CCE) 사이에 배치된 제1 기판(SUB1)의 상면 상에 배치될 수 있다. 또한, 공통 전극(CE)은 공통 연결 전극(CCE)의 측면, 격벽(PW)의 측면, 화소 전극(111)들 각각의 측면, 연결 전극(112)들 각각의 측면, 발광 소자(LE)들 각각의 측면 상에 배치된 제2 절연막(INS2) 상에 배치될 수 있다.
제1 절연막(INS1)에 의해 덮이지 않고 노출된 공통 연결 전극(CCE)의 상면은 공통 전극(CE)과 접촉할 수 있다. 예를 들어, 도 6과 같이 복수의 발광 영역들(EA1, EA2, EA3) 각각의 가장자리에 배치된 제1 공통 연결 전극(CCE1)의 상면은 공통 전극(CE)과 접촉할 수 있다. 또한, 도 7과 같이 복수의 공통 연결 영역들(CCA1, CCA2, CCA3) 각각에 배치된 제2 공통 연결 전극(CCE2)의 상면은 공통 전극(CE)과 접촉할 수 있다.
공통 전극(CE)은 투명한 도전 물질을 포함할 수 있다. 공통 전극(CE)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 산화물(transparent conductive oxide, TCO)로 형성될 수 있다. 공통 전극(CE_2)의 두께는 대략 0.1㎛일 수 있다.
일곱 번째로, 도 30 및 도 31과 같이 발광 소자(LE)들 각각의 측면, 공통 연결 전극(CCE)의 측면, 및 격벽(PW)의 측면 상에 반사막(RF)을 형성한다. (도 21의 S710)
도 30과 같이 발광 소자(LE)들과 격벽(PW)을 덮도록 반사층(RL)을 전면 증착한다. 이 경우, 반사층(RL)은 공통 연결 전극(CCE)의 상면과 측면, 격벽(PW)의 상면과 측면, 화소 전극(111)들 각각의 측면, 연결 전극(112)들 각각의 측면, 발광 소자(LE)들 각각의 상면과 측면, 및 화소 전극(111)과 공통 연결 전극(CCE) 사이에 배치된 제1 기판(110)의 상면 상에 배치된 공통 전극(CE) 상에 배치될 수 있다.
그리고 나서, 별도의 마스크 없이 제3 방향(DR3)에서 전압 차를 크게 형성하고, 제5 식각 물질(EG5)을 이용하여 반사층(RL)을 이용하여 식각하는 경우, 제5 식각 물질(EG5)이 제3 방향(DR3)으로 이동하여 반사층(RL)을 식각한다. 그러므로, 제1 방향(DR1)과 제2 방향(DR2)에 의해 정의되는 수평면에 배치되는 반사층(RL)은 제거되는데 비해, 제3 방향(DR3)에 의해 정의되는 수직면에 배치되는 반사층(RL)은 제거되지 않을 수 있다. 이로 인해, 제1 공통 연결 전극(CCE1)의 상면, 제2 공통 연결 전극(CCE2)의 상면, 격벽(PW)의 상면, 발광 소자(LE)들 각각의 상면, 및 화소 전극(111)과 공통 연결 전극(CCE) 사이에 배치된 제1 기판(110)의 상면 상에 배치된 반사층(RL)은 제거될 수 있다. 이에 비해, 제1 공통 연결 전극(CCE1)의 측면, 격벽(PW)의 측면, 화소 전극(111)들 각각의 측면, 연결 전극(112)들 각각의 측면, 및 발광 소자(LE)들 각각의 측면 상에 배치된 반사층(RL)은 제거되지 않을 수 있다. 따라서, 반사막(RF)은 제1 공통 연결 전극(CCE1)의 측면, 격벽(PW)의 측면, 화소 전극(111)들 각각의 측면, 연결 전극(112)들 각각의 측면, 및 발광 소자(LE)들 각각의 측면 상에 배치된 공통 전극(CE) 상에 형성될 수 있다.
반사막(RF)은 알루미늄(Al)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 반사막(RF)의 두께는 대략 0.1㎛일 수 있다.
한편, 격벽(PW)의 측면 상에 배치되는 반사층(RL)의 상부 일부가 제거될 수 있으므로, 격벽(PW)의 측면 상에 배치되는 반사막(RF)의 높이는 격벽(PW)의 상면의 높이보다 낮을 수 있다. 유사하게, 발광 소자(LE)들 각각의 측면 상에 배치되는 반사층(RL)의 상부 일부가 제거될 수 있으므로, 발광 소자(LE)들 각각의 측면에 배치되는 반사막(RF)의 높이는 발광 소자(LE)의 상면의 높이보다 낮을 수 있다.
여덟 번째로, 도 21과 같이 격벽(PW)에 의해 구획된 복수의 발광 영역들(EA1, EA2, EA3) 각각에 파장 변환층(QDL)을 형성하며, 파장 변환층(QDL) 상에 컬러필터들(CF1, CF2, CF3)을 형성한다. (도 21의 S810)
격벽(PW)에 의해 구획된 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에 파장 변환층(QDL)을 형성한다. 이 경우, 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에 동일한 파장 변환층(QDL)이 배치되므로, 한 번의 공정으로 제1 발광 영역(EA1)들, 제2 발광 영역(EA2)들, 및 제3 발광 영역(EA3)들 각각에 파장 변환층(QDL)을 형성할 수 있다.
격벽(PW)의 상면이 파장 변환층(QDL)에 의해 덮이는 경우, CMP 공정과 같은 연마 공정에 의해 격벽(PW)의 상면 상에 배치된 파장 변환층(QDL)을 제거할 수 있다. 이로 인해, 격벽(PW)의 상면은 파장 변환층(QDL)에 의해 덮이지 않고 노출될 수 있다. 파장 변환층(QDL)들 각각의 상면과 격벽(PW)의 상면은 평탄하게 이어질 수 있다.
그리고 나서, 제1 발광 영역(EA1)들 각각에 배치된 파장 변환층(QDL) 상에 제1 컬러필터(CF1)를 형성하고, 제2 발광 영역(EA2)들 각각에 배치된 파장 변환층(QDL) 상에 제2 컬러필터(CF2)를 형성하며, 제3 발광 영역(EA3)들 각각에 배치된 파장 변환층(QDL) 상에 제3 컬러필터(CF3)를 형성할 수 있다.
도 34는 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다. 도 34에는 일 실시예에 따른 표시 장치(10_1)가 적용된 가상 현실 장치(1)가 나타나 있다.
도 34를 참조하면, 일 실시예에 따른 가상 현실 장치(1)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(1)는 표시 장치(10_1), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리들(30a, 30b), 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도 34에서는 안경테 다리들(30a, 30b)을 포함하는 가상 현실 장치(1)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(1)는 안경테 다리들(30a, 30b) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 즉, 일 실시예에 따른 가상 현실 장치(1)는 도 34에 도시된 것에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(10_1)와 반사 부재(40)를 포함할 수 있다. 표시 장치(10_1)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(10_1)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 34에서는 표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 이 경우 표시 장치(10_1)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(10_1)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(10_1)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 35는 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 35를 참조하면, 일 실시예에 따른 표시 장치(10_2)는 스마트 기기 중 하나인 스마트 워치(2)에 적용될 수 있다.
도 36은 일 실시예에 따른 표시 장치를 포함하는 자동차 계기판과 센터페시아를 보여주는 일 예시 도면이다. 도 36에는 일 실시예에 따른 표시 장치들(10_a, 10_b, 10_c, 10_d, 10_e)이 적용된 자동차가 나타나 있다.
도 36을 참조하면, 일 실시예에 따른 표시 장치들(10_a, 10_b, 10_c)은 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또는, 된 표시 장치(10C)로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치들(10_d, 10_e)은 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 37은 일 실시예에 따른 표시 장치를 포함하는 투명 표시 장치를 보여주는 일 예시 도면이다.
도 37을 참조하면, 일 실시예에 따른 표시 장치(10_3)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 그러므로, 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(10_3)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다. 표시 장치(10_3)가 투명 표시 장치에 적용되는 경우, 도 5에 도시된 표시 장치(10_3)의 베이스 기판(BSUB)과 도 5 및 도 6에 도시된 표시 장치(10_3)의 제1 기판(SUB1)은 광을 투과시킬 수 있는 광 투과부를 포함하거나 광을 투과시킬 수 있는 재료로 형성될 수 있다.
도 38은 일 실시예에 따른 화소 회로부와 발광 소자의 회로도이다.
도 38에는 도 6의 화소 회로부(PXC)와 발광 소자(LE)의 일 예가 나타나 있다.
도 38을 참조하면, 발광 소자(LE)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(LE)의 발광량은 구동 전류(Ids)에 비례할 수 있다. 발광 소자(LE)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 예를 들어, 발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.
발광소자(EL)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 고전위 전압보다 낮은 저전위 전압이 공급되는 제2 전원 라인(VSL)에 접속될 수 있다.
구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원전압이 공급되는 제1 전원 라인(VDL)으로부터 발광소자(EL)로 흐르는 전류를 조정한다. 구동 트랜지스터(DT)의 게이트 전극은 제1 트랜지스터(ST1)의 제1 전극에 접속되고, 소스 전극은 발광소자(EL)의 애노드 전극에 접속되며, 드레인 전극은 고전위 전압이 인가되는 제1 전원 라인(VSL)에 접속될 수 있다.
제1 트랜지스터(ST1)는 스캔 라인(SL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DL)을 구동 트랜지스터(DT)의 게이트 전극에 접속시킨다. 제1 트랜지스터(ST1)의 게이트 전극은 스캔 라인(SL)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 제2 전극은 데이터 라인(DL)에 접속될 수 있다.
제2 트랜지스터(ST2)는 센싱 신호 라인(SSL)의 센싱 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 구동 트랜지스터(DT)의 소스 전극에 접속시킨다. 제2 트랜지스터(ST2)의 게이트 전극은 센싱 신호 라인(SSL)에 접속되고, 제1 전극은 초기화 전압 라인(VIL)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 소스 전극에 접속될 수 있다.
제1 및 제2 트랜지스터들(ST1, ST2) 각각의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 및 제2 트랜지스터들(ST1, ST2) 각각의 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 38에서는 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)은 P 타입 MOSFET으로 형성될 수도 있다.
도 39는 또 다른 실시예에 따른 화소 회로부와 발광 소자의 회로도이다.
도 39에는 도 6의 화소 회로부(PXC)와 발광 소자(LE)의 또 다른 예가 나타나 있다.
도 39를 참조하면, 발광 소자(LE)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(LE)의 발광량은 구동 전류(Ids)에 비례할 수 있다. 발광 소자(LE)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 배치된 무기 반도체를 포함하는 무기 발광 소자일 수 있다. 예를 들어, 발광 소자(LE)는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다.
발광 소자(LE)의 애노드 전극은 제4 트랜지스터(ST4)의 제1 전극과 제6 트랜지스터(ST6)의 제2 전극에 접속되며, 캐소드 전극은 제1 전원 배선(VSL)에 접속될 수 있다. 발광 소자(LE)의 애노드 전극과 캐소드 전극 사이에는 기생 용량(Cel)이 형성될 수 있다.
화소 회로부(PXC)는 구동 트랜지스터(transistor)(DT), 스위치 소자들, 및 커패시터(C1)를 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함한다.
구동 트랜지스터(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다.
커패시터(C1)는 구동 트랜지스터(DT)의 제2 전극과 제2 전원 배선(VSL) 사이에 형성된다. 커패시터(C1)의 일 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되고, 타 전극은 제2 전원 배선(VSL)에 접속될 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 반도체층이 폴리 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.
또한, 도 39에서는 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다.
나아가, 제1 전원 배선(VSL)의 제1 전원 전압, 제2 전원 배선(VSL)의 제2 전원 전압, 및 제3 전원 배선(VIL)의 제3 전원 전압은 구동 트랜지스터(DT)의 특성, 발광 소자(LE)의 특성 등을 고려하여 설정될 수 있다.
도 40은 또 다른 실시예에 따른 화소 회로부와 발광 소자의 회로도이다.
도 40에는 도 6의 화소 회로부(PXC)와 발광 소자(LE)의 또 다른 예가 나타나 있다.
도 40의 실시예는 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)가 P 타입 MOSFET으로 형성되고, 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)가 N 타입 MOSFET으로 형성되는 것에서 도 39의 실시예와 차이가 있다.
도 40을 참조하면, P 타입 MOSFET으로 형성되는 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6) 각각의 액티브층은 폴리 실리콘으로 형성되고, N 타입 MOSFET으로 형성되는 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3) 각각의 액티브층은 산화물 반도체로 형성될 수 있다.
도 40에서는 제2 트랜지스터(ST2)의 게이트 전극과 제4 트랜지스터(ST4)의 게이트 전극이 기입 스캔 배선(GWL)에 연결되고, 제1 트랜지스터(ST1)의 게이트 전극이 제어 스캔 배선(GCL)에 연결되는 것에서 도 39의 실시예와 차이점이 있다. 또한, 도 40에서는 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)가 N 타입 MOSFET으로 형성되므로, 제어 스캔 배선(GCL)과 초기화 스캔 배선(GIL)에는 게이트 하이 전압의 스캔 신호가 인가될 수 있다. 이에 비해, 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)가 P 타입 MOSFET으로 형성되므로, 기입 스캔 배선(GWL)과 발광 배선(EL)에는 게이트 로우 전압의 스캔 신호가 인가될 수 있다.
한편, 본 명세서의 실시예에 따른 화소 회로부(PXC)는 도 38 내지 도 40에 도시된 바에 한정되지 않음에 주의하여야 한다. 본 명세서의 실시예에 따른 화소 회로부(PXC)는 도 38 내지 도 40에 도시된 실시예 이외에 당업자가 채용 가능한 공지된 다른 회로 구조로 형성될 수 있다.
도 41은 도 3의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다. 도 42는 도 3의 C-C'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다. 도 43은 도 42의 격벽의 일 예를 상세히 보여주는 확대 단면도이다.
도 41 내지 도 43의 실시예는 제1 절연막(INS1)이 삭제되고, 제1 격벽(PW1)이 폭이 상이한 제1 부분(PWP1)과 제2 부분(PWP2)을 포함하는 것에서 도 6, 도 7 및 도 9의 실시예와 차이가 있다. 도 41에서는 도 6, 도 7 및 도 9의 실시예와 중복된 설명은 생략한다.
도 41을 참조하면, 제1 절연막(INS1)이 삭제되므로, 제1 격벽(PW1)은 공통 연결 전극(CCE) 상에 배치될 수 있다. 즉, 제1 절연막(INS1)의 삭제로 인해, 제1 격벽(PW1)이 공통 연결 전극(CCE)과 공통 전극(CE)을 연결하는 도전 연결부로서 역할을 한다. 즉, 제1 격벽(PW1)은 공통 연결 전극(CCE)의 상면과 접촉하므로, 제1 격벽(PW1)에는 공통 연결 전극(CCE)의 공통 전압이 인가될 수 있다.
제1 격벽(PW1)은 제1 부분(PWP1)과 제1 부분(PWP1) 상에 배치되는 제2 부분(PWP2)을 포함할 수 있다. 제1 부분(PWP1)의 폭(Wpwp1)은 제2 부분(PWP2)의 폭(Wpwp2)보다 작을 수 있다. 이로 인해, 제1 부분(SPW1)의 상면의 가장자리는 제2 부분(PWP2)에 의해 덮이지 않고 노출될 수 있다.
제1 부분(PWP1)의 폭(Wpwp1)은 공통 연결 전극(CCE)의 폭(Wcce)과 실질적으로 동일할 수 있다. 이로 인해, 공통 연결 전극(CCE)의 상면은 제1 격벽(PW1)에 의해 덮일 수 있다. 즉, 공통 연결 전극(CCE)의 상면은 노출되지 않는다.
제1 부분(PWP1)의 높이(Tpwp1)는 발광 소자(LE)의 높이(Tle)와 실질적으로 동일할 수 있다. 제1 부분(PWP1)의 높이(Tpwp1)는 제2 부분(PWP2)의 높이(Tpwp2)보다 작을 수 있다.
제1 부분(PWP1)은 발광 소자(LE)와 동일한 물질을 포함할 수 있다. 제1 부분(PWP1)은 제1 서브 격벽(SPW1), 제2 서브 격벽(SPW2), 제3 서브 격벽(SPW3), 제4 서브 격벽(SPW4), 및 제5 서브 격벽(SPW5)를 포함할 수 있다. 제2 부분(PWP2)은 제5 서브 격벽(SPW5)과 제6 서브 격벽(SPW6)을 포함할 수 있다.
제1 서브 격벽(SPW1)은 발광 소자(LE)의 제1 반도체층(SEM1)과 동일한 물질로 형성되고, 제2 서브 격벽(SPW2)은 발광 소자(LE)의 전자 저지층(EBL)과 동일한 물질로 형성될 수 있다. 제3 서브 격벽(SPW3)은 발광 소자(LE)의 활성층(MQW)과 동일한 물질로 형성되고, 제4 서브 격벽(SPW4)은 발광 소자(LE)의 초격자층(SLT)과 동일한 물질로 형성될 수 있다. 제5 서브 격벽(SPW5)은 발광 소자(LE)의 제2 반도체층(SEM2)과 동일한 물질로 형성될 수 있다.
제2 절연막(INS2)은 공통 연결 전극(CCE)의 측면, 제1 격벽(PW1)의 제1 부분(PWP1)의 측면과 제2 부분(PWP2)의 측면 상에 배치될 수 있다. 공통 전극(CE)은 제2 절연막(INS2)과 제2 부분(PWP2)에 의해 덮이지 않고 노출된 제1 부분(SPW1)의 상면 상에 배치될 수 있다.
도 41과 같이, 공통 전극(CE)은 복수의 공통 연결 영역들 각각에서 제1 격벽(PW1)의 제2 부분(PWP2)에 의해 덮이지 않고 노출된 제1 격벽(PW1)의 제1 부분(PWP1)의 상면과 접촉할 수 있다. 이 경우, 공통 전극(CE)은 공통 연결 전극(CCE)과 제1 격벽(PW1)의 제1 부분(PWP1)을 통해 공통 전압을 공급받을 수 있다. 그러므로, 격벽(PW)의 높은 두께와 좁은 폭으로 인해, 격벽(PW)의 측면 상에서 공통 전극이 끊어지더라도, 공통 전압(CE)은 공통 연결 전극(CCE)과 제1 격벽(PW1)의 제1 부분(PWP1)을 통해 공통 전극에 안정적으로 공급될 수 있다.
도 44 내지 도 52는 또 다른 실시예에 따른 표시 패널의 제조 방법을 설명하기 위한 단면도들이다.
도 44 내지 도 52는 도 21에 도시된 표시 패널의 제조 방법의 또 다른 예를 설명하기 위한 단면도들이다. 도 44 내지 도 52에서는 도 22 내지 도 33의 실시예와 중복된 설명은 생략한다.
먼저, 도 44와 같이, 제1 반도체 물질층(LEMD) 상에 별도의 제1 절연막(INS1)은 형성되지 않는다. 제2 연결 전극층(112L2)은 제1 반도체 물질층(LEMD) 상에 증착될 수 있다. (도 21의 S210)
그리고 나서, 도 45와 같이, 제1 연결 전극층(112L1)과 제2 연결 전극층(112L2)을 접착하고, 제2 기판(SUB2)을 제거한다. (도 21의 S220)
그리고 나서, 도 46과 같이, 발광 물질층(LEML)의 상면 상에 제1 마스크 패턴(MP1)들을 형성한다. 제2 마스크 패턴(MP2)은 제1 마스크 패턴(MP1)들 중에서 일부의 제1 마스크 패턴(MP1)들 각각 상에 배치될 수 있다. 이때, 제2 마스크 패턴(MP2)의 폭(Wmp2)은 제2 마스크 패턴(MP2)과 중첩하는 제1 마스크 패턴(MP1)의 폭(Wmp1)보다 클 수 있다. (도 21의 S310)
그리고 나서, 도 47과 같이, 제2 마스크 패턴(MP2)은 발광 물질층(LEML)을 식각하기 위한 제1 식각 물질(EG1)에 의해 식각되지 않을 수 있다. 이로 인해, 제2 마스크 패턴(MP2)이 배치된 영역의 발광 물질층(LEML)은 제1 식각 물질(EG1)에 의해 식각되지 않을 수 있다. 그러므로, 제2 마스크 패턴(MP2)이 배치된 영역에 제1 격벽(PW1)의 제2 부분(PWP2)이 형성될 수 있다.
제1 식각 물질(EG1)에 의한 발광 물질층(LEML)의 식각비는 제1 마스크 패턴(MP1)의 식각비보다 높을 수 있다. 그러므로, 제1 마스크 패턴(MP1)만이 배치된 영역에는 발광 소자(LE)들과 제1 격벽(PW1)의 제1 부분(PWP1)이 형성될 수 있다. 이로 인해, 제1 격벽(PW1)의 제1 부분(PWP1)의 상면은 제2 부분(PWP2)에 의해 덮이지 않고 노출될 수 있으며, 발광 소자(LE)들 각각의 높이(Tle)는 제1 부분(PWP1)의 높이(Tpwp1)와 실질적으로 동일할 수 있다.
제1 마스크 패턴(MP1)과 제2 마스크 패턴(MP2)이 배치되지 않은 영역에서 발광 물질층(LEML)은 제1 식각 물질(EG1)에 의해 완전히 제거될 수 있다.
그리고 나서, 도 48과 같이, 제2 마스크 패턴(MP2), 발광 소자(LE)들, 및 제1 격벽(PW1)의 제1 부분(PWP1)은 연결 전극층(112L)을 식각하기 위한 제2 식각 물질(EG2)에 의해 식각되지 않을 수 있다. 이로 인해, 제2 마스크 패턴(MP2), 발광 소자(LE)들, 및 제1 격벽(PW1)의 제1 부분(PWP1)의 하부에 배치된 연결 전극층(112L)은 제2 식각 물질(EG2)에 의해 식각되지 않을 수 있다. 그러므로, 발광 소자(LE)들 각각의 하부에 배치된 연결 전극(112)과 제1 격벽(PW1)의 제1 부분(PWP1)의 하부에 배치된 공통 연결 전극(CCE)이 형성될 수 있다.
제1 식각 물질(EG1)과 제2 식각 물질(EG2)에 의해 식각되지 않은 제1 마스크 패턴(MP1)과 제2 마스크 패턴(MP2)은 각각 제2 격벽(PW2)과 제3 격벽(PW3)으로 잔존할 수 있다. (도 21의 S410)
그리고 나서, 도 49와 같이, 발광 소자(LE)들과 격벽(PW)을 덮도록 제2 절연막층을 증착하고, 발광 소자(LE)들 각각의 상면과 격벽(PW)의 상면 상에 배치되는 제2 절연막층을 식각한다. 이로 인해, 공통 연결 전극(CCE)의 측면, 제1 격벽(PW1)의 제1 부분(PWP1)의 측면과 제2 부분(PWP2)의 측면, 제2 격벽(PW2)의 측면, 제3 격벽(PW3)의 측면, 화소 전극(111)들 각각의 측면, 연결 전극(112)들 각각의 측면, 및 발광 소자(LE)들 각각의 측면 상에 제2 절연막(INS2)이 형성될 수 있다. (도 21의 S510)
그리고 나서, 도 50과 같이, 발광 소자(LE)들과 격벽(PW) 상에 공통 전극(CE)을 증착한다.
공통 전극(CE)은 공통 연결 전극(CCE)의 측면, 제1 격벽(PW1)의 제1 부분(PWP1)의 상면, 및 화소 전극(111)과 공통 연결 전극(CCE) 사이에 배치된 제1 기판(SUB1)의 상면 상에 배치될 수 있다. 또한, 공통 전극(CE)은 제2 절연막(INS2) 상에 배치될 수 있다. (도 21의 S610)
그리고 나서, 도 51과 같이, 발광 소자(LE)들과 격벽(PW)을 덮도록 반사층을 증착하고, 발광 소자(LE)들 각각의 상면과 격벽(PW)의 상면 상에 배치되는 반사층을 식각한다. 이로 인해, 반사막(RF)이 공통 연결 전극(CCE)의 측면, 제1 격벽(PW1)의 제1 부분(PWP1)의 측면과 제2 부분(PWP2)의 측면, 제2 격벽(PW2)의 측면, 제3 격벽(PW3)의 측면, 화소 전극(111)들 각각의 측면, 연결 전극(112)들 각각의 측면, 및 발광 소자(LE)들 각각의 측면 상에 배치된 공통 전극(CE) 상에 형성될 수 있다. (도 21의 S710)
그리고 나서, 도 52와 같이, 격벽(PW)에 의해 구획된 복수의 발광 영역들(EA1, EA2, EA3) 각각에 파장 변환층(QDL)을 형성하며, 파장 변환층(QDL) 상에 컬러필터들(CF1, CF2, CF3)을 형성한다. (도 21의 S810)
도 44 내지 도 52와 같이, 제1 절연막(INS1)이 삭제되므로, 제1 격벽(PW1)은 공통 연결 전극(CCE)과 공통 전극(CE)을 연결하는 도전 연결부로서 역할을 한다. 즉, 제1 절연막(INS1) 삭제로 인해, 공통 연결 전극(CCE)의 상면 가장자리에 배치되는 제1 절연막(INS1)을 식각하는 공정을 삭제할 수 있으므로, 제조 공정이 단순화될 수 있다.
도 53은 도 3의 B-B'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다. 도 54는 도 3의 C-C'를 따라 절단한 표시 패널의 또 다른 예를 보여주는 단면도이다. 도 55는 도 54의 격벽의 일 예를 상세히 보여주는 확대 단면도이다.
도 53 내지 도 55의 실시예는 제1 격벽(PW1)의 제1 부분(PWP1)의 높이(Tpwp1)가 발광 소자(LE)의 높이(Tle1)보다 높은 것에서 도 41 내지 도 43의 실시예와 차이가 있을 뿐이므로, 도 53 내지 도 55에 대한 자세한 설명은 생략한다.
도 56과 도 57은 도 21의 S210과 S310을 설명하기 위한 단면도들이다.
먼저, 도 56과 같이, 제2 마스크 패턴(MP2)은 발광 물질층(LEML)을 식각하기 위한 제1 식각 물질(EG1)에 의해 식각되지 않을 수 있다. 이로 인해, 제2 마스크 패턴(MP2)이 배치된 영역의 발광 물질층(LEML)은 제1 식각 물질(EG1)에 의해 식각되지 않을 수 있다. 그러므로, 제2 마스크 패턴(MP2)이 배치된 영역에 제1 격벽(PW1)의 제2 부분(PWP2)이 형성될 수 있다.
제1 식각 물질(EG1)에 의한 발광 물질층(LEML)의 식각비는 제1 마스크 패턴(MP1)의 식각비보다 높을 수 있다. 이때, 제1 마스크 패턴(MP1) 중에서 제1 서브 마스크 패턴(MP11)의 두께(Tmp11)는 제2 서브 마스크 패턴(MP12)의 두께(Tmp12)보다 클 수 있다. 그러므로, 제1 서브 마스크 패턴(MP11)가 배치된 발광 물질층(LEML)이 제2 서브 마스크 패턴(MP12)이 배치된 발광 물질층(LEML)보다 조금 더 식각될 수 있다. 그러므로, 제1 서브 마스크 패턴(MP11)가 배치된 영역에는 발광 소자(LE)가 배치되고, 제2 서브 마스크 패턴(MP12)이 배치된 영역에는 발광 소자(LE)의 높이(Tle)보다 높은 높이(Tpwp1)을 갖는 제1 격벽(PW1)의 제1 부분(PWP1)이 형성될 수 있다. 이로 인해, 제1 격벽(PW1)의 제1 부분(PWP1)의 상면은 제2 부분(PWP2)에 의해 덮이지 않고 노출될 수 있다.
제1 마스크 패턴(MP1)과 제2 마스크 패턴(MP2)이 배치되지 않은 영역에서 발광 물질층(LEML)은 제1 식각 물질(EG1)에 의해 완전히 제거될 수 있다.
그리고 나서, 도 48과 같이, 제2 마스크 패턴(MP2), 발광 소자(LE)들, 및 제1 격벽(PW1)의 제1 부분(PWP1)은 연결 전극층(112L)을 식각하기 위한 제2 식각 물질(EG2)에 의해 식각되지 않을 수 있다. 이로 인해, 제2 마스크 패턴(MP2), 발광 소자(LE)들, 및 제1 격벽(PW1)의 제1 부분(PWP1)의 하부에 배치된 연결 전극층(112L)은 제2 식각 물질(EG2)에 의해 식각되지 않을 수 있다. 그러므로, 발광 소자(LE)들 각각의 하부에 배치된 연결 전극(112)과 제1 격벽(PW1)의 제1 부분(PWP1)의 하부에 배치된 공통 연결 전극(CCE)이 형성될 수 있다.
제1 식각 물질(EG1)과 제2 식각 물질(EG2)에 의해 식각되지 않은 제1 마스크 패턴(MP1)과 제2 마스크 패턴(MP2)은 각각 제2 격벽(PW2)과 제3 격벽(PW3)으로 잔존할 수 있다. (도 21의 S410)
도 56 및 도 57과 같이, 제1 절연막(INS1)이 삭제되므로, 제1 격벽(PW1)은 공통 연결 전극(CCE)과 공통 전극(CE)을 연결하는 도전 연결부로서 역할을 한다. 즉, 제1 절연막(INS1) 삭제로 인해, 공통 연결 전극(CCE)의 상면 가장자리에 배치되는 제1 절연막(INS1)을 식각하는 공정을 삭제할 수 있으므로, 제조 공정이 단순화될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
110: 반도체 회로 기판 111: 화소 전극
112: 연결 전극 120: 발광 소자층
LE: 발광 소자 QDL: 파장 변환층

Claims (25)

  1. 기판;
    상기 기판 상에 배치되는 격벽;
    상기 기판 상에서 상기 격벽에 의해 구획되는 복수의 발광 영역들 각각에 배치되는 화소 전극;
    상기 복수의 발광 영역들 각각에서 상기 화소 전극 상에 배치되며, 상기 기판의 두께 방향으로 연장되는 발광 소자;
    상기 발광 소자와 상기 격벽 상에 배치되는 공통 전극; 및
    상기 기판과 상기 격벽 사이에 배치되는 공통 연결 전극을 구비하고,
    상기 공통 전극은 상기 격벽에 의해 덮이지 않은 공통 연결 전극의 상면과 접촉하는 표시 장치.
  2. 제1 항에 있어서,
    상기 기판의 두께 방향에서 상기 격벽과 중첩하는 상기 공통 연결 전극의 폭은 상기 격벽의 폭보다 넓은 표시 장치.
  3. 제1 항에 있어서,
    상기 공통 연결 전극과 상기 격벽 사이에 배치되는 제1 절연막을 더 구비하는 표시 장치.
  4. 제1 항에 있어서,
    상기 화소 전극과 상기 발광 소자 사이에 배치되는 연결 전극을 더 구비하는 표시 장치.
  5. 제4 항에 있어서,
    상기 공통 연결 전극은 상기 연결 전극과 동일한 물질을 포함하는 표시 장치.
  6. 제1 항에 있어서,
    상기 격벽은 상기 발광 소자와 동일한 물질을 갖는 일부 영역을 포함하는 제1 격벽을 포함하는 표시 장치.
  7. 제1 항에 있어서,
    상기 발광 소자는,
    상기 연결 전극 상에 배치되는 제1 반도체층;
    상기 제1 반도체층 상에 배치되는 활성층; 및
    상기 활성층 상에 배치되는 제2 반도체층을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 격벽은,
    상기 제1 반도체층과 동일한 물질을 갖는 제1 서브 격벽, 상기 활성층과 동일한 물질을 갖는 제2 서브 격벽, 및 상기 제2 반도체층과 동일한 물질을 갖는 제3 서브 격벽을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제3 서브 격벽의 두께는 상기 제2 반도체층의 두께보다 큰 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 격벽은 상기 제3 서브 격벽 상에 배치되며, 비도핑된 반도체 물질을 갖는 제4 서브 격벽을 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제4 서브 격벽의 두께는 상기 제2 반도체층의 두께보다 큰 표시 장치.
  12. 제6 항에 있어서,
    상기 격벽은,
    상기 제1 격벽 상에 배치되며, 절연 물질을 포함하는 제2 격벽; 및
    상기 제2 격벽 상에 배치되며, 도전성을 갖는 제3 격벽을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 격벽의 두께는 상기 제3 격벽의 두께보다 큰 표시 장치.
  14. 제1 항에 있어서,
    상기 격벽의 측면, 상기 발광 소자의 측면, 상기 공통 연결 전극의 측면, 및 상기 화소 전극의 측면 상에 배치되는 제2 절연막을 더 구비하는 표시 장치.
  15. 제1 광을 발광하는 제1 발광 영역;
    제2 광을 발광하는 제2 발광 영역;
    제3 광을 발광하는 제3 발광 영역;
    공통 연결 전극을 포함하는 공통 연결 영역;
    상기 제1 발광 영역, 상기 제2 발광 영역, 상기 제3 발광 영역을 구획하는 격벽;
    상기 제1 발광 영역, 상기 제2 발광 영역, 상기 제3 발광 영역 각각에 배치되는 화소 전극;
    상기 제1 발광 영역, 상기 제2 발광 영역, 상기 제3 발광 영역 각각에서 상기 화소 전극 상에 배치되는 발광 소자; 및
    상기 제1 발광 영역, 상기 제2 발광 영역, 상기 제3 발광 영역 각각에서 발광 소자 상에 배치되며, 상기 공통 연결 영역에서 상기 공통 연결 전극의 상면과 접촉하는 공통 전극을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 공통 연결 영역은 상기 제1 발광 영역, 상기 제2 발광 영역, 및 상기 제3 발광 영역 각각으로부터 돌출된 표시 장치.
  17. 제15 항에 있어서,
    상기 공통 연결 영역은 상기 격벽을 관통하여 상기 공통 연결 전극을 연결하는 홀을 포함하는 표시 장치.
  18. 제15 항에 있어서,
    상기 공통 연결 전극은 상기 제1 발광 영역, 상기 제2 발광 영역, 및 상기 제3 발광 영역 각각의 가장자리에 배치되는 표시 장치.
  19. 기판;
    상기 기판 상에 배치되는 제1 격벽;
    상기 기판 상에서 상기 제1 격벽에 의해 구획되는 복수의 발광 영역들 각각에 배치되는 화소 전극;
    상기 복수의 발광 영역들 각각에서 상기 화소 전극 상에 배치되며, 상기 기판의 두께 방향으로 연장되는 발광 소자;
    상기 발광 소자와 상기 제1 격벽 상에 배치되는 공통 전극; 및
    상기 기판과 상기 제1 격벽 사이에 배치되는 공통 연결 전극을 구비하고,
    상기 제1 격벽은,
    상기 공통 연결 전극 상에 배치되는 제1 부분; 및
    상기 제1 부분 상에 배치되는 제2 부분을 포함하며,
    상기 제1 부분의 폭은 상기 제2 부분의 폭보다 넓은 표시 장치.
  20. 제19 항에 있어서,
    상기 공통 전극은 상기 제2 부분에 의해 덮이지 않은 제1 부분의 상면과 접촉하는 표시 장치.
  21. 제19 항에 있어서,
    상기 발광 소자의 높이는 상기 제1 부분의 높이와 동일한 표시 장치.
  22. 제19 항에 있어서,
    상기 발광 소자의 높이는 상기 제1 부분의 높이보다 낮은 표시 장치.
  23. 제19 항에 있어서,
    상기 제1 격벽은 상기 발광 소자와 동일한 물질을 포함하는 표시 장치.
  24. 제19 항에 있어서,
    상기 제1 격벽에는 공통 전압이 인가되는 표시 장치.
  25. 제1 기판 상에 제1 연결 전극층을 형성하고, 제2 기판의 발광 물질층 상에 제2 연결 전극층을 형성하는 단계;
    상기 제1 연결 전극층과 상기 제2 연결 전극층을 접착하여 연결 전극층을 형성하고, 상기 제2 기판을 제거하는 단계;
    상기 발광 물질층 상에 마스크 패턴을 형성하고, 상기 마스크 패턴에 따라 상기 발광 물질층과 상기 연결 전극층을 식각하여 연결 전극들, 발광 소자들, 공통 연결 전극, 및 격벽을 형성하는 단계;
    상기 발광 소자들 각각의 측면, 상기 공통 연결 전극의 측면, 상기 격벽의 측면 상에 절연막을 형성하는 단계; 및
    상기 발광 소자들 각각의 상면, 상기 격벽에 의해 덮이지 않은 상기 공통 연결 전극의 상면 상에 공통 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
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