KR20220014470A - 표시 장치 - Google Patents

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송근규
조성찬
조현민
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Abstract

표시 장치가 제공된다. 표시 장치는 복수의 서브 화소들이 정의된 제1 기판, 상기 제1 기판 상에 배치된 복수의 컬러 필터층들, 상기 컬러 필터층들 상에 배치되어 상기 서브 화소들의 경계에 배치된 제1 뱅크를 포함하는 뱅크층, 상기 컬러 필터층에서 상기 제1 뱅크가 둘러싸는 영역 내에 배치되는 복수의 투광층 및 파장 변환층들을 포함하는 컬러 제어 구조물, 상기 컬러 필터층과 상기 컬러 제어 구조물 사이에 배치된 발광 소자층, 상기 컬러 제어 구조물 상에 배치된 반사층 및 상기 컬러 필터층 상에 배치되어 적어도 일부분이 동일 평면 상에 배치된 제1 전극과 제2 전극을 포함하고, 상기 발광 소자층은 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 무기 발광 소자를 포함하는 배면 발광 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 복수의 서브 화소들이 정의된 제1 기판, 상기 제1 기판 상에 배치된 복수의 컬러 필터층들, 상기 컬러 필터층 상에 배치되어 상기 서브 화소들의 경계에 배치된 제1 뱅크를 포함하는 뱅크층, 상기 컬러 필터층에서 상기 제1 뱅크가 둘러싸는 영역 내에 배치되는 복수의 투광층 및 파장 변환층들을 포함하는 컬러 제어 구조물, 상기 컬러 필터층과 상기 컬러 제어 구조물 사이에 배치된 발광 소자층, 상기 컬러 제어 구조물 상에 배치된 반사층 및 상기 컬러 필터층 상에 배치되어 적어도 일부분이 동일 평면 상에 배치된 제1 전극과 제2 전극을 포함하고, 상기 발광 소자층은 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함한다.
상기 컬러 필터층은 제1 서브 화소에 배치된 제1 컬러 필터층 및 제2 서브 화소에 배치된 제2 컬러 필터층을 포함하고, 상기 발광 소자층은 상기 제1 서브 화소에 배치된 제1 발광 소자층 및 상기 제2 서브 화소에 배치된 제2 발광 소자층을 포함하며, 상기 컬러 제어 구조물은 상기 제1 서브 화소에 배치된 제1 투광층 및 상기 제2 서브 화소에 배치된 제1 파장 변환층을 포함할 수 있다.
상기 제1 발광 소자층에서 방출된 광은 상기 투광층을 거쳐 상기 반사층에서 반사되어 상기 제1 컬러 필터층을 통해 상기 제1 기판의 하면으로 출사되고, 상기 제2 발광 소자층에서 방출된 광은 상기 제1 파장 변환층을 거쳐 상기 반사층에서 반사되어 상기 제2 컬러 필터층을 통해 상기 제1 기판의 하면으로 출사될 수 있다.
상기 발광 소자층은 제1 색의 광을 방출하고, 상기 제1 서브 화소는 상기 제1 색의 광을 출사하고 상기 제2 서브 화소는 상기 제1 색과 다른 제2 색의 광을 출사할 수 있다.
상기 컬러 필터층은 제3 서브 화소에 배치된 제3 컬러 필터층을 더 포함하고, 상기 발광 소자층은 상기 제3 서브 화소에 배치된 제3 발광 소자층을 더 포함하며, 상기 컬러 제어 구조물은 상기 제3 서브 화소에 배치된 제2 파장 변환층을 더 포함하고, 상기 제3 서브 화소는 상기 제1 색 및 상기 제2 색과 다른 제3 색의 광을 출사할 수 있다.
상기 제1 컬러 필터층과 상기 제2 컬러 필터층을 둘러싸도록 배치되어 상기 제1 뱅크와 두께 방향으로 중첩하는 차광 부재를 더 포함할 수 있다.
상기 제1 기판과 상기 컬러 필터층 사이에 배치되어 적어도 하나의 제1 트랜지스터와 복수의 배선들을 포함하는 회로층을 더 포함하고, 상기 제1 전극 및 제2 전극은 각각 상기 제1 트랜지스터 및 상기 배선과 전기적으로 연결될 수 있다.
상기 컬러 필터층과 상기 회로층 사이에 배치된 제1 평탄화층을 더 포함하고, 상기 컬러 필터층은 상기 제1 평탄화층 상에 직접 배치될 수 있다.
상기 제1 전극은 상기 차광 부재와 상기 제1 평탄화층을 관통하는 제1 컨택홀을 통해 상기 제1 트랜지스터와 전기적으로 연결되고, 상기 제2 전극은 상기 차광 부재와 상기 제1 평탄화층을 관통하는 제2 컨택홀을 통해 상기 배선과 전기적으로 연결될 수 있다.
상기 회로층의 상기 제1 트랜지스터와 상기 배선들은 상기 제1 뱅크와 두께 방향으로 중첩하도록 배치될 수 있다.
상기 제1 뱅크는 상기 서브 화소들을 둘러싸도록 배치되고, 상기 발광 소자층의 상기 발광 소자들은 상기 서브 화소 내에 배치되며, 상기 투광층 및 상기 파장 변환층들은 상기 제1 뱅크가 둘러싸는 영역 내에서 상기 발광 소자들 상에 배치될 수 있다.
상기 뱅크층은 상기 제1 뱅크가 둘러싸는 영역 내에서 상기 컬러 필터층 상에 배치된 복수의 제2 뱅크들을 더 포함하고, 상기 제1 전극과 상기 제2 전극은 각각 상기 제2 뱅크들 상에 배치되되 적어도 일부분은 상기 컬러 필터층 상에 직접 배치될 수 있다.
상기 컬러 필터층과 상기 제2 뱅크들 상에 배치된 제1 절연층을 더 포함하고, 상기 제1 뱅크는 상기 제1 절연층 상에 직접 배치될 수 있다.
상기 제1 절연층은 상기 발광 소자층의 상기 제1 전극 및 상기 제2 전극을 부분적으로 덮도록 배치될 수 있다.
상기 반사층은 상기 제1 뱅크들 상에도 배치될 수 있다.
상기 반사층은 금속 재료 또는 저굴절 재료를 포함할 수 있다.
상기 반사층 상에 배치된 봉지층을 더 포함하고, 상기 봉지층은 제1 무기 봉지층, 상기 제1 무기 봉지층 상에 배치된 제2 무기 봉지층 및 상기 제1 무기 봉지층과 상기 제2 무기 봉지층 사이에 배치된 유기 봉지층을 포함할 수 있다.
상기 발광 소자층은 상기 발광 소자의 일 단부 및 상기 제1 전극과 접촉하는 제1 접촉 전극 및 상기 발광 소자의 타 단부 및 상기 제2 전극과 접촉하는 제2 접촉 전극을 더 포함할 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 방향 및 제2 방향으로 배열된 복수의 서브 화소들, 상기 서브 화소들의 경계에 배치되어 상기 제1 방향 및 상기 제2 방향으로 연장된 뱅크층, 제1 서브 화소에 배치된 제1 컬러 필터층과 상기 제1 서브 화소의 상기 제2 방향에 위치한 제2 서브 화소에 배치된 제2 컬러 필터층, 상기 제1 서브 화소 및 상기 제2 서브 화소에 각각 배치되어 상기 제1 방향으로 연장된 제1 전극과 제2 전극 및 양 단부가 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하는 발광 소자층, 상기 뱅크층이 둘러싸는 영역 중 상기 제1 서브 화소에 배치된 투광층 및 상기 제2 서브 화소에 배치된 제1 파장 변환층을 포함하는 컬러 제어 구조물 및 상기 컬러 제어 구조물과 상기 뱅크층을 덮도록 배치된 반사층을 포함한다.
상기 뱅크층과 중첩하도록 배치되어 상기 제1 컬러 필터층 및 상기 제2 컬러 필터층을 둘러싸는 차광 부재를 더 포함할 수 있다.
상기 차광 부재의 폭은 상기 뱅크층의 폭보다 작고, 상기 제1 컬러 필터층 및 상기 제2 컬러 필터층은 부분적으로 상기 뱅크층과 중첩할 수 있다.
상기 투광층과 상기 제1 파장 변환층은 상기 제2 방향으로 측정된 폭이 각각 상기 제1 컬러 필터층 및 상기 제2 컬러 필터층의 상기 제2 방향으로 측정된 폭보다 작을 수 있다.
상기 제2 서브 화소의 상기 제2 방향에 위치한 제3 서브 화소에 배치된 제3 컬러 필터층, 상기 제3 서브 화소에 배치된 제2 파장 변환층을 더 포함할 수 있다.
상기 제1 컬러 필터층과 상기 제2 컬러 필터층은 상기 제1 방향으로 연장되어 상기 뱅크층에 걸쳐 배치되고, 상기 차광 부재는 상기 제1 방향으로 연장된 형상을 가질 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 컬러 제어 구조물 상에 배치된 반사층을 포함하여, 발광 소자층에서 방출된 광을 발광 소자층이 배치된 기판의 하면으로 방출하는 배면 발광 표시 장치의 구현이 가능하다.
또한, 일 실시예에 따른 표시 장치는 컬러 필터층, 발광 소자층 및 컬러 제어 구조물이 기판 상에 순차적으로 배치되므로 하나의 기판 상에서 연속적으로 공정이 수행될 수 있어, 표시 장치의 제조 공정 효율이 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 도 1의 표시 장치의 개략적인 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 필터층을 나타내는 개략적인 평면도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소에 배치된 발광 소자층을 나타내는 개략적인 평면도이다.
도 5는 일 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 제어 구조물을 나타내는 개략적인 평면도이다.
도 6은 도 4의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다.
도 7은 도 4의 Q4-Q4'선을 따라 자른 단면도이다.
도 8 및 도 9는 도 7의 제1 서브 화소와 제2 서브 화소에서 광이 방출되는 것을 나타내는 개략적인 단면도이다.
도 10은 다른 실시예에 따른 일 서브 화소의 부분 단면도이다.
도 11은 일 실시예에 따른 발광 소자의 개략도이다.
도 12 내지 도 20은 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도들이다.
도 21은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 단면도이다.
도 22는 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 단면도이다.
도 23은 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 단면도이다.
도 24 및 도 25는 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 단면도들이다.
도 26은 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 단면도이다.
도 27은 다른 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 필터층을 나타내는 개략적인 평면도이다.
도 28은 또 다른 실시예에 따른 표시 장치의 몇몇 서브 화소에 배치된 컬러 필터층을 나타내는 개략적인 평면도이다.
도 29는 도 28의 표시 장치의 몇몇 서브 화소를 나타내는 개략적인 단면도이다.
도 30은 다른 실시예에 따른 표시 장치의 일 서브 화소의 발광 소자층을 나타내는 개략적인 평면도이다.
도 31은 또 다른 실시예에 따른 표시 장치의 일 서브 화소의 발광 소자층을 나타내는 개략적인 평면도이다.
도 32은 도 31의 QX-QX' 선을 따라 자른 단면도이다.
도 33은 다른 실시예에 따른 표시 장치의 일 서브 화소에 배치된 컬러 필터층을 나타내는 개략적인 평면도이다.
도 34는 다른 실시예에 따른 표시 장치의 일 서브 화소에 배치된 발광 소자층을 나타내는 개략적인 평면도이다.
도 35는 도 34의 QX1-QX1'선을 따라 자른 단면도이다.
도 36은 또 다른 실시예에 따른 표시 장치의 일 서브 화소에 배치된 컬러 필터층을 나타내는 개략적인 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(30)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 도 1의 표시 장치의 개략적인 단면도이다.
도 2를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 2에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(NEA)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자층(EL)이 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자층(EL)이 배치되지 않고, 상기 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다.
표시 장치(10)는 제1 기판(11) 및 제1 기판(11) 상에 배치된 컬러 필터층(CFL), 발광 소자층(EL), 컬러 제어 구조물(TPL, WCL) 및 반사층(LRL)을 포함한다. 또한, 표시 장치(10)는 제1 기판(11)과 컬러 필터층(CFL) 사이에 배치된 회로층(CCL)과 반사층(LRL) 상에 배치된 봉지층(ENL)을 더 포함할 수 있다. 제1 기판(11) 상에는 회로층(CCL), 컬러 필터층(CFL), 발광 소자층(EL), 컬러 제어 구조물(TPL, WCL) 및 반사층(LRL)이 순차적으로 배치될 수 있다.
복수의 서브 화소(PXn)들의 경계에는 뱅크층(BNL)이 배치되고, 발광 소자층(EL)은 뱅크층(BNL)이 구분하는 각 서브 화소(PXn)마다 배치될 수 있다. 발광 소자층(EL)은 제1 기판(11) 상에 배치되는 컬러 필터층(CFL)과 컬러 제어 구조물(TPL, WCL) 사이에 배치되고, 복수의 발광 소자(도 4의 '30')들을 포함하여 특정 파장대의 광을 방출할 수 있다. 상기 광은 컬러 제어 구조물(TPL, WCL)을 통해 반사층(LRL)에서 반사되어 컬러 필터층(CFL)으로 입사될 수 있다. 일 실시예에 따른 표시 장치(10)는 광(L)이 발광 소자층(EL)이 배치된 제1 기판(11)의 상부 방향이 아닌 그 반대 방향 또는 제1 기판(11)의 하부 방향으로 발광하는 배면 발광형 표시 장치일 수 있다. 발광 소자층(EL)에서 방출된 광은 제1 기판(11)의 상부 방향으로 진행할 수 있으나, 컬러 제어 구조물(TPL, WCL) 상에 배치된 반사층(LRL)에서 반사되어 제1 기판(11)의 하부 방향으로 출사될 수 있다. 표시 장치(10)는 제1 기판(11) 상에 순차적으로 배치된 복수의 층들을 포함하여 하나의 기판만을 포함한 배면 발광 표시 장치일 수 있다. 또한, 표시 장치(10)는 다른 기판과의 합착 공정이 생략되고 하나의 기판만으로 각 층들을 순차적으로 적층하여 제조할 수 있어 제조 공정이 개선될 수 있다.
이하, 다른 도면들을 더 참조하여 컬러 필터층(CFL), 발광 소자층(EL) 및 컬러 제어 구조물(TPL, WCL)에 대하여 자세히 설명한다.
도 3은 일 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 필터층을 나타내는 개략적인 평면도이다. 도 4는 일 실시예에 따른 표시 장치의 일 화소에 배치된 발광 소자층을 나타내는 개략적인 평면도이다. 도 5는 일 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 제어 구조물을 나타내는 개략적인 평면도이다. 도 6은 도 4의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다. 도 7은 도 4의 Q4-Q4'선을 따라 자른 단면도이다. 도 3 내지 도 5에서는 복수의 서브 화소(PXn)들 경계에 걸쳐 배치된 뱅크층(BNL)을 기준으로 컬러 필터층(CFL), 발광 소자층(EL) 및 컬러 제어 구조물(TPL, WCL)들의 개략적인 배치를 도시하고 있다. 도 3에서는 컬러 필터층(CFL)과 차광 부재(BM)를, 도 4에서는 발광 소자층(EL)을, 도 5에서는 컬러 제어 구조물(TPL, WCL)을 도시하고 있다. 도 6에서는 제1 서브 화소(PX1)를 가로지르는 단면을 도시하고, 도 7에서는 제1 내지 제3 서브 화소(PX1, PX2, PX3)를 가로지르는 단면을 도시하고 있다. 도 6 및 도 7에서는 도 4의 절단선에 대응되는 부분의 컬러 필터층(CFL) 및 컬러 제어 구조물(TPL, WCL)도 함께 도시하고 있다.
도 2에 결부하여 도 3 내지 도 7을 참조하면, 뱅크층(BNL) 또는 제1 뱅크(45)는 각 서브 화소(PXn)의 경계에 걸쳐 배치된다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 배치되고 서브 화소(PXn)들을 둘러싸며 이웃하는 서브 화소(PXn)들을 구분할 수 있다.
각 서브 화소(PXn)는 발광 영역(EMA)에 더하여 비발광 영역(도 2의 'NEA')을 포함할 수 있다. 또한, 각 서브 화소(PXn)는 비발광 영역(NEA)에 배치된 서브 영역(CBA)을 포함할 수 있다. 서브 영역(CBA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 서브 영역(CBA)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 표시 장치(10)의 표시 영역(DPA)에는 복수의 발광 영역(EMA)과 서브 영역(CBA)들이 배열될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 서브 영역(CBA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 또한, 서브 영역(CBA)들의 제1 방향(DR1)으로 이격된 간격은 발광 영역(EMA)의 제1 방향(DR1)으로 이격된 간격보다 작을 수 있다. 서브 영역(CBA)들 및 발광 영역(EMA)들 사이에는 제1 뱅크(45)가 배치되고, 이들 사이의 간격은 제1 뱅크(45)의 폭에 따라 달라질 수 있다. 서브 영역(CBA)에는 발광 소자(30)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 전극(21, 22) 일부가 배치될 수 있다. 각 서브 화소(PXn)마다 배치되는 전극(21, 22)들은 서브 영역(CBA)에서 서로 분리되어 배치될 수 있다.
제1 기판(11)은 절연 기판일 수 있다. 제1 기판(11)은 유리, 석영, 또는 고분자 수지 등의 투명한 절연 물질로 이루어질 수 있다. 또한, 제1 기판(11)은 리지드 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 기판(11) 상에는 회로층(CCL)이 배치된다. 회로층(CCL)은 제1 도전층, 반도체층, 제2 도전층, 제3 도전층 및 제4 도전층과, 이들 사이에 배치된 복수의 절연층들을 포함할 수 있다. 도면에서는 회로층(CCL)이 하나의 제1 트랜지스터(TR1)와 스토리지 커패시터 및 몇몇 배선들만 배치된 것을 예시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)의 회로층(CCL)은 더 많은 배선들과 전극, 및 반도체층들을 포함하여 제1 트랜지스터(TR1) 외에 더 많은 수의 트랜지스터들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 서브 화소(PXn)마다 제1 트랜지스터(TR1)에 더하여 하나 이상의 트랜지스터들을 더 포함하여 2개 또는 3개의 트랜지스터들을 포함할 수도 있다.
제1 도전층(BML)은 제1 기판(11) 상에 배치될 수 있다. 제1 도전층(BML)은 표시 장치(10)의 제1 트랜지스터(TR1)의 액티브층(ACT)과 중첩하도록 배치된다. 제1 도전층(BML1)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 제1 도전층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 제1 도전층(BML)은 생략될 수 있다.
버퍼층(12)은 제1 도전층(BML) 및 제1 기판(11) 상에 전면적으로 배치될 수 있다. 버퍼층(12)은 투습에 취약한 제1 기판(11)을 통해 침투하는 수분으로부터 화소(PX)의 제1 트랜지스터(TR1)들을 보호하기 위해 제1 기판(11) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(12)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(12)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 또는 상기 각 층들은 상기 재료들을 포함하는 하나의 무기층으로 이루어질 수도 있다.
반도체층은 버퍼층(12) 상에 배치된다. 반도체층은 제1 트랜지스터(TR1)의 액티브층(ACT)을 포함할 수 있다. 이들은 후술하는 제2 도전층의 게이트 전극(GE)등과 부분적으로 중첩하도록 배치될 수 있다.
예시적인 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 각 액티브층(ACT)은 복수의 도체화 영역(ACTa, ACTb) 및 이들 사이의 채널 영역(ACTc)을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 예시적인 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
제1 게이트 절연층(13)은 반도체층 및 버퍼층(12)상에 배치된다. 제1 게이트 절연층(13)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(13)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 또는 상기 각 층들은 상기 재료들을 포함하는 하나의 무기층으로 이루어질 수도 있다.
제2 도전층은 제1 게이트 절연층(13) 상에 배치된다. 제2 도전층은 제1 트랜지스터(TR1)의 게이트 전극(GE)과 스토리지 커패시터의 제1 용량 전극(CSE1)을 포함할 수 있다. 게이트 전극(GE)은 액티브층(ACT)의 채널 영역(ACTc)과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 용량 전극(CSE1)은 후술하는 제2 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치될 수 있다. 몇몇 실시예에서, 제1 용량 전극(CSE1)은 게이트 전극(GE)과 연결되어 일체화될 수 있다. 제1 용량 전극(CSE1)은 제2 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치되고 이들 사이에는 스토리지 커패시터가 형성될 수 있다.
제2 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 보호층(15)은 제2 도전층 상에 배치된다. 제1 보호층(15)은 제2 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 보호층(15)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 또는 상기 각 층들은 상기 재료들을 포함하는 하나의 무기층으로 이루어질 수도 있다.
제3 도전층은 제1 보호층(15) 상에 배치된다. 제3 도전층은 제1 트랜지스터(TR1)의 제1 소스/드레인 전극(SD1)과 제2 소스/드레인 전극(SD2), 데이터 라인(DTL), 및 제2 용량 전극(CSE2)을 포함할 수 있다.
제1 트랜지스터(TR1)의 소스/드레인 전극(SD1, SD2)은 제1 층간 절연층(17)과 제1 게이트 절연층(13)을 관통하는 컨택홀을 통해 액티브층(ACT)의 도핑 영역(ACTa, ACTb)과 각각 접촉할 수 있다. 또한, 제1 트랜지스터(TR1)의 제1 소스/드레인 전극(SD1)은 또 다른 컨택홀을 통해 제1 도전층(BML)과 전기적으로 연결될 수 있다.
데이터 라인(DTL)은 표시 장치(10)에 포함된 다른 트랜지스터(미도시)에 데이터 신호를 인가할 수 있다. 도면에서는 도시되지 않았으나, 데이터 라인(DTL)은 다른 트랜지스터의 소스/드레인 전극과 연결되어 데이터 라인(DTL)에서 인가되는 신호를 전달할 수 있다.
제2 용량 전극(CSE2)은 제1 용량 전극(CSE1)과 두께 방향으로 중첩하도록 배치된다. 몇몇 실시예에서, 제2 용량 전극(CSE2)은 제2 소스/드레인 전극(SD2)과 연결되어 일체화될 수 있다.
제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(17)은 제3 도전층 상에 배치된다. 제1 층간 절연층(17)은 제3 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 층간 절연층(17)은 제3 도전층을 덮으며 제3 도전층을 보호하는 기능을 수행할 수 있다. 제1 층간 절연층(17)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 또는 상기 각 층들은 상기 재료들을 포함하는 하나의 무기층으로 이루어질 수도 있다.
제4 도전층은 제1 층간 절연층(17) 상에 배치된다. 제4 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(TR1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(22)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 또한, 제2 전압 배선(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(30)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 제1 층간 절연층(17)에 형성된 컨택홀을 통해 제2 용량 전극(CSE2)과 연결될 수 있다. 다만, 상술한 바와 같이 제2 용량 전극(CSE2)은 제1 트랜지스터(TR1)의 제2 소스/드레인 전극(SD2)과 일체화될 수 있고, 제1 도전 패턴(CDP)은 제2 소스/드레인 전극(SD2)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(21)과도 접촉하며, 제1 트랜지스터(TR1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP)을 통해 제1 전극(21)으로 전달할 수 있다. 한편, 도면에서는 제4 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제4 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
제4 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 평탄화층(19)은 제4 도전층 상에 배치된다. 제1 평탄화층(19)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다. 다만, 몇몇 실시예에서 제1 평탄화층(19)은 생략될 수 있다.
제1 평탄화층(19) 상에는 컬러 필터층(CFL)과 차광 부재(BM)가 배치된다. 일 실시예에 따른 표시 장치(10)는 광이 방출되는 발광 소자층(EL)과 광이 출사되는 제1 기판(11) 사이에 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 후술할 바와 같이 발광 소자층(EL)과 컬러 제어 구조물(TPL, WCL) 및 반사층(LRL)을 통해 입사된 광의 일부만을 제1 기판(11)의 하면으로 투과시킬 수 있다.
차광 부재(BM)는 뱅크층(BNL)과 두께 방향으로 중첩하며, 비발광 영역(NEA)에 위치할 수 있다. 차광 부재(BM)는 발광 영역(EMA)과 중첩하는 제1 평탄화층(19)의 일면을 노출하는 개구부(미도시)를 포함하여 평면도상 격자 형상으로 형성될 수 있다. 다만, 차광 부재(BM)는 각 서브 화소(PXn)의 발광 영역(EMA)과 서브 영역(CBA) 사이에는 배치되지 않을 수도 있다. 차광 부재(BM)는 뱅크층(BNL) 중 서브 화소(PXn)들의 경계에 걸친 부분과 중첩하도록 배치된다. 즉, 차광 부재(BM)는 반드시 발광 영역(EMA)만을 둘러싸도록 배치되지 않으며, 일부 비발광 영역(NEA)을 포함하여 컬러 필터층(CFL)이 배치되는 서브 화소(PXn)의 경계에 배치될 수 있다. 몇몇 실시예에서, 차광 부재(BM)는 뱅크층(BNL)의 제1 뱅크(45)보다 작은 폭으로 형성될 수 있다. 다만, 이에 제한되지 않고 차광 부재(BM)는 제1 뱅크(45)와 실질적으로 동일한 폭으로 형성될 수도 있다.
차광 부재(BM)는 유기 물질을 포함하여 이루어질 수 있다. 차광 부재(BM)는 외광을 흡수함으로써 외광 반사로 인한 색의 왜곡을 저감시킬 수 있다. 또한, 차광 부재(BM)는 발광 소자층(EL)으로부터 방출되는 광이 인접한 서브 화소(PXn)로 침범하는 것을 방지하는 역할을 할 수 있다. 일 실시예에서, 차광 부재(BM)는 가시광 파장을 모두 흡수할 수 있다. 차광 부재(BM)는 광 흡수 물질을 포함할 수 있다. 예를 들어, 차광 부재(BM)는 표시 장치(10)의 블랙 매트릭스로 사용되는 물질로 이루어질 수 있다. 다른 실시예에서, 차광 부재(BM)는 가시광 파장 중 특정 파장의 빛은 흡수하고, 다른 특정 파장의 빛은 투과시킬 수도 있다. 예를 들어, 차광 부재(BM)는 일 컬러 필터층(CFL)과 동일한 물질을 포함할 수 있다. 구체적으로, 차광 부재(BM)는 제1 컬러 필터층(CFL1)과 동일한 물질로 이루어질 수 있다. 몇몇 실시예에서, 차광 부재(BM)는 제1 컬러 필터층과 일체화되어 형성될 수도 있다.
컬러 필터층(CFL)은 차광 부재(BM)의 개구부를 통해 노출되는 제1 평탄화층(19)에 배치될 수 있다. 컬러 필터층(CFL)은 제1 서브 화소(PX1)에 배치되는 제1 컬러 필터층(CFL1), 제2 서브 화소(PX2)에 배치되는 제2 컬러 필터층(CFL2) 및 제3 서브 화소(PX3)에 배치되는 제3 컬러 필터층(CFL3)을 포함할 수 있다. 각 컬러 필터층(CFL)은 각 서브 화소(PXn)에서 표시하는 색 파장 이외의 파장을 흡수하는 염료나 안료 같은 색료(colorant)를 포함할 수 있다. 제1 컬러 필터층(CFL1)은 청색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터이고, 제3 컬러 필터층(CFL3)은 적색 컬러 필터층일 수 있다. 발광 소자층(EL)에서 방출된 광들은 반사층(LRL)에서 반사되어 컬러 필터층(CFL)을 통해 제1 기판(11)의 하면으로 출사될 수 있다. 도면에서는 이웃하는 컬러 필터층(CFL)이 차광 부재(BM)를 기준으로 서로 이격되도록 배치된 경우를 예시하였지만, 이웃하는 컬러 필터층(CFL)은 차광 부재(BM) 상에서 적어도 부분적으로 중첩할 수도 있다.
한편, 몇몇 실시예에서 차광 부재(BM)의 개구부의 면적은 각 서브 화소(PXn)마다 다를 수 있다. 컬러 필터층(CFL)이 포함하는 색재에 따라 차광 부재(BM)의 개구부는 서브 화소(PXn)마다 서로 다른 면적을 가질 수 있고, 제1 뱅크(45)도 이에 대응하여 배치됨에 따라 각 서브 화소(PXn)의 면적은 서로 다를 수 있다. 예를 들어, 제3 서브 화소(PX3)에는 적색 색재를 포함한 제3 컬러 필터층(CFL3)이 배치되고, 제3 서브 화소(PX3)의 면적은 제1 서브 화소(PX1) 및 제2 서브 화소(PX2)보다 클 수 있다. 또한, 제2 서브 화소(PX2)에는 녹색 색재를 포함한 제2 컬러 필터층(CFL2)이 배치되고, 제2 서브 화소(PX2)의 면적은 제1 서브 화소(PX1)보다 클 수 있다. 다만, 이에 제한되지 않는다. 복수의 서브 화소(PXn)들 중 적어도 어느 하나는 다른 서브 화소(PXn)들과 다른 면적을 가질 수 있고, 그 대소관계는 상술한 바와 다를 수 있다. 표시 장치(10)는 각 서브 화소(PXn)들의 면적을 다르게 설계하여 표시 장치(10)의 외광 반사에 대한 표시 품질 저하를 방지할 수 있다.
컬러 필터층(CFL)은 각 서브 화소(PXn)에서 발광 영역(EMA) 및 서브 영역(CBA)에 걸쳐 배치될 수 있다. 도면에서는 컬러 필터층(CFL)이 각 서브 화소(PXn)마다 배치되어 섬형의 패턴을 형성하는 것이 예시되어 있으나, 이에 제한되지 않는다. 컬러 필터층(CFL)은 표시 영역(DPA) 전면에 걸쳐 선형의 패턴을 형성할 수도 있다. 또한, 차광 부재(BM)가 뱅크층(BNL)의 제1 뱅크(45)보다 작은 폭을 갖고, 컬러 필터층(CFL)은 부분적으로 제1 뱅크(45)와 두께 방향으로 중첩할 수 있다.
컬러 필터층(CFL) 상에는 뱅크층(BNL)과 발광 소자층(EL)이 배치된다. 뱅크층(BNL)은 서브 화소(PXn)들 사이의 경계 또는 발광 영역(EMA)과 서브 영역(CBA) 사이에 배치되는 제1 뱅크(45)와, 컬러 필터층(CFL) 상에서 각 서브 화소(PXn)의 발광 영역(EMA)에 배치되는 제2 뱅크(40)들을 더 포함할 수 있다. 발광 소자층(EL)은 제1 서브 화소(PX1)에 배치된 제1 발광 소자층(EL1), 제2 서브 화소(PX2)에 배치된 제2 발광 소자층(EL2) 및 제3 서브 화소(PX3)에 배치된 제3 발광 소자층(EL3)을 포함한다. 각 발광 소자층(EL)들은 복수의 전극(21, 22)들, 발광 소자(30), 및 복수의 접촉 전극(26, 27)들을 포함할 수 있다. 또한, 발광 소자층(EL)에는 복수의 절연층(51, 52, 53, 54)들을 더 포함할 수 있다.
일 실시예에서, 뱅크층(BNL)의 제2 뱅크(40)들은 컬러 필터층(CFL) 상에 직접 배치될 수 있다. 복수의 제2 뱅크(40)들은 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않으며 발광 영역(EMA) 내에 배치될 수 있다. 또한, 복수의 제2 뱅크(40)들은 제1 방향(DR1)으로 서로 이격되어 배치되고, 이들 사이에 발광 소자(30)가 배치되는 영역을 형성할 수 있다. 복수의 제2 뱅크(40)들은 각 서브 화소(PXn)마다 배치되어 표시 장치(10)의 표시 영역(DPA)에서 선형의 패턴을 형성할 수 있다. 도면에서는 2개의 제2 뱅크(40)들이 도시되어 있으나, 이에 제한되지 않는다. 후술하는 전극(21, 22)의 수에 따라 더 많은 수의 제2 뱅크(40)들이 더 배치될 수도 있다.
제2 뱅크(40)는 컬러 필터층(CFL)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제2 뱅크(40)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(30)에서 방출된 광은 제2 뱅크(40)의 경사진 측면을 향해 진행될 수 있다. 제2 뱅크(40) 상에 배치되는 전극(21, 22)들은 반사율이 높은 재료를 포함할 수 있고, 발광 소자(30)에서 방출된 광은 제2 뱅크(40)의 측면에 배치된 전극(21, 22)에서 반사되어 컬러 제어 구조물(TPL, WCL)로 입사될 수 있다. 즉, 제2 뱅크(40)는 발광 소자(30)가 배치되는 영역을 제공함과 동시에 발광 소자(30)에서 방출된 광을 상부 방향으로 반사시키는 반사벽의 기능을 수행할 수도 있다. 제2 뱅크(40)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제2 뱅크(40)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서 제2 뱅크(40)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(21, 22)들은 제2 뱅크(40)와 컬러 필터층(CFL) 상에 배치된다. 복수의 전극(21, 22)은 제1 전극(21) 및 제2 전극(22)을 포함할 수 있다. 제1 전극(21) 및 제2 전극(22)은 제2 방향(DR2)으로 연장되고, 이들은 서로 제1 방향(DR1)으로 이격되도록 배치될 수 있다.
제1 전극(21)과 제2 전극(22)은 각각 서브 화소(PXn)에서 제2 방향(DR2)으로 연장되되, 서브 영역(CBA)에서 다른 전극(21, 22)들과 분리될 수 있다. 몇몇 실시예에서, 제1 전극(21) 및 제2 전극(22)은 서브 영역(CBA)에서 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)에 배치된 다른 제1 전극(21) 및 제2 전극(22)과 분리될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 전극(21, 22)들은 각 서브 화소(PXn) 마다 분리되지 않고 제2 방향(DR2)으로 이웃하는 서브 화소(PXn) 넘어 연장되어 배치되거나, 제1 전극(21) 또는 제2 전극(22) 중 어느 한 전극만 분리될 수도 있다.
제1 전극(21)은 제1 컨택홀(CT1)을 통해 제1 트랜지스터(TR1)와 전기적으로 연결되고, 제2 전극(22)은 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(21)은 제1 뱅크(45)의 제1 방향(DR1)으로 연장된 부분에서 차광 부재(BM)와 제1 평탄화층(19)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(22)도 제1 뱅크(45)의 제1 방향(DR1)으로 연장된 부분에서 차광 부재(BM)와 제1 평탄화층(19)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 몇몇 실시예에서 제1 컨택홀(CT1)과 제2 컨택홀(CT2)은 제1 뱅크(45)와 중첩하지 않도록 제1 뱅크(45)가 둘러싸는 발광 영역(EMA) 내에 배치될 수도 있다. 이 경우, 제1 컨택홀(CT1)과 제2 컨택홀(CT2)은 각각 컬러 필터층(CFL)과 제1 평탄화층(19)을 관통할 수 있다.
도면에서는 각 서브 화소(PXn)마다 하나의 제1 전극(21)과 제2 전극(22)이 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 각 서브 화소(PXn)마다 배치되는 제1 전극(21)과 제2 전극(22)의 수는 더 많을 수 있다. 또한, 각 서브 화소(PXn)에 배치된 제1 전극(21)과 제2 전극(22)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있으며, 제1 전극(21)과 제2 전극(22)은 다양한 구조로 배치될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다.
제1 전극(21) 및 제2 전극(22)은 각각 제2 뱅크(40)들 상에 배치될 수 있다. 몇몇 실시예에서, 제1 전극(21)과 제2 전극(22)은 각각 제2 뱅크(40)보다 큰 폭을 갖도록 형성될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 각각 제2 뱅크(40)의 외면을 덮도록 배치될 수 있다. 제2 뱅크(40)의 측면 상에는 제1 전극(21)과 제2 전극(22)이 각각 배치되고, 제1 전극(21)과 제2 전극(22) 사이의 간격은 제2 뱅크(40) 사이의 간격보다 좁을 수 있다. 또한, 제1 전극(21)과 제2 전극(22)은 적어도 일부 영역이 컬러 필터층(CFL) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
각 전극(21, 22)은 투명성 전도성 물질을 포함할 수 있다. 일 예로, 각 전극(21, 22)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 각 전극(21, 22)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이 경우, 각 전극(21, 22)은 발광 소자(30)에서 방출되어 제2 뱅크(40)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
이에 제한되지 않고, 각 전극(21, 22)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예시적인 실시예에서, 각 전극(21, 22)은 ITO/은(Ag)/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층구조를 갖거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다.
복수의 전극(21, 22)들은 발광 소자(30)들과 전기적으로 연결되고, 발광 소자(30)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 예를 들어, 복수의 전극(21, 22)들은 후술하는 접촉 전극(26, 27)을 통해 발광 소자(30)와 전기적으로 연결되고, 전극(21, 22)들로 인가된 전기 신호를 접촉 전극(26, 27)을 통해 발광 소자(30)에 전달할 수 있다.
예시적인 실시예에서, 제1 전극(21)과 제2 전극(22) 중 어느 하나는 발광 소자(30)의 애노드(Anode) 전극과 전기적으로 연결되고, 다른 하나는 발광 소자(30)의 캐소드(Cathode) 전극과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
또한, 각 전극(21, 22)은 발광 소자(30)를 정렬하기 위해 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(30)는 제1 전극(21)과 제2 전극(22) 상에 형성된 전계에 의해 제1 전극(21)과 제2 전극(22) 사이에 배치될 수 있다.
제1 절연층(51)은 컬러 필터층(CFL) 상에 배치된다. 제1 절연층(51)은 제2 뱅크(40)들 및 제1 전극(21)과 제2 전극(22)들을 덮도록 배치되되, 제1 전극(21)과 제2 전극(22) 상면 일부가 노출되도록 배치될 수 있다. 다시 말해, 제1 절연층(51)은 실질적으로 컬러 필터층(CFL) 상에 전면적으로 형성되되, 제1 전극(21)과 제2 전극(22)을 부분적으로 노출하는 개구부를 포함할 수 있다.
예시적인 실시예에서, 제1 절연층(51)은 제1 전극(21)과 제2 전극(22) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(51)은 제1 전극(21)과 제2 전극(22)을 덮도록 배치됨에 따라 이들 사이에서 단차지게 형성될 수도 있다. 다만, 이에 제한되지 않는다. 제1 절연층(51)은 제1 전극(21)과 제2 전극(22)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(51) 상에 배치되는 발광 소자(30)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제1 뱅크(45)는 제1 절연층(51) 상에 배치될 수 있다. 제1 뱅크(45)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 일 실시예에서, 제1 뱅크(45)는 차광 부재(BM)와 두께 방향으로 중첩하도록 배치되되, 차광 부재(BM)보다 더 큰 폭을 가질 수 있다. 차광 부재(BM)는 컬러 필터층(CFL)들 사이에 배치되어 이들을 구분하는 반면, 제1 뱅크(45)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다.
또한, 제1 뱅크(45)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 서브 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제1 전극(21)과 제2 전극(22)은 제2 방향(DR2)으로 연장되어 제1 뱅크(45)의 제1 방향(DR1)으로 연장된 부분을 가로질러 배치될 수 있다. 제1 뱅크(45)의 제2 방향(DR2)으로 연장된 부분은 발광 영역(EMA) 사이에 배치된 부분은 서브 영역(CBA) 사이에 배치된 부분보다 큰 폭을 가질 수 있다. 이에 따라, 서브 영역(CBA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다.
일 실시예에 따르면 제1 뱅크(45)는 제2 뱅크(40)보다 더 큰 높이를 갖도록 형성될 수 있다. 제1 뱅크(45)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하는 기능을 수행할 수 있다. 제1 뱅크(45)는 서로 다른 서브 화소(PXn)마다 다른 발광 소자(30)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 또한, 제1 뱅크(45)는 컬러 제어 구조물(TPL, WCL)의 재료가 다른 서브 화소(PXn)로 넘치는 것을 방지할 수 있다. 제1 뱅크(45)는 제2 뱅크(40)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(30)는 제1 절연층(51) 상에 배치될 수 있다. 복수의 발광 소자(30)들은 각 전극(21, 22)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(21, 22)들이 연장된 방향과 발광 소자(30)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)는 각 전극(21, 22)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
발광 소자(30)는 발광층(도 11의 '36')을 포함하여 특정 파장대의 광을 방출할 수 있다. 또한, 발광 소자(30)는 발광층(36)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 다만, 표시 장치(10)는 컬러 제어 구조물(TPL, WCL)과 컬러 필터층(CFL)을 포함하여 각 서브 화소(PXn)마다 배치된 발광 소자(30)들이 동일한 색의 광을 방출하더라도, 각 서브 화소(PXn)마다 다른 색을 표시할 수 있다. 일 실시예에서, 표시 장치(10)의 각 발광 소자층(EL)은 제1 색의 광(L1)을 방출하는 발광 소자(30)들 포함하되, 각 서브 화소(PXn)들은 서로 다른 색의 광을 표시할 수 있다. 예를 들어, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에서는 각각 제1 색의 광(L1), 제2 색의 광(L2) 및 제3 색의 광(L3)이 출사될 수 있다. 다만, 이에 제한되지 않으며, 경우에 따라서 각 서브 화소(PXn)들은 서로 다른 종류의 발광 소자(30)를 포함할 수도 있다.
발광 소자(30)는 제2 뱅크(40)들 사이에서 양 단부가 각 전극(21, 22) 상에 배치될 수 있다. 발광 소자(30)는 일 단부가 제1 전극(21) 상에 놓이고, 타 단부가 제2 전극(22) 상에 놓이도록 배치될 수 있다. 발광 소자(30)의 연장된 길이는 제1 전극(21)과 제2 전극(22) 사이의 간격보다 길고, 발광 소자(30)의 양 단부가 각각 제1 전극(21)과 제2 전극(22) 상에 배치될 수 있다.
발광 소자(30)는 제1 기판(11)의 상면에 수직한 방향으로 복수의 층들이 배치될 수 있다. 표시 장치(10)의 발광 소자(30)는 연장된 일 방향이 제1 기판(11)과 평행하도록 배치되고, 발광 소자(30)에 포함된 복수의 반도체층들은 제1 기판(11)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(30)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(11)에 수직한 방향으로 배치될 수도 있다.
발광 소자(30)의 양 단부는 각각 접촉 전극(26, 27)들과 접촉할 수 있다. 발광 소자(30)는 연장된 일 방향측 단부면에는 절연막(38)이 형성되지 않고 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 접촉 전극(26, 27)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(26, 27)과 직접 접촉할 수도 있다.
제2 절연층(52)은 발광 소자(30) 상에 부분적으로 배치될 수 있다. 일 예로, 제2 절연층(52)은 발광 소자(30)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(30)의 일 단부 및 타 단부는 덮지 않도록 배치된다. 후술하는 접촉 전극(26, 27)들은 제2 절연층(52)이 덮지 않는 발광 소자(30)의 양 단부와 접촉할 수 있다. 제2 절연층(52) 중 발광 소자(30) 상에 배치된 부분은 평면상 제1 절연층(51) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(52)은 발광 소자(30)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(30)를 고정시킬 수 있다.
제2 절연층(52) 상에는 복수의 접촉 전극(26, 27)들과 제3 절연층(53)이 배치될 수 있다.
복수의 접촉 전극(26, 27)들은 일 방향으로 연장된 형상을 가질 수 있다. 접촉 전극(26, 27)의 제1 접촉 전극(26)과 제2 접촉 전극(27)은 각각 제1 전극(21)과 제2 전극(22) 중 일부 상에 배치될 수 있다. 제1 접촉 전극(26)은 제1 전극(21) 상에 배치되고, 제2 접촉 전극(27)은 제2 전극(22) 상에 배치되며, 제1 접촉 전극(26)과 제2 접촉 전극(27)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(26)과 제2 접촉 전극(27)은 서로 제1 방향(DR1)으로 이격 대향할 수 있으며, 이들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 선형의 패턴을 형성할 수 있다.
몇몇 실시예에서, 제1 접촉 전극(26)과 제2 접촉 전극(27)은 일 방향으로 측정된 폭이 각각 제1 전극(21)과 제2 전극(22)의 상기 일 방향으로 측정된 폭과 같거나 더 작을 수 있다. 제1 접촉 전극(26)과 제2 접촉 전극(27)은 각각 발광 소자(30)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(21)과 제2 전극(22)의 상면 일부를 덮도록 배치될 수 있다.
복수의 접촉 전극(26, 27)들은 각각 발광 소자(30) 및 전극(21, 22)들과 접촉할 수 있다. 발광 소자(30)는 연장된 방향의 양 단부면에는 반도체층이 노출되고, 제1 접촉 전극(26)과 제2 접촉 전극(27)은 상기 반도체층이 노출된 단부면에서 발광 소자(30)와 접촉할 수 있다. 발광 소자(30)의 일 단부는 제1 접촉 전극(26)을 통해 제1 전극(21)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(27)을 통해 제2 전극(22)과 전기적으로 연결될 수 있다.
도면에서는 하나의 서브 화소(PXn)에 하나의 제1 접촉 전극(26)과 제2 접촉 전극(27)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(26)과 제2 접촉 전극(27)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(21)과 제2 전극(22)의 수에 따라 달라질 수 있다.
제3 절연층(53)은 제1 접촉 전극(26) 상에 배치된다. 제3 절연층(53)은 제1 접촉 전극(26)과 제2 접촉 전극(27)을 전기적으로 상호 절연시킬 수 있다. 제3 절연층(53)은 제1 접촉 전극(26)을 덮도록 배치되되, 발광 소자(30)가 제2 접촉 전극(27)과 접촉할 수 있도록 발광 소자(30)의 타 단부 상에는 배치되지 않을 수 있다. 제3 절연층(53)은 제2 절연층(52)의 상면에서 제1 접촉 전극(26) 및 제2 절연층(52)과 부분적으로 접촉할 수 있다. 제3 절연층(53)의 제2 전극(22)이 배치된 방향의 측면은 제2 절연층(52)의 일 측면과 정렬될 수 있다. 또한, 제3 절연층(53)은 비발광 영역, 예컨대 제1 평탄화층(19) 상에 배치된 제1 절연층(51) 상에도 배치될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 접촉 전극(27)은 제2 전극(22), 제2 절연층(52) 및 제3 절연층(53) 상에 배치된다. 제2 접촉 전극(27)은 발광 소자(30)의 타 단부 및 제2 전극(22)의 노출된 상면과 접촉할 수 있다. 발광 소자(30)의 타 단부는 제2 접촉 전극(27)을 통해 제2 전극(22)과 전기적으로 연결될 수 있다.
제2 접촉 전극(27)은 부분적으로 제2 절연층(52), 제3 절연층(53), 제2 전극(22) 및 발광 소자(30)와 접촉할 수 있다. 제1 접촉 전극(26)과 제2 접촉 전극(27)은 제2 절연층(52)과 제3 절연층(53)에 의해 상호 비접촉될 수 있다. 다만, 이에 제한되지 않으며, 경우에 따라 제3 절연층(53)은 생략될 수 있다.
접촉 전극(26, 27)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(26, 27)은 투명성 전도성 물질을 포함하고, 발광 소자(30)에서 방출된 광은 접촉 전극(26, 27)을 투과하여 전극(21, 22)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
제4 절연층(54)은 제1 기판(11) 상에 전면적으로 배치될 수 있다. 제4 절연층(54)은 발광 소자층(EL)의 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다. 또한, 제4 절연층(54)은 제1 뱅크(45) 상에도 배치될 수 있다.
상술한 제1 절연층(51), 제2 절연층(52), 제3 절연층(53) 및 제4 절연층(54) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(51), 제2 절연층(52), 제3 절연층(53) 및 제4 절연층(54)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOy), 질화 알루미늄(AlNx)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
발광 소자층(EL) 상에는 컬러 제어 구조물(TPL, WCL)이 배치된다. 일 실시예에 따르면 컬러 제어 구조물(TPL, WCL)은 뱅크층(BNL)의 제1 뱅크(45)가 둘러싸는 영역 내에 배치될 수 있다. 컬러 제어 구조물(TPL, WCL)은 각 서브 화소(PXn)마다 배치되되, 제1 뱅크(45)가 둘러싸는 영역 중 발광 영역(EMA)에 배치되고 서브 영역(CBA)에는 배치되지 않을 수 있다. 서브 영역(CBA)에는 발광 소자층(EL)의 발광 소자(30)들이 배치되지 않는 영역으로, 실질적으로 광이 방출되지 않을 수 있다. 컬러 제어 구조물(TPL, WCL)은 발광 소자층(EL) 중 발광 소자(30)가 배치된 영역에서 제1 뱅크(45)가 둘러싸는 영역에 배치될 수 있다.
몇몇 실시예에서, 컬러 제어 구조물(TPL, WCL)의 높이는 제1 뱅크(45)의 높이보다 클 수 있다. 컬러 제어 구조물(TPL, WCL)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정, 또는 포토 레지스트 공정을 통해 형성될 수 있다. 컬러 제어 구조물(TPL, WCL)은 이들을 이루는 재료가 제1 뱅크(45)가 둘러싸는 영역 내에 분사 또는 도포된 후, 건조 또는 노광 및 현상 공정을 통해 형성될 수 있다. 일 예로, 컬러 제어 구조물(TPL, WCL)을 이루는 재료는 유기 물질을 포함하여 점성을 가질 수 있고, 상기 유기 물질이 제1 뱅크(45)보다 높은 위치까지 분사 또는 도포되더라도 제1 뱅크(45)를 넘어 다른 서브 화소(PXn)로 넘치지 않을 수 있다. 이에 따라, 컬러 제어 구조물(TPL, WCL)의 높이는 제1 뱅크(45)보다 높을 수 있다. 다만, 이에 제한되지 않는다.
각 서브 화소(PXn)의 발광 소자층(EL)이 제1 색의 광을 방출하는 실시예에서, 컬러 제어 구조물(TPL, WCL)은 제1 서브 화소(PX1)에 배치된 투광층(TPL), 제2 서브 화소(PX2)에 배치된 제1 파장 변환층(WCL1), 및 제3 서브 화소(PX3)에 배치된 제2 파장 변환층(WCL2)을 포함할 수 있다.
투광층(TPL)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BSR1) 내에 배치된 산란체(SCP)를 포함할 수 있다. 투광층(TPL)은 발광 소자층(EL)에서 입사되는 제1 색의 광(L1)의 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 빛의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
제1 파장 변환층(WCL1)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환층(WCL2)은 제3 베이스 수지(BRS3) 및 제3 베이스 수지(BRS3) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 발광 소자층(EL)에서 입사되는 제1 색의 광(L1)의 파장을 변환시켜 투과시킨다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)의 산란체(SCP)는 파장 변환 효율을 증가시킬 수 있다.
산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 파장 변환 물질(WCP1)은 제1 색의 광(L1)을 제2 색의 광(L2)으로 변환하고, 제2 파장 변환 물질(WCP2)은 제1 색의 광(L1)을 제3 색의 광(L3)으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
컬러 제어 구조물(TPL, WCL)은 발광 소자층(EL) 상에 직접 배치될 수 있다. 표시 장치(10)는 제1 뱅크(45)가 소정의 높이를 갖고 서브 화소(PXn)들을 둘러싸도록 배치될 수 있으므로, 컬러 제어 구조물(TPL, WCL)의 베이스 수지(BRS1, BRS2, BRS3)은 발광 소자층(EL)의 제4 절연층(54) 상에 직접 배치될 수 있다.
일 실시예에 따르면, 컬러 제어 구조물(TPL, WCL)의 투광층(TPL), 제1 파장 변환층(WCL1) 및 제2 파장 변환층(WCL2)은 제1 뱅크(45)가 둘러싸는 발광 영역(EMA)에 대응하여 배치되고, 제1 방향(DR1)으로 측정된 폭이 각 컬러 필터층(CFL)의 제1 방향(DR1)으로 측정된 폭보다 작을 수 있다. 컬러 필터층(CFL)은 차광 부재(BM)가 둘러싸는 영역 내에 배치되고, 차광 부재(BM)는 제1 뱅크(45)보다 폭이 작아 컬러 필터층(CFL)은 부분적으로 제1 뱅크(45)와 두께 방향으로 중첩할 수 있다. 반면, 컬러 제어 구조물(TPL, WCL)은 그 폭이 제1 뱅크(45)가 둘러싸는 발광 영역(EMA)과 실질적으로 동일하므로, 컬러 필터층(CFL)보다 작은 폭을 가질 수 있다.
또한, 베이스 수지(BRS1, BRS2, BRS3)들은 제1 뱅크(45)가 둘러싸는 영역 내에서 컬러 필터층(CFL)의 상면을 기준으로 돌출되어 배치되는 발광 소자층(EL)의 발광 소자(30), 제2 뱅크(40)들 및 전극(21, 22)과 접촉 전극(26, 27) 등을 감싸도록 배치될 수 있다. 또한, 컬러 제어 구조물(TPL, WCL)의 산란체(SCP) 및 파장 변환 물질(WCP1, WCP2)은 각 베이스 수지(BRS1, BRS2, BRS3) 내에 배치될 수 있고, 발광 소자층(EL)의 주변에 위치할 수 있다.
한편, 각 발광 소자층(EL)에서 방출된 광들은 동일한 제1 색의 광(L1)일 수 있다. 발광 소자(30)의 양 단부에서 방출된 광들은 제2 뱅크(40) 상에 배치된 전극(21, 22)에서 반사되어 그 상부에 배치된 컬러 제어 구조물(TPL, WCL)을 향해 진행할 수 있다. 제1 서브 화소(PX1)에 배치된 제1 발광 소자층(EL1)에서 방출된 광(L1)은 투광층(TPL)으로 입사되고, 제2 서브 화소(PX2)에 배치된 제2 발광 소자층(EL2)에서 방출된 광(L1)은 제1 파장 변환층(WCL1)으로 입사되며, 제3 서브 화소(PX3)에 배치된 제3 발광 소자층(EL3)에서 방출된 광(L1)은 제2 파장 변환층(WCL2)으로 입사된다. 투광층(TPL)으로 입사된 광은 파장 변환 없이 동일한 제1 색의 광(L1)으로 투과되고, 제1 파장 변환층(WCL1)으로 입사된 광은 제2 색의 광(L2)으로 변환되며 제2 파장 변환층(WCL2)으로 입사된 광은 제3 색의 광(L3)으로 변환될 수 있다. 각 서브 화소(PXn)는 동일한 색의 광을 방출하는 발광 소자층(EL)들을 포함하더라도, 그 상부에 배치된 컬러 제어 구조물(TPL, WCL)의 배치에 따라 서로 다른 색의 광을 표시할 수 있다.
컬러 제어 구조물(TPL, WCL) 상에는 캡핑층(CPL)이 배치된다. 캡핑층(CPL)은 컬러 제어 구조물(TPL, WCL)과 뱅크층(BNL)의 제1 뱅크(45)를 덮도록 배치될 수 있다. 캡핑층(CPL)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 제어 구조물(TPL, WCL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한, 캡핑층(CPL)은 컬러 제어 구조물(TPL, WCL)의 재료가 다른 구성으로 확산되는 것을 방지할 수 있다. 캡핑층(CPL)은 무기 물질로 이루어질 수 있다. 예를 들어, 캡핑층(CPL)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물 및 실리콘 산질화물 등을 포함하여 이루어질 수 있다. 다만, 캡핑층(CPL)은 생략될 수 있다.
반사층(LRL)은 캡핑층(CPL) 상에 배치된다. 반사층(LRL)은 표시 영역(DPA) 전면에 걸쳐 컬러 제어 구조물(TPL, WCL)과 제1 뱅크(45)를 덮도록 배치될 수 있다. 각 서브 화소(PXn)의 발광 영역(EMA)에 배치된 반사층(LRL)은 발광 소자층(EL)에서 방출되어 컬러 제어 구조물(TPL, WCL)을 통과한 광들을 반사시킬 수 있다. 몇몇 실시예에서, 반사층(LRL)은 반사율이 높은 물질을 포함할 수 있다. 예시적인 실시예에서, 반사층(LRL)은 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 란타늄(La) 또는 이들의 합금과 같은 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
일 실시예에 따른 표시 장치(10)는 발광 소자층(EL) 상에 배치된 반사층(LRL)을 포함하여 발광 소자층(EL)이 배치된 제1 기판(11)의 하면 방향으로 광을 출사하는 배면 발광형 표시 장치일 수 있다.
도 8 및 도 9는 도 7의 제1 서브 화소와 제2 서브 화소에서 광이 방출되는 것을 나타내는 개략적인 단면도이다. 도 8은 제1 서브 화소(PX1)에서 제1 색의 광(L1)이 제1 기판(11)의 하면으로 출사되는 것을 도시하고 있고, 도 9는 제2 서브 화소(PX2)에서 제2 색의 광(L2)이 제1 기판(11)의 하면으로 출사되는 것을 도시하고 있다.
도 8 및 도 9를 참조하면, 제1 발광 소자층(EL1)의 발광 소자(30)는 제1 색의 광(L1)을 방출하고, 상기 광은 제1 발광 소자층(EL1) 상에 배치된 투광층(TPL)으로 입사될 수 있다. 투광층(TPL)의 제1 베이스 수지(BRS1)는 투명한 재료로 이루어지고 상기 광 중 일부는 제1 베이스 수지(BRS1)를 투과하여 그 상부에 배치된 캡핑층(CPL) 및 반사층(LRL)으로 입사될 수 있다. 또한, 상기 광 중 적어도 일부는 제1 베이스 수지(BRS1) 내에 배치된 산란체(SCP)로 입사되어 광이 산란된 후에 캡핑층(CPL) 및 반사층(LRL)으로 입사될 수 있다. 캡핑층(CPL)으로 입사된 광들은 투명한 재료로 이루어진 캡핑층(CPL)을 통과하여 반사층(LRL)에서 반사되고 다시 투광층(TPL)으로 입사될 수 있다. 투광층(TPL)으로 입사된 광들은 발광 소자층(EL)을 지나 제1 컬러 필터층(CFL1)으로 입사되고, 제1 컬러 필터층(CFL1)은 제1 색의 광(L1)을 제외한 다른 광들은 투과를 차단할 수 있다. 제1 발광 소자층(EL1)에서 투광층(TPL)을 향해 방출된 광들은 투광층(TPL)과 반사층(LRL) 및 제1 컬러 필터층(CFL1)을 지나 제1 색의 광(L1)들이 제1 기판(11)의 하면으로 출사될 수 있다. 즉, 제1 서브 화소(PX1)에서는 제1 기판(11)의 하면으로 제1 색의 광(L1)이 표시될 수 있다. 반사층(LRL)에서 반사된 광들은 도 4에 도시된 발광 영역(EMA)에서 전극(21, 22)들이 배치되지 않은 영역, 예를 들어 전극(21, 22)들과 제1 뱅크(45) 사이, 또는 전극(21, 22)들 사이 중 발광 소자(30)들이 배치되지 않은 영역을 통해 그 하부 방향으로 출사될 수 있다.
제2 발광 소자층(EL2)의 발광 소자(30)는 제1 색의 광(L1)을 방출하고, 상기 광은 제2 발광 소자층(EL2) 상에 배치된 제1 파장 변환층(WCL1)으로 입사될 수 있다. 제1 파장 변환층(WCL1)의 제2 베이스 수지(BRS2)는 투명한 재료로 이루어지고 상기 광 중 일부는 제2 베이스 수지(BRS2)를 투과하여 그 상부에 배치된 캡핑층(CPL) 및 반사층(LRL)으로 입사될 수 있다. 다만, 상기 광 중 적어도 일부는 제2 베이스 수지(BRS2) 내에 배치된 산란체(SCP) 및 제1 파장 변환 물질(WCP1)로 입사되고, 상기 광은 산란 및 파장이 변환되어 제2 색의 광(L2)으로 캡핑층(CPL) 및 반사층(LRL)으로 입사될 수 있다. 캡핑층(CPL)으로 입사된 광들은 투명한 재료로 이루어진 캡핑층(CPL)을 통과하여 반사층(LRL)에서 반사되고 다시 제1 파장 변환층(WCL1)으로 입사될 수 있다. 제1 파장 변환층(WCL1)으로 입사된 광들 중 적어도 일부는 다시 산란체(SCP)와 제1 파장 변환 물질(WCP1)로 입사되어 파장이 제2 색의 광(L2)으로 변환되고, 발광 소자층(EL)을 지나 제2 컬러 필터층(CFL2)으로 입사된다. 제2 컬러 필터층(CFL2)은 제2 색의 광(L2)을 제외한 다른 광들은 투과를 차단할 수 있고, 제2 컬러 필터층(CFL2)으로 입사된 제1 색의 광(L1)은 투과되지 않고 제2 색의 광(L2)들은 투과될 수 있다. 제2 발광 소자층(EL2)에서 제1 파장 변환층(WCL1)을 향해 방출된 광들은 제1 파장 변환층(WCL1)과 반사층(LRL) 및 제2 컬러 필터층(CFL2)을 지나 제2 색의 광(L2)이 제1 기판(11)의 하면에서 출사될 수 있다. 즉, 제2 서브 화소(PX2)에서는 제1 기판(11)의 하면으로 제2 색의 광(L2)이 표시될 수 있다.
이와 유사하게, 도면으로 도시하지 않았으나 제3 발광 소자층(EL3)에서 방출된 제1 색의 광(L1)들은 제2 파장 변환층(WCL2), 반사층(LRL) 및 제3 컬러 필터층(CFL3)을 지나 제3 색의 광(L3)으로 제1 기판(11) 하면에서 출사될 수 있다. 즉, 제3 서브 화소(PX3)에서는 제1 기판(11)의 하면으로 제3 색의 광(L3)이 표시될 수 있다.
일 실시예에 따른 표시 장치(10)는 광이 방출되는 발광 소자층(EL) 상부에 컬러 제어 구조물(TPL, WCL)이 배치되고, 반사층(LRL)에서 반사된 광들은 발광 소자층(EL)의 하부에 배치된 컬러 필터층(CFL)을 통해 제1 기판(11) 하면으로 출사될 수 있다. 표시 장치(10)는 발광 소자층(EL)과 컬러 제어 구조물(TPL, WCL) 상에 배치된 반사층(LRL)을 포함하여 제1 기판(11)의 하면 방향으로 광을 출사하는 배면 발광형 표시 장치일 수 있다. 또한, 일 실시예에 따른 표시 장치(10)는 제1 뱅크(45)를 포함하여 일정 영역 내에서 컬러 필터층(CFL), 발광 소자층(EL)과 컬러 제어 구조물(TPL, WCL)들이 두께 방향으로 순차 적층될 수 있고, 하나의 기판, 예를 들어 제1 기판(11)만을 포함하여 각 서브 화소(PXn)마다 다른 색을 표시할 수 있다.
한편, 반사층(LRL) 이외에도 발광 소자층(EL)의 전극(21, 22)과 회로층(CCL)의 소스/드레인 전극 및 복수의 배선들도 반사율이 높은 재료를 포함할 수 있다. 발광 소자층(EL)에서 방출된 광들은 컬러 제어 구조물(TPL, WCL)을 통과하여 반사층(LRL)에서 반사되고, 전극 및 배선들에 의해 수회 반사되면서 리사이클링(Recycling)될 수 있다. 다만, 반사층(LRL)은 컬러 제어 구조물(TPL, WCL)과 제1 뱅크(45)를 모두 덮도록 배치되고, 전극들 및 배선들은 각 서브 화소(PXn)의 일부분에만 배치되므로, 반사층(LRL)에서 반사되는 광량이 전극들 및 배선들에 의해 반사되는 광량보다 더 많을 수 있고, 각 서브 화소(PXn)의 발광 소자층(EL)에서 방출된 광들은 대부분 제1 기판(11)의 하면으로 출사될 수 있다. 또한, 몇몇 실시예에서 발광 소자층(EL)과 그 하부에 배치된 회로층(CCL)의 배선들의 배치를 조절하여 회로층(CCL)에 의해 반사되는 광의 비율을 최소화할 수도 있다. 몇몇 실시예에서, 회로층(CCL)의 제1 트랜지스터(TR1) 및 복수의 배선들(VL1, VL2)은 발광 영역(EMA)과 비중첩하여 비발광 영역(NEA) 내에만 배치될 수도 있다. 이에 대한 설명은 다른 실시예가 참조된다.
반사층(LRL) 상에는 봉지층(ENL)이 배치된다. 봉지층(ENL)은 적어도 하나의 박막 봉지층을 포함하여 제1 기판(11) 상에 배치되는 부재들의 외기로부터 보호할 수 있다. 일 예로, 봉지층(ENL)은 무기물을 포함하는 단층의 봉지층으로 이루어질 수 있으나, 이에 제한되지 않는다. 봉지층(ENL)이 무기물을 포함하는 경우, 상기 무기물은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다.
도 10을 다른 실시예에 따른 표시 장치의 일부 단면도이다.
도 10을 참조하면, 표시 장치(10)의 발광 소자층(EL)은 제3 절연층(53)이 생략될 수 있다. 제2 접촉 전극(27)은 일부분이 제2 절연층(52) 상에 직접 배치될 수 있고, 제1 접촉 전극(26)과 제2 접촉 전극(27)은 제2 절연층(52) 상에서 서로 이격될 수 있다. 일 실시예에 따르면, 표시 장치(10)는 제3 절연층(53)이 생략되더라도 제2 절연층(52)이 유기 절연 물질을 포함하여 발광 소자(30)를 고정시키는 기능을 수행할 수 있다. 또한, 제1 접촉 전극(26)과 제2 접촉 전극(27)은 패터닝 공정을 통해 동시에 형성될 수 있다. 도 10의 실시예는 제3 절연층(53)이 생략된 점을 제외하고는 도 7의 실시예와 동일하다. 이하, 중복되는 설명은 생략하기로 한다.
도 11은 일 실시예에 따른 발광 소자의 개략도이다.
발광 소자(30)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(30)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 또는 발광 소자(30)는 나노 미터 내지 마이크로 미터 단위의 크기를 가질 수도 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(30)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(30)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(30)는 원통형 또는 로드형(Rod)일 수 있다. 다만, 발광 소자(30)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(30)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(30)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(30)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 11을 참조하면, 발광 소자(30)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 일 예로, 발광 소자(30)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 일 예로, 발광 소자(30)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 일 예로, 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(30)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(30)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 11에서는 발광 소자(30)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(30)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(30)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(30)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 다만, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(30)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(30)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(30)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 예시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37)의 측면 일부를 커버하여 각 전극층(37)의 측면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(30)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다. 절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(Aluminum oxide, AlOx) 등을 포함할 수 있다. 이에 따라 발광층(36)이 발광 소자(30)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 절연막(38)은 발광층(36)을 포함하여 발광 소자(30)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
몇몇 실시예에서, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(30)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 발광 소자(30)가 잉크 내에서 인접한 다른 발광 소자(30)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(30)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(30)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(30)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(30)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(30)의 직경은 500nm 내외의 범위를 가질 수 있다.
이하, 다른 도면들을 더 참조하여 일 실시예에 따른 표시 장치(10)의 제 조 공정에 대하여 설명하기로 한다.
도 12 내지 도 20은 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도들이다. 도 12 내지 도 20을 참조하여 설명하는 표시 장치(10)의 제조 공정은 각 층들의 형성 순서 및 방법에 대하여 상세히 설명하고, 각 층들의 구조 및 배치는 상술한 바와 동일하므로, 자세한 설명은 생략하기로 한다.
먼저, 도 12를 참조하면, 제1 기판(11)을 준비하고, 제1 기판(11) 상에 배치되는 회로층(CCL)을 형성한다. 회로층(CCL)은 반도체층, 복수의 도전층 및 복수의 절연층들이 적층되어 형성될 수 있다. 도 12에서는 스토리지 커패시터를 형성하는 제1 및 제2 용량 전극(CSE1, CSE2)과 전압 배선(VL1, VL2)들 및 데이터 라인(DTL)만을 도시하고 있으나, 이에 제한되지 않고, 적어도 제1 트랜지스터(TR1)를 포함할 수 있다.
이어, 도 13을 참조하면, 회로층(CCL) 상에 제1 평탄화층(19)을 형성한다. 제1 평탄화층(19)은 하부에 배치된 회로층(CCL)에 의한 단차를 보상할 수 있다.
이어, 도 14를 참조하면, 제1 평탄화층(19) 상에 컬러 필터층(CFL)과 차광 부재(BM)를 형성한다. 차광 부재(BM)는 제1 기판(11)에 정의된 각 서브 화소(PXn)들의 경계에 걸쳐 형성될 수 있다. 차광 부재(BM)는 서브 화소(PXn)들을 둘러싸도록 배치되어 격자형 패턴을 이루면서, 제1 평탄화층(19)이 일부 노출되도록 개구부를 포함할 수 있다. 차광 부재(BM)의 개구부에는 각각 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 각 서브 화소(PXn)에 대응되어 제1 컬러 필터층(CFL1), 제2 컬러 필터층(CFL2) 및 제3 컬러 필터층(CFL3)에 배치될 수 있다.
일 실시예에서 컬러 필터층(CFL)은 특정 색의 색재를 포함하는 감광성 유기물을 도포하고, 이를 노광 및 현상하여 형성될 수 있다. 예시적으로, 제1 컬러 필터층(CFL1)은 청색의 색재를 포함하는 감광성 유기물을, 제2 컬러 필터층(CFL2)은 녹색의 색재를 포함하는 감광성 유기물을, 제3 컬러 필터층(CFL3)층 적색의 색재를 포함하는 감광성 유기물을 도포하고, 이를 노광 및 현상하여 형성될 수 있다. 다만, 이에 제한되지 않는다.
다음으로, 도 15를 참조하면, 컬러 필터층(CFL) 상에 뱅크층(BNL)의 제2 뱅크(40), 및 발광 소자층(EL)의 제1 전극(21)과 제2 전극(22) 및 제1 절연물층(51')을 형성하고, 제1 절연물층(51') 상에 뱅크층(BNL)의 제1 뱅크(45)를 형성한다. 제1 뱅크(45) 및 제2 뱅크(40)에 대한 설명은 상술한 바와 동일하다. 제2 뱅크(40)는 컬러 필터층(CFL) 상에 직접 배치되고, 제1 뱅크(45)는 차광 부재(BM)와 두께 방향으로 중첩하도록 배치된다.
한편, 제1 절연물층(51')을 후술할 바와 같이 발광 소자(30)들을 배치한 뒤, 전극(21, 22)들의 상면 일부를 노출하는 개구부가 형성되어 제1 절연층(51)을 형성할 수 있다. 다만, 이에 제한되지 않으며, 제1 절연물층(51')은 발광 소자(30)를 배치하기 전에 개구부가 형성될 수 있고, 이 경우 실질적으로 제1 절연물층(51')을 형성하는 단계가 생략되고 전극(21, 22)들 상에는 개구부를 포함하는 제1 절연층(51)을 형성하는 단계가 수행될 수 있다.
발광 소자층(EL)의 제1 전극(21)과 제2 전극(22)은 각각 제2 뱅크(40)를 덮도록 배치된다. 여기서, 제1 전극(21)과 제2 전극(22)을 형성하기 전에 차광 부재(BM)와 제1 평탄화층(19)을 관통하는 제1 컨택홀(CT1) 및 제2 컨택홀(CT2)이 형성되고, 제1 전극(21)과 제2 전극(22)은 제1 트랜지스터(TR1) 및 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 제1 절연물층(51')은 컬러 필터층(CFL) 상에 전면적으로 배치된다. 제1 절연물층(51')은 후속 공정에서 일부 패터닝되어 전극(21, 22)들 상면을 노출하는 개구부를 포함하는 제1 절연층(51)을 이룰 수 있다. 제1 절연물층(51')을 형성하고 그 상에 배치되는 제1 뱅크(45)를 형성한다. 제1 뱅크(45)는 제2 뱅크(40)보다 높게 형성되어 서브 화소(PXn)들을 구분할 수 있다.
이어, 도 16 및 도 17을 참조하면, 제1 절연물층(51') 상에 발광 소자(30)들을 배치시킨다. 발광 소자(30)는 제1 절연물층(51') 상에서 양 단부가 각각 제1 전극(21)과 제2 전극(22) 상에 배치될 수 있다. 예시적인 실시예에서, 발광 소자(30)는 잉크(S) 내에 분산된 상태로 준비되고 잉크젯 프린팅 장치를 이용한 프린팅 공정으로 각 서브 화소(PXn)에 분사될 수 있다. 잉크젯 프린팅 장치를 통해 분사된 잉크(S)는 제1 뱅크(45)가 둘러싸는 영역 내에 안착될 수 있다. 이때, 제1 뱅크(45)는 잉크(S)가 이웃하는 다른 서브 화소(PXn)로 넘치는 것을 방지할 수 있다.
발광 소자(30)를 포함하는 잉크(S)가 분사되면, 각 전극(21, 22)에 전기 신호를 인가하여 복수의 발광 소자(30)들을 제1 절연물층(51') 상에 배치한다. 복수의 전극(21, 22)들에 전기 신호를 인가하면, 전극(21, 22) 상에는 전계(E)가 생성될 수 있다. 잉크(S) 내에 분산된 발광 소자(30)는 전계(E)에 의해 유전영동힘(Dielectrophoretic Force)을 받을 수 있고, 유전영동힘을 받은 발광 소자(30)는 배향 방향 및 위치가 바뀌면서 제1 절연물층(51') 상에 안착될 수 있다.
이어, 도 18을 참조하면, 발광 소자(30)들이 배치되면 그 상에 배치되는 제2 절연층(52), 접촉 전극(26, 27)들, 제3 절연층(53) 및 제4 절연층(54)을 적층하여 발광 소자층(EL)을 형성한다.
다음으로, 도 19를 참조하면, 제1 뱅크(45)들이 둘러싸는 영역 내에서 발광 소자층(EL) 상에 컬러 제어 구조물(TPL, WCL)을 형성한다. 제1 서브 화소(PX1)의 제1 발광 소자층(EL1) 상에는 투광층(TPL)을 형성하고, 제2 서브 화소(PX2)의 제2 발광 소자층(EL2) 상에는 제1 파장 변환층(WCL1)을, 제3 서브 화소(PX3)의 제3 발광 소자층(EL3) 상에는 제2 파장 변환층(WCL2)을 형성한다.
컬러 제어 구조물(TPL, WCL)을 형성하는 공정은 특별히 제한되지 않는다. 예시적인 실시예에서, 컬러 제어 구조물(TPL, WCL)은 잉크젯 프린팅 공정 또는 포토 레지스트 공정을 통해 형성될 수 있다.
예를 들어, 컬러 제어 구조물(TPL, WCL)이 잉크젯 프린팅 공정으로 형성될 경우, 제1 뱅크(45)가 둘러싸는 영역 내에 산란체(SCP) 또는 파장 변환 물질(WCP1, WCP2)을 포함하는 베이스 수지(BRS1, BRS2, BRS3)를 분사한 뒤, 이를 건조시켜 컬러 제어 구조물(TPL, WCL)을 형성할 수 있다. 여기서, 제1 뱅크(45)는 베이스 수지(BRS1, BRS2, BRS3)가 이웃하는 다른 서브 화소(PXn)로 넘치는 것을 방지할 수 있고, 각 서브 화소(PXn)마다 서로 다른 컬러 제어 구조물(TPL, WCL)을 형성할 수 있다.
다른 실시예에서, 컬러 제어 구조물(TPL, WCL)이 포토 레지스트 공정으로 형성될 경우, 제1 뱅크(45)가 둘러싸는 영역 내에 산란체(SCP) 또는 파장 변환 물질(WCP1, WCP2)이 분산된 베이스 수지(BRS1, BRS2, BRS3)를 도포한 뒤, 이를 노광 및 현상하여 컬러 제어 구조물(TPL, WCL)을 형성될 수 있다. 여기서, 서로 다른 산란체(SCP) 또는 파장 변환 물질(WCP1, WCP2)를 포함하는 베이스 수지(BRS1, BRS2, BRS3)들은 각각 제1 뱅크(45)가 둘러싸는 영역들 중 서로 다른 영역에 도포될 수 있고, 각 서브 화소(PXn)마다 서로 다른 컬러 제어 구조물(TPL, WCL)을 형성할 수 있다.
다음으로, 도 20을 참조하면, 컬러 제어 구조물(TPL, WCL) 상에 배치되는 캡핑층(CPL)과 반사층(LRL)을 형성하고, 이들을 덮는 봉지층(ENL)을 형성한다. 이상의 공정을 통해 컬러 필터층(CFL), 발광 소자층(EL) 및 컬러 제어 구조물(TPL, WCL)을 포함하는 표시 장치(10)를 제조할 수 있다. 표시 장치(10)는 하나의 기판 상에 회로층(CCL), 컬러 필터층(CFL), 발광 소자층(EL), 컬러 제어 구조물(TPL, WCL) 및 반사층(LRL)을 순차적으로 적층하여 다른 기판과의 합착 공정이 생략되어 제조 공정 효율이 개선될 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예에 대하여 설명하기로 한다.
도 21은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 단면도이다.
도 21을 참조하면, 일 실시예에 따른 표시 장치(10)는 제1 평탄화층(19)이 생략되고, 회로층(CCL) 상에 컬러 필터층(CFL_1)이 직접 배치될 수 있다. 제1 평탄화층(19)은 유기 물질을 포함하여 그 하부에 배치되는 회로층(CCL)에 의한 단차를 보상할 수 있다. 컬러 필터층(CFL_1)과 차광 부재(BM_1)도 제1 평탄화층(19)과 유사하게 유기 물질을 포함하고, 그 하부에 배치된 회로층(CCL)에 의한 단차를 보상할 수도 있다. 본 실시예는 제1 평탄화층(19)이 생략된 점에서 도 7의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
차광 부재(BM_1)는 제1 층간 절연층(17) 상에 직접 배치된다. 차광 부재(BM_1)는 제1 층간 절연층(17) 상에서 각 서브 화소(PXn)를 둘러싸도록 배치되고, 차광 부재(BM_1)의 제1 방향(DR1)으로 연장된 부분은 그 하부에 배치된 제4 도전층을 일부 덮도록 배치될 수도 있다. 컬러 필터층(CFL_1)도 제1 층간 절연층(17) 상에 직접 배치되며 제4 도전층의 제1 및 제2 전압 배선(VL1, VL2)을 덮도록 배치될 수 있다. 발광 소자층(EL)이 컬러 필터층(CFL_1) 상에 직접 배치되므로, 몇몇 실시예에서 표시 장치(10)의 제조 공정 중 컬러 필터층(CFL_1)과 차광 부재(BM_1)를 형성한 뒤 그 상면을 평탄화시키는 공정이 더 수행될 수도 있다. 본 실시예에 따른 표시 장치(10)는 제1 평탄화층(19)이 생략되고 컬러 필터층(CFL_1)과 차광 부재(BM_1)의 두께가 더 커질 수 있다. 이에 따라, 표시 장치(10)의 제조 공정이 한 단계 감축될 수 있다.
도 22는 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 단면도이다.
도 22를 참조하면, 일 실시예에 따른 표시 장치(10)는 뱅크층(BNL)의 제2 뱅크(40)들이 생략되고, 발광 소자층(EL_2)의 각 전극(21, 22)들이 컬러 필터층(CFL) 상에 직접 배치될 수 있다. 본 명세서는 제2 뱅크(40)들이 생략되어 발광 소자층(EL_2)의 각 전극(21, 22)들이 컬러 필터층(CFL) 상에 직접 배치된 점에서 차이가 있다.
제2 뱅크(40)는 컬러 필터층(CFL)의 상면을 기준으로 돌출된 형상을 갖고, 발광 소자(30)에서 방출된 광을 상부 방향으로 반사하는 반사벽의 기능을 수행할 수 있다. 다만, 컬러 제어 구조물(TPL, WCL)들이 발광 소자층(EL_2) 상에 직접 배치되므로, 베이스 수지(BRS1, BRS2, BRS3)와 산란체(SCP) 및 파장 변환 물질(WCP1, WCP2)들이 발광 소자(30)의 주변에 배치될 수 있다. 발광 소자(30)에서 방출된 광들이 발광 소자(30)의 양 단부 방향으로만 진행하더라도 베이스 수지(BRS1, BRS2, BRS3)에 포함된 산란체(SCP)로 입사된 광들이 산란되어 반사층(LRL)으로 진행할 수 있다. 다시 말해, 발광 소자(30)에서 방출된 광들의 이동 경로를 조정하기 위한 제2 뱅크(40)가 생략되더라도, 컬러 제어 구조물(TPL, WCL)에 포함된 베이스 수지(BRS1, BRS2, BRS3)와 산란체(SCP)에 의해 이와 동일한 효과를 가질 수 있다. 일 실시예에 따른 표시 장치(10)는 제2 뱅크(40)가 생략되고, 발광 소자층(EL_2)의 전극(21, 22)들이 전면적으로 컬러 필터층(CFL) 상에 직접 배치될 수 있다. 전극(21, 22)들의 하면은 각 서브 화소(PXn)의 컬러 필터층(CFL)과 접촉할 수 있다. 또한, 컬러 필터층(CFL) 상에 직접 배치된 전극(21, 22)들은 회로층(CCL)에 의해 반사되어 제1 기판(11)의 상부 방향으로 향하는 광을 반사시킬 수도 있다. 제2 뱅크(40)가 생략됨에 따라 회로층(CCL)에 의해 반사된 광들은 반사층(LRL) 또는 전극(21, 22)들에 의해 반사되어 제1 기판(11)의 하면 방향으로 출사될 수도 있다.
도 23은 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 단면도이다.
도 23을 참조하면, 일 실시예에 따른 표시 장치(10)는 봉지층(ENL_3)이 복수의 층들로 구성될 수 있다. 예를 들어, 봉지층(ENL_3)은 제1 무기 봉지층(ENL1)과 제2 무기 봉지층(ENL2) 및 이들 사이에 배치된 유기 봉지층(ENL3)을 포함할 수 있다.
예를 들어, 봉지층(ENL_3)은 제1 무기 봉지층(ENL1), 제2 무기 봉지층(ENL2) 및 이들 사이에 배치된 유기 봉지층(ENL3)을 포함할 수 있다. 제1 무기 봉지층(ENL1) 및 제2 무기 봉지층(ENL2)은 각각 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 유기 봉지층(ENL3)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제1 무기 봉지층(ENL1)은 그 하부에 배치된 컬러 제어 구조물(TPL, WCL) 및 반사층(LRL)이 형성하는 단차를 따라 굴곡지게 배치될 수 있다. 다만, 유기 봉지층(ENL3)은 그 하부에 배치된 제1 무기 봉지층(ENL1)의 단차와 무관하게 평탄한 상면을 가질 수 있고, 최상층에 배치되는 제2 무기 봉지층(ENL2)도 평탄한 면을 가질 수 있다. 일 실시예에 따른 표시 장치(10)는 봉지층(ENL_3)이 복수의 무기 및 유기 봉지층들을 포함하여 상면이 평탄하게 형성될 수 있다. 본 실시예는 봉지층(ENL_3)이 복수의 층들로 이루어진 점에서 도 7과 차이가 있다.
한편, 반사층(LRL)도 그 재료가 달라질 수 있고, 컬러 제어 구조물(TPL, WCL)을 캡핑하는 기능을 수행할 수도 있다.
도 24 및 도 25는 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 단면도들이다.
먼저, 도 24를 참조하면, 표시 장치(10)는 캡핑층(CPL)이 생략되고 반사층(LRL_4)이 컬러 제어 구조물(TPL, WCL) 상에 직접 배치될 수 있다. 컬러 제어 구조물(TPL, WCL)이 베이스 수지(BRS1, BRS2, BRS3)를 포함하여 잉크젯 프린팅 공정 또는 포토 레지스트 공정으로 형성되면, 컬러 제어 구조물(TPL, WCL) 상에는 이들을 외기로부터 보호하고 그 형상을 유지하기 위한 캡핑층(CPL)이 배치될 수 있다. 다만, 캡핑층(CPL)이 생략되더라도 반사층(LRL_4)이 컬러 제어 구조물(TPL, WCL)을 캡핑(Capping)할 수 있다면, 캡핑층(CPL)은 생략될 수도 있다. 반사층(LRL_4)은 컬러 제어 구조물(TPL, WCL) 상에 직접 배치될 수 있고, 베이스 수지(BRS1, BRS2, BRS3)와 직접 접촉할 수도 있다.
또한, 도 25를 참조하면, 표시 장치(10)는 반사층(LRL_5)이 굴절률이 작은 저굴절 재료를 포함한 저굴절층 또는 전반사층일 수 있다. 반사층(LRL_5)은 반드시 반사율이 높은 금속 재료를 포함하지 않더라도, 서로 다른 굴절률을 갖는 복수의 절연층들이 반복 적층되어 입사되는 광을 반사시킬 수도 있다. 반사층(LRL_5)이 저굴절층으로 이루어질 경우, 절연 물질을 포함하여 컬러 제어 구조물(TPL, WCL)들을 외기로부터 보호할 수 있으며 발광 소자층(EL)에서 방출된 광들을 반사시킬 수도 있다.
도 26은 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 단면도이다.
도 26을 참조하면, 표시 장치(10)는 컬러 필터층(CFL)과 발광 소자층(EL) 사이에 배치된 제2 평탄화층(19B)을 더 포함할 수 있다. 평탄화층(19_6)은 회로층(CCL)과 컬러 필터층(CFL) 사이에 배치된 제1 평탄화층(19A)에 더하여, 컬러 필터층(CFL) 상에 배치된 제2 평탄화층(19B)을 더 포함할 수 있다. 제2 평탄화층(19B)은 컬러 필터층(CFL) 상에 직접 배치되어 차광 부재(BM)와 각 서브 화소(PXn)마다 배치되는 컬러 필터층(CFL)에 의한 단차를 보상할 수 있다. 뱅크층(BNL)의 제2 뱅크(40)와 발광 소자층(EL)의 전극(21, 22)들 및 제1 절연층(51)은 제2 평탄화층(19B) 상에 배치될 수 있다. 본 실시예는 제2 평탄화층(19B)을 더 포함하는 점에서 도 7의 실시예와 차이가 있다.
도 27은 다른 실시예에 따른 표시 장치의 일 화소에 배치된 컬러 필터층을 나타내는 개략적인 평면도이다. 도 27에서는 뱅크층(BNL)을 기준으로 컬러 필터층(CFL_7)과 차광 부재(BM_7)의 개략적인 배치를 도시하고 있다.
도 27을 참조하면, 표시 장치(10)는 컬러 필터층(CFL_7)이 제2 방향(DR2)으로 연장되어 이웃하는 서브 화소(PXn)를 넘어 배치될 수 있다. 표시 영역(DPA)에 배치된 복수의 서브 화소(PXn)들은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있다. 몇몇 실시예에서, 제2 방향(DR2)으로 배열된 서브 화소(PXn)들은 동일한 색의 광을 출사할 수 있고, 이들은 동일한 색재를 포함하는 컬러 필터층(CFL_7)이 배치될 수도 있다.
일 실시예에서, 컬러 필터층(CFL_7)들은 제2 방향(DR2)으로 연장되어 서브 화소(PXn)의 경계를 넘어 배치되고, 차광 부재(BM_7)들도 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 이에 따라, 컬러 필터층(CFL_7)과 차광 부재(BM_7)는 표시 영역(DPA) 전면에 걸쳐 선형 또는 스트라이프(Stripe)형의 패턴을 형성할 수 있다. 제1 컬러 필터층(CFL1_7)은 제1 서브 화소(PX1)에 배치되어 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)들에 걸쳐 배치될 수 있다. 이와 유사하게, 제2 컬러 필터층(CFL2_7)과 제3 컬러 필터층(CFL3_7)들도 각각 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에서 이들과 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)들에 걸쳐 배치될 수 있다. 본 실시예는 컬러 필터층(CFL_7)들이 선형의 패턴을 형성하는 점에서 도 3의 실시예와 차이가 있다.
한편, 발광 소자층(EL)에서 방출된 광들이 반사층(LRL)에서 반사되어 제1 기판(11)의 하면으로 원활하게 출사되기 위해, 발광 영역(EMA) 대비 회로층(CCL)의 도전층들이 배치되지 않은 영역의 면적, 즉 개구율이 일정 수준 확보될 것이 필요할 수 있다. 몇몇 실시예에 따르면, 표시 장치(10)는 회로층(CCL)의 도전층들이 발광 영역(EMA)과 비중첩하도록 비발광 영역(NEA), 또는 뱅크층(BNL)과 중첩하도록 배치될 수 있다.
도 28은 또 다른 실시예에 따른 표시 장치의 몇몇 서브 화소에 배치된 컬러 필터층을 나타내는 개략적인 평면도이다. 도 29는 도 28의 표시 장치의 몇몇 서브 화소를 나타내는 개략적인 단면도이다. 도 28은 제1 서브 화소(PX1)와 제2 서브 화소(PX2)의 컬러 필터층(CFL)과 발광 소자층(EL)의 개략적인 평면 배치를 도시하고 있고, 도 29는 제1 서브 화소(PX1)와 제2 서브 화소(PX2)의 경계를 포함한 개략적인 단면을 도시하고 있다.
도 28 및 도 29를 참조하면, 표시 장치(10)는 각 서브 화소(PXn)의 회로층(CCL)에 배치된 도전층들이 서브 화소(PXn)의 경계에 배치된 뱅크층(BNL)과 중첩하도록 배치되고, 발광 영역(EMA)은 상기 회로 소자들과 두께 방향으로 비중첩할 수 있다. 몇몇 실시예에서, 표시 장치(10)는 뱅크층(BNL)의 제1 뱅크(45)가 더 큰 폭을 갖도록 형성되고, 회로층(CCL)의 도전층들이 제1 뱅크(45)와 중첩된 영역 내에만 배치될 수 있다. 도 29에서는 제1 용량 전극(CSE1), 제2 용량 전극(CSE2), 데이터 라인(DTL), 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)만이 도시되어 있으나, 이에 제한되지 않고 제1 트랜지스터(TR1)의 액티브층(ACT)과 게이트 전극(GE), 소스/드레인 전극(SD1, SD2) 등도 제1 뱅크(45)와 두께 방향으로 중첩하도록 배치될 수 있다.
회로층(CCL)의 일 방향으로 연장되는 배선들은 제1 뱅크(45)가 배치된 비발광 영역(NEA) 내에서 이들과 두께 방향으로 중첩되어 연장되고, 상기 배선들과 인접하여 트랜지스터 및 스토리지 커패시터의 층들이 배치될 수 있다. 이에 따라, 회로층(CCL)에 배치되는 각 도전층들은 발광 영역(EMA)과 비중첩하도록 배치되고, 발광 영역(EMA)에서 컬러 필터층(CFL)을 통과한 광들은 회로층(CCL)에서 반사되지 않고 제1 기판(11)의 하면 방향으로 출사될 수 있다. 본 실시예에 따른 표시 장치(10)는 회로층(CCL)의 도전층들이 비발광 영역(NEA)에만 배치됨에 따라, 발광 영역(EMA) 대비 회로층(CCL)의 도전층이 배치되지 않은 개구율이 충분한 수준으로 확보할 수 있어, 각 서브 화소(PXn)의 발광량 및 발광 효율이 개선될 수 있다.
한편, 제1 전극(21)과 제2 전극(22)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있다. 몇몇 실시예에서, 표시 장치(10)의 전극(21, 22)들은 서로 다른 폭을 갖고 연장된 부분과 다른 방향으로 연장된 부분을 포함한 형상을 가질 수도 있다.
도 30은 다른 실시예에 따른 표시 장치의 일 서브 화소의 발광 소자층을 나타내는 개략적인 평면도이다.
도 30을 참조하면, 일 실시예에 따른 표시 장치(10)의 전극(21_9, 22_9)은 제2 방향(DR2)으로 연장되되, 다른 부분보다 큰 폭을 갖는 확장부(RE-E), 제1 방향(DR1) 및 제2 방향(DR2)으로부터 기울어진 방향으로 연장된 절곡부(RE-B1, RE-B2)들, 및 절곡부(RE-B1, RE-B2)들과 확장부(RE-E)를 연결하는 연결부(RE-C1, RE-C2)들을 포함할 수 있다. 각 전극(21_9, 22_9)들은 전반적으로 제2 방향(DR2)으로 연장된 형상을 갖되, 부분적으로 더 큰 폭을 갖거나 제2 방향(DR2)으로부터 기울어진 방향으로 절곡된 형상을 가질 수 있다. 제1 전극(21_9)과 제2 전극(22_9)은 이들 사이 영역을 기준으로 대칭적 구조로 배치될 수 있다. 또한, 도면으로 도시하지 않았으나, 차광 부재(BM) 컬러 필터층(CFL), 컬러 제어 구조물(TPL, WCL), 및 반사층(LRL) 등은 제1 뱅크(45)를 기준으로 도 3 내지 도 5를 참조하여 상술한 바와 동일하게 배치될 수 있다. 이하, 중복된 설명은 생략하고 제1 전극(21_9)의 형상을 중심으로 설명하기로 한다.
제1 전극(21_9)은 다른 부분들보다 큰 폭을 갖는 확장부(RE-E)를 포함할 수 있다. 확장부(RE-E)는 서브 화소(PXn)의 발광 영역(EMA) 내에서 제2 뱅크(40)들 상에 배치되어 제2 방향(DR2)으로 연장될 수 있다. 제1 전극(21_9)과 제2 전극(22_9)의 확장부(RE-E)들 상에는 발광 소자(30)들이 배치될 수 있다. 또한, 제1 접촉 전극(26_9)과 제2 접촉 전극(27_9)은 각 전극(21_9, 22_9)의 확장부(RE-E) 상에 배치되되, 그 폭은 확장부(RE-E)의 폭보다 작을 수 있다.
확장부(RE-E)들의 제2 방향(DR2) 양 측에는 각각 연결부(RE-C1, RE-C2)들이 연결될 수 있다. 확장부(RE-E)의 제2 방향(DR2) 일 측에는 제1 연결부(RE-C1)가 배치되고, 타 측에는 제2 연결부(RE-C2)가 배치된다. 연결부(RE-C1, RE-C2)들은 확장부(RE-E)와 연결되어 각 서브 화소(PXn)의 발광 영역(EMA)과 제1 뱅크(45)에 걸쳐 배치될 수 있다.
제1 연결부(RE-C1)와 제2 연결부(RE-C2)는 그 폭이 확장부(RE-E)의 폭보다 작을 수 있다. 각 연결부(RE-C1, RE-C2)들은 제2 방향(DR2)으로 연장된 일 변이 확장부(RE-E)의 제2 방향(DR2)으로 연장된 일 변과 동일 선 상에서 연결될 수 있다. 예를 들어, 확장부(RE-E)와 연결부(RE-C1, RE-C2)의 양 변들 중, 발광 영역(EMA)의 중심을 기준으로 외측에 위치한 일 변들이 서로 연장되어 연결될 수 있다. 이에 따라, 제1 전극(21_9)과 제2 전극(22_9)의 확장부(RE-E)들 사이의 간격(DE1)은 연결부(RE-C1, RE-C2)들 사이의 간격(DE2)보다 작을 수 있다.
절곡부(RE-B1, RE-B2)들은 연결부(RE-C1, RE-C2)들과 연결된다. 절곡부(RE-B1, RE-B2)는 제1 연결부(RE-C1)와 연결되어 제1 뱅크(45)와 서브 영역(CBA)에 걸쳐 배치된 제1 절곡부(RE-B1), 및 제2 연결부(RE-C2)와 연결되어 제1 뱅크(45)와 다른 서브 화소(PXn)의 서브 영역(CBA)에 걸쳐 배치된 제2 절곡부(RE-B2)를 포함할 수 있다. 절곡부(RE-B1, RE-B2)들은 연결부(RE-C1, RE-C2)들과 연결되어 제2 방향(DR2)으로부터 기울어진 방향, 예를 들어 서브 화소(PXn)의 중심을 향해 절곡될 수 있다. 제1 전극(21_9)과 제2 전극(22_9)의 절곡부(RE-B1, RE-B2)들 사이의 최단 간격(DE3)은 연결부(RE-C1, RE-C2)들 사이의 간격(DE2)보다 작을 수 있다. 다만, 절곡부(RE-B1, RE-B2)들 사이의 최단 간격(DE3)은 확장부(RE-E)들 사이의 간격(DE1)보다 클 수 있다.
제1 연결부(RE-C1)와 제1 절곡부(RE-B1)가 연결된 부분에는 그 폭이 비교적 넓은 컨택부(RE-P)가 형성될 수 있다. 컨택부(RE-P)는 제1 뱅크(45)와 중첩되어 제1 전극(21_9)과 제2 전극(22_9)의 제1 컨택홀(CT1) 및 제2 컨택홀(CT2)이 형성될 수 있다.
또한, 제1 절곡부(RE-B1)의 일 단부에는 제1 전극(21_9)과 제2 전극(22_9)들이 서브 영역(CBA)에서 분리되어 남은 단편부(RE-D)가 형성될 수 있다. 단편부(RE-D)는 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 전극(21_9, 22_9)들이 서브 영역(CBA)에서 단선되고 남는 부분일 수 있다.
도 30의 실시예는 제1 전극(21_9)과 제2 전극(22_9)이 확장부(RE-E), 연결부(RE-C1, RE-C2) 및 절곡부(RE-B1, RE-B2)들을 포함하며 서브 화소(PXn)의 중심을 기준으로 대칭적으로 배치된 점에서 도 2의 실시예와 차이가 있다. 다만, 이에 제한되지 않으며, 경우에 따라 제1 전극(21_9)과 제2 전극(22_9)은 서로 다른 형상을 가질 수 있다.
도 31은 또 다른 실시예에 따른 표시 장치의 일 서브 화소의 발광 소자층을 나타내는 개략적인 평면도이다. 도 32는 도 31의 QX-QX' 선을 따라 자른 단면도이다.
도 31 및 도 32를 참조하면, 표시 장치(10)는 각 서브 화소(PXn)마다 복수의 제1 전극(21_10)들 및 제2 전극(22_10)들을 포함할 수 있다. 제1 전극(21_10)들은 도 30의 실시예와 동일한 형상을 갖고, 복수의 제1 전극(21_10)들, 예컨대 2개의 제1 전극(21_10)들이 서브 화소(PXn)의 중심을 기준으로 대칭적으로 배치될 수 있다. 제2 전극(22_10)들은 도 2의 실시예와 동일한 형상을 갖고 제1 전극(21_10)들 사이에 복수개, 예를 들어 2개 배치될 수 있다. 제1 전극(21_10)과 제2 전극(22_10) 사이의 간격은 제1 전극(21_10)의 부분에 따라 달라질 수 있다. 예를 들어, 확장부(RE-E)와 제2 전극(22_10) 사이의 간격(DE1)은 연결부(RE-C1, RE-C2) 및 절곡부(RE-B1, RE-B2)와 제2 전극(22_10) 사이의 간격(DE2, DE3)보다 작을 수 있다. 연결부(RE-C1, RE-C2)와 제2 전극(22_10) 사이의 간격(DE2)은 절곡부(RE-B1, RE-B2)와 제2 전극(22_10) 사이의 간격(DE3)보다 클 수 있다. 다만, 이에 제한되지 않는다. 각 전극(21_10, 22_10)의 형상은 도 4 및 도 30을 참조하여 상술한 바와 동일하므로, 이에 대한 자세한 설명은 생략하기로 한다.
한편, 제1 전극(21_10)들과 제2 전극(22_10)들의 배치에 따라 각 서브 화소(PXn)에 배치되는 제2 뱅크(40; 40A_10, 40B_10)들, 제1 절연층(51_10), 및 접촉 전극(26_10, 27_10, 28_10)들의 배치 및 형상이 달라질 수 있다.
제1 절연층(51_10)은 제1 전극(21_10)의 확장부(RE-E)와 제2 전극(22_10) 사이에 배치되며 양 측면이 이들과 각각 접촉할 수 있다. 발광 소자(30)는 일 단부가 제1 전극(21_10)의 확장부(RE-E) 상에 배치되고, 타 단부는 제2 전극(22_10) 상에 배치될 수 있다.
제2 뱅크(40)는 서로 다른 폭을 갖는 제1 서브 뱅크(40A_10) 및 제2 서브 뱅크(40B_10)를 포함할 수 있다. 제1 서브 뱅크(40A_10)와 제2 서브 뱅크(40B_10)는 각각 제2 방향(DR2)으로 연장되되, 제1 방향(DR1)으로 측정된 폭이 다를 수 있다. 제1 서브 뱅크(40A_10)는 제2 서브 뱅크(40B_10)보다 큰 폭을 가짐에 따라, 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)의 경계에 걸쳐 배치될 수 있다. 예를 들어, 제1 서브 뱅크(40A_10)는 각 서브 화소(PXn)의 발광 영역(EMA)을 포함하여 이들 사이의 경계를 넘어 배치될 수 있다. 이에 따라, 제1 뱅크(45_10)의 제2 방향(DR2)으로 연장된 부분 중 일부는 제1 서브 뱅크(40A_10) 상에 배치될 수 있다. 하나의 서브 화소(PXn)에는 2개의 제1 서브 뱅크(40A_10)들이 부분적으로 배치될 수 있다. 제1 서브 뱅크(40A_10)들 사이에는 하나의 제2 서브 뱅크(40B_10)가 배치될 수 있다.
제2 서브 뱅크(40B_10)는 서브 화소(PXn)의 발광 영역(EMA)의 중심부에서 제2 방향(DR2)으로 연장될 수 있다. 제2 서브 뱅크(40B_10)는 제1 서브 뱅크(40A_10)보다 작은 폭을 갖고 이들 사이에서 이격 배치될 수 있다.
제1 서브 뱅크(40A_10)들 상에는 제1 전극(21_10)의 확장부(RE-E)들과 제1 뱅크(45_4)가 배치될 수 있다. 제1 서브 뱅크(40A_10) 상에는 제1 방향(DR1)으로 이웃하는 서브 화소(PXn)의 제1 전극(21_10) 확장부(RE-E)들 배치될 수 있다. 즉, 하나의 제1 서브 뱅크(40A_10) 상에는 2개의 제1 전극(21_10) 확장부(RE-E)들이 이 배치된다. 제2 서브 뱅크(40B_10) 상에는 2개의 제2 전극(22_10)들이 배치될 수 있다. 제2 전극(22_10)들은 제2 서브 뱅크(40B_10)의 제2 방향(DR2)으로 연장된 양 변 상에 배치되고, 제2 서브 뱅크(40B_10) 상에서 서로 이격될 수 있다.
제1 전극(21_10)들 중 어느 한 제1 전극(21_10)은 컨택부(RE-P)를 포함하여 제1 컨택홀(CT1)이 형성되고, 다른 제1 전극(21_10)은 컨택부(RE-P)가 형성되지 않을 수 있다. 이와 유사하게, 제2 전극(22_10) 중 어느 한 전극은 컨택부(RE-P)가 형성되어 제2 컨택홀(CT2)이 형성되고, 다른 제2 전극(22_10)은 컨택부(RE-P)가 형성되지 않을 수 있다. 컨택홀(CT1, CT2)을 통해 제1 트랜지스터(TR1) 또는 제2 전압 배선(VL2)과 연결된 전극(21_10, 22_10)들은 이들로부터 전기 신호가 전달되고, 다른 전극(21_10, 22_10)들은 후술하는 접촉 전극(26_10, 27_10, 28_10)을 통해 전기 신호가 전달될 수 있다.
발광 소자(30)들은 제1 절연층(51_10) 상에서 양 단부가 제1 전극(21_10)의 확장부(RE-E) 및 제2 전극(22_10) 상에 배치된다. 발광 소자(30)의 양 단부 중 제2 반도체층(32)이 배치된 일 단부는 각각 제1 전극(21_10) 상에 배치될 수 있다. 이에 따라, 서브 화소(PXn)의 중심을 기준으로 좌측에 배치된 전극(21_10, 22_10)들 사이의 제1 타입 발광 소자(30A)들과 우측에 배치된 전극(21_10, 22_10)들 사이의 제2 타입 발광 소자(30B)들은 일 단부가 향하는 방향이 반대 방향일 수 있다.
표시 장치(10)는 더 많은 수의 전극(21_10, 22_10)들을 포함함에 따라, 더 많은 수의 접촉 전극(26_10, 27_10, 28_10)들을 포함할 수 있다.
예시적인 실시예에서, 접촉 전극(26_10, 27_10, 28_10)은 어느 한 제1 전극(21_10) 상에 배치된 제1 접촉 전극(26_10), 어느 한 제2 전극(22_10) 상에 배치된 제2 접촉 전극(27_10) 및 다른 제1 전극(21_10)과 제2 전극(22_10) 상에 배치되며 제2 접촉 전극(27_10)을 둘러싸는 제3 접촉 전극(28_10)을 포함할 수 있다.
제1 접촉 전극(26_10)은 어느 한 제1 전극(21_10) 상에 배치된다. 예를 들어, 제1 접촉 전극(26_10)은 제1 타입 발광 소자(30A)의 일 단부가 배치된 제1 전극(21_10)의 확장부(RE-E) 상에 배치된다. 제1 접촉 전극(26_10)은 제1 전극(21_10)의 확장부(RE-E)와 제1 타입 발광 소자(30A)의 일 단부와 각각 접촉할 수 있다. 제2 접촉 전극(27_10)은 어느 한 제2 전극(22_10) 상에 배치된다. 예를 들어, 제2 접촉 전극(27_10)은 제2 타입 발광 소자(30B)의 타 단부가 배치된 제2 전극(22_10) 상에 배치된다. 제2 접촉 전극(27_10)은 제2 전극(22_10)과 제2 타입 발광 소자(30B)의 타 단부와 각각 접촉할 수 있다. 제1 접촉 전극(26_10)과 제2 접촉 전극(27_10)은 각각 제1 컨택홀(CT1) 및 제2 컨택홀(CT2)이 형성된 전극(21_10, 22_10)들과 접촉할 수 있다. 제1 접촉 전극(26_10)은 제1 컨택홀(CT1)을 통해 제1 트랜지스터(TR1)와 전기적으로 연결된 제1 전극(21_10)과 접촉하고, 제2 접촉 전극(27_10)은 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결된 제2 전극(22_10)과 접촉할 수 있다. 제1 접촉 전극(26_10)과 제2 접촉 전극(27_10)은 제1 트랜지스터(TR1) 또는 제2 전압 배선(VL2)으로부터 인가된 전기 신호를 발광 소자(30)들에 전달할 수 있다. 제1 접촉 전극(26_10)과 제2 접촉 전극(27_10)은 상술한 바와 실질적으로 동일하다.
각 서브 화소(PXn)에는 컨택홀(CT1, CT2)이 형성되지 않은 전극(21_10, 22_10)들이 더 배치된다. 이들은 실질적으로 제1 트랜지스터(TR1) 또는 제2 전압 배선(VL2)으로부터 직접 전기 신호가 인가되지 않는 플로팅(Floating) 상태일 수 있다. 다만, 컨택홀(CT1, CT2)이 형성되지 않은 전극(21_10, 22_10)들 상에는 제3 접촉 전극(28_10)이 배치되고, 발광 소자(30)로 전달된 전기 신호는 제3 접촉 전극(28_10)을 통해 흐를 수 있다.
제3 접촉 전극(28_10)은 컨택홀(CT1, CT2)이 형성되지 않은 제1 전극(21_10)과 제2 전극(22_10) 상에 배치되며, 제2 접촉 전극(27_10)을 둘러싸도록 배치될 수 있다. 제3 접촉 전극(28_10)은 제2 방향(DR2)으로 연장된 부분들과 이들을 연결하며 제1 방향(DR1)으로 연장된 부분을 포함하여 제2 접촉 전극(27_10)을 둘러쌀 수 있다. 제3 접촉 전극(28_10)의 제2 방향(DR2)으로 연장된 부분들은 각각 컨택홀(CT1, CT2)이 형성되지 않은 제1 전극(21_10)과 제2 전극(22_10) 상에 배치되어 발광 소자(30)와 접촉할 수 있다. 예를 들어, 제3 접촉 전극(28_10) 중 제2 전극(22_10) 상에 배치된 부분은 제1 타입 발광 소자(30A)의 타 단부와 접촉하고, 제1 전극(21_10) 상에 배치된 부분은 제2 타입 발광 소자(30B)의 일 단부와 접촉할 수 있다. 제3 접촉 전극(28_10)의 제1 방향(DR1)으로 연장된 부분은 제2 컨택홀(CT2)이 형성된 제2 전극(22_10)과 중첩할 수 있으나, 이들 사이에는 다른 절연층(미도시)이 배치되어 이들은 서로 직접 연결되지 않을 수 있다.
제1 접촉 전극(26_10)으로부터 제1 타입 발광 소자(30A)의 일 단부로 전달된 전기 신호는 제1 타입 발광 소자(30A)의 타 단부와 접촉하는 제3 접촉 전극(28_10)으로 전달된다. 제3 접촉 전극(28_10)은 상기 전기 신호를 제2 타입 발광 소자(30B)의 일 단부로 전달하고, 이는 제2 접촉 전극(27_10)을 통해 제2 전극(22_10)으로 전달될 수 있다. 이에 따라, 발광 소자(30)의 발광을 위한 전기 신호는 하나의 제1 전극(21_10) 및 제2 전극(22_10)으로만 전달되고, 제1 타입 발광 소자(30A)와 제2 타입 발광 소자(30B)는 제3 접촉 전극(28_10)을 통해 직렬로 연결될 수 있다.
표시 장치(10)는 반사층(LRL)을 포함하여 발광 소자(30)에서 방출된 광을 제1 기판(11)의 하면으로 출사하는 배면 발광형 표시 장치일 수 있다. 상술한 바와 같이, 회로층(CCL)의 제1 트랜지스터(TR1) 및 복수의 배선들(VL1, VL2)은 발광 영역(EMA)과 비중첩하여 비발광 영역(NEA) 내에만 배치될 수도 있다.
도 33은 다른 실시예에 따른 표시 장치의 일 서브 화소에 배치된 컬러 필터층을 나타내는 개략적인 평면도이다. 도 34는 다른 실시예에 따른 표시 장치의 일 서브 화소에 배치된 발광 소자층을 나타내는 개략적인 평면도이다. 도 35는 도 34의 QX1-QX1'선을 따라 자른 단면도이다. 도 35는 도 34의 표시 장치(10)에서 회로 영역(CCA)과 발광 영역(EMA)과 함께 발광 소자(30)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 33 내지 도 35를 참조하면, 일 실시예에 따른 표시 장치(10)는 각 서브 화소(PXn)마다 발광 소자(30)가 배치되어 광이 방출되는 발광 영역(EMA)과, 발광 소자(30)가 배치되지 않고 회로층(CCL)의 배선들이 배치되는 회로 영역(CCA)을 포함할 수 있다. 본 실시예에 따른 표시 장치(10)는 각 서브 화소(PXn)들이 발광 영역(EMA)과 회로 영역(CCA)을 포함한 점에서 도 3 내지 도 6의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
각 서브 화소(PXn)는 제1 뱅크(45)가 둘러싸는 영역 중 발광 소자(30) 및 전극(21, 22)들이 배치된 발광 영역(EMA)과, 이에 인접하여 발광 소자(30)들이 배치되지 않는 회로 영역(CCA)이 형성될 수 있다. 발광 영역(EMA)에는 상술한 바와 동일하게 발광 소자(30)들이 배치됨에 따라 광이 방출되는 영역이다. 회로 영역(CCA)은 발광 소자(30)들 및 전극(21, 22)이 배치되지 않고 도달하는 광의 광량이 적은 영역이며, 컬러 필터층(CFL)의 하부에 배치되는 회로층(CCL)의 배선들 및 제1 트랜지스터(TR1)가 배치되는 영역일 수 있다. 발광 영역(EMA)은 이에 배치된 발광 소자(30)를 포함하여 제1 기판(11) 상에 배치된 회로층(CCL)의 배선들과 비중첩할 수 있다.
발광 소자(30)에서 방출된 광들이 회로 영역(CCA)에서 컬러 필터층(CFL)으로 입사되지 않도록 차광 부재(BM)는 부분적으로 더 넓은 폭을 가질 수 있다. 예를 들어, 차광 부재(BM)는 제2 방향(DR2)으로 연장된 부분 중, 각 서브 화소(PXn)의 제1 방향(DR1) 타 측에 배치된 부분이 제1 방향(DR1) 일 측에 배치된 부분보다 더 두꺼울 수 있다. 차광 부재(BM)는 일부분이 회로 영역(CCA) 내에 배치될 수 있도록 두꺼운 폭을 가질 수 있고, 발광 소자(30)에서 방출되어 반사층(LRL)에서 반사된 광들이 회로 영역(CCA)으로 입사되는 것을 방지할 수 있다. 도면에서는 차광 부재(BM)에 의해 회로 영역(CCA)이 발광 영역(EMA)의 제1 방향(DR1) 타 측에 위치한 것이 예시되어 있으나, 이에 제한되지 않는다. 경우에 따라 회로 영역(CCA)이 발광 영역(EMA)의 제1 방향(DR1) 일 측에 위치할 수도 있고, 각 서브 화소(PXn) 내에서 회로 영역(CCA)와 발광 영역(EMA)이 제2 방향(DR2)으로 이웃하도록 위치할 수도 있다.
또한, 제2 뱅크(40)는 도 32의 실시예에서 제1 서브 뱅크(40A_10)와 유사하게 이웃한 서브 화소(PXn)들의 경계에 걸쳐 배치될 수 있다. 회로 영역(CCA)에 배치되는 배선들 및 제1 트랜지스터(TR1)들은 제1 서브 뱅크(40A_10)와 중첩하도록 배치되며, 차광 부재(BM)도 일부분은 제1 서브 뱅크(40A_10)의 하부에 배치될 수 있다.
한편, 도면에서는 제1 뱅크(45)가 차광 부재(BM)와 달리 도 3과 유사한 두께를 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 뱅크(45)는 차광 부재(BM)의 두께에 대응하여 차광 부재(BM)의 폭이 넓은 부분에서는 더 큰 폭으로 형성될 수 있다. 제1 뱅크(45)는 회로 영역(CCA)과 부분적으로 중첩하도록 배치될 수 있고, 그에 따라 제1 뱅크(45)에 둘러싸는 영역에 발광 영역(EMA)이 배치될 수 있다. 이 경우, 컬러 제어 구조물(TPL, WCL1, WCL2)의 베이스 수지(BRS1)는 회로 영역(CCA)에 배치되지 않고 발광 영역(EMA)에만 배치될 수도 있다.
발광 소자(30)에서 방출된 광들은 반사층(LRL)에서 반사되어 컬러 필터층(CFL)을 통과하여 제1 기판(11)의 하면으로 출사되는 동안 회로층(CCL)의 배선들에 의해 반사되지 않을 수 있다. 본 실시예는 각 서브 화소(PXn)가 회로 영역(CCA)을 포함하지 않는 실시예보다 발광 소자(30)에서 방출된 광의 대부분이 출사될 수 있다.
도 36은 또 다른 실시예에 따른 표시 장치의 일 서브 화소에 배치된 컬러 필터층을 나타내는 개략적인 평면도이다.
도 36을 참조하면, 표시 장치(10)의 각 서브 화소(PXn)는 회로 영역(CCA)과 발광 영역(EMA)이 제2 방향(DR2)으로 이웃하도록 배치될 수 있다. 발광 영역(EMA)은 제1 뱅크(45)가 둘러싸는 영역 내에 배치되고, 회로 영역(CCA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 다만, 상술한 바와 같이, 회로 영역(CCA)과 발광 영역(EMA)의 배치 위치는 서로 반대일 수도 있다. 도면에서는 회로 영역(CCA)이 제1 뱅크(45)가 둘러싸는 영역에 더하여 제1 뱅크(45) 및 서브 영역(CBA)에 걸쳐 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 회로 영역(CCA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치되며, 제1 뱅크(45) 및 서브 영역(CBA)과의 배치 관계는 달라질 수 있다.
또한, 제1 뱅크(45)도 차광 영역(BM)의 폭 및 회로 영역(CCA)의 배치에 대응하여 일부분이 더 큰 폭으로 형성될 수 있다. 이에 따라, 발광 영역(EMA)은 제1 뱅크(45)가 둘러싸는 영역 내에 배치될 수 있고, 제1 뱅크(45)는 회로 영역(CCA)과 중첩하도록 배치될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
21: 제1 전극 22: 제2 전극
26: 제1 접촉 전극 27: 제2 접촉 전극
28: 제3 접촉 전극
30: 발광 소자
40: 제2 뱅크 45: 제1 뱅크
51: 제1 절연층 52: 제2 절연층
53: 제3 절연층 54: 제4 절연층
CFL: 컬러 필터층 BM: 차광 부재
EL: 발광 소자층
TPL, WCL: 컬러 제어 구조물

Claims (24)

  1. 복수의 서브 화소들이 정의된 제1 기판;
    상기 제1 기판 상에 배치된 복수의 컬러 필터층들;
    상기 컬러 필터층들 상에 배치되어 상기 서브 화소들의 경계에 배치된 제1 뱅크를 포함하는 뱅크층;
    상기 컬러 필터층에서 상기 제1 뱅크가 둘러싸는 영역 내에 배치되는 복수의 투광층 및 파장 변환층들을 포함하는 컬러 제어 구조물;
    상기 컬러 필터층과 상기 컬러 제어 구조물 사이에 배치된 발광 소자층;
    상기 컬러 제어 구조물 상에 배치된 반사층; 및
    상기 컬러 필터층 상에 배치되어 적어도 일부분이 동일 평면 상에 배치된 제1 전극과 제2 전극을 포함하고, 상기 발광 소자층은 양 단부가 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 컬러 필터층은 제1 서브 화소에 배치된 제1 컬러 필터층 및 제2 서브 화소에 배치된 제2 컬러 필터층을 포함하고,
    상기 발광 소자층은 상기 제1 서브 화소에 배치된 제1 발광 소자층 및 상기 제2 서브 화소에 배치된 제2 발광 소자층을 포함하며,
    상기 컬러 제어 구조물은 상기 제1 서브 화소에 배치된 제1 투광층 및 상기 제2 서브 화소에 배치된 제1 파장 변환층을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 발광 소자층에서 방출된 광은 상기 투광층을 거쳐 상기 반사층에서 반사되어 상기 제1 컬러 필터층을 통해 상기 제1 기판의 하면으로 출사되고,
    상기 제2 발광 소자층에서 방출된 광은 상기 제1 파장 변환층을 거쳐 상기 반사층에서 반사되어 상기 제2 컬러 필터층을 통해 상기 제1 기판의 하면으로 출사되는 표시 장치.
  4. 제3 항에 있어서,
    상기 발광 소자층은 제1 색의 광을 방출하고,
    상기 제1 서브 화소는 상기 제1 색의 광을 출사하고 상기 제2 서브 화소는 상기 제1 색과 다른 제2 색의 광을 출사하는 표시 장치.
  5. 제4 항에 있어서,
    상기 컬러 필터층은 제3 서브 화소에 배치된 제3 컬러 필터층을 더 포함하고,
    상기 발광 소자층은 상기 제3 서브 화소에 배치된 제3 발광 소자층을 더 포함하며,
    상기 컬러 제어 구조물은 상기 제3 서브 화소에 배치된 제2 파장 변환층을 더 포함하고,
    상기 제3 서브 화소는 상기 제1 색 및 상기 제2 색과 다른 제3 색의 광을 출사하는 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 컬러 필터층과 상기 제2 컬러 필터층을 둘러싸도록 배치되어 상기 제1 뱅크와 두께 방향으로 중첩하는 차광 부재를 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 기판과 상기 컬러 필터층 사이에 배치되어 적어도 하나의 제1 트랜지스터와 복수의 배선들을 포함하는 회로층을 더 포함하고,
    상기 제1 전극 및 제2 전극은 각각 상기 제1 트랜지스터 및 상기 배선들과 전기적으로 연결된 표시 장치.
  8. 제7 항에 있어서,
    상기 컬러 필터층과 상기 회로층 사이에 배치된 제1 평탄화층을 더 포함하고,
    상기 컬러 필터층은 상기 제1 평탄화층 상에 직접 배치된 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 전극은 상기 차광 부재와 상기 제1 평탄화층을 관통하는 제1 컨택홀을 통해 상기 제1 트랜지스터와 전기적으로 연결되고,
    상기 제2 전극은 상기 차광 부재와 상기 제1 평탄화층을 관통하는 제2 컨택홀을 통해 상기 배선과 전기적으로 연결된 표시 장치.
  10. 제7 항에 있어서,
    상기 회로층의 상기 제1 트랜지스터와 상기 배선들은 상기 제1 뱅크와 두께 방향으로 중첩하도록 배치된 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 뱅크는 상기 서브 화소들을 둘러싸도록 배치되고,
    상기 발광 소자층의 상기 발광 소자들은 상기 서브 화소 내에 배치되며,
    상기 투광층 및 상기 파장 변환층들은 상기 제1 뱅크가 둘러싸는 영역 내에서 상기 발광 소자들 상에 배치된 표시 장치.
  12. 제11 항에 있어서,
    상기 뱅크층은 상기 제1 뱅크가 둘러싸는 영역 내에서 상기 컬러 필터층 상에 배치된 복수의 제2 뱅크들을 더 포함하고,
    상기 제1 전극과 상기 제2 전극은 각각 상기 제2 뱅크들 상에 배치되되 적어도 일부분은 상기 컬러 필터층 상에 직접 배치된 표시 장치.
  13. 제12 항에 있어서,
    상기 컬러 필터층과 상기 제2 뱅크들 상에 배치된 제1 절연층을 더 포함하고,
    상기 제1 뱅크는 상기 제1 절연층 상에 직접 배치된 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 절연층은 상기 발광 소자층의 상기 제1 전극 및 상기 제2 전극을 부분적으로 덮도록 배치된 표시 장치.
  15. 제1 항에 있어서,
    상기 반사층은 상기 제1 뱅크들 상에도 배치된 표시 장치.
  16. 제15 항에 있어서,
    상기 반사층은 금속 재료 또는 저굴절 재료를 포함하는 표시 장치.
  17. 제15 항에 있어서,
    상기 반사층 상에 배치된 봉지층을 더 포함하고,
    상기 봉지층은 제1 무기 봉지층, 상기 제1 무기 봉지층 상에 배치된 제2 무기 봉지층 및 상기 제1 무기 봉지층과 상기 제2 무기 봉지층 사이에 배치된 유기 봉지층을 포함하는 표시 장치.
  18. 제1 항에 있어서,
    상기 발광 소자층은 상기 발광 소자의 일 단부 및 상기 제1 전극과 접촉하는 제1 접촉 전극 및 상기 발광 소자의 타 단부 및 상기 제2 전극과 접촉하는 제2 접촉 전극을 더 포함하는 표시 장치.
  19. 제1 방향 및 제2 방향으로 배열된 복수의 서브 화소들;
    상기 서브 화소들의 경계에 배치되어 상기 제1 방향 및 상기 제2 방향으로 연장된 뱅크층;
    제1 서브 화소에 배치된 제1 컬러 필터층과 상기 제1 서브 화소의 상기 제2 방향에 위치한 제2 서브 화소에 배치된 제2 컬러 필터층;
    상기 제1 서브 화소 및 상기 제2 서브 화소에 각각 배치되어 상기 제1 방향으로 연장된 제1 전극과 제2 전극 및 양 단부가 상기 제1 전극과 상기 제2 전극 상에 배치된 복수의 발광 소자들을 포함하는 발광 소자층;
    상기 뱅크층이 둘러싸는 영역 중 상기 제1 서브 화소에 배치된 투광층 및 상기 제2 서브 화소에 배치된 제1 파장 변환층을 포함하는 컬러 제어 구조물; 및
    상기 컬러 제어 구조물과 상기 뱅크층을 덮도록 배치된 반사층을 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 뱅크층과 중첩하도록 배치되어 상기 제1 컬러 필터층 및 상기 제2 컬러 필터층을 둘러싸는 차광 부재를 더 포함하는 표시 장치.
  21. 제20 항에 있어서,
    상기 차광 부재의 폭은 상기 뱅크층의 폭보다 작고, 상기 제1 컬러 필터층 및 상기 제2 컬러 필터층은 부분적으로 상기 뱅크층과 중첩하는 표시 장치.
  22. 제21 항에 있어서,
    상기 투광층과 상기 제1 파장 변환층은 상기 제2 방향으로 측정된 폭이 각각 상기 제1 컬러 필터층 및 상기 제2 컬러 필터층의 상기 제2 방향으로 측정된 폭보다 작은 표시 장치.
  23. 제20 항에 있어서,
    상기 제2 서브 화소의 상기 제2 방향에 위치한 제3 서브 화소에 배치된 제3 컬러 필터층, 상기 제3 서브 화소에 배치된 제2 파장 변환층을 더 포함하는 표시 장치.
  24. 제20 항에 있어서,
    상기 제1 컬러 필터층과 상기 제2 컬러 필터층은 상기 제1 방향으로 연장되어 상기 뱅크층에 걸쳐 배치되고, 상기 차광 부재는 상기 제1 방향으로 연장된 형상을 갖는 표시 장치.
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