KR20230123051A - 표시 장치 - Google Patents

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윤해주
김원태
문수현
민준석
장우근
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Abstract

표시 장치가 제공된다. 표시 장치는 제1 방향으로 연장되고 서로 제2 방향으로 이격된 제1 전극과 제2 전극, 및 상기 제1 전극과 상기 제2 전극 상에 배치되고 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 발광 소자들을 포함하는 복수의 서브 화소들, 상기 서브 화소들의 상기 발광 소자가 배치된 영역을 둘러싸는 뱅크층, 및 상기 뱅크층이 둘러싸는 영역 내에 배치된 복수의 파장 변환층과 투광층을 포함하고, 상기 서브 화소는 상기 뱅크층이 둘러싸는 영역에서 상기 발광 소자들과 중첩하도록 배치된 제1 파장 변환층을 포함하는 제1 서브 화소, 및 상기 뱅크층이 둘러싸는 영역에서 상기 발광 소자들 중 일부와 각각 제2 파장 변환층, 제3 파장 변환층, 및 제1 투광층을 포함하는 제2 서브 화소를 포함하고, 상기 제2 서브 화소의 상기 제2 파장 변환층 및 상기 제3 파장 변환층은 서로 다른 파장 변환 입자를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 발광 소자를 포함하는 자발광 표시 장치가 있다. 자발광 표시 장치는 발광 소자로서 유기물을 발광 물질로 이용하는 유기 발광 표시 장치, 또는 무기물을 발광 물질로 이용하는 무기 발광 표시 장치 등이 있다.
본 발명이 해결하고자 하는 과제는 신규한 화소 배치 구조를 갖는 무기 발광 다이오드 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장되고 서로 제2 방향으로 이격된 제1 전극과 제2 전극, 및 상기 제1 전극과 상기 제2 전극 상에 배치되고 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 발광 소자들을 포함하는 복수의 서브 화소들, 상기 서브 화소들의 상기 발광 소자가 배치된 영역을 둘러싸는 뱅크층, 및 상기 뱅크층이 둘러싸는 영역 내에 배치된 복수의 파장 변환층과 투광층을 포함하고, 상기 서브 화소는 상기 뱅크층이 둘러싸는 영역에서 상기 발광 소자들과 중첩하도록 배치된 제1 파장 변환층을 포함하는 제1 서브 화소, 및 상기 뱅크층이 둘러싸는 영역에서 상기 발광 소자들 중 일부와 각각 제2 파장 변환층, 제3 파장 변환층, 및 제1 투광층을 포함하는 제2 서브 화소를 포함하고, 상기 제2 서브 화소의 상기 제2 파장 변환층 및 상기 제3 파장 변환층은 서로 다른 파장 변환 입자를 포함한다.
상기 제2 서브 화소의 상기 제2 파장 변환층, 상기 제3 파장 변환층, 및 상기 제1 투광층과 각각 중첩하는 상기 발광 소자들은 서로 동일한 상기 제1 전극 및 상기 제2 전극 상에 배치될 수 있다.
상기 제1 파장 변환층은 상기 제1 서브 화소에 배치된 상기 발광 소자들과 각각 중첩하고, 상기 제2 파장 변환층과 서로 동일한 제1 파장 변환 입자를 포함할 수 있다.
상기 제2 서브 화소의 상기 제2 파장 변환층, 상기 제3 파장 변환층, 및 상기 제1 투광층은 각각 상기 제1 전극 및 상기 제2 전극과 중첩하되, 각각 상기 제1 전극 및 상기 제2 전극의 다른 부분과 중첩할 수 있다.
상기 뱅크층은 상기 제2 서브 화소의 상기 발광 소자들이 배치된 영역을 복수의 서브 발광 영역들로 구분하고, 상기 제2 파장 변환층, 상기 제3 파장 변환층, 및 상기 제1 투광층은 상기 서브 발광 영역들에 각각 배치될 수 있다.
상기 제1 서브 화소의 상기 제1 파장 변환층 상에 배치된 제1 컬러 필터층, 상기 제2 서브 화소의 상기 제2 파장 변환층 상에 배치된 제2 컬러 필터층, 상기 제3 파장 변환층 상에 배치된 제3 컬러 필터층, 및 상기 제1 투광층 상에 배치된 제4 컬러 필터층을 포함하고, 상기 제2 컬러 필터층, 상기 제3 컬러 필터층, 및 상기 제4 컬러 필터층들 중 적어도 둘은 서로 부분적으로 중첩할 수 있다.
상기 제2 파장 변환층, 상기 제3 파장 변환층, 및 상기 제1 투광층은 각각 서로 상기 제1 방향으로 이격되도록 배치될 수 있다.
상기 제2 파장 변환층, 상기 제3 파장 변환층, 및 상기 제1 투광층은 서로 상기 제1 방향으로 배열되되, 각각 서로 맞닿도록 배치될 수 있다.
상기 제2 컬러 필터층과 상기 제3 컬러 필터층은 서로 일부분이 중첩하도록 배치되고, 상기 제2 컬러 필터층과 상기 제3 컬러 필터층이 중첩하는 부분 상에 배치되고 상기 제4 컬러 필터층과 동일한 색재를 포함한 컬러 패턴을 더 포함할 수 있다.
상기 제2 서브 화소의 상기 제2 파장 변환층, 상기 제3 파장 변환층, 및 상기 제1 투광층은 서로 상기 제1 방향으로 배열되고, 상기 제3 파장 변환층은 상기 제2 파장 변환층 및 상기 제1 투광층과 각각 부분적으로 중첩하도록 배치되고, 상기 제3 컬러 필터층은 상기 제2 컬러 필터층 및 상기 제4 컬러 필터층과 각각 부분적으로 중첩하도록 배치될 수 있다.
상기 서브 화소는 상기 뱅크층이 둘러싸는 영역에서 상기 발광 소자들과 중첩하도록 배치된 제4 파장 변환층을 포함하는 제3 서브 화소를 포함하고, 상기 제4 파장 변환층은 상기 제3 파장 변환층과 동일한 제2 파장 변환 입자를 포함할 수 있다.
상기 서브 화소는 상기 뱅크층이 둘러싸는 영역에서 상기 발광 소자들과 중첩하도록 배치된 제2 투광층을 포함하는 제4 서브 화소를 포함할 수 있다.
상기 제3 서브 화소의 상기 제4 파장 변환층은 상기 제3 서브 화소에 배치된 복수의 상기 발광 소자들과 중첩하도록 배치되고, 상기 제4 서브 화소의 상기 제2 투광층은 상기 제4 서브 화소에 배치된 복수의 상기 발광 소자들과 중첩하도록 배치될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 방향으로 연장되고 서로 제2 방향으로 이격된 제1 전극과 제2 전극, 및 상기 제1 전극과 상기 제2 전극 상에 배치되고 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 발광 소자들을 포함하는 복수의 서브 화소들, 상기 서브 화소들의 상기 발광 소자가 배치된 영역을 둘러싸는 뱅크층, 및 상기 뱅크층이 둘러싸는 영역 내에 배치된 투광층을 포함하고, 상기 서브 화소는 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되고 제1 색의 광을 방출하는 제1 발광 소자를 포함하는 제1 서브 화소, 및 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되고 상기 제1 색의 광을 방출하는 상기 제1 발광 소자, 상기 제1 색과 다른 제2 색의 광을 방출하는 제2 발광 소자, 및 상기 제1 색 및 상기 제2 색과 다른 제3 색의 광을 방출하는 제3 발광 소자를 포함하는 제2 서브 화소를 포함하고, 상기 제2 서브 화소는 상기 제2 발광 소자와 전기적으로 연결되고 상기 제1 전극 및 상기 제2 전극과 각각 상기 제1 방향으로 이격된 제3 전극 및 제4 전극, 및 상기 제3 발광 소자와 전기적으로 연결되고 상기 제3 전극 및 상기 제4 전극과 각각 상기 제1 방향으로 이격된 제5 전극과 제6 전극을 포함한다.
상기 제1 서브 화소에 배치된 상기 투광층은 상기 제1 서브 화소의 상기 제1 발광 소자와 중첩하고, 상기 제2 서브 화소에 배치된 상기 투광층은 상기 제2 서브 화소의 상기 제1 발광 소자, 상기 제2 발광 소자, 및 상기 제3 발광 소자와 각각 중첩할 수 있다.
상기 제2 서브 화소의 상기 제1 발광 소자, 상기 제2 발광 소자, 및 상기 제3 발광 소자는 서로 상기 제1 방향으로 이격되어 배치되고, 상기 뱅크층은 상기 제2 서브 화소에서 상기 제1 발광 소자가 배치된 영역, 상기 제2 발광 소자가 배치된 영역, 및 상기 제3 발광 소자가 배치된 영역을 각각 둘러싸도록 배치되고, 상기 제2 서브 화소에 배치된 상기 투광층은 상기 제2 서브 화소에서 상기 뱅크층이 둘러싸는 영역 내에 각각 배치될 수 있다.
상기 서브 화소는 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되고 상기 제2 색의 광을 방출하는 상기 제2 발광 소자를 포함하는 제3 서브 화소를 더 포함하고, 상기 제3 서브 화소에 배치된 상기 투광층은 상기 제3 서브 화소의 상기 제2 발광 소자와 중첩할 수 있다.
상기 서브 화소는 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되고 상기 제3 색의 광을 방출하는 상기 제3 발광 소자를 포함하는 제4 서브 화소를 더 포함하고, 상기 제4 서브 화소에 배치된 상기 투광층은 상기 제4 서브 화소의 상기 제3 발광 소자와 중첩할 수 있다.
상기 제2 서브 화소는 상기 제1 전극과 전기적으로 연결된 제1 트랜지스터, 상기 제3 전극과 전기적으로 연결된 제2 트랜지스터, 및 상기 제5 전극과 전기적으로 연결된 제3 트랜지스터를 포함하고, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터 각각은 제1 전원 전압이 인가되는 제1 전압 배선과 전기적으로 연결될 수 있다.
상기 제1 서브 화소의 상기 제2 전극, 상기 제2 서브 화소의 상기 제2 전극, 상기 제4 전극, 및 상기 제6 전극 각각은 상기 제1 전원 전압과 다른 제2 전원 전압이 인가되는 제2 전압 배선과 전기적으로 연결되고, 상기 제1 서브 화소는 상기 제1 전극 및 상기 제1 전압 배선과 전기적으로 연결된 하나의 트랜지스터를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 서로 다른 색의 광이 출사되는 복수의 서브 화소들을 포함하는 화소들을 포함할 수 있다. 표시 장치의 서브 화소들은 신규한 화소 구조, 또는 전극 구조를 갖고 각각 서로 다른 색의 광을 출사할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 배선들의 개략적인 배치를 나타내는 평면도이다.
도 3 및 도 4는 일 실시예에 따른 표시 장치에 배치된 서브 화소의 화소 회로도들이다.
도 5는 일 실시예에 따른 표시 장치의 화소들 및 발광 영역의 배치를 나타내는 평면도이다.
도 6은 일 실시예에 따른 표시 장치의 화소들 및 투광 영역의 배치를 나타내는 평면도이다.
도 7은 일 실시예에 따른 일 화소에 배치된 발광 영역들을 개략적으로 나타내는 평면도이다.
도 8은 일 실시예에 따른 일 화소에 배치된 투광 영역들을 개략적으로 나타내는 평면도이다.
도 9는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 10은 도 9의 N1-N1'선을 따라 자른 단면도이다.
도 11은 도 9의 N2-N2'선을 따라 자른 단면도이다.
도 12는 일 실시예에 따른 표시 장치의 일 화소에 배치된 파장 변환층들 및 투광층들을 나타내는 평면도이다.
도 13은 도 12의 N3-N3'선을 따라 자른 단면도이다.
도 14는 도 12의 N4-N4'선을 따라 자른 단면도이다.
도 15는 일 실시예에 따른 발광 소자의 개략도이다.
도 16은 다른 실시예에 따른 표시 장치의 일 화소에 배치된 파장 변환층들 및 투광층들을 나타내는 평면도이다.
도 17은 도 16의 N5-N5'선을 따라 자른 단면도이다.
도 18은 다른 실시예에 따른 표시 장치의 일 화소에 배치된 파장 변환층들 및 투광층들을 나타내는 평면도이다.
도 19는 도 18의 N6-N6'선을 따라 자른 단면도이다.
도 20은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 21은 도 20의 일 화소에 배치된 파장 변환층들 및 투광층들을 나타내는 평면도이다.
도 22는 도 21의 N7-N7'선을 따라 자른 단면도이다.
도 23은 다른 실시예에 따른 표시 장치의 일 화소에 배치된 발광 영역들을 개략적으로 나타내는 평면도이다.
도 24는 도 23의 표시 장치의 일 화소에 배치된 투광층들의 개략적인 배치를 나타내는 평면도이다.
도 25는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 25는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 26은 도 25의 제2 서브 화소를 나타내는 평면도이다.
도 27은 도 26의 E1-E1'선을 따라 자른 단면도이다.
도 28은 도 26의 E2-E2'선을 따라 자른 단면도이다.
도 29는 도 26의 E3-E3'선을 따라 자른 단면도이다.
도 30은 도 25의 일 화소에 배치된 투광층들을 나타내는 평면도이다.
도 31는 도 30의 E4-E4'선을 따라 자른 단면도이다.
도 32는 도 30의 E5-E5'선을 따라 자른 단면도이다.
도 33은 다른 실시예에 따른 표시 장치의 일 화소에 배치된 투광층들을 나타내는 평면도이다.
도 34는 도 33의 E6-E6'선을 따라 자른 단면도이다.
도 35는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 36은 도 35의 Q1-Q1'선을 따라 자른 단면도이다.
도 37은 도 35의 Q2-Q2'선을 따라 자른 단면도이다.
도 38은 도 35의 제1 서브 화소 및 제2 서브 화소에 배치된 파장 변환층들 및 투광층들을 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 배선들의 개략적인 배치를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 표시 장치(10)는 복수의 스캔 라인(SL; SL1, SL2, SL3)들, 복수의 데이터 라인(DTL; DTL1, DTL2, DTL3), 초기화 전압 배선(VIL), 및 복수의 전압 배선(VL; VL1, VL2, VL3, VL4)들을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다. 복수의 배선들은 제1 도전층으로 이루어지고 제1 방향(DR1)으로 연장된 배선들과, 제3 도전층으로 이루어지고 제2 방향(DR2)으로 연장된 배선들을 포함할 수 있다. 다만, 각 배선들의 연장 방향은 이에 제한되지 않는다.
제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 인접한 상태로 배치되며, 다른 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 스캔 구동부(미도시)에 연결된 스캔 배선 패드(WPD_SC)와 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제3 스캔 라인(SL3)은 제2 방향(DR2)으로 연장되어 배치되고, 다른 제3 스캔 라인(SL3)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 하나의 제3 스캔 라인(SL3)은 하나 이상의 제1 스캔 라인(SL1), 또는 하나 이상의 제2 스캔 라인(SL2)과 연결될 수 있다. 복수의 스캔 라인(SL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있으나, 이에 제한되지 않는다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로서 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 라인(DTL)들은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 데이터 라인(DTL)은 제1 데이터 라인(DTL1), 제2 데이터 라인(DTL2) 및 제3 데이터 라인(DTL3)을 포함하며, 하나의 제1 내지 제3 데이터 라인(DTL1, DTL2, DTL3)들은 하나의 쌍을 이루며 서로 인접하게 배치된다. 각 데이터 라인(DTL1, DTL2, DTL3)들은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다. 다만, 이에 제한되지 않으며, 복수의 데이터 라인(DTL)들은 후술하는 제1 전압 배선(VL1)과 제2 전압 배선(VL2) 사이에서 등간격으로 이격되어 배치될 수도 있다.
초기화 전압 배선(VIL)은 제1 방향(DR1)으로 연장되어 배치될 수 있다. 초기화 전압 배선(VIL)은 데이터 라인(DTL)들과 제1 전압 배선(VL1) 사이에 배치될 수 있다. 초기화 전압 배선(VIL)은 비표시 영역(NDA)에 배치된 패드 영역(PDA)으로부터 표시 영역(DPA)까지 연장되어 배치될 수 있다.
제1 전압 배선(VL1) 및 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제2 방향(DR2)으로 연장되어 배치된다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제2 방향(DR2)으로 교번되어 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 방향(DR1)으로 교번되어 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 방향(DR1)으로 연장되어 표시 영역(DPA)을 가로지르도록 배치되고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 각각 일부의 배선들은 표시 영역(DPA)에 배치되고 다른 배선들은 표시 영역(DPA)의 제1 방향(DR1) 양 측에 위치한 비표시 영역(NDA)에 배치될 수 있다. 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제1 도전층으로 이루어지고, 제3 전압 배선(VL3)과 제4 전압 배선(VL4)은 제1 도전층과 다른 층에 배치된 제3 도전층으로 이루어질 수 있다. 제1 전압 배선(VL1)은 적어도 하나의 제3 전압 배선(VL3)과 연결되며, 제2 전압 배선(VL2)은 적어도 하나의 제4 전압 배선(VL4)과 복수의 전압 배선(VL)들은 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있다. 다만, 이에 제한되지 않는다.
제1 스캔 라인(SL1), 제2 스캔 라인(SL2), 데이터 라인(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 각 배선 패드(WPD)들은 표시 영역(DPA)의 제1 방향(DR1) 타 측인 하측에 위치한 패드 영역(PDA)에 배치될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 패드 영역(PDA)에 배치된 스캔 배선 패드(WPD_SC)와 연결되고, 복수의 데이터 라인(DTL)들은 각각 서로 다른 데이터 배선 패드(WPD_DT)와 연결된다. 초기화 전압 배선(VIL)의 초기화 배선 패드(WPD_Vint)에 연결되며, 제1 전압 배선(VL1)은 제1 전압 배선 패드(WPD_VL1), 및 제2 전압 배선(VL2)은 제2 전압 배선 패드(WPD_VL2)와 연결된다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다. 도면에서는 각 배선 패드(WPD)들이 표시 영역(DPA)의 하측에 배치된 패드 영역(PDA)에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 복수의 배선 패드(WPD)들 중 일부는 표시 영역(DPA)의 상측, 또는 좌우측 어느 한 영역에 배치될 수도 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(SPXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(SPXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 구조가 적용될 수도 있다.
도 3 및 도 4는 일 실시예에 따른 표시 장치에 배치된 서브 화소의 화소 회로도들이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 제1 스캔 라인(SL1)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 스캔 라인(SL2)의 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 3의 실시예에서, 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SL1)에 연결되고, 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SL2)에 연결될 수 있다. 제1 스캔 라인(SL1)과 제2 스캔 라인(SL2)은 서로 다른 스캔 라인으로, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 서로 다른 스캔 라인에서 인가된 스캔 신호에 턴-온될 수 있다. 다만, 이에 제한되지 않는다.
도 4를 참조하면, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)의 게이트 전극은 서로 동일한 스캔 라인(SL)에 연결될 수 있다. 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 동일한 스캔 라인에서 인가된 스캔 신호에 의해 동시에 턴-온될 수도 있다.
도 5는 일 실시예에 따른 표시 장치의 화소들 및 발광 영역의 배치를 나타내는 평면도이다. 도 6은 일 실시예에 따른 표시 장치의 화소들 및 투광 영역의 배치를 나타내는 평면도이다.
도 5 및 도 6을 참조하면, 표시 장치(10)는 복수의 화소(PX)들을 포함할 수 있다. 복수의 화소(PX)들은 행렬 방향으로 배열될 수 있다. 예를 들어, 서로 다른 화소(PX)들은 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 제3 서브 화소(SPX3) 및 제4 서브 화소(SPX4)를 포함할 수 있다. 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 제3 서브 화소(SPX3) 및 제4 서브 화소(SPX4)는 서로 제2 방향(DR2)으로 이격되어 배열될 수 있다. 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 제3 서브 화소(SPX3) 및 제4 서브 화소(SPX4)들 각각은 서로 제1 방향(DR1)으로 반복되어 배열될 수 있다. 다만, 이에 제한되지 않는다. 각 서브 화소(SPXn)들의 배치, 및 배열은 표시 장치(10)의 화소(PX)들 배치 및 형상에 따라 달라질 수도 있다. 도면에서는 하나의 화소(PX)가 4개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
각 서브 화소(SPXn)들은 발광 영역(EMA1, EMA2, EMA3, EMA4)과 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 생성되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다. 제1 서브 화소(SPX1)는 제1 발광 영역(EMA1)을 포함하고, 제2 서브 화소(SPX2)는 제2 발광 영역(EMA2)을 포함하고, 제3 서브 화소(SPX3)는 제3 발광 영역(EMA3)을 포함하며, 제4 서브 화소(SPX4)는 제4 발광 영역(EMA4)을 포함할 수 있다. 화소(PX)의 비발광 영역은 각 서브 화소(SPXn)들의 발광 영역(EMA1, EMA2, EMA3, EMA4) 이외의 영역일 수 있다.
각 서브 화소(SPXn)들은 발광 영역(EMA1, EMA2, EMA3, EMA4)에 대응되는 투광 영역(TA1, TA2, TA3, TA4) 및 비발광 영역에 대응되는 차광 영역(BA)을 포함할 수 있다. 투광 영역(TA1, TA2, TA3, TA4)은 발광 영역(EMA1, EMA2, EMA3, EMA4)에서 생성된 광이 각 서브 화소(SPXn)에서 출사되는 영역이고, 차광 영역(BA)은 광이 출사되지 않는 영역일 수 있다. 제1 서브 화소(SPX1)는 제1 투광 영역(TA1)을 포함하고, 제2 서브 화소(SPX2)는 제2 투광 영역(TA2)을 포함하고, 제3 서브 화소(SPX3)는 제3 투광 영역(TA3)을 포함하며, 제4 서브 화소(SPX4)는 제4 투광 영역(TA4)을 포함할 수 있다. 화소(PX)의 차광 영역(BA)은 각 서브 화소(SPXn)들의 투광 영역(TA1, TA2, TA3, TA4) 이외의 영역일 수 있다.
각 서브 화소(SPXn)의 투광 영역(TA1, TA2, TA3, TA4)은 발광 영역(EMA1, EMA2, EMA3, EMA4)들 각각에 대응될 수 있으나, 반드시 그렇지는 않을 수 있다. 예를 들어, 각 서브 화소(SPXn)의 투광 영역(TA1, TA2, TA3, TA4)은 발광 영역(EMA1, EMA2, EMA3, EMA4)과 각각 중첩하거나 동일한 형상을 갖지 않을 수도 있다. 표시 장치(10)의 각 화소(PX) 및 서브 화소(SPXn)에서 발광 영역(EMA1, EMA2, EMA3, EMA4)은 후술하는 발광 소자(ED, 도 9에 도시)들이 배치되어 광이 방출되는 영역이고, 투광 영역(TA1, TA2, TA3, TA4)은 상기 광들이 출사되어 서브 화소(SPXn)에서 광이 표시되는 영역일 수 있다.
표시 장치(10)는 광이 방출되는 발광 영역(EMA1, EMA2, EMA3, EMA4)과 상기 광들이 출사되는 투광 영역(TA1, TA2, TA3, TA4)을 포함할 수 있다. 각 서브 화소(SPXn)의 발광 영역(EMA1, EMA2, EMA3, EMA4) 및 투광 영역(TA1, TA2, TA3, TA4)은 서로 다른 색의 광이 방출되고 출사될 수 있다. 예를 들어, 표시 장치(10)는 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 서로 동일한 색의 광을 방출하는 반면, 각 서브 화소(SPXn)에서 출사되는 광들은 서로 다른 색을 가질 수 있다.
도 7은 일 실시예에 따른 일 화소에 배치된 발광 영역들을 개략적으로 나타내는 평면도이다. 도 8은 일 실시예에 따른 일 화소에 배치된 투광 영역들을 개략적으로 나타내는 평면도이다.
도 7 및 도 8을 참조하면, 표시 장치(10)는 각 서브 화소(SPXn)들의 발광 영역(EMA1, EMA2, EMA3, EMA4)에서 방출되는 광들은 서로 동일한 색, 또는 실질적으로 동일한 중심 파장 대역을 가질 수 있다. 다만, 발광 영역(EMA#)에서 방출된 광들은 서브 화소(SPXn)에 배치된 컬러 제어 구조물(도 12 내지 도 14에 도시)을 통해 다른 색 또는 중심 파장 대역을 갖는 광으로 변환되어 투광 영역(TA#)에서 출사될 수 있다.
예를 들어, 제1 서브 화소(SPX1)는 제1 색의 광이 출사되고, 제3 서브 화소(SPX3)는 제2 색의 광이 출사되고, 제4 서브 화소(SPX4)는 제3 색의 광이 출사될 수 있다. 제2 서브 화소(SPX2)는 제1 색의 광, 제2 색의 광, 및 제3 색의 광이 각각 출사되거나, 이들이 혼합된 혼합광인 제4 색의 광이 출사될 수 있다. 일 예로, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 다만, 각 서브 화소(SPXn)들은 동일한 발광 소자(ED)를 포함하고, 발광 영역(EMA#)들은 동일한 색의 광, 예를 들어 제3 색의 청색 광을 방출할 수 있다. 각 서브 화소(SPXn)의 발광 소자(ED)가 방출하는 제3 색의 청색 광들 중 일부는 서브 화소(SPXn)에 배치된 컬러 제어 구조물을 통해 제3 색과 다른 색, 또는 중심 파장 대역을 갖는 광으로 변환되어 출사될 수 있다.
일 실시예에 따르면, 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)에서 방출된 광은 제1 색의 적색 광으로 변환되어 제1 투광 영역(TA1)에서 출사되고, 제3 서브 화소(SPX3)에 배치된 발광 소자(ED)에서 방출된 광은 제2 색의 녹색 광으로 변환되어 제3 투광 영역(TA3)에서 출사될 수 있다. 제4 서브 화소(SPX4)에 배치된 발광 소자(ED)에서 방출된 광은 변환되지 않고 제3 색의 청색 광으로 제4 투광 영역(TA4)에서 출사될 수 있다.
제2 서브 화소(SPX2)에 배치된 발광 소자(ED)에서 방출된 광은 일부는 제1 색의 적색 광으로 변환되고, 다른 일부는 제2 색의 녹색 광으로 변환되며, 또 다른 일부는 변환되지 않고 제3 색의 청색 광으로 출사될 수 있다. 제2 서브 화소(SPX2)의 제2 투광 영역(TA2)에서는 제1 색의 적색 광, 제2 색의 녹색 광, 및 제3 색의 청색 광이 각각, 또는 이들이 혼합되어 출사될 수 있다. 제2 서브 화소(SPX2)의 제2 투광 영역(TA2)은 제1 색의 광이 출사되는 제1 서브 투광 영역(STA1), 제2 색의 광이 출사되는 제2 서브 투광 영역(STA2), 및 제3 색의 광이 출사되는 제3 서브 투광 영역(STA3)을 포함할 수 있다. 제2 서브 영역(SPX2)의 제2 투광 영역(TA2)에서 제1 내지 제3 서브 투광 영역(STA1, STA2, STA3)은 제1 방향(DR1)으로 서로 이격되거나, 맞닿아 배치될 수 있다. 다만, 제2 투광 영역(TA2)이 복수의 서브 투광 영역(STA1, STA2, STA3)들을 포함하더라도 서브 투광 영역(STA1, STA2, STA3)들이 물리적인 계면을 형성하며 구분되지 않을 수 있다. 도면에 도시된 복수의 서브 투광 영역(STA1, STA2, STA3)들은 후술하는 제2 서브 화소(SPX2)에 배치된 컬러 제어 구조물(도 12 내지 도 14에 도시)들에 대응하여 구분되는 영역으로서, 표시 장치(10)의 제2 서브 화소(SPX2)에서 물리적으로 구분되지 않고 하나의 제2 투광 영역(TA2)을 형성할 수 있다. 다만, 이에 제한되지 않으며, 제2 서브 화소(SPX2)에 배치된 뱅크층(BNL)의 구조에 따라 제2 투광 영역(TA2)은 물리적으로 이격된 복수의 서브 투광 영역(STA1, STA2, STA3)들을 포함할 수도 있다.
표시 장치(10)는 각 화소(PX)들이 서로 다른 색의 광이 출사되는 서브 화소(예를 들어, 제1 서브 화소(SPX1), 제3 서브 화소(SPX3), 및 제4 서브 화소(SPX4))에 더하여, 서로 다른 색의 광이 동시에 출사되거나 혼합되어 출사되는 서브 화소(예를 들어, 제2 서브 화소(SPX2))를 포함할 수 있다. 이는 표시 장치(10)의 각 서브 화소(SPXn)들이 갖는 발광 소자(ED)들의 배치, 및 컬러 제어 구조물들의 배치에 따라 달라질 수 있다.
이하, 표시 장치(10)에 배치된 화소(PX) 및 서브 화소(SPXn)들의 구조에 대하여 상세히 설명하기로 한다.
도 9는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 9는 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME: RME1, RME2)들, 격벽(BP1, BP2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE: CNE1, CNE2)의 평면 배치를 도시하고 있다.
도 9를 참조하면, 표시 장치(10)의 화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 제3 서브 화소(SPX3) 및 제4 서브 화소(SPX4)를 포함할 수 있다. 각 서브 화소(SPXn)들의 배치 및 이들이 표시하는 색에 대한 설명은 상술한 바와 동일하다. 도면에서는 서로 다른 색의 광들이 동시, 또는 혼합되어 출사되는 제2 서브 화소(SPX2)가 제1 서브 화소(SPX1) 및 제3 서브 화소(SPX3) 사이에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 제2 서브 화소(SPX2)의 위치는 달라질 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 해당 서브 화소(SPXn)의 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 타 측인 하측에 배치될 수 있다. 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)을 따라 교번되어 배열되며, 제1 방향(DR1)으로 이격된 서로 다른 서브 화소(SPXn)의 발광 영역(EMA) 사이에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)과 서브 영역(SA)은 서로 제1 방향(DR1)으로 교대 배열되고, 발광 영역(EMA) 및 서브 영역(SA) 각각은 제2 방향(DR2)으로 반복 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 9와 다른 배열을 가질 수도 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.
표시 장치(10)는 복수의 전극(RME: RME1, RME2)들, 격벽(BP1, BP2)들, 뱅크층(BNL), 발광 소자(ED)들, 및 연결 전극(CNE: CNE1, CNE2)들을 포함할 수 있다.
복수의 격벽(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 격벽(BP1, BP2)들은 대체로 제1 방향(DR1)으로 연장되고, 서로 제2 방향(DR2)을 이격되어 배치될 수 있다.
예를 들어, 격벽(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 서로 제2 방향(DR2)으로 이격된 제1 격벽(BP1), 및 제2 격벽(BP2)을 포함할 수 있다. 제1 격벽(BP1)은 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 일 측인 좌측에 배치되고, 제2 격벽(BP2)들은 제1 격벽(BP1)과 이격되어 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 타 측인 우측에 배치될 수 있다. 제1 격벽(BP1)과 제2 격벽(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치되며, 표시 영역(DPA)에서 섬형의 패턴으로 배치될 수 있다. 제1 격벽(BP1)과 제2 격벽(BP2) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 격벽(BP1)과 제2 격벽(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이보다 작을 수 있다. 제1 격벽(BP1)과 제2 격벽(BP2)은 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분과 이격될 수 있다. 다만, 이에 제한되지 않고, 격벽(BP1, BP2)들은 뱅크층(BNL)과 일체화되거나, 뱅크층(BNL)의 제2 방향(DR2)으로 연장된 부분과 일부 중첩할 수도 있다. 이 경우, 격벽(BP1, BP2)들의 제1 방향(DR1) 길이는 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이와 동일하거나 더 클 수 있다.
도면에서는 각 서브 화소(SPXn)마다 2개의 격벽(BP1, BP2)이 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 격벽(BP1, BP2)들의 개수 및 형상은 전극(RME)들의 개수 또는 배치 구조에 따라 달라질 수 있다.
복수의 전극(RME: RME1, RME2)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME1, RME2)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 후술하는 발광 소자(ED)와 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며, 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심에서 우측에 배치된다. 제1 전극(RME1)은 제1 격벽(BP1) 상에 배치되고, 제2 전극(RME2)은 제2 격벽(BP2) 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 뱅크층(BNL)을 넘어 해당 서브 화소(SPXn) 및 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)에서 서로 이격되거나 분리될 수 있다.
도면에서는 각 서브 화소(SPXn)마다 2개의 전극(RME)들이 제1 방향(DR1)으로 연장된 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치(10)는 하나의 서브 화소(SPXn)에 더 많은 수의 전극(RME)들이 배치되거나, 전극(RME)들이 부분적으로 절곡되고, 위치에 따라 폭이 다른 형상을 가질 수도 있다.
뱅크층(BNL)은 복수의 서브 화소(SPXn)들, 및 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 표시 장치(10)의 서브 화소(SPXn)들, 발광 영역(EMA) 및 서브 영역(SA)은 뱅크층(BNL)의 배치에 의해 구분되는 영역들일 수 있다. 복수의 서브 화소(SPXn)들과 발광 영역(EMA)들, 및 서브 영역(SA)들 사이의 간격은 뱅크층(BNL)의 폭에 따라 달라질 수 있다.
뱅크층(BNL)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크층(BNL)은 서브 화소(SPXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 후술할 바와 같이, 뱅크층(BNL)은 표시 장치(10)의 컬러 제어 구조물들이 배치되는 영역을 형성할 수도 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 격벽(BP1, BP2)들 사이에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고, 양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 대체로 연장된 방향이 전극(RME)들이 연장된 제1 방향(DR1)에 수직하게 배열될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)의 연장된 방향은 제2 방향(DR2) 또는 그에 비스듬히 기울어진 방향을 향하도록 배치될 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2)들은 복수의 전극(RME)들, 및 격벽(BP1, BP2)들 상에 배치될 수 있다. 복수의 연결 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 각 연결 전극(CNE)들은 발광 소자(ED)와 접촉하고, 전극(RME) 또는 그 하부의 도전층과 전기적으로 연결될 수 있다.
연결 전극(CNE)들은 각 서브 화소(SPXn)에 배치된 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 또는 제1 격벽(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 또는 제2 격벽(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다.
도 10은 도 9의 N1-N1'선을 따라 자른 단면도이다. 도 11은 도 9의 N2-N2'선을 따라 자른 단면도이다.
도 10은 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부와 전극 컨택홀(CTD, CTS)들을 가로지르는 단면을 도시하고 있고, 도 11은 제1 서브 화소(SPXn)에 배치된 발광 소자(ED)의 양 단부와 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있다.
도 9에 더하여 도 10 및 도 11을 참조하여 표시 장치(10)의 단면 구조에 대하여 설명하면, 표시 장치(10)는 제1 기판(SUB)과 그 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 또한, 표시 장치(10)는 복수의 전극(RME: RME1, RME2)들, 발광 소자(ED) 및 연결 전극(CNE: CNE1, CNE2)을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 제1 기판(SUB)은 표시 영역(DPA)과 이를 둘러싸는 비표시 영역(NDA)을 포함하고, 표시 영역(DPA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML), 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)을 포함할 수 있다. 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 제3 도전층의 도전 패턴(예를 들어, 제3 도전 패턴(CDP3))을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제2 전압 배선(VL2)은 제3 도전층의 도전 패턴(예를 들어, 제2 도전 패턴(CDP2))을 통해 제2 전극(RME2)과 전기적으로 연결될 수 있다.
도면에서는 제1 전압 배선(VL1)과 제2 전압 배선(VL2)이 제1 도전층에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제3 도전층에 배치되어 각각 제1 트랜지스터(T1)와 제2 전극(RME2)에 직접 전기적으로 연결될 수도 있다.
버퍼층(BL)은 제1 도전층 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 표시 영역(DPA)에서 반도체층 상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터(T1, T2)의 게이트 절연막의 역할을 할 수 있다. 도면에서는 제1 게이트 절연층(GI)이 후술하는 제2 도전층의 게이트 전극(G1, G2)과 함께 패터닝되어, 제2 도전층과 반도체층의 액티브층(ACT1, ACT2) 사이에 부분적으로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 게이트 절연층(GI)은 버퍼층(BL) 상에 전면적으로 배치될 수도 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 도면에 도시하지 않았으나, 제2 도전층은 스토리지 커패시터의 일 전극을 더 포함할 수도 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 복수의 도전 패턴(CDP1, CDP2, CDP3)들과 각 트랜지스터(T1, T2)들의 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함할 수 있다. 도전 패턴(CDP1, CDP2, CDP3)들 중 일부는 서로 다른 층의 도전층들 또는 반도체층들을 서로 전기적으로 연결하며 트랜지스터(T1, T2)의 소스/드레인 전극을 역할을 할 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 버퍼층(BL)을 관통하는 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 제1 도전 패턴(CDP1)은 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1) 또는 제1 연결 전극(CNE1)으로 전달할 수 있다.
제2 도전 패턴(CDP2)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제2 도전 패턴(CDP2)은 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 전기적으로 연결될 수 있다. 제2 전압 배선(VL2)은 제2 전원 전압을 제2 전극(RME2) 또는 제2 연결 전극(CNE2)으로 전달할 수 있다.
제3 도전 패턴(CDP3)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 제1 전압 배선(VL1)과 접촉할 수 있다. 또한, 제3 도전 패턴(CDP3)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제3 도전 패턴(CDP3)은 제1 전압 배선(VL1)을 제1 트랜지스터(T1)와 전기적으로 연결하며 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다. 제2 트랜지스터(T2)는 데이터 신호를 제1 트랜지스터(T1)에 전달하거나, 초기화 신호를 전달할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
비아층(VIA)은 표시 영역(DPA)에서 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
표시 장치(10)는 비아층(VIA) 상에 배치된 표시 소자층으로서, 격벽(BP1, BP2)들, 복수의 전극(RME: RME1, RME2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들과 복수의 연결 전극(CNE: CNE1, CNE2)들을 포함할 수 있다. 또한, 표시 장치(10)는 비아층(VIA) 상에 배치된 절연층(PAS1, PAS2, PAS3)들을 포함할 수 있다.
복수의 격벽(BP1, BP2)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 격벽(BP1, BP2)들은 비아층(VIA) 상에 직접 배치될 수 있고, 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 격벽(BP1, BP2)의 돌출된 부분은 경사지거나 일정 곡률을 갖고 휘어진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 격벽(BP1, BP2) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 도면에 예시된 바와 달리, 격벽(BP1, BP2)은 단면도 상 외면이 일정 곡률을 갖고 휘어진 형상, 예컨대 반원 또는 반타원의 형상을 가질 수도 있다. 격벽(BP1, BP2)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME: RME1, RME2)들은 격벽(BP1, BP2) 및 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 제1 전극(RME1)과 제2 전극(RME2)은 적어도 격벽(BP1, BP2)의 경사진 측면 상에 배치될 수 있다. 복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 격벽(BP1, BP2)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있고, 제1 전극(RME1)과 제2 전극(RME2)이 제2 방향(DR2)으로 이격된 간격은 격벽(BP1, BP2)들 사이의 간격보다 좁을 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
격벽(BP1, BP2)들 사이에는 배치된 발광 소자(ED)는 양 단부 방향으로 광을 방출하고, 상기 방출된 광은 격벽(BP1, BP2) 상에 배치된 전극(RME)으로 향할 수 있다. 각 전극(RME)은 격벽(BP1, BP2) 상에 배치된 부분이 발광 소자(ED)에서 방출된 광을 반사시킬 수 있는 구조를 가질 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 격벽(BP1, BP2)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
전극(RME)들은 발광 영역(EMA)과 서브 영역(SA) 사이에서 뱅크층(BNL)과 중첩하는 부분에서 전극 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 접촉할 수 있다. 제1 전극 컨택홀(CTD)은 뱅크층(BNL)과 제1 전극(RME1)이 중첩하는 영역에 형성되고, 제2 전극 컨택홀(CTS)은 뱅크층(BNL)과 제2 전극(RME2)이 중첩하는 영역에 형성될 수 있다. 제1 전극(RME1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 각 전극(RME1, RME2)들은 제3 도전층의 전압 배선(VL1, VL2)들과 전기적으로 연결되지 않을 수도 있고, 후술하는 연결 전극(CNE)이 제3 도전층과 직접 연결될 수 있다.
복수의 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 제1 기판(SUB)의 상부 방향으로 반사할 수 있다.
제1 절연층(PAS1)은 표시 영역(DPA) 전면에 배치되며, 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 절연성 물질을 포함하여 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 뱅크층(BNL)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
제1 절연층(PAS1)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2)들을 포함할 수 있다. 컨택부(CT1, CT2)들은 각각 서로 다른 전극(RME)과 중첩하도록 배치될 수 있다. 예를 들어, 컨택부(CT1, CT2)들은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1)들, 및 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)들을 포함할 수 있다. 제1 컨택부(CT1)들과 제2 컨택부(CT2)들은 제1 절연층(PAS1)을 관통하여 그 하부의 제1 전극(RME1) 또는 제2 전극(RME2)의 상면 일부를 노출할 수 있다. 제1 컨택부(CT1)와 제2 컨택부(CT2)는 각각 제1 절연층(PAS1) 상에 배치되는 다른 절연층들 중 일부를 더 관통할 수 있다. 각 컨택부(CT1, CT2)들에 의해 노출된 전극(RME)은 연결 전극(CNE)과 접촉할 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다.
뱅크층(BNL)은 격벽(BP1, BP2)과 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 격벽(BP1, BP2)보다 높을 수 있고, 그 두께는 격벽(BP1, BP2)과 같거나 더 클 수 있다. 뱅크층(BNL)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 격벽(BP1, BP2)과 동일하게 폴리 이미드와 같은 유기 절연 물질을 포함할 수 있다.
발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 격벽(BP1, BP2)들 사이에서 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다.
일 실시예에서, 표시 장치(10)는 서로 다른 색의 광이 출사되는 서브 화소(SPXn)들이 서로 동일한 색의 광을 방출하는 발광 소자(ED)를 포함할 수 있다. 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 제3 서브 화소(SPX3) 및 제4 서브 화소(SPX4)는 서로 동일한 발광 소자(ED)들을 포함할 수 있다. 각 서브 화소(SPXn)들의 발광 영역(EMA)에서 방출되는 광들은 서로 동일한 색의 광, 예를 들어 제3 색의 청색 광일 수 있다. 후술할 바와 같이, 발광 소자(ED)에서 방출된 제3 색의 청색 광은 그 상에 배치된 컬러 제어 구조물들에 의해 그 색이 변환될 수 있다. 이에 대한 자세한 설명은 다른 도면이 참조하여 후술하기로 한다.
다만, 표시 장치(10)의 각 서브 화소(SPXn)들이 반드시 동일한 발광 소자(ED)들을 포함하지 않을 수도 있다. 예를 들어, 각 서브 화소(SPXn)마다 다른 색의 광을 방출하는 발광 소자(ED)들이 배치될 수 있다. 특히, 제2 서브 화소(SPX2)에서는 서로 다른 서브 투광 영역(STA1, STA2, STA3)에 대응되어 서로 다른 광을 방출하는 발광 소자(ED)들이 배치될 수도 있다. 이에 대한 설명은 다른 실시예가 참조된다.
발광 소자(ED)들은 연결 전극(CNE: CNE1, CNE2)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들, 제1 절연층(PAS1), 및 뱅크층(BNL) 상에 배치될 수 있다. 제2 절연층(PAS2)은 격벽(BP1, BP2)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다. 제2 절연층(PAS2) 중 일부분은 뱅크층(BNL) 상부, 및 서브 영역(SA)들에 배치될 수 있다.
제2 절연층(PAS2)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2)들을 포함할 수 있다. 제2 절연층(PAS2)은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 및 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)를 포함할 수 있다. 컨택부(CT1, CT2)들은 제1 절연층(PAS1)에 더하여 제2 절연층(PAS2)도 관통할 수 있다. 복수의 제1 컨택부(CT1)들과 제2 컨택부(CT2)들은 각각 그 하부의 제1 전극(RME1) 또는 제2 전극(RME2)의 상면 일부를 노출할 수 있다.
복수의 연결 전극(CNE: CNE1, CNE2)들은 복수의 전극(RME)들, 및 격벽(BP1, BP2)들 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1) 및 제1 격벽(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2) 및 제2 격벽(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제2 절연층(PAS2) 상에 배치되며 발광 소자(ED)들과 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 소자(ED)들의 일 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하여 발광 소자(ED)들의 타 단부와 접촉할 수 있다. 복수의 연결 전극(CNE)들은 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치된다. 연결 전극(CNE)들은 발광 영역(EMA)에 배치된 부분에서 발광 소자(ED)들과 접촉하고, 서브 영역(SA)에 배치된 부분에서 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 발광 소자(ED)들의 제1 단부와 접촉하고, 제2 연결 전극(CNE2)은 발광 소자(ED)들의 제2 단부와 접촉할 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 연결 전극(CNE)들이 서브 영역(SA)에 배치된 컨택부(CT1, CT2)를 통해 전극(RME)과 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 각 연결 전극(CNE)들은 각 전극(RME)들을 통해 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 연결 전극(CNE2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 각 연결 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서 복수의 연결 전극(CNE)들은 제3 도전층과 직접 접촉할 수 있고, 전극(RME)이 아닌 다른 패턴들을 통해 제3 도전층과 전기적으로 연결될 수도 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 출사될 수 있다.
제3 절연층(PAS3)은 제1 연결 전극층의 제2 연결 전극(CNE2)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제2 연결 전극(CNE2)을 덮도록 배치되고, 제2 연결 전극층의 제1 연결 전극(CNE1)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)이 제2 연결 전극(CNE2)과 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
제3 절연층(PAS3)은 서브 영역(SA)에 배치된 제1 컨택부(CT1)들을 포함할 수 있다. 제1 컨택부(CT1)는 제1 절연층(PAS1) 및 제2 절연층(PAS2)에 더하여 제3 절연층(PAS3)도 관통할 수 있다. 복수의 제1 컨택부(CT1)들은 그 하부의 제1 전극(RME1)의 상면 일부를 노출할 수 있다.
도면으로 도시하지 않았으나, 제3 절연층(PAS3), 및 제1 연결 전극(CNE1) 상에는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 일 예로, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질을 포함하거나, 제1 절연층(PAS1) 및 제3 절연층(PAS3)은 무기물 절연성 물질을 포함하되 제2 절연층(PAS2)은 유기물 절연성 물질을 포함할 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각, 또는 적어도 어느 한 층은 복수의 절연층이 교번 또는 반복하여 적층된 구조로 형성될 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.
일 실시예에 따르면, 표시 장치(10)는 발광 소자(ED)들 상에 배치된 컬러 제어 구조물(도 12의 'TPL', 'WCL') 및 컬러 필터층(도 13 및 도 14의 'CFL')을 더 포함할 수 있다. 발광 소자(ED)에서 방출된 광은 컬러 제어 구조물(TPL, WCL)과 컬러 필터층(CFL)을 거쳐 출사될 수 있으며, 각 서브 화소(SPXn)마다 동일한 종류의 발광 소자(ED)들이 배치되더라도 출사된 광의 색은 서브 화소(SPXn)마다 다를 수 있다.
도 12는 일 실시예에 따른 표시 장치의 일 화소에 배치된 파장 변환층들 및 투광층들을 나타내는 평면도이다. 도 13은 도 12의 N3-N3'선을 따라 자른 단면도이다. 도 14는 도 12의 N4-N4'선을 따라 자른 단면도이다.
도 12는 일 화소(PX)의 각 서브 화소(SPXn)들에 배치된 뱅크층(BNL)과 전극(RME1, RME2)들, 및 발광 소자(ED)들에 대하여 컬러 제어 구조물(WCL, TPL)들의 상대적인 평면 배치를 도시하고 있다. 도 13은 제1 내지 제4 서브 화소(SPX1, SPX2, SPX3, SPX4)에 배치된 컬러 제어 구조물들을 제2 방향(DR2)으로 가로지르는 단면을 도시하고 있고, 도 14는 제2 서브 화소(SPX2)에 배치된 컬러 제어 구조물들을 제1 방향(DR1)으로 가로지르는 단면을 도시하고 있다. 도 13 및 도 14에서는 각 서브 화소(SPXn)에 배치된 격벽(BP1, BP2)들, 전극(RME1, RME2)들, 뱅크층(BNL), 발광 소자(ED)들, 연결 전극(CNE1, CNE2)들의 형상을 간략히 도시하였고, 절연층(PAS1, PAS2, PAS3)들 중 제1 절연층(PAS1)만을 도시하였다. 이들의 자세한 배치 구조는 도 10 및 도 11을 참조하면 이해될 수 있을 것이다.
도 12 내지 도 14를 참조하면, 표시 장치(10)는 제1 기판(SUB) 상에 발광 소자(ED)들이 배치되고, 그 상부에 배치된 컬러 제어 구조물(TPL, WCL) 및 컬러 필터층(CFL)을 포함할 수 있다. 표시 장치(10)는 컬러 제어 구조물(TPL, WCL)들과 컬러 필터층(CFL) 사이, 및 그 상에 배치된 복수의 층들을 더 포함할 수 있다.
제4 절연층(PAS4)은 도면에 도시되지 않은 제3 절연층(PAS3)과 연결 전극(CNE1, CNE2)들 및 뱅크층(BNL) 상에 배치될 수 있다. 제4 절연층(PAS4)은 제1 기판(SUB) 상에 배치된 발광 소자(ED)들을 보호할 수 있다. 다만, 제4 절연층(PAS4)은 생략될 수 있다.
제4 절연층(PAS4) 상에는 상부 뱅크층(UBN), 컬러 제어 구조물(TPL, WCL), 컬러 패턴(CP1, CP2, CP3) 및 컬러 필터층(CFL)이 배치될 수 있다. 컬러 제어 구조물(TPL, WCL)과 컬러 필터층(CFL) 사이에는 캡핑층(CPL1, CPL2)들, 저굴절층(LRL), 및 평탄화층(PNL)이 배치되고, 컬러 필터층(CFL) 상에는 오버코트층(OC)이 배치될 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)는 컬러 필터층(CFL)이 배치되어 광이 출사되는 복수의 투광 영역(TA: TA1, TA2, TA3, TA4)과, 투광 영역(TA)들 사이에서 광이 출사되지 않는 차광 영역(BA)을 포함할 수 있다. 투광 영역(TA)은 각 서브 화소(SPXn)의 발광 영역(EMA) 중 일부분에 대응되어 배치될 수 있고, 차광 영역(BA)은 투광 영역(TA) 이외의 영역일 수 있다. 예를 들어, 차광 영역(BA)은 투광 영역(TA)들 각각을 둘러쌀 수 있다.
상부 뱅크층(UBN)은 제4 절연층(PAS4) 상에서 뱅크층(BNL)과 중첩하도록 배치될 수 있다. 상부 뱅크층(UBN)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 상부 뱅크층(UBN)은 발광 영역(EMA) 또는 발광 소자(ED)들이 배치된 부분을 둘러쌀 수 있다. 상부 뱅크층(UBN)은 컬러 제어 구조물(TPL, WCL)이 배치되는 영역을 형성할 수 있다.
컬러 제어 구조물(TPL, WCL)은 제4 절연층(PAS4) 상에서 상부 뱅크층(UBN)이 둘러싸는 영역 내에 배치될 수 있다. 도 12에서는 컬러 제어 구조물(TPL, WCL)이 뱅크층(BNL)과 일정 간격 이격되어 배치된 것처럼 도시되어 있으나, 몇몇 서브 화소(SPXn)에서 컬러 제어 구조물(TPL, WCL)은 뱅크층(BNL) 및 상부 뱅크층(UBN)이 둘러싸는 영역을 채우도록 배치될 수 있다. 컬러 제어 구조물(TPL, WCL)은 상부 뱅크층(UBN)의 내측 측변과 직접 접촉하도록 배치될 수 있다. 컬러 제어 구조물(TPL, WCL)들은 상부 뱅크층(UBN)이 둘러싸는 투광 영역(TA)에 배치되어 표시 영역(DPA)에서 섬형의 패턴을 형성할 수 있다. 다만, 이에 제한되지 않고, 컬러 제어 구조물(TPL, WCL)은 각각 일 방향으로 연장되어 복수의 서브 화소(SPXn)들에 걸쳐 배치됨으로써 선형의 패턴을 형성할 수도 있다.
각 서브 화소(SPXn)의 발광 소자(ED)가 제3 색의 청색광을 방출하는 실시예에서, 컬러 제어 구조물(TPL, WCL)은 복수의 파장 변환층(WCL: WCL1, WCL2, WCL3, WCL4), 및 복수의 투광층(TPL: TPL1, TPL2)을 포함할 수 있다. 파장 변환층(WCL)은 제1 서브 화소(SPX1)에 배치된 제1 파장 변환층(WCL1), 제2 서브 화소(SPX2)에 배치된 제2 파장 변환층(WCL2)과 제3 파장 변환층(WCL3), 및 제3 서브 화소(SPX3)에 배치된 제4 파장 변환층(WCL4)을 포함할 수 있다. 투광층(TPL)은 제2 서브 화소(SPX2)에 배치된 제1 투광층(TPL1) 및 제4 서브 화소(SPX4)에 배치된 제2 투광층(TPL2)을 포함할 수 있다. 제1 파장 변환층(WCL1)은 제1 투광 영역(TA1)에 배치되고, 제2 파장 변환층(WCL2)은 제2 투광 영역(TA2)의 제1 서브 투광 영역(STA1)에 배치될 수 있다. 제3 파장 변환층(WCL3)은 제2 투광 영역(TA2)의 제2 서브 투광 영역(STA2)에 배치되고, 제4 파장 변환층(WCL4)은 제3 서브 화소(SPX3)의 제3 투광 영역(TA3)에 배치될 수 있다. 제1 투광층(TPL1)은 제2 서브 화소(SPX2)의 제3 서브 투광 영역(STA3)에 배치되고, 제2 투광층(TPL2)은 제4 서브 화소(SPX4)의 제4 투광 영역(TA4)에 배치될 수 있다.
제1 파장 변환층(WCL1) 및 제2 파장 변환층(WCL2)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제3 파장 변환층(WCL3) 및 제4 파장 변환층(WCL4)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 파장 변환층(WCL)은 발광 소자(ED)에서 입사되는 제3 색의 청색광의 파장을 변환시켜 투과시킬 수 있다. 파장 변환층(WCL)은 각 베이스 수지에 포함된 산란체(SCP)를 더 포함하고, 산란체(SCP)는 파장 변환 효율을 증가시킬 수 있다.
제1 투광층(TPL1) 및 제2 투광층(TPL2)은 제3 베이스 수지(BRS3) 및 제3 베이스 수지(BSR3) 내에 배치된 산란체(SCP)를 포함할 수 있다. 투광층(TPL)은 발광 소자(ED)에서 입사되는 제3 색의 청색광의 파장을 유지한 채 투과시킬 수 있다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 빛의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 파장 변환 물질(WCP1)은 제3 색의 청색광을 제1 색의 적색광으로 변환하고, 제2 파장 변환 물질(WCP2)은 제3 색의 청색광을 제2 색의 녹색광으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
몇몇 실시예에서, 컬러 제어 구조물(TPL, WCL)은 잉크젯 프린팅 공정, 또는 포토 레지스트 공정을 통해 형성될 수 있다. 컬러 제어 구조물(TPL, WCL)들은 이들을 이루는 재료가 상부 뱅크층(UBN)이 둘러싸는 영역 내에 분사 또는 도포된 후, 건조 또는 노광 및 현상 공정을 통해 형성될 수 있다. 일 예로, 컬러 제어 구조물(TPL, WCL)이 잉크젯 프린팅 공정으로 형성되는 실시예에서, 도면에서는 컬러 제어 구조물(TPL, WCL)의 각 층들의 상면이 굴곡지게 형성되어 상부 뱅크층(UBN)과 인접한 가장자리 부분이 중심부보다 높을 수 있다. 다만, 이에 제한되지 않는다. 컬러 제어 구조물(TPL, WCL)이 포토 레지스트 공정으로 형성되는 실시예에서, 컬러 제어 구조물(TPL, WCL)의 각 층들의 상면이 평탄하게 형성되어 상부 뱅크층(UBN)과 인접한 가장자리 부분이 상부 뱅크층(UBN)의 상면과 평행하거나, 도면과 달리 컬러 제어 구조물(TPL, WCL)의 중심부가 더 높게 형성될 수도 있다.
제1 파장 변환층(WCL1), 및 제4 파장 변환층(WCL4)은 각각 제1 서브 화소(SPX1) 및 제3 서브 화소(SPX3)에 배치될 수 있다. 제1 파장 변환층(WCL1)은 제1 서브 화소(SPX1)의 제1 발광 영역(EMA1) 상에 배치되며, 뱅크층(BNL) 및 상부 뱅크층(UBN)이 제1 서브 화소(SPX1)를 둘러싸는 영역 내에 배치될 수 있다. 제4 파장 변환층(WCL4)은 제3 서브 화소(SPX3)의 제3 발광 영역(EMA3) 상에 배치되며, 뱅크층(BNL) 및 상부 뱅크층(UBN)이 제3 서브 화소(SPX3)를 둘러싸는 영역 내에 배치될 수 있다. 이와 유사하게, 제2 투광층(TPL2)은 제4 서브 화소(SPX4)에 배치되며, 제4 발광 영역(EMA4) 상에서 뱅크층(BNL) 및 상부 뱅크층(UBN)이 제4 서브 화소(SPX4)를 둘러싸는 영역 내에 배치될 수 있다. 제1 서브 화소(SPX1)의 제1 투광 영역(TA1), 제3 서브 화소(SPX3)의 제3 투광 영역(TA3) 및 제4 서브 화소(SPX4)의 제4 투광 영역(TA4)은 각 서브 화소(SPXn)에 배치된 컬러 제어 구조물(TPL, WCL)과 후술하는 컬러 필터층(CFL)의 배치에 따라 정의될 수 있다.
제2 파장 변환층(WCL2), 제3 파장 변환층(WCL3) 및 제1 투광층(TPL1)은 각각 제2 서브 화소(SPX2)에 배치될 수 있다. 제2 파장 변환층(WCL2), 제3 파장 변환층(WCL3) 및 제1 투광층(TPL1)은 제2 발광 영역(EMA2)에 배치되며, 뱅크층(BNL) 및 상부 뱅크층(UBN)이 제2 서브 화소(SPX2)를 둘러싸는 영역 내에 함께 배치될 수 있다. 일 실시예에서, 제2 파장 변환층(WCL2), 제3 파장 변환층(WCL3) 및 제1 투광층(TPL1)은 제2 서브 화소(SPX2)에서 제1 방향(DR1)으로 서로 이격되어 배치될 수 있다. 제2 파장 변환층(WCL2)은 제2 서브 화소(SPX2)의 제2 발광 영역(EMA2)에서 제1 방향(DR1)의 일 측인 상측에 배치되고, 제3 파장 변환층(WCL3)은 제2 발광 영역(EMA2)의 중심부, 또는 중앙 영역에 배치되고, 제1 투광층(TPL1)은 제2 발광 영역(EMA2)에서 제1 방향(DR1)의 타 측인 하측에 배치될 수 있다. 제2 서브 화소(SPX2)의 제2 투광 영역(TA2)은 복수의 서브 투광 영역(STA1, STA2, STA3)을 포함하고, 이들은 제2 서브 화소(SPXn)에 배치된 서로 다른 컬러 제어 구조물(TPL, WCL)들 및 후술하는 컬러 필터층(CFL)의 배치에 따라 정의될 수 있다. 예를 들어, 제2 투광 영역(TA2) 중 제2 파장 변환층(WCL2)과 중첩하는 부분은 제1 서브 투광 영역(STA1)이 되고, 제3 파장 변환층(WCL3)과 중첩하는 부분은 제2 서브 투광 영역(STA2)이 되고, 제1 투광층(TPL1)과 중첩하는 부분은 제3 서브 투광 영역(STA3)이 될 수 있다.
표시 장치(10)는 제1 서브 화소(SPX1), 제3 서브 화소(SPX3) 및 제4 서브 화소(SPX4)와 같이, 뱅크층(BNL) 및 상부 뱅크층(UBN)이 둘러싸는 영역 내에 한 종류의 컬러 제어 구조물(TPL, WCL)이 배치된 제1 타입 서브 화소와, 제2 서브 화소(SPX2)와 같이 뱅크층(BNL) 및 상부 뱅크층(UBN)이 둘러싸는 영역 내에 서로 다른 두 종류 이상의 컬러 제어 구조물(TPL, WCL)이 배치된 제2 타입 서브 화소를 포함할 수 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 그 상부의 컬러 제어 구조물(TPL, WCL)들과 중첩하도록 배치되고, 발광 소자(ED)에서 방출된 광들은 컬러 제어 구조물(TPL, WCL)들에 입사될 수 있다. 제1 타입 서브 화소들은 그에 배치된 컬러 제어 구조물(TPL, WCL)의 종류에 따라 특정 색의 광, 또는 특정 파장 대역의 광이 투광 영역(TA)에서 출사될 수 있다. 반면, 제2 타입 서브 화소는 서로 다른 두 종류 이상의 컬러 제어 구조물(TPL, WCL)에 따라 서로 다른 색의 광, 또는 서로 다른 파장 대역의 광이 동시에 출사되거나, 이들이 혼합된 혼합광이 투광 영역(TA)에서 출사될 수 있다.
예를 들어, 각 서브 화소(SPXn)의 발광 소자(ED)는 동일한 제3 색의 청색광을 방출할 수 있고, 각 서브 화소(SPXn)에서 출사되는 광은 서로 다른 색의 광일 수 있다. 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)에서 방출된 광은 제1 파장 변환층(WCL1)으로 입사되고, 제3 서브 화소(SPX3)에 배치된 발광 소자(ED)에서 방출된 광은 제4 파장 변환층(WCL4)으로 입사되며, 제4 서브 화소(SPX4)에 배치된 발광 소자(ED)에서 방출된 광은 제2 투광층(TPL2)으로 입사될 수 있다. 제1 파장 변환층(WCL1)으로 입사된 광은 적색광으로 변환되고 제4 파장 변환층(WCL4)으로 입사된 광은 녹색광으로 변환되며, 제2 투광층(TPL2)으로 입사된 광은 파장 변환 없이 동일한 청색광으로 투과될 수 있다. 제1 서브 화소(SPX1), 제3 서브 화소(SPX3), 및 제4 서브 화소(SPX4)는 동일한 색의 광을 방출하는 발광 소자(ED)들을 포함하더라도, 그 상부에 배치된 컬러 제어 구조물(TPL, WCL)의 배치에 따라 서로 다른 색의 광을 출사할 수 있다.
제2 서브 화소(SPX2)에 배치된 발광 소자(ED)들 중 일부는 제2 파장 변환층(WCL2)과 중첩하도록 배치되고, 다른 일부는 제3 파장 변환층(WCL3)과 중첩하도록 배치되며, 또 다른 일부는 제1 투광층(TPL1)과 중첩하도록 배치될 수 있다. 제2 서브 화소(SPX2)의 발광 소자(ED)들 중 일부에서 방출된 광들은 제2 파장 변환층(WCL2)으로 입사되고, 다른 일부의 발광 소자(ED)들에서 방출된 광들은 제3 파장 변환층(WCL3)으로 입사되고, 또 다른 일부의 발광 소자(ED)들에서 방출된 광들은 제1 투광층(TPL1)으로 입사될 수 있다. 제2 파장 변환층(WCL2)은 발광 소자(ED)에서 방출된 제3 색의 청색 광을 제1 색의 적색 광으로 변환하고, 제1 서브 투광 영역(STA1)에서는 제1 색의 적색 광이 출사될 수 있다. 제3 파장 변환층(WCL3)은 발광 소자(ED)에서 방출된 제3 색의 청색 광을 제2 색의 녹색 광으로 변환하고, 제2 서브 투광 영역(STA2)에서는 제2 색의 녹색 광이 출사될 수 있다. 제1 투광층(TPL1)은 발광 소자(ED)에서 방출된 제3 색의 청색 광을 변환하지 않을 수 있고, 제3 서브 투광 영역(STA3)에서는 제3 색의 청색 광이 출사될 수 있다. 제2 서브 화소(SPX2)는 각 서브 투광 영역(STA1, STA2, STA3)마다 다른 색의 광이 출사될 수 있고, 제2 투광 영역(TA2)에서는 서로 다른 색의 광들이 동시에 출사되거나, 이들이 혼합된 혼합광, 예를 들어 백색광이 출사될 수 있다.
제1 캡핑층(CPL1)은 복수의 컬러 제어 구조물(TPL, WCL)들 및 상부 뱅크층(UBN) 상에 배치될 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 제어 구조물(TPL, WCL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 제1 캡핑층(CPL1)은 무기물 절연성 물질을 포함할 수 있다.
제1 캡핑층(CPL1)은 컬러 제어 구조물(TPL, WCL)들 덮도록 배치되고, 이들이 형성하는 단차를 따라 배치될 수 있다. 제1 서브 화소(SPX1), 제3 서브 화소(SPX3) 및 제4 서브 화소(SPX4)에서는 컬러 제어 구조물(TPL, WCL)들이 상부 뱅크층(UBN)이 둘러싸는 영역을 채우도록 배치될 수 있고, 제1 캡핑층(CPL1)은 컬러 제어 구조물(TPL, WCL)들의 상면으로부터 상부 뱅크층(UBN)의 상면까지 연장되어 배치될 수 있다. 반면, 제2 서브 화소(SPX2)에서는 컬러 제어 구조물(TPL, WCL)들, 예를 들어 제2 파장 변환층(WCL2), 제3 파장 변환층(WCL3) 및 제1 투광층(TPL1)이 상부 뱅크층(UBN)이 둘러싼 영역 내에 배치되되 이들이 서로 이격되도록 배치될 수 있다. 제2 서브 화소(SPX2)의 컬러 제어 구조물(TPL, WCL)들은 상부 뱅크층(UBN)이 둘러싼 영역을 완전히 채우도록 배치되지 않을 수 있고, 제1 캡핑층(CPL1)은 컬러 제어 구조물(TPL, WCL)들이 이격된 사이에서 제4 절연층(PAS4) 상에 직접 배치될 수 있다. 제4 절연층(PAS4)이 생략된 실시예에서, 제1 캡핑층(CPL1)은 제3 절연층(PAS3), 또는 연결 전극(CNE) 중 어느 하나 상에 직접 배치될 수 있다. 제1 캡핑층(CPL1)은 제2 서브 화소(SPX2)에서 컬러 제어 구조물(TPL, WCL)들이 서로 이격된 사이에도 배치되면서, 컬러 제어 구조물(TPL, WCL)들을 완전하게 덮을 수 있다.
저굴절층(LRL)은 제1 캡핑층(CPL1) 상에 배치될 수 있다. 저굴절층(LRL)은 컬러 제어 구조물(TPL, WCL)을 통과한 광을 리사이클(Recycle)하는 광학층으로, 표시 장치(10)의 출광 효율 및 색 순도를 향상시킬 수 있다. 저굴절층(LRL)은 낮은 굴절률을 갖는 유기 물질로 이루어질 수 있고, 컬러 제어 구조물(TPL, WCL) 및 상부 뱅크층(UBN)에 의해 형성된 단차를 보상할 수 있다.
제2 캡핑층(CPL2)은 저굴절층(LRL) 상에 배치되고, 외부로부터 수분 또는 공기 등의 불순물이 침투하여 저굴절층(LRL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 제2 캡핑층(CPL2)은 제1 캡핑층(CPL1)과 유사하게 무기물 절연 물질을 포함할 수 있다.
평탄화층(PNL)은 제2 캡핑층(CPL2) 상에서 표시 영역(DPA) 및 비표시 영역(NDA) 전면에 걸쳐 배치될 수 있다. 평탄화층(PNL)은 표시 영역(DPA)에서 컬러 제어 구조물(TPL, WCL)들과 중첩할 수 있다. 평탄화층(PNL)은 복수의 캡핑층(CPL1, CPL2)들 및 저굴절층(LRL)에 더하여, 제1 기판(SUB) 상에 배치된 부재들을 보호하며, 이들에 의해 생기는 단차를 부분적으로 보상할 수 있다. 특히, 평탄화층(PNL)은 표시 영역(DPA)에서 그 하부의 컬러 제어 구조물(TPL, WCL)들과 상부 뱅크층(UBN)과 뱅크층(BNL)에 의해 형성되는 단차를 보상하여, 그 상에 배치되는 컬러 필터층(CFL)들은 평탄한 면 상에 형성될 수 있다.
복수의 컬러 필터층(CFL: CLF1, CLF2, CFL3, CFL4, CFL5, CFL6)은 평탄화층(PNL) 상에 배치될 수 있다. 컬러 필터층(CFL) 각각은 서브 화소(SPXn)에서 투광 영역(TA), 또는 서브 투광 영역(STA1, STA2, STA3)에 배치될 수 있고, 일부분은 차광 영역(BA)까지 연장되어 배치될 수 있다. 컬러 필터층(CFL)은 차광 영역(BA)에서 다른 컬러 필터층(CFL) 또는 컬러 패턴(CP1, CP2, CP3)과 중첩될 수 있다. 컬러 필터층(CFL)이 다른 컬러 필터층(CFL)과 중첩하지 않는 부분은 광이 출사되는 투광 영역(TA)이고, 서로 다른 컬러 필터층(CFL)들이 중첩하거나 컬러 패턴(CP1, CP2, CP3)이 배치된 영역은 광의 출사가 차단되는 차광 영역(BA)일 수 있다.
컬러 필터층(CFL)은 제1 서브 화소(SPX1)에 배치되는 제1 컬러 필터층(CFL1), 제2 서브 화소(SPX2)에 배치되는 제2 내지 제4 컬러 필터층(CFL2, CFL3, CFL4), 제3 서브 화소(SPX3)에 배치되는 제5 컬러 필터층(CFL5) 및 제4 서브 화소(SPX4)에 제6 컬러 필터층(CFL6)을 포함할 수 있다. 컬러 필터층(CFL)은 투광 영역(TA) 또는 발광 영역(EMA)에 대응하여 섬형의 패턴으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 컬러 필터층(CFL)은 복수의 투광 영역(TA) 또는 발광 영역(EMA)에 걸쳐 배치되어 선형의 패턴을 형성할 수도 있다.
컬러 필터층(CFL)은 특정 파장대의 광 이외의 다른 파장대의 광을 흡수하는 염료나 안료 같은 색재(colorant)를 포함할 수 있다. 컬러 필터층(CFL)은 서브 화소(SPXn)에서 컬러 필터층(CFL)으로 입사되는 광 중 일부만을 투과시킬 수 있다. 표시 장치(10)의 각 서브 화소(SPXn)에서는 컬러 필터층(CFL)이 투과하는 광만이 선택적으로 표시될 수 있다. 예시적인 실시예에서, 제1 컬러 필터층(CFL1) 및 제2 컬러 필터층(CFL2)은 적색 컬러 필터층이고, 제3 컬러 필터층(CFL3) 및 제5 컬러 필터층(CFL5)은 녹색 컬러 필터층이고, 제4 컬러 필터층(CFL4) 및 제6 컬러 필터층(CFL6)은 청색 컬러 필터층일 수 있다. 발광 소자(ED)에서 방출된 광들은 컬러 제어 구조물(TPL, WCL)을 통과하여 컬러 필터층(CFL)을 통해 출사될 수 있다.
컬러 패턴(CP1, CP2, CP3)은 평탄화층(PNL) 또는 컬러 필터층(CFL) 상에 배치될 수 있다. 컬러 패턴(CP1, CP2, CP3)은 컬러 필터층(CFL)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 차광 영역(BA)에는 컬러 패턴(CP1, CP2, CP3)과 서로 다른 컬러 필터층(CFL)들이 적층되어 배치되고, 이들이 적층된 영역에서 광의 투과가 차단될 수 있다.
제1 컬러 패턴(CP1)은 제1 컬러 필터층(CFL1) 및 제2 컬러 필터층(CFL2)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제1 컬러 패턴(CP1)은 차광 영역(BA)에서 평탄화층(PNL) 상에 직접 배치될 수 있으며, 제1 서브 화소(SPX1)의 제1 투광 영역(TA1), 및 제2 서브 화소(SPX2)의 제1 서브 투광 영역(STA1)과 인접한 차광 영역(BA)에는 배치되지 않을 수 있다. 제1 컬러 패턴(CP1)은 제2 서브 화소(SPX2)와 제3 서브 화소(SPX3) 사이의 차광 영역(BA), 또는 제2 투광 영역(TA2) 중 제2 서브 투광 영역(STA2)과 제3 서브 투광 영역(STA3) 사이에 배치될 수 있다. 제1 서브 화소(SPX1) 주변의 차광 영역(BA)에는 제1 컬러 필터층(CFL1)이 연장되어 배치되고, 제1 서브 투광 영역(STA1)의 주변에는 제2 컬러 필터층(CFL2)이 연장되어 배치될 수 있다.
제2 컬러 패턴(CP2)은 제3 컬러 필터층(CFL3) 및 제5 컬러 필터층(CFL5)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제2 컬러 패턴(CP2)은 차광 영역(BA)의 평탄화층(PNL) 상에서 제1 컬러 패턴(CP1), 또는 제1 컬러 필터층(CFL1)이나 제2 컬러 필터층(CFL2) 상에 직접 배치될 수 있으며, 제3 서브 화소(SPX3)의 제3 투광 영역(TA3)과 인접한 차광 영역(BA)에는 배치되지 않을 수 있다. 제2 컬러 패턴(CP2)은 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2) 사이, 또는 제1 서브 화소(SPX1)와 제4 서브 화소(SPX4) 사이의 차광 영역(BA), 또는 제2 투광 영역(TA2) 중 제1 서브 투광 영역(STA1)과 제3 서브 투광 영역(STA3) 주변 중 제2 서브 투광 영역(STA2)과 맞닿지 않는 영역에 배치될 수 있다. 제3 서브 화소(SPX3) 주변의 차광 영역(BA)에는 제5 컬러 필터층(CFL5)이 연장되어 배치될 수 있다.
이와 유사하게, 제3 컬러 패턴(CP3)은 제3 컬러 필터층(CFL3) 및 제6 컬러 필터층(CFL6)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제3 컬러 패턴(CP3)은 차광 영역(BA)의 평탄화층(PNL) 상에서 제2 컬러 패턴(CP2), 또는 제2 컬러 필터층(CFL2)이나 제5 컬러 필터층(CFL5) 상에 직접 배치될 수 있으며, 제4 서브 화소(SPX4)의 제4 투광 영역(TA4)과 인접한 차광 영역(BA)에는 배치되지 않을 수 있다. 제3 컬러 패턴(CP3)은 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2) 사이, 또는 제2 서브 화소(SPX2)와 제3 서브 화소(SPX3) 사이의 차광 영역(BA), 또는 제2 투광 영역(TA2) 중 제1 서브 투광 영역(STA1)과 제2 서브 투광 영역(STA2) 사이에 배치될 수 있다. 제4 서브 화소(SPX4) 주변의 차광 영역(BA)에는 제6 컬러 필터층(CFL6)이 연장되어 배치될 수 있다.
표시 장치(10)는 뱅크층(BNL) 및 상부 뱅크층(UBN)과 중첩하는 영역이 차광 영역(BA)이 되고, 차광 영역(BA)에서 제1 컬러 패턴(CP1), 제2 컬러 패턴(CP2) 및 제3 컬러 패턴(CP3) 각각이 다른 색재를 포함하는 컬러 필터층(CFL) 중 적어도 어느 하나와 중첩하도록 배치될 수 있다. 예를 들어, 서로 다른 서브 화소(SPXn) 사이 영역에서, 제1 컬러 패턴(CP1)은 제5 컬러 필터층(CFL5) 및 제6 컬러 필터층(CFL6)과 중첩하도록 배치되고, 제2 컬러 패턴(CP2)은 제1 컬러 필터층(CFL1) 및 제6 컬러 필터층(CFL6)과 중첩하도록 배치되고, 제3 컬러 패턴(CP3)은 제1 컬러 필터층(CFL1) 및 제5 컬러 필터층(CFL5)과 중첩하도록 배치될 수 있다. 차광 영역(BA)은 서로 다른 색재를 포함하는 컬러 패턴(CP1, CP2, CP3) 및 컬러 필터층(CFL)들이 서로 중첩함으로서, 광의 투과를 차단할 수 있다.
일 실시예에 따르면, 제2 투광 영역(TA2) 내의 서로 다른 서브 투광 영역(STA1, STA2, STA3)들 사이에서, 제1 컬러 패턴(CP1)은 제2 컬러 필터층(CFL2) 및 제3 컬러 필터층(CFL3)과 중첩하도록 배치되고, 제2 컬러 패턴(CP2)은 제2 컬러 필터층(CFL2) 및 제4 컬러 필터층(CFL4)과 중첩하도록 배치되고, 제3 컬러 패턴(CP3)은 제2 컬러 필터층(CFL2) 및 제3 컬러 필터층(CFL3)과 중첩하도록 배치될 수 있다. 제2 투광 영역(TA2) 내에서 일부 영역에는 서로 다른 색재를 포함하는 컬러 필터층(CFL) 및 컬러 패턴(CP1, CP2, CP3)들이 서로 중첩하도록 배치될 수 있다. 다만, 이에 제한되지 않는다.
도면에서는 제2 서브 화소(SPX2)에 배치된 컬러 패턴(CP1, CP2, CP3)들이 서로 다른 컬러 필터층(CFL)들과 중첩하도록 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 제2 서브 화소(SPX2)는 제1 색의 적색, 제2 색의 녹색 및 제3 색의 청색 광이 제2 투광 영역(TA2) 전체에서 동시에, 또는 이들이 혼합되어 출사된다면, 서로 다른 서브 투광 영역(STA1, STA2, STA3) 사이의 영역에서 특정 파장대의 광의 투과를 차단하지 않을 수도 있다. 이 경우, 제2 서브 화소(SPX2)의 서브 투광 영역(STA1, STA2, STA3)들 사이, 또는 서로 다른 컬러 필터층(CFL)들이 맞닿거나 중첩하는 부분에 컬러 패턴(CP1, CP2, CP3)이 배치되지 않을 수도 있다.
복수의 컬러 패턴(CP1, CP2, CP3)들은 컬러 필터층(CFL)과 적층된 구조를 갖고, 서로 다른 색재를 포함한 재료에 의해 이웃한 영역 간의 혼색을 방지할 수 있다. 컬러 패턴(CP1, CP2, CP3)은 컬러 필터층(CFL)과 동일한 재료를 포함함에 따라 차광 영역(BA)을 투과한 외광 또는 반사광은 특정 색의 파장대역을 가질 수 있다. 사용자의 눈이 인식하는 색상별 민감도(eye color sensibility)는 광의 색상에 따라 다른데, 특히 청색 파장대역의 광은 녹색 파장대역의 광 및 적색 파장대역의 광보다 사용자에게 보다 덜 민감하게 인식될 수 있다. 표시 장치(10)는 차광 영역(BA)에 컬러 패턴(CP1, CP2, CP3)이 배치됨으로써, 광의 투과를 차단함과 동시에 사용자는 반사광을 상대적으로 덜 민감하게 인식할 수 있고, 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다.
오버코트층(OC)은 컬러 필터층(CFL) 및 컬러 패턴(CP1, CP2, CP3) 상에 배치될 수 있다. 오버코트층(OC)은 표시 영역(DPA) 전면에 걸쳐 배치되며, 일부분은 비표시 영역(NDA)에도 배치될 수 있다. 오버코트층(OC)은 유기 절연 물질을 포함하여 표시 영역(DPA)에 배치된 부재들을 외부로부터 보호할 수 있다.
일 실시예에 따른 표시 장치(10)는 발광 소자(ED)들의 상부에 배치되는 컬러 제어 구조물(TPL, WCL)과 컬러 필터층(CFL)을 포함하여, 각 서브 화소(SPXn)마다 동일한 종류의 발광 소자(ED)들이 배치되더라도 서로 다른 색의 광을 표시할 수 있다.
예를 들어, 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 광은 제4 절연층(PAS4)을 통과하여 제1 파장 변환층(WCL1)으로 입사될 수 있다. 제1 파장 변환층(WCL1)의 제1 베이스 수지(BRS1)는 투명한 재료로 이루어지고 상기 광 중 일부는 제1 베이스 수지(BRS1)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1)으로 입사될 수 있다. 다만, 상기 광 중 적어도 일부는 제1 베이스 수지(BRS1) 내에 배치된 산란체(SCP) 및 제1 파장 변환 물질(WCP1)로 입사되고, 상기 광은 산란 및 파장이 변환되어 적색광으로 제1 캡핑층(CPL1)으로 입사될 수 있다. 제1 캡핑층(CPL1)으로 입사된 광들은 저굴절층(LRL), 제2 캡핑층(CPL2) 및 평탄화층(PNL)을 통과하여 제1 컬러 필터층(CFL1)으로 입사되고, 제1 컬러 필터층(CFL1)은 적색광을 제외한 다른 광들의 투과를 차단할 수 있다. 이에 따라, 제1 서브 화소(SPX1)에서는 적색광이 출사될 수 있다.
이와 유사하게, 제3 서브 화소(SPX3)에 배치된 발광 소자(ED)에서 방출된 광들은 제4 절연층(PAS4), 제4 파장 변환층(WCL4), 제1 캡핑층(CPL1), 저굴절층(LRL), 제2 캡핑층(CPL2), 평탄화층(PNL) 및 제5 컬러 필터층(CFL5)을 지나 녹색광으로 출사될 수 있다.
제4 서브 화소(SPX4)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 제4 절연층(PAS4)을 통과하여 제2 투광층(TPL2)으로 입사될 수 있다. 제2 투광층(TPL2)의 제3 베이스 수지(BRS3)는 투명한 재료로 이루어지고 상기 광 중 일부는 제3 베이스 수지(BRS3)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1)으로 입사될 수 있다. 제1 캡핑층(CPL1)으로 입사된 광들은 저굴절층(LRL), 제2 캡핑층(CPL2) 및 평탄화층(PNL)을 통과하여 제6 컬러 필터층(CFL6)으로 입사되고, 제6 컬러 필터층(CFL6)은 청색광을 제외한 다른 광들의 투과를 차단할 수 있다. 이에 따라, 제4 서브 화소(SPX4)에서는 청색광이 출사될 수 있다.
제2 서브 화소(SPX2)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 제4 절연층(PAS4)을 통과하여 제2 파장 변환층(WCL2), 제3 파장 변환층(WCL3) 및 제1 투광층(TPL1) 중 어느 하나로 입사될 수 있다. 상기 광들은 제3 파장 변환층(WCL3) 및 제1 투광층(TPL1)과, 제1 캡핑층(CPL1), 저굴절층(LRL), 제2 캡핑층(CPL2) 및 평탄화층(PNL)을 통과하여 서로 다른 컬러 필터층(CFL)으로 입사될 수 있다. 제2 파장 변환층(WCL2)을 통과한 광들은 제2 컬러 필터층(CFL2)으로 입사되고, 제2 컬러 필터층(CFL2)은 적색광을 제외한 다른 광들의 투과를 차단할 수 있다. 제3 파장 변환층(WCL3)을 통과한 광들은 제3 컬러 필터층(CFL3)으로 입사되고, 제3 컬러 필터층(CFL3)은 녹색광을 제외한 다른 광들의 투과를 차단할 수 있다. 제1 투광층(TPL1)을 통과한 광들은 제3 컬러 필터층(CFL3)으로 입사되고, 제3 컬러 필터층(CFL3)은 청색광을 제외한 다른 광들의 투과를 차단할 수 있다. 이에 따라, 제2 서브 화소(SPX2)에서는 적색광, 녹색광 및 청색광이 동시에 출사되거나, 이들이 혼합된 혼합광, 예를 들어 백색광이 출사될 수 있다.
각 서브 화소(SPXn)들은 적어도 한 쌍의 제1 전극(RME1)과 제2 전극(RME2)이 배치되고, 각 서브 화소(SPXn)들에 배치된 발광 소자(ED)들은 서로 동일한 제1 전극(RME1) 및 제2 전극(RME2), 또는 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)과 전기적으로 연결될 수 있다. 제1 서브 화소(SPX1), 제3 서브 화소(SPX3), 및 제4 서브 화소(SPX4)는 각각 하나의 색의 광을 출사하므로, 이들에 배치된 발광 소자(ED)들이 서로 동일한 전극(RME) 및/또는 연결 전극(CNE)에 전기적으로 연결될 수 있다. 제2 서브 화소(SPX2)는 서로 다른 색의 광들이 동시에 출사되거나 이들의 혼합광이 출사되더라도, 제2 서브 화소(SPX2)에 배치된 발광 소자(ED)들이 서로 동일한 전극(RME) 및/또는 연결 전극(CNE)에 전기적으로 연결될 수 있다. 제2 서브 화소(SPX2)는 다른 서브 화소(SPX1)들과 다른 출광 구조를 갖더라도, 이들과 동일한 화소 회로 구조를 포함할 수 있다. 도 3 및 도 4에 예시된 바와 같이, 표시 장치(10)의 각 서브 화소(SPXn)들이 3T1C 화소 회로 구조를 갖는 실시예에서, 제2 서브 화소(SPX2)는 3T1C 화소 회로 구조를 포함하여 복수의 발광 소자(ED)들이 동일한 구동 신호에 발광할 수 있고, 제2 서브 화소(SPX2)에서는 서로 다른 색의 광들이 동시에 출사되거나 이들의 혼합광이 출사될 수 있다.
제1 서브 화소(SPX1), 제3 서브 화소(SPX3), 및 제4 서브 화소(SPX4)는 각각 한가지의 특정 파장대의 광을 출사하므로, 복수의 발광 소자(ED)들이 동시에 구동되거나 발광하더라도, 해당 서브 화소(SPXn)에서 표시되는 색의 색좌표를 조절하는 데에 무리가 없을 수 있다. 제1 서브 화소(SPX1), 제3 서브 화소(SPX3), 및 제4 서브 화소(SPX4)는 발광 소자(ED)가 발광하기 위한 구동 전류, 및 컬러 제어 구조물(TPL, WCL)과 컬러 필터층(CFL)의 두께를 조절하여 원하는 색좌표를 얻을 수 있다. 반면, 제2 서브 화소(SPXn)는 발광 소자(ED)들이 동시에 구동되어 발광하기 때문에, 구동 전류를 제어하기 보다 컬러 제어 구조물(TPL, WCL)과 컬러 필터층(CFL)의 두께를 조절하여 원하는 색좌표를 얻을 수 있다. 특히, 제2 서브 화소(SPXn)가 둘 이상의 광들이 혼합된 혼합광이 출사되므로, 혼합광에서 특정 색의 광에 대한 색좌표를 조절할 경우, 해당 색의 광과 관련된 컬러 제어 구조물(TPL, WCL) 또는 컬러 필터층(CFL)의 두께를 조절하는 것으로 원하는 색좌표를 얻을 수 있다.
일 실시예에 따른 표시 장치(10)는 각 서브 화소(SPXn)에 배치된 전극(RME)들, 및 연결 전극(CNE)들의 배치는 서로 동일하고, 이들에 배치된 발광 소자(ED)들도 서로 동일한 종류를 포함하되, 각 화소(PX)가 적색, 녹색, 및 청색광에 더하여 백색광을 동시에 출사할 수 있다. 표시 장치(10)는 하나의 화소(PX)가 4개의 서브 화소(SPXn)를 포함하고, 하나의 색의 광을 출사하는 제1 타입 서브 화소(예를 들어, 제1 서브 화소, 제3 서브 화소, 및 제4 서브 화소)와 둘 이상의 색의 광, 또는 혼합광을 출사하는 제2 타입 서브 화소를 포함할 수 있다. 제1 타입 서브 화소와 제2 타입 서브 화소는 전극(RME), 및 발광 소자(ED)들의 구조는 서로 동일하되, 그 상에 배치된 컬러 제어 구조물(TPL, WCL)들의 배치가 달라 서로 다른 색의 광들이 출사될 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서, 표시 장치(10)는 각 서브 화소(SPXn)마다 배치된 발광 소자(ED)들이 다르고, 전극 구조가 다르면서 각 서브 화소(SPXn)마다 다른 색의 광을 출사할 수 있다. 이 경우, 각 서브 화소(SPXn)에 배치된 컬러 제어 구조물(TPL, WCL)은 서로 동일할 수 있다. 이에 대한 설명은 다른 실시예를 참조하여 후술하기로 한다.
도 15는 일 실시예에 따른 발광 소자의 개략도이다.
도 15를 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn, Se 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 발광층(36) 사이, 또는 제2 반도체층(32)과 발광층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, InN 및 SLs 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번되어 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번되어 적층된 구조인 경우, 양자층은 AlGaN, 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번되어 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다양한 실시예들에 대하여 설명하기로 한다.
도 16은 다른 실시예에 따른 표시 장치의 일 화소에 배치된 파장 변환층들 및 투광층들을 나타내는 평면도이다. 도 17은 도 16의 N5-N5'선을 따라 자른 단면도이다. 도 17은 도 16의 제2 서브 화소(SPX2)를 제1 방향(DR1)으로 가로지르도록 자른 단면을 도시하고 있다.
도 16 및 도 17을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 제2 서브 화소(SPX2)의 제2 파장 변환층(WCL2), 제3 파장 변환층(WCL3) 및 제1 투광층(TPL1)이 서로 이격되지 않고 맞닿아 배치될 수 있다. 제2 서브 화소(SPX2)에 배치되는 컬러 제어 구조물로서, 제2 파장 변환층(WCL2), 제3 파장 변환층(WCL3) 및 제1 투광층(TPL1)은 뱅크층(BNL) 및 상부 뱅크층(UBN)이 둘러싸는 영역을 채우도록 배치될 수 있다. 제2 파장 변환층(WCL2), 제3 파장 변환층(WCL3) 및 제1 투광층(TPL1)들이 서로 맞닿아 배치됨에 따라, 이들을 덮도록 배치되는 제1 캡핑층(CPL1)은 컬러 제어 구조물들 하부의 제4 절연층(PAS4)과 직접 접촉하지 않을 수 있다.
제2 서브 화소(SPX2)의 컬러 제어 구조물들이 서로 맞닿아 배치됨에 따라, 발광 소자(ED)에서 방출된 광들 중 일부가 인접한 다른 컬러 제어 구조물로 입사될 수 있다. 예를 들어, 제3 파장 변환층(WCL3)과 중첩하도록 배치된 발광 소자(ED)에서 방출된 광들 중 일부는 제3 파장 변환층(WCL3)을 통해 컬러 필터층(CFL)으로 입사하는 반면, 다른 일부는 제2 파장 변환층(WCL2) 또는 제1 투광층(TPL1)을 통해 컬러 필터층(CFL)으로 입사할 수도 있다. 다만, 발광 소자(ED)에서 방출된 광들 중 일부가 다른 컬러 제어 구조물을 통해 출사되더라도, 제2 서브 화소(SPX2)에서 출사되는 광들의 광량은 제2 서브 화소(SPX2)에 배치된 발광 소자(ED)들의 개수에 의해 결정되므로, 컬러 제어 구조물들이 서로 맞닿아 배치되더라도 출사되는 광의 광량에는 변화가 거의 없을 수 있다. 또한, 제2 서브 화소(SPX2)에서 컬러 제어 구조물들이 발광 소자(ED)를 덮도록 배치되므로, 발광 소자(ED)에서 방출된 광들 중 의도한 바와 다른 컬러 제어 구조물을 통해 컬러 필터층(CFL)으로 입사되는 광량은 거의 적을 수 있다.
도 18은 다른 실시예에 따른 표시 장치의 일 화소에 배치된 파장 변환층들 및 투광층들을 나타내는 평면도이다. 도 19는 도 18의 N6-N6'선을 따라 자른 단면도이다.
도 18 및 도 19를 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제2 서브 화소(SPX2)의 제2 파장 변환층(WCL2), 제3 파장 변환층(WCL3) 및 제1 투광층(TPL1)이 서로 부분적으로 중첩하도록 배치될 수 있다. 제2 서브 화소(SPX2)에 배치되는 컬러 제어 구조물로서, 제2 파장 변환층(WCL2), 제3 파장 변환층(WCL3) 및 제1 투광층(TPL1)은 뱅크층(BNL) 및 상부 뱅크층(UBN)이 둘러싸는 영역을 채우도록 배치될 수 있다. 제2 파장 변환층(WCL2), 제3 파장 변환층(WCL3) 및 제1 투광층(TPL1)들은 서로 인접한 다른 컬러 제어 구조물과 부분적으로 중첩하도록 배치될 수 있다. 예를 들어, 제2 파장 변환층(WCL2)은 제3 파장 변환층(WCL3)과 중첩하도록 배치되고, 제3 파장 변환층(WCL3)은 제2 파장 변환층(WCL2) 및 제1 투광층(TPL1)과 중첩하도록 배치될 수 있다. 제2 파장 변환층(WCL2), 제3 파장 변환층(WCL3) 및 제1 투광층(TPL1)들을 순차적으로 형성한 실시예에서, 제2 파장 변환층(WCL2)이 상대적으로 가장 하부에 배치되고, 제1 투광층(TPL1)이 상대적으로 가장 상부에 배치될 수 있다. 제2 파장 변환층(WCL2), 제3 파장 변환층(WCL3) 및 제1 투광층(TPL1)들이 부분적으로 서로 중첩하도록 배치됨에 따라, 이들을 덮도록 배치되는 제1 캡핑층(CPL1)은 컬러 제어 구조물들 하부의 제4 절연층(PAS4)과 직접 접촉하지 않을 수 있다.
제2 서브 화소(SPX2)에 배치되는 컬러 필터층(CFL)들은 컬러 제어 구조물들과 유사하게 서로 부분적으로 중첩하도록 배치되고, 이들이 중첩된 부분에는 컬러 패턴(CP1, CP2, CP3)이 배치되지 않을 수도 있다. 예를 들어, 제2 파장 변환층(WCL2) 상에 배치된 제2 컬러 필터층(CFL2)과 제3 파장 변환층(WCL3) 상에 배치된 제3 컬러 필터층(CFL3)은 서로 부분적으로 중첩하도록 배치될 수 있다. 제3 파장 변환층(WCL3) 상에 배치된 제3 컬러 필터층(CFL3)과 제1 투광층(TPL1) 상에 배치된 제4 컬러 필터층(CFL4)은 서로 부분적으로 중첩하도록 배치될 수 있다. 서로 다른 컬러 필터층(CFL)들이 중첩하는 부분 상에는 컬러 패턴(CP1, CP2, CP3)이 배치되지 않을 수 있다.
제2 서브 화소(SPX2)는 서로 다른 컬러 제어 구조물들이 배치되어 서로 다른 색의 광들이 동시에 또는 이들의 혼합광들이 출사될 수 있다. 제2 서브 화소(SPX2)의 제2 투광 영역(TA2)에서 적색 광, 녹색 광, 및 청색 광들의 혼합광이 출사되기에 용이한 구조로서, 제2 파장 변환층(WCL2), 제3 파장 변환층(WCL3) 및 제1 투광층(TPL1)들이 부분적으로 서로 중첩하도록 배치될 수 있다.
도 20은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 21은 도 20의 일 화소에 배치된 파장 변환층들 및 투광층들을 나타내는 평면도이다. 도 22는 도 21의 N7-N7'선을 따라 자른 단면도이다.
도 20 내지 도 22를 참조하면, 일 실시예에 따른 표시 장치(10_3)는 뱅크층(BNL)이 제2 서브 화소(SPX2)의 제2 발광 영역(EMA2)을 복수의 영역으로 구분하도록 배치되고, 상부 뱅크층(UBN)은 복수의 서브 투광 영역(STA1, STA2, STA3)들을 구분하도록 배치될 수 있다. 제2 서브 화소(SPX2)에서 제1 전극(RME1)과 제2 전극(RME2)은 뱅크층(BNL)이 구분하는 영역에 무관하게 이들을 제1 방향(DR1)으로 가로지르도록 배치될 수 있고, 발광 소자(ED)들은 뱅크층(BNL)이 구분한 복수의 영역들에 각각 나뉘어져 배치될 수 있다. 다만, 복수의 발광 소자(ED)들은 서로 동일한 제1 전극(RME1) 및 제2 전극(RME2), 또는 제1 연결 전극(CNE1) 및 제2 연결 전극(CNE2)과 전기적으로 연결될 수 있다.
제2 서브 화소(SPX2)의 제2 투광 영역(TA2)은 상부 뱅크층(UBN)에 의해 구분된 복수의 서브 투광 영역(STA1, STA2, STA3)들을 포함할 수 있다. 제2 파장 변환층(WCL2), 제3 파장 변환층(WCL3) 및 제1 투광층(TPL1)은 상부 뱅크층(UBN)에 의해 서로 구분된 영역에 각각 배치될 수 있다. 제2 서브 화소(SPX2)의 제2 컬러 필터층(CFL2), 제3 컬러 필터층(CFL3), 및 제4 컬러 필터층(CFL4)은 각각 제2 파장 변환층(WCL2), 제3 파장 변환층(WCL3) 및 제1 투광층(TPL1) 상에 배치될 수 있다. 제2 컬러 필터층(CFL2), 제3 컬러 필터층(CFL3), 및 제4 컬러 필터층(CFL4)은 상부 뱅크층(UBN)과 중첩하는 영역까지 연장되어 배치되고, 인접한 서로 다른 컬러 필터층(CFL)들은 서로 중첩할 수 있다. 또한, 서로 다른 두 컬러 필터층(CFL)들이 중첩된 부분에는 중첩된 두 컬러 필터층(CFL)들과 다른 색재를 포함한 컬러 패턴(CP1, CP2, CP3)이 배치될 수 있다.
표시 장치(10_3)의 제2 서브 화소(SPX2)는 상부 뱅크층(UBN)에 의해 구분된 영역에 배치된 서로 다른 컬러 제어 구조물들을 포함하고, 발광 소자(ED)에서 방출된 광들은 각 컬러 제어 구조물들 및 컬러 필터층(CFL)을 통해 제2 서브 화소(SPX2)의 서브 투광 영역(STA1, STA2, STA3)들에서 각각 동시에 출사될 수 있다. 제2 서브 화소(SPX2)의 제2 투광 영역(TA2)은 서로 다른 서브 투광 영역(STA1, STA2, STA3)에서 서로 다른 색의 광들이 동시에 출사될 수 있고, 제2 서브 화소(SPX2)는 상기 광들이 혼합된 색을 표시할 수 있다.
도 23은 다른 실시예에 따른 표시 장치의 일 화소에 배치된 발광 영역들을 개략적으로 나타내는 평면도이다. 도 24는 도 23의 표시 장치의 일 화소에 배치된 투광층들의 개략적인 배치를 나타내는 평면도이다.
도 23 및 도 24를 참조하면, 일 실시예에 따른 표시 장치(10_4)는 각 서브 화소(SPXn)들의 발광 영역(EMA1, EMA2, EMA3, EMA4)에서 방출되는 광들은 서로 다른 색, 또는 서로 다른 중심 파장 대역을 가질 수 있다. 발광 영역(EMA)에서 방출된 광들은 서브 화소(SPXn)에 배치된 투광층(TPL)들을 통해 광의 색, 또는 파장이 변환되지 않고 투광 영역(TA)에서 출사될 수 있다. 각 화소(PX)의 서브 화소(SPXn)들은 투광 영역(TA)에서 서로 다른 색의 광들이 출사될 수 있다.
예를 들어, 제1 서브 화소(SPX1)는 제1 색의 광이 출사되고, 제3 서브 화소(SPX3)는 제2 색의 광이 출사되고, 제4 서브 화소(SPX4)는 제3 색의 광이 출사될 수 있다. 제2 서브 화소(SPX2)는 제1 색의 광, 제2 색의 광, 및 제3 색의 광이 각각 출사되거나, 이들이 혼합된 혼합광인 제4 색의 광이 출사될 수 있다. 일 예로, 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있다. 각 서브 화소(SPXn)들은 서로 다른 색의 광을 방출하는 발광 소자(ED)를 포함하고, 각 발광 영역(EMA)들 및 투광 영역(TA)은 서로 다른 색의 광을 방출할 수 있다.
일 실시예에 따르면, 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)는 제1 색의 적색 광을 방출하고, 상기 광은 제1 서브 화소(SPX1)에 배치된 투광층(TPL)을 통해 제1 투광 영역(TA1)에서 적색 광으로 출사될 수 있다. 제1 서브 화소(SPX1)의 제1 발광 영역(EMA1)에서는 제1 색의 적색 광이 방출되고, 제1 투광 영역(TA1)에서도 제1 색의 적색 광이 출사될 수 있다.
이와 유사하게, 제3 서브 화소(SPX3)에 배치된 발광 소자(ED)는 제2 색의 녹색 광을 방출하고, 상기 광은 제3 서브 화소(SPX3)에 배치된 투광층(TPL)을 통해 제3 투광 영역(TA3)에서 녹색 광으로 출사될 수 있다. 제4 서브 화소(SPX4)에 배치된 발광 소자(ED)는 제3 색의 청색 광을 방출하고, 상기 광은 제4 서브 화소(SPX4)에 배치된 투광층(TPL)을 통해 제4 투광 영역(TA4)에서 청색 광으로 출사될 수 있다. 제3 서브 화소(SPX3)의 제3 발광 영역(EMA3)에서는 제2 색의 녹색 광이 방출되고, 제3 투광 영역(TA3)에서도 제2 색의 녹색 광이 출사될 수 있다. 제4 서브 화소(SPX4)의 제4 발광 영역(EMA4)에서는 제3 색의 청색 광이 방출되고, 제4 투광 영역(TA4)에서도 제3 색의 청색 광이 출사될 수 있다.
제2 서브 화소(SPX2)에는 서로 다른 색의 광을 방출하는 복수의 발광 소자(ED)들이 배치될 수 있다. 제2 서브 화소(SPX2)의 발광 소자(ED)들 중 일부는 제1 색의 적색 광을 방출하고, 다른 일부는 제2 색의 녹색 광을 방출하며, 또 다른 일부는 제3 색의 청색 광을 방출할 수 있다. 제2 서브 화소(SPX2)의 제2 발광 영역(EMA2)은 서로 다른 색의 광이 방출되는 복수의 서브 발광 영역(SEA1, SEA2, SEA3)들을 포함할 수 있다. 제1 서브 발광 영역(SEA1)은 제1 색의 적색 광을 방출하는 발광 소자(ED)들이 배치되어 적색 광이 방출되고, 제2 서브 발광 영역(SEA2)은 제2 색의 녹색 광을 방출하는 발광 소자(ED)들이 배치되어 녹색 광이 방출되고, 제3 서브 발광 영역(SEA3)은 제3 색의 청색 광을 방출하는 발광 소자(ED)들이 배치되어 청색 광이 방출될 수 있다.
다만, 제2 발광 영역(EMA2)이 복수의 서브 발광 영역(SEA1, SEA2, SEA3)들을 포함하더라도 서브 발광 영역(SEA1, SEA2, SEA3)들이 물리적인 계면을 형성하며 구분되지 않을 수 있다. 도면에 도시된 복수의 서브 발광 영역(SEA1, SEA2, SEA3)들은 후술하는 제2 서브 화소(SPX2)에 배치된 서로 다른 전극(도 25 및 도 26에 도시)들에 대응하여 구분되는 영역으로서, 표시 장치(10_4)의 제2 서브 화소(SPX2)에서 물리적으로 구분되지 않고 하나의 제2 발광 영역(EMA2)을 형성할 수 있다. 다만, 이에 제한되지 않고, 제2 서브 화소(SPX2)에 배치된 뱅크층(BNL) 구조에 따라 제2 발광 영역(EMA2)은 물리적으로 서로 이격된 서브 발광 영역(SEA1, SEA2, SEA3)들을 포함할 수도 있다.
표시 장치(10_4)는 각 화소(PX)들이 서로 다른 색의 광이 출사되는 서브 화소(예를 들어, 제1 서브 화소(SPX1), 제3 서브 화소(SPX3), 및 제4 서브 화소(SPX4))에 더하여, 서로 다른 색의 광이 동시에 출사되거나 혼합되어 출사되는 서브 화소(예를 들어, 제2 서브 화소(SPX2))를 포함할 수 있다. 이는 표시 장치(10_4)의 각 서브 화소(SPXn)들이 갖는 발광 소자(ED)들의 배치, 및 컬러 제어 구조물들의 배치에 따라 달라질 수 있다.
도 25는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 26은 도 25의 제2 서브 화소를 나타내는 평면도이다. 도 27은 도 26의 E1-E1'선을 따라 자른 단면도이다. 도 28은 도 26의 E2-E2'선을 따라 자른 단면도이다. 도 29는 도 26의 E3-E3'선을 따라 자른 단면도이다. 도 27 내지 도 29는 제2 서브 화소(SPX2)에 배치된 서로 다른 발광 소자(ED: ED1, ED2, ED3)들의 양 단부를 가로지르는 단면들을 도시하고 있다.
도 23 및 도 24에 더하여 도 25 내지 도 29를 참조하여, 표시 장치(10_4)의 일 화소에 배치된 전극들 구조에 대하여 설명하기로 한다. 이하에서는 중복된 설명은 생략하고, 차이점을 중심으로 설명하기로 한다.
표시 장치(10_4)의 화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 제3 서브 화소(SPX3) 및 제4 서브 화소(SPX4)를 포함할 수 있다. 이들에 대한 설명은 상술한 바와 동일하다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다. 각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다.
표시 장치(10_4)는 복수의 전극(RME: RME1, RME2, RME3, RME4, RME5, RME6)들, 격벽(BP1, BP2)들, 뱅크층(BNL), 발광 소자(ED: ED1, ED2, ED3)들, 및 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4, CNE5, CNE6)들을 포함할 수 있다.
복수의 격벽(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 격벽(BP1, BP2)들은 대체로 제1 방향(DR1)으로 연장되고, 서로 제2 방향(DR2)을 이격되어 배치될 수 있다. 예를 들어, 격벽(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 서로 제2 방향(DR2)으로 이격된 제1 격벽(BP1), 및 제2 격벽(BP2)을 포함할 수 있다. 제1 격벽(BP1)과 제2 격벽(BP2) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
복수의 전극(RME: RME1, RME2, RME3, RME4, RME5, RME6)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME)들 중 일부는 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 다른 몇몇 전극(RME)들은 서브 화소(SPXn)의 발광 영역(EMA) 내에서 뱅크층(BNL)과 부분적으로 중첩하도록 배치될 수 있다.
일 실시예에 따르면, 표시 장치(10_4)는 각 화소(PX)들 중, 제1 서브 화소(SPX1), 제3 서브 화소(SPX3) 및 제4 서브 화소(SPX4)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 해당 서브 화소들에서, 제1 전극(RME1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심에서 우측에 배치된다. 제1 전극(RME1)은 제1 격벽(BP1) 상에 배치되고, 제2 전극(RME2)은 제2 격벽(BP2) 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 뱅크층(BNL)을 넘어 해당 서브 화소(SPXn) 및 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)에서 서로 이격되거나 분리될 수 있다.
제2 서브 화소(SPX2)는 제1 전극(RME1) 및 제2 전극(RME2)에 더하여, 이들 각각과 제1 방향(DR1)으로 이격된 제3 전극(RME3), 제4 전극(RME4), 제5 전극(RME5) 및 제6 전극(RME6)을 더 포함할 수 있다.
제2 서브 화소(SPX2)에 배치된 제1 내지 제6 전극(RME1, RME2, RME3, RME4, RME5, RME6)들은 다른 서브 화소(SPXn)들에 배치된 전극(RME)들보다 제1 방향(DR1)으로 연장된 길이가 상대적으로 짧을 수 있다. 제2 서브 화소(SPXn)의 전극(RME1, RME2, RME3, RME4, RME5, RME6)들은 발광 영역(EMA)에서 서로 이격되도록 분리될 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 발광 영역(EMA)의 상측에 배치되어 제1 방향(DR1)으로 연장되고, 서로 제2 방향(DR2)으로 이격되어 대향할 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 각각 제1 격벽(BP1) 및 제2 격벽(BP2) 상에 배치되며, 발광 영역(EMA)으로부터 그 상측에 배치된 서브 영역(SA)까지 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 뱅크층(BNL)과 중첩하는 부분에 형성된 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)을 통해 제3 도전층과 전기적으로 연결될 수 있다. 제1 전극(RME1)은 제1 전극 컨택홀(CTD)을 통해 제1-1 트랜지스터(T1_1)와 전기적으로 연결될 수 있고, 제2 전극(RME2)은 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다.
제3 전극(RME3)과 제4 전극(RME4)은 발광 영역(EMA)의 중심부, 또는 중앙 영역에 배치되어 각각 제1 전극(RME1) 및 제2 전극(RME2)과 제1 방향(DR1)으로 이격될 수 있다. 제3 전극(RME3)과 제4 전극(RME4)은 제1 방향(DR1)으로 연장된 부분과, 이로부터 제2 방향(DR2)으로 절곡되어 뱅크층(BNL)과 중첩되는 부분을 포함할 수 있다. 제3 전극(RME3)과 제4 전극(RME4)은 각각 제1 방향(DR1)으로 연장된 부분이 제1 격벽(BP1) 및 제2 격벽(BP2) 상에 배치될 수 있고, 뱅크층(BNL)과 중첩하는 부분에 형성된 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)을 통해 제3 도전층과 전기적으로 연결될 수 있다. 제3 전극(RME3)은 제1 전극 컨택홀(CTD)을 통해 제1-2 트랜지스터(T1_2)와 전기적으로 연결될 수 있고, 제4 전극(RME4)은 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다.
제5 전극(RME5)과 제6 전극(RME6)은 발광 영역(EMA)의 하측에 배치되어 제1 방향(DR1)으로 연장되고, 각각 제3 전극(RME3) 및 제4 전극(RME4)과 제1 방향(DR1)으로 이격될 수 있다. 제5 전극(RME5)과 제6 전극(RME6)은 제1 방향(DR1)으로 연장된 부분과, 이로부터 제2 방향(DR2)으로 절곡되어 뱅크층(BNL)과 중첩되는 부분을 포함할 수 있다. 제5 전극(RME5)과 제6 전극(RME6)은 각각 제1 격벽(BP1) 및 제2 격벽(BP2) 상에 배치되며, 발광 영역(EMA)으로부터 그 하측에 배치된 서브 영역(SA)까지 배치될 수 있다. 제5 전극(RME5)과 제6 전극(RME6)은 뱅크층(BNL)과 중첩하는 부분에 형성된 제1 전극 컨택홀(CTD) 및 제2 전극 컨택홀(CTS)을 통해 제3 도전층과 전기적으로 연결될 수 있다. 제5 전극(RME5)은 제1 전극 컨택홀(CTD)을 통해 제1-3 트랜지스터(T1_3)와 전기적으로 연결될 수 있고, 제6 전극(RME6)은 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다.
제1 서브 화소(SPX1), 제3 서브 화소(SPX3) 및 제4 서브 화소(SPX4)는 각각 한 쌍의 전극(예를 들어, 제1 전극(RME1)과 제2 전극(RME2))을 포함하고 해당 서브 화소(SPXn)에 배치된 복수의 발광 소자(ED)들은 각각 동일한 전극(RME1, RME2)들 상에 배치될 수 있다. 이와 달리, 제2 서브 화소(SPX2)는 적어도 두 쌍 이상의 전극(예를 들어, 3쌍의 전극으로서 제1 내지 제6 전극(RME1, RME2, RME3, RME4, RME5, RME6))을 포함하고, 해당 서브 화소(SPXn)에 배치된 복수의 발광 소자(ED)들은 서로 다른 전극(RME1, RME2, RME3, RME4, RME5, RME6)들 상에 배치된 발광 소자(ED)들로 구분될 수 있다. 또한, 제2 서브 화소(SPX2)는 서로 다른 쌍의 전극(RME)들이 각각 개별적으로 구동될 수 있다. 제1 서브 화소(SPX1), 제3 서브 화소(SPX3) 및 제4 서브 화소(SPX4)는 두 전극(RME1, RME2)이 각각 제1 트랜지스터(T1)와 제2 전압 배선(VL2)에 전기적으로 연결되는 반면, 제2 서브 화소(SPX2)의 서로 다른 쌍의 전극(RME1, RME2, RME3, RME4, RME5, RME6)들은 서로 다른 제1 트랜지스터(예를 들어, 제1-1 내지 제1-3 트랜지스터(T1_1, T1_2, T1_3))들과 전기적으로 연결될 수 있다. 후술할 바와 같이, 복수의 서브 화소(SPXn)들에 배치된 발광 소자(ED)들은 서로 다른 색의 광을 방출하고, 제2 서브 화소(SPX2)에는 서로 다른 색의 광을 방출하는 발광 소자(ED)들이 함께 배치될 수 있다. 제2 서브 화소(SPX2)에서 서로 다른 색의 광을 방출하는 발광 소자(ED)들은 각각 서로 다른 쌍의 전극(RME1, RME2, RME3, RME4, RME5, RME6)들 상에 배치되고, 이들은 각각 개별적으로 구동될 수 있다. 도 3 및 도 4를 참조하여 상술한 바와 같이, 일 서브 화소(SPXn)가 3T1C 화소 회로 구조를 갖는 실시예에서, 표시 장치(10_4)의 제2 서브 화소(SPX2)는 9T3C 화소 회로 구조를 가질 수 있다.
뱅크층(BNL)은 복수의 서브 화소(SPXn)들, 및 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 뱅크층(BNL)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다.
복수의 발광 소자(ED1, ED2, ED3)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 격벽(BP1, BP2)들 사이에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다.
일 실시예에서, 각 서브 화소(SPXn)에 배치된 발광 소자(ED1, ED2, ED3)들은 서로 다른 색의 광을 방출할 수 있고, 제2 서브 화소(SPX2)에는 서로 다른 색의 광을 방출하는 복수의 발광 소자(ED1, ED2, ED3)들이 배치될 수 있다.
예를 들어, 제1 서브 화소(SPX1)는 제1 색의 적색 광을 방출하는 제1 발광 소자(ED1)가 배치될 수 있다. 제3 서브 화소(SPX3)는 제2 색의 녹색 광을 방출하는 제2 발광 소자(ED2)가 배치되고, 제4 서브 화소(SPX4)는 제3 색의 청색 광을 방출하는 제3 발광 소자(ED3)가 배치될 수 있다. 제1 서브 화소(SPX1), 제3 서브 화소(SPX3), 및 제4 서브 화소(SPX4)에 배치된 제1 내지 제3 발광 소자(ED1, ED2, ED3)는 각각 서로 이격된 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치될 수 있다.
제2 서브 화소(SPX2)는 제1 색의 적색 광을 방출하는 제1 발광 소자(ED1), 제2 색의 녹색 광을 방출하는 제2 발광 소자(ED2) 및 제3 색의 청색 광을 방출하는 제3 발광 소자(ED3)가 배치될 수 있다. 제1 발광 소자(ED1)는 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치되고, 제2 발광 소자(ED2)는 제3 전극(RME3) 및 제4 전극(RME4) 상에 배치되며, 제3 발광 소자(ED3)는 제5 전극(RME5) 및 제6 전극(RME6) 상에 배치될 수 있다. 제2 서브 화소(SPX2)의 제1 발광 소자(ED1), 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)는 각각 서로 다른 한 쌍의 전극(RME1, RME2, RME3, RME4, RME5, RME6)들 상에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배치될 수 있다.
제1 서브 화소(SPX1), 제3 서브 화소(SPX3), 및 제4 서브 화소(SPX4)에 배치된 복수의 제1 내지 제3 발광 소자(ED1, ED2, ED3)들은 해당 서브 화소(SPXn)에서 서로 동일한 전극(RME)과 전기적으로 연결되고, 해당 서브 화소(SPXn)에 배치된 동일한 발광 소자(ED)들과 함께 구동되거나 발광할 수 있다. 이와 달리, 제2 서브 화소(SPX2)에 배치된 복수의 제1 내지 제3 발광 소자(ED1, ED2, ED3)들은 해당 서브 화소(SPXn)에서 서로 다른 전극(RME)과 전기적으로 연결되고, 해당 서브 화소(SPXn)에 배치된 서로 다른 발광 소자(ED)들은 각각 개별적으로 구동되거나 발광할 수 있다.
제1 서브 화소(SPX1)의 제1 발광 영역(EMA1)에서는 제1 발광 소자(ED1)가 방출하는 제1 색의 적색 광이 방출되고, 제3 서브 화소(SPX3)의 제3 발광 영역(EMA3)에서는 제2 발광 소자(ED2)가 방출하는 제2 색의 녹색 광이 방출되고, 제4 서브 화소(SPX4)의 제4 발광 영역(EMA4)에서는 제3 발광 소자(ED3)가 방출하는 제3 색의 청색 광이 방출될 수 있다. 제2 서브 화소(SPX2)의 제2 발광 영역(EMA2)에서는 제1 내지 제3 발광 소자(ED1, ED2, ED3)들이 방출하는 적색 광, 녹색 광, 및 청색 광이 동시에 방출되거나, 이들의 혼합광인 백색 광이 방출될 수 있다. 표시 장치(10_4)는 각 서브 화소(SPXn)마다 서로 다른 발광 소자(ED)들을 포함하여 각각 다른 색의 광을 방출할 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5, CNE6)들은 복수의 전극(RME)들, 및 격벽(BP1, BP2)들 상에 배치될 수 있다. 각 연결 전극(CNE)들은 발광 소자(ED)와 접촉하고, 전극(RME) 또는 그 하부의 도전층과 전기적으로 연결될 수 있다.
연결 전극(CNE)은 제1 서브 화소(SPX1), 제3 서브 화소(SPX3), 및 제4 서브 화소(SPX4)에 배치된 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 또는 제1 격벽(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 또는 제2 격벽(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다.
연결 전극(CNE)은 제2 서브 화소(SPX2)에 배치된 제1 내지 제6 연결 전극(CNE1, CNE2, CNE3, CNE4, CNE5, CNE6)을 포함할 수 있다. 제2 서브 화소(SPX2)의 제1 연결 전극(CNE1)은 제1 전극(RME1) 상에 배치되며 제1 발광 소자(ED1)와 접촉하고, 제1 전극(RME1)과 전기적으로 연결될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2) 상에 배치되어 제2 발광 소자(ED2)와 접촉하고, 제2 전극(RME2)과 전기적으로 연결될 수 있다.
이와 유사하게, 제2 서브 화소(SPX2)에 배치된 제3 연결 전극(CNE3) 및 제4 연결 전극(CNE4)은 각각 제3 전극(RME3) 및 제4 전극(RME4) 상에 배치되며, 제2 발광 소자(ED2)와 접촉하고 제3 전극(RME3) 및 제4 전극(RME4)과 전기적으로 연결될 수 있다. 제2 서브 화소(SPX2)에 배치된 제5 연결 전극(CNE5) 및 제6 연결 전극(CNE6)은 각각 제5 전극(RME5) 및 제6 전극(RME6) 상에 배치되며, 제3 발광 소자(ED3)와 접촉하고 제5 전극(RME5) 및 제6 전극(RME6)과 전기적으로 연결될 수 있다.
표시 장치(10_4)는 각 서브 화소(SPXn)마다 다른 종류의 발광 소자(ED)들을 포함함에 따라, 발광 소자(ED) 상에 배치되는 컬러 제어 구조물들이 발광 소자(ED)에서 방출된 광을 다른 색의 광으로 변환하지 않을 수 있다. 일 실시예에 따른 표시 장치(10_4)는 서로 다른 발광 소자(ED)들 상에 배치된 복수의 투광층(TPL)들을 포함하여, 각 서브 화소(SPXn)마다 다른 색의 광을 표시할 수 있다.
도 30은 도 25의 일 화소에 배치된 투광층들을 나타내는 평면도이다. 도 31은 도 30의 E4-E4'선을 따라 자른 단면도이다. 도 32는 도 30의 E5-E5'선을 따라 자른 단면도이다.
도 23 및 도 24에 더하여 도 30 내지 도 32를 참조하여, 표시 장치(10_4)의 일 화소에 배치된 투광층(TPL)들 구조에 대하여 설명하기로 한다. 이하에서는 중복된 설명은 생략하고, 차이점을 중심으로 설명하기로 한다.
표시 장치(10_4)는 각 서브 화소(SPXn)의 상부 뱅크층(UBN)이 둘러싸는 영역에 배치된 복수의 투광층(TPL)들을 포함할 수 있다. 제1 서브 화소(SPX1), 제2 서브 화소(SPX2), 제3 서브 화소(SPX3) 및 제4 서브 화소(SPX4)에는 각각 발광 소자(ED)들 상에 투광층(TPL)이 배치될 수 있다. 투광층(TPL)은 산란체(SCP), 및 베이스 수지(BRS)를 포함하고, 발광 소자(ED)에서 방출된 광들을 변환하지 않고 그대로 상부 방향으로 출사시킬 수 있다. 투광층(TPL) 상에는 제1 캡핑층(CPL1), 저굴절층(LRL), 제2 캡핑층(CPL2), 평탄화층(PNL), 컬러 필터층(CFL), 및 오버코트층(OC)이 배치된다. 이들에 대한 자세한 설명은 상술한 바와 동일하다.
제1 서브 화소(SPX1)에 배치된 투광층(TPL)은 복수의 제1 발광 소자(ED1)들과 중첩하도록 배치된다. 제1 발광 소자(ED1)에서 방출된 제1 색의 적색 광은 투광층(TPL) 및 제1 컬러 필터층(CFL1)을 통과하여 출사되고, 제1 서브 화소(SPX1)의 제1 투광 영역(TA1)에서는 제1 색의 적색 광이 출사되거나 표시될 수 있다. 이와 유사하게, 제3 서브 화소(SPX3)에 배치된 투광층(TPL)은 복수의 제2 발광 소자(ED2)들과 중첩하도록 배치된다. 제2 발광 소자(ED2)에서 방출된 제2 색의 녹색 광은 투광층(TPL) 및 제5 컬러 필터층(CFL5)을 통과하여 출사되고, 제3 서브 화소(SPX3)의 제3 투광 영역(TA3)에서는 제2 색의 녹색 광이 출사되거나 표시될 수 있다. 제4 서브 화소(SPX4)에 배치된 투광층(TPL)은 복수의 제3 발광 소자(ED3)들과 중첩하도록 배치된다. 제3 발광 소자(ED3)에서 방출된 제3 색의 청색 광은 투광층(TPL) 및 제6 컬러 필터층(CFL6)을 통과하여 출사되고, 제4 서브 화소(SPX4)의 제4 투광 영역(TA4)에서는 제3 색의 청색 광이 출사되거나 표시될 수 있다.
제2 서브 화소(SPX2)에 배치된 투광층(TPL)은 복수의 제1 발광 소자(ED1)들, 제2 발광 소자(ED2)들, 및 제3 발광 소자(ED3)들과 중첩할 수 있다. 또한, 투광층(TPL)은 서로 이격된 복수의 전극(RME1, RME2, RME3, RME4, RME5, RME6)들과도 중첩할 수 있다. 제1 내지 제3 발광 소자(ED1, ED2, ED3)에서 방출된 광들은 각각 투광층(TPL), 및 제2 내지 제4 컬러 필터층(CFL2, CFL3, CFL4)을 통과하여 출사될 수 있다. 제2 서브 화소(SPX2)의 제2 투광 영역(TA2)에서는 제1 색의 적색 광, 제2 색의 녹색 광, 및 제3 색의 청색 광이 동시에 출사되거나, 이들이 혼합된 혼합광이 출사될 수 있다.
일 실시예에 따른 표시 장치(10_4)는 도 9 내지 도 14의 실시예와 달리, 각 서브 화소(SPXn)마다 다른 색의 광을 방출하는 발광 소자(ED)들, 및 그 상에 배치된 투광층(TPL)을 포함할 수 있다. 다만, 상술한 실시예와 동일하게, 표시 장치(10_4)는 제1 내지 제3 색의 광들 중 어느 하나를 각각 출사하는 제1 타입 서브 화소(예를 들어, 제1 서브 화소(SPX1), 제3 서브 화소(SPX3), 및 제4 서브 화소(SPX4))와, 제1 내지 제3 색의 광들을 동시에, 또는 이들의 혼합광을 출사하는 제2 타입 서브 화소(예를 들어, 제2 서브 화소(SPX2))를 포함할 수 있다.
도 33은 다른 실시예에 따른 표시 장치의 일 화소에 배치된 투광층들을 나타내는 평면도이다. 도 34는 도 33의 E6-E6'선을 따라 자른 단면도이다.
도 33 및 도 34를 참조하면, 일 실시예에 따른 표시 장치(10_5)는 뱅크층(BNL)이 제2 서브 화소(SPX2)의 제2 발광 영역(EMA2)을 복수의 영역으로 구분하도록 배치되고, 상부 뱅크층(UBN)은 복수의 서브 투광 영역(STA1, STA2, STA3)들을 구분하도록 배치될 수 있다. 제2 서브 화소(SPX2)에서 서로 다른 쌍의 전극(RME1, RME2, RME3, RME4, RME5, RME6)들은 각각 뱅크층(BNL)이 구분하는 복수의 서브 발광 영역(SEA1, SEA2, SEA3)에 대응하여 배치될 수 있다. 서로 다른 제1 내지 제3 발광 소자(ED1, ED2, ED3)들, 및 연결 전극(CNE)들도 뱅크층(BNL)이 구분하는 복수의 서브 발광 영역(SEA1, SEA2, SEA3)에 대응하여 배치될 수 있다.
제2 서브 화소(SPX2)의 제2 투광 영역(TA2)은 상부 뱅크층(UBN)에 의해 구분된 복수의 서브 투광 영역(STA1, STA2, STA3)들을 포함할 수 있다. 제2 서브 화소(SPX2)에는 상부 뱅크층(UBN)이 구분하는 복수의 영역들에 각각 투광층(TPL)들이 배치될 수 있다. 제2 서브 화소(SPX2)에 배치된 투광층(TPL)들은 상부 뱅크층(UBN)을 사이에 두고 서로 이격될 수 있다.
본 실시예의 표시 장치(10_5)는 각 서브 화소(SPXn)마다 서로 다른 색의 광을 방출하는 발광 소자(ED)들을 포함하며, 뱅크층(BNL) 및 상부 뱅크층(UBN)의 구조는 도 20의 실시예와 동일할 수 있다. 즉, 본 실시예의 표시 장치(10_5)는 도 20의 실시예와 도 25 내지 도 32의 실시예를 조합한 실시예로 이해될 수 있다. 표시 장치(10_5)의 구체적은 구조에 대한 설명은 상술한 실시예들과 실질적으로 동일한 바, 자세한 설명은 생략하기로 한다.
도 35는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 36은 도 35의 Q1-Q1'선을 따라 자른 단면도이다. 도 37은 도 35의 Q2-Q2'선을 따라 자른 단면도이다.
도 35는 표시 장치(10_6)의 일 화소(PX)에 배치된 전극(RME: RME1, RME2, RME3, RME4)들, 격벽(BP1, BP2, BP3)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4, CNE5)의 평면 배치를 도시하고 있다. 도 36에서는 서로 다른 전극(RME)들 상에 배치된 발광 소자(ED: ED1, ED2, ED3, ED4)의 양 단부를 가로지르는 단면을 도시하고 있고, 도 37에서는 복수의 컨택부(CT1, CT2, CT3, CT4)들을 가로지르는 단면을 도시하고 있다.
도 35 내지 도 37를 참조하면, 일 실시예에 따른 표시 장치(10_6)는 더 많은 수의 전극(RME: RME1, RME2, RME3, RME4)들과 격벽(BP1, BP2, BP3)들, 발광 소자(ED: ED1, ED2, ED3, ED4)들 및 연결 전극(CNE: CNE1, CNE2, CNE3, CNE4, CNE5)들을 포함할 수 있다. 본 실시예에 따른 표시 장치(10_6)는 각 서브 화소(SPXn) 당 더 많은 수의 전극과 발광 소자들을 포함하는 점에서 도 9의 실시예와 차이가 있다. 이하에서는 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
격벽(BP1, BP2, BP3)은 제1 격벽(BP1)과 제2 격벽(BP2) 사이에 배치된 제3 격벽(BP3)을 더 포함할 수 있다. 제1 격벽(BP1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 격벽(BP2)은 발광 영역(EMA)의 중심에서 우측에 배치되며, 제3 격벽(BP3)은 발광 영역(EMA)의 중심에 배치될 수 있다. 제3 격벽(BP3)은 제1 격벽(BP1) 및 제2 격벽(BP2)보다 제2 방향(DR2)으로 측정된 폭이 더 클 수 있다. 각 격벽(BP1, BP2, BP3)들 사이의 제2 방향(DR2)으로 이격된 간격은 각 전극(RME)들 사이의 간격보다 클 수 있다. 제1 격벽(BP1)은 제1 전극(RME1)과 부분적으로 중첩하도록 배치되고, 제2 격벽(BP2)은 제4 전극(RME4)과 부분적으로 중첩하도록 배치될 수 있다. 제3 격벽(BP3)은 제2 전극(RME2) 및 제3 전극(RME3)과 부분적으로 중첩하도록 배치될 수 있다. 각 전극(RME)들은 적어도 일부분이 격벽(BP1, BP2, BP3)들과 비중첩하도록 배치될 수 있다.
각 서브 화소(SPXn)마다 배치되는 복수의 전극(RME)은 제1 전극(RME1) 및 제2 전극(RME2)에 더하여 제3 전극(RME3)과 제4 전극(RME4)을 더 포함할 수 있다.
제3 전극(RME3)은 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치되고, 제4 전극(RME4)은 제2 전극(RME2)을 사이에 두고 제3 전극(RME3)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 서브 화소(SPXn)의 좌측으로부터 우측으로 갈수록 제1 전극(RME1), 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)이 순차적으로 배치될 수 있다. 각 전극(RME)들은 서로 제2 방향(DR2)으로 이격되어 대향할 수 있다. 복수의 전극(RME)들은 서브 영역(SA)의 분리부(ROP)에서 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)의 전극(RME)들과 이격될 수 있다.
복수의 전극(RME)들 중, 제1 전극(RME1)과 제2 전극(RME2)은 각각 뱅크층(BNL) 하부에 배치된 전극 컨택홀(CTD, CTS)을 통해 하부의 제1 도전 패턴(CDP1) 및 제2 전압 배선(VL2)과 접촉하는 반면, 제3 전극(RME3)과 제4 전극(RME4)은 그렇지 않을 수 있다.
제1 절연층(PAS1)은 상술한 실시예들과 유사한 구조로 배치될 수 있다. 제1 절연층(PAS1)은 표시 영역(DPA)에 전면적으로 배치되며, 복수의 전극(RME)들 및 격벽(BP1, BP2, BP3)들을 덮을 수 있다.
복수의 발광 소자(ED)들은 격벽(BP1, BP2, BP3)들 사이, 또는 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들 중 일부는 제1 격벽(BP1)과 제3 격벽(BP3) 사이에 배치되고, 다른 일부는 제3 격벽(BP3)과 제2 격벽(BP2) 사이에 배치될 수 있다. 일 실시예에 따르면, 발광 소자(ED)는 제1 격벽(BP1)과 제3 격벽(BP3) 사이에 배치된 제1 발광 소자(ED1) 및 제3 발광 소자(ED3)와, 제3 격벽(BP3)과 제2 격벽(BP2) 사이에 배치된 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)를 포함할 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 각각 제1 전극(RME1)과 제3 전극(RME3) 상에 배치되고, 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 각각 제2 전극(RME2)과 제4 전극(RME4) 상에 배치될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 하측, 또는 서브 영역(SA)에 인접하여 배치되고, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 상측에 인접하여 배치될 수 있다.
다만, 각 발광 소자(ED)들은 발광 영역(EMA)에서 배치된 위치에 따라 구분되는 것이 아니며, 후술하는 연결 전극(CNE)과의 연결 관계에 따라 구분된 것일 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들의 배치 구조에 따라 양 단부가 접촉하는 연결 전극(CNE)이 서로 다를 수 있고, 접촉하는 연결 전극(CNE)의 종류에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
복수의 연결 전극(CNE)은 제1 전극(RME1) 상에 배치된 제1 연결 전극(CNE1) 및 제2 전극(RME2) 상에 배치된 제2 연결 전극(CNE2)에 더하여, 복수의 전극(RME)들에 걸쳐 배치된 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)을 더 포함할 수 있다.
도 9 내지 도 11의 실시예와 달리, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제1 방향(DR1)으로 연장된 길이가 비교적 짧을 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)의 중심을 기준으로 하측에 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)과 해당 서브 화소(SPXn)의 서브 영역(SA)에 걸쳐 배치되고, 각각 서브 영역(SA)에 형성된 컨택부(CT1, CT2)를 통해 전극(RME)과 직접 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 직접 접촉하고, 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다.
제3 연결 전극(CNE3)은 제3 전극(RME3) 상에 배치된 제1 연장부(CN_E1), 제1 전극(RME1) 상에 배치된 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 이격 대향하고, 제2 연장부(CN_E2)는 제1 연결 전극(CNE1)과 제1 방향(DR1)으로 이격될 수 있다. 제1 연장부(CN_E1)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제2 연장부(CN_E2)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제1 연장부(CN_E1)와 제2 연장부(CN_E2)는 발광 영역(EMA) 내에 배치될 수 있다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 중심부에서 제1 전극(RME1) 및 제3 전극(RME3)에 걸쳐 배치될 수 있다. 제3 연결 전극(CNE3)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제4 연결 전극(CNE4)은 제4 전극(RME4) 상에 배치된 제3 연장부(CN_E3), 제2 전극(RME2) 상에 배치된 제4 연장부(CN_E4), 및 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제3 연장부(CN_E3)는 제2 연결 전극(CNE2)과 제2 방향(DR2)으로 이격 대향하며, 제4 연장부(CN_E4)는 제2 연결 전극(CNE2)과 제1 방향(DR1)으로 이격될 수 있다. 제3 연장부(CN_E3)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제4 연장부(CN_E4)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제3 연장부(CN_E3)와 제4 연장부(CN_E4)는 발광 영역(EMA) 내에 배치될 수 있다. 제2 연결부(CN_B2)는 발광 영역(EMA)의 중심에 인접하여 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제4 연결 전극(CNE4)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제5 연결 전극(CNE5)은 제3 전극(RME3) 상에 배치된 제5 연장부(CN_E5), 제4 전극(RME4) 상에 배치된 제6 연장부(CN_E6), 및 제5 연장부(CN_E5)와 제6 연장부(CN_E6)를 연결하는 제3 연결부(CN_B3)를 포함할 수 있다. 제5 연장부(CN_E5)는 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)와 제2 방향(DR2)으로 이격 대향하고, 제6 연장부(CN_E6)는 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)와 제2 방향(DR2)으로 이격 대향할 수 있다. 제5 연장부(CN_E5) 및 제6 연장부(CN_E6)는 각각 발광 영역(EMA)의 상측에 배치되고, 제3 연결부(CN_B3)는 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제5 연결 전극(CNE5)은 평면도 상 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)를 둘러싸는 형상으로 배치될 수 있다.
제3 연결 전극(CNE3)은 서브 영역(SA)에서 제1 절연층(PAS1), 및 제2 절연층(PAS2)을 관통하는 제3 컨택부(CT3)를 통해 제3 전극(RME3)과 직접 접촉하고, 제4 연결 전극(CNE4)은 서브 영역(SA)에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제4 컨택부(CT4)를 통해 제4 전극(RME4)과 접촉할 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서, 표시 장치(10)는 연결 전극(CNE)들 중 일부가 제3 도전층과 직접 연결될 수 있다. 예를 들어, 제1 타입 연결 전극인 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제3 도전층과 직접 연결되고, 전극(RME)과 전기적으로 연결되지 않을 수 있다. 제2 타입 연결 전극과 제3 타입 연결 전극도 전극(RME)과 전기적으로 연결되지 않으며, 발광 소자(ED)들과만 연결될 수도 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제3 도전층과 직접 연결된 전극(RME1, RME2)과 연결된 제1 타입 연결 전극이고, 제3 연결 전극(CNE3), 및 제4 연결 전극(CNE4)은 제3 도전층과 연결되지 않는 전극(RME3, RME4)과 연결된 제2 타입 연결 전극이며, 제5 연결 전극(CNE5)은 전극(RME)과 연결되지 않는 제3 타입 연결 전극일 수 있다. 제5 연결 전극(CNE5)은 전극(RME)과 연결되지 않고 발광 소자(ED)들과 접촉하며 다른 연결 전극(CNE)들과 함께 발광 소자(ED)들의 전기적 연결 회로를 구성할 수 있다.
제2 타입 연결 전극인 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제1 방향(DR1)으로 연장된 전극 연장부들이 서로 제2 방향(DR2)으로 나란하지 않은 연결 전극들이고, 제3 타입 연결 전극인 제5 연결 전극(CNE5)은 제1 방향(DR1)으로 연장된 전극 연장부들이 서로 제2 방향(DR2)으로 나란한 연결 전극일 수 있다. 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제1 방향(DR1)으로 연장되되 절곡된 형상을 갖고, 제5 연결 전극(CNE5)은 다른 연결 전극의 일부분을 둘러싸는 형상을 가질 수 있다.
연결 전극(CNE)들의 배치 구조에 대응하여 복수의 발광 소자(ED)들은 양 단부가 접촉하는 연결 전극(CNE)에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다. 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)는 제1 단부가 제1 타입 연결 전극과 접촉하고 제2 단부가 제2 타입 연결 전극과 접촉할 수 있다. 제1 발광 소자(ED1)는 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)과 접촉하고, 제2 발광 소자(ED2)는 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)과 접촉할 수 있다. 제3 발광 소자(ED3) 및 제4 발광 소자(ED4)는 제1 단부가 제2 타입 연결 전극과 접촉하고 제2 단부가 제3 타입 연결 전극과 접촉할 수 있다. 제3 발광 소자(ED3)는 제3 연결 전극(CNE3) 및 제5 연결 전극(CNE5)과 접촉하고, 제4 발광 소자(ED4)는 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)과 접촉할 수 있다.
복수의 발광 소자(ED)들은 복수의 연결 전극(CNE)들을 통해 서로 직렬로 연결될 수 있다. 본 실시예에 따른 표시 장치(10)는 각 서브 화소(SPXn)마다 더 많은 수의 발광 소자(ED)들을 포함하며 이들의 직렬 연결을 구성할 수 있어, 단위 면적 당 발광량이 더욱 증가할 수 있다.
도 38은 도 35의 제1 서브 화소 및 제2 서브 화소에 배치된 파장 변환층들 및 투광층들을 나타내는 평면도이다.
도 38을 참조하면, 표시 장치(10_6)는 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2)에 배치된 컬러 제어 구조물(TPL, WCL)들의 구조가 서로 다를 수 있다. 상술한 바와 같이, 제1 서브 화소(SPX1)에는 제1 파장 변환층(WCL1)이 배치되고, 제2 서브 화소(SPX2)에는 제2 파장 변환층(WCL2), 제3 파장 변환층(WCL3), 및 제1 투광층(TPL1)이 배치될 수 있다. 도 38에는 도시되지 않았으나, 제3 서브 화소(SPX3)에는 제4 파장 변환층(WCL4)이 배치되고, 제4 서브 화소(SPX4)에는 제2 투광층(TPL4)이 배치될 수 있다. 또한, 각 서브 화소(SPXn)에는 컬러 제어 구조물(TPL, WCL)에 대응하여 제1 내지 제6 컬러 필터층(CFL1, CFL2, CFL3, CFL4, CFL5, CFL6)이 배치될 수 있다. 본 실시예는 표시 장치(10_6)의 각 서브 화소(SPXn)들이 4개의 전극들이 한 쌍을 이루어 배치되고, 더 많은 수의 발광 소자(ED)들이 서로 직렬로 연결된 점에서 도 9 내지 도 14의 실시예와 차이가 있다. 그 외, 다른 설명들은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
SUB: 기판
RME: 전극 VIA: 비아층
PAS1, PAS2, PAS3, PAS4: 제1 내지 제4 절연층
BP1, BP2: 격벽
BNL: 뱅크층
ED: 발광 소자
CNE: 연결 전극
WCL: 파장 변환층 TPL: 투광층
CFL: 컬러 필터층 CPL1, CPL2: 캡핑층

Claims (20)

  1. 제1 방향으로 연장되고 서로 제2 방향으로 이격된 제1 전극과 제2 전극, 및 상기 제1 전극과 상기 제2 전극 상에 배치되고 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 발광 소자들을 포함하는 복수의 서브 화소들;
    상기 서브 화소들의 상기 발광 소자가 배치된 영역을 둘러싸는 뱅크층; 및
    상기 뱅크층이 둘러싸는 영역 내에 배치된 복수의 파장 변환층과 투광층을 포함하고,
    상기 서브 화소는
    상기 뱅크층이 둘러싸는 영역에서 상기 발광 소자들과 중첩하도록 배치된 제1 파장 변환층을 포함하는 제1 서브 화소; 및
    상기 뱅크층이 둘러싸는 영역에서 상기 발광 소자들 중 일부와 각각 제2 파장 변환층, 제3 파장 변환층, 및 제1 투광층을 포함하는 제2 서브 화소를 포함하고,
    상기 제2 서브 화소의 상기 제2 파장 변환층 및 상기 제3 파장 변환층은 서로 다른 파장 변환 입자를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 서브 화소의 상기 제2 파장 변환층, 상기 제3 파장 변환층, 및 상기 제1 투광층과 각각 중첩하는 상기 발광 소자들은 서로 동일한 상기 제1 전극 및 상기 제2 전극 상에 배치된 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 파장 변환층은 상기 제1 서브 화소에 배치된 상기 발광 소자들과 각각 중첩하고,
    상기 제2 파장 변환층과 서로 동일한 제1 파장 변환 입자를 포함하는 표시 장치.
  4. 제2 항에 있어서,
    상기 제2 서브 화소의 상기 제2 파장 변환층, 상기 제3 파장 변환층, 및 상기 제1 투광층은 각각 상기 제1 전극 및 상기 제2 전극과 중첩하되, 각각 상기 제1 전극 및 상기 제2 전극의 다른 부분과 중첩하는 표시 장치.
  5. 제2 항에 있어서,
    상기 뱅크층은 상기 제2 서브 화소의 상기 발광 소자들이 배치된 영역을 복수의 서브 발광 영역들로 구분하고,
    상기 제2 파장 변환층, 상기 제3 파장 변환층, 및 상기 제1 투광층은 상기 서브 발광 영역들에 각각 배치된 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 서브 화소의 상기 제1 파장 변환층 상에 배치된 제1 컬러 필터층,
    상기 제2 서브 화소의 상기 제2 파장 변환층 상에 배치된 제2 컬러 필터층,
    상기 제3 파장 변환층 상에 배치된 제3 컬러 필터층, 및
    상기 제1 투광층 상에 배치된 제4 컬러 필터층을 포함하고,
    상기 제2 컬러 필터층, 상기 제3 컬러 필터층, 및 상기 제4 컬러 필터층들 중 적어도 둘은 서로 부분적으로 중첩하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제2 파장 변환층, 상기 제3 파장 변환층, 및 상기 제1 투광층은 각각 서로 상기 제1 방향으로 이격되도록 배치된 표시 장치.
  8. 제6 항에 있어서,
    상기 제2 파장 변환층, 상기 제3 파장 변환층, 및 상기 제1 투광층은 서로 상기 제1 방향으로 배열되되, 각각 서로 맞닿도록 배치된 표시 장치.
  9. 제6 항에 있어서,
    상기 제2 컬러 필터층과 상기 제3 컬러 필터층은 서로 일부분이 중첩하도록 배치되고,
    상기 제2 컬러 필터층과 상기 제3 컬러 필터층이 중첩하는 부분 상에 배치되고 상기 제4 컬러 필터층과 동일한 색재를 포함한 컬러 패턴을 더 포함하는 표시 장치.
  10. 제6 항에 있어서,
    상기 제2 서브 화소의 상기 제2 파장 변환층, 상기 제3 파장 변환층, 및 상기 제1 투광층은 서로 상기 제1 방향으로 배열되고,
    상기 제3 파장 변환층은 상기 제2 파장 변환층 및 상기 제1 투광층과 각각 부분적으로 중첩하도록 배치되고,
    상기 제3 컬러 필터층은 상기 제2 컬러 필터층 및 상기 제4 컬러 필터층과 각각 부분적으로 중첩하도록 배치된 표시 장치.
  11. 제1 항에 있어서,
    상기 서브 화소는 상기 뱅크층이 둘러싸는 영역에서 상기 발광 소자들과 중첩하도록 배치된 제4 파장 변환층을 포함하는 제3 서브 화소를 포함하고,
    상기 제4 파장 변환층은 상기 제3 파장 변환층과 동일한 제2 파장 변환 입자를 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 서브 화소는 상기 뱅크층이 둘러싸는 영역에서 상기 발광 소자들과 중첩하도록 배치된 제2 투광층을 포함하는 제4 서브 화소를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제3 서브 화소의 상기 제4 파장 변환층은 상기 제3 서브 화소에 배치된 복수의 상기 발광 소자들과 중첩하도록 배치되고,
    상기 제4 서브 화소의 상기 제2 투광층은 상기 제4 서브 화소에 배치된 복수의 상기 발광 소자들과 중첩하도록 배치된 표시 장치.
  14. 제1 방향으로 연장되고 서로 제2 방향으로 이격된 제1 전극과 제2 전극, 및 상기 제1 전극과 상기 제2 전극 상에 배치되고 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결된 발광 소자들을 포함하는 복수의 서브 화소들;
    상기 서브 화소들의 상기 발광 소자가 배치된 영역을 둘러싸는 뱅크층; 및
    상기 뱅크층이 둘러싸는 영역 내에 배치된 투광층을 포함하고,
    상기 서브 화소는
    상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되고 제1 색의 광을 방출하는 제1 발광 소자를 포함하는 제1 서브 화소; 및
    상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되고 상기 제1 색의 광을 방출하는 상기 제1 발광 소자, 상기 제1 색과 다른 제2 색의 광을 방출하는 제2 발광 소자, 및 상기 제1 색 및 상기 제2 색과 다른 제3 색의 광을 방출하는 제3 발광 소자를 포함하는 제2 서브 화소를 포함하고,
    상기 제2 서브 화소는 상기 제2 발광 소자와 전기적으로 연결되고 상기 제1 전극 및 상기 제2 전극과 각각 상기 제1 방향으로 이격된 제3 전극 및 제4 전극, 및
    상기 제3 발광 소자와 전기적으로 연결되고 상기 제3 전극 및 상기 제4 전극과 각각 상기 제1 방향으로 이격된 제5 전극과 제6 전극을 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 서브 화소에 배치된 상기 투광층은 상기 제1 서브 화소의 상기 제1 발광 소자와 중첩하고,
    상기 제2 서브 화소에 배치된 상기 투광층은 상기 제2 서브 화소의 상기 제1 발광 소자, 상기 제2 발광 소자, 및 상기 제3 발광 소자와 각각 중첩하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제2 서브 화소의 상기 제1 발광 소자, 상기 제2 발광 소자, 및 상기 제3 발광 소자는 서로 상기 제1 방향으로 이격되어 배치되고,
    상기 뱅크층은 상기 제2 서브 화소에서 상기 제1 발광 소자가 배치된 영역, 상기 제2 발광 소자가 배치된 영역, 및 상기 제3 발광 소자가 배치된 영역을 각각 둘러싸도록 배치되고,
    상기 제2 서브 화소에 배치된 상기 투광층은 상기 제2 서브 화소에서 상기 뱅크층이 둘러싸는 영역 내에 각각 배치된 표시 장치.
  17. 제15 항에 있어서,
    상기 서브 화소는 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되고 상기 제2 색의 광을 방출하는 상기 제2 발광 소자를 포함하는 제3 서브 화소를 더 포함하고,
    상기 제3 서브 화소에 배치된 상기 투광층은 상기 제3 서브 화소의 상기 제2 발광 소자와 중첩하는 표시 장치.
  18. 제15 항에 있어서,
    상기 서브 화소는 상기 제1 전극 및 상기 제2 전극과 전기적으로 연결되고 상기 제3 색의 광을 방출하는 상기 제3 발광 소자를 포함하는 제4 서브 화소를 더 포함하고,
    상기 제4 서브 화소에 배치된 상기 투광층은 상기 제4 서브 화소의 상기 제3 발광 소자와 중첩하는 표시 장치.
  19. 제14 항에 있어서,
    상기 제2 서브 화소는 상기 제1 전극과 전기적으로 연결된 제1 트랜지스터, 상기 제3 전극과 전기적으로 연결된 제2 트랜지스터, 및 상기 제5 전극과 전기적으로 연결된 제3 트랜지스터를 포함하고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터 각각은 제1 전원 전압이 인가되는 제1 전압 배선과 전기적으로 연결된 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 서브 화소의 상기 제2 전극, 상기 제2 서브 화소의 상기 제2 전극, 상기 제4 전극, 및 상기 제6 전극 각각은 상기 제1 전원 전압과 다른 제2 전원 전압이 인가되는 제2 전압 배선과 전기적으로 연결되고,
    상기 제1 서브 화소는 상기 제1 전극 및 상기 제1 전압 배선과 전기적으로 연결된 하나의 트랜지스터를 포함하는 표시 장치.
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