KR20230092041A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20230092041A
KR20230092041A KR1020210180238A KR20210180238A KR20230092041A KR 20230092041 A KR20230092041 A KR 20230092041A KR 1020210180238 A KR1020210180238 A KR 1020210180238A KR 20210180238 A KR20210180238 A KR 20210180238A KR 20230092041 A KR20230092041 A KR 20230092041A
Authority
KR
South Korea
Prior art keywords
disposed
color
layer
bank
sub
Prior art date
Application number
KR1020210180238A
Other languages
English (en)
Inventor
신동희
차나현
손선권
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210180238A priority Critical patent/KR20230092041A/ko
Priority to US17/974,695 priority patent/US20230197763A1/en
Priority to CN202211613791.6A priority patent/CN116267005A/zh
Priority to PCT/KR2022/020429 priority patent/WO2023113489A1/ko
Publication of KR20230092041A publication Critical patent/KR20230092041A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/501—Wavelength conversion elements characterised by the materials, e.g. binder
    • H01L33/502—Wavelength conversion materials
    • H01L33/504—Elements with two or more wavelength conversion materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 제1 기판, 상기 표시 영역에서 상기 제1 기판 상에 배치된 복수의 발광 소자들을 포함하는 복수의 서브 화소들, 상기 표시 영역에서 상기 서브 화소들을 둘러싸는 제1 뱅크, 상기 복수의 서브 화소들의 상기 발광 소자 상에서 상기 제1 뱅크가 둘러싸는 영역 내에 배치된 복수의 컬러 제어 구조물들, 상기 컬러 제어 구조물들 상에 배치된 복수의 컬러 필터층들, 상기 제1 뱅크와 이격되어 배치되고, 상기 비표시 영역에서 상기 표시 영역을 둘러싸는 제2 뱅크, 및 상기 제2 뱅크 상에 배치된 복수의 컬러 댐들을 포함하고, 상기 컬러 댐은 상기 제2 뱅크 중 상기 표시 영역의 제1 측에 배치된 부분 상에 배치된 제1 컬러 댐, 및 상기 제2 뱅크 중 상기 표시 영역의 상기 제1 측의 반대편 제2 측에 배치된 부분 상에 배치된 제2 컬러 댐을 포함하고, 상기 제1 컬러 댐과 상기 제2 컬러 댐은 서로 다른 재료를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 발광 소자를 포함하는 자발광 표시 장치가 있다. 자발광 표시 장치는 발광 소자로서 유기물을 발광 물질로 이용하는 유기 발광 표시 장치, 또는 무기물을 발광 물질로 이용하는 무기 발광 표시 장치 등이 있다.
본 발명이 해결하고자 하는 과제는 서로 다른 재료로 이루어진 유기 물질이 넘치는 것을 방지할 수 있는 구조물을 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 제1 기판, 상기 표시 영역에서 상기 제1 기판 상에 배치된 복수의 발광 소자들을 포함하는 복수의 서브 화소들, 상기 표시 영역에서 상기 서브 화소들을 둘러싸는 제1 뱅크, 상기 복수의 서브 화소들의 상기 발광 소자 상에서 상기 제1 뱅크가 둘러싸는 영역 내에 배치된 복수의 컬러 제어 구조물들, 상기 컬러 제어 구조물들 상에 배치된 복수의 컬러 필터층들, 상기 제1 뱅크와 이격되어 배치되고, 상기 비표시 영역에서 상기 표시 영역을 둘러싸는 제2 뱅크, 및 상기 제2 뱅크 상에 배치된 복수의 컬러 댐들을 포함하고, 상기 컬러 댐은 상기 제2 뱅크 중 상기 표시 영역의 제1 측에 배치된 부분 상에 배치된 제1 컬러 댐, 및 상기 제2 뱅크 중 상기 표시 영역의 상기 제1 측의 반대편 제2 측에 배치된 부분 상에 배치된 제2 컬러 댐을 포함하고, 상기 제1 컬러 댐과 상기 제2 컬러 댐은 서로 다른 재료를 포함한다.
상기 서브 화소는 제1 서브 화소, 및 상기 제1 서브 화소와 일 방향으로 이격된 제2 서브 화소를 포함하고, 상기 컬러 제어 구조물은 상기 제1 서브 화소에 배치된 제1 파장 변환층, 및 상기 제2 서브 화소에 배치된 투광층을 포함하고, 상기 컬러 필터층은 상기 제1 파장 변환층 상에 배치된 제1 컬러 필터층, 및 상기 투광층 상에 배치된 제2 컬러 필터층을 포함할 수 있다.
상기 제1 컬러 댐과 상기 제2 컬러 댐은 상기 표시 영역을 사이에 두고 상기 일 방향으로 이격되고, 상기 제1 컬러 댐은 상기 제1 컬러 필터층과 동일한 재료를 포함하고 상기 제2 컬러 댐은 상기 제2 컬러 필터층과 동일한 재료를 포함할 수 있다.
상기 서브 화소는 상기 제1 서브 화소와 상기 제2 서브 화소 사이에 배치된 제3 서브 화소를 더 포함하고, 상기 컬러 제어 구조물은 상기 제3 서브 화소에 배치된 제2 파장 변환층을 더 포함하고, 상기 컬러 필터층은 상기 제2 파장 변환층 상에 배치된 제3 컬러 필터층을 더 포함하며, 상기 제1 컬러 댐 상에 배치되고 상기 제3 컬러 필터층과 동일한 재료를 포함하는 제3 컬러 댐을 더 포함할 수 있다.
상기 제3 컬러 댐의 폭은 상기 제1 컬러 댐의 폭보다 크고, 상기 제1 컬러 댐의 외면은 상기 제3 컬러 댐에 의해 덮일 수 있다.
상기 제1 뱅크와 중첩하도록 배치된 복수의 컬러 패턴들을 더 포함하고, 상기 컬러 패턴은 상기 제1 컬러 필터층과 동일한 재료를 포함하는 제1 컬러 패턴, 상기 제2 컬러 필터층과 동일한 재료를 포함하는 제2 컬러 패턴, 및 상기 제3 컬러 필터층과 동일한 재료를 포함하는 제3 컬러 패턴을 포함하고, 상기 제1 컬러 패턴은 상기 제2 컬러 필터층 및 상기 제3 컬러 필터층과 각각 중첩하도록 배치될 수 있다.
상기 제1 컬러 댐과 상기 제2 컬러 댐은 상기 표시 영역을 사이에 두고 상기 일 방향으로 이격되고, 상기 제1 컬러 댐은 상기 제2 컬러 필터층과 동일한 재료를 포함하고 상기 제2 컬러 댐은 상기 제1 컬러 필터층과 동일한 재료를 포함할 수 있다.
상기 컬러 제어 구조물들, 상기 제1 뱅크 및 상기 제2 뱅크 상에 배치된 제1 캡핑층, 상기 제1 캡핑층 상에 배치된 저굴절층, 및 상기 저굴절층 상에 배치된 제2 캡핑층을 더 포함하고, 상기 제1 컬러 댐 및 상기 제2 컬러 댐은 상기 제2 캡핑층 상에 배치될 수 있다.
상기 제2 캡핑층과 상기 컬러 필터층 사이에 배치된 평탄화층을 더 포함하고, 상기 제1 컬러 댐 및 상기 제2 컬러 댐은 각각 상기 제2 뱅크 상에서 상기 평탄화층 상에 직접 배치될 수 있다.
상기 평탄화층 상에 배치되며 상기 제1 뱅크와 중첩하는 차광 부재, 및 상기 차광 부재와 상기 컬러 필터층 상에 배치된 오버코트층을 더 포함할 수 있다.
상기 제1 기판 상에서 상기 표시 영역 및 상기 비표시 영역에 배치된 비아층, 상기 비아층 상에 배치되고 상기 비표시 영역에서 상기 제2 뱅크와 이격되어 상기 제2 뱅크를 둘러싸는 제3 뱅크, 및 상기 비표시 영역에서 상기 제1 뱅크와 상기 제2 뱅크 사이에 배치되고 상기 비아층을 관통하는 제1 골짜기부를 포함할 수 있다.
상기 제1 컬러 댐은 복수개 배치되어 상기 제2 뱅크 및 상기 제3 뱅크 중 상기 표시 영역의 상기 일 측에 배치된 부분 상에 각각 배치되고, 상기 제2 컬러 댐은 복수개 배치되어 상기 제2 뱅크 및 상기 제3 뱅크 중 상기 표시 영역의 상기 타 측에 배치된 부분 상에 각각 배치될 수 있다.
상기 제1 뱅크와 상기 제1 골짜기부 사이에서 상기 비아층 상에 직접 배치된 복수의 뱅크 격벽들을 더 포함할 수 있다.
상기 제1 뱅크 및 상기 제2 뱅크는 각각 기저층, 및 상기 기저층 상에 배치된 상부층을 포함하고, 상기 상부층은 상기 기저층보다 큰 폭을 가질 수 있다.
상기 서브 화소들은 일 방향으로 연장되고 서로 이격된 복수의 전극들을 포함하고, 상기 복수의 발광 소자들은 서로 이격된 복수의 전극들 상에 배치될 수 있다.
상기 발광 소자는 상기 제1 기판 상에 배치된 제1 전극, 상기 제1 전극 상에 배치된 유기층, 및 상기 유기층 상에 배치된 제2 전극을 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역, 및 상기 표시 영역을 둘러싸는 비표시 영역, 상기 표시 영역에 배치되고 제1 방향, 및 상기 제1 방향과 교차하는 제2 방향으로 배열된 복수의 서브 화소들로서, 제1 전극, 상기 제1 전극과 이격된 제2 전극, 및 양 단부가 상기 제1 전극과 상기 제2 전극 상에 놓이는 복수의 발광 소자들을 포함하는 서브 화소들, 상기 표시 영역에서 상기 제1 방향 및 상기 제2 방향으로 연장되어 배치되고, 상기 서브 화소들을 둘러싸는 제1 뱅크, 상기 제1 뱅크가 둘러싸는 영역 내에 배치된 복수의 컬러 제어 구조물들, 상기 컬러 제어 구조물들 상에 배치된 복수의 컬러 필터층들, 상기 비표시 영역에서 상기 제1 뱅크와 이격되어 상기 제1 뱅크를 둘러싸도록 배치된 제1 골짜기부, 상기 비표시 영역에서 상기 제1 골짜기부와 이격되어 상기 제1 골짜기부를 둘러싸도록 배치된 제2 뱅크, 상기 비표시 영역에서 상기 제2 뱅크와 이격되어 상기 제2 뱅크를 둘러싸도록 배치된 제3 뱅크, 상기 비표시 영역 중 상기 표시 영역의 상기 제2 방향 일 측에 배치된 제1 댐 영역에서 상기 제1 방향으로 연장되어 배치된 복수의 제1 컬러 댐들, 및 상기 비표시 영역 중 상기 표시 영역의 상기 제2 방향 타 측에 배치된 제2 댐 영역에서 상기 제1 방향으로 연장되어 배치된 복수의 제2 컬러 댐들을 포함하고, 상기 제1 컬러 댐과 상기 제2 컬러 댐은 서로 다른 재료를 포함한다.
상기 복수의 제1 컬러 댐은 상기 제1 댐 영역에 배치된 상기 제2 뱅크 및 상기 제3 뱅크와 각각 중첩하도록 배치되고, 상기 복수의 제2 컬러 댐은 상기 제2 댐 영역에 배치된 상기 제2 뱅크 및 상기 제3 뱅크와 각각 중첩하도록 배치될 수 있다.
상기 컬러 필터층은 복수의 제1 컬러 필터층들, 상기 복수의 제1 컬러 필터층들과 각각 상기 제2 방향으로 이격된 복수의 제2 컬러 필터층들, 및 상기 복수의 제2 컬러 필터층들과 각각 상기 제2 방향으로 이격된 복수의 제3 컬러 필터층들을 포함하고, 상기 제1 컬러 필터층, 상기 제2 컬러 필터층, 및 상기 제3 컬러 필터층은 각각 상기 제2 방향을 따라 교대로 반복 배열되며, 상기 제1 컬러 댐은 상기 제3 컬러 필터층과 동일한 재료를 포함하고 상기 제2 컬러 댐은 상기 제1 컬러 필터층과 동일한 재료를 포함할 수 있다.
상기 제2 컬러 필터층과 동일한 재료를 포함하고 상기 제2 컬러 댐 상에 배치된 제3 컬러 댐을 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 표시 영역의 외곽부에 배치된 구조물로서, 비표시 영역에 배치된 복수의 컬러 댐들을 포함할 수 있다. 컬러 댐은 표시 장치의 컬러 필터층 중 어느 하나와 동일한 재료를 포함하되, 서로 다른 외곽부에 배치된 컬러 댐들은 서로 다른 재료를 포함할 수 있다. 표시 장치는 서로 다른 컬러 댐들이 각각 서로 다른 컬러 필터층의 형성 공정에서 함께 형성될 수 있고, 표시 장치는 최소한의 공정 수를 추가하여 유기 물질이 넘치는 것을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 N1-N1'선을 따라 자른 단면도이다.
도 4는 도 2의 N2-N2'선을 따라 자른 단면도이다.
도 5은 일 실시예에 따른 발광 소자의 개략도이다.
도 6은 일 실시예에 따른 표시 장치의 단면도이다.
도 7은 일 실시예에 따른 표시 장치의 표시 영역과 비표시 영역에 배치된 뱅크들을 나타내는 개략도이다.
도 8은 도 7의 A1-A1'선을 따라 자른 단면도이다.
도 9는 도 7의 A2-A2'선을 따라 자른 단면도이다.
도 10은 일 실시예에 따른 표시 장치의 컬러 필터층과 컬러 댐의 배치를 나타내는 개략도이다.
도 11은 일 실시예에 따른 표시 장치의 제1 컬러 필터층과 제1 컬러 댐의 형성을 위한 마스크 공정이 수행되는 영역을 도시하는 개략도이다.
도 12는 일 실시예에 따른 표시 장치의 제2 컬러 필터층의 형성을 위한 마스크 공정이 수행되는 영역을 도시하는 개략도이다.
도 13은 일 실시예에 따른 표시 장치의 제3 컬러 필터층과 제2 컬러 댐의 형성을 위한 마스크 공정이 수행되는 영역을 도시하는 개략도이다.
도 14는 다른 실시예에 따른 표시 장치의 단면도이다.
도 15는 도 14의 표시 장치의 외곽부를 나타내는 단면도이다.
도 16은 다른 실시예에 따른 표시 장치의 외곽부를 나타내는 단면도이다.
도 17은 다른 실시예에 따른 표시 장치의 컬러 필터층과 컬러 댐의 배치를 나타내는 개략도이다.
도 18 및 도 19는 도 17의 표시 장치의 외곽부를 나타내는 단면도들이다.
도 20은 다른 실시예에 따른 표시 장치의 단면도이다.
도 21은 도 20의 표시 장치의 외곽부를 나타내는 단면도이다.
도 22 및 도 23은 다른 실시예에 따른 표시 장치의 외곽부를 나타내는 단면도들이다.
도 24는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 25는 도 24의 N3-N3'선을 따라 자른 단면도이다.
도 26은 도 24의 N4-N4'선을 따라 자른 단면도이다.
도 27은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다.
도 28은 도 27의 N5-N5'선을 따라 자른 단면도이다.
도 29는 도 27의 N6-N6'선을 따라 자른 단면도이다.
도 30은 도 27의 N7-N7'선을 따라 자른 단면도이다.
도 31은 다른 실시예에 따른 표시 장치의 단면도이다.
도 32는 도 31의 표시 장치의 외곽부를 나타내는 단면도이다.
도 33은 다른 실시예에 따른 표시 장치의 외곽부를 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 제2 방향(DR2)의 길이가 긴 직사각형 형상의 표시 장치(10)가 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 아일랜드 타입으로 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 2는 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2)들, 뱅크 패턴(BP1, BP2)들과 하부 뱅크층(LBN), 복수의 발광 소자(ED)들 및 연결 전극(CNE; CNE1, CNE2)의 평면 배치를 도시하고 있다.
도 2를 참조하면, 표시 장치(10)의 화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 도면에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역(EMA)을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 해당 서브 화소(SPXn)의 서브 영역(SA)은 발광 영역(EMA)의 제1 방향(DR1) 타 측인 하측에 배치될 수 있다. 발광 영역(EMA)과 서브 영역(SA)은 제1 방향(DR1)을 따라 교번적으로 배열되며, 제1 방향(DR1)으로 이격된 서로 다른 서브 화소(SPXn)의 발광 영역(EMA) 사이에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)과 서브 영역(SA)은 서로 제1 방향(DR1)으로 교대 배열되고, 발광 영역(EMA) 및 서브 영역(SA) 각각은 제2 방향(DR2)으로 반복 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 2와 다른 배열을 가질 수도 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.
회로층의 배선들 및 회로 소자들은 각각 제1 내지 제3 서브 화소(SPX1, SPX2, SPX3)에 접속될 수 있다. 다만, 상기 배선들과 회로 소자들은 각 서브 화소(SPXn) 또는 발광 영역(EMA)이 차지하는 영역에 대응되어 배치되지 않고, 하나의 화소(PX) 내에서 발광 영역(EMA)의 위치와 무관하게 배치될 수 있다.
하부 뱅크층(LBN)은 복수의 서브 화소(SPXn)들, 및 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치될 수 있다. 하부 뱅크층(LBN)은 제1 방향(DR1) 및 제2 방향(DR2)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 표시 장치(10)의 서브 화소(SPXn)들, 발광 영역(EMA) 및 서브 영역(SA)은 하부 뱅크층(LBN)의 배치에 의해 구분되는 영역들일 수 있다. 복수의 서브 화소(SPXn)들과 발광 영역(EMA)들, 및 서브 영역(SA)들 사이의 간격은 하부 뱅크층(LBN)의 폭에 따라 달라질 수 있다.
하부 뱅크층(LBN)은 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 하부 뱅크층(LBN)은 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 하부 뱅크층(LBN)은 서브 화소(SPXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
도 3은 도 2의 N1-N1'선을 따라 자른 단면도이다. 도 4는 도 2의 N2-N2'선을 따라 자른 단면도이다. 도 3은 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부와 전극 컨택홀(CTD, CTS)을 가로지르는 단면을 도시하고 있고, 도 4는 제1 서브 화소(SPXn)에 배치된 발광 소자(ED)의 양 단부와 컨택부(CT1, CT2)를 가로지르는 단면을 도시하고 있다.
도 2에 결부하여 도 3 및 도 4를 참조하면, 표시 장치(10)는 제1 기판(SUB), 및 제1 기판(SUB) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 표시 소자층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 제1 기판(SUB)은 표시 영역(DPA)과 이를 둘러싸는 비표시 영역(NDA)을 포함하고, 표시 영역(DPA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML)을 포함하고, 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수애할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층(BML) 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(10)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)와 하나의 제2 트랜지스터(T2)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL)상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터(T1, T2)의 게이트 절연막의 역할을 할 수 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 도면에 도시하지 않았으나, 제2 도전층은 스토리지 커패시터의 일 전극을 더 포함할 수도 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 표시 영역(DPA)에 배치되는 제1 전압 배선(VL1)과 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP1)과, 각 트랜지스터(T1, T2)들의 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함할 수 있다. 도면에 도시하지 않았으나, 제3 도전층은 스토리지 커패시터의 타 전극을 더 포함할 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 일부분이 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다. 제2 전압 배선(VL2)은 후술하는 제2 전극(RME2)과 직접 연결될 수 있다.
제1 도전 패턴(CDP)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP)은 다른 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 또한, 제1 도전 패턴(CDP)은 후술하는 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1) 또는 제1 연결 전극(CNE1)으로 전달할 수 있다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
제2 도전층, 및 제3 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(VIA)은 표시 영역(DPA)에서 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
비아층(VIA) 상에는 표시 소자층으로서, 뱅크 패턴(BP1, BP2)들, 복수의 전극(RME; RME1, RME2)들과 하부 뱅크층(LBN), 복수의 발광 소자(ED)들과 복수의 연결 전극(CNE; CNE1, CNE2)들이 배치된다. 또한, 비아층(VIA) 상에는 복수의 절연층(PAS1, PAS2, PAS3)들이 배치될 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 뱅크 패턴(BP1, BP2)들은 제2 방향(DR2)으로 일정 폭을 갖고 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
예를 들어, 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 서로 제2 방향(DR2)으로 이격된 제1 뱅크 패턴(BP1), 및 제2 뱅크 패턴(BP2)을 포함할 수 있다. 제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 일 측인 좌측에 배치되고, 제2 뱅크 패턴(BP2)들은 제1 뱅크 패턴(BP1)과 이격되어 발광 영역(EMA)의 중심에서 제2 방향(DR2)의 타 측인 우측에 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치되며, 표시 영역(DPA)에서 섬형의 패턴으로 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 하부 뱅크층(LBN)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이보다 작을 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 하부 뱅크층(LBN) 중 제2 방향(DR2)으로 연장된 부분과 이격될 수 있다. 다만, 이에 제한되지 않고, 뱅크 패턴(BP1, BP2)들은 하부 뱅크층(LBN)과 일체화되거나, 하부 뱅크층(LBN)의 제2 방향(DR2)으로 연장된 부분과 일부 중첩할 수도 있다. 이 경우, 뱅크 패턴(BP1, BP2)들의 제1 방향(DR1) 길이는 하부 뱅크층(LBN)이 둘러싸는 발광 영역(EMA)의 제1 방향(DR1) 길이와 동일하거나 더 클 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)의 폭이 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 이들은 서로 다른 폭을 가질 수도 있다. 예를 들어, 어느 한 뱅크 패턴은 다른 뱅크 패턴보다 큰 폭을 가질 수 있고, 폭이 큰 뱅크 패턴은 제2 방향(DR2)으로 인접한 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치될 수 있다. 이 경우, 복수의 발광 영역(EMA)에 걸쳐 배치된 뱅크 패턴은 하부 뱅크층(LBN) 중 제1 방향(DR1)으로 연장된 부분은 제2 뱅크 패턴(BP2)과 두께 방향으로 중첩할 수 있다. 도면에서는 각 서브 화소(SPXn)마다 2개의 뱅크 패턴(BP1, BP2)이 동일한 폭을 갖고 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 뱅크 패턴(BP1, BP2)들의 개수 및 형상은 전극(RME)들의 개수 또는 배치 구조에 따라 달라질 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 직접 배치될 수 있고, 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 뱅크 패턴(BP1, BP2)의 돌출된 부분은 경사지거나 곡률진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 도면에 예시된 바와 달리, 뱅크 패턴(BP1, BP2)은 단면도 상 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 뱅크 패턴(BP1, BP2)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME; RME1, RME2)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME1, RME2)들은 제1 방향(DR1)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 후술하는 발광 소자(ED)와 전기적으로 연결될 수 있으나, 이에 제한되지 않고 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.
표시 장치(10)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제2 방향(DR2)으로 이격되어 발광 영역(EMA)의 중심에서 우측에 배치된다. 제1 전극(RME1)은 제1 뱅크 패턴(BP1) 상에 배치되고, 제2 전극(RME2)은 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 하부 뱅크층(LBN)을 넘어 해당 서브 화소(SPXn) 및 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.
도면에서는 각 서브 화소(SPXn)마다 2개의 전극(RME)들이 제1 방향(DR1)으로 연장된 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치(10)는 하나의 서브 화소(SPXn)에 더 많은 수의 전극(RME)들이 배치되거나, 전극(RME)들이 부분적으로 절곡되고, 위치에 따라 폭이 다른 형상을 가질 수도 있다.
제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 경사진 측면 상에 배치될 수 있다. 일 실시예에서, 복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 뱅크 패턴(BP1, BP2)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있고, 제1 전극(RME1)과 제2 전극(RME2)이 제2 방향(DR2)으로 이격된 간격은 뱅크 패턴(BP1, BP2)들 사이의 간격보다 좁을 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
뱅크 패턴(BP1, BP2)들 사이에 배치된 발광 소자(ED)는 양 단부 방향으로 광을 방출하고, 상기 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치된 전극(RME)으로 향할 수 있다. 각 전극(RME)은 뱅크 패턴(BP1, BP2) 상에 배치된 부분이 발광 소자(ED)에서 방출된 광을 반사시킬 수 있는 구조를 가질 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
각 전극(RME)들은 발광 영역(EMA)과 서브 영역(SA) 사이에서 하부 뱅크층(LBN)과 중첩하는 부분에서 전극 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 접촉할 수 있다. 제1 전극 컨택홀(CTD)은 하부 뱅크층(LBN)과 제1 전극(RME1)이 중첩하는 영역에 형성되고, 제2 전극 컨택홀(CTS)은 하부 뱅크층(LBN)과 제2 전극(RME2)이 중첩하는 영역에 형성될 수 있다. 제1 전극(RME1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 각 전극(RME1, RME2)들은 제3 도전층의 전압 배선(VL1, VL2)들과 전기적으로 연결되지 않을 수도 있고, 후술하는 연결 전극(CNE)이 제3 도전층과 직접 연결될 수 있다.
복수의 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 제1 기판(SUB)의 상부 방향으로 반사할 수 있다.
제1 절연층(PAS1)은 표시 영역(DPA) 전면에 배치되며, 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 특히, 제1 절연층(PAS1)은 하부 뱅크층(LBN)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 하부 뱅크층(LBN)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
하부 뱅크층(LBN)은 제1 절연층(PAS1) 상에 배치될 수 있다. 하부 뱅크층(LBN)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 하부 뱅크층(LBN)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DPA)의 최외곽을 둘러싸며 표시 영역(DPA)과 비표시 영역(NDA)을 구분할 수 있다. 하부 뱅크층(LBN)은 표시 영역(DPA)에 전면적으로 배치되어 격자형 패턴을 형성하며, 표시 영역(DPA)에서 하부 뱅크층(LBN)이 개구하는 영역은 발광 영역(EMA)과 서브 영역(SA)일 수 있다.
하부 뱅크층(LBN)은 뱅크 패턴(BP1, BP2)과 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 하부 뱅크층(LBN)은 상면의 높이가 뱅크 패턴(BP1, BP2)보다 높을 수 있고, 그 두께는 뱅크 패턴(BP1, BP2)과 같거나 더 클 수 있다. 하부 뱅크층(LBN)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 하부 뱅크층(LBN)은 뱅크 패턴(BP1, BP2)과 동일하게 폴리 이미드와 같은 유기 절연 물질을 포함할 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이에 배치되며, 서로 제1 방향(DR1)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고, 양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제2 방향(DR2)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 대체로 연장된 방향이 전극(RME)들이 연장된 제1 방향(DR1)에 수직하게 배열될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)의 연장된 방향은 제2 방향(DR2) 또는 그에 비스듬히 기울어진 방향을 향하도록 배치될 수 있다.
복수의 발광 소자(ED)들은 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 갖고, 연장된 일 방향이 제1 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)들은 연결 전극(CNE: CNE1, CNE2)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들, 제1 절연층(PAS1), 및 하부 뱅크층(LBN) 상에 배치될 수 있다. 제2 절연층(PAS2)은 뱅크 패턴(BP1, BP2)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제2 절연층(PAS2) 사이의 공간을 채우도록 배치될 수도 있다. 또한, 제2 절연층(PAS2) 중 일부분은 하부 뱅크층(LBN) 상부, 및 서브 영역(SA)들에 배치될 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2)들은 복수의 전극(RME)들, 및 뱅크 패턴(BP1, BP2)들 상에 배치될 수 있다. 복수의 연결 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 각 연결 전극(CNE)들은 발광 소자(ED)와 접촉하고, 제3 도전층과 전기적으로 연결될 수 있다.
복수의 연결 전극(CNE)들은 각 서브 화소(SPXn)에 배치된 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 또는 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 하부 뱅크층(LBN)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 또는 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 하부 뱅크층(LBN)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 발광 소자(ED)들과 접촉하며, 전극(RME)들, 또는 그 하부의 도전층과 전기적으로 연결될 수 있다.
예를 들어, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제2 절연층(PAS2)의 측면 상에 배치되며 발광 소자(ED)들과 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 소자(ED)들의 일 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하여 발광 소자(ED)들의 타 단부와 접촉할 수 있다. 복수의 연결 전극(CNE)들은 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치된다. 연결 전극(CNE)들은 발광 영역(EMA)에 배치된 부분에서 발광 소자(ED)들과 접촉하고, 서브 영역(SA)에 배치된 부분에서 제3 도전층과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 연결 전극(CNE)들이 서브 영역(SA)에 배치된 컨택부(CT1, CT2)를 통해 전극(RME)과 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 각 연결 전극(CNE)들은 각 전극(RME)들을 통해 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 연결 전극(CNE2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 각 연결 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서 복수의 연결 전극(CNE)들은 제3 도전층과 직접 접촉할 수 있고, 전극(RME)이 아닌 다른 패턴들을 통해 제3 도전층과 전기적으로 연결될 수도 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 출사될 수 있다.
제3 절연층(PAS3)은 제2 연결 전극(CNE2)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제2 연결 전극(CNE2)을 덮도록 배치되고, 제1 연결 전극(CNE1)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 제2 연결 전극(CNE2)이 배치된 영역을 제외하고 비아층(VIA) 상에 전면적으로 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)이 제2 연결 전극(CNE2)과 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
도면으로 도시하지 않았으나, 제3 절연층(PAS3), 및 제1 연결 전극(CNE1) 상에는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 일 예로, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질을 포함하거나, 제1 절연층(PAS1)과 제3 절연층(PAS3)은 무기물 절연성 물질을 포함하되 제2 절연층(PAS2)을 유기물 절연성 물질을 포함할 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각, 또는 적어도 어느 한 층은 복수의 절연층이 교번 또는 반복하여 적층된 구조로 형성될 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.
도 5는 일 실시예에 따른 발광 소자의 개략도이다.
도 5를 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn 등일 수 있다.
제2 반도체층(32)은 발광층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 발광층(36) 사이, 또는 제2 반도체층(32)과 발광층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 발광층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, InN 및 SLs 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 발광층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 배리어층(Barrier layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)은 AlGaN, AlGaInN, InGaN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 배리어층과 우물층이 교번적으로 적층된 구조인 경우, 배리어층은 AlGaN 또는 AlGaInN, 우물층은 GaN, InGaN 또는 AlInN 등과 같은 물질을 포함할 수 있다.
발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(10)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발광층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 발광 소자(ED)들 상에 배치된 컬러 제어 구조물(도 6의 'TPL', 'WCL1', 'WCL2') 및 컬러 필터층(도 6의 'CFL1', 'CFL2', 'CFL3')을 더 포함할 수 있다. 발광 소자(ED)에서 방출된 광은 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3)을 거쳐 출사될 수 있으며, 각 서브 화소(SPXn)마다 동일한 종류의 발광 소자(ED)들이 배치되더라도 출사된 광의 색은 서브 화소(SPXn)마다 다를 수 있다.
도 6은 일 실시예에 따른 표시 장치의 단면도이다.
도 6을 참조하면, 표시 장치(10)는 제1 기판(SUB) 상에 발광 소자(ED)들이 배치되고, 그 상부에 배치된 컬러 제어 구조물(TPL, WCL1, WCL2) 및 컬러 필터층(CFL1, CFL2, CFL3)을 포함할 수 있다. 또한, 표시 장치(10)는 컬러 제어 구조물(TPL, WCL1, WCL2)들과 컬러 필터층(CFL1, CFL2, CFL3) 사이에 배치된 복수의 층들을 더 포함할 수 있다. 이하에서는 표시 장치(10)의 발광 소자(ED)들 상에 배치된 층들에 대하여 설명하기로 한다.
제4 절연층(PAS4)은 제3 절연층(PAS3), 연결 전극(CNE1, CNE2)들 및 하부 뱅크층(LBN) 상에 배치될 수 있다. 제4 절연층(PAS4)은 제1 기판(SUB) 상에 배치된 층들을 보호할 수 있다. 다만, 제4 절연층(PAS4)은 생략될 수 있다.
제4 절연층(PAS4) 상에는 제1 뱅크(BNL1), 컬러 제어 구조물(TPL, WCL1, WCL2), 차광 부재(BM) 및 컬러 필터층(CFL1, CFL2, CFL3)이 배치될 수 있다. 또한, 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3) 사이에는 복수의 캡핑층(CPL1, CPL2) 및 저굴절층(LRL)이 배치되고, 컬러 필터층(CFL1, CFL2, CFL3) 상에는 오버코트층(OC)이 배치될 수 있다.
표시 장치(10)는 컬러 필터층(CFL1, CFL2, CFL3)이 배치되어 광이 출사되는 복수의 투광 영역(TA1, TA2, TA3)과, 투광 영역(TA1, TA2, TA3)들 사이에서 광이 출사되지 않는 차광 영역(BA)을 포함할 수 있다. 투광 영역(TA1, TA2, TA3)은 각 서브 화소(SPXn)의 발광 영역(EMA) 중 일부분에 대응되어 위치할 수 있고, 차광 영역(BA)은 투광 영역(TA1, TA2, TA3) 이외의 영역일 수 있다. 후술할 바와 같이, 투광 영역(TA1, TA2, TA3)과 차광 영역(BA)은 차광 부재(BM)에 의해 구분될 수 있다.
제1 뱅크(BNL1)는 제4 절연층(PAS4) 상에서 하부 뱅크층(LBN)과 중첩하도록 배치될 수 있다. 제1 뱅크(BNL1)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 제1 뱅크(BNL1)는 발광 영역(EMA) 또는 발광 소자(ED)들이 배치된 부분을 둘러쌀 수 있다. 제1 뱅크(BNL1)는 컬러 제어 구조물(TPL, WCL1, WCL2)이 배치되는 영역을 형성할 수 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)은 제4 절연층(PAS4) 상에서 제1 뱅크(BNL1)가 둘러싸는 영역 내에 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)들은 제1 뱅크(BNL1)가 둘러싸는 투광 영역(TA1, TA2, TA3)에 배치되어 표시 영역(DPA)에서 섬형의 패턴을 형성할 수 있다. 다만, 이에 제한되지 않고, 컬러 제어 구조물(TPL, WCL1, WCL2)은 각각 일 방향으로 연장되어 복수의 서브 화소(SPXn)들에 걸쳐 배치됨으로써 선형의 패턴을 형성할 수도 있다.
각 서브 화소(SPXn)의 발광 소자(ED)가 제3 색의 청색광을 방출하는 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 투광 영역(TA1)에 대응하여 제1 서브 화소(SPX1)에 배치된 제1 파장 변환층(WCL1), 제2 투광 영역(TA2)에 대응하여 제2 서브 화소(SPX2)에 배치된 제2 파장 변환층(WCL2) 및 제3 투광 영역(TA3)에 대응하여 제3 서브 화소(SPX3)에 배치된 투광층(TPL)을 포함할 수 있다.
제1 파장 변환층(WCL1)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환층(WCL2)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 발광 소자(ED)에서 입사되는 제3 색의 청색광의 파장을 변환시켜 투과시킨다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 각 베이스 수지에 포함된 산란체(SCP)를 더 포함하고, 산란체(SCP)는 파장 변환 효율을 증가시킬 수 있다.
투광층(TPL)은 제3 베이스 수지(BRS3) 및 제3 베이스 수지(BSR3) 내에 배치된 산란체(SCP)를 포함할 수 있다. 투광층(TPL)은 발광 소자(ED)에서 입사되는 제3 색의 청색광의 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 빛의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 파장 변환 물질(WCP1)은 제3 색의 청색광을 제1 색의 적색광으로 변환하고, 제2 파장 변환 물질(WCP2)은 제3 색의 청색광을 제2 색의 녹색광으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
몇몇 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)은 잉크젯 프린팅 공정, 또는 포토 레지스트 공정을 통해 형성될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)들은 이들을 이루는 재료가 제1 뱅크(BNL1)가 둘러싸는 영역 내에 분사 또는 도포된 후, 건조 또는 노광 및 현상 공정을 통해 형성될 수 있다. 일 예로, 컬러 제어 구조물(TPL, WCL1, WCL2)이 잉크젯 프린팅 공정으로 형성되는 실시예에서, 도면에서는 컬러 제어 구조물(TPL, WCL1, WCL2)의 각 층들의 상면이 굴곡지게 형성되어 제1 뱅크(BNL1)와 인접한 가장자리 부분이 중심부보다 높을 수 있다. 다만, 이에 제한되지 않는다. 컬러 제어 구조물(TPL, WCL1, WCL2)이 포토 레지스트 공정으로 형성되는 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)의 각 층들의 상면이 평탄하게 형성되어 제1 뱅크(BNL1)와 인접한 가장자리 부분이 제1 뱅크(BNL1)의 상면과 평행하거나, 도면과 달리 컬러 제어 구조물(TPL, WCL1, WCL2)의 중심부가 더 높게 형성될 수도 있다.
각 서브 화소(SPXn)의 발광 소자(ED)는 동일한 제3 색의 청색광을 방출할 수 있고, 각 서브 화소(SPXn)에서 출사되는 광은 서로 다른 색의 광일 수 있다. 예를 들어, 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)에서 방출된 광은 제1 파장 변환층(WCL1)으로 입사되고, 제2 서브 화소(SPX2)에 배치된 발광 소자(ED)에서 방출된 광은 제2 파장 변환층(WCL2)으로 입사되며, 제3 서브 화소(SPX3)에 배치된 발광 소자(ED)에서 방출된 광은 투광층(TPL)으로 입사된다. 제1 파장 변환층(WCL1)으로 입사된 광은 적색광으로 변환되고 제2 파장 변환층(WCL2)으로 입사된 광은 녹색광으로 변환되며, 투광층(TPL)으로 입사된 광은 파장 변환 없이 동일한 청색광으로 투과될 수 있다. 각 서브 화소(SPXn)는 동일한 색의 광을 방출하는 발광 소자(ED)들을 포함하더라도, 그 상부에 배치된 컬러 제어 구조물(TPL, WCL1, WCL2)의 배치에 따라 서로 다른 색의 광을 출사할 수 있다.
제1 캡핑층(CPL1)은 복수의 컬러 제어 구조물(TPL, WCL1, WCL2)들 및 제1 뱅크(BNL1) 상에 배치될 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 제어 구조물(TPL, WCL1, WCL2)을 손상시키거나 오염시키는 것을 방지할 수 있다. 제1 캡핑층(CPL1)은 무기물 절연성 물질을 포함할 수 있다.
저굴절층(LRL)은 제1 캡핑층(CPL1) 상에 배치될 수 있다. 저굴절층(LRL)은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과한 광을 리사이클(Recycle)하는 광학층으로, 표시 장치(10)의 출광 효율 및 색 순도를 향상시킬 수 있다. 저굴절층(LRL)은 낮은 굴절률을 갖는 유기 물질로 이루어질 수 있고, 컬러 제어 구조물(TPL, WCL1, WCL2) 및 제1 뱅크(BNL1)에 의해 형성된 단차를 보상할 수 있다.
제2 캡핑층(CPL2)은 저굴절층(LRL) 상에 배치되고, 외부로부터 수분 또는 공기 등의 불순물이 침투하여 저굴절층(LRL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 제2 캡핑층(CPL2)은 제1 캡핑층(CPL1)과 유사하게 무기물 절연 물질을 포함할 수 있다.
차광 부재(BM)는 제2 캡핑층(CPL2) 상에 배치될 수 있다. 차광 부재(BM)는 제2 캡핑층(CPL2)의 일 면을 부분적으로 노출하도록 격자형 패턴으로 형성될 수 있다. 표시 장치(10)에서 차광 부재(BM)는 평면도 상 하부 뱅크층(LBN)들 및 제1 뱅크(BNL1)에 더하여 각 서브 화소(SPXn)의 서브 영역(SA)들을 덮도록 배치될 수 있다. 차광 부재(BM)가 배치되지 않은 영역은 컬러 필터층(CFL1, CFL2, CFL3)이 배치되어 광이 출사되는 투광 영역(TA1, TA2, TA3)이고, 차광 부재(BM)가 배치된 영역은 광의 출사가 차단되는 차광 영역(BA)일 수 있다.
차광 부재(BM)는 광을 흡수할 수 있는 유기 물질을 포함하여 이루어질 수 있다. 차광 부재(BM)는 외광을 흡수함으로써 외광 반사로 인한 색의 왜곡을 저감시킬 수 있다. 예를 들어, 차광 부재(BM)는 표시 장치(10)의 블랙 매트릭스로 사용되는 물질로 이루어지고, 가시광 파장을 모두 흡수할 수 있다.
한편, 몇몇 실시예에서, 표시 장치(10)는 차광 부재(BM)가 생략되고 가시광 파장 중 특정 파장의 빛은 흡수하고, 다른 특정 파장의 빛은 투과시키는 재료로 대체될 수도 있다. 차광 부재(BM)는 컬러 필터층(CFL1, CFL2, CFL3) 중 적어도 어느 하나와 동일한 재료를 포함하는 컬러 패턴으로 대체될 수 있다. 예를 들어, 차광 부재(BM)가 배치된 영역에는 어느 한 컬러 필터층의 재료를 포함한 컬러 패턴이 배치되거나, 복수의 컬러 패턴이 적층된 구조를 가질 수 있다.
복수의 컬러 필터층(CFL1, CFL2, CFL3)은 제2 캡핑층(CPL2)의 일 면 상에 배치될 수 있다. 복수의 컬러 필터층(CFL1, CFL2, CFL3)은 각각 제2 캡핑층(CPL2) 상에서 차광 부재(BM)가 개구하는 영역에 대응되어 배치될 수 있다. 서로 다른 컬러 필터층(CFL1, CFL2, CFL3)들은 차광 부재(BM)를 사이에 두고 서로 이격 배치될 수 있으나, 이에 제한되지 않는다, 몇몇 실시예에서 컬러 필터층(CFL1, CFL2, CFL3)들은 일부분이 차광 부재(BM) 상에 배치되어 차광 부재(BM) 상에서 서로 이격될 수 있고, 또 다른 실시예에서 컬러 필터층(CFL1, CFL2, CFL3)들은 서로 부분적으로 중첩할 수도 있다.
컬러 필터층(CFL1, CFL2, CFL3)은 제1 서브 화소(SPX1)에 배치되는 제1 컬러 필터층(CFL1), 제2 서브 화소(SPX2)에 배치되는 제2 컬러 필터층(CFL2) 및 제3 서브 화소(SPX3)에 제3 컬러 필터층(CFL3)을 포함할 수 있다. 컬러 필터층(CFL1, CFL2, CFL3)은 복수의 투광 영역(TA1, TA2, TA3) 또는 복수의 발광 영역(EMA)에 배치된 선형의 패턴으로 형성될 수 있다. 다만, 이에 제한되지 않는다. 컬러 필터층(CFL1, CFL2, CFL3)은 각 투광 영역(TA1, TA2, TA3)에 대응하여 배치되고 섬형의 패턴을 형성할 수도 있다.
컬러 필터층(CFL1, CFL2, CFL3)은 특정 파장대의 광 이외의 다른 파장대의 광을 흡수하는 염료나 안료 같은 색재(colorant)를 포함할 수 있다. 컬러 필터층(CFL1, CFL2, CFL3)은 각 서브 화소(SPXn)마다 배치되어 해당 서브 화소(SPXn)에서 컬러 필터층(CFL1, CFL2, CFL3)으로 입사되는 광 중 일부만을 투과시킬 수 있다. 표시 장치(10)의 각 서브 화소(SPXn)에서는 컬러 필터층(CFL1, CFL2, CFL3)이 투과하는 광만이 선택적으로 표시될 수 있다. 예시적인 실시예에서, 제1 컬러 필터층(CFL1)은 적색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터층이고, 제3 컬러 필터층(CFL3)은 청색 컬러 필터층일 수 있다. 발광 소자(ED)에서 방출된 광들은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과하여 컬러 필터층(CFL1, CFL2, CFL3)을 통해 출사될 수 있다.
오버코트층(OC)은 컬러 필터층(CFL1, CFL2, CFL3) 및 차광 부재(BM) 상에 배치될 수 있다. 오버코트층(OC)은 표시 영역(DPA) 전면에 걸쳐 배치되며, 일부분은 비표시 영역(NDA)에도 배치될 수 있다. 오버코트층(OC)은 유기 절연 물질을 포함하여 표시 영역(DPA)에 배치된 부재들을 외부로부터 보호할 수 있다.
일 실시예에 따른 표시 장치(10)는 발광 소자(ED)들의 상부에 배치되는 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3)을 포함하여, 각 서브 화소(SPXn)마다 동일한 종류의 발광 소자(ED)들이 배치되더라도 서로 다른 색의 광을 표시할 수 있다.
예를 들어, 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 광은 제4 절연층(PAS4)을 통과하여 제1 파장 변환층(WCL1)으로 입사될 수 있다. 제1 파장 변환층(WCL1)의 제1 베이스 수지(BRS1)는 투명한 재료로 이루어지고 상기 광 중 일부는 제1 베이스 수지(BRS1)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1)으로 입사될 수 있다. 다만, 상기 광 중 적어도 일부는 제1 베이스 수지(BRS1) 내에 배치된 산란체(SCP) 및 제1 파장 변환 물질(WCP1)로 입사되고, 상기 광은 산란 및 파장이 변환되어 적색광으로 제1 캡핑층(CPL1)으로 입사될 수 있다. 제1 캡핑층(CPL1)으로 입사된 광들은 저굴절층(LRL) 및 제2 캡핑층(CPL2)을 통과하여 제1 컬러 필터층(CFL1)으로 입사되고, 제1 컬러 필터층(CFL1)은 적색광을 제외한 다른 광들은 투과를 차단할 수 있다. 이에 따라, 제1 서브 화소(SPX1)에서는 적색광이 출사될 수 있다.
이와 유사하게, 제2 서브 화소(SPX2)에 배치된 발광 소자(ED)에서 방출된 광들은 제4 절연층(PAS4), 제2 파장 변환층(WCL2), 제1 캡핑층(CPL1), 저굴절층(LRL), 제2 캡핑층(CPL2) 및 제2 컬러 필터층(CFL2)을 지나 녹색광으로 출사될 수 있다.
제3 서브 화소(SPX3)에 배치된 발광 소자(ED)는 제3 색의 청색광을 방출하고, 상기 제4 절연층(PAS4)을 통과하여 투광층으로 입사될 수 있다. 투광층(TPL)의 제3 베이스 수지(BRS3)는 투명한 재료로 이루어지고 상기 광 중 일부는 제3 베이스 수지(BRS3)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1)으로 입사될 수 있다. 제1 캡핑층(CPL1)으로 입사된 광들은 저굴절층(LRL) 및 제2 캡핑층(CPL2)을 통과하여 제3 컬러 필터층(CFL3)으로 입사되고, 제3 컬러 필터층(CFL3)은 청색광을 제외한 다른 광들은 투과를 차단할 수 있다. 이에 따라, 제3 서브 화소(SPX3)에서는 청색광이 출사될 수 있다.
도 7은 일 실시예에 따른 표시 장치의 표시 영역과 비표시 영역에 배치된 뱅크들을 나타내는 개략도이다. 도 8은 도 7의 A1-A1'선을 따라 자른 단면도이다. 도 9는 도 7의 A2-A2'선을 따라 자른 단면도이다. 도 7은 표시 장치(10)의 표시 영역(DPA)과 비표시 영역(NDA)에 배치된 복수의 뱅크(BNL1, BNL2, BNL3)들의 평면 배치를 도시하고 있다.
도 8 및 도 9는 표시 장치(10)의 외곽부에서 표시 영역(DPA)과 비표시 영역(NDA) 일부를 각각 제2 방향(DR2)으로 자른 단면을 도시하고 있다. 도 8은 표시 장치(10)의 외곽부 중 제2 방향(DR2) 일 측인 좌측 외곽부를 도시하고 있고, 도 9는 표시 장치(10)의 외곽부 중 제2 방향(DR2) 타 측인 우측 외곽부를 도시하고 있다. 도 8 및 도 9에서는 표시 영역(DPA)의 복수의 도전층들 및 반도체층을 간략히하여 회로층(CCL)으로 도시하였고, 각 서브 화소(SPXn)들에 배치된 전극(RME), 발광 소자(ED)들, 및 연결 전극(CNE)들 등을 간략히하여 발광 소자층(EDL)으로 도시하고 있다. 이들 구조에 대한 설명은 도 2 내지 도 4를 참조하여 상술한 바와 동일하다.
도 6에 결부하여 도 7 내지 도 9를 참조하면, 표시 장치(10)는 표시 영역(DPA)의 외곽부에 배치된 부분을 포함하는 제1 뱅크(BNL1), 비표시 영역(NDA)에 배치되어 표시 영역(DPA)을 둘러싸도록 배치된 제1 골짜기부(VA1)와 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)를 포함할 수 있다.
제1 뱅크(BNL1)는 표시 영역(DPA)에서 제1 방향(DR1) 및 제2 방향(DR2)으로 연장될 수 있다. 예를 들어, 제1 뱅크(BNL1)는 표시 영역(DPA)의 외곽부에서 복수의 화소(PX)들이 배치된 부분을 둘러싸도록 배치될 수 있다. 도 7에는 제1 뱅크(BNL1) 중 표시 영역(DPA)의 최외곽부에 배치된 부분만이 도시되어 있으나, 제1 뱅크(BNL1)는 표시 영역(DPA)을 가로지르며 제1 방향(DR1) 또는 제2 방향(DR2)으로 연장되어 배치될 수 있고, 각 서브 화소(SPXn)들의 경계에도 배치될 수 있다. 제1 뱅크(BNL1)는 표시 영역(DPA)과 비표시 영역(NDA)을 구분하면서, 서로 다른 서브 화소(SPXn)들도 구분할 수 있다.
비표시 영역(NDA)에는 제1 뱅크(BNL1)와 이격되어 표시 영역(DPA)을 둘러싸는 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)가 배치될 수 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 일정 간격 이격되어 배치되고, 제3 뱅크(BNL3)는 제2 뱅크(BNL2)와 일정 간격 이격될 수 있다. 즉, 제2 뱅크(BNL2)가 둘러싸는 영역의 내측에서는 표시 영역(DPA)이 배치되고, 제3 뱅크(BNL3)의 내측에는 제2 뱅크(BNL2)가 배치될 수 있다.
상술한 바와 같이, 표시 장치(10)는 하나의 제1 기판(SUB) 상에 복수의 층들이 순차적으로 적층된 구조를 가질 수 있다. 표시 장치(10)의 몇몇 층들은 유기 물질로 이루어지고, 상기 유기 물질이 제1 기판(SUB) 상에 직접 분사되는 공정을 통해 형성될 수 있다. 유기 물질은 유동성을 갖고 흐를 수 있기 때문에, 표시 영역(DPA) 상에 분사된 유기 물질은 비표시 영역(NDA)으로 흘러 넘칠 수 있다. 제2 뱅크(BNL2)와 제3 뱅크(BNL3)는 상기 유기 물질이 비표시 영역(NDA)을 넘어 그 외부로 넘치는 것을 방지할 수 있다.
일 실시예에 따른 표시 장치(10)는 비표시 영역(NDA)에서 제1 뱅크(BNL1)와 제2 뱅크(BNL2) 사이에 배치된 제1 골짜기부(VA1)를 포함할 수 있다. 제2 뱅크(BNL2)와 제1 뱅크(BNL1)가 상부 방향으로 돌출된 형상을 갖는 반면, 제1 골짜기부(VA1)는 하부의 층이 일부 함몰되어 형성될 수 있다. 제1 골짜기부(VA1)는 제2 뱅크(BNL2) 및 제1 뱅크(BNL1)와 함께 음각 및 양각 패턴을 형성하여 표시 영역(DPA) 상에 분사되는 유기 물질이 비표시 영역(NDA)으로 넘쳐 흐르는 것을 방지할 수 있다.
표시 영역(DPA)에는 복수의 전극(RME)들, 발광 소자(ED)들 및 연결 전극(CNE)들을 포함하는 발광 소자층(EDL)이 배치된다. 발광 소자층(EDL)은 표시 영역(DPA)에서 비아층(VIA) 상에 배치되고, 비아층(VIA) 상에는 표시 영역(DPA)과 비표시 영역(NDA)에 걸쳐 배치된 복수의 절연층(PAS_S)이 배치될 수 있다. 도면으로 명시적으로 도시하지 않았으나, 복수의 절연층(PAS_S)은 발광 소자(ED)의 하부에 배치된 제1 절연층(PAS1), 및 발광 소자(ED)의 상부에 배치된 제2 절연층(PAS2), 및 제3 절연층(PAS3)을 포함할 수 있다. 복수의 절연층(PAS_S)들 중 일부는 비표시 영역(NDA)에서 비아층(VIA) 상에 순차적으로 적층될 수 있다.
제4 절연층(PAS4)도 발광 소자층(EDL)을 덮으며 표시 영역(DPA) 및 비표시 영역(NDA)에 걸쳐 배치될 수 있다. 제4 절연층(PAS4)은 표시 영역(DPA)에서 발광 소자층(EDL) 상에 배치되고, 비표시 영역(NDA)에서 다른 절연층(PAS_S)들 상에 직접 배치될 수 있다.
또한, 컬러 제어 구조물(WCL1, WCL2, TPL) 상에 배치된 봉지 구조물로서, 제1 캡핑층(CPL1) 및 제2 캡핑층(CPL2)도 비표시 영역(NDA)까지 연장되어 배치될 수 있다. 제1 캡핑층(CPL1)은 일부분은 제4 절연층(PAS4) 상에 직접 배치되고, 다른 일부분은 제1 뱅크(BNL1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3) 상에 직접 배치될 수 있다. 제2 캡핑층(CPL2)은 저굴절층(LRL)을 사이에 두고 제1 캡핑층(CPL1) 상에 배치된다. 표시 영역(DPA)과 달리 저굴절층(LRL)은 비표시 영역(NDA) 전면에 걸쳐 연장되지 않으므로, 제2 캡핑층(CPL2)은 일부분이 제1 캡핑층(CPL1) 상에 직접 배치될 수 있다.
상술한 바와 같이, 저굴절층(LRL)은 유기 물질로 이루어지며, 표시 영역(DPA) 전면에 걸쳐 배치될 수 있다. 유기 물질을 제1 캡핑층(CPL1) 상에 도포하는 과정에서, 유기 물질은 표시 영역(DPA)의 최외곽부에 배치된 제1 뱅크(BNL1)를 넘어 비표시 영역(NDA)으로 넘칠 수 있다. 특히, 표시 장치(10)는 하나의 제1 기판(SUB1)을 포함하여 그 상부에 복수의 층들이 연속적인 공정을 통해 형성될 수 있다. 이 과정에서 비표시 영역(NDA)의 원하지 않는 영역까지 넘친 유기 물질은 후속 공정에서 이물로 남을 수 있다. 일 실시예에 따른 표시 장치(10)는 비표시 영역(NDA)에 배치된 음각 및 양각 패턴 형상의 구조물들을 포함하여 비표시 영역(NDA)으로 넘친 유기 물질이 더 이상 원하지 않는 영역으로 퍼지는 것을 방지할 수 있다.
표시 장치(10)는 비표시 영역(NDA)에 배치된 제1 골짜기부(VA1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)를 포함할 수 있다. 제1 골짜기부(VA1)는 비아층(VIA) 상면을 기준으로 그 하면으로 함몰된 음각 패턴 형상을 가질 수 있고, 제2 뱅크(BNL2)와 제3 뱅크(BNL3)는 비아층(VIA) 상면을 기준으로 상부 방향으로 돌출된 양각 패턴 형상을 가질 수 있다.
제1 골짜기부(VA1)는 평면도 상 표시 영역(DPA)을 둘러싸며 제1 뱅크(BNL1)와 이격되어 배치될 수 있다. 제1 골짜기부(VA1)는 제1 폭(W1)을 갖고 제1 비아층(VIA1)을 관통할 수 있고, 비아층(VIA) 상에 배치되는 몇몇 층들은 제1 골짜기부(VA1) 내부에 배치될 수 있다. 예를 들어, 비아층(VIA) 상에 직접 배치된 복수의 절연층(PAS_S)들 중, 발광 소자(ED)들의 하부에 배치된 제1 절연층(PAS1)은 제1 골짜기부(VA1) 내에 배치되어 비아층(VIA) 중 제1 골짜기부(VA1)의 내측 측벽과도 직접 접촉할 수 있다. 비표시 영역(NDA)에서 복수의 절연층(PAS_S)들 상에 배치된 제4 절연층(PAS4), 및 제4 절연층(PAS4) 상에 일부분이 직접 배치된 제1 캡핑층(CPL1)도 일부분이 제1 골짜기부(VA1)의 내부에 배치될 수 있다. 복수의 절연층(PAS_S), 제4 절연층(PAS4) 및 제1 캡핑층(CPL1)은 무기 절연 물질을 포함할 수 있고, 이들은 비아층(VIA)에서 제1 골짜기부(VA1)에 의해 형성된 단차를 따라 배치될 수 있다. 복수의 절연층(PAS_S), 제4 절연층(PAS4) 및 제1 캡핑층(CPL1)과 같은 무기 절연 물질이 제1 골짜기부(VA1) 내에 배치됨에 따라, 제1 골짜기부(VA1)에 의해 노출된 회로층(CCL)으로 외부의 습기가 투습되는 것이 방지될 수 있다.
저굴절층(LRL)은 제1 캡핑층(CPL1) 상에 배치되며 일부분은 제1 뱅크(BNL1)를 넘어 비표시 영역(NDA)에 배치될 수 있다. 저굴절층(LRL)은 제1 골짜기부(VA1) 상에도 배치될 수 있으며, 일부분은 제1 골짜기부(VA1)에 의해 형성된 단차를 채우도록 배치될 수 있다. 저굴절층(LRL)이 형성되는 공정에서, 저굴절층(LRL)을 이루는 유기 물질은 표시 영역(DPA)을 넘어 비표시 영역(NDA)으로 흐르다가 제1 골짜기부(VA1)가 형성하는 단차를 채울 수 있고, 제1 골짜기부(VA1)는 유기 물질이 과도하게 흘러 넘치는 것을 방지할 수 있다. 저굴절층(LRL)은 제1 골짜기부(VA1)를 채우면서 제2 뱅크(BNL2)까지 배치될 수 있다.
제2 뱅크(BNL2)와 제3 뱅크(BNL3)는 서로 이격되며 각각 제1 골짜기부(VA1)를 둘러싸며 이와 이격될 수 있다. 제1 뱅크(BNL1)를 기준으로, 비표시 영역(NDA)의 외곽을 향하는 방향을 따라 제1 골짜기부(VA1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)가 순차적으로 이격 배치될 수 있다. 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)는 제1 골짜기부(VA1)와 달리 제4 절연층(PAS4) 상에 직접 배치되어 상부 방향으로 돌출된 형상을 가질 수 있다. 제2 뱅크(BNL2)와 제3 뱅크(BNL3)는 양각 패턴 형상을 가짐에 따라 저굴절층(LRL)이 비표시 영역(NDA)의 외곽으로 넘치는 것을 방지할 수 있다.
일 실시예에 따르면, 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)의 폭은 서로 동일할 수 있고, 제1 골짜기부(VA1)의 제1 폭(W1)은 제2 뱅크(BNL2)와 제3 뱅크(BNL3)의 단면도 상의 제2 폭(W2)보다 클 수 있다. 제2 뱅크(BNL2)와 제3 뱅크(BNL3)는 표시 영역(DPA)에서 발광 소자층(EDL)과 제4 절연층(PAS4)을 형성한 뒤에 동일한 공정에서 형성될 수 있다. 제2 뱅크(BNL2)와 제3 뱅크(BNL3)는 서로 배치된 위치만 다를 뿐, 그 형상 및 재료는 동일할 수 있으며, 특히 단면도 상의 폭(W2)은 서로 동일할 수 있다.
제1 골짜기부(VA1)는 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)보다 표시 영역(DPA)에 인접하여 배치될 수 있고, 저굴절층(LRL)의 넘침을 방지하는 1차적 구조물일 수 있다. 제1 골짜기부(VA1)는 저굴절층(LRL)의 유기 재료가 넘치는 것을 최대한 방지하기 위해, 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)보다 비교적 큰 폭을 가질 수 있다. 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)는 제1 골짜기부(VA1)보다 비교적 작은 폭을 갖되, 일정 폭을 갖고 양각 패턴의 형상을 가짐으로써 유기 물질이 제1 골짜기부(VA1)를 넘어 비표시 영역(NDA)의 최외곽으로 넘치는 것을 방지할 수 있다.
한편, 제1 뱅크(BNL1)도 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)와 동일한 공정에서 형성될 수 있다. 제1 뱅크(BNL1)는 하부 뱅크층(LBN)과 중첩하며 제4 절연층(PAS4) 상에 직접 배치될 수 있고, 표시 영역(DPA)의 최외곽부에서 내측을 둘러싸면서 내측에서는 격자형 패턴으로 배치될 수 있다. 다만, 일 실시예에 따르면, 제1 뱅크(BNL1)의 단면도 상 폭인 제3 폭(W3)은 제2 뱅크(BNL2)의 제2 폭(W2)보다 같거나 작을 수 있다. 제1 뱅크(BNL1)는 표시 영역(DPA)에서 이웃한 서브 화소(SPXn)들을 구분하면서 컬러 제어 구조물(TPL, WCL1, WCL2)들이 배치되는 공간을 형성할 수 있다. 제2 뱅크(BNL2)와 제3 뱅크(BNL3)는 저굴절층(LRL)의 넘침을 방지하기 위한 구조물로서, 제1 뱅크(BNL1)와 그 용도가 다를 수 있다. 즉, 제1 뱅크(BNL1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)는 제4 절연층(PAS4) 상에 직접 배치되므로 동일한 공정에서 형성되나, 그 기능에 따라 폭이 달라질 수 있다. 유기 물질의 넘침을 방지하는 구조물로서, 비표시 영역(NDA)에 배치되는 제2 뱅크(BNL2)와 제3 뱅크(BNL3)는 제1 뱅크(BNL1)보다 폭이 같거나 클 수 있다.
오버코트층(OC)은 표시 영역(DPA)에서 컬러 필터층(CFL)과 차광 부재(BM)를 덮도록 배치되며, 일부분은 비표시 영역(NDA)에도 배치될 수 있다. 저굴절층(LRL)과 유사하게, 오버코트층(OC)도 유기 물질로 이루어질 수 있고 컬러 필터층(CFL)들 및 제2 캡핑층(CPL2) 상에서 넘침 문제가 발생할 수 있다. 일 실시예에 따른 표시 장치(10)는 오버코트층(OC)의 넘침을 방지하기 위한 구조물로서, 제2 뱅크(BNL2) 및 제3 뱅크(BNL3) 상에 배치된 컬러 댐(CBN1, CBN2)들을 더 포함할 수 있다.
복수의 컬러 댐(CBN1, CBN2)들은 각각 제2 뱅크(BNL2) 및 제3 뱅크(BNL3) 상에 배치될 수 있다. 복수의 컬러 댐(CBN1, CBN2)들은 표시 장치(10)의 외곽부 중 제2 방향(DR2)의 양 측인 좌측 외곽부와 우측 외곽부에서 각각 제2 뱅크(BNL2) 및 제3 뱅크(BNL3) 중 어느 하나 상에 배치될 수 있다. 예를 들어, 복수의 컬러 댐(CBN1, CBN2)은 표시 장치(10)의 좌측 외곽부(도 8에 도시)의 제2 뱅크(BNL2) 및 제3 뱅크(BNL3) 상에 배치된 복수의 제1 컬러 댐(CBN1)들, 및 표시 장치(10)의 우측 외곽부(도 9에 도시)의 제2 뱅크(BNL2) 및 제3 뱅크(BNL3) 상에 배치된 복수의 제2 컬러 댐(CBN2)들을 포함할 수 있다. 표시 장치(10)의 일 측 외곽부에서 서로 인접한 컬러 댐(CBN1, CBN2)들은 서로 제2 방향(DR2)으로 이격되고, 각 컬러 댐(CBN1, CBN2)들은 제2 뱅크(BNL2) 또는 제3 뱅크(BNL3) 상에서 제1 방향(DR1)으로 연장되어 배치될 수 있다. 복수의 컬러 댐(CBN1, CBN2)들은 비표시 영역(NDA)에서 선형의 패턴을 형성할 수 있다.
제2 뱅크(BNL2)와 제3 뱅크(BNL3)가 각각 제2 캡핑층(CPL2) 하부에 배치된 저굴절층(LRL)이 비표시 영역(NDA)에서 넘치는 것을 방지하는 것과 유사하게, 컬러 댐(CBN1, CBN2)들은 제2 캡핑층(CPL2) 상부에 배치된 오버코트층(OC)이 비표시 영역(NDA)에서 넘치는 것을 방지할 수 있다. 컬러 댐(CBN1, CBN2)은 각각 제2 캡핑층(CPL2) 상에 직접 배치되며, 일정 두께 및 일정 폭을 갖고 돌출된 형상의 양각 패턴을 가질 수 있다.
일 실시예에서, 제1 컬러 댐(CBN1)과 제2 컬러 댐(CBN2)은 각각 제2 방향(DR2)으로 측정된 폭이 제2 뱅크(BNL2)의 제2 폭(W2)보다 작고, 그 두께도 제2 뱅크(BNL2)보다 작을 수 있다. 복수의 컬러 댐(CBN1, CBN2)들은 제2 캡핑층(CPL2) 상에 배치된 층들 중 유기 물질로 이루어진 재료가 넘치는 것을 방지하기 위한 크기를 가질 수 있다. 제2 캡핑층(CPL2)의 하부에 배치된 제2 뱅크(BNL2)와 제3 뱅크(BNL3)는 저굴절층(LRL), 및 오버코트층(OC)의 넘침을 방지하기 위한 구조물인 반면, 복수의 컬러 댐(CBN1, CBN2)들은 오버코트층(OC)의 넘침을 방지하기 위한 구조물로서 비교적 작은 크기를 가질 수 있다.
일 실시예에 따르면, 컬러 댐(CBN1, CBN2)은 컬러 필터층(CFL1, CFL2, CFL3) 중 일부와 동일한 재료를 포함하여 동일한 공정에서 형성될 수 있다. 컬러 댐(CBN1, CBN2)과 컬러 필터층(CFL1, CFL2, CFL3)은 각각 제2 캡핑층(CPL2) 상에 직접 배치되므로, 서로 동일한 재료를 포함하는 경우 이들은 동일한 공정에서 형성될 수 있다. 다만, 컬러 댐(CBN1, CBN2)과 컬러 필터층(CFL1, CFL2, CFL3)은 서로 다른 영역에 배치되며 다른 역할을 할 수 있고, 평면 배치가 서로 다를 수 있다. 예를 들어, 컬러 필터층(CFL1, CFL2, CFL3)은 표시 장치(10)의 투광 영역(TA1, TA2, TA3)에 배치되어 선형 또는 섬형의 패턴으로 형성되고, 컬러 댐(CBN1, CBN2)은 비표시 영역(NDA)에 배치되어 선형의 패턴으로 형성될 수 있다.
일 실시예에 따르면, 표시 장치(10)의 좌측 외곽부에 배치된 제1 컬러 댐(CBN1)은 우측 외곽부에 배치된 제2 컬러 댐(CBN2)과 다른 재료를 포함할 수 있다. 제1 컬러 댐(CBN1)은 제1 컬러 필터층(CFL1)과 동일한 재료를 포함하고, 제2 컬러 댐(CBN2)은 제3 컬러 필터층(CFL3)과 동일한 재료를 포함할 수 있다. 표시 장치(10)는 일 화소(PX)가 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함하고, 이들이 제2 방향(DR2)으로 순차적으로 배치될 수 있다. 표시 장치(10)의 표시 영역(DPA)에는 복수의 화소(PX)들이 제1 방향(DR1) 및 제2 방향(DR2)으로 배열되며, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)들도 제1 방향(DR1) 및 제2 방향(DR2)으로 반복 배열될 수 있다. 표시 영역(DPA)에 배치된 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)는 서로 동일한 개수로 배치되고, 이들이 제2 방향(DR2)으로 반복 배열되는 경우, 표시 영역(DPA) 중 좌측 비표시 영역(NDA)에 최인접하여 배치된 서브 화소(SPXn)는 제1 서브 화소(SPX1)이고 우측 비표시 영역(NDA)에 최인접하여 배치된 서브 화소(SPXn)는 제3 서브 화소(SPX3)일 수 있다. 그에 대응하여, 표시 영역(DPA) 중 좌측 비표시 영역(NDA)에 최인접하여 배치된 서브 화소(SPXn) 상에는 제1 컬러 필터층(CFL1)이 배치되고, 우측 비표시 영역(NDA)에 최인접하여 배치된 서브 화소(SPXn) 상에는 제3 컬러 필터층(CFL3)이 배치될 수 있다.
상술한 바와 같이, 복수의 컬러 댐(CBN1, CBN2)들은 컬러 필터층(CFL1, CFL2, CFL3) 중 어느 하나와 동일한 재료를 포함하여 동일한 공정에서 수행될 수 있다. 좌측 외곽부에 배치된 제1 컬러 댐(CBN1)은 그와 최인접하여 배치되는 컬러 필터층, 예를 들어 제1 컬러 필터층(CFL1)과 동일한 재료를 포함할 수 있고, 우측 외곽부에 배치된 제2 컬러 댐(CBN2)은 그와 최인접하여 배치되는 컬러 필터층, 예를 들어 제3 컬러 필터층(CFL3)과 동일한 재료를 포함할 수 있다.
도 10은 일 실시예에 따른 표시 장치의 컬러 필터층과 컬러 댐의 배치를 나타내는 개략도이다.
도 7 내지 도 9에 결부하여 도 10을 참조하면, 표시 장치(10)는 표시 영역(DPA)이 복수의 영역(AA1, AA2, AA3)들을 포함하고, 비표시 영역(NDA)이 복수의 댐 영역(DMA1, DMA2)을 포함할 수 있다. 예를 들어, 표시 장치(10)는 비표시 영역(NDA) 중 제2 방향(DR2) 일 측인 좌측에 배치된 제1 댐 영역(DMA1)과 제2 방향(DR2) 타 측인 우측에 배치된 제2 댐 영역(DMA2)을 포함할 수 있다. 표시 영역(DPA)은 동일한 컬러 필터층(CFL1, CFL2, CFL3)들이 반복하여 배치된 영역을 따라 구분된 복수의 영역(AA1, AA2, AA3)들로서, 표시 영역(DPA)의 제2 방향(DR2) 최외곽에 배치된 제1 영역(AA1)과 제2 영역(AA2), 및 제1 영역(AA1)과 제2 영역(AA2) 사이의 내측 영역인 복수의 제3 영역(AA3)들을 포함할 수 있다. 제1 영역(AA1), 제2 영역(AA2) 및 제3 영역(AA3)들은 각각 복수의 컬러 필터층(CFL1, CFL2, CFL3)들이 배치되고, 제1 댐 영역(DMA1)과 제2 댐 영역(DMA2)에는 각각 서로 다른 컬러 댐(CBN1, CBN2)들이 배치될 수 있다.
제1 영역(AA1), 제2 영역(AA2) 및 제3 영역(AA3)들 각각에는 제1 컬러 필터층(CFL1), 제2 컬러 필터층(CFL2), 및 제3 컬러 필터층(CFL3)이 제2 방향(DR2)으로 순차적으로 배치될 수 있다. 서로 다른 영역(AA1, AA2, AA3)들은 반복 배열된 컬러 필터층(CFL1, CFL2, CFL3)들이 배치된 영역에 따라 구분된 영역일 수 있다. 각 영역(AA1, AA2, AA3)들은 한 쌍의 제1 컬러 필터층(CFL1), 제2 컬러 필터층(CFL2), 및 제3 컬러 필터층(CFL3)이 배치된 영역으로서, 그 중에서 제1 영역(AA1)과 제2 영역(AA2)은 표시 영역(DPA)의 제2 방향(DR2) 최외곽에 배치된 영역이고, 제3 영역(AA3)들은 내측에 배치된 영역일 수 있다.
제1 댐 영역(DMA1)은 좌측 비표시 영역(NDA)에 배치되어 표시 영역(DPA)의 제1 영역(AA1)과 인접하여 배치될 수 있다. 제1 영역(AA1) 중 좌측에 배치된 컬러 필터층은 제1 컬러 필터층(CFL1)이고, 제1 댐 영역(DMA1)에 배치된 제1 컬러 댐(CBN1)들은 각각 제1 컬러 필터층(CFL1)과 동일한 재료를 포함할 수 있다. 제2 댐 영역(DMA2)은 우측 비표시 영역(NDA)에 배치되어 표시 영역(DPA)의 제2 영역(AA2)과 인접하여 배치될 수 있다. 제2 영역(AA2) 중 우측에 배치된 컬러 필터층은 제3 컬러 필터층(CFL3)이고, 제2 댐 영역(DMA2)에 배치된 제2 컬러 댐(CBN2)들은 각각 제3 컬러 필터층(CFL3)과 동일한 재료를 포함할 수 있다. 표시 장치(10)의 제조 공정에서, 제1 댐 영역(DMA1)에 배치된 제1 컬러 댐(CBN1)들은 제1 영역(AA1)에 배치된 제1 컬러 필터층(CFL1)과 동일한 공정에서 형성되고, 제2 댐 영역(DMA2)에 배치된 제2 컬러 댐(CBN2)들은 제2 영역(AA2)에 배치된 제3 컬러 필터층(CFL3)과 동일한 공정에서 형성될 수 있다.
예시적인 실시예에서, 복수의 컬러 필터층(CFL1, CFL2, CFL3)들과 컬러 댐(CBN1, CBN2)들은 각각 마스크를 이용한 패터닝 공정으로 수행될 수 있다. 복수의 컬러 필터층(CFL1, CFL2, CFL3)들과 컬러 댐(CBN1, CBN2)들은 서로 다른 재료를 포함하므로, 이들은 서로 다른 마스크 공정을 통해 형성될 수 있다. 예를 들어, 표시 장치(10)는 제1 컬러 필터층(CFL1)들을 먼저 형성한 뒤, 다른 공정에서 제2 컬러 필터층(CFL2)들을 형성하고, 또 다른 공정에서 제3 컬러 필터층(CFL3)들을 형성할 수 있다.
또한, 각 컬러 필터층(CFL1, CFL2, CFL3)들은 표시 장치(10)의 전면에서 하나의 공정이 아닌 복수의 공정으로 나누어 형성될 수 있다. 표시 영역(DPA)의 복수의 영역(AA1, AA2, AA3)들에 배치되는 제1 컬러 필터층(CFL1)들 중 몇몇은 서로 다른 공정에서 형성될 수 있다. 제1 영역(AA1) 및 일부의 제2 영역(AA2)에 배치된 제1 컬러 필터층(CFL1)들은 다른 일부의 제2 영역(AA2)에 배치된 제1 컬러 필터층(CFL1)들, 및 또 다른 제2 영역(AA2) 및 제3 영역(AA3)에 배치된 제1 컬러 필터층(CFL1)들과 각각 다른 공정에서 형성될 수 있다. 이와 유사하게, 복수의 영역(AA1, AA2, AA3)들에 배치된 제2 컬러 필터층(CFL2)들 및 제3 컬러 필터층(CFL3)들은 각각 서로 다른 마스크 공정에서 형성될 수 있다.
일 실시예에 따르면, 복수의 컬러 댐(CBN1, CBN2)들은 컬러 필터층(CFL1, CFL2, CFL3)을 형성하기 위한 복수의 마스크 공정 중, 표시 영역(DPA)의 최외곽에 배치된 영역에 배치된 컬러 필터층(CFL1, CFL2, CFL3)을 형성하기 위한 마스크 공정에서 해당 컬러 필터층(CFL1, CFL2, CFL3)과 함께 형성될 수 있다. 예를 들어 제1 컬러 댐(CBN1)은 제1 영역(AA1)에 배치된 제1 컬러 필터층(CFL1)의 형성을 위한 마스크 공정에서 제1 컬러 필터층(CFL1)과 함께 형성되고, 제2 컬러 댐(CBN2)은 제2 영역(AA2)에 배치된 제3 컬러 필터층(CFL3)의 형성을 위한 마스크 공정에서 제3 컬러 필터층(CFL3)과 함께 형성될 수 있다.
도 11은 일 실시예에 따른 표시 장치의 제1 컬러 필터층과 제1 컬러 댐의 형성을 위한 마스크 공정이 수행되는 영역을 도시하는 개략도이다. 도 12는 일 실시예에 따른 표시 장치의 제2 컬러 필터층의 형성을 위한 마스크 공정이 수행되는 영역을 도시하는 개략도이다. 도 13은 일 실시예에 따른 표시 장치의 제3 컬러 필터층과 제2 컬러 댐의 형성을 위한 마스크 공정이 수행되는 영역을 도시하는 개략도이다.
도 11 내지 도 13을 참조하면, 표시 장치(10)는 서로 다른 각 컬러 필터층(CFL1, CFL2, CFL3)을 형성하기 위해, 복수의 마스크 공정들이 수행될 수 있다. 각 컬러 필터층(CFL1, CFL2, CFL3)들을 형성하는 공정 중 일부 공정에서 댐 영역(DMA1, DMA2)의 컬러 댐(CBN1, CBN2)들이 컬러 필터층(CFL1, CFL2, CFL3)들과 함께 형성될 수 있다.
제1 컬러 필터층(CFL1)을 형성하기 위한 복수의 마스크 공정은 제1 댐 영역(DMA1) 및 표시 영역(DPA)에 걸쳐 수행될 수 있다. 상기 복수의 마스크 공정에서, 제1 마스크 공정은 제1 댐 영역(DMA1) 및 제1 영역(AA1)의 일부분을 포함하는 제1 마스크 영역(MLR1)에 수행될 수 있다. 제1 마스크 공정에서 제1 댐 영역(DMA1)의 제1 컬러 댐(CBN1)들과 제1 영역(AA1)의 제1 컬러 필터층(CFL1)은 동시에 형성될 수 있다. 그 이후의 제2 내지 제4 마스크 공정은 표시 영역(DPA)에서 제1 영역(AA1)을 제외한 다른 영역(AA2, AA3)들의 제1 컬러 필터층(CFL1)이 배치되는 영역을 포함하는 제2 마스크 영역(MLR2), 제3 마스크 영역(MLR3) 및 제4 마스크 영역(MLR4)에 각각 수행될 수 있다.
이와 유사하게, 제3 컬러 필터층(CFL3)을 형성하기 위한 복수의 마스크 공정은 제2 댐 영역(DMA2) 및 표시 영역(DPA)에 걸쳐 수행될 수 있다. 상기 복수의 마스크 공정에서, 제4 마스크 공정은 제2 댐 영역(DMA2) 및 제2 영역(AA2)의 일부분을 포함하는 제4 마스크 영역(MLB4)에 수행될 수 있다. 제4 마스크 공정에서 제2 댐 영역(DMA2)의 제2 컬러 댐(CBN2)들과 제2 영역(AA2)의 제3 컬러 필터층(CFL3)은 동시에 형성될 수 있다. 그 이전의 제1 내지 제3 마스크 공정은 표시 영역(DPA)에서 제2 영역(AA2)을 제외한 다른 영역(AA1, AA3)들의 제3 컬러 필터층(CFL3)이 배치되는 영역을 포함하는 제1 마스크 영역(MLB1), 제2 마스크 영역(MLB2) 및 제3 마스크 영역(MLB3)에 각각 수행될 수 있다.
반면, 제2 컬러 필터층(CFL2)을 형성하기 위한 마스크 공정은 표시 영역(DPA)에만 수행될 수 있다. 상기 마스크 공정에서 제1 내지 제3 마스크 공정은 제1 영역(AA1) 내지 제3 영역(AA3)들의 제2 컬러 필터층(CFL2)이 배치되는 영역을 포함하는 제1 마스크 영역(MLG1), 제2 마스크 영역(MLG2) 및 제3 마스크 영역(MLG3)에 각각 수행될 수 있다.
일 실시예에서, 각 마스크 공정들이 수행되는 마스크 영역들은 서로 동일한 면적을 가질 수 있다. 예를 들어, 제1 컬러 필터층(CFL1)들을 형성하기 위한 마스크 공정들이 수행되는 제1 내지 제4 마스크 영역(MLR1, MLR2, MLR3, MLR4)들은 서로 동일한 폭을 가질 수 있다. 제1 내지 제4 마스크 영역(MLR1, MLR2, MLR3, MLR4)들은 각각 제1 댐 영역(DMA1)과 표시 영역(DPA)을 등간격으로 나눈 폭을 가질 수 있다. 이와 유사하게, 제3 컬러 필터층(CFL3)들을 형성하기 위한 마스크 공정들이 수행되는 제1 내지 제4 마스크 영역(MLB1, MLB2, MLB3, MLB4)들도 서로 동일한 폭을 가질 수 있다. 제1 내지 제4 마스크 영역(MLB1, MLB2, MLB3, MLB4)들은 각각 제2 댐 영역(DMA2)과 표시 영역(DPA)을 등간격으로 나눈 폭을 가질 수 있다. 반면, 제2 컬러 필터층(CFL2)들을 형성하기 위한 마스크 공정들이 수행되는 제1 내지 제3 마스크 영역(MLG1, MLG2, MLG3)들은 표시 영역(DPA)을 등간격으로 나눈 폭을 가질 수 있다.
상술한 바와 같이, 표시 영역(DPA)의 각 영역(AA1, AA2, AA3)들에는 복수의 컬러 필터층(CFL1, CFL2, CFL3)들이 반복 배열되고, 이들을 형성하기 위한 마스크 공정들은 서로 동일한 폭을 갖는 마스크층을 이용하여 동일한 폭을 갖는 마스크 영역들에 각각 수행될 수 있다. 표시 영역(DPA)에 컬러 필터층(CFL1, CFL2, CFL3)을 형성하는 것에 더하여, 댐 영역(DMA1, DMA2)에 컬러 필터층(CFL1, CFL2, CFL3)과 동일한 재료를 포함하는 컬러 댐(CBN1, CBN2)을 형성하기 위해, 각 마스크 공정이 수행되는 마스크 영역, 및 마스크층의 설계가 필요할 수 있다.
표시 장치(10)는 제1 댐 영역(DMA1)과 제2 댐 영역(DMA2)에 배치되는 컬러 댐(CBN1, CBN2)들이 각각 서로 다른 컬러 필터층(CFL1, CFL2, CFL3)의 형성을 위한 공정에서 형성될 수 있다. 서로 다른 컬러 댐(CBN1, CBN2)을 형성하기 위해, 제1 컬러 필터층(CFL1)과 제3 컬러 필터층(CFL3)을 형성하기 위한 공정은 제2 컬러 필터층(CFL2)을 형성하기 위한 공정보다 1회의 마스크 공정이 더 수행될 수 있다. 일 실시예에 따른 표시 장치(10)는 최소한의 마스크 공정을 추가하여 컬러 필터층(CFL1, CFL2, CFL3) 및 컬러 댐(CBN1, CBN2)들을 형성할 수 있어 제조 공정 수를 단축할 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예들에 대하여 설명하기로 한다.
도 14는 다른 실시예에 따른 표시 장치의 단면도이다. 도 15는 도 14의 표시 장치의 외곽부를 나타내는 단면도이다.
도 14 및 도 15를 참조하면, 일 실시예에 따른 표시 장치(10_1)는 제2 캡핑층(CPL2) 상에 배치된 평탄화층(PNL)을 더 포함할 수 있다. 본 실시예는 표시 장치(10_1)가 평탄화층(PNL)을 더 포함하는 점에서 도 6 및 도 8의 실시예와 차이가 있다. 이하, 중복된 내용에 대한 설명은 생략하고, 차이점을 중심으로 설명하기로 한다.
평탄화층(PNL)은 제2 캡핑층(CPL2) 상에서 표시 영역(DPA) 및 비표시 영역(NDA) 전면에 걸쳐 배치될 수 있다. 평탄화층(PNL)은 표시 영역(DPA)에서 컬러 제어 구조물(TPL, WCL1, WCL2)들과 중첩하며, 비표시 영역(NDA)에서 제2 뱅크(BNL2)와 제3 뱅크(BNL3) 상에도 배치될 수 있다. 차광 부재(BM)들, 복수의 컬러 필터층(CFL1, CFL2, CFL3)들, 및 컬러 댐(CBN1, CBN2)들은 각각 평탄화층(PNL) 상에 직접 배치될 수 있다.
평탄화층(PNL)은 복수의 캡핑층(CPL1, CPL2)들 및 저굴절층(LRL)에 더하여, 제1 기판(SUB) 상에 배치된 부재들을 보호하며, 이들에 의해 생기는 단차를 부분적으로 보상할 수 있다. 특히, 평탄화층(PNL)은 표시 영역(DPA)에서 그 하부의 컬러 제어 구조물(TPL, WCL1, WCL2)들과 제1 뱅크(BNL1)에 의해 형성되는 단차를 보상하여, 그 상에 배치되는 차광 부재(BM)들과 컬러 필터층(CFL1, CFL2, CFL3)들은 평탄한 면 상에 형성될 수 있다.
도 16은 다른 실시예에 따른 표시 장치의 외곽부를 나타내는 단면도이다.
도 16을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제1 컬러 댐(CBN1)들 상에 각각 배치된 제3 컬러 댐(CBN3)들을 더 포함할 수 있다. 본 실시예는 본 실시예는 표시 장치(10_2)가 제1 컬러 댐(CBN1)을 덮는 제3 컬러 댐(CBN3)을 더 포함하는 점에서 도 15의 실시예와 차이가 있다. 이하, 중복된 내용에 대한 설명은 생략하고, 차이점을 중심으로 설명하기로 한다.
제3 컬러 댐(CBN3)은 제1 컬러 댐(CBN1) 상에 배치될 수 있다. 제3 컬러 댐(CBN3)은 표시 장치(10)의 좌측 외곽부, 또는 제1 댐 영역(DMA1)에서 제2 뱅크(BNL2)와 제3 뱅크(BNL3) 상에 배치될 수 있다. 도면으로 도시하지 않았으나, 제3 컬러 댐(CBN3)도 제1 댐 영역(DMA1)에서 제1 방향(DR1)으로 연장되어 배치되며, 인접한 제3 컬러 댐(CBN3)들은 서로 제2 방향(DR2)으로 이격될 수 있다.
제3 컬러 댐(CBN3)은 제1 컬러 댐(CBN1)보다 큰 폭을 갖도록 형성되어 제1 컬러 댐(CBN1)의 외면을 완전하게 덮을 수 있다. 다만, 이에 제한되지 않는다. 제3 컬러 댐(CBN3)은 제1 컬러 댐(CBN1)과 동일한 폭을 갖거나 더 작은 폭을 가질 수 있고, 제3 컬러 댐(CBN3)은 제1 컬러 댐(CBN1)의 상면에만 배치될 수 있다. 이 경우, 제1 컬러 댐(CBN1)은 측면이 노출될 수도 있다.
일 실시예에 따르면, 제3 컬러 댐(CBN3)은 제2 컬러 필터층(CFL2)과 동일한 재료를 포함할 수 있다. 제1 컬러 댐(CBN1)과 유사하게, 제3 컬러 댐(CBN3)은 제1 영역(AA1)에 배치된 제2 컬러 필터층(CFL2)이 형성되는 공정에서 이와 함께 형성될 수 있다.
제2 컬러 댐(CBN2)은 제3 컬러 필터층(CFL3)과 동일한 재료로서 청색의 색재를 포함할 수 있다. 청색의 색재를 포함하는 제2 컬러 댐(CBN2)은 외부에서 입사되는 광에 의한 반사광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 이와 유사하게, 제1 컬러 댐(CBN1)과 제3 컬러 댐(CBN3)은 각각 제1 컬러 필터층(CFL1) 및 제2 컬러 필터층(CFL2)과 동일한 재료로서, 각각 적색의 색재와 녹색의 색재를 포함할 수 있다. 제1 컬러 댐(CBN1)과 제3 컬러 댐(CBN3)은 서로 두께 방향으로 적층되어 청색의 색재를 포함하는 제2 컬러 댐(CBN2)과 유사하게 외부에서 입사되는 광에 의한 반사광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다.
도 17은 다른 실시예에 따른 표시 장치의 컬러 필터층과 컬러 댐의 배치를 나타내는 개략도이다. 도 18 및 도 19는 도 17의 표시 장치의 외곽부를 나타내는 단면도들이다.
도 17 내지 도 19를 참조하면, 일 실시예에 따른 표시 장치(10_3)는 제1 컬러 댐(CBN1)이 제3 컬러 필터층(CFL3)과 동일한 재료를 포함하고, 제2 컬러 댐(CBN2)이 제1 컬러 필터층(CFL1)과 동일한 재료를 포함할 수 있다. 본 실시예는 제1 컬러 댐(CBN1)과 제2 컬러 댐(CBN2)이 서로 반대의 재료를 포함하는 점에서 도 8 내지 도 13의 실시예와 차이가 있다. 이하, 중복된 내용에 대한 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 8 내지 도 13의 실시예에서, 제1 컬러 댐(CBN1)은 제1 영역(AA1)의 컬러 필터층(CFL1, CFL2, CFL3)들 중 최인접한 제1 컬러 필터층(CFL1)과 동일한 재료를 포함하고, 제2 컬러 댐(CBN2)은 제2 영역(AA2)의 컬러 필터층(CFL1, CFL2, CFL3)들 중 최인접한 제3 컬러 필터층(CFL3)과 동일한 재료를 포함할 수 있다. 다만, 이에 제한되지 않고, 제1 컬러 댐(CBN1)과 제2 컬러 댐(CBN2)은 서로 다른 재료를 포함한다면 어느 컬러 필터층(CFL1, CFL2, CFL3)과 동일한 재료를 포함하는지 무관하다.
예를 들어, 제1 컬러 댐(CBN1)은 제1 영역(AA1)의 컬러 필터층(CFL1, CFL2, CFL3)들 중 가장 이격된 제3 컬러 필터층(CFL3)과 동일한 재료를 포함하고, 제2 컬러 댐(CBN2)은 제2 영역(AA2)의 컬러 필터층(CFL1, CFL2, CFL3)들 중 가장 이격된 제1 컬러 필터층(CFL1)과 동일한 재료를 포함할 수 있다. 본 실시예의 표시 장치(10_3)도 각 컬러 필터층(CFL1, CFL2, CFL3)들을 형성하기 위한 마스크 공정에서, 반복되는 공정이 수행되는 각 마스크 영역이 서로 동일한 폭을 가질 수 있고, 최소한의 공정 수를 추가하여 유기 물질의 넘침을 방지할 수 있는 컬러 댐(CBN1, CBN2)들을 형성할 수 있다. 이에 대한 자세한 설명은 상술한 바와 동일하다.
도 20은 다른 실시예에 따른 표시 장치의 단면도이다. 도 21은 도 20의 표시 장치의 외곽부를 나타내는 단면도이다.
도 20 및 도 21을 참조하면, 일 실시예에 따른 표시 장치(10_4)는 차광 부재(BM)가 생략되고 복수의 컬러 패턴(CP1, CP2, CP3)들이 배치될 수 있다. 본 실시예는 차광 부재(BM)가 컬러 패턴(CP1, CP2, CP3)으로 대체된 점에서 도 14의 실시예와 차이가 있다.
컬러 패턴(CP1, CP2, CP3)은 도 14의 차광 부재(BM)와 실질적으로 동일한 격자형 패턴으로 형성될 수 있다. 다만, 컬러 패턴(CP1, CP2, CP3)은 컬러 필터층(CFL1, CFL2, CFL3)과 동일한 재료를 포함하여 이들과 일체화되어 형성될 수 있다. 차광 영역(BA)에는 서로 다른 컬러 패턴(CP1, CP2, CP3)들이 서로 적층되어 배치되고, 이들이 적층된 영역에서 광의 투과가 차단될 수 있다.
제1 컬러 패턴(CP1)은 제1 컬러 필터층(CFL1)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제1 컬러 패턴(CP1)은 차광 영역(BA)에서 제2 캡핑층(CPL2) 상에 직접 배치될 수 있으며, 제1 서브 화소(SPX1)의 제1 투광 영역(TA1)과 인접한 차광 영역(BA)에서는 제1 컬러 필터층(CFL1)과 일체화될 수 있다.
제2 컬러 패턴(CP2)은 제2 컬러 필터층(CFL2)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제2 컬러 패턴(CP2)은 차광 영역(BA)에서 제1 컬러 패턴(CP1) 상에 직접 배치될 수 있으며, 제2 서브 화소(SPX2)의 제2 투광 영역(TA2)과 인접한 차광 영역(BA)에서는 제2 컬러 필터층(CFL2)과 일체화될 수 있다. 이와 유사하게, 제3 컬러 패턴(CP3)은 제3 컬러 필터층(CFL3)과 동일한 재료를 포함하여 차광 영역(BA)에 배치될 수 있다. 제3 컬러 패턴(CP3)은 차광 영역(BA)에서 제2 컬러 패턴(CP2) 상에 직접 배치될 수 있으며, 제3 서브 화소(SPX3)의 제3 투광 영역(TA3)과 인접한 차광 영역(BA)에서는 제3 컬러 필터층(CFL3)과 일체화될 수 있다.
표시 장치(10_4)는 제1 뱅크(BNL1)와 중첩하는 영역에서 제1 컬러 패턴(CP1), 제2 컬러 패턴(CP2) 및 제3 컬러 패턴(CP3) 각각은 다른 색재를 포함하는 컬러 필터층(CFL1, CFL2, CFL3) 중 적어도 어느 하나와 중첩하도록 배치될 수 있다. 예를 들어, 제1 컬러 패턴(CP1)은 제2 컬러 필터층(CFL2) 및 제3 컬러 필터층(CFL3)과 중첩하도록 배치되고, 제2 컬러 패턴(CP2)은 제1 컬러 필터층(CFL1) 및 제3 컬러 필터층(CFL3)과 중첩하도록 배치되고, 제3 컬러 패턴(CP3)은 제1 컬러 필터층(CFL1) 및 제2 컬러 필터층(CFL2)과 중첩하도록 배치될 수 있다. 제1 뱅크(BNL1)와 중첩하는 영역은 서로 다른 색재를 포함하는 컬러 패턴(CP1, CP2, CP3) 및 컬러 필터층(CFL1, CFL2, CFL3)들이 서로 중첩함으로서, 차광 부재(BM)의 기능을 수행할 수 있다.
제1 컬러 댐(CBN1)들은 각각 제1 컬러 패턴(CP1)과 동일한 공정에서 형성되고, 그와 동일한 형상을 가질 수 있다. 제1 컬러 댐(CBN1)들은 제2 컬러 필터층(CFL2)과 제3 컬러 필터층(CFL3) 사이에 배치된 제1 컬러 패턴(CP1)과 실질적으로 동일한 형상을 가질 수 있다. 제2 컬러 댐(CBN2)들은 각각 제3 컬러 패턴(CP3)과 동일한 공정에서 형성되고, 그와 동일한 형상을 가질 수 있다. 제2 컬러 댐(CBN2)들은 제2 컬러 패턴(CP2) 상에 배치된 제3 컬러 패턴(CP3)과 실질적으로 동일한 형상을 가질 수 있다.
본 실시예에 따른 표시 장치(10_4)는 복수의 컬러 패턴(CP1, CP2, CP3)들이 적층된 구조를 갖고 차광 부재(BM)와 동일한 역할을 수행함에 따라, 서로 다른 색재를 포함한 재료에 의해 이웃한 영역 간의 혼색을 방지할 수 있다. 또한, 컬러 패턴(CP1, CP2, CP3)은 컬러 필터층(CFL1, CFL2, CFL3)과 동일한 재료를 포함함에 따라 차광 영역(BA)을 투과한 외광 또는 반사광은 특정 색의 파장대역을 가질 수 있다. 사용자의 눈이 인식하는 색상별 민감도(eye color sensibility)는 광의 색상에 따라 다른데, 특히 청색 파장대역의 광은 녹색 파장대역의 광 및 적색 파장대역의 광보다 사용자에게 보다 덜 민감하게 인식될 수 있다. 차광 영역(BA)에서 차광 부재(BM)가 생략되고 컬러 패턴(CP1, CP2, CP3)이 배치됨으로써, 광의 투과를 차단함과 동시에 사용자는 반사광을 상대적으로 덜 민감하게 인식할 수 있고, 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다.
도 22 및 도 23은 다른 실시예에 따른 표시 장치의 외곽부를 나타내는 단면도들이다.
도 22를 참조하면, 일 실시예에 따른 표시 장치(10_5)는 제1 뱅크(BNL1)와 제1 골짜기부(VA1) 사이에 배치된 복수의 뱅크 격벽(BMW)들을 더 포함할 수 있다. 복수의 뱅크 격벽(BMW)들은 양각 패턴을 형성하는 구조물들이고, 제1 뱅크(BNL1), 제1 골짜기부(VA1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)와 함께 저굴절층(LRL)의 유기 물질이 넘쳐 흐르는 것을 방지할 수 있다. 본 실시예는 비표시 영역(NDA)에 배치된 복수의 뱅크 격벽(BMW)들을 더 포함하는 점에서 도 14 및 도 15의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
복수의 뱅크 격벽(BMW)들은 제1 뱅크(BNL1)와 제1 골짜기부(VA1) 사이에 배치될 수 있다. 제1 골짜기부(VA1)는 제1 뱅크(BNL1)보다 제2 뱅크(BNL2)에 인접 배치될 수 있고, 이들 사이에 복수의 뱅크 격벽(BMW)들이 배치되어 유기 물질의 넘침을 더욱 효과적으로 방지할 수 있다.
도면으로 도시하지 않았으나, 뱅크 격벽(BMW)들은 제2 뱅크(BNL2)와 유사하게 제1 뱅크(BNL1)와 이격되어 이를 둘러싸며 배치될 수 있다. 서로 다른 뱅크 격벽(BMW)들은 서로 이격되어 배치될 수 있고, 외측에 배치된 뱅크 격벽(BMW)은 내측에 배치된 뱅크 격벽(BMW)을 둘러쌀 수 있다.
복수의 뱅크 격벽(BMW)들은 제2 뱅크(BNL2)와 동일한 공정에서 형성될 수 있다. 복수의 뱅크 격벽(BMW)들은 제4 절연층(PAS4) 상에 직접 배치되며, 복수의 뱅크 격벽(BMW)들 상에는 제1 캡핑층(CPL1)이 직접 배치될 수 있다. 복수의 뱅크 격벽(BMW)들은 제1 뱅크(BNL1)와 제1 골짜기부(VA1) 사이의 비표시 영역(NDA)에 배치되며, 부분적으로 차광 부재(BM)와 중첩할 수 있다. 복수의 뱅크 격벽(BMW)들은 비아층(VIA) 상에서 상부 방향으로 돌출된 양각 패턴 형상을 가질 수 있고, 제1 골짜기부(VA1)와 함께 저굴절층(LRL)의 유기 물질들이 넘쳐 흐르는 것을 방지할 수 있다.
복수의 뱅크 격벽(BMW)들은 다른 뱅크(BNL1, BNL2, BNL3)들보다 작은 폭을 가질 수 있다. 뱅크 격벽(BMW)들은 제1 골짜기부(VA1)와 제1 뱅크(BNL1) 사이의 상대적으로 좁은 영역에 배치될 수 있다. 뱅크 격벽(BMW)들은 제2 뱅크(BNL2)와 동일한 공정에서 형성되되 그 크기는 표시 장치(10_5)가 갖는 공간에 따라 조절될 수 있다.
도 23을 참조하면, 일 실시예에 따른 표시 장치(10_6)는 제1 뱅크(BNL1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)가 각각 복수의 층(BNL_L, BNL_U)을 포함할 수 있다. 제1 뱅크(BNL1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)는 각각 기저층(BNL_L), 및 기저층(BNL_L) 상에 배치된 상부층(BNL_U)을 포함할 수 있다. 도 8 및 도 9의 실시예와 달리 본 실시예는 복수의 컬러 제어 구조물(TPL, WCL1, WCL2)들이 포토 레지스트 공정으로 형성되고, 복수의 뱅크(BNL1, BNL2, BNL3)들이 비교적 낮은 높이를 가질 수 있다.
제1 뱅크(BNL1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)의 기저층(BNL_L)은 제4 절연층(PAS4) 상에 직접 배치될 수 있고, 상부층(BNL_U)은 기저층(BNL_L) 상에 직접 배치될 수 있다. 상부층(BNL_U)은 기저층(BNL_L)보다 큰 폭을 갖도록 형성되어 기저층(BNL_L)의 외면을 완전하게 덮을 수 있다. 다만, 이에 제한되지 않는다. 상부층(BNL_U)은 기저층(BNL_L)과 동일한 폭을 갖거나 더 작은 폭을 가질 수 있고, 상부층(BNL_U)은 기저층(BNL_L)의 상면에만 배치될 수 있다. 이 경우, 기저층(BNL_L)은 측면이 노출될 수도 있다.
일 실시예에서, 표시 장치(10_6)는 컬러 제어 구조물(TPL, WCL1, WCL2)이 포토 레지스트 공정으로 형성되고, 제1 뱅크(BNL1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)는 기저층(BNL_L), 및 상부층(BNL_U)이 적층된 구조를 가질 수 있다. 도 8 및 도 9의 실시예와 달리, 제1 뱅크(BNL1), 제2 뱅크(BNL2) 및 제3 뱅크(BNL3)는 상대적으로 낮은 높이를 가질 수 있고, 컬러 제어 구조물(TPL, WCL1, WCL2)의 각 층들은 상면이 평탄하게 형성될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)들의 상면은 제1 뱅크(BNL1)의 상면과 평행하게 형성될 수 있다.
도 24는 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 25는 도 24의 N3-N3'선을 따라 자른 단면도이다. 도 26은 도 24의 N4-N4'선을 따라 자른 단면도이다.
도 24는 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2, RME3, RME4)들, 뱅크 패턴(BP1, BP2, BP3)들과 하부 뱅크층(LBN), 복수의 발광 소자(ED)들 및 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5)의 평면 배치를 도시하고 있다. 도 25에서는 서로 다른 전극(RME)들 상에 배치된 발광 소자(ED; ED1, ED2, ED3, ED4)의 양 단부를 가로지르는 단면을 도시하고 있고, 도 26에서는 복수의 컨택부(CT1, CT2, CT3, CT4)들을 가로지르는 단면을 도시하고 있다.
도 24 내지 도 26을 참조하면, 일 실시예에 따른 표시 장치(10)는 더 많은 수의 전극(RME; RME1, RME2, RME3, RME4)들과 뱅크 패턴(BP1, BP2, BP3)들, 발광 소자(ED; ED1, ED2, ED3, ED4)들 및 연결 전극(CNE; CNE1, CNE2, CNE3, CNE4, CNE5)들을 포함할 수 있다. 본 실시예에 따른 표시 장치(10)는 각 서브 화소(SPXn) 당 더 많은 수의 전극과 발광 소자들을 포함하는 점에서 도 4의 실시예와 차이가 있다. 이하에서는 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
뱅크 패턴(BP1, BP2, BP3)은 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에 배치된 제3 뱅크 패턴(BP3)을 더 포함할 수 있다. 제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 뱅크 패턴(BP2)은 발광 영역(EMA)의 중심에서 우측에 배치되며, 제3 뱅크 패턴(BP3)은 발광 영역(EMA)의 중심에 배치될 수 있다. 제3 뱅크 패턴(BP3)은 제1 뱅크 패턴(BP1) 및 제2 뱅크 패턴(BP2)보다 제2 방향(DR2)으로 측정된 폭이 더 클 수 있다. 각 뱅크 패턴(BP1, BP2, BP3)들 사이의 제2 방향(DR2)으로 이격된 간격은 각 전극(RME)들 사이의 간격보다 클 수 있다. 제1 뱅크 패턴(BP1)은 제1 전극(RME1)과 부분적으로 중첩하도록 배치되고, 제2 뱅크 패턴(BP2)은 제4 전극(RME4)과 부분적으로 중첩하도록 배치될 수 있다. 제3 뱅크 패턴(BP3)은 제2 전극(RME2) 및 제3 전극(RME3)과 부분적으로 중첩하도록 배치될 수 있다. 각 전극(RME)들은 적어도 일부분이 뱅크 패턴(BP1, BP2, BP3)들과 비중첩하도록 배치될 수 있다.
각 서브 화소(SPXn)마다 배치되는 복수의 전극(RME)은 제1 전극(RME1) 및 제2 전극(RME2)에 더하여 제3 전극(RME3)과 제4 전극(RME4)을 더 포함할 수 있다.
제3 전극(RME3)은 제1 전극(RME1)과 제2 전극(RME2) 사이에 배치되고, 제4 전극(RME4)은 제2 전극(RME2)을 사이에 두고 제3 전극(RME3)과 제2 방향(DR2)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 서브 화소(SPXn)의 좌측으로부터 우측으로 갈수록 제1 전극(RME1), 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)이 순차적으로 배치될 수 있다. 각 전극(RME)들은 서로 제2 방향(DR2)으로 이격되어 대향할 수 있다. 복수의 전극(RME)들은 서브 영역(SA)의 분리부(ROP)에서 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)의 전극(RME)들과 이격될 수 있다.
복수의 전극(RME)들 중, 제1 전극(RME1)과 제2 전극(RME2)은 각각 하부 뱅크층(LBN) 하부에 배치된 전극 컨택홀(CTD, CTS)을 통해 하부의 제1 도전 패턴(CDP1) 및 제2 전압 배선(VL2)과 접촉하는 반면, 제3 전극(RME3)과 제4 전극(RME4)은 그렇지 않을 수 있다.
제1 절연층(PAS1)은 상술한 실시예들과 유사한 구조로 배치될 수 있다. 제1 절연층(PAS1)은 표시 영역(DPA)에 전면적으로 배치되며, 복수의 전극(RME)들 및 뱅크 패턴(BP1, BP2, BP3)들을 덮을 수 있다.
복수의 발광 소자(ED)들은 뱅크 패턴(BP1, BP2, BP3)들 사이, 또는 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)들 중 일부는 제1 뱅크 패턴(BP1)과 제3 뱅크 패턴(BP3) 사이에 배치되고, 다른 일부는 제3 뱅크 패턴(BP3)과 제2 뱅크 패턴(BP2) 사이에 배치될 수 있다. 일 실시예에 따르면, 발광 소자(ED)는 제1 뱅크 패턴(BP1)과 제3 뱅크 패턴(BP3) 사이에 배치된 제1 발광 소자(ED1) 및 제3 발광 소자(ED3)와, 제3 뱅크 패턴(BP3)과 제2 뱅크 패턴(BP2) 사이에 배치된 제2 발광 소자(ED2) 및 제4 발광 소자(ED4)를 포함할 수 있다. 제1 발광 소자(ED1)와 제3 발광 소자(ED3)는 각각 제1 전극(RME1)과 제3 전극(RME3) 상에 배치되고, 제2 발광 소자(ED2)와 제4 발광 소자(ED4)는 각각 제2 전극(RME2)과 제4 전극(RME4) 상에 배치될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 하측, 또는 서브 영역(SA)에 인접하여 배치되고, 제3 발광 소자(ED3)와 제4 발광 소자(ED4)는 해당 서브 화소(SPXn)의 발광 영역(EMA)에서 상측에 인접하여 배치될 수 있다.
다만, 각 발광 소자(ED)들은 발광 영역(EMA)에서 배치된 위치에 따라 구분되는 것이 아니며, 후술하는 연결 전극(CNE)과의 연결 관계에 따라 구분된 것일 수 있다. 각 발광 소자(ED)들은 연결 전극(CNE)들의 배치 구조에 따라 양 단부가 접촉하는 연결 전극(CNE)이 서로 다를 수 있고, 접촉하는 연결 전극(CNE)의 종류에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다.
복수의 연결 전극(CNE)은 제1 전극(RME1) 상에 배치된 제1 연결 전극(CNE1) 및 제2 전극(RME2) 상에 배치된 제2 연결 전극(CNE2)에 더하여, 복수의 전극(RME)들에 걸쳐 배치된 제3 연결 전극(CNE3), 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)을 더 포함할 수 있다.
도 4 내지 도 6의 실시예와 달리, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제1 방향(DR1)으로 연장된 길이가 비교적 짧을 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)의 중심을 기준으로 하측에 배치될 수 있다. 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 발광 영역(EMA)과 해당 서브 화소(SPXn)의 서브 영역(SA)에 걸쳐 배치되고, 각각 서브 영역(SA)에 형성된 컨택부(CT1, CT2)를 통해 전극(RME)과 직접 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 직접 접촉하고, 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다.
제3 연결 전극(CNE3)은 제3 전극(RME3) 상에 배치된 제1 연장부(CN_E1), 제1 전극(RME1) 상에 배치된 제2 연장부(CN_E2), 및 제1 연장부(CN_E1)와 제2 연장부(CN_E2)를 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 제1 연결 전극(CNE1)과 제2 방향(DR2)으로 이격 대향하고, 제2 연장부(CN_E2)는 제1 연결 전극(CNE1)과 제1 방향(DR1)으로 이격될 수 있다. 제1 연장부(CN_E1)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제2 연장부(CN_E2)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제1 연장부(CN_E1)와 제2 연장부(CN_E2)는 발광 영역(EMA) 내에 배치될 수 있다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 중심부에서 제1 전극(RME1) 및 제3 전극(RME3)에 걸쳐 배치될 수 있다. 제3 연결 전극(CNE3)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제4 연결 전극(CNE4)은 제4 전극(RME4) 상에 배치된 제3 연장부(CN_E3), 제2 전극(RME2) 상에 배치된 제4 연장부(CN_E4), 및 제3 연장부(CN_E3)와 제4 연장부(CN_E4)를 연결하는 제2 연결부(CN_B2)를 포함할 수 있다. 제3 연장부(CN_E3)는 제2 연결 전극(CNE2)과 제2 방향(DR2)으로 이격 대향하며, 제4 연장부(CN_E4)는 제2 연결 전극(CNE2)과 제1 방향(DR1)으로 이격될 수 있다. 제3 연장부(CN_E3)는 해당 서브 화소(SPXn)의 발광 영역(EMA) 중 하측에 배치되며, 제4 연장부(CN_E4)는 발광 영역(EMA)의 상측에 배치될 수 있다. 제3 연장부(CN_E3)와 제4 연장부(CN_E4)는 발광 영역(EMA) 내에 배치될 수 있다. 제2 연결부(CN_B2)는 발광 영역(EMA)의 중심에 인접하여 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제4 연결 전극(CNE4)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 형상을 가질 수 있다.
제5 연결 전극(CNE5)은 제3 전극(RME3) 상에 배치된 제5 연장부(CN_E5), 제4 전극(RME4) 상에 배치된 제6 연장부(CN_E6), 및 제5 연장부(CN_E5)와 제6 연장부(CN_E6)를 연결하는 제3 연결부(CN_B3)를 포함할 수 있다. 제5 연장부(CN_E5)는 제3 연결 전극(CNE3)의 제2 연장부(CN_E2)와 제2 방향(DR2)으로 이격 대향하고, 제6 연장부(CN_E6)는 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)와 제2 방향(DR2)으로 이격 대향할 수 있다. 제5 연장부(CN_E5) 및 제6 연장부(CN_E6)는 각각 발광 영역(EMA)의 상측에 배치되고, 제3 연결부(CN_B3)는 제3 전극(RME3), 제2 전극(RME2) 및 제4 전극(RME4)에 걸쳐 배치될 수 있다. 제5 연결 전극(CNE5)은 평면도 상 제4 연결 전극(CNE4)의 제4 연장부(CN_E4)를 둘러싸는 형상으로 배치될 수 있다.
제3 연결 전극(CNE3)은 서브 영역(SA)에서 제1 절연층(PAS1), 및 제2 절연층(PAS2)을 관통하는 제3 컨택부(CT3)를 통해 제3 전극(RME3)과 직접 접촉하고, 제4 연결 전극(CNE4)은 서브 영역(SA)에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제4 컨택부(CT4)를 통해 제4 전극(RME4)과 접촉할 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서, 표시 장치(10)는 연결 전극(CNE)들 중 일부가 제3 도전층과 직접 연결될 수 있다. 예를 들어, 제1 타입 연결 전극인 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제3 도전층과 직접 연결되고, 전극(RME)과 전기적으로 연결되지 않을 수 있다. 제2 타입 연결 전극과 제3 타입 연결 전극도 전극(RME)과 전기적으로 연결되지 않으며, 발광 소자(ED)들과만 연결될 수도 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제3 도전층과 직접 연결된 전극(RME1, RME2)과 연결된 제1 타입 연결 전극이고, 제3 연결 전극(CNE3), 및 제4 연결 전극(CNE4)은 제3 도전층과 연결되지 않는 전극(RME3, RME4)과 연결된 제2 타입 연결 전극이며, 제5 연결 전극(CNE5)은 전극(RME)과 연결되지 않는 제3 타입 연결 전극일 수 있다. 제5 연결 전극(CNE5)은 전극(RME)과 연결되지 않고 발광 소자(ED)들과 접촉하며 다른 연결 전극(CNE)들과 함께 발광 소자(ED)들의 전기적 연결 회로를 구성할 수 있다.
제2 타입 연결 전극인 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제1 방향(DR1)으로 연장된 전극 연장부들이 서로 제2 방향(DR2)으로 나란하지 않은 연결 전극들이고, 제3 타입 연결 전극인 제5 연결 전극(CNE5)은 제1 방향(DR1)으로 연장된 전극 연장부들이 서로 제2 방향(DR2)으로 나란한 연결 전극일 수 있다. 제3 연결 전극(CNE3)과 제4 연결 전극(CNE4)은 제1 방향(DR1)으로 연장되되 절곡된 형상을 갖고, 제5 연결 전극(CNE5)은 다른 연결 전극의 일부분을 둘러싸는 형상을 가질 수 있다.
연결 전극(CNE)들의 배치 구조에 대응하여 복수의 발광 소자(ED)들은 양 단부가 접촉하는 연결 전극(CNE)에 따라 서로 다른 발광 소자(ED)들로 구분될 수 있다. 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)는 제1 단부가 제1 타입 연결 전극과 접촉하고 제2 단부가 제2 타입 연결 전극과 접촉할 수 있다. 제1 발광 소자(ED1)는 제1 연결 전극(CNE1) 및 제3 연결 전극(CNE3)과 접촉하고, 제2 발광 소자(ED2)는 제2 연결 전극(CNE2) 및 제4 연결 전극(CNE4)과 접촉할 수 있다. 제3 발광 소자(ED3) 및 제4 발광 소자(ED4)는 제1 단부가 제2 타입 연결 전극과 접촉하고 제2 단부가 제3 타입 연결 전극과 접촉할 수 있다. 제3 발광 소자(ED3)는 제3 연결 전극(CNE3) 및 제5 연결 전극(CNE5)과 접촉하고, 제4 발광 소자(ED4)는 제4 연결 전극(CNE4) 및 제5 연결 전극(CNE5)과 접촉할 수 있다.
복수의 발광 소자(ED)들은 복수의 연결 전극(CNE)들을 통해 서로 직렬로 연결될 수 있다. 본 실시예에 따른 표시 장치(10)는 각 서브 화소(SPXn)마다 더 많은 수의 발광 소자(ED)들을 포함하며 이들의 직렬 연결을 구성할 수 있어, 단위 면적 당 발광량이 더욱 증가할 수 있다.
도 27은 다른 실시예에 따른 표시 장치의 일 서브 화소를 나타내는 평면도이다. 도 28은 도 27의 N5-N5'선을 따라 자른 단면도이다. 도 29는 도 27의 N6-N6'선을 따라 자른 단면도이다. 도 30은 도 27의 N7-N7'선을 따라 자른 단면도이다.
도 27은 표시 장치(10)의 일 화소(PX)에 배치된 전극(RME; RME1, RME2)들, 뱅크 패턴(BP1, BP2)들과 하부 뱅크층(LBN), 복수의 발광 소자(ED)들 및 연결 전극(CNE; CNE1, CNE2, CNE3)의 평면 배치를 도시하고 있다. 도 28에서는 서로 다른 전극(RME)들 상에 배치된 발광 소자(ED; ED1, ED2)의 양 단부를 가로지르는 단면을 도시하고 있다. 도 29 및 도 30에서는 복수의 전극 컨택홀(CTD, CTS, CTA), 및 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있다.
도 27 내지 도 30을 참조하면, 일 실시예에 따른 표시 장치(10)는 전극(RME), 연결 전극(CNE) 및 뱅크 패턴(BP1, BP2)의 구조가 상술한 실시예들과 다를 수 있다. 이하에서는 상술한 실시예들과 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
복수의 뱅크 패턴(BP1, BP2)들은 제1 방향(DR1)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 측정된 폭이 서로 다를 수 있고, 어느 한 뱅크 패턴(BP1, BP2)은 제2 방향(DR2)으로 이웃한 서브 화소(SPXn)들에 걸쳐 배치될 수 있다. 예를 들어, 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에 배치된 제1 뱅크 패턴(BP1), 및 서로 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치된 제2 뱅크 패턴(BP2)을 포함할 수 있다.
제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심부에서 배치되고, 제2 뱅크 패턴(BP2)들은 제1 뱅크 패턴(BP1)을 사이에 두고 이와 이격되어 배치된다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2)을 따라 서로 교대로 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)이 이격된 사이에는 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 제2 방향(DR2)으로 측정된 폭은 서로 다를 수 있다. 하부 뱅크층(LBN) 중 제1 방향(DR1)으로 연장된 부분은 제2 뱅크 패턴(BP2)과 두께 방향으로 중첩할 수 있다. 제1 뱅크 패턴(BP1)은 제1 전극(RME1)과 중첩하도록 배치되고, 제2 뱅크 패턴(BP2)은 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들 및 하부 뱅크층(LBN)과 중첩하도록 배치될 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제1 방향(DR1) 길이는 서로 동일하되, 제2 방향(DR2)으로 측정된 폭은 서로 다를 수 있다. 하부 뱅크층(LBN) 중 제1 방향(DR1)으로 연장된 부분은 제2 뱅크 패턴(BP2)과 두께 방향으로 중첩할 수 있다. 뱅크 패턴(BP1, BP2)들은 표시 영역(DPA) 전면에서 섬형의 패턴으로 배치될 수 있다.
복수의 전극(RME)들은 각 서브 화소(SPXn)의 중심부에 배치된 제1 전극(RME1), 및 서로 다른 서브 화소(SPXn)들에 걸쳐 배치된 제2 전극(RME2)을 포함한다. 제1 전극(RME1)과 제2 전극(RME2)은 대체로 제1 방향(DR1)으로 연장된 형상을 갖되, 발광 영역(EMA)에 배치된 부분의 형상이 서로 다를 수 있다.
제1 전극(RME1)은 서브 화소(SPXn)의 중심에 배치되며, 발광 영역(EMA)에 배치된 부분은 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 전극(RME1)은 서브 영역(SA)으로부터 제1 방향(DR1)으로 연장되어 다른 서브 화소(SPXn)의 서브 영역(SA)까지 연장될 수 있다. 제1 전극(RME1)은 제2 방향(DR2)으로 측정된 폭이 위치에 따라 달라지는 형상을 가질 수 있으며, 적어도 발광 영역(EMA)에서 제1 뱅크 패턴(BP1)과 중첩하는 부분은 제1 뱅크 패턴(BP1)보다 큰 폭을 가질 수 있다.
제2 전극(RME2)은 제1 방향(DR1)으로 연장된 부분과 발광 영역(EMA) 부근에서 분지된 부분들을 포함할 수 있다. 일 실시예에서, 제2 전극(RME2)은 제1 방향(DR1)으로 연장된 전극 줄기부(RM_S)와, 전극 줄기부(RM_S)로부터 분지되어 제2 방향(DR2)으로 절곡되었다가 다시 제1 방향(DR1)으로 연장된 복수의 전극 분지부(RM_B1, RM_B2)들을 포함할 수 있다. 전극 줄기부(RM_S)는 하부 뱅크층(LBN)의 제1 방향(DR1)으로 연장된 부분과 중첩하도록 배치되고, 서브 영역(SA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 전극 분지부(RM_B1, RM_B2)들은 하부 뱅크층(LBN)의 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분에 배치된 전극 줄기부(RM_S)에서 분지되며, 서로 제2 방향(DR2) 양 측으로 절곡될 수 있다. 전극 분지부(RM_B1, RM_B2)들은 발광 영역(EMA)을 제1 방향(DR1)으로 가로지르며 배치되고, 다시 절곡되어 전극 줄기부(RM_S)에 통합되어 연결될 수 있다. 즉, 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들은 어느 한 서브 화소(SPXn)의 발광 영역(EMA)을 기준으로, 그 상측에서 분지되었다가 하측에서 다시 서로 연결될 수 있다.
제2 전극(RME2)은 제1 전극(RME1)의 좌측에 배치된 제1 전극 분지부(RM_B1)와 제1 전극(RME1)의 우측에 배치된 제2 전극 분지부(RM_B2)를 포함할 수 있다. 하나의 제2 전극(RME2)에 포함된 전극 분지부(RM_B1, RM_B2)들은 각각 제2 방향(DR2)으로 이웃한 서브 화소(SPXn)들의 발광 영역(EMA)에 배치되며, 하나의 서브 화소(SPXn)에는 서로 다른 제2 전극(RME2)의 전극 분지부(RM_B1, RM_B2)들이 배치될 수 있다. 제1 전극(RME1)을 기준으로 그 좌측에는 제2 전극(RME2)의 제1 전극 분지부(RM_B1)가 배치되고, 제1 전극(RME1)의 우측에는 다른 제2 전극(RME2)의 제2 전극 분지부(RM_B2)가 배치될 수 있다.
제2 전극(RME2)의 각 전극 분지부(RM_B1, RM_B2)들은 제2 뱅크 패턴(BP2)의 일 측과 중첩할 수 있다. 제1 전극 분지부(RM_B1)는 제1 뱅크 패턴(BP1)의 좌측에 배치된 제2 뱅크 패턴(BP2)과 부분적으로 중첩하고, 제2 전극 분지부(RM_B2)는 제1 뱅크 패턴(BP1)의 우측에 배치된 제2 뱅크 패턴(BP2)과 부분적으로 중첩할 수 있다. 제1 전극(RME1)은 양 측이 서로 다른 제2 전극(RME2)의 서로 다른 전극 분지부(RM_B1, RM_B2)와 이격 대향할 수 있고, 제1 전극(RME1)과 각 전극 분지부(RM_B1, RM_B2)들 사이의 간격은 서로 다른 뱅크 패턴(BP1, BP2)들 사이의 간격보다 작을 수 있다.
제1 전극(RME1)의 제2 방향(DR2)으로 측정된 폭은 제2 전극(RME2)의 전극 줄기부(RM_S) 및 전극 분지부(RM_B1, RM_B2)의 폭보다 클 수 있다. 제1 전극(RME1)은 제1 뱅크 패턴(BP1)보다 큰 폭을 갖고 양 측과 중첩하는 반면, 제2 전극(RME2)은 그 폭이 비교적 작게 형성되어 전극 분지부(RM_B1, RM_B2)들이 제2 뱅크 패턴(BP2)의 일 측과만 중첩할 수 있다.
제1 전극(RME1)은 하부 뱅크층(LBN)의 제2 방향(DR2)으로 연장된 부분과 중첩하는 부분에서 제1 전극 컨택홀(CTD)을 통해 제3 도전층의 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(RME2)은 전극 줄기부(RM_S)에서 제2 전극 컨택홀(CTS)을 통해 제3 도전층의 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 서브 영역(SA)에 배치된 부분이 제1 컨택부(CT1)와 중첩하도록 배치되고, 제2 전극(RME2)은 전극 줄기부(RM_S)에서 제2 방향(DR2)으로 돌출되어 서브 영역(SA)에 배치된 부분을 포함하고, 상기 돌출된 부분에서 제2 컨택부(CT2)와 중첩할 수 있다.
제1 전극(RME1)과 제2 전극(RME2) 중 제1 전극(RME1)은 서브 영역(SA)의 분리부(ROP1, ROP2)까지 배치되는 반면, 제2 전극(RME2)은 서브 영역(SA)에서 분리되지 않을 수 있다. 하나의 제2 전극(RME2)은 복수의 전극 줄기부(RM_S)와 전극 분지부(RM_B1, RM_B2)들을 포함하여 제1 방향(DR1)으로 연장되며 각 서브 화소(SPXn)의 발광 영역(EMA) 부근에서 분지된 형상을 가질 수 있다. 제1 전극(RME1)은 각 서브 화소(SPXn)의 서로 다른 서브 영역(SA1, SA2)에 배치된 분리부(ROP1, ROP2)들 사이에 배치되며 발광 영역(EMA)을 가로질러 배치될 수 있다.
일 실시예에 따르면, 표시 장치(10)는 각 서브 화소(SPXn)의 복수의 서브 영역(SA1, SA2) 중, 제1 서브 영역(SA1)에 배치되어 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)들 사이에 배치된 배선 연결 전극(EP)을 포함할 수 있다. 서브 화소(SPXn)의 제2 서브 영역(SA)에는 배선 연결 전극(EP)이 배치되지 않고, 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)들의 제1 전극(RME1)이 서로 이격될 수 있다. 복수의 서브 화소(SPXn)들 중 도 27에 도시된 서브 화소(SPXn)는 배선 연결 전극(EP)이 배치된 제1 서브 영역(SA1)이 발광 영역(EMA)의 상측에 배치되고 제2 서브 영역(SA2)이 발광 영역(EMA)의 하측에 배치될 수 있다. 반면, 도 27의 서브 화소(SPXn)와 제1 방향(DR1)으로 인접한 서브 화소(SPXn)는 배선 연결 전극(EP)이 배치된 제1 서브 영역(SA1)이 발광 영역(EMA)의 하측에 배치되고 제2 서브 영역(SA2)이 발광 영역(EMA)의 상측에 배치될 수 있다.
제1 전극(RME1)은 제1 서브 영역(SA1)에서 제1 분리부(ROP1)를 사이에 두고 배선 연결 전극(EP)과 이격될 수 있다. 하나의 제1 서브 영역(SA1)에는 2개의 제1 분리부(ROP1)들이 배치될 수 있고, 배선 연결 전극(EP)은 하측 제1 분리부(ROP1)를 사이에 두고 해당 서브 화소(SPXn)에 배치되는 제1 전극(RME1)과 이격되고, 상측 제1 분리부(ROP1)를 사이에 두고 다른 서브 화소(SPXn)에 배치되는 제1 전극(RME1)과 이격될 수 있다. 제2 서브 영역(SA2)에는 하나의 제2 분리부(ROP2)가 배치되고, 서로 다른 제1 전극(RME1)들이 제1 방향(DR1)으로 이격될 수 있다.
일 실시예예서, 배선 연결 전극(EP)은 비아층(VIA)을 관통하는 제3 전극 컨택홀(CTA)을 통해 제3 도전층의 제1 전압 배선(VL1)과 연결될 수 있다. 제1 전극(RME1)은 배선 연결 전극(EP)과 연결된 상태로 형성되고, 발광 소자(ED)들을 배치하기 위해 인가되는 전기 신호는 제1 전압 배선(VL1)으로부터 배선 연결 전극(EP)을 통해 제1 전극(RME1)으로 인가될 수 있다. 발광 소자(ED)를 배치하는 공정은 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)으로 신호가 인가되고, 이들은 각각 제1 전극(RME1)과 제2 전극(RME2)으로 전달될 수 있다.
한편, 제2 전극 컨택홀(CTS)은 후술하는 제3 전극 컨택홀(CTA)과 상대적인 배치가 다를 수 있다. 제2 전극 컨택홀(CTS)은 하부 뱅크층(LBN) 중 제2 서브 영역(SA2)을 둘러싸는 부분에 배치되고, 제3 전극 컨택홀(CTA)은 제1 서브 영역(SA1)에 배치될 수 있다. 이는 제2 전극 컨택홀(CTS) 및 제3 전극 컨택홀(CTA)이 각각 서로 다른 전압 배선(VL1, VL2)의 상면을 노출하므로, 그에 대응하여 각 전극 컨택홀의 위치가 결정된 것일 수 있다.
하부 뱅크층(LBN)은 상술한 실시예와 유사하게 발광 영역(EMA) 및 복수의 서브 영역(SA1, SA2)들을 둘러쌀 수 있다. 다만, 표시 장치(10)가 서로 구분되는 서브 영역(SA1, SA2)들을 포함하는 실시예에서, 하부 뱅크층(LBN)이 둘러싸는 영역들이 서로 구분될 수 있다. 하부 뱅크층(LBN)은 서로 다른 서브 영역(SA1, SA2)들을 둘러싸는 점을 제외하고는 상술한 실시예와 동일하다.
복수의 발광 소자(ED)들은 서로 다른 뱅크 패턴(BP1, BP2) 사이에서 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 양 단부가 제1 전극(RME1) 및 제2 전극(RME2)의 제2 전극 분지부(RM_B2)상에 배치된 제1 발광 소자(ED1), 및 양 단부가 제1 전극(RME1) 및 다른 제2 전극(RME2)의 제1 전극 분지부(RM_B1) 상에 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 제1 발광 소자(ED1)들은 제1 전극(RME1)을 기준으로 우측에 배치되고, 제2 발광 소자(ED2)들은 제1 전극(RME1)을 기준으로 좌측에 배치될 수 있다. 제1 발광 소자(ED1)들은 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치되고, 제2 발광 소자(ED2)들은 제1 전극(RME1) 및 제2 전극(RME2) 상에 배치될 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2, CNE3)들은 제1 연결 전극(CNE1), 제2 연결 전극(CNE2), 및 제3 연결 전극(CNE3)을 포함할 수 있다.
제1 연결 전극(CNE1)은 제1 방향(DR1)으로 연장된 형상을 갖고 제1 전극(RME1) 상에 배치될 수 있다. 제1 연결 전극(CNE1) 중 제1 뱅크 패턴(BP1) 상에 배치된 부분은 제1 전극(RME1)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장되어 하부 뱅크층(LBN)을 넘어 발광 영역(EMA)의 상측에 위치한 제1 서브 영역(SA1)까지 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 서브 영역(SA1)에서 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다.
제2 연결 전극(CNE2)은 제1 방향(DR1)으로 연장된 형상을 갖고 제2 전극(RME2) 상에 배치될 수 있다. 제2 연결 전극(CNE2) 중 제2 뱅크 패턴(BP2) 상에 배치된 부분은 제2 전극(RME2)과 중첩하고, 이로부터 제1 방향(DR1)으로 연장되어 하부 뱅크층(LBN)을 넘어 발광 영역(EMA)의 상측에 위치한 제1 서브 영역(SA1)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제1 서브 영역(SA1)에서 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다.
한편, 도 27의 서브 화소(SPXn)와 제1 방향(DR1)으로 인접한 서브 화소(SPXn)에서는 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)이 각각 제2 서브 영역(SA2)에 배치된 컨택부(CT1, CT2)들을 통해 각각 제1 전극(RME1)과 제2 전극(RME2)에 접촉할 수 있다.
제3 연결 전극(CNE3)은 제1 방향(DR1)으로 연장된 연장부(CN_E1, CN_E2)들, 및 연장부(CN_E1, CN_E2)들을 연결하는 제1 연결부(CN_B1)를 포함할 수 있다. 제1 연장부(CN_E1)는 발광 영역(EMA) 내에서 제1 연결 전극(CNE1)과 대향하며 제2 전극(RME2)의 제2 전극 분지부(RM_B2) 상에 배치되고, 제2 연장부(CN_E2)는 발광 영역(EMA) 내에서 제2 연결 전극(CNE2)과 대향하며 제1 전극(RME1) 상에 배치된다. 제1 연결부(CN_B1)는 발광 영역(EMA)의 하측에 배치된 하부 뱅크층(LBN) 상에서 제2 방향(DR2)으로 연장되어 제1 연장부(CN_E1) 및 제2 연장부(CN_E2)를 연결할 수 있다. 제3 연결 전극(CNE3)은 발광 영역(EMA) 및 하부 뱅크층(LBN) 상에 배치되며, 전극(RME)과 직접 연결되지 않을 수 있다. 제1 연장부(CN_E1) 하부에 배치된 제2 전극 분지부(RM_B2)는 제2 전압 배선(VL2)과 전기적으로 연결되되, 제2 전극 분지부(RM_B2)로 인가된 제2 전원 전압은 제3 연결 전극(CNE3)에 전달되지 않을 수 있다.
도 31은 다른 실시예에 따른 표시 장치의 단면도이다. 도 32는 도 31의 표시 장치의 외곽부를 나타내는 단면도이다.
도 31 및 도 32를 참조하면, 일 실시예에 따른 표시 장치(10_7)는 도 2 내지 도 6을 참조하여 상술한 표시 장치(10)와 달리, 유기 발광 소자를 포함할 수 있다. 표시 장치(10_6)는 비아층(VIA) 상에 배치되는 뱅크 패턴(BP1, BP2), 복수의 전극(RME)들, 발광 소자(ED)들, 및 연결 전극(CNE)들이 다른 층들 또는 전극들로 대체될 수 있다. 이하에서는 도 2 내지 도 6의 실시예와 중복되는 내용은 생략하고, 차이점을 중심으로 설명하기로 한다.
표시 장치(10_6)는 비아층(VIA) 상에 배치된 복수의 애노드 전극(AE1, AE2, AE3), 화소 정의막(150), 유기층(OL), 및 캐소드 전극(CE)을 포함할 수 있다. 또한, 표시 장치(10_6)는 캐소드 전극(CE) 상에 배치된 봉지층(170)을 포함할 수 있다.
복수의 애노드 전극(AE1, AE2, AE3)들은 비아층(VIA) 상에 배치될 수 있다. 제1 애노드 전극(AE1)은 제1 서브 화소(SPX1)에 배치되고, 제2 애노드 전극(AE2)은 제2 서브 화소(SPX2)에 배치되며, 제3 애노드 전극(AE3)은 제3 서브 화소(SPX3)에 배치될 수 있다.
몇몇 실시예에서 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)의 폭 또는 면적은 서로 상이할 수 있다. 예시적으로 제1 애노드 전극(AE1)의 폭은 제2 애노드 전극(AE2)의 폭보다 크고, 제2 애노드 전극(AE2)의 폭은 제1 애노드 전극(AE1)의 폭보다 작되 제3 애노드 전극(AE3)의 폭보다 클 수도 있다. 또는 제1 애노드 전극(AE1)의 면적은 제2 애노드 전극(AE2)의 면적보다 크고, 제2 애노드 전극(AE2)의 면적은 제1 애노드 전극(AE1)의 면적보다 작되 제3 애노드 전극(AE3)의 면적보다 클 수도 있다. 다만, 이에 제한되는 것은 아니며, 제1 애노드 전극(AE1)의 면적은 제2 애노드 전극(AE2)의 면적보다 작고, 제3 애노드 전극(AE3)의 면적은 제2 애노드 전극(AE2)의 면적 및 제1 애노드 전극(AE1)의 면적보다 클 수도 있다. 또는 경우에 따라서 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)의 폭 또는 면적은 서로 실질적으로 동일할 수도 있다.
제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)은 반사율이 높은 재료를 포함할 수 있다. 예를 들어, 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir 및 Cr와 같은 금속을 포함하는 금속층일 수 있다. 다른 실시예에서는, 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)은 상기 금속층 위에 적층된 금속 산화물층을 더 포함할 수 있다. 예시적인 실시예에서 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3)은 ITO/Ag, Ag/ITO, ITO/Mg, ITO/MgF의 이중층 구조 또는 ITO/Ag/ITO와 같은 다중층의 구조를 가질 수도 있다.
화소 정의막(150)은 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3) 상에는 배치될 수 있다. 화소 정의막(150)은 제1 애노드 전극(AE1)을 노출하는 개구부, 제2 애노드 전극(AE2)을 노출하는 개구부 및 제3 애노드 전극(AE3)을 노출하는 개구부를 포함할 수 있다.
몇몇 실시예에서 화소 정의막(150)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
유기층(OL)은 제1 애노드 전극(AE1), 제2 애노드 전극(AE2) 및 제3 애노드 전극(AE3) 상에 배치될 수 있다. 몇몇 실시예에서 유기층(OL)은 복수의 서브 화소(SPXn)들 및 이들의 경계에 걸쳐 형성된 연속된 막의 형상을 가질 수 있다.
캐소드 전극(CE)은 유기층(OL) 상에 배치될 수 있다. 몇몇 실시예에서 캐소드 전극(CE)은 반투과성 또는 투과성을 가질 수 있다. 캐소드 전극(CE)이 상기 반투과성을 갖는 경우에, 캐소드 전극(CE)은 Ag, Mg, Cu, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, Mo, Ti 또는 이들의 화합물이나 혼합물, 예를 들어 Ag와 Mg의 혼합물을 포함할 수 있다. 또한, 캐소드 전극(CE)의 두께가 수십 내지 수백 옹스트롬인 경우에, 캐소드 전극(CE)은 반투과성을 가질 수 있다.
캐소드 전극(CE)이 투과성을 갖는 경우, 캐소드 전극(CE)은 투명한 도전성 산화물(transparent conductive oxide, TCO)을 포함할 수 있다. 예를 들면, 캐소드 전극(CE)은 WxOx(tungsten oxide), TiO2(Titanium oxide), ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), MgO(magnesium oxide) 등을 포함할 수 있다.
제1 애노드 전극(AE1), 유기층(OL) 및 캐소드 전극(CE)은 제1 유기 발광 소자(ED1)를 구성하고, 제2 애노드 전극(AE2), 유기층(OL) 및 캐소드 전극(CE)은 제2 유기 발광 소자(ED2)를 구성하고, 제3 애노드 전극(AE3), 유기층(OL) 및 캐소드 전극(CE)은 제3 유기 발광 소자(ED3)를 구성할 수 있다. 각 유기 발광 소자(ED1, ED2, ED3)에서 방출된 광은 그 상부의 컬러 제어 구조물(TPL, WCL1, WCL2)로 입사될 수 있다.
봉지층(170)은 발광 소자(ED)들 상에서 제3 절연층(PAS3)과 연결 전극(CNE1, CNE2)들을 덮도록 배치될 수 있다. 봉지층(170)은 제1 기판(SUB) 상에 전면적으로 배치되며, 제1 기판(SUB) 상에 배치된 부재들을 완전하게 커버할 수 있다.
봉지층(170)은 제3 절연층(PAS3) 상에 순차적으로 적층된 제1 봉지층(171), 제2 봉지층(173) 및 제3 봉지층(175)을 포함할 수 있다. 제1 봉지층(171)과 제3 봉지층(175)은 무기물 절연성 물질을 포함하고, 제2 봉지층(173)은 유기물 절연성 물질을 포함할 수 있다. 예를 들어, 제1 봉지층(171)과 제3 봉지층(175)은 각각 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물, 실리콘 산질화물(SiOxNy), 리튬 플로라이드 등 중에서 적어도 어느 하나를 포함할 수 있다. 제2 봉지층(173)은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지 및 페릴렌계 수지 등 중에서 적어도 어느 하나를 포함할 수 있다. 다만, 봉지층(170)의 구조 및 재료가 상술한 바에 제한되지 않으며, 그 적층 구조나 재료는 다양하게 변형될 수 있다.
제1 뱅크(BNL1) 및 컬러 제어 구조물(TPL, WCL1, WCL2)들은 각각 봉지층(170) 상에 배치될 수 있다. 제1 뱅크(BNL1)는 봉지층(170) 상에서 화소 정의막(150)과 중첩하도록 배치되고, 컬러 제어 구조물(TPL, WCL1, WCL2)들은 봉지층(170) 상에서 제1 뱅크(BNL1)가 둘러싸는 영역 내에 배치될 수 있다. 제1 뱅크(BNL1) 및 컬러 제어 구조물(TPL, WCL1, WCL2) 상에는 상술한 바와 동일하게 캡핑층(CPL1, CPL2)들, 저굴절층(LRL), 평탄화층(PNL), 차광 부재(BM), 컬러 필터층(CFL) 및 오버코트층(OC)이 배치될 수 있다.
표시 장치(10_6)가 유기 발광 소자(ED1, ED2, ED3)들을 포함하는 실시예에서, 비표시 영역(NDA)의 제2 뱅크(BNL2)와 제3 뱅크(BNL3)는 각각 봉지층(170)의 제3 봉지층(175) 상에 직접 배치될 수 있다. 제1 뱅크(BNL1)와 제2 뱅크(BNL2) 사이에 배치된 제1 골짜기부(VA1)의 내측 측벽 상에는 제1 봉지층(171)이 직접 배치되고, 제1 골짜기부(VA1)에 의한 단차는 제2 봉지층(173)에 의해 채워질 수도 있다. 또한, 제1 캡핑층(CPL1) 중 일부는 봉지층(170)의 제3 봉지층(175) 상에 직접 배치될 수 있다. 다만, 이에 제한되지 않는다.
도 33은 다른 실시예에 따른 표시 장치의 외곽부를 나타내는 단면도이다.
도 33을 참조하면, 일 실시예에 따른 표시 장치(10_8)는 오버코트층(OC) 상에 배치된 상부 커버층(UCL)을 더 포함할 수 있다. 상부 커버층(UCL)은 표시 장치(10_8)의 최상층에 배치되어 표시 장치(10_8)를 외부 충격으로부터 보호하거나, 표시 장치(10_8)에서 출사되거나 외부에서 입사되는 광에 대한 광학적 기능을 수행할 수 있다. 일 예로, 상부 커버층(UCL)은 외부광 반사로 인한 시인성 저하를 방지하는 광학 필름일 수 있다. 상부 커버층(UCL)이 광학 필름인 실시예에서, 상부 커버층(UCL)은 외상차 지연 필름과 이를 보호하는 코팅층을 포함할 수 있다. 상부 커버층(UCL)은 트리아세틸 셀룰로오스 등의 셀룰로오스 수지, 폴리에스테르 수지 등으로 이루어진 층을 포함할 수 있지만, 이에 제한되지 않는다.
상부 커버층(UCL)은 오버코트층(OC) 상에서 표시 장치(10_8)은 표시 영역(DPA) 및 비표시 영역(NDA) 상에 배치될 수 있다. 상부 커버층(UCL)은 평면도 상 제1 기판(SUB)과 유사한 면적을 가질 수 있고, 도면에 도시된 바와 같이 표시 영역(DPA)과 비표시 영역(NDA)을 완전히 덮을 수 있을 수 있다. 다만, 이에 제한되지 않으며, 상부 커버층(UCL)은 표시 영역(DPA)만 덮거나, 표시 영역(DPA)과 비표시 영역(NDA)의 일부분 만을 덮을 수도 있다.
상부 커버층(UCL)이 비표시 영역(NDA)을 완전히 덮도록 배치된 실시예에서, 상부 커버층(UCL)의 하부에는 공간이 형성될 수 있다. 표시 장치(10_8)의 최외곽에 제2 뱅크(BNL2)와 제3 뱅크(BNL3)가 배치된 부분은 오버코트층(OC)보다 높이가 낮을 수 있고, 상부 커버층(UCL)과 제2 뱅크(BNL2) 및 제3 뱅크(BNL3) 사이에 공간이 형성될 수 있다. 상기 공간은 충진 물질로 채워질 수 있으나, 이에 제한되지 않는다. 상부 커버층(UCL)의 하부 공간에 충진 물질이 채워지지 않고 공기층이 형성될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
SUB: 기판
RME: 전극 VIA: 비아층
PAS1, PAS2, PAS3: 제1 내지 제3 절연층
BP1, BP2: 뱅크 패턴
ED: 발광 소자
CNE: 연결 전극
BNL1, BNL2, BNL3: 뱅크
TPL: 투광층 WCL1, WCL2: 파장 변환층
BM: 차광 부재 CFL1, CFL2, CFL3: 컬러 필터층
CBN1, CBN2, CBN3: 컬러 댐

Claims (20)

  1. 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 제1 기판;
    상기 표시 영역에서 상기 제1 기판 상에 배치된 복수의 발광 소자들을 포함하는 복수의 서브 화소들;
    상기 표시 영역에서 상기 서브 화소들을 둘러싸는 제1 뱅크;
    상기 복수의 서브 화소들의 상기 발광 소자 상에서 상기 제1 뱅크가 둘러싸는 영역 내에 배치된 복수의 컬러 제어 구조물들;
    상기 컬러 제어 구조물들 상에 배치된 복수의 컬러 필터층들;
    상기 제1 뱅크와 이격되어 배치되고, 상기 비표시 영역에서 상기 표시 영역을 둘러싸는 제2 뱅크; 및
    상기 제2 뱅크 상에 배치된 복수의 컬러 댐들을 포함하고,
    상기 컬러 댐은 상기 제2 뱅크 중 상기 표시 영역의 제1 측에 배치된 부분 상에 배치된 제1 컬러 댐, 및 상기 제2 뱅크 중 상기 표시 영역의 상기 제1 측의 반대편 제2 측에 배치된 부분 상에 배치된 제2 컬러 댐을 포함하고,
    상기 제1 컬러 댐과 상기 제2 컬러 댐은 서로 다른 재료를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 서브 화소는 제1 서브 화소, 및 상기 제1 서브 화소와 일 방향으로 이격된 제2 서브 화소를 포함하고,
    상기 컬러 제어 구조물은 상기 제1 서브 화소에 배치된 제1 파장 변환층, 및 상기 제2 서브 화소에 배치된 투광층을 포함하고,
    상기 컬러 필터층은 상기 제1 파장 변환층 상에 배치된 제1 컬러 필터층, 및 상기 투광층 상에 배치된 제2 컬러 필터층을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 컬러 댐과 상기 제2 컬러 댐은 상기 표시 영역을 사이에 두고 상기 일 방향으로 이격되고,
    상기 제1 컬러 댐은 상기 제1 컬러 필터층과 동일한 재료를 포함하고 상기 제2 컬러 댐은 상기 제2 컬러 필터층과 동일한 재료를 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 서브 화소는 상기 제1 서브 화소와 상기 제2 서브 화소 사이에 배치된 제3 서브 화소를 더 포함하고,
    상기 컬러 제어 구조물은 상기 제3 서브 화소에 배치된 제2 파장 변환층을 더 포함하고,
    상기 컬러 필터층은 상기 제2 파장 변환층 상에 배치된 제3 컬러 필터층을 더 포함하며,
    상기 제1 컬러 댐 상에 배치되고 상기 제3 컬러 필터층과 동일한 재료를 포함하는 제3 컬러 댐을 더 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제3 컬러 댐의 폭은 상기 제1 컬러 댐의 폭보다 크고,
    상기 제1 컬러 댐의 외면은 상기 제3 컬러 댐에 의해 덮이는 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 뱅크와 중첩하도록 배치된 복수의 컬러 패턴들을 더 포함하고,
    상기 컬러 패턴은 상기 제1 컬러 필터층과 동일한 재료를 포함하는 제1 컬러 패턴, 상기 제2 컬러 필터층과 동일한 재료를 포함하는 제2 컬러 패턴, 및 상기 제3 컬러 필터층과 동일한 재료를 포함하는 제3 컬러 패턴을 포함하고,
    상기 제1 컬러 패턴은 상기 제2 컬러 필터층 및 상기 제3 컬러 필터층과 각각 중첩하도록 배치된 표시 장치.
  7. 제2 항에 있어서,
    상기 제1 컬러 댐과 상기 제2 컬러 댐은 상기 표시 영역을 사이에 두고 상기 일 방향으로 이격되고,
    상기 제1 컬러 댐은 상기 제2 컬러 필터층과 동일한 재료를 포함하고 상기 제2 컬러 댐은 상기 제1 컬러 필터층과 동일한 재료를 포함하는 표시 장치.
  8. 제1 항에 있어서,
    상기 컬러 제어 구조물들, 상기 제1 뱅크 및 상기 제2 뱅크 상에 배치된 제1 캡핑층;
    상기 제1 캡핑층 상에 배치된 저굴절층; 및
    상기 저굴절층 상에 배치된 제2 캡핑층을 더 포함하고,
    상기 제1 컬러 댐 및 상기 제2 컬러 댐은 상기 제2 캡핑층 상에 배치된 표시 장치.
  9. 제8 항에 있어서,
    상기 제2 캡핑층과 상기 컬러 필터층 사이에 배치된 평탄화층을 더 포함하고,
    상기 제1 컬러 댐 및 상기 제2 컬러 댐은 각각 상기 제2 뱅크 상에서 상기 평탄화층 상에 직접 배치된 표시 장치.
  10. 제9 항에 있어서,
    상기 평탄화층 상에 배치되며 상기 제1 뱅크와 중첩하는 차광 부재; 및
    상기 차광 부재와 상기 컬러 필터층 상에 배치된 오버코트층을 더 포함하는 표시 장치.
  11. 제8 항에 있어서,
    상기 제1 기판 상에서 상기 표시 영역 및 상기 비표시 영역에 배치된 비아층;
    상기 비아층 상에 배치되고 상기 비표시 영역에서 상기 제2 뱅크와 이격되어 상기 제2 뱅크를 둘러싸는 제3 뱅크; 및
    상기 비표시 영역에서 상기 제1 뱅크와 상기 제2 뱅크 사이에 배치되고 상기 비아층을 관통하는 제1 골짜기부를 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 컬러 댐은 복수개 배치되어 상기 제2 뱅크 및 상기 제3 뱅크 중 상기 표시 영역의 상기 일 측에 배치된 부분 상에 각각 배치되고,
    상기 제2 컬러 댐은 복수개 배치되어 상기 제2 뱅크 및 상기 제3 뱅크 중 상기 표시 영역의 상기 타 측에 배치된 부분 상에 각각 배치된 표시 장치.
  13. 제8 항에 있어서,
    상기 제1 뱅크와 상기 제1 골짜기부 사이에서 상기 비아층 상에 직접 배치된 복수의 뱅크 격벽들을 더 포함하는 표시 장치.
  14. 제8 항에 있어서,
    상기 제1 뱅크 및 상기 제2 뱅크는 각각 기저층, 및 상기 기저층 상에 배치된 상부층을 포함하고,
    상기 상부층은 상기 기저층보다 큰 폭을 갖는 표시 장치.
  15. 제1 항에 있어서,
    상기 서브 화소들은 일 방향으로 연장되고 서로 이격된 복수의 전극들을 포함하고,
    상기 복수의 발광 소자들은 서로 이격된 복수의 전극들 상에 배치된 표시 장치.
  16. 제1 항에 있어서,
    상기 발광 소자는 상기 제1 기판 상에 배치된 제1 전극, 상기 제1 전극 상에 배치된 유기층, 및 상기 유기층 상에 배치된 제2 전극을 포함하는 표시 장치.
  17. 표시 영역, 및 상기 표시 영역을 둘러싸는 비표시 영역;
    상기 표시 영역에 배치되고 제1 방향, 및 상기 제1 방향과 교차하는 R2제2 방향으로 배열된 복수의 서브 화소들로서, 제1 전극, 상기 제1 전극과 이격된 제2 전극, 및 양 단부가 상기 제1 전극과 상기 제2 전극 상에 놓이는 복수의 발광 소자들을 포함하는 서브 화소들;
    상기 표시 영역에서 상기 제1 방향 및 상기 제2 방향으로 연장되어 배치되고, 상기 서브 화소들을 둘러싸는 제1 뱅크;
    상기 제1 뱅크가 둘러싸는 영역 내에 배치된 복수의 컬러 제어 구조물들;
    상기 컬러 제어 구조물들 상에 배치된 복수의 컬러 필터층들;
    상기 비표시 영역에서 상기 제1 뱅크와 이격되어 상기 제1 뱅크를 둘러싸도록 배치된 제1 골짜기부;
    상기 비표시 영역에서 상기 제1 골짜기부와 이격되어 상기 제1 골짜기부를 둘러싸도록 배치된 제2 뱅크;
    상기 비표시 영역에서 상기 제2 뱅크와 이격되어 상기 제2 뱅크를 둘러싸도록 배치된 제3 뱅크;
    상기 비표시 영역 중 상기 표시 영역의 상기 제2 방향 일 측에 배치된 제1 댐 영역에서 상기 제1 방향으로 연장되어 배치된 복수의 제1 컬러 댐들; 및
    상기 비표시 영역 중 상기 표시 영역의 상기 제2 방향 타 측에 배치된 제2 댐 영역에서 상기 제1 방향으로 연장되어 배치된 복수의 제2 컬러 댐들을 포함하고,
    상기 제1 컬러 댐과 상기 제2 컬러 댐은 서로 다른 재료를 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 복수의 제1 컬러 댐은 상기 제1 댐 영역에 배치된 상기 제2 뱅크 및 상기 제3 뱅크와 각각 중첩하도록 배치되고,
    상기 복수의 제2 컬러 댐은 상기 제2 댐 영역에 배치된 상기 제2 뱅크 및 상기 제3 뱅크와 각각 중첩하도록 배치된 표시 장치.
  19. 제17 항에 있어서,
    상기 컬러 필터층은 복수의 제1 컬러 필터층들, 상기 복수의 제1 컬러 필터층들과 각각 상기 제2 방향으로 이격된 복수의 제2 컬러 필터층들, 및 상기 복수의 제2 컬러 필터층들과 각각 상기 제2 방향으로 이격된 복수의 제3 컬러 필터층들을 포함하고,
    상기 제1 컬러 필터층, 상기 제2 컬러 필터층, 및 상기 제3 컬러 필터층은 각각 상기 제2 방향을 따라 교대로 반복 배열되며,
    상기 제1 컬러 댐은 상기 제3 컬러 필터층과 동일한 재료를 포함하고 상기 제2 컬러 댐은 상기 제1 컬러 필터층과 동일한 재료를 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제2 컬러 필터층과 동일한 재료를 포함하고 상기 제2 컬러 댐 상에 배치된 제3 컬러 댐을 더 포함하는 표시 장치.
KR1020210180238A 2021-12-16 2021-12-16 표시 장치 KR20230092041A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210180238A KR20230092041A (ko) 2021-12-16 2021-12-16 표시 장치
US17/974,695 US20230197763A1 (en) 2021-12-16 2022-10-27 Display device
CN202211613791.6A CN116267005A (zh) 2021-12-16 2022-12-15 显示装置
PCT/KR2022/020429 WO2023113489A1 (ko) 2021-12-16 2022-12-15 표시 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210180238A KR20230092041A (ko) 2021-12-16 2021-12-16 표시 장치

Publications (1)

Publication Number Publication Date
KR20230092041A true KR20230092041A (ko) 2023-06-26

Family

ID=86744368

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210180238A KR20230092041A (ko) 2021-12-16 2021-12-16 표시 장치

Country Status (4)

Country Link
US (1) US20230197763A1 (ko)
KR (1) KR20230092041A (ko)
CN (1) CN116267005A (ko)
WO (1) WO2023113489A1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102545065B1 (ko) * 2017-12-29 2023-06-16 엘지디스플레이 주식회사 전계 발광 표시장치
KR20200136533A (ko) * 2019-05-27 2020-12-08 삼성디스플레이 주식회사 표시 장치, 컬러 필터용 포토 마스크 및 표시 장치의 제조 방법
KR20210052618A (ko) * 2019-10-29 2021-05-11 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR20210095774A (ko) * 2020-01-23 2021-08-03 삼성디스플레이 주식회사 표시 장치
KR20210142038A (ko) * 2020-05-14 2021-11-24 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법

Also Published As

Publication number Publication date
CN116267005A (zh) 2023-06-20
US20230197763A1 (en) 2023-06-22
WO2023113489A1 (ko) 2023-06-22

Similar Documents

Publication Publication Date Title
US20220223664A1 (en) Display device
KR20220019198A (ko) 표시 장치
KR20230092041A (ko) 표시 장치
KR20220099145A (ko) 표시 장치
EP4181221A1 (en) Display device
KR20230017376A (ko) 표시 장치
US20230275196A1 (en) Display device
US20220406978A1 (en) Display device
KR20230013657A (ko) 표시 장치
KR20230123051A (ko) 표시 장치
US20240014363A1 (en) Display device
KR20230128174A (ko) 표시 장치
KR20230110391A (ko) 표시 장치
KR20220146725A (ko) 표시 장치
KR20230047273A (ko) 색 변환 기판 및 이를 포함하는 표시 장치
KR20240005273A (ko) 표시 장치
KR20220153140A (ko) 표시 장치
KR20230136788A (ko) 표시 장치
KR20230017378A (ko) 표시 장치
KR20230028608A (ko) 표시 장치 및 이의 제조 방법
KR20230054532A (ko) 표시 장치
KR20240032241A (ko) 표시 장치
KR20230142010A (ko) 표시 장치
KR20230076926A (ko) 발광 소자 및 이를 포함하는 표시 장치
KR20230102038A (ko) 표시 장치