KR20220019198A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20220019198A
KR20220019198A KR1020200099389A KR20200099389A KR20220019198A KR 20220019198 A KR20220019198 A KR 20220019198A KR 1020200099389 A KR1020200099389 A KR 1020200099389A KR 20200099389 A KR20200099389 A KR 20200099389A KR 20220019198 A KR20220019198 A KR 20220019198A
Authority
KR
South Korea
Prior art keywords
disposed
light
layer
substrate
light emitting
Prior art date
Application number
KR1020200099389A
Other languages
English (en)
Inventor
김대현
공태진
손옥수
조현민
태창일
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200099389A priority Critical patent/KR20220019198A/ko
Priority to PCT/KR2021/008369 priority patent/WO2022030763A1/ko
Priority to US18/020,148 priority patent/US20240038943A1/en
Priority to CN202180057278.0A priority patent/CN116057708A/zh
Priority to EP21853299.2A priority patent/EP4195282A1/en
Publication of KR20220019198A publication Critical patent/KR20220019198A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/505—Wavelength conversion elements characterised by the shape, e.g. plate or foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/38—Devices specially adapted for multicolour light emission comprising colour filters or colour changing media [CCM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/507—Wavelength conversion elements the elements being in intimate contact with parts other than the semiconductor body or integrated with parts other than the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Abstract

표시 장치가 제공된다. 표시 장치는 발광 영역을 포함하는 복수의 서브 화소들을 포함하는 제1 기판, 상기 제1 기판 상에 서로 이격되어 배치된 복수의 제1 전극 및 제2 전극, 상기 제1 기판 상에 배치되며 상기 서브 화소들의 상기 발광 영역에서 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자, 상기 발광 소자 상에 배치되며, 복수의 투광층 및 파장 변환층들을 포함하는 컬러 제어 구조물, 상기 제1 기판과 대향하도록 배치되고, 상기 서브 화소에 대응된 복수의 투광 영역을 포함하는 제2 기판, 상기 제1 기판과 대향하는 상기 제2 기판의 일 면 상에 배치된 복수의 컬러 필터층 및 상기 제1 기판과 상기 제2 기판 사이에 배치되며, 적어도 상기 파장 변환층들과 상기 컬러 필터층 사이에 배치된 기재층을 포함한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 무기 발광 소자와 컬러 제어 구조물을 포함하는 신규한 구조의 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 발광 영역을 포함하는 복수의 서브 화소들을 포함하는 제1 기판, 상기 제1 기판 상에 서로 이격되어 배치된 복수의 제1 전극 및 제2 전극, 상기 제1 기판 상에 배치되며 상기 서브 화소들의 상기 발광 영역에서 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자, 상기 발광 소자 상에 배치되며, 복수의 투광층 및 파장 변환층들을 포함하는 컬러 제어 구조물, 상기 제1 기판과 대향하도록 배치되고, 상기 서브 화소에 대응된 복수의 투광 영역을 포함하는 제2 기판, 상기 제1 기판과 대향하는 상기 제2 기판의 일 면 상에 배치된 복수의 컬러 필터층 및 상기 제1 기판과 상기 제2 기판 사이에 배치되며, 적어도 상기 파장 변환층들과 상기 컬러 필터층 사이에 배치된 기재층을 포함한다.
상기 발광 소자는 제1 서브 화소에 배치된 제1 발광 소자 및 제2 서브 화소에 배치된 제2 발광 소자를 포함하고, 상기 컬러 제어 구조물은 상기 제1 발광 소자 상에 배치된 투광층 및 상기 제2 발광 소자 상에 배치된 제1 파장 변환층을 포함하며, 상기 컬러 필터층은 상기 투광층 상에 배치된 제1 컬러 필터층 및 상기 제1 파장 변환층 상에 배치된 제2 컬러 필터층을 포함할 수 있다.
상기 투광층은 상기 제1 발광 소자 상에 직접 배치되고 상기 제1 파장 변환층은 상기 제2 발광 소자 상에 직접 배치되며, 상기 기재층은 상기 투광층과 상기 제1 컬러 필터층 사이에도 배치될 수 있다.
상기 투광층과 상기 제1 파장 변환층 상에 배치된 제1 캡핑층, 및 상기 제1 컬러 필터층과 상기 제2 컬러 필터층의 상기 제1 기판과 대향하는 일 면 상에 배치된 제2 캡핑층을 더 포함하고, 상기 기재층은 상기 제1 캡핑층 및 상기 제2 캡핑층과 직접 접촉할 수 있다.
상기 기재층은 상기 제1 캡핑층보다 작은 굴절률을 갖는 저굴절 재료를 포함하고, 상기 서브 화소들 중 일부의 경계에 배치되며 상기 제1 기판과 상기 제2 기판 사이에 배치된 스페이서를 더 포함할 수 있다.
상기 스페이서는 상기 제1 캡핑층 및 상기 제2 캡핑층과 직접 접촉할 수 있다.
상기 투광층은 상기 제1 컬러 필터층의 상기 제2 기판과 대향하는 일 면 상에 배치되며, 상기 기재층은 상기 투광층과 상기 제1 발광 소자 사이에 배치될 수 있다.
상기 투광층의 상기 제1 기판과 대향하는 일 면 상에 배치된 제3 캡핑층을 더 포함할 수 있다.
상기 발광 소자는 제1 색의 광을 방출하고, 상기 제1 파장 변환층은 상기 발광 소자에서 방출된 광을 상기 제1 색과 다른 제2 색의 광으로 변환시킬 수 있다.
상기 발광 소자는 제3 서브 화소에 배치된 제3 발광 소자를 더 포함하고, 상기 컬러 제어 구조물은 상기 제3 발광 소자 상에 직접 배치된 제2 파장 변환층을 더 포함하며, 상기 컬러 필터층은 제2 파장 변환층 상에 배치된 제3 컬러 필터층을 더 포함하고, 상기 제2 파장 변환층은 상기 발광 소자에서 방출된 광을 상기 제1 색 및 상기 제2 색과 다른 제3 색의 광으로 변환시킬 수 있다.
상기 복수의 서브 화소들의 경계에 걸쳐 배치되며 상기 발광 영역에서 서로 이격되어 배치된 복수의 제1 뱅크 및 상기 서브 화소들의 경계에 배치되어 일부분이 상기 제1 뱅크 상에 배치된 제2 뱅크를 더 포함하고, 상기 제1 전극과 상기 제2 전극은 각각 서로 다른 상기 제1 뱅크 상에 배치될 수 있다.
상기 투광층과 상기 파장 변환층들 사이에 배치된 제1 차광 부재 및 상기 제2 기판의 상기 일 면 상에 배치되며 상기 컬러 필터층들 사이에 배치된 제2 차광 부재를 더 포함하고, 상기 제1 차광 부재와 상기 제2 차광 부재는 상기 제2 뱅크와 두께 방향으로 중첩할 수 있다.
상기 제2 뱅크 상에 배치된 제3 뱅크, 및 상기 제3 뱅크 및 상기 컬러 제어 구조물들 상에 배치된 제1 캡핑층을 더 포함할 수 있다.
상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층, 상기 발광 소자의 일 단부 및 상기 제1 전극과 접촉하는 제1 접촉 전극 및 상기 발광 소자의 타 단부 및 상기 제2 전극과 접촉하는 제2 접촉 전극을 더 포함하고, 상기 발광 소자는 상기 제1 절연층 상에 직접 배치될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 발광 영역을 포함하는 복수의 서브 화소들을 포함하는 제1 기판, 상기 제1 기판 상에서 상기 서브 화소들 각각 배치되어 서로 이격된 복수의 제1 전극 및 제2 전극, 상기 제1 기판 상에서 제1 서브 화소의 상기 제1 전극과 상기 제2 전극 상에 배치된 제1 발광 소자 및 제2 서브 화소의 상기 제1 전극과 상기 제2 전극 상에 배치된 제2 발광 소자, 상기 제1 발광 소자 상에 직접 배치된 투광층 및 상기 제2 발광 소자 상에 직접 배치된 제1 파장 변환층, 상기 투광층과 상기 제1 파장 변환층을 둘러싸도록 배치된 제1 캡핑층, 상기 제1 기판과 대향하도록 배치되며, 상기 제1 서브 화소에 대응된 제1 투광 영역 및 상기 제2 서브 화소에 대응된 제2 투광 영역을 포함하는 제2 기판, 상기 제2 기판의 상기 제1 기판과 대향하는 일 면 상에 배치되며, 상기 제1 투광 영역과 상기 제2 투광 영역 사이에 배치된 제1 차광 부재, 상기 제2 기판의 상기 일 면 상에서 상기 제1 투광 영역에 배치된 제1 컬러 필터층 및 상기 제2 투광 영역에 배치된 제2 컬러 필터층, 상기 제1 컬러 필터층, 상기 제2 컬러 필터층 및 상기 차광 부재를 덮도록 배치된 제2 캡핑층 및 상기 제1 캡핑층과 상기 제2 캡핑층 사이에 배치된 기재층을 포함한다.
상기 제1 기판 상에서 이웃하는 상기 서브 화소들에 배치되며 상기 발광 영역에서 서로 이격된 복수의 제1 뱅크들, 및 이웃하는 상기 서브 화소들의 경계에 배치되어 상기 발광 영역을 둘러싸는 제2 뱅크를 더 포함하고, 상기 투광층 및 상기 제1 파장 변환층은 상기 제2 뱅크가 둘러싸는 영역 내에 배치될 수 있다.
상기 제1 캡핑층은 상기 제2 뱅크 상에 직접 배치될 수 있다.
상기 제1 캡핑층 중 상기 제2 뱅크 상에 배치된 부분에 직접 배치되며, 상기 투광층과 상기 제1 파장 변환층 사이에 배치된 제2 차광 부재를 더 포함할 수 있다.
상기 제2 뱅크와 상기 제1 차광 부재는 두께 방향으로 중첩할 수 있다.
상기 기재층은 상기 제1 캡핑층보다 작은 굴절률을 갖는 저굴절 재료를 포함하고, 상기 서브 화소들 중 일부의 경계에 배치되며 상기 제1 기판과 상기 제2 기판 사이에서 상기 제1 캡핑층 및 상기 제2 캡핑층과 직접 접촉하도록 배치된 스페이서를 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 발광 소자와 컬러 제어 구조물이 배치된 표시 기판과 컬러 필터층이 배치된 색 필터 기판을 포함한 발광 표시 장치의 구현이 가능하다. 표시 장치는 발광 소자와 컬러 제어 구조물이 동일한 기판 상에서 인접하게 배치됨에 따라 출광 효율 및 색 재현율이 우수한 효과가 있다.
또한, 일 실시예에 따른 표시 장치는 컬러 제어 구조물이 컬러 필터층과 다른 기판 상에서 제조되므로, 컬러 필터층 형성을 위한 열 공정에서 컬러 제어 구조물이 손상되는 것이 방지될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 제1 표시 기판의 일 화소를 나타내는 개략적인 평면도이다.
도 3은 일 실시예에 따른 제2 표시 기판의 일 화소를 나타내는 개략적인 평면도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다.
도 5는 도 2의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다.
도 6은 일 실시예에 따른 발광 소자의 개략적인 도면이다.
도 7 내지 도 17은 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 단면도들이다.
도 18은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다.
도 19는 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다.
도 20 내지 도 22는 도 19의 표시 장치의 제조 공정 중 일부를 순서대로 나타내는 단면도들이다.
도 23은 또 다른 실시예에 따른 제1 표시 기판의 일 화소를 나타내는 개략적인 평면도이다.
도 24는 또 다른 실시예에 따른 제1 표시 기판의 일 화소를 나타내는 개략적인 평면도이다.
도 25는 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다.
도 26 및 도 27은 도 25의 표시 장치의 제조 공정 중 일부를 순서대로 나타내는 단면도들이다.
도 28 및 도 29는 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(ED)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 제1 표시 기판의 일 화소를 나타내는 개략적인 평면도이다. 도 3은 일 실시예에 따른 제2 표시 기판의 일 화소를 나타내는 개략적인 평면도이다. 도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다. 도 5는 도 2의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다.
도 2는 표시 장치(10)의 제1 표시 기판(100)에 배치되는 제2 뱅크(BNL2)를 기준으로 발광 소자(ED)들과 컬러 제어 구조물(TPL, WCL1, WLC2)의 개략적인 배치를 도시하고 있고, 도 3은 제2 표시 기판(300)에 배치되는 제2 차광 부재(BM2)와 컬러 필터층(CFL)의 개략적인 배치를 도시하고 있다. 도 4는 표시 장치(10)의 일 화소의 단면을, 도 5는 도 2의 절단선을 기준으로 제1 표시 기판(100)과 제2 표시 기판(300)의 단면을 함께 도시하고 있다.
도 2 내지 도 5를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 표시하고, 제2 서브 화소(PX2)는 제2 색의 광을 표시하며, 제3 서브 화소(PX3)는 제3 색의 광을 표시할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않는다. 또한, 도 2 및 도 3에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
일 실시예에 따르면, 표시 장치(10)는 서로 대향하여 배치된 제1 표시 기판(100)과 제2 표시 기판(300)을 포함한다. 제1 표시 기판(100)은 제1 기판(SUB1) 상에 배치되는 발광 소자(ED; ED1, ED2, ED3)들과 컬러 제어 구조물(TPL, WCL1, WCL2)을 포함하고, 제2 표시 기판(300)은 제2 기판(SUB2)의 일 면 상에 배치되는 컬러 필터층(CFL)을 포함한다. 발광 소자(ED)는 특정 파장대의 광을 방출하고, 발광 소자(ED)에서 방출된 광들은 컬러 제어 구조물(TPL, WCL1, WLC2)과 컬러 필터층(CFL)을 거쳐 제2 기판(SUB2)의 타 면을 통해 출사될 수 있다.
제1 표시 기판(100)은 발광 영역(EMA) 및 비발광 영역(NEA)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역(NEA)은 발광 소자(ED)가 배치되지 않고, 상기 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다.
또한, 각 서브 화소(PXn)는 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치된 서브 영역(CBA)을 포함할 수 있다. 서브 영역(CBA)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 즉, 제1 표시 기판(100)에는 복수의 발광 영역(EMA)과 서브 영역(CBA)들이 배열될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 서브 영역(CBA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 서브 영역(CBA)들 및 발광 영역(EMA)들 사이에는 제2 뱅크(BNL2)가 배치되고, 이들 사이의 간격은 제2 뱅크(BNL2)의 폭에 따라 달라질 수 있다. 서브 영역(CBA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 제1 표시 기판(100)의 전극(RME1, RME2)들 일부가 배치될 수 있다. 몇몇 서브 화소(PXn)에 배치되는 전극(RME1, RME2)들은 서브 영역(CBA)에서 서로 분리되어 배치될 수 있다. 다만, 이에 제한되지 않고, 각 전극(RME1, RME2)들은 서브 영역(CBA)에서 분리되지 않은 상태로 배치될 수도 있다.
구체적으로, 제1 표시 기판(100)에 대하여 설명하면, 제1 기판(SUB1)은 절연 기판일 수 있다. 제1 기판(SUB1)은 유리, 석영, 또는 고분자 수지 등의 투명한 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB1)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
제1 기판(SUB1) 상에는 회로층(CCL)이 배치된다. 회로층(CCL)은 하부 금속층, 반도체층, 제1 게이트 도전층, 제1 도전층 및 제2 도전층과, 이들 사이에 배치된 복수의 층간 절연층들을 포함할 수 있다. 도면에서는 회로층(CCL)이 하나의 제1 트랜지스터(T1)와 스토리지 커패시터 및 몇몇 배선들만 배치된 것을 예시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)의 회로층(CCL)은 더 많은 배선들과 전극, 및 반도체층들을 포함하여 제1 트랜지스터(T1) 외에 더 많은 수의 트랜지스터들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 서브 화소(PXn)마다 제1 트랜지스터(T1)에 더하여 하나 이상의 트랜지스터들을 더 포함하여 2개 또는 3개의 트랜지스터들을 포함할 수도 있다.
하부 금속층(BML)은 제1 기판(SUB1) 상에 배치될 수 있다. 하부 금속층(BML)은 표시 장치(10)의 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 일 예로, 하부 금속층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 하부 금속층(BML)은 생략될 수 있다.
버퍼층(BL)은 하부 금속층제1 기판(SUB1) 상에 전면적으로 배치될 수 있다. 예를 들어, 버퍼층(BL)은 하부 금속층(BML)과 제1 기판(SUB1)의 상면을 덮도록 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB1)을 통해 침투하는 수분으로부터 화소(PX)의 제1 트랜지스터(T1)들을 보호하기 위해 제1 기판(SUB1) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 이들은 후술하는 제1 게이트 도전층의 게이트 전극(G1)등과 부분적으로 중첩하도록 배치될 수 있다.
예시적인 실시예에서, 반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 각 액티브층(ACT1)은 복수의 도체화 영역(ACTa, ACTb) 및 이들 사이의 채널 영역(ACTc)을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 몇몇 실시예에서, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 예시적인 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT1)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BL) 상에 배치된다. 예를 들어, 제1 게이트 절연층(GI)은 반도체층과 버퍼층(BL)의 상면을 덮도록 배치될 수 있다. 제1 게이트 절연층(GI)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제1 게이트 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)과 스토리지 커패시터의 제1 정전 용량 전극(CSE1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역(ACTc)과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 정전 용량 전극(CSE1)은 후술하는 제2 정전 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치될 수 있다. 몇몇 실시예에서, 제1 정전 용량 전극(CSE1)은 게이트 전극(G1)과 연결되어 일체화될 수 있다. 제1 정전 용량 전극(CSE1)은 제2 정전 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치되고 이들 사이에는 스토리지 커패시터가 형성될 수 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(IL1)은 제1 게이트 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제1 게이트 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다.
제1 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제1 도전층은 제1 트랜지스터(T1)의 제1 드레인 전극(D1)과 제1 소스 전극(S1), 데이터 라인(DTL), 및 제2 정전 용량 전극(CSE2)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 드레인 전극(D1)과 제1 소스 전극(S1)은 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 액티브층(ACT1)의 도핑 영역(ACTa, ACTb)과 각각 접촉할 수 있다. 또한, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 또 다른 컨택홀을 통해 하부 금속층(BML)과 전기적으로 연결될 수 있다.
데이터 라인(DTL)은 표시 장치(10)에 포함된 다른 트랜지스터(미도시)에 데이터 신호를 인가할 수 있다. 도면에서는 도시되지 않았으나, 데이터 라인(DTL)은 다른 트랜지스터의 소스/드레인 전극과 연결되어 데이터 라인(DTL)에서 인가되는 신호를 전달할 수 있다.
제2 정전 용량 전극(CSE2)은 제1 정전 용량 전극(CSE1)과 두께 방향으로 중첩하도록 배치된다. 몇몇 실시예에서, 제2 정전 용량 전극(CSE2)은 제1 소스 전극(S1)과 연결되어 일체화될 수 있다.
제1 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 층간 절연층(IL2)은 제1 도전층 상에 배치된다. 제2 층간 절연층(IL2)은 제1 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(IL2)은 제1 도전층을 덮으며 제1 도전층을 보호하는 기능을 수행할 수 있다.
제2 도전층은 제2 층간 절연층(IL2) 상에 배치된다. 제2 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 또한, 제2 전압 배선(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(ED)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 제2 층간 절연층(IL2)에 형성된 컨택홀을 통해 제2 정전 용량 전극(CSE2)과 연결될 수 있다. 다만, 상술한 바와 같이 제2 정전 용량 전극(CSE2)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 일체화될 수 있고, 제1 도전 패턴(CDP)은 제1 소스 전극(S1)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(RME1)과도 접촉하며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP)을 통해 제1 전극(RME1)으로 전달할 수 있다. 한편, 도면에서는 제2 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제2 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
제2 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 단일층, 또는 복수의 층들이 적층되거나 상기 복수의 층들이 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예컨대 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층, 또는 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)이 순차적층된 이중층으로 형성될 수도 있다.
제3 층간 절연층(IL3)은 제2 도전층 상에 배치된다. 제3 층간 절연층(IL3)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다. 다만, 몇몇 실시예에서 제3 층간 절연층(IL3)은 생략될 수 있다.
제3 층간 절연층(IL3) 상에는 발광 소자(ED)와 제1 뱅크(BNL1) 및 제2 뱅크(BNL2)가 배치된다. 제2 뱅크(BNL2)는 서브 화소(PXn)들 사이의 경계 또는 발광 영역(EMA)과 서브 영역(CBA) 사이에 배치되고, 발광 소자(ED), 복수의 전극(RME1, RME2) 및 접촉 전극(CNE1, CNE2)은 제2 뱅크(BNL2)가 둘러싸는 영역 내에 배치될 수 있다.
복수의 제1 뱅크(BNL1)들은 제3 층간 절연층(IL3) 상에 직접 배치될 수 있다. 하나의 제1 뱅크(BNL1)는 제1 방향(DR1)으로 연장된 형상을 갖고, 이웃하는 다른 서브 화소(PXn)들에 걸쳐 배치될 수 있다. 또한, 제1 뱅크(BNL1)는 제2 방향(DR2)으로 연장된 형상을 갖고 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)에는 배치되지 않도록 각 서브 화소(PXn)의 발광 영역(EMA)에 배치될 수 있다. 즉, 각 제1 뱅크(BNL1)들은 제1 방향(DR1)으로 일정 폭을 갖도록 형성되어 일부분은 발광 영역(EMA) 내에 배치되고 다른 일부는 제1 방향(DR1)으로 이웃한 서브 화소(PXn)의 경계에 배치될 수 있다. 또한, 제1 뱅크(BNL1)들은 제2 방향(DR2)으로 측정된 길이가 발광 영역(EMA)의 제2 방향(DR2)으로 측정된 길이보다 크게 형성되어 일부분은 비발광 영역(NEA)의 제2 뱅크(BNL2)와 중첩하도록 배치될 수 있다.
일 실시예에 따르면, 하나의 서브 화소(PXn)에는 복수의 제1 뱅크(BNL1)들이 배치될 수 있다. 예를 들어, 하나의 서브 화소(PXn)는 발광 영역(EMA)에 2개의 제1 뱅크(BNL1)들이 부분적으로 배치될 수 있다. 2개의 제1 뱅크(BNL1)들은 각각 서로 제1 방향(DR1)으로 이격될 수 있다. 제1 방향(DR1)으로 이격된 제1 뱅크(BNL1)들 사이에는 발광 소자(ED)가 배치될 수 있다. 도면에서는 각 서브 화소(PXn)의 발광 영역(EMA)에 2개의 제1 뱅크(BNL1)들이 배치되어 제1 표시 기판(100) 전면에 걸쳐 섬형 또는 아일랜드(Island)형 패턴을 형성하는 것이 예시되어 있으나, 이에 제한되지 않는다. 각 서브 화소(PXn)의 발광 영역(EMA)에 배치되는 제1 뱅크(BNL1)의 수는 전극(RME1, RME2)의 수 또는 발광 소자(ED)들의 배치에 따라 달라질 수 있다.
제1 뱅크(BNL1)는 제3 층간 절연층(IL3)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 제1 뱅크(BNL1)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 제1 뱅크(BNL1) 상에 배치되는 전극(RME1, RME2)에서 반사되어 제3 층간 절연층(IL3)의 상부 방향으로 출사될 수 있다. 제1 뱅크(BNL1)는 발광 소자(ED)가 배치되는 영역을 제공함과 동시에 발광 소자(ED)에서 방출된 광을 상부 방향으로 반사시키는 반사벽의 기능을 수행할 수도 있다. 제1 뱅크(BNL1)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 제1 뱅크(BNL1)는 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 제1 뱅크(BNL1)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME1, RME2)들은 일 방향으로 연장된 형상을 갖고 각 서브 화소(PXn)마다 배치된다. 복수의 전극(RME1, RME2)들은 제2 방향(DR2)으로 연장된 형상을 갖고 서로 제1 방향(DR1) 또는 제2 방향(DR2)으로 이격되어 각 서브 화소(PXn)마다 배치될 수 있다.
예를 들어, 각 서브 화소(PXn)에는 제1 전극(RME1) 및 이와 제1 방향(DR1)으로 이격된 제2 전극(RME2)이 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2) 상에는 복수의 발광 소자(ED)들이 배치될 수 있다.
다만, 이에 제한되지 않으며, 각 서브 화소(PXn)에 배치되는 전극(RME1, RME2)들은 그 개수, 또는 각 서브 화소(PXn)에 배치된 발광 소자(ED)들의 수에 따라 배치되는 위치가 달라질 수 있다.
제1 전극(RME1)과 제2 전극(RME2)은 각 서브 화소(PXn)의 발광 영역(EMA)에 배치되고, 일부분은 발광 영역(EMA)을 넘어 제2 뱅크(BNL2)와 두께 방향으로 중첩하도록 배치될 수 있다. 복수의 전극(RME1, RME2)들은 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 발광 영역(EMA) 또는 서브 영역(CBA)에서 다른 서브 화소(PXn)의 전극(RME1, RME2)들과 제2 방향(DR2)으로 이격될 수 있다.
이러한 전극(RME1, RME2)의 배치는 제2 방향(DR2)으로 연장된 전극 라인으로 형성되었다가, 발광 소자(ED)들을 배치한 뒤 후속 공정에서 서로 분리되어 형성될 수 있다. 상기 전극 라인은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위해 서브 화소(PXn) 내에 전계를 생성하는 데에 활용될 수 있다. 발광 소자(ED)들은 잉크젯 프린팅 공정을 통해 전극 라인들 상에 분사되고, 전극 라인들 상에 발광 소자(ED)를 포함하는 잉크가 분사되면 전극 라인들에 정렬 신호를 인가하여 전계를 생성한다. 발광 소자(ED)는 전극 라인들 사이에 형성된 전계에 의해 전극들 상에 배치될 수 있다. 잉크 내에 분산된 발광 소자(ED)는 생성된 전계에 의해 유전영동힘을 받아 전극(RME) 상에 정렬될 수 있다. 발광 소자(ED)들을 정렬시킨 뒤 전극 라인 일부를 단선시켜 복수의 전극(RME1, RME2)들을 형성할 수 있다. 또한, 복수의 전극(RME1, RME2)들은 발광 소자(ED)를 발광시키기 위한 신호가 인가될 수 있다.
각 서브 화소(PXn)마다 배치되는 전극(RME1, RME2)들은 각각 서로 이격된 복수의 제1 뱅크(BNL1)들 상에 배치될 수 있다. 각 전극(RME1, RME2)들은 제1 뱅크(BNL1)들의 제1 방향(DR1) 일 측 상에 배치되어 제1 뱅크(BNL1)의 경사진 측면 상에 배치될 수 있다. 일 실시예에서, 복수의 전극(RME1, RME2)들의 제1 방향(DR1)으로 측정된 폭은 제1 뱅크(BNL1)의 제1 방향(DR1)으로 측정된 폭보다 작을 수 있다. 각 전극(RME1, RME2)들은 적어도 제1 뱅크(BNL1)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
또한, 복수의 전극(RME1, RME2)들이 제1 방향(DR1)으로 이격된 간격은 제1 뱅크(BNL1)들 사이의 간격보다 좁을 수 있다. 각 전극(RME1, RME2)들은 적어도 일부 영역이 제3 층간 절연층(IL3) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
복수의 전극(RME1, RME2)은 발광 소자(ED)와 전기적으로 연결될 수 있다. 또한, 복수의 전극(RME1, RME2)들은 제2 도전층과 연결되어 발광 소자(ED)를 발광하기 위한 신호가 인가될 수 있다. 제1 전극(RME1)은 제1 컨택홀(CT1)을 통해, 제2 전극(RME2)은 제2 컨택홀(CT2)을 통해 제2 도전층과 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(RME1)은 제2 뱅크(BNL2)와 중첩된 영역에 형성된 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(RME2)은 제2 뱅크(BNL2)와 중첩된 영역에 형성된 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)을 통해 제2 전원 전압이 인가될 수 있다. 제1 전원 전압과 제2 전원 전압은 각각 제1 전극(RME1) 및 제2 전극(RME2)을 통해 발광 소자(ED)로 전달될 수 있다. 제1 타입 전극(RME#1)들은 각 서브 화소(PXn)마다 분리되기 때문에, 서로 다른 서브 화소(PXn)의 발광 소자(ED)들은 개별적으로 발광할 수 있다.
도면에서는 제1 컨택홀(CT1)과 제2 컨택홀(CT2)이 제2 뱅크(BNL2)와 중첩하는 위치에 형성된 것이 예시되어 있으나, 이에 제한되지 않고 제1 컨택홀(CT1)과 제2 컨택홀(CT2)의 위치는 다양하게 변형될 수 있다. 예를 들어, 제1 컨택홀(CT1)과 제2 컨택홀(CT2)은 제2 뱅크(BNL2)가 둘러싸는 발광 영역(EMA)에 위치할 수도 있고, 몇몇 실시예에서 더 많은 수의 컨택홀들이 형성될 수도 있다.
각 전극(RME1, RME2)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(RME1, RME2)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 각 전극(RME1, RME2)은 발광 소자(ED)에서 방출되어 제1 뱅크(BNL1)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(RME1, RME2)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME1, RME2)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME1, RME2)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
복수의 전극(RME1, RME2)들은 발광 소자(ED)들과 전기적으로 연결되고, 발광 소자(ED)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 예를 들어, 복수의 전극(RME1, RME2)들은 후술하는 접촉 전극(CNE1, CNE2)을 통해 발광 소자(ED)와 전기적으로 연결되고, 전극(RME1, RME2)들로 인가된 전기 신호를 접촉 전극(CNE1, CNE2)을 통해 발광 소자(ED)에 전달할 수 있다.
제1 절연층(PAS1)은 복수의 전극(RME1, RME2)들 및 제1 뱅크(BNL1) 상에 배치된다. 제1 절연층(PAS1)은 제1 뱅크(BNL1)들 및 제1 전극(RME1)과 제2 전극(RME2)들을 덮도록 배치되되, 제1 전극(RME1)과 제2 전극(RME2) 상면 일부가 노출되도록 배치될 수 있다. 다시 말해, 제1 절연층(PAS1)은 실질적으로 제3 층간 절연층(IL3) 상에 전면적으로 배치되되, 제1 전극(RME1)과 제2 전극(RME2)을 부분적으로 노출하는 개구부를 포함할 수 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제1 전극(RME1)과 제2 전극(RME2) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)은 제1 전극(RME1)과 제2 전극(RME2)을 덮도록 배치됨에 따라 이들 사이에서 단차지게 형성될 수도 있다. 다만, 이에 제한되지 않는다. 제1 절연층(PAS1)은 제1 전극(RME1)과 제2 전극(RME2)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1) 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제2 뱅크(BNL2)는 제1 절연층(PAS1) 상에 배치될 수 있다. 제2 뱅크(BNL2)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 제1 표시 기판(100) 전면에서 격자형 패턴으로 배치될 수 있다. 제2 뱅크(BNL2)는 각 서브 화소(PXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(PXn)들을 구분할 수 있다. 또한, 제2 뱅크(BNL2)는 서브 화소(PXn)마다 배치된 발광 영역(EMA)과 서브 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분 중 발광 영역(EMA) 사이에 배치된 부분은 서브 영역(CBA) 사이에 배치된 부분보다 큰 폭을 가질 수 있다. 이에 따라, 서브 영역(CBA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다.
제2 뱅크(BNL2)는 제1 뱅크(BNL1)보다 더 큰 높이를 갖도록 형성될 수 있다. 제2 뱅크(BNL2)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지하여 다른 서브 화소(PXn)마다 다른 발광 소자(ED)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 또한, 제2 뱅크(BNL2)는 컬러 제어 구조물(TPL, WCL1, WCL2)의 재료가 다른 서브 화소(PXn)로 넘치는 것을 방지할 수 있다. 하나의 제1 뱅크(BNL1)가 제1 방향(DR1)으로 이웃한 서브 화소(PXn)에 걸쳐 배치됨에 따라, 제2 뱅크(BNL2)의 제2 방향(DR2)으로 연장된 부분 중 일부는 제1 뱅크(BNL1) 상에 배치될 수도 있다. 제2 뱅크(BNL2)는 제1 뱅크(BNL1)와 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(ED)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(ED)들은 각 전극(RME1, RME2)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(RME1, RME2)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이루도록 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(RME1, RME2)들이 연장된 방향에 비스듬히 배치될 수도 있다.
발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함할 수 있다. 발광 소자(ED)는 복수의 반도체층들을 포함하여 전극(RME1, RME2) 상에 생성되는 전계의 방향에 따라 일 단부가 특정 방향을 향하도록 배향될 수 있다. 또한, 발광 소자(ED)는 발광층(도 6의 '36')을 포함하여 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 발광층(36)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 다만, 표시 장치(10)는 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL)을 포함하여 각 서브 화소(PXn)마다 배치된 발광 소자(ED)들이 동일한 색의 광을 방출하더라도, 각 서브 화소(PXn)마다 다른 색을 표시할 수 있다.
일 실시예에서, 표시 장치(10)는 제1 색의 광을 방출하는 발광 소자(ED)들 포함하되, 각 서브 화소(PXn)들에 대응되는 투광 영역(TA1, TA2, TA3)들에서는 서로 다른 색의 광이 표시될 수 있다. 예를 들어, 제1 서브 화소(PX1)에 배치된 제1 발광 소자(ED1), 제2 서브 화소(PX2)에 배치된 제2 발광 소자(ED2) 및 제3 서브 화소(PX3)에 배치된 제3 발광 소자(ED3)은 각각 제1 색의 광을 방출하되, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에서 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과한 광은 각각 제1 색의 광, 제2 색의 광 및 제3 색의 광으로 출사될 수 있다.
발광 소자(ED)는 제1 뱅크(BNL1)들 사이에서 각 전극(RME1, RME2) 상에 배치될 수 있다. 예를 들어 발광 소자(ED)는 일 단부가 제1 전극(RME1) 상에 놓이고, 타 단부가 제2 전극(RME2) 상에 놓이도록 배치될 수 있다. 발광 소자(ED)의 연장된 길이는 제1 전극(RME1)과 제2 전극(RME2) 사이의 간격보다 길고, 발광 소자(ED)의 양 단부가 각각 제1 전극(RME1)과 제2 전극(RME2) 상에 배치될 수 있다.
발광 소자(ED)는 제1 기판(SUB1)의 상면에 평행한 방향으로 복수의 층들이 배치될 수 있다. 표시 장치(10)의 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB1)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 제1 기판(SUB1)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 층들은 제1 기판(SUB1)에 수직한 방향으로 배치될 수도 있다.
발광 소자(ED)의 양 단부는 각각 접촉 전극(CNE1, CNE2)들과 접촉할 수 있다. 발광 소자(ED)는 연장된 일 방향측 단부면에는 절연막(도 6의 '38')이 형성되지 않고 반도체층 일부가 노출되기 때문에, 상기 노출된 반도체층은 접촉 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 접촉 전극(CNE1, CNE2)과 직접 접촉할 수도 있다.
제2 절연층(PAS2)은 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 일 예로, 제2 절연층(PAS2)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 일 단부 및 타 단부는 덮지 않도록 배치된다. 후술하는 접촉 전극(CNE1, CNE2)들은 제2 절연층(PAS2)이 덮지 않는 발광 소자(ED)의 양 단부와 접촉할 수 있다. 제2 절연층(PAS2) 중 발광 소자(ED) 상에 배치된 부분은 평면상 제1 절연층(PAS1) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다.
제2 절연층(PAS2) 상에는 복수의 접촉 전극(CNE1, CNE2)들과 제3 절연층(PAS3)이 배치될 수 있다.
복수의 접촉 전극(CNE1, CNE2)들은 일 방향으로 연장된 형상을 가질 수 있다. 접촉 전극(CNE1, CNE2)의 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 전극(RME1)과 제2 전극(RME2) 중 일부 상에 배치될 수 있다. 제1 접촉 전극(CNE1)은 제1 전극(RME1) 상에 배치되고, 제2 접촉 전극(CNE2)은 제2 전극(RME2) 상에 배치되며, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 서로 제1 방향(DR1)으로 이격 대향할 수 있으며, 이들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 선형의 패턴을 형성할 수 있다.
몇몇 실시예에서, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 일 방향으로 측정된 폭이 각각 제1 전극(RME1)과 제2 전극(RME2)의 상기 일 방향으로 측정된 폭보다 더 작을 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 발광 소자(ED)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(RME1)과 제2 전극(RME2)의 상면 일부를 덮도록 배치될 수 있다.
복수의 접촉 전극(CNE1, CNE2)들은 각각 발광 소자(ED) 및 전극(RME1, RME2)들과 접촉할 수 있다. 발광 소자(ED)는 연장된 방향의 양 단부면에는 반도체층이 노출되고, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 상기 반도체층이 노출된 단부면에서 발광 소자(ED)와 접촉할 수 있다. 발광 소자(ED)의 일 단부는 제1 접촉 전극(CNE1)을 통해 제1 전극(RME1)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(CNE2)을 통해 제2 전극(RME2)과 전기적으로 연결될 수 있다.
도면에서는 하나의 서브 화소(PXn)에 하나의 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)의 개수는 각 서브 화소(PXn)에 배치된 제1 전극(RME1)과 제2 전극(RME2)의 수에 따라 달라질 수 있다.
제3 절연층(PAS3)은 제1 접촉 전극(CNE1) 상에 배치된다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)을 전기적으로 상호 절연시킬 수 있다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)을 덮도록 배치되되, 발광 소자(ED)가 제2 접촉 전극(CNE2)과 접촉할 수 있도록 발광 소자(ED)의 타 단부 상에는 배치되지 않을 수 있다. 제3 절연층(PAS3)은 제2 절연층(PAS2)의 상면에서 제1 접촉 전극(CNE1) 및 제2 절연층(PAS2)과 부분적으로 접촉할 수 있다. 제3 절연층(PAS3)의 제2 전극(RME2)이 배치된 방향의 측면은 제2 절연층(PAS2)의 일 측면과 정렬될 수 있다. 또한, 제3 절연층(PAS3)은 비발광 영역, 예컨대 제3 층간 절연층(IL3) 상에 배치된 제1 절연층(PAS1) 상에도 배치될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 접촉 전극(CNE2)은 제2 전극(RME2), 제2 절연층(PAS2) 및 제3 절연층(PAS3) 상에 배치된다. 제2 접촉 전극(CNE2)은 발광 소자(ED)의 타 단부 및 제2 전극(RME2)의 노출된 상면과 접촉할 수 있다. 발광 소자(ED)의 타 단부는 제2 접촉 전극(CNE2)을 통해 제2 전극(RME2)과 전기적으로 연결될 수 있다.
제2 접촉 전극(CNE2)은 부분적으로 제2 절연층(PAS2), 제3 절연층(PAS3), 제2 전극(RME2) 및 발광 소자(ED)와 접촉할 수 있다. 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 제2 절연층(PAS2)과 제3 절연층(PAS3)에 의해 상호 비접촉될 수 있다. 다만, 이에 제한되지 않으며, 경우에 따라 제3 절연층(PAS3)은 생략될 수 있다.
접촉 전극(CNE1, CNE2)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 접촉 전극(CNE1, CNE2)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 접촉 전극(CNE1, CNE2)을 투과하여 전극(RME1, RME2)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
도면에 도시하지 않았으나, 접촉 전극(CNE1, CNE2)들, 제3 절연층(PAS3) 및 제2 뱅크(BNL2) 상에는 이들을 덮는 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB1) 상에 전면적으로 배치되어 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 질화 알루미늄(AlxNy)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
발광 소자(ED) 상에는 컬러 제어 구조물(TPL, WCL1, WCL2)이 배치된다. 일 실시예에 따르면 컬러 제어 구조물(TPL, WCL1, WCL2)은 제2 뱅크(BNL2)가 둘러싸는 영역 내에 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)은 각 서브 화소(PXn)마다 배치되되, 제2 뱅크(BNL2)가 둘러싸는 영역 중 발광 영역(EMA)에 배치되고 서브 영역(CBA)에는 배치되지 않을 수 있다. 서브 영역(CBA)에는 발광 소자(ED)들이 배치되지 않는 영역으로, 실질적으로 광이 방출되지 않을 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)은 발광 소자(ED)가 배치된 영역에서 제2 뱅크(BNL2)가 둘러싸는 영역에 배치될 수 있다.
몇몇 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)의 높이는 제2 뱅크(BNL2)의 높이보다 클 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)은 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정, 또는 포토 레지스트 공정을 통해 형성될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)은 이들을 이루는 재료가 제2 뱅크(BNL2)가 둘러싸는 영역 내에 분사 또는 도포된 후, 건조 또는 노광 및 현상 공정을 통해 형성될 수 있다. 일 예로, 컬러 제어 구조물(TPL, WCL1, WCL2)을 이루는 재료는 유기 물질을 포함하여 점성을 가질 수 있고, 상기 유기 물질이 제2 뱅크(BNL2)보다 높은 위치까지 분사 또는 도포되더라도 제2 뱅크(BNL2)를 넘어 다른 서브 화소(PXn)로 넘치지 않을 수 있다. 이에 따라, 컬러 제어 구조물(TPL, WCL1, WCL2)의 높이는 제2 뱅크(BNL2)보다 높을 수 있다. 다만, 이에 제한되지 않는다.
각 서브 화소(PXn)의 발광 소자(ED)가 제1 색의 광을 방출하는 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 서브 화소(PX1)에 배치된 투광층(TPL), 제2 서브 화소(PX2)에 배치된 제1 파장 변환층(WCL1), 및 제3 서브 화소(PX3)에 배치된 제2 파장 변환층(WCL2)을 포함할 수 있다.
투광층(TPL)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BSR1) 내에 배치된 산란체(SCP)를 포함할 수 있다. 투광층(TPL)은 발광 소자(ED)에서 입사되는 제1 색의 광의 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 빛의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
제1 파장 변환층(WCL1)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환층(WCL2)은 제3 베이스 수지(BRS3) 및 제3 베이스 수지(BRS3) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 발광 소자(ED)에서 입사되는 제1 색의 광의 파장을 변환시켜 투과시킨다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)의 산란체(SCP)는 파장 변환 효율을 증가시킬 수 있다.
산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(AlxOy), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 파장 변환 물질(WCP1)은 제1 색의 광을 제2 색의 광으로 변환하고, 제2 파장 변환 물질(WCP2)은 제1 색의 광을 제3 색의 광으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)은 발광 소자(ED)가 배치되는 제2 뱅크(BNL2)가 둘러싸는 영역에 직접 배치될 수 있다. 표시 장치(10)는 제2 뱅크(BNL2)가 소정의 높이를 갖고 서브 화소(PXn)들을 둘러싸도록 배치될 수 있으므로, 컬러 제어 구조물(TPL, WCL1, WCL2)의 베이스 수지(BRS1, BRS2, BRS3)는 발광 소자(ED) 및 이와 연결된 접촉 전극(CNE1, CNE2) 상에 직접 배치될 수 있다.
일 실시예에 따르면, 컬러 제어 구조물(TPL, WCL1, WCL2)의 투광층(TPL), 제1 파장 변환층(WCL1) 및 제2 파장 변환층(WCL2)은 제2 뱅크(BNL2)가 둘러싸는 발광 영역(EMA)에 대응하여 배치되고, 제1 방향(DR1)으로 측정된 폭이 각 컬러 필터층(CFL)의 제1 방향(DR1)으로 측정된 폭보다 작을 수 있다. 컬러 필터층(CFL)은 제2 차광 부재(BM2)가 둘러싸는 영역 내에 배치되고, 제2 차광 부재(BM2)는 제2 뱅크(BNL2)보다 폭이 작아 컬러 필터층(CFL)은 부분적으로 제2 뱅크(BNL2)와 두께 방향인 제3 방향(DR3)으로 중첩할 수 있다. 반면, 컬러 제어 구조물(TPL, WCL1, WCL2)은 그 폭이 제2 뱅크(BNL2)가 둘러싸는 발광 영역(EMA)과 실질적으로 동일하므로, 컬러 필터층(CFL)보다 작은 폭을 가질 수 있다.
또한, 베이스 수지(BRS1, BRS2, BRS3)들은 제2 뱅크(BNL2)가 둘러싸는 영역 내에서 제3 층간 절연층(IL3) 상에 배치되는 발광 소자(ED), 제1 뱅크(BNL1)들 및 전극(RME1, RME2)과 접촉 전극(CNE1, CNE2) 등을 감싸도록 배치될 수 있다. 또한, 컬러 제어 구조물(TPL, WCL1, WCL2)의 산란체(SCP) 및 파장 변환 물질(WCP1, WCP2)은 각 베이스 수지(BRS1, BRS2, BRS3) 내에 배치될 수 있고, 발광 소자(ED)의 주변에 위치할 수 있다.
각 발광 소자(ED)에서 방출된 광들은 동일한 제1 색의 광일 수 있다. 발광 소자(ED)의 양 단부에서 방출된 광들은 제1 뱅크(BNL1) 상에 배치된 전극(RME1, RME2)에서 반사되어 그 상부에 배치된 컬러 제어 구조물(TPL, WCL1, WCL2)을 향해 진행할 수 있다. 제1 서브 화소(PX1)에 배치된 제1 발광 소자(ED1)에서 방출된 광은 투광층(TPL)으로 입사되고, 제2 서브 화소(PX2)에 배치된 제2 발광 소자(ED2)에서 방출된 광은 제1 파장 변환층(WCL1)으로 입사되며, 제3 서브 화소(PX3)에 배치된 제3 발광 소자(ED3)에서 방출된 광은 제2 파장 변환층(WCL2)으로 입사된다. 투광층(TPL)으로 입사된 광은 파장 변환 없이 동일한 제1 색의 광으로 투과되고, 제1 파장 변환층(WCL1)으로 입사된 광은 제2 색의 광으로 변환되며 제2 파장 변환층(WCL2)으로 입사된 광은 제3 색의 광으로 변환될 수 있다. 각 서브 화소(PXn)는 동일한 색의 광을 방출하는 발광 소자(ED)들을 포함하더라도, 그 상부에 배치된 컬러 제어 구조물(TPL, WCL1, WCL2)의 배치에 따라 서로 다른 색의 광을 표시할 수 있다.
일 실시예에 따른 표시 장치(10)는 제1 색의 광을 방출하는 발광 소자(ED)만을 포함하더라도 컬러 제어 구조물(TPL, WCL1, WCL2)을 통해 상기 제1 색의 광을 다른 색의 광으로 변환하여 방출할 수 있다. 표시 장치(10)의 제1 표시 기판(100)에는 발광 소자(ED)상에 컬러 제어 구조물(TPL, WCL1, WCL2)이 직접 배치될 수 있고, 발광 소자(ED)에서 방출된 대부분의 광들은 다른 부재에 의해 반사되거나 흡수되지 않고 컬러 제어 구조물(TPL, WCL1, WCL2)로 직접 입사될 수 있다. 특히, 발광 소자(ED)에서 방출된 광을 다른 색의 광으로 변환시킬 수 있는 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 적어도 발광 소자(ED) 상에 직접 배치되므로, 광 변환 효율 및 색 일치율이 향상될 수 있다.
도면에서는 컬러 제어 구조물(TPL, WCL1, WCL2)이 모두 제1 표시 기판(100) 상에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 일부 컬러 제어 구조물(TPL, WCL1, WCL2)은 제2 표시 기판(300) 상에 배치될 수도 있다. 이에 대한 설명은 다른 실시예가 참조된다.
컬러 제어 구조물(TPL, WCL1, WCL2) 상에는 제1 캡핑층(CPL1)이 배치된다. 제1 캡핑층(CPL1)은 컬러 제어 구조물(TPL, WCL1, WCL2)과 제2 뱅크(BNL2)를 덮도록 배치될 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 제어 구조물(TPL, WCL1, WCL2)을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한, 제1 캡핑층(CPL1)은 컬러 제어 구조물(TPL, WCL1, WCL2)의 재료가 다른 구성으로 확산되는 것을 방지할 수 있다. 제1 캡핑층(CPL1)은 무기 물질로 이루어질 수 있다. 예를 들어, 제1 캡핑층(CPL1)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물 및 실리콘 산질화물 등을 포함하여 이루어질 수 있다. 다만, 제1 캡핑층(CPL1)은 생략될 수 있다.
제1 캡핑층(CPL1) 상에는 제1 차광 부재(BM1)가 배치될 수 있다. 제1 차광 부재(BM1)는 광 투과를 차단할 수 있는 물질로 이루어져, 컬러 제어 구조물(TPL, WCL1, WCL2)에서 방출되어 인접한 서브 화소(PXn)로 광이 침범하여 혼색이 발생하는 것을 방지할 수 있다. 제1 차광 부재(BM1)는 서브 화소(PXn)의 경계를 따라 배치될 수 있다. 예를 들어, 제1 차광 부재(BM1)는 컬러 제어 구조물(TPL, WCL1, WCL2)들 사이의 이격 공간을 따라 배치되어 비발광 영역(NEA) 또는 제2 뱅크(BNL2)와 두께 방향으로 중첩하도록 배치될 수 있다. 제1 차광 부재(BM1)는 컬러 제어 구조물(TPL, WCL1, WCL2)들 사이의 이격 공간에 배치된 골짜기부를 충진할 수 있다. 제1 차광 부재(BM1)의 상면은 컬러 제어 구조물(TPL, WCL1, WCL2)들의 상면보다 두께 방향으로 함몰될 수 있으나, 이에 제한되지 않는다. 제1 차광 부재(BM1)의 상면이 컬러 제어 구조물(TPL, WCL1, WCL2)들의 상면보다 높게 형성될 수 있고, 제1 차광 부재(BM1)의 상면이 평탄하거나 상부 방향으로 돌출된 형상을 가질 수도 있다.
제1 차광 부재(BM1)는 유기 물질을 포함할 수 있다. 제1 차광 부재(BM1)는 가시광 파장 대역을 흡수하는 광 흡수 물질을 포함할 수 있다. 일 실시예에서, 제1 차광 부재(BM1)는 유기 차광 물질을 포함할 수 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)과 제1 차광 부재(BM1) 상에는 제2 표시 기판(300)의 제2 차광 부재(BM2) 및 컬러 필터층(CFL1, CFL2, CFL3)이 배치된다. 컬러 제어 구조물(TPL, WCL1, WCL2)과 제1 차광 부재(BM1) 상에는 기재층(SML)이 배치되고, 제1 표시 기판(100)은 기재층(SML)을 통해 제2 표시 기판(300)과 상호 합착될 수 있다.
기재층(SML)은 제1 표시 기판(100)과 제2 표시 기판(300) 사이의 공간을 충진하면서 이들을 상호 결합하는 역할을 할 수 있다. 기재층(SML)은 제1 표시 기판(100)의 제1 캡핑층(CPL1)과 제1 차광 부재(BM1) 상에 배치되며 이들이 형성하는 단차를 평탄화할 수 있다. 또한, 기재층(SML)은 광을 투과할 수 있는 재료로 이루어짐에 따라, 제1 표시 기판(100)에서 방출된 광이 제2 표시 기판(300)을 통해 출사할 수 있다. 일 예로, 기재층(SML)은 Si계 유기물질, 에폭시계 유기물질 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 기재층(SML)은 저굴절 재료를 포함하여 제1 표시 기판(100)과 제2 표시 기판(300) 사이의 공간을 충진할 수 있다.
제2 표시 기판(300)은 제2 기판(SUB2) 및 제2 기판(SUB2)의 제1 기판(SUB1)과 대향하는 일 면 상에 배치된 제2 차광 부재(BM2)와 컬러 필터층(CFL)을 포함한다. 제2 기판(SUB2)은 제1 기판(SUB1)과 유사하게 유리, 석영, 또는 고분자 수지 등의 투명한 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB1)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 제2 기판(SUB2)은 복수의 투광 영역(TA1, TA2, TA3)과 차광 영역(BA)을 포함할 수 있다. 투광 영역(TA1, TA2, TA3)은 제1 표시 기판(100)의 발광 영역(EMA)에 대응되고, 차광 영역(BA)은 비발광 영역(NEA)에 대응될 수 있다. 투광 영역(TA1, TA2, TA3)은 각 서브 화소(PXn)에 대응되어 제1 투광 영역(TA1), 제2 투광 영역(TA2) 및 제3 투광 영역(TA3)을 포함할 수 있다. 투광 영역(TA1, TA2, TA3)은 컬러 필터층(CFL)이 배치되어 발광 소자(ED)에서 방출된 광들이 투과하는 영역이고, 차광 영역(BA)은 제2 차광 부재(BM2)가 배치되어 광이 출사되지 않는 영역일 수 있다.
제2 차광 부재(BM2)는 제2 기판(SUB2)의 일 면으로써 제1 기판(SUB1)과 대향하는 일 면 상에 배치될 수 있다. 제2 차광 부재(BM2)는 제1 표시 기판(100)의 제2 뱅크(BNL2)와 두께 방향으로 중첩하며 차광 영역(BA)에 배치될 수 있다. 제2 차광 부재(BM2)는 제2 기판(SUB2)의 일 면을 노출하는 개구부(미도시)를 포함하여 평면도상 격자 형상으로 형성될 수 있다. 제2 차광 부재(BM2)는 제2 뱅크(BNL2) 중 서브 화소(PXn)들의 경계에 걸친 부분과 중첩하도록 배치된다. 즉, 제2 차광 부재(BM2)는 반드시 발광 영역(EMA)에 대응되는 영역만을 둘러싸도록 배치되지 않으며, 일부 비발광 영역(NEA)을 포함하여 컬러 필터층(CFL1, CFL2, CFL3)이 배치되는 서브 화소(PXn)의 경계에 배치될 수 있다.
제2 차광 부재(BM2)는 유기 물질을 포함하여 이루어질 수 있다. 제2 차광 부재(BM2)는 외광을 흡수함으로써 외광 반사로 인한 색의 왜곡을 저감시킬 수 있다. 일 실시예에서, 제2 차광 부재(BM2)는 가시광 파장을 모두 흡수할 수 있다. 제2 차광 부재(BM2)는 광 흡수 물질을 포함할 수 있다. 예를 들어, 제2 차광 부재(BM2)는 제1 차광 부재(BM1)와 실질적으로 동일한 재료로 이루어질 수 있다.
다른 실시예에서, 제2 차광 부재(BM2)는 가시광 파장 중 특정 파장의 빛은 흡수하고, 다른 특정 파장의 빛은 투과시킬 수도 있다. 예를 들어, 제2 차광 부재(BM2)는 제1 컬러 필터층(CFL1)과 동일한 물질로 이루어질 수 있다. 몇몇 실시예에서, 제2 차광 부재(BM2)는 제1 컬러 필터층과 일체화되어 형성될 수도 있다.
컬러 필터층(CFL1, CFL2, CFL3)은 제2 차광 부재(BM2)의 개구부를 통해 노출되는 제2 기판(SUB2) 상에 배치될 수 있다. 컬러 필터층(CFL1, CFL2, CFL3)은 제1 서브 화소(PX1)에 대응되는 제1 투광 영역(TA1)에 배치된 제1 컬러 필터층(CFL1), 제2 서브 화소(PX2)에 대응되는 제2 투광 영역(TA2)에 배치된 제2 컬러 필터층(CFL2) 및 제3 서브 화소(PX3)에 대응되는 제3 투광 영역(TA3)에 배치된 제3 컬러 필터층(CFL3)을 포함할 수 있다. 각 컬러 필터층(CFL1, CFL2, CFL3)은 각 서브 화소(PXn)에서 표시하는 색 파장 이외의 파장을 흡수하는 염료나 안료 같은 색료(colorant)를 포함할 수 있다. 제1 컬러 필터층(CFL1)은 청색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터이고, 제3 컬러 필터층(CFL3)은 적색 컬러 필터층일 수 있다. 발광 소자(ED)에서 방출된 광들은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과하여 컬러 필터층(CFL1, CFL2, CFL3)을 통해 출사될 수 있다.
예를 들어, 제1 서브 화소(PX1)의 제1 발광 소자(ED1)에서 방출된 제1 색의 광은 투광층(TPL)을 통과하여 색이 변하지 않은 상태로 제1 컬러 필터층(CFL1)으로 입사된다. 투광층(TPL)의 제1 베이스 수지(BRS1)는 투명한 재료로 이루어지고 상기 광 중 일부는 제1 베이스 수지(BRS1)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1) 및 제1 컬러 필터층(CFL1)으로 입사될 수 있다. 또한, 상기 광 중 적어도 일부는 제1 베이스 수지(BRS1) 내에 배치된 산란체(SCP)로 입사되어 광이 산란된 후에 제1 캡핑층(CPL1) 및 제1 컬러 필터층(CFL1)으로 입사될 수 있다. 제1 컬러 필터층(CFL1)은 제1 색의 광을 제외한 다른 색의 광의 투과를 차단하고, 제1 투광 영역(TA1)에서는 제1 색의 광이 표시될 수 있다.
제2 서브 화소(PX2)의 제2 발광 소자(ED2)에서 방출된 제1 색의 광은 제1 파장 변환층(WCL1)을 통과하여 일부 광이 제2 색의 광으로 변환되어 제2 컬러 필터층(CFL2)으로 입사된다. 제1 파장 변환층(WCL1)의 제2 베이스 수지(BRS2)는 투명한 재료로 이루어지고 상기 광 중 일부는 제2 베이스 수지(BRS2)를 투과할 수 있다. 다만, 상기 광 중 적어도 일부는 제2 베이스 수지(BRS2) 내에 배치된 산란체(SCP) 및 제1 파장 변환 물질(WCP1)로 입사되고, 상기 광은 산란 및 파장이 변환되어 제2 색의 광으로 제1 캡핑층(CPL1) 및 제2 컬러 필터층(CFL2)으로 입사될 수 있다. 제2 컬러 필터층(CFL2)은 제2 색의 광을 제외한 다른 색의 광의 투과를 차단하고, 제2 투광 영역(TA2)에서는 제2 색의 광이 표시될 수 있다. 이와 유사하게, 제3 투광 영역(TA3)에서는 제3 발광 소자(ED3)에서 방출된 제1 색의 광이 제2 파장 변환층(WCL2) 및 제3 컬러 필터층(CFL3)을 통과하여 제3 색의 광으로 표시될 수 있다. 표시 장치(10)는 각 발광 소자(ED)들이 동일한 색의 광을 방출하는 발광 소자(ED)를 포함하더라도, 각 서브 화소(PXn)마다 다른 색의 광을 표시할 수 있다.
도면에서는 이웃하는 컬러 필터층(CFL1, CFL2, CFL3)이 제2 차광 부재(BM2)를 기준으로 서로 이격되도록 배치된 경우를 예시하였지만, 이웃하는 컬러 필터층(CFL1, CFL2, CFL3)은 차광 부재(BM) 상에서 적어도 부분적으로 중첩할 수도 있다.
컬러 필터층(CFL1, CFL2, CFL3)은 각 서브 화소(PXn)에서 발광 영역(EMA)을 커버하도록 배치될 수 있다. 도면에서는 컬러 필터층(CFL1, CFL2, CFL3)이 각 서브 화소(PXn)마다 배치되어 섬형의 패턴을 형성하는 것이 예시되어 있으나, 이에 제한되지 않는다. 컬러 필터층(CFL1, CFL2, CFL3)은 표시 영역(DPA) 전면에 걸쳐 선형의 패턴을 형성할 수도 있다. 또한, 제2 차광 부재(BM2)가 제2 뱅크(BNL2)보다 작은 폭을 갖고, 컬러 필터층(CFL1, CFL2, CFL3)은 부분적으로 제2 뱅크(BNL2)와 두께 방향으로 중첩할 수 있다.
컬러 필터층(CFL1, CFL2, CFL3)과 제2 차광 부재(BM2) 상에는 제2 캡핑층(CPL2)이 배치될 수 있다. 제2 캡핑층(CPL2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 필터층(CFL1, CFL2, CFL3)을 손상시키거나 오염시키는 것을 방지할 수 있다. 제2 캡핑층(CPL2)은 제1 캡핑층(CPL1)과 동일한 재료를 포함할 수 있으나, 이에 제한되지 않는다.
일 실시예에 따른 표시 장치(10)는 컬러 제어 구조물(TPL, WCL1, WCL2)들이 발광 소자(ED)와 함께 제1 표시 기판(100)에 배치되어 발광 소자(ED)에서 방출된 광을 이용한 광 변환의 효율을 향상시키고, 색 일치율을 개선할 수 있다. 이와 동시에, 컬러 필터층(CFL)을 별도의 제2 표시 기판(300)에 배치하여 컬러 제어 구조물(TPL, WCL1, WCL2)이 컬러 필터층(CFL)의 형성시 필요한 열 공정에서 손상되는 것을 방지할 수 있다. 표시 장치(10)는 반도체층들을 포함한 발광 소자(ED)를 이용하면서 컬러 제어 구조물(TPL, WCL1, WCL2) 및 컬러 필터층(CFL)을 포함하여 광 효율 및 색 일치율이 향상된 표시 장치의 구현이 가능하다.
도 6은 일 실시예에 따른 발광 소자의 개략도이다.
발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter)단위의 크기를 가지고, 무기물 또는 무기 반도체로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(ED)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(ED)는 원통형 또는 로드형(Rod)일 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(ED)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 6을 참조하면, 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 일 예로, 발광 소자(ED)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 일 예로, 발광 소자(ED)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 일 예로, 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(ED)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 6에서는 발광 소자(ED)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(ED)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(ED)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(ED)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 예시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37)의 측면 일부를 커버하여 각 전극층(37)의 측면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다. 절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 질화알루미늄(AlxNy), 산화알루미늄(AlxOy) 등을 포함할 수 있다. 이에 따라 발광층(36)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 절연막(38)은 발광층(36)을 포함하여 발광 소자(ED)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
몇몇 실시예에서, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(ED)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(ED)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(ED)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(ED)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(ED)의 직경은 500nm 내외의 범위를 가질 수 있다.
이하, 다른 도면들을 더 참조하여 일 실시예에 따른 표시 장치(10)의 제 조 공정에 대하여 설명하기로 한다.
도 7 내지 도 17은 일 실시예에 따른 표시 장치의 제조 공정을 나타내는 단면도들이다.
도 7 내지 도 17을 참조하여 설명하는 표시 장치(10)의 제조 공정은 각 층들의 형성 순서 및 방법에 대하여 상세히 설명하고, 각 층들의 구조 및 배치는 상술한 바와 동일하므로, 자세한 설명은 생략하기로 한다.
먼저, 도 7을 참조하면, 회로층(CCL)이 형성된 제1 기판(SUB1)을 준비하고, 제1 뱅크(BNL1), 전극(RME1, RME2), 제1 절연층(PAS1) 및 제2 뱅크(BNl2)를 형성한다. 각 부재들의 배치 및 구조에 대한 설명은 상술한 바와 동일하다. 다만, 제1 절연층(PAS1)은 전극(RME1, RME2)들 상면을 모두 덮도록 배치되며, 접촉 전극(CNE1, CNE2)과 전극(RME1, RME2)이 접촉하는 개구부는 형성되지 않은 상태로 형성될 수 있다. 제1 절연층(PAS1)은 후속 공정에서 발광 소자(ED)들을 배치한 뒤에 상기 개구부들이 형성될 수 있다.
이어, 도 8 및 도 9를 참조하면, 제1 절연층(PAS1) 상에 발광 소자(ED)들을 배치한다. 발광 소자(ED)는 제1 절연층(PAS1) 상에서 양 단부가 각각 제1 전극(RME1)과 제2 전극(RME2) 상에 배치될 수 있다. 예시적인 실시예에서, 발광 소자(ED)는 잉크(S) 내에 분산된 상태로 준비되고 잉크젯 프린팅 장치를 이용한 프린팅 공정으로 각 서브 화소(PXn)에 분사될 수 있다. 잉크젯 프린팅 장치를 통해 분사된 잉크(S)는 제2 뱅크(BNL2)가 둘러싸는 영역 내에 안착될 수 있다. 이때, 제2 뱅크(BNL2)는 잉크(S)가 이웃하는 다른 서브 화소(PXn)로 넘치는 것을 방지할 수 있다.
발광 소자(ED)를 포함하는 잉크(S)가 분사되면, 각 전극(RME1, RME2)에 정렬 신호를 인가하여 전계(E)를 생성한다. 잉크(S) 내에 분산된 발광 소자(ED)는 전계(E)에 의해 유전영동힘(Dielectrophoretic Force)을 받을 수 있고, 유전영동힘을 받은 발광 소자(ED)는 배향 방향 및 위치가 바뀌면서 제1 절연층(PAS1) 상에 안착될 수 있다.
이어, 도 10을 참조하면, 제1 절연층(PAS1) 상에 발광 소자(ED)들을 배치한 뒤, 제2 절연층(PAS2), 접촉 전극(CNE1, CNE2)들, 및 제3 절연층(PAS3)을 형성한다.
다음으로, 도 11 및 도 12를 참조하면, 각 서브 화소(PXn)의 발광 소자(ED)들 상에 컬러 제어 구조물(TPL, WCL1, WCL2)을 형성한다. 제1 서브 화소(PX1)의 제1 발광 소자(ED1) 상에는 투광층(TPL)을 형성하고, 제2 서브 화소(PX2)의 제2 발광 소자(ED2) 상에는 제1 파장 변환층(WCL1)을, 제3 서브 화소(PX3)의 제3 발광 소자(ED3) 상에는 제2 파장 변환층(WCL2)을 형성한다.
컬러 제어 구조물(TPL, WCL1, WCL2)을 형성하는 공정은 특별히 제한되지 않는다. 예시적인 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)은 잉크젯 프린팅 공정 또는 포토 레지스트 공정을 통해 형성될 수 있다.
예를 들어, 컬러 제어 구조물(TPL, WCL1, WCL2)이 포토 레지스트 공정으로 형성될 경우, 제2 뱅크(BNL2)가 둘러싸는 영역 내에 산란체(SCP) 또는 파장 변환 물질(WCP1, WCP2)이 분산된 베이스 수지(BRS1, BRS2, BRS3)를 도포한 뒤, 이를 노광 및 현상하여 컬러 제어 구조물(TPL, WCL1, WCL2)을 형성될 수 있다. 여기서, 베이스 수지(BRS1, BRS2, BRS3)들은 각각 제2 뱅크(BNL2)가 둘러싸는 영역들 중 서로 다른 영역에 도포될 수 있고, 각 서브 화소(PXn)마다 서로 다른 컬러 제어 구조물(TPL, WCL1, WCL2)을 형성할 수 있다.
다른 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)이 잉크젯 프린팅 공정으로 형성될 경우, 제2 뱅크(BNL2)가 둘러싸는 영역 내에 산란체(SCP) 또는 파장 변환 물질(WCP1, WCP2)을 포함하는 베이스 수지(BRS1, BRS2, BRS3)를 분사한 뒤, 이를 건조시켜 컬러 제어 구조물(TPL, WCL1, WCL2)을 형성할 수 있다. 여기서, 제2 뱅크(BNL2)는 베이스 수지(BRS1, BRS2, BRS3)가 이웃하는 다른 서브 화소(PXn)로 넘치는 것을 방지할 수 있고, 각 서브 화소(PXn)마다 서로 다른 컬러 제어 구조물(TPL, WCL1, WCL2)을 형성할 수 있다. 이 경우, 컬러 제어 구조물(TPL, WCL1, WCL2)의 잉크젯 공정을 위한 별도의 뱅크가 더 형성될 수 있다. 이에 대한 설명은 다른 실시예가 참조된다.
이어, 도 13을 참조하면, 컬러 제어 구조물(TPL, WCL1, WCL2) 및 제2 뱅크(BNL2) 상에 이들을 덮는 제1 캡핑층(CPL1)을 형성한다. 제1 캡핑층(CPL1)은 컬러 제어 구조물(TPL, WCL1, WCL2)들이 배치된 제1 기판(SUB1) 상에 제1 캡핑층(CPL1)을 이루는 재료를 증착하는 공정을 통해 형성될 수 있다. 제1 캡핑층(CPL1)은 컬러 제어 구조물(TPL, WCL1, WCL2)들을 둘러싸도록 배치되며, 이들이 배치되지 않는 제2 뱅크(BNL2) 상면 일부까지 배치될 수 있다.
이어, 도 14를 참조하면, 제1 캡핑층(CPL1) 상에 제1 차광 부재(BM1)를 형성하여 제1 표시 기판(100)을 제조한다. 제1 차광 부재(BM1)는 제1 캡핑층(CPL1) 상에서 제2 뱅크(BNL2) 상에 배치된 부분으로 컬러 제어 구조물(TPL, WCL1, WCL2)들 사이의 골짜기 영역 내에 형성될 수 있다. 제1 차광 부재(BM1)는 감광성 유기물을 도포하고, 이를 노광 및 현상하는 공정을 통해 형성될 수 있다. 이상의 공정을 통해 제1 표시 기판(100)이 제조되면, 제2 기판(SUB2)을 준비하여 컬러 필터층(CFL)들이 배치된 제2 표시 기판(300)을 제조한다.
다음으로, 도 15를 참조하면, 제2 기판(SUB2)을 준비하고 제2 기판(SUB2)의 일 면 상에 제2 차광 부재(BM2)를 형성한다. 제2 차광 부재(BM2)는 제2 기판(SUB2)의 일 면 일부가 노출되도록 격자형 패턴으로 형성될 수 있다. 제2 기판(SUB2)은 제2 차광 부재(BM2)가 배치된 차광 영역(BA)이 제2 기판(SUB2) 일 면이 노출된 투광 영역(TA1, TA2, TA3)으로 구분될 수 있다. 제1 차광 부재(BM1)와 유사하게, 제2 차광 부재(BM2)도 감광성 유기물을 도포하고, 이를 노광 및 현상하는 공정을 통해 형성될 수 있다.
이어, 도 16을 참조하면, 제2 차광 부재(BM2)들이 배치되지 않고 노출된 투광 영역(TA1, TA2, TA3)에 컬러 필터층(CFL)을 형성하고, 이들을 덮는 제2 캡핑층(CPL2)을 형성한다. 제1 투광 영역(TA1)에는 제1 컬러 필터층(CFL1)이, 제2 투광 영역(TA2)에는 제2 컬러 필터층(CFL2)이, 제3 투광 영역(TA3)에는 제3 컬러 필터층(CFL3)이 형성된다. 각 컬러 필터층(CFL)들은 특정 색의 색재를 포함하는 감광성 유기물을 도포하고, 이를 노광 및 현상하는 공정을 통해 형성될 수 있다. 예를 들어, 제1 컬러 필터층(CFL1)은 청색의 색재를 포함하는 감광성 유기물을, 제2 컬러 필터층(CFL2)은 녹색의 색재를 포함하는 감광성 유기물을, 제3 컬러 필터층(CFL3)층 적색의 색재를 포함하는 감광성 유기물을 도포하고, 이를 노광 및 현상하여 형성될 수 있다. 다만, 이에 제한되지 않는다.
또한, 각 컬러 필터층(CFL1, CFL2, CFL3)들은 제2 차광 부재(BM2) 상에서 서로 이격되도록 형성될 수 있다. 다만, 몇몇 실시예에서 각 컬러 필터층(CFL1, CFL2, CFL3)들은 제2 차광 부재(BM2) 상에서 서로 부분적으로 중첩하도록 배치되어, 어느 한 컬러 필터층(CFL1, CFL2, CFL3)이 인접한 다른 컬러 필터층(CFL1, CFL2, CFL3) 상에 배치될 수도 있다.
컬러 필터층(CFL)을 형성하는 공정은 감광성 유기물을 도포하고 노광 및 현상하는 공정이 수반된다. 일 실시예에 따른 표시 장치(10)의 제조 공정은 컬러 제어 구조물(TPL, WCL1, WCL2)이 형성된 제1 표시 기판(100)이 아닌, 별도의 제2 기판(SUB2)에서 컬러 필터층(CFL)을 형성하는 공정이 수행되므로, 노광 및 현상 공정에서 컬러 제어 구조물(TPL, WCL1, WCL2)이 손상되는 것이 방지될 수 있다.
이어, 컬러 필터층(CFL)들과 제2 차광 부재(BM2)를 덮는 제2 캡핑층(CPL2)을 형성한다. 제1 캡핑층(CPL1)과 유사하게, 제2 캡핑층(CPL2)은 이를 이루는 재료롤 제2 기판(SUB2) 상에 증착하여 형성될 수 있다.
이상의 공정을 통해 제2 표시 기판(300)을 제조할 수 있다. 제1 표시 기판(100)과 제2 표시 기판(300)이 제조되면, 이들을 기재층(SML)을 이용하여 상호 합착하는 공정을 수행하여 표시 장치(10)를 제조할 수 있다.
마지막으로, 도 17을 참조하면, 제1 표시 기판(100)과 제2 표시 기판(300) 사이에 기재층(SML)을 배치하고, 이들을 상호 합착하여 표시 장치(10)를 제조한다. 기재층(SML)은 유기 물질을 포함하여 어느 한 표시 기판 상에 도포되어 준비될 수 있고, 제1 표시 기판(100)과 제2 표시 기판(300)을 합착하는 공정에서 이들과 접착될 수 있다. 도면에서는 제1 표시 기판(100)의 제1 캡핑층(CPL1) 및 제1 차광 부재(BM1) 상에 기재층(SML)을 배치한 뒤, 이를 제2 표시 기판(300)과 합착하는 공정이 예시되어 있으나, 이에 제한되지 않는다.
표시 장치(10)는 제1 기판(SUB1) 상에 발광 소자(ED)와 컬러 제어 구조물(TPL, WCL1, WCL2)이 함께 배치되어 광 효율 및 색 일치율이 향상됨과 동시에, 컬러 필터층(CFL)은 제2 기판(SUB2) 상에 형성하여 컬러 제어 구조물(TPL, WCL1, WCL2)의 손상을 방지할 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예에 대하여 설명하기로 한다.
도 18은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다.
도 18을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 기재층(SML_1)이 저굴절 재료를 포함할 수 있다. 표시 장치(10_1)의 기재층(SML_1) 재료가 달라짐에 따라, 표시 장치(10_1)는 제1 표시 기판(100)과 제2 표시 기판(300) 사이에 배치되어 제2 표시 기판(300)을 지지하는 스페이서(SPC)를 더 포함할 수 있다. 기재층(SML_1)이 저굴절 재료를 포함함에 따라 이웃한 서브 화소(PXn)에서 방출된 광들이 혼색되는 것이 방지되어 제1 차광 부재(BM1)가 생략될 수 있다. 본 실시예는 기재층(SML_1)의 재료가 달라지고 스페이서(SPC)를 더 포함하는 점에서 도 4의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하고 기재층(SML_1)과 스페이서(SPC)에 대하여 자세히 설명하기로 한다.
기재층(SML_1)은 제1 표시 기판(100))과 제2 표시 기판(300) 사이에서 이들 사이의 공간을 충진하는 기능과 동시에, 발광 소자(ED), 또는 컬러 제어 구조물(TPL, WCL1, WCL2)에서 방출된 광들의 광 경로를 제공할 수 있다. 기재층(SML_1)이 컬러 제어 구조물(TPL, WCL1, WCL2) 또는 제1 캡핑층(CPL1)보다 굴절률이 낮은 저굴절 재료를 포함함에 따라, 인접한 다른 서브 화소(PXn) 간 혼색 발생이 감소할 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과한 광들은 기재층(SML_1)을 통해 제2 표시 기판(300)의 컬러 필터층(CFL)으로 입사할 수 있다. 기재층(SML_1)이 굴절률이 낮은 재료를 포함함에 따라 해당 서브 화소(PXn)의 컬러 제어 구조물(TPL, WCL1, WCL2)에서 방출된 광들 중 다른 서브 화소(PXn)에 대응된 컬러 필터층(CFL)으로 입사되는 광의 광량이 감소할 수 있다. 또한, 기재층(SML_1)과 제1 캡핑층(CPL1) 사이의 굴절률 차이로 인하여 컬러 제어 구조물(TPL, WCL1, WCL2)에서 방출되는 광 중 전반사되는 광의 광량이 증가하여 광이 리사이클링(Recycling)되는 효과가 발생할 수 있다. 특히, 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)와 같이, 제2 발광 소자(ED2)와 제3 발광 소자(ED3)에서 방출된 광들 중, 일부는 색이 변환되지 않고 파장 변환층(WCL1, WCL2)에서 방출될 수도 있다. 기재층(SML_1)이 저굴절 재료를 포함함에 따라, 파장 변환층(WCL1, WCL2)에서 방출되어 리사이클링되는 광의 광량이 증가할 수 있고, 광 효율 및 색 순도가 더욱 향상될 수 있다.
스페이서(SPC)는 기재층(SML_1)의 재료가 달라짐에 따라 제2 표시 기판(300)이 쳐지는 것을 방지하기 위해 배치될 수 있다. 일 실시예에 따르면, 스페이서(SPC)는 제1 표시 기판(100)의 제2 뱅크(BNL2) 또는 제2 표시 기판(300)의 제2 차광 부재(BM2)와 두께 방향으로 중첩하도록 배치될 수 있다. 본 실시예는 제1 차광 부재(BM1)가 생략될 수 있으므로, 스페이서(SPC)는 제1 캡핑층(CPL1) 상에서 컬러 제어 구조물(TPL, WCL1, WCL2)들 사이의 골짜기 영역에 배치될 수 있다. 스페이서(SPC)의 하면은 제1 캡핑층(CPL1)과 접촉하고, 상면은 제2 캡핑층(CPL2)과 접촉할 수 있다. 스페이서(SPC)는 기재층(SML_1)이 저굴절 재료를 포함함에 따라 제2 표시 기판(300)이 부분적으로 쳐지는 것을 방지할 수 있고, 제1 표시 기판(100)과 제2 표시 기판(300) 사이의 간격을 유지할 수 있다.
제1 차광 부재(BM1)와 달리 스페이서(SPC)는 각 서브 화소(PXn)들의 경계마다 배치되지 않을 수 있고, 복수의 서브 화소(PXn)마다 배치될 수 있다. 일 예로, 스페이서(SPC)는 3개의 서브 화소(PXn) 또는 하나의 화소(PX)마다 배치될 수 있다. 스페이서(SPC)는 평면 상 복수의 화소(PX)들 사이의 경계에서 컬러 제어 구조물(TPL, WCL1, WCL2)의 골짜기 부분에 배치될 수 있다. 스페이서(SPC)는 유기 물질, 또는 무기 물질 등으로 이루어질 수 있다. 예를 들어, 스페이서(SPC)는 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등의 유기물질로 이루어질 수 있다.
한편, 컬러 제어 구조물(TPL, WCL1, WCL2)은 발광 소자(ED)와 인접하게 배치될수록 발광 소자(ED)에서 방출된 광이 대부분 입사되어 광 효율이 향상된다. 특히, 파장 변환층(WCL1, WCL2)은 제1 색의 광이 방출되는 발광 소자(ED)와 인접하게 배치될수록 광 변환 효율이 향상되고, 원하는 색 이외의 색의 광이 출사되는 것이 방지될 수 있다. 다만, 투광층(TPL)의 경우, 반드시 발광 소자(ED)와 인접하게 배치되지 않더라도 광 변환 효율이 고려되지 않을 수 있다. 즉, 투광층(TPL)과 발광 소자(ED) 사이의 간격이 크더라도, 해당 서브 화소(PXn)에서 광 효율 및 색 일치율 등이 우수할 수 있다. 일 실시예에 따르면, 투광층(TPL)은 제1 표시 기판(100)이 아닌 제2 표시 기판(300)의 일 면 상에 배치될 수 있고, 제1 표시 기판(100)의 제1 서브 화소(PX1)에는 기재층(SML)이 발광 소자(ED) 상에 배치될 수 있다.
도 19는 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다. 도 20 내지 도 22는 도 19의 표시 장치의 제조 공정 중 일부를 순서대로 나타내는 단면도들이다. 도 20 내지 도 22는 컬러 제어 구조물(TPL_2, WCL1, WCL2)을 형성하는 공정과 제1 표시 기판(100_2) 및 제2 표시 기판(300_2)을 합착하는 공정이 도시되어 있다.
도 19 내지 도 22를 참조하면, 일 실시예에 따른 표시 장치(10)는 투광층(TPL_2)이 제2 표시 기판(300_2)의 일 면 상에 배치될 수 있다. 투광층(TPL_2)은 제1 투광 영역(TA1)에 배치된 제1 컬러 필터층(CFL1)의 일 면 중, 제1 기판(SUB1)과 대향하는 일 면 상에 배치될 수 있다. 제1 표시 기판(100_2)의 제1 서브 화소(PX1)에 대응되는 발광 영역(EMA)에는 투광층(TPL_2)이 배치되지 않을 수 있으며, 제1 서브 화소(PX1)에서는 제2 뱅크(BNL2)가 둘러싸는 영역에 기재층(SML)이 직접 배치될 수 있다. 본 실시예는 투광층(TPL_2)이 배치되는 표시 기판(100_2, 300_2)이 달라진 점에서 도 4의 실시예와 차이가 있다. 이하, 중복된 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
도 4의 실시예와 동일하게, 제1 표시 기판(100_2)의 서브 화소(PXn)들 중, 제2 서브 화소(PX2)와 제3 서브 화소(PX3)의 발광 영역(EMA)에는 파장 변환층(WCL1, WCL2)들이 배치된다. 반면, 제1 서브 화소(PX1)의 발광 영역(EMA)에는 투광층(TPL_2)이 배치되지 않을 수 있다. 제1 표시 기판(100_2)의 컬러 제어 구조물(TPL, WCL1, WCL2)을 형성하는 공정에서, 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2) 만을 형성하고, 투광층(TPL_2)을 형성되지 않을 수 있다. 제1 캡핑층(CPL1)은 파장 변환층(WCL1, WCL2)들을 감싸도록 배치되되, 제1 서브 화소(PX1) 상에는 배치되지 않을 수 있다. 제1 캡핑층(CPL1)은 제1 서브 화소(PX1)와의 경계에서 제2 뱅크(BNL2) 상에 부분적으로 배치될 수 있다.
제1 서브 화소(PX1)와 인접한 다른 서브 화소(PXn)와의 경계에 배치된 제1 차광 부재(BM1)는 제1 서브 화소(PX1)의 발광 영역(EMA) 내에 부분적으로 배치될 수 있다. 제1 서브 화소(PX1)의 발광 영역(EMA)에는 투광층(TPL_2)이 배치되지 않으므로, 제1 차광 부재(BM1)는 제1 서브 화소(PX1)의 제1 절연층(PAS1) 상에 직접 배치될 수 있다. 또한, 투광층(TPL_2)이 배치되지 않은 영역에는 기재층(SML)이 배치될 수 있다. 기재층(SML)은 제1 발광 소자(ED1) 상의 절연층(PAS1, PAS2, PAS3)들 중 일부와 직접 접촉하도록 배치될 수 있다.
투광층(TPL_2)은 제2 표시 기판(300_2)에 배치될 수 있다. 투광층(TPL_2)은 제1 서브 화소(PX1)에 대응되는 제1 투광 영역(TA1)에 배치되며, 제1 컬러 필터층(CFL1)의 일 면으로써 제1 기판(SUB1)과 대향하는 일 면 상에 배치될 수 있다. 일 실시예에서, 제1 컬러 필터층(CFL1)과 투광층(TPL_2) 사이에는 제2 캡핑층(CPL2)이 배치될 수 있고, 투광층(TPL_2)은 제2 캡핑층(CPL2)의 일 면 상에 직접 배치될 수 있다. 제2 표시 기판(300_2)은 투광층(TPL_2)을 보호하기 위한 제3 캡핑층(CPL3)을 더 포함할 수 있고, 제3 캡핑층(CPL3)은 제1 투광 영역(TA1)에 대응하여 투광층(TPL_2) 상에 배치될 수 있다. 제2 표시 기판(300_2)의 제조 공정 중, 제2 캡핑층(CPL2)을 형성한 후에 제1 투광 영역(TA1)에 대응하여 투광층(TPL_2)을 형성하는 공정이 더 수행될 수 있다. 일 실시예에서, 투광층(TPL_2)은 포토 레지스트 공정을 통해서도 형성될 수 있고, 제2 표시 기판(300_2)의 차광 영역(BA)에 별도의 제2 뱅크(BNL2)들이 배치되지 않더라도 제1 투광 영역(TA1)에 선택적으로 투광층(TPL_2) 만이 형성될 수 있다.
투광층(TPL_2)이 형성되지 않은 제1 표시 기판(100_2)은 투광층(TPL_2)이 형성된 제2 표시 기판(300_2)과 기재층(SML)을 통해 상호 합착될 수 있다. 기재층(SML)은 유기 물질을 포함하므로, 제2 표시 기판(300_2)의 투광층(TPL_2)에 의해 단차가 형성되더라도 제1 표시 기판(100_2)과 제2 표시 기판(300_2)은 서로 원활하게 합착될 수 있다.
도 23은 또 다른 실시예에 따른 제1 표시 기판의 일 화소를 나타내는 개략적인 평면도이다. 도 24는 또 다른 실시예에 따른 제1 표시 기판의 일 화소를 나타내는 개략적인 평면도이다.
도 23 및 도 24를 참조하면, 표시 장치(10)는 서로 다른 색을 표시하는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)의 면적이 서로 다를 수 있다. 제2 표시 기판(300_3)은 제2 기판(SUB2)의 타 면으로 광이 출사될 수 있고, 이와 동시에 상기 타 면으로 외부의 광이 입사될 수 있다. 외부에서 입사되는 광은 제2 기판(SUB2)의 타 면으로 반사되어 출사될 수 있는데, 반사된 외광은 사용자에게 시인되어 표시 품질을 저해하는 요인이 될 수 있다. 표시 장치(10)의 표시 품질을 향상시키기 위해, 표시 장치(10)는 제2 표시 기판(300_3)의 컬러 필터층(CFL)이 포함하는 색재에 따라 그 면적이 다를 수 있고, 이에 대응하여 제1 표시 기판(100_3)의 발광 영역(EMA)의 면적이 서로 다를 수 있다.
예를 들어, 제3 서브 화소(PX3)에는 적색 색재를 포함한 제3 컬러 필터층(CFL3)이 배치되고, 제3 서브 화소(PX3)의 제3 투광 영역(TA3)은 제1 투광 영역(TA1) 및 제2 투광 영역(TA2)보다 면적이 클 수 있다. 또한, 제2 서브 화소(PX2)에는 녹색 색재를 포함한 제2 컬러 필터층(CFL2)이 배치되고, 제2 서브 화소(PX2)의 제2 투광 영역(TA2)은 제1 투광 영역(TA1)보다 면적이 클 수 있다. 이에 대응되어, 제1 표시 기판(100_3)은 제3 서브 화소(PX3)의 발광 영역(EMA)의 면적이 제2 서브 화소(PX2) 및 제1 서브 화소(PX1)의 발광 영역(EMA)의 면적보다 크고, 제2 서브 화소(PX2)의 발광 영역(EMA)의 면적이 제1 서브 화소(PX1)의 발광 영역(EMA)의 면적보다 클 수 있다. 도 23 및 도 24에서는 적색 색재를 포함한 제3 컬러 필터층(CFL3)이 배치되는 제3 서브 화소(PX3)의 면적이 가장 큰 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 제2 서브 화소(PX2) 또는 제1 서브 화소(PX1)의 면적이 가장 클 수도 있다. 본 실시예는 각 서브 화소(PXn)들의 면적을 다르게 설계하여 표시 장치(10)의 외광 반사에 대한 표시 품질 저하를 방지할 수 있다.
한편, 상술한 바와 같이, 일 실시예에 따른 표시 장치(10)는 컬러 제어 구조물(TPL, WCL1, WCL2)들을 잉크젯 프린팅 공정으로 형성할 수도 있다. 제2 뱅크(BNL2)가 둘러싸는 영역 내에 컬러 제어 구조물(TPL, WCL1, WCL2)들을 형성하기 위한 잉크를 분사하고, 이를 건조하는 공정을 통해 제어 구조물(TPL, WCL1, WCL2)들을 형성할 수 있다. 몇몇 실시예에서, 제2 뱅크(BNL2) 상에 배치된 다른 뱅크를 더 형성한 뒤, 컬러 제어 구조물(TPL, WCL1, WCL2)들을 형성하는 잉크젯 프린팅 공정을 수행할 수도 있다. 이에 따라 제조된 표시 장치(10)는 제1 차광 부재(BM1)가 생략되고 다른 뱅크들을 더 포함할 수도 있다.
도 25는 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다.
도 25를 참조하면, 일 실시예에 따른 표시 장치(10_4)는 제2 뱅크(BNL2) 상에 배치된 제3 뱅크(BNL3)를 더 포함하고, 컬러 제어 구조물(TPL, WCL1, WCL2)들은 제2 뱅크(BNL2)와 제3 뱅크(BNL3_4)가 둘러싸는 영역 내에 배치될 수 있다. 제3 뱅크(BNL3_4)는 컬러 제어 구조물(TPL, WCL1, WCL2)들을 형성하기 위한 잉크젯 공정에서, 분사된 잉크들이 이웃한 다른 서브 화소(PXn)로 넘치는 것을 방지할 수 있다. 본 실시예에 따른 표시 장치(10_4)는 제2 뱅크(BNL2) 상에 배치된 제3 뱅크(BNL3_4)를 더 포함하여 컬러 제어 구조물(TPL, WCL1, WCL2)들을 잉크젯 프린팅 공정으로 형성할 수 있는 점에서 차이가 있다. 이하, 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
제3 뱅크(BNL3_4)는 제2 뱅크(BNL2) 상에 직접 배치될 수 있다. 제3 뱅크(BNL3_4)는 평면도 상 제2 뱅크(BNl2)와 유사하게 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 배치되고, 각 서브 화소(PXn)들의 경계에 배치될 수 있다. 제3 뱅크(BNL3_4)는 하면의 폭이 제2 뱅크(BNL2)의 상면의 폭보다 작을 수 있다. 단면도 상 제3 뱅크(BNL3_4)의 양 측면은 제2 뱅크(BNL2)의 측면보다 내측으로 함몰될 수 있다. 다만, 이에 제한되지 않고 제3 뱅크(BNL3_4)의 하면의 폭은 제2 뱅크(BNL2)의 상면의 폭과 실질적으로 동일하여 측면이 제2 뱅크(BNL2)의 측면과 나란할 수 있다.
일 실시예에서 제3 뱅크(BNL3_4)는 제2 뱅크(BNL2)보다 그 높이가 더 낮을 수 있다. 제3 뱅크(BNL3_4)는 제2 뱅크(BNL2)와 함께 컬러 제어 구조물(TPL, WCL1, WCL2)들을 형성하기 위한 잉크가 넘치는 것을 방지할 수 있다. 상기 잉크는 제2 뱅크(BNL2)가 둘러싸는 영역 내에 분사되므로, 일정 양의 잉크는 제2 뱅크(BNL2)에 의해 넘침이 방지될 수 있다. 제3 뱅크(BNL3_4)는 제2 뱅크(BNL2)가 가둘 수 있는 양보다 더 많은 잉크가 분사될 때 이들이 넘치지 않을 수준의 높이를 가질 수 있다. 즉, 제3 뱅크(BNL3_4)의 높이는 컬러 제어 구조물(TPL, WCL1, WCL2)들의 높이에 따라 달라질 수 있다.
제3 뱅크(BNL3_4)는 제2 뱅크(BNL2)와 동일한 재료를 포함할 수 있다. 제3 뱅크(BNL3_4)는 그 형상을 제외하고는 제2 뱅크(BNL2)와 동일하게 형성될 수 있다. 다만, 이에 제한되지 않고 몇몇 실시예에서 제3 뱅크(BNL3_4)는 제1 차광 부재(BM1)와 동일한 재료를 포함하여 이웃한 서브 화소(PXn)의 발광 소자(ED)에서 방출된 광이 다른 서브 화소(PXn)로 향하는 것을 차단할 수 있다. 이에 따라, 제1 차광 부재(BM1)는 생략될 수 있다.
또한, 제3 뱅크(BNL3_4)는 측면 및 상면 중 적어도 일부가 발액처리될 수도 있다. 표시 장치(10_4)의 제조 공정 중, 제3 뱅크(BNL3_4)는 잉크의 넘침을 효과적으로 방지할 수 있도록 제3 뱅크(BNL3_4)는 측면 및 상면, 적어도 상면 일부가 발액처리될 수도 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)들은 제2 뱅크(BNL2) 및 제3 뱅크(BNL3_4)가 둘러싸는 영역 중 발광 영역(EMA)에 배치될 수 있다. 몇몇 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)의 높이는 제3 뱅크(BNL3_4)의 높이보다 클 수 있다. 잉크젯 프린팅 공정을 통해 형성된 컬러 제어 구조물(TPL, WCL1, WCL2)들은 각 서브 화소(PXn)에 분사된 잉크들이 건조되어 형성된다. 상기 잉크가 건조되는 과정에서 이웃한 서브 화소(PXn)와의 경계에 위치한 제3 뱅크(BNL3_4)와 맞닿는 부분이 더 높게 형성되고, 제3 뱅크(BNL3_4)와 이격되어 서브 화소(PXn)의 중심부에서는 높이가 비교적 낮게 형성될 수 있다. 다만, 이에 제한되지 않고 컬러 제어 구조물(TPL, WCL1, WCL2)들의 높이는 제3 뱅크(BNL3_4)의 높이와 실질적으로 동일할 수 있고, 컬러 제어 구조물(TPL, WCL1, WCL2)들은 상면이 제3 뱅크(BNL3_4)와 상면과 나란하게 형성될 수 있다.
제1 캡핑층(CPL1_4)은 컬러 제어 구조물(TPL, WCL1, WCL2) 및 제3 뱅크(BNL3_4) 상에 배치된다. 도 4의 실시예와 달리, 제1 캡핑층(CPL1_4)은 제3 뱅크(BNL3_4)를 덮도록 배치되며, 하면 중 일부는 제3 뱅크(BNL3_4)와 직접 접촉할 수 있다.
도 26 및 도 27은 도 25의 표시 장치의 제조 공정 중 일부를 순서대로 나타내는 단면도들이다.
도 26 및 도 27을 참조하면, 표시 장치(10_4)의 제조 공정은 제2 뱅크(BNL2) 상에 제3 뱅크(BNL3_4)를 형성하는 단계를 더 포함할 수 있다. 제3 뱅크(BNL3_4)는 발광 소자(ED)들을 배치하기 전 공정에서 제2 뱅크(BNL2) 상에 형성되거나, 제2 접촉 전극(CNE2)을 형성한 뒤의 공정에서 제2 뱅크(BNL2) 상에 형성될 수 있다. 제3 뱅크(BNL3_4)를 형성하는 공정은 컬러 제어 구조물(TPL, WCL1, WCL2)들을 형성하기 위한 잉크젯 프린팅 공정 전에 수행된다면 그 공정 순서는 제한되지 않는다.
컬러 제어 구조물(TPL, WCL1, WCL2)들은 잉크젯 프린팅 공정을 통해 제2 뱅크(BNL2) 및 제3 뱅크(BNL3_4)들이 둘러싸는 영역 내에 형성될 수 있다. 상기 잉크젯 프린팅 공정은 산란체(SCP) 또는 파장 변환 물질(WCP1, WCP2)을 포함하는 베이스 수지(BRS1, BRS2, BRS3)를 분사하는 방식으로 수행될 수 있다. 제2 뱅크(BNL2)에 더하여 제3 뱅크(BNL3_4)는 베이스 수지(BRS1, BRS2, BRS3)가 이웃하는 다른 서브 화소(PXn)로 넘치는 것을 방지할 수 있다. 상술한 바와 같이, 제3 뱅크(BNL3_4)의 측면 및 상면이 발액처리될 경우, 베이스 수지(BRS1, BRS2, BRS3)가 넘치는 것을 더 효과적으로 방지할 수 있다. 이어, 베이스 수지(BRS1, BRS2, BRS3)들을 건조하여 각 서브 화소(PXn)마다 서로 다른 컬러 제어 구조물(TPL, WCL1, WCL2)들이 형성될 수 있다. 본 실시예는 표시 장치(10_4)가 제3 뱅크(BNL3_4)들을 더 포함하여 컬러 제어 구조물(TPL, WCL1, WCL2)의 형성 공정을 잉크젯 프린팅 공정으로 수행할 수 있고, 실시예들과 동일한 효과를 갖는 표시 장치(10)를 다양한 공정 방식으로 제조할 수 있다.
도 28 및 도 29는 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도들이다.
도 28 및 도 29를 참조하면, 일 실시예에 따른 표시 장치(10_5, 10_6)는 제1 컬러 필터층(CFL1) 일부가 차광 영역(BA)에 배치되거나, 제1 컬러 필터층(CFL1)과 동일한 색재를 포함한 컬러 패턴(CFP)이 차광 영역(BA)에 배치될 수 있다. 차광 영역(BA)에는 복수의 컬러 필터층(CFL1, CFL2, CFL3)들이 서로 중첩하도록 배치되거나, 컬러 패턴(CFP)과 제2 컬러 필터층(CFL2) 및 제3 컬러 필터층(CFL3) 중 적어도 어느 하나가 서로 중첩하도록 배치될 수 있다. 복수의 컬러 필터층(CFL1, CFL2, CFL3)들은 각각 서로 다른 색의 염료를 포함할 수 있고, 이들이 적층됨에 따라 광의 투과가 차단될 수 있다. 도 28의 표시 장치(10_5)는 차광 영역(BA)에 배치된 제1 컬러 필터층(CFL1) 또는 컬러 패턴(CFP) 상에 제2 차광 부재(BM2)가 배치되고, 도 29의 표시 장치(10_6)는 제2 차광 부재(BM2)가 생략되고 제2 컬러 필터층(CFL2)과 제3 컬러 필터층(CFL3) 중 적어도 어느 하나가 제1 컬러 필터층(CFL1) 또는 컬러 패턴(CFP)과 중첩하도록 배치될 수 있다. 도 29의 실시예는 제2 차광 부재(BM2)가 생략된 점에서 도 28의 실시예와 차이가 있다. 이하에서는 도 28의 실시예를 중심으로 그 구성에 대하여 설명하기로 한다.
제2 기판(SUB2)의 차광 영역(BA)에는 제1 컬러 필터층(CFL1) 또는 컬러 패턴(CFP)이 배치될 수 있다. 제1 컬러 필터층(CFL1)은 제1 서브 화소(PX1)에 대응되어 투광층(TPL) 상에 더하여 차광 영역(BA) 중 일부에도 배치될 수 있다. 예를 들어, 제1 투광 영역(TA1)과 인접한 차광 영역(BA)에는 제1 컬러 필터층(CFL1)이 연장되어 더 큰 폭을 갖도록 배치될 수 있다. 컬러 패턴(CFP)은 제2 투광 영역(TA2) 및 제3 투광 영역(TA3)과 인접한 차광 영역(BA)에 배치될 수 있다. 컬러 패턴(CFP)은 제1 컬러 필터층(CFL1)과 동일한 재료를 포함하여 이와 함께 하나의 공정에서 형성될 수 있다.
제2 차광 부재(BM2)는 차광 영역(BA)에 배치된 제1 컬러 필터층(CFL1) 또는 컬러 패턴(CFP) 상에 배치될 수 있다. 제2 차광 부재(BM2)는 제1 컬러 필터층(CFL1) 또는 컬러 패턴(CFP)을 사이에 두고 제2 기판(SUB2)의 차광 영역(BA)에 배치된 것을 제외하고는 도 4의 실시예와 동일하게 배치될 수 있다.
차광 영역(BA)에 배치된 제1 컬러 필터층(CFL1) 또는 컬러 패턴(CFP) 상에는 제2 컬러 필터층(CFL2) 및 제3 컬러 필터층(CFL3) 중 적어도 어느 하나가 배치될 수 있다. 제2 컬러 필터층(CFL2) 및 제3 컬러 필터층(CFL3)은 각각 제1 컬러 필터층(CFL1)과 다른 색의 염료를 포함함에 따라, 이들이 적층된 부분에서는 광의 투과가 차단될 수 있다.
또한, 제1 컬러 필터층(CFL1)이 청색의 색제를 포함한 실시예에서, 차광 영역(BA)을 투과한 외광 또는 반사광은 청색 파장대역을 가질 수 있다. 사용자의 눈이 인식하는 색상별 민감도(eye color sensibility)는 광의 색상에 따라 다른데, 청색 파장대역의 광은 녹색 파장대역의 광 및 적색 파장대역의 광보다 사용자에게 보다 덜 민감하게 인식될 수 있다. 차광 영역(BA)에서 복수의 컬러 필터층(CFL1, CFL2, CFL3)들 또는 컬러 패턴(CFP)을 적층하여 배치함으로써, 광의 투과를 차단함과 동시에 사용자는 반사광을 상대적으로 덜 민감하게 인식할 수 있고, 표시 장치(10_5, 10_6)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
100: 제1 표시 기판 300: 제2 표시 기판
SUB1: 제1 기판 SUB2: 제2 기판
RME1, RME2: 전극 CNE1, CNE2: 접촉 전극
BNL1, BNL2: 뱅크
ED: 발광 소자
TPL, WCL1, WCL2: 컬러 제어 구조물
CFL: 컬러 필터층
BM1, BM2: 차광 부재

Claims (20)

  1. 발광 영역을 포함하는 복수의 서브 화소들을 포함하는 제1 기판;
    상기 제1 기판 상에 서로 이격되어 배치된 복수의 제1 전극 및 제2 전극;
    상기 제1 기판 상에 배치되며 상기 서브 화소들의 상기 발광 영역에서 상기 제1 전극 및 상기 제2 전극 상에 배치된 복수의 발광 소자들;
    상기 발광 소자들 상에 배치되며, 복수의 투광층 및 파장 변환층들을 포함하는 컬러 제어 구조물;
    상기 제1 기판과 대향하도록 배치되고, 상기 서브 화소에 대응된 복수의 투광 영역을 포함하는 제2 기판;
    상기 제1 기판과 대향하는 상기 제2 기판의 일 면 상에 배치된 복수의 컬러 필터층; 및
    상기 제1 기판과 상기 제2 기판 사이에 배치되며, 적어도 상기 파장 변환층들과 상기 컬러 필터층 사이에 배치된 기재층을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 발광 소자는 제1 서브 화소에 배치된 제1 발광 소자 및 제2 서브 화소에 배치된 제2 발광 소자를 포함하고,
    상기 컬러 제어 구조물은 상기 제1 발광 소자 상에 배치된 투광층 및 상기 제2 발광 소자 상에 배치된 제1 파장 변환층을 포함하며,
    상기 컬러 필터층은 상기 투광층 상에 배치된 제1 컬러 필터층 및 상기 제1 파장 변환층 상에 배치된 제2 컬러 필터층을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 투광층은 상기 제1 발광 소자 상에 직접 배치되고 상기 제1 파장 변환층은 상기 제2 발광 소자 상에 직접 배치되며,
    상기 기재층은 상기 투광층과 상기 제1 컬러 필터층 사이에도 배치된 표시 장치.
  4. 제2 항에 있어서,
    상기 투광층과 상기 제1 파장 변환층 상에 배치된 제1 캡핑층, 및 상기 제1 컬러 필터층과 상기 제2 컬러 필터층의 상기 제1 기판과 대향하는 일 면 상에 배치된 제2 캡핑층을 더 포함하고,
    상기 기재층은 상기 제1 캡핑층 및 상기 제2 캡핑층과 직접 접촉하는 표시 장치.
  5. 제4 항에 있어서,
    상기 기재층은 상기 제1 캡핑층보다 작은 굴절률을 갖는 저굴절 재료를 포함하고,
    상기 서브 화소들 중 일부의 경계에 배치되며 상기 제1 기판과 상기 제2 기판 사이에 배치된 스페이서를 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 스페이서는 상기 제1 캡핑층 및 상기 제2 캡핑층과 직접 접촉하는 표시 장치.
  7. 제2 항에 있어서,
    상기 투광층은 상기 제1 컬러 필터층의 상기 제2 기판과 대향하는 일 면 상에 배치되며,
    상기 기재층은 상기 투광층과 상기 제1 발광 소자 사이에 배치된 표시 장치.
  8. 제7 항에 있어서,
    상기 투광층의 상기 제1 기판과 대향하는 일 면 상에 배치된 제3 캡핑층을 더 포함하는 표시 장치.
  9. 제2 항에 있어서,
    상기 발광 소자는 제1 색의 광을 방출하고, 상기 제1 파장 변환층은 상기 발광 소자에서 방출된 광을 상기 제1 색과 다른 제2 색의 광으로 변환시키는 표시 장치.
  10. 제9 항에 있어서,
    상기 발광 소자는 제3 서브 화소에 배치된 제3 발광 소자를 더 포함하고,
    상기 컬러 제어 구조물은 상기 제3 발광 소자 상에 직접 배치된 제2 파장 변환층을 더 포함하며,
    상기 컬러 필터층은 제2 파장 변환층 상에 배치된 제3 컬러 필터층을 더 포함하고,
    상기 제2 파장 변환층은 상기 발광 소자에서 방출된 광을 상기 제1 색 및 상기 제2 색과 다른 제3 색의 광으로 변환시키는 표시 장치.
  11. 제1 항에 있어서,
    상기 복수의 서브 화소들의 경계에 걸쳐 배치되며 상기 발광 영역에서 서로 이격되어 배치된 복수의 제1 뱅크 및 상기 서브 화소들의 경계에 배치되어 일부분이 상기 제1 뱅크 상에 배치된 제2 뱅크를 더 포함하고,
    상기 제1 전극과 상기 제2 전극은 각각 서로 다른 상기 제1 뱅크 상에 배치된 표시 장치.
  12. 제11 항에 있어서,
    상기 투광층과 상기 파장 변환층들 사이에 배치된 제1 차광 부재 및 상기 제2 기판의 상기 일 면 상에 배치되며 상기 컬러 필터층들 사이에 배치된 제2 차광 부재를 더 포함하고,
    상기 제1 차광 부재와 상기 제2 차광 부재는 상기 제2 뱅크와 두께 방향으로 중첩하는 표시 장치.
  13. 제11 항에 있어서,
    상기 제2 뱅크 상에 배치된 제3 뱅크, 및 상기 제3 뱅크 및 상기 컬러 제어 구조물들 상에 배치된 제1 캡핑층을 더 포함하는 표시 장치.
  14. 제11 항에 있어서,
    상기 제1 전극과 상기 제2 전극 상에 배치된 제1 절연층;
    상기 발광 소자의 일 단부 및 상기 제1 전극과 접촉하는 제1 접촉 전극; 및
    상기 발광 소자의 타 단부 및 상기 제2 전극과 접촉하는 제2 접촉 전극을 더 포함하고,
    상기 발광 소자는 상기 제1 절연층 상에 직접 배치된 표시 장치.
  15. 발광 영역을 포함하는 복수의 서브 화소들을 포함하는 제1 기판;
    상기 제1 기판 상에서 상기 서브 화소들 각각 배치되어 서로 이격된 복수의 제1 전극 및 제2 전극;
    상기 제1 기판 상에서 제1 서브 화소의 상기 제1 전극과 상기 제2 전극 상에 배치된 제1 발광 소자 및 제2 서브 화소의 상기 제1 전극과 상기 제2 전극 상에 배치된 제2 발광 소자;
    상기 제1 발광 소자 상에 직접 배치된 투광층 및 상기 제2 발광 소자 상에 직접 배치된 제1 파장 변환층;
    상기 투광층과 상기 제1 파장 변환층을 둘러싸도록 배치된 제1 캡핑층;
    상기 제1 기판과 대향하도록 배치되며, 상기 제1 서브 화소에 대응된 제1 투광 영역 및 상기 제2 서브 화소에 대응된 제2 투광 영역을 포함하는 제2 기판;
    상기 제2 기판의 상기 제1 기판과 대향하는 일 면 상에 배치되며, 상기 제1 투광 영역과 상기 제2 투광 영역 사이에 배치된 제1 차광 부재;
    상기 제2 기판의 상기 일 면 상에서 상기 제1 투광 영역에 배치된 제1 컬러 필터층 및 상기 제2 투광 영역에 배치된 제2 컬러 필터층;
    상기 제1 컬러 필터층, 상기 제2 컬러 필터층 및 상기 차광 부재를 덮도록 배치된 제2 캡핑층; 및
    상기 제1 캡핑층과 상기 제2 캡핑층 사이에 배치된 기재층을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 기판 상에서 이웃하는 상기 서브 화소들에 배치되며 상기 발광 영역에서 서로 이격된 복수의 제1 뱅크들, 및 이웃하는 상기 서브 화소들의 경계에 배치되어 상기 발광 영역을 둘러싸는 제2 뱅크를 더 포함하고,
    상기 투광층 및 상기 제1 파장 변환층은 상기 제2 뱅크가 둘러싸는 영역 내에 배치된 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 캡핑층은 상기 제2 뱅크 상에 직접 배치된 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 캡핑층 중 상기 제2 뱅크 상에 배치된 부분에 직접 배치되며, 상기 투광층과 상기 제1 파장 변환층 사이에 배치된 제2 차광 부재를 더 포함하는 표시 장치.
  19. 제16 항에 있어서,
    상기 제2 뱅크와 상기 제1 차광 부재는 두께 방향으로 중첩하는 표시 장치.
  20. 제16 항에 있어서,
    상기 기재층은 상기 제1 캡핑층보다 작은 굴절률을 갖는 저굴절 재료를 포함하고,
    상기 서브 화소들 중 일부의 경계에 배치되며 상기 제1 기판과 상기 제2 기판 사이에서 상기 제1 캡핑층 및 상기 제2 캡핑층과 직접 접촉하도록 배치된 스페이서를 더 포함하는 표시 장치.
KR1020200099389A 2020-08-07 2020-08-07 표시 장치 KR20220019198A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200099389A KR20220019198A (ko) 2020-08-07 2020-08-07 표시 장치
PCT/KR2021/008369 WO2022030763A1 (ko) 2020-08-07 2021-07-01 표시 장치
US18/020,148 US20240038943A1 (en) 2020-08-07 2021-07-01 Display device
CN202180057278.0A CN116057708A (zh) 2020-08-07 2021-07-01 显示装置
EP21853299.2A EP4195282A1 (en) 2020-08-07 2021-07-01 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200099389A KR20220019198A (ko) 2020-08-07 2020-08-07 표시 장치

Publications (1)

Publication Number Publication Date
KR20220019198A true KR20220019198A (ko) 2022-02-16

Family

ID=80117342

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200099389A KR20220019198A (ko) 2020-08-07 2020-08-07 표시 장치

Country Status (5)

Country Link
US (1) US20240038943A1 (ko)
EP (1) EP4195282A1 (ko)
KR (1) KR20220019198A (ko)
CN (1) CN116057708A (ko)
WO (1) WO2022030763A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023234547A1 (ko) * 2022-06-03 2023-12-07 삼성디스플레이 주식회사 표시 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230127417A (ko) * 2022-02-24 2023-09-01 삼성디스플레이 주식회사 표시 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102568308B1 (ko) * 2018-06-26 2023-08-18 삼성디스플레이 주식회사 표시 장치
KR102607698B1 (ko) * 2018-08-06 2023-11-29 삼성디스플레이 주식회사 표시 장치
KR102616602B1 (ko) * 2018-10-01 2023-12-21 삼성디스플레이 주식회사 발광 장치 및 이의 제조 방법
KR102541260B1 (ko) * 2018-12-13 2023-06-12 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20200088962A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치 및 이를 포함하는 표시 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023234547A1 (ko) * 2022-06-03 2023-12-07 삼성디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
US20240038943A1 (en) 2024-02-01
EP4195282A1 (en) 2023-06-14
CN116057708A (zh) 2023-05-02
WO2022030763A1 (ko) 2022-02-10

Similar Documents

Publication Publication Date Title
US20210066643A1 (en) Organic light emitting display device and method of manufacturing the same
KR20210148536A (ko) 표시 장치 및 이의 제조 방법
EP4195282A1 (en) Display device
US20220223664A1 (en) Display device
KR20220077287A (ko) 표시 장치
KR20220003685A (ko) 표시 장치
KR20210104392A (ko) 표시 장치
US20230275197A1 (en) Display device
US20220140000A1 (en) Display device
CN116097433A (zh) 显示设备
KR20230087673A (ko) 표시 장치
KR20220099145A (ko) 표시 장치
KR20220037017A (ko) 표시 장치 및 이의 제조 방법
KR20220067555A (ko) 표시 장치
KR20220004849A (ko) 표시 장치
US20240014363A1 (en) Display device
EP4181221A1 (en) Display device
US20220208849A1 (en) Display device
US20230275196A1 (en) Display device
US20230335689A1 (en) Display device and manufacturing method therefor
KR20220062150A (ko) 표시 장치
KR20240005273A (ko) 표시 장치
KR20230136788A (ko) 표시 장치
KR20230143218A (ko) 표시 장치 및 그 제조 방법
KR20230168227A (ko) 표시 장치