KR20210086898A - 표시 장치 및 그 제조방법 - Google Patents

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김상갑
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Abstract

표시 장치 및 그 제조 방법이 제공된다. 일 실시예에 따른 표시 장치는 기판 상에 배치된 하부 금속층, 상기 하부 금속층 상에 배치된 버퍼층, 상기 버퍼층 상에 배치된 제1 반도체층, 상기 제1 반도체층 상에 배치된 게이트 절연막, 상기 제1 반도체층과 중첩하는 상기 게이트 절연막 상에 배치된 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치되며, 상기 제1 게이트 전극을 덮는 층간 절연막, 상기 층간 절연막 상에 배치된 비아층, 상기 비아층 상에 배치되며, 상기 제1 반도체층의 일부에 연결되는 화소 전극, 상기 화소 전극 상에 배치되는 발광층, 및 상기 발광층 상에 배치되는 공통 전극을 포함하며, 상기 화소 전극은 상기 버퍼층과 상기 층간 절연막을 관통하는 제1 컨택홀 및 상기 비아층을 관통하는 제1 비아홀을 통해 상기 하부 금속층과 연결되며, 상기 층간 절연막을 관통하는 제2 컨택홀 및 상기 비아층을 관통하는 제2 비아홀을 통해 상기 제1 반도체층의 일부에 연결되고, 상기 층간 절연막은 상기 제1 비아홀에서 상기 비아층과 비중첩하는 제1 상면을 포함하고, 상기 화소 전극은 상기 제1 비아홀의 내주면, 상기 층간 절연막의 제1 상면 및 상기 제1 컨택홀의 내주면에 접할 수 있다.

Description

표시 장치 및 그 제조방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING OF THE SAME}
본 발명은 표시 장치 및 그 제조방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
그 중 유기 발광 표시 장치는 스스로 발광하는 자발광소자로서 응답속도가 빠르고 발광 효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시 장치는 단일 패널에 복수의 화소를 포함할 수 있다. 각 화소는 박막 트랜지스터가 형성된 기판 상에 배치된 유기 발광 다이오드를 포함할 수 있다.
상기와 같은 표시 장치는 복수의 마스크 공정을 통해 제조될 수 있다. 마스크 공정은 배선이나 절연막 등을 패터닝하기 위해 사용될 수 있지만, 마스크 공정이 하나씩 추가될수록 공정 효율이 감소할 수 있다.
본 발명이 해결하고자 하는 과제는 발광 효율을 향상시킬 수 있는 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 공정 효율을 향상시킬 수 있는 표시 장치의 제조방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 배치된 하부 금속층, 상기 하부 금속층 상에 배치된 버퍼층, 상기 버퍼층 상에 배치된 제1 반도체층, 상기 제1 반도체층 상에 배치된 게이트 절연막, 상기 제1 반도체층과 중첩하는 상기 게이트 절연막 상에 배치된 제1 게이트 전극, 상기 제1 게이트 전극 상에 배치되며, 상기 제1 게이트 전극을 덮는 층간 절연막, 상기 층간 절연막 상에 배치된 비아층, 상기 비아층 상에 배치되며, 상기 제1 반도체층의 일부에 연결되는 화소 전극, 상기 화소 전극 상에 배치되는 발광층, 및 상기 발광층 상에 배치되는 공통 전극을 포함하며, 상기 화소 전극은 상기 버퍼층과 상기 층간 절연막을 관통하는 제1 컨택홀 및 상기 비아층을 관통하는 제1 비아홀을 통해 상기 하부 금속층과 연결되며, 상기 층간 절연막을 관통하는 제2 컨택홀 및 상기 비아층을 관통하는 제2 비아홀을 통해 상기 제1 반도체층의 일부에 연결되고, 상기 층간 절연막은 상기 제1 비아홀에서 상기 비아층과 비중첩하는 제1 상면을 포함하고, 상기 화소 전극은 상기 제1 비아홀의 내주면, 상기 층간 절연막의 제1 상면 및 상기 제1 컨택홀의 내주면에 접할 수 있다.
상기 제1 컨택홀은 상기 제1 비아홀과 중첩하고, 상기 제2 컨택홀은 상기 제2 비아홀과 중첩할 수 있다.
상기 제1 비아홀은 상기 제1 컨택홀 주변을 둘러싸는 상기 층간 절연막의 상기 제1 상면을 노출할 수 있다.
상기 비아층과 상기 층간 절연막이 서로 컨택하는 계면과 동일 평면 상에서, 상기 제1 비아홀의 직경은 상기 제1 컨택홀의 직경보다 클 수 있다.
상기 층간 절연막은 상기 비아층과 접하는 제2 상면을 포함하며, 상기 제1 비아홀의 내주면은 상기 제1 비아홀의 내주면과 상기 층간 절연막의 제2 상면 사이의 제1 테이퍼 각도를 가지고, 상기 제1 컨택홀의 내주면은 상기 제1 컨택홀의 내주면과 상기 층간 절연막의 제2 상면 사이의 제2 테이퍼 각도를 가지며, 상기 제1 테이퍼 각도는 상기 제2 테이퍼 각도보다 작을 수 있다.
상기 제1 테이퍼 각도는 30도 이상 60도 미만일 수 있다.
상기 비아층의 표면 거칠기는 0.1 내지 2nm일 수 있다.
상기 기판 상에서 상기 기판과 상기 버퍼층 사이에 배치된 데이터 라인; 및 상기 비아층 상에 배치된 제1 브릿지 전극을 더 포함할 수 있다.
상기 버퍼층 상에 상기 제1 반도체층과 이격된 제2 반도체층, 상기 제2 반도체층 상에 배치되며 상기 제2 반도체층과 중첩된 상기 게이트 절연막, 및 상기 게이트 절연막 상에 배치된 제2 게이트 전극을 더 포함할 수 있다.
상기 버퍼층과 상기 층간 절연막을 관통하여 상기 데이터 라인을 노출시키는 제3 컨택홀, 상기 비아층을 관통하여 상기 제3 컨택홀을 노출시키는 제3 비아홀, 상기 층간 절연막을 관통하여 상기 제2 반도체층의 일부를 노출시키는 제4 컨택홀, 상기 비아층을 관통하여 상기 제4 컨택홀을 노출시키는 제4 비아홀, 및 상기 비아층 상에 배치되는 제1 브릿지 전극을 더 포함할 수 있다.
상기 제1 브릿지 전극은 상기 제3 컨택홀 및 상기 제3 비아홀을 통해 상기 데이터 라인과 연결되고, 상기 제4 컨택홀 및 상기 제4 비아홀을 통해 상기 제2 반도체층의 일부에 연결될 수 있다.
상기 층간 절연막을 관통하여 상기 제2 반도체층의 다른 일부를 노출시키는 제5 컨택홀, 상기 비아층을 관통하여 상기 제5 컨택홀을 노출시키는 제5 비아홀, 상기 층간 절연막을 관통하여 상기 제1 게이트 전극을 노출시키는 제6 컨택홀, 상기 비아층을 관통하여 상기 제6 컨택홀을 노출시키는 제6 비아홀, 및 상기 비아층 상에 배치된 제2 브릿지 전극을 더 포함할 수 있다.
상기 제2 브릿지 전극은 상기 제5 컨택홀 및 상기 제5 비아홀을 통해 상기 제2 반도체층의 다른 일부에 연결되고 상기 제6 컨택홀 및 상기 제6 비아홀을 통해 상기 제1 게이트 전극에 연결될 수 있다.
상기 화소 전극, 상기 제1 브릿지 전극 및 상기 제2 브릿지 전극은 동일층 상에 배치되며 동일한 물질을 포함할 수 있다.
또한, 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 하부 금속층을 형성하는 단계, 상기 하부 금속층 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 제1 반도체층을 형성하는 단계, 상기 제1 반도체층 상에 패턴화된 게이트 절연막 및 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막 상에 비아층을 형성하는 단계, 상기 비아층 상에 패턴화된 하드 마스크층을 형성하는 단계, 상기 패턴화된 하드 마스크층을 식각 마스크로 이용하여 상기 비아층을 식각하여 제1 비아홀을 형성하는 단계, 상기 패턴화된 하드 마스크층이 형성된 상태에서, 상기 제1 비아홀에 의해 노출된 상기 층간 절연막의 제1 상면의 일부와 상기 층간 절연막 하부에 형성된 상기 버퍼층을 식각하여 제1 컨택홀을 형성하는 단계, 상기 패턴화된 하드 마스크층을 제거하는 단계, 상기 비아층 상에 형성되며, 상기 제1 비아홀의 내주면, 상기 제1 비아홀에 의해 노출된 상기 층간 절연막의 제1 상면, 및 상기 층간 절연막에 형성된 제1 컨택홀의 내주면에 접하는 화소 전극을 형성하는 단계, 상기 화소 전극 상에 발광층을 형성하는 단계, 및 상기 발광층 상에 공통 전극을 형성하는 단계를 포함할 수 있다.
상기 비아층, 상기 층간 절연막 및 상기 버퍼층을 식각하는 단계들은 상기 패턴화된 하드 마스크층을 이용하여 건식 식각 공정으로 수행될 수 있다.
상기 비아층은 등방성 건식 식각 공정이 수행되고, 상기 층간 절연막과 상기 버퍼층은 이방성 건식 식각 공정이 수행될 수 있다.
상기 등방성 건식 식각 공정과 상기 이방성 건식 식각 공정은 반응 가스로 플루오린(F)과 산소(O2)를 포함하여 수행될 수 있다.
상기 이방성 건식 식각 공정은 상기 등방성 건식 식각 공정 대비하여 플루오린(F)의 함량을 증가시키고 산소(O2)의 함량을 감소시켜 수행될 수 있다.
상기 하드 마스크층은 ITO, IZO, IGZO, AlOx, ZrOx 또는 HfOx를 포함하여 형성될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 하드 마스크층 또는 포토레지스트 패턴을 이용함으로써, 복수의 비아홀과 복수의 컨택홀을 형성하기 위한 별도의 마스크 공정이 불필요하다. 따라서, 마스크 공정을 줄일 수 있어 공정 효율이 개선될 수 있다. 또한, 하드 마스크층 또는 포토레지스트 패턴을 이용함으로써, 건식 식각 공정 시 비아층의 표면 거칠기가 증가되는 것을 방지할 수 있어 광 효율이 개선될 수 있다. 또한, 비아홀과 컨택홀 간에 단차가 형성되거나 테이퍼 각을 다르게 형성함으로써, 후속 공정에서 투명 도전층이 용이하게 증착되어 투명 도전층의 단락을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도.
도 2는 일 실시예에 따른 표시 장치의 단면도.
도 3은 일 실시예에 따른 표시 장치의 제1 표시 기판의 회로층의 개략적인 배치도.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도.
도 5는 일 실시예에 따른 표시 장치의 제1 표시 기판의 단면도.
도 6은 도 6을 위에서 내려다본 평면도.
도 7은 도 5의 A 영역을 확대한 단면도.
도 8은 다른 실시예에 따른 표시 장치의 제1 표시 기판의 단면도.
도 9는 도 8의 B 영역을 확대한 단면도.
도 10은 도 9를 위에서 내려다본 평면도.
도 11 내지 도 19는 도 5의 표시 장치의 제조 방법을 공정별로 나타낸 단면도들.
도 20 내지 도 24는 도 8의 표시 장치의 제조 방법의 공정별 단면도들.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(1)는 스마트폰, 휴대 전화기, 태블릿 PC, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 텔레비전, 게임기, 손목 시계형 전자 기기, 헤드 마운트 디스플레이, 퍼스널 컴퓨터의 모니터, 노트북 컴퓨터, 자동차 네비게이션, 자동차 계기판, 디지털 카메라, 캠코더, 외부 광고판, 전광판, 의료 장치, 검사 장치, 냉장고와 세탁기 등과 같은 다양한 가전 제품, 또는 사물 인터넷 장치에 적용될 수 있다. 본 명세서에서는 표시 장치의 예로 텔레비전을 설명하며, TV는 HD, UHD, 4K, 8K 등의 고해상도 내지 초고해상도를 가질 수 있다.
또한, 일 실시예들에 따른 표시 장치(1)는 표시 방식에 따라 다양하게 분류될 수 있다. 예를 들어, 표시 장치의 분류는 유기 발광 표시 장치(OLED), 무기 발광 표시 장치(inorganic EL), 퀀텀닷 발광 표시 장치(QED), 마이크로 LED 표시 장치(micro-LED), 나노 LED 표시 장치(nano-LED), 플라즈마 표시 장치(PDP), 전계 방출 표시 장치(FED), 음극선 표시 장치(CRT), 액정 표시 장치(LCD), 전기 영동 표시 장치(EPD) 등을 포함할 수 있다. 하기에서는 표시 장치로서 유기 발광 표시 장치를 예로 하여 설명하며, 특별한 구분을 요하지 않는 이상 실시예에 적용된 유기 발광 표시 장치를 단순히 표시 장치로 약칭할 것이다. 그러나, 실시예가 유기 발광 표시 장치에 제한되는 것은 아니고, 기술적 사상을 공유하는 범위 내에서 상기 열거된 또는 본 기술분야에 알려진 다른 표시 장치가 적용될 수도 있다.
일 실시예에 따른 표시 장치(1)는 평면도상 정방형 형상을 가질 수 있으며 예를 들어, 직사각형 형상을 가질 수 있다. 표시 장치(1)가 텔레비전인 경우, 장변이 가로 방향에 위치하도록 배치된다. 그러나, 이에 한정되는 것은 아니고, 장변이 세로 방향에 위치할 수 있고, 회전 가능하도록 설치되어 장변이 가로 또는 세로 방향으로 가변적으로 위치할 수도 있다.
표시 장치(1)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 영상의 표시가 이루어지는 활성 영역일 수 있다. 표시 영역(DPA)은 표시 장치(1)의 전반적인 형상과 유사하게 평면도상 직사각형 형상을 가질 수 있으나, 이에 한정되지 않는다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면도상 직사각형 또는 정사각형일 수 있지만, 이에 한정되는 것은 아니고 각 변이 표시 장치(1)의 일변 방향에 대해 기울어진 마름모 형상일 수도 있다. 복수의 화소(PX)는 여러 색 화소(PX)를 포함할 수 있다. 예를 들어 복수의 화소(PX)는, 이에 제한되는 것은 아니지만, 적색의 제1 색 화소(PX), 녹색의 제2 색 화소(PX) 및 청색의 제3 색 화소(PX)를 포함할 수 있다. 각 색 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(1)의 베젤을 구성할 수 있다.
비표시 영역(NDA)에는 표시 영역(DPA)을 구동하는 구동 회로나 구동 소자가 배치될 수 있다. 일 실시예에서, 표시 장치(1)의 제1 장변(도 1에서 하변)에 인접 배치된 제1 비표시 영역(NDA)과 제2 장변(도 1에서 상변)에 인접 배치된 제2 비표시 영역(NDA)에는 표시 장치(1)의 표시 기판 상에 패드부가 마련되고, 상기 패드부의 패드 전극 상에 외부 장치(EXD)가 실장될 수 있다. 상기 외부 장치(EXD)의 예로는 연결 필름, 인쇄회로기판, 구동칩(DIC), 커넥터, 배선 연결 필름 등을 들 수 있다. 표시 장치(1)의 제1 단변(도 1에서 좌변)에 인접 배치된 제3 비표시 영역(NDA)에는 표시 장치(1)의 표시 기판 상에 직접 형성된 스캔 구동부(SDR) 등이 배치될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 단면도이다.
도 2에서는 빛(L)이 발광층(EML)이 형성된 제1 기판(110) 방향이 아닌, 반대 방향(제2 기판(210) 방향)으로 방출되는 전면 발광형(Top Emission Type) 표시 장치를 예시한다. 그러나, 이에 한정되지 않으며, 발광층(EML)이 형성된 제1 기판(110) 방향으로 방출되는 배면 발광형(Bottom Emission Type) 표시 장치 또는 제1 기판(110) 방향 및 제2 기판(210) 방향 양쪽으로 빛이 방출되는 양면 발광형 표시 장치일 수도 있다.
도 2를 참조하면, 표시 장치(1)는 제1 표시 기판(100), 제1 표시 기판(100)에 대향하는 제2 표시 기판(200), 및 이들을 접착하는 충진층(300)을 포함할 수 있다.
제1 표시 기판(100)은 제1 기판(110)을 포함할 수 있다. 제1 기판(110)은 절연 기판일 수 있다. 제1 기판(110)은 투명한 물질을 포함할 수 있다. 예를 들어, 제1 기판(110)은 유리, 석영 등과 같은 투명한 절연 물질을 포함할 수 있다. 제1 기판(110)은 리지드(rigid) 기판일 수 있다. 그러나, 제1 기판(110)은 이에 한정되지 않고, 폴리이미드 등과 같은 플라스틱을 포함할 수도 있고, 휘어지거나, 벤딩되거나, 폴딩되거나, 롤링될 수 있는 플렉시블한(flexible) 특성을 가질 수도 있다.
제1 기판(110) 상에 복수의 화소 전극(PXE)이 배치될 수 있다. 복수의 화소 전극(PXE)은 화소(PX)마다 배치될 수 있다. 이웃하는 화소(PX)의 화소 전극(PXE)은 서로 분리되어 있을 수 있다. 제1 기판(110) 상에 화소(PX)를 구동하는 회로층(CCL)이 배치될 수 있다. 회로층(CCL)은 제1 기판(110)과 화소 전극(PXE) 사이에 배치될 수 있다. 회로층(CCL)에 대한 상세한 설명은 후술하기로 한다.
화소 전극(PXE)은 발광 다이오드의 제1 전극, 예를 들어 애노드 전극일 수 있다. 화소 전극(PXE)은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은 물질층이 반사성 물질층보다 위층에 배치되어 발광층(EML)에 가깝게 배치될 수 있다. 화소 전극(PXE)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 다층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 기판(110)의 일면 상에 화소(PX)의 경계를 따라 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(PXE) 상에 배치되며, 화소 전극(PXE)을 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL) 및 그 개구부에 의해 발광 영역(EMA)과 비발광 영역(NEM)이 구분될 수 있다. 화소 정의막(PDL)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 화소 정의막(PDL)은 무기 물질을 포함할 수도 있다.
화소 정의막(PDL)이 노출하는 화소 전극(PXE) 상에 발광층(EML)이 배치될 수 있다. 표시 장치(1)가 유기 발광 표시 장치인 일 실시예에서, 발광층(EML)은 유기 물질을 포함하는 유기층을 포함할 수 있다. 상기 유기층은 유기 발광층을 포함하며, 경우에 따라 발광을 보조하는 보조층으로서 정공 주입층, 정공수송층, 전자 수송층 및 전자주입층 중 적어도 하나를 더 포함할 수 있다. 다른 실시예에서, 표시 장치(1)가 마이크로 LED 표시 장치, 나노 LED 표시 장치 등인 경우, 발광층(EML)은 무기 반도체와 같은 무기 물질을 포함할 수 있다.
몇몇 실시예에서, 발광층(EML)은 두께 방향으로 중첩 배치된 복수의 유기 발광층과 그 사이에 배치된 전하 생성층을 포함하는 탠덤(tandem) 구조를 가질 수 있다. 중첩 배치된 각 유기 발광층은 동일한 파장의 빛을 발광할 수도 있지만, 상이한 파장의 빛을 발광할 수도 있다. 각 화소(PX)의 발광층(EML) 중 적어도 일부의 층은 이웃하는 화소(PX)의 동일한 층과 분리되어 있을 수 있다.
일 실시예에서, 각 발광층(EML)이 발광하는 빛의 파장은 색 화소(PX)별로 동일할 수 있다. 예를 들어, 각 색 화소(PX)의 발광층(EML)이 청색광 또는 자외선을 발광하고, 후술하는 컬러 제어 구조물이 파장 변환층(WCL)을 포함함으로써, 각 화소(PX)별 색상을 표시할 수 있다.
다른 실시예에서, 각 발광층(EML)이 발광하는 빛의 파장은 색 화소(PX)별로 발광 파장이 상이할 수도 있다. 예를 들어, 제1 색 화소(PX)의 발광층(EML)은 제1 색을 발광하고, 제2 색 화소(PX)의 발광층(EML)은 제2 색을 발광하고, 제3 색 화소(PX)의 발광층(EML)은 제3 색을 발광할 수도 있다.
발광층(EML) 상에 공통 전극(CME)이 배치될 수 있다. 공통 전극(CME)은 발광층(EML)과 접할 뿐만 아니라, 화소 정의막(PDL)의 상면에도 접할 수 있다.
공통 전극(CME)은 각 화소(PX)의 구별없이 연결되어 있을 수 있다. 공통 전극(CME)은 화소(PX)의 구별없이 전면적으로 배치된 전면 전극일 수 있다. 공통 전극(CME)은 발광 다이오드의 제2 전극, 예를 들어 캐소드 전극일 수 있다.
공통 전극(CME)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 공통 전극(CME)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
화소 전극(PXE), 발광층(EML) 및 공통 전극(CME)은 발광 소자(예컨대, 유기 발광 소자)를 구성할 수 있다. 발광층(EML)에서 발광한 빛은 공통 전극(CME)을 통해 상측 방향으로 출사될 수 있다.
공통 전극(CME) 상부에는 박막 봉지 구조물(170)이 배치될 수 있다. 박막 봉지 구조물(170)은 적어도 하나의 박막 봉지층을 포함할 수 있다. 예를 들어, 박막 봉지층은 제1 무기막(171), 유기막(172) 및 제2 무기막(173)을 포함할 수 있다. 제1 무기막(171) 및 제2 무기막(173)은 각각 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 포함할 수 있다. 유기막(172)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제2 표시 기판(200)은 박막 봉지 구조물(170) 상부에서 그와 대향하도록 배치될 수 있다. 제2 표시 기판(200)의 제2 기판(210)은 투명한 물질을 포함할 수 있다. 제2 기판(210)은 유리, 석영 등과 같은 투명한 절연 물질을 포함할 수 있다. 제2 기판(210)은 리지드 기판일 수 있다. 그러나, 제2 기판(210)은 이에 한정되지 않으며, 제2 기판(210)은 폴리이미드 등과 같은 플라스틱을 포함할 수도 있고, 휘어지거나, 벤딩되거나, 폴딩되거나, 롤링될 수 있는 플렉시블한 특성을 가질 수도 있다.
제2 기판(210)은 제1 기판(110)과 동일한 기판이 사용될 수도 있지만, 물질, 두께, 투과율 등이 상이할 수도 있다. 예를 들어, 제2 기판(210)은 제1 기판(110)보다 높은 투과율을 가질 수 있다. 제2 기판(210)은 제1 기판(110)보다 두꺼울 수도 있고, 그보다 얇을 수도 있다.
제1 기판(110)을 향하는 제2 기판(210)의 일면 상에는 화소(PX)의 경계를 따라 차광 부재(BML)가 배치될 수 있다. 차광 부재(BML)는 제1 표시 기판(100)의 화소 정의막(PDL)과 중첩하며, 비발광 영역(NEM)에 위치할 수 있다. 차광 부재(BML)는 발광 영역(EMA)과 중첩하는 제2 기판(210)의 일면을 노출하는 개구부를 포함할 수 있다. 차광 부재(BML)는 평면도상 격자 형상으로 형성될 수 있다.
차광 부재(BML)는 유기 물질을 포함하여 이루어질 수 있다. 차광 부재(BML)는 외광을 흡수함으로써 외광 반사로 인한 색의 왜곡을 저감시킬 수 있다. 또한, 차광 부재(BML)는 발광층(EML)으로부터 방출되는 광이 인접한 화소(PX)로 침범하는 것을 방지하는 역할을 할 수 있다.
일 실시예에서, 차광 부재(BML)는 가시광 파장을 모두 흡수할 수 있다. 차광 부재(BML)는 광 흡수 물질을 포함할 수 있다. 예를 들어, 차광 부재(BML)는 표시 장치(1)의 블랙 매트릭스로 사용되는 물질로 이루어질 수 있다.
다른 실시예에서, 차광 부재(BML)는 가시광 파장 중 특정 파장의 빛은 흡수하고, 다른 특정 파장의 빛은 투과시킬 수도 있다. 예를 들어, 차광 부재(BML)는 일 컬러 필터층(CFL)과 동일한 물질을 포함할 수 있다. 구체적으로, 차광 부재(BML)는 청색 컬러 필터층('CFL3' 참조)과 동일한 물질로 이루어질 수 있다. 몇몇 실시예에서, 차광 부재(BML)는 청색 컬러 필터층과 일체화되어 형성될 수도 있다. 또한, 차광 부재(BML)는 생략될 수도 있다.
차광 부재(BML)가 배치된 제2 기판(210)의 일면 상에 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 차광 부재(BML)의 개구부를 통해 노출되는 제2 기판(210)의 일면 상에 배치될 수 있다. 나아가, 컬러 필터층(CFL)은 인접한 차광 부재(BML) 상에도 일부 배치될 수 있다.
컬러 필터층(CFL)은 제1 색 화소(PX)에 배치되는 제1 컬러 필터층(CFL1), 제2 색 화소(PX)에 배치되는 제2 컬러 필터층(CFL2) 및 제3 색 화소(PX)에 배치되는 제3 컬러 필터층(CFL2)을 포함할 수 있다. 각 컬러 필터층(CFL)은 해당하는 색 파장 이외의 파장을 흡수하는 염료나 안료 같은 색료(colorant)를 포함할 수 있다. 제1 컬러 필터층(CFL1)은 적색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터이고, 제3 컬러 필터층(CFL3)은 청색 컬러 필터층일 수 있다. 도면에서는 이웃하는 컬러 필터층(CFL)이 차광 부재(BML) 상에서 서로 이격되도록 배치된 경우를 예시하였지만, 이웃하는 컬러 필터층(CFL)은 차광 부재(BML) 상에서 적어도 부분적으로 중첩할 수도 있다.
컬러 필터층(CFL) 상에 제1 캡핑층(220)이 배치될 수 있다. 제1 캡핑층(220)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 필터층(CFL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한, 제1 캡핑층(220)은 컬러 필터층(CFL)의 색료가 다른 구성으로 확산되는 것을 방지할 수 있다.
제1 캡핑층(220)은 컬러 필터층(CFL)의 일면(도 2에서 하면)과 직접 접할 수 있다. 제1 캡핑층(220)은 무기 물질로 이루어질 수 있다. 예를 들어, 제1 캡핑층(220)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물 및 실리콘 산질화물 등을 포함하여 이루어질 수 있다.
제1 캡핑층(220) 상에 격벽(PTL)이 배치될 수 있다. 격벽(PTL)은 비발광 영역(NEM)에 위치할 수 있다. 격벽(PTL)은 차광 부재(BML)와 중첩하도록 배치될 수 있다. 격벽(PTL)은 컬러 필터층(CFL)을 노출하는 개구부를 포함할 수 있다. 격벽(PTL)은 감광성 유기 물질을 포함하여 이루어질 수 있지만, 이에 제한되는 것은 아니다. 격벽(PTL)은 차광 물질을 더 포함할 수도 있다.
격벽(PTL)의 개구부가 노출하는 공간 내에는 파장 변환층(WCL) 및/또는 투광층(TPL)이 배치될 수 있다. 파장 변환층(WCL) 및 투광층(TPL)은 격벽(PTL)을 뱅크(bank)로 이용한 잉크젯 공정으로 형성될 수 있지만, 이에 제한되는 것은 아니다.
각 화소(PX)의 발광층(EML)이 제3 색을 발광하는 일 실시예에서, 파장 변환층(WCL)은 제1 색 화소(PX)에 배치되는 제1 파장 변환 패턴(WCL1)과 제2 색 화소(PX)에 배치되는 제2 파장 변환 패턴(WCL2)을 포함할 수 있다. 제3 색 화소(PX)에는 투광층(TPL)이 배치될 수 있다.
제1 파장 변환 패턴(WCL1)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환 패턴(WCL2)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 투광층(TPL)은 제3 베이스 수지(BRS3) 및 그 내부에 배치된 산란체(SCP)를 포함할 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 파장 변환 물질(WCP1)은 제3 색을 제1 색으로 변환하고, 제2 파장 변환 물질(WCP2)은 제3 색을 제2 색으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다. 제1 파장 변환 패턴(WCL1)과 제2 파장 변환 패턴(WCL2)은 파장 변환 효율을 증가시키는 산란체(SCP)를 더 포함할 수 있다.
제3 색 화소(PX)에 배치되는 투광층(TPL)은 발광층(EML)에서 입사되는 제3 색의 빛의 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 빛의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
파장 변환층(WCL), 투광층(TPL) 및 격벽(PTL) 상에 제2 캡핑층(230)이 배치된다. 제2 캡핑층(230)은 무기 물질로 이루어질 수 있다. 제2 캡핑층(230)은 제1 캡핑층(220)의 물질로 열거한 물질들 중에서 선택된 물질을 포함하여 이루어질 수 있다. 제2 캡핑층(230)과 제1 캡핑층(220)은 동일한 물질로 이루어질 수 있지만, 이에 한정되는 것은 아니다.
제1 표시 기판(100)과 제2 표시 기판(200) 사이에 충진층(300)이 배치될 수 있다. 충진층(300)은 제1 표시 기판(100)과 제2 표시 기판(200) 사이의 공간을 충진하는 한편, 이들을 상호 접착 및 결합하는 역할을 할 수 있다. 충진층(300)은 제1 표시 기판(100)의 박막 봉지 구조물(170)과 제2 표시 기판(200)의 제2 캡핑층(230) 사이에 배치될 수 있다. 충진층(300)은 Si계 유기물질, 에폭시계 유기물질 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
이하, 전술한 표시 장치(1)의 회로층(CCL)에 대해 상세히 설명한다.
도 3은 일 실시예에 따른 표시 장치의 제1 표시 기판의 회로층의 개략적인 배치도이다.
도 3을 참조하면, 제1 기판(110) 상에 복수의 배선들이 배치된다. 복수의 배선은 스캔 라인(SCL), 센싱 신호 라인(SSL), 데이터 라인(DTL), 기준 전압 라인(RVL), 제1 전원 라인(ELVDL) 등을 포함할 수 있다.
스캔 라인(SCL)과 센싱 신호 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 신호 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 회로층(CCL)으로 이루어진 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 제1 기판(110) 상의 제3 비표시 영역(NDA)에 배치될 수 있지만, 이에 한정되지 않고, 제4 비표시 영역(NDA)에 배치되거나, 제3 비표시 영역(NDA)과 제4 비표시 영역(NDA) 모두에 배치될 수도 있다. 스캔 구동부(SDR)는 신호 연결 배선(CWL)과 연결되고, 신호 연결 배선(CWL)의 적어도 일 단부는 제1 비표시 영역(NDA) 및/또는 제2 비표시 영역(NDA) 상에서 패드(WPD_CW)를 형성하여 외부 장치(도 1의 'EXD')와 연결될 수 있다.
데이터 라인(DTL)과 기준 전압 라인(RVL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제1 전원 라인(ELVDL)은 제2 방향(DR2)으로 연장되는 부분을 포함할 수 있다. 제1 전원 라인(ELVDL)은 제1 방향(DR1)으로 연장되는 부분을 더 포함할 수 있다. 제1 전원 라인(ELVDL)은 메쉬 구조를 가질 수 있지만, 이에 제한되는 것은 아니다.
데이터 라인(DTL), 기준 전압 라인(RVL)과 제1 전원 라인(ELVDL)의 적어도 일 단부에는 배선 패드(WPD)가 배치될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)의 패드부(PDA)에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 제1 비표시 영역(NDA)의 패드부(PDA)에 배치되고, 기준 전압 라인(RVL)의 배선 패드(WPD_RV, 이하, '기준 전압 패드')와 제1 전원 라인(ELVDL)의 배선 패드(WPD_ELVD, 이하, '제1 전원 패드'라 칭함)는 제2 비표시 영역(NDA)의 패드부(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 기준 전압 패드(WPD_RV)와 제1 전원 패드(WPD_ELVD)가 모두 동일한 영역, 예를 들어 제1 비표시 영역(NDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 상술한 바와 같이 외부 장치(도 1의 'EXD')가 실장될 수 있다. 외부 장치(EXD)는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
제1 기판(110) 상의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 이하에서, 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4를 참조하면, 일 실시예에 따른 표시 장치의 각 화소(PX)는 발광 소자(EMD) 이외에, 3개의 트랜지스터(DTR, STR1, STR2)와 1개의 스토리지용 커패시터(CST)를 포함한다.
발광 소자(EMD)는 구동 트랜지스터(DTR)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(EMD)는 유기발광 다이오드(organic light emitting diode), 마이크로 발광 다이오드, 나노 발광 다이오드 등으로 구현될 수 있다.
발광 소자(EMD)의 제1 전극(즉, 애노드 전극)은 구동 트랜지스터(DTR)의 소스 전극에 연결되고, 제2 전극(즉, 캐소드 전극)은 제1 전원 라인(ELVDL)의 고전위 전압(제1 전원 전압)보다 낮은 저전위 전압(제2 전원 전압)이 공급되는 제2 전원 라인(ELVSL)에 연결될 수 있다.
구동 트랜지스터(DTR)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전원 라인(ELVDL)으로부터 발광 소자(EMD)로 흐르는 전류를 조정한다. 구동 트랜지스터(DTR)의 게이트 전극은 제1 스위칭 트랜지스터(STR1)의 제1 소스/드레인 전극에 연결되고, 소스 전극은 발광 소자(EMD)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전원 라인(ELVDL)에 연결될 수 있다.
제1 스위칭 트랜지스터(STR1)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 구동 트랜지스터(DTR)의 게이트 전극에 연결시킨다. 제1 스위칭 트랜지스터(STR1)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 제1 소스/드레인 전극은 구동 트랜지스터(DTR1)의 게이트 전극에 연결되며, 제2 소스/드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제2 스위칭 트랜지스터(STR2)는 센싱 신호 라인(SSL)의 센싱 신호에 의해 턴-온되어 기준 전압 라인(RVL)을 구동 트랜지스터(DTR)의 소스 전극에 연결시킨다. 제2 스위칭 트랜지스터(STR2)의 게이트 전극은 센싱 신호 라인(SSL)에 연결되고, 제1 소스/드레인 전극은 기준 전압 라인(RVL)에 연결되며, 제2 소스/드레인 전극은 구동 트랜지스터(DTR)의 소스 전극에 연결될 수 있다.
일 실시예에서, 제1 및 제2 스위칭 트랜지스터들(STR1, STR2) 각각의 제1 소스/드레인 전극은 소스 전극이고, 제2 소스/드레인 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(CST)는 구동 트랜지스터(DTR)의 게이트 전압과 소스 전압의 차전압을 저장한다.
구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)인 것을 중심으로 설명하였으나, 이에 한정되는 것은 아니다. 즉, 구동 트랜지스터(DTR)와 제1 및 제2 스위칭 트랜지스터들(STR1, STR2)이 P 타입 MOSFET이거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET일 수도 있다.
도 5는 일 실시예에 따른 표시 장치의 제1 표시 기판의 단면도이고, 도 6은 도 6을 위에서 내려다본 평면도이며, 도 7은 도 5의 A 영역을 확대한 단면도이다. 도 5에서는 표시 영역(DPA)의 일부를 도시하였다. 표시 영역(DPA)의 단면으로는 화소의 트랜지스터 영역(TRR)의 단면을 표시하였다. 도 5의 트랜지스터 영역(TRR)은 3개의 트랜지스터 중 제1 스위칭 트랜지스터(STR1)와 구동 트랜지스터(DTR)가 배치된 영역을 도시한다. 도 5에서는 제1 표시 기판(100)의 회로층(CCL)을 위주로 하여, 적층 구조상 화소 정의막(PDL)까지만 도시하였다.
도 5를 참조하면, 회로층(CCL)은 제1 기판(110) 상에 배치된 반도체층들(150a, 150b), 복수의 도전층 및 복수의 절연층을 포함한다. 반도체층들(150a, 150b)은 산화물 반도체를 포함할 수 있다. 복수의 도전층은 하부 금속층(120), 게이트 도전층(130) 및 화소 전극(PXE)을 포함할 수 있다. 복수의 절연층은 버퍼층(161), 게이트 절연막(162), 층간 절연막(163), 비아층(165) 및 화소 정의막(PDL)을 포함할 수 있다.
구체적으로, 제1 기판(110) 상에 하부 금속층(120) 및 데이터 라인(DTL)이 배치될 수 있다. 하부 금속층(120)은 외광으로부터 구동 트랜지스터(DTR)의 제1 반도체층(150a)을 보호하는 역할을 하는 차광층일 수 있다. 하부 금속층(120)은 패턴화된 형상을 갖는다. 하부 금속층(120)은 트랜지스터 영역(TRR)에 배치될 수 있다. 일례로 하부 금속층(120)은 구동 트랜지스터(DTR) 하부에 배치될 수 있다. 하부 금속층(120)은 하부에서 적어도 상부의 구동 트랜지스터(DTR)의 제1 반도체층(150a)의 채널 영역을 커버하도록 배치될 수 있고, 나아가 제1 반도체층(150a) 전체를 커버하도록 배치될 수 있다. 하부 금속층(120)은 제1 컨택홀(CNT1), 제2 컨택홀(CNT2), 제1 비아홀(VIA1) 및 제2 비아홀(VIA2)을 통해 구동 트랜지스터(DTR)의 제1 반도체층(150a)에 전기적으로 연결되어 구동 트랜지스터(DTR)의 전압이 변하는 것을 억제하는 역할을 할 수 있다.
데이터 라인(DTL)은 트랜지스터 영역(TRR) 외부에 배치될 수 있다. 일례로 데이터 라인(DTL)은 스위칭 트랜지스터(STR)에 인접하여 배치될 수 있다. 데이터 라인(DTL)은 제3 컨택홀(CNT3), 제4 컨택홀(CNT4), 제3 비아홀(VIA3) 및 제4 비아홀(VIA4)을 통해 스위칭 트랜지스터(STR)의 제2 반도체층(150b)에 전기적으로 연결되어 스위칭 트랜지스터(STR)에 데이터 신호를 전달하는 역할을 할 수 있다. 하부 금속층(120)과 데이터 라인(DTL)은 티타늄층과 구리층이 적층된 Ti/Cu 이중막으로 이루어질 수 있지만, 이에 한정되지 않는다.
하부 금속층(120)과 데이터 라인(DTL) 상에 버퍼층(161)이 배치될 수 있다. 버퍼층(161)은 하부 금속층(120)과 데이터 라인(DTL)이 형성된 제1 기판(110)의 전면을 덮도록 배치될 수 있다. 버퍼층(161)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 일 실시예에서, 버퍼층(161)은 SiNx/SiOX의 이중막을 포함할 수 있다.
버퍼층(161) 상에 제1 반도체층(150a) 및 제2 반도체층(150b)이 배치될 수 있다. 제1 반도체층(150a)은 트랜지스터 영역(TRR)에 배치되며 구동 트랜지스터(DTR)의 채널을 이루고, 제2 반도체층(150b)은 트랜지스터 영역(TRR)에 배치되며, 스위칭 트랜지스터(STR)의 채널을 이룬다. 제1 반도체층(150a) 및 제2 반도체층(150b)은 산화물 반도체를 포함하여 이루어질 수 있다. 상기 산화물 반도체는 예를 들어 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 제1 반도체층(150a) 및 제2 반도체층(150b)은 IGZO(Indium tin zinc oxide)를 포함하여 이루어질 수 있다.
제1 반도체층(150a) 및 제2 반도체층(150b) 상에 게이트 절연막(162)이 배치될 수 있다. 게이트 절연막(162)은 후술하는 게이트 도전층(130)과 동일한 패턴으로 형성될 수 있다. 게이트 절연막(162)의 측벽은 게이트 도전층(130)의 측벽에 대체로 정렬될 수 있지만, 이에 제한되는 것은 아니다. 게이트 절연막(162)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들어, 게이트 절연막(162)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 일 실시예에서, 게이트 절연막(162)은 SiOx막을 포함하여 이루어질 수 있다.
게이트 절연막(162) 상에 게이트 도전층(130)이 배치될 수 있다. 구동 트랜지스터(DTR)의 제1 게이트 전극(131) 및 스위칭 트랜지스터(STR)의 제2 게이트 전극(132)이 게이트 도전층(130)으로 이루어질 수 있다. 그 밖에, 상술한 스캔 라인(SCL)이 게이트 도전층(130)으로 이루어질 수 있다.
게이트 도전층(130)은 단일막으로 이루어질 수도 있지만, 다중막으로 이루어질 수도 있다. 예를 들어, 게이트 도전층(130)은 게이트 메인 금속층(131a) 이외에 게이트 메인 금속층(131a) 하부에 배치된 게이트 기저층(131b)을 더 포함할 수 있다. 게이트 기저층(131b) 및 게이트 메인 금속층(131a)은 모두 도전성 물질로 이루어질 수 있다. 게이트 기저층(131b) 및 게이트 메인 금속층(131a)은 하나의 마스크 공정에 의해 패터닝될 수 있다. 일 실시예에서, 상기 각 구성층의 측벽은 서로 정렬될 수 있다. 몇몇 실시예에서, 게이트 도전층(130)을 구성하는 층 중 상부에 위치하는 층은 하부에 위치하는 층 대비 그 측벽이 외측으로 돌출하지 않을 수 있다. 즉, 게이트 도전층(130)은 상부층이 돌출된 팁 구조를 포함하지 않을 수 있다. 이와 같은 실시예에서, 게이트 도전층(130)의 하부에 위치하는 층의 측벽은 상부에 위치하는 층의 측벽에 대해 정렬되거나 외측으로 돌출되는 관계를 가질 수 있다. 두께 방향으로 중첩하는 게이트 도전층(130)의 각 구성층 사이에는 절연층이 개재되지 않을 수 있다.
게이트 기저층(131b)은 게이트 메인 금속층(131a)의 부착력과 같은 성막성을 돕거나, 하부의 게이트 절연막(162)으로부터 반응성 물질이 게이트 메인 금속층(131a)으로 진입하는 것을 방지하는 역할을 할 수 있다. 또한, 게이트 메인 금속층(131a)을 이루는 물질(예를 들어, 구리)이 인접한 하부막 측으로 확산하는 것을 방지할 수 있다. 게이트 기저층(131b)은 티탄(Ti), 탄탈륨(Ta), 칼슘(Ca), 크롬(Cr), 마그네슘(Mg), 니켈(Ni) 등의 물질을 포함할 수 있지만, 이에 한정되는 것은 아니다.
게이트 메인 금속층(131a)은 신호를 전달하는 주된 역할을 하며, 저저항 물질로 이루어질 수 있다. 게이트 메인 금속층(131a)은 게이트 기저층(131b)보다 더 큰 두께를 갖고, 더 낮은 저항의 물질로 이루어질 수 있다. 게이트 메인 금속층(131a)은, 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 은(Ag) 등의 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
일 실시예에서, 게이트 도전층(130)은 티탄을 포함하는 게이트 기저층(131b) 및 구리를 포함하는 게이트 메인 금속층(131a)을 포함할 수 있다. 즉, 게이트 도전층(130)은 Ti/Cu의 이중막을 포함할 수 있다.
게이트 도전층(130) 상에는 층간 절연막(163)이 배치될 수 있다. 층간 절연막(163)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다. 일 실시예에서, 층간 절연막(163)은 SiON을 포함하여 이루어질 수 있다. 도면에서는 설명의 편의상 층간 절연막(163)의 상면이 평탄한 경우를 예시하였지만, 무기 물질로 이루어진 층간 절연막(163)이 하부의 단차를 반영한 표면 형상을 가질 수도 있다.
층간 절연막(163)에는 하부 금속층(120)을 노출하는 제1 컨택홀(CNT1), 제1 반도체층(150a)의 일부를 노출하는 제2 컨택홀(CNT2), 데이터 라인(DTL)을 노출하는 제3 컨택홀(CNT3), 제2 반도체층(150b)의 일부를 노출하는 제4 컨택홀(CNT4), 제2 반도체층(150b)의 타부를 노출하는 제5 컨택홀(CNT5), 및 제1 게이트 전극(131)을 노출하는 제6 컨택홀(CNT6)이 배치될 수 있다. 제1 컨택홀(CNT1)은 층간 절연막(163) 하부에 배치된 버퍼층(161)을 관통하여 하부 금속층(120)을 노출하고, 제6 컨택홀(CNT6)은 층간 절연막(163) 하부에 배치된 버퍼층(161)을 관통하여 데이터 라인(DTL)을 노출할 수 있다.
층간 절연막(163) 상에 비아층(165)이 배치될 수 있다. 비아층(165)은 층간 절연막(163)의 상면을 덮도록 배치될 수 있다. 비아층(165)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 비아층(165)은 감광성 물질을 더 포함할 수 있지만, 이에 한정되는 것은 아니다. 일 실시예에서, 비아층(165)은 폴리이미드를 포함하여 이루어질 수 있다.
비아층(165)에는 제1 컨택홀(CNT1)을 노출하는 제1 비아홀(VIA1), 제2 컨택홀(CNT2)을 노출하는 제2 비아홀(VIA2), 제3 컨택홀(CNT3)을 노출하는 제3 비아홀(VIA3), 제4 컨택홀(CNT4)을 노출하는 제4 비아홀(VIA4), 제5 컨택홀(CNT5)을 노출하는 제5 비아홀(VIA5), 및 제6 컨택홀(CNT6)을 노출하는 제6 비아홀(VIA6)이 배치될 수 있다.
제1 내지 제6 컨택홀(CNT1~CNT6) 각각은 제1 내지 제6 비아홀(VIA1~VIA6) 각각과 중첩할 수 있다. 구체적으로, 제1 비아홀(VIA1)은 제1 컨택홀(CNT1)과 중첩할 수 있다. 제1 컨택홀(CNT1)은 제1 비아홀(VIA1)에 완전히 중첩될 수 있다. 제2 비아홀(VIA2)은 제2 컨택홀(CNT2)과 중첩할 수 있다. 제2 컨택홀(CNT2)은 제2 비아홀(VIA1)에 완전히 중첩될 수 있다. 제3 비아홀(VIA3)은 제3 컨택홀(CNT3)과 중첩할 수 있다. 제3 컨택홀(CNT3)은 제3 비아홀(VIA3)에 완전히 중첩될 수 있다. 제4 비아홀(VIA4)은 제4 컨택홀(CNT4)과 중첩할 수 있다. 제4 컨택홀(CNT4)은 제4 비아홀(VIA4)에 완전히 중첩될 수 있다. 제5 비아홀(VIA5)은 제5 컨택홀(CNT5)과 중첩할 수 있다. 제5 컨택홀(CNT5)은 제5 비아홀(VIA5)에 완전히 중첩될 수 있다. 제6 비아홀(VIA6)은 제6 컨택홀(CNT6)과 중첩할 수 있다. 제6 컨택홀(CNT6)은 제6 비아홀(VIA6)에 완전히 중첩될 수 있다.
여기서, 제1 내지 제6 컨택홀(CNT1~CNT6) 각각이 제1 내지 제6 비아홀(VIA1~VIA6) 각각에 완전히 중첩된다는 것은, 각 비아홀이 중첩되는 각 컨택홀 주변을 둘러싸는 층간 절연막(163)의 상면을 노출하는 구조일 수 있다.
구체적으로 도 6 및 도 7을 참조하면, 비아층(165)에 제1 비아홀(VIA1)이 배치되고 층간 절연막(163)에 제1 컨택홀(CNT1)이 배치될 수 있다. 제1 비아홀(VIA1)과 중첩하는 제1 컨택홀(CNT1)은 제1 비아홀(VIA1)을 통해 노출될 수 있다. 층간 절연막(163)은 제1 비아홀(VIA1)에 의해 노출되며 비아층(165)과 마주보는 제1 상면(SF1)을 포함할 수 있다. 제1 컨택홀(CNT1) 주변을 둘러싸고 있는 층간 절연막(163)의 제1 상면(SF1)과 제1 컨택홀(CNT1)이 제1 비아홀(VIA1)을 통해 노출될 수 있다.
또한, 제1 비아홀(VIA1)의 내주면(INS1)과 제1 컨택홀(CNT1)의 내주면(INS2)이 서로 접하지 않으며 서로 이격되어 배치될 수 있다. 제1 비아홀(VIA1)의 내주면(INS1)과 제1 컨택홀(CNT1)의 내주면(INS2) 사이에 층간 절연막(163)의 제1 상면(SF1)이 배치될 수 있다. 층간 절연막(163)의 제1 상면(SF1)은 제1 비아홀(VIA1)에서 비아층(165)과 비중첩하는 면일 수 있다. 층간 절연막(163)은 비아층(165)과 접하는 제2 상면(SFF1)을 포함할 수 있다. 제1 비아홀(VIA1)과 제1 컨택홀(CNT1)이 중첩하는 영역에서 비아층(165)과 층간 절연막(163) 간에 단차가 이루어질 수 있다.
비아층(165)과 층간 절연막(163)이 서로 컨택하는 계면 즉, 층간 절연막(163)의 제1 상면(SF1)에서 제1 비아홀(VIA1)의 직경(d1)이 제1 컨택홀(CNT1)의 직경(d2)보다 크게 이루어질 수 있다. 제1 비아홀(VIA1)과 제1 컨택홀(CNT1)이 중첩하는 구조에서는 비아층(165)과 층간 절연막(163)이 서로 컨택하는 계면과 동일 평면 상에서 제1 비아홀(VIA1)의 직경(d1)이 제1 컨택홀(CNT1)의 직경(d2)보다 크게 이루어짐으로써, 평면상에서 제1 비아홀(VIA1) 내에 제1 컨택홀(CNT1)이 완전히 중첩되어 배치될 수 있다.
화소 전극(PXE)은 비아층(165)의 상면, 제1 비아홀(VIA1)의 내주면(INS1), 층간 절연막(163)의 제1 상면(SF1), 제1 컨택홀(CNT1)의 내주면(INS2)에 접하여 배치될 수 있다. 즉, 화소 전극(PXE)이 제1 비아홀(VIA1)에 의해 노출된 층간 절연막(163)에 제1 상면(SF1)에 접함으로써, 제1 비아홀(VIA1)과 제1 컨택홀(CNT1)을 따라 형성되는 화소 전극(PXE)의 스텝 커버리지(step coverage)가 양호하게 형성되어 단락이 발생하는 것을 방지할 수 있다.
제1 비아홀(VIA1)의 내주면(INS1)은 층간 절연막(163)의 제2 상면(SFF1)과 이루는 제1 테이퍼 각도(θ1)를 가질 수 있다. 제1 컨택홀(CNT1)의 내주면(INS2)은 버퍼층(161)의 상면(SF2)과 이루는 제2 테이퍼 각도(θ2)를 가질 수 있다. 여기서, 제1 테이퍼 각도(θ1)는 제2 테이퍼 각도(θ2)보다 작을 수 있다. 이로써, 제1 비아홀(VIA1)과 제1 컨택홀(CNT1)을 따라 형성되는 화소 전극(PXE)의 스텝 커버리지가 양호하게 형성되어 단락이 발생하는 것을 방지할 수 있다. 제1 테이퍼 각도(θ1)는 30도 이상 60도 미만일 수 있고, 제2 테이퍼 각도(θ2)는 60도 이상 80도 이하일 수 있다.
전술한 도 6 및 도 7은 제1 비아홀(VIA1) 및 제1 비아홀(VIA1)과 중첩하는 제1 컨택홀(CNT1)을 예로 설명하였으나, 일 실시예는 이에 한정되지 않는다. 일 실시예는 제2 비아홀(VIA2) 및 제2 비아홀(VIA2)과 중첩하는 제2 컨택홀(CNT2) 간에도 전술한 구조들이 나타나며, 이에 한정되지 않고 제3 비아홀(VIA3) 및 제3 비아홀(VIA3)과 중첩하는 제3 컨택홀(CNT3), 제4 비아홀(VIA4) 및 제4 비아홀(VIA4)과 중첩하는 제4 컨택홀(CNT4), 제5 비아홀(VIA5) 및 제5 비아홀(VIA5)과 중첩하는 제5 컨택홀(CNT5), 및 제6 비아홀(VIA6) 및 제6 비아홀(VIA6)과 중첩하는 제6 컨택홀(CNT6) 간에도 동일한 구조를 나타낼 수 있다.
한편, 비아층(165)은 0.1 내지 2nm의 표면 거칠기를 가질 수 있다. 비아층(165) 바로 위에는 전술한 화소 전극(PXE)이 배치될 수 있다. 비아층(165)이 표면 거칠기를 가지면 그 표면에 형성되는 화소 전극(PXE)도 비아층(165)의 표면을 따라 형성되므로 화소 전극(PXE)의 표면 거칠기도 커지게 된다. 화소 전극(PXE)의 표면 거칠기가 커지면 광이 반사 및/또는 확산되어 광 효율이 감소할 수 있다. 따라서, 비아층(165)은 0.1 내지 2nm의 표면 거칠기를 가짐으로써, 광 효율이 감소되는 것을 방지할 수 있다.
다시 도 5를 참조하면, 비아층(165) 상에 투명 도전층(190)이 배치될 수 있다. 화소 전극(PXE), 제1 브릿지 전극(BRE1) 및 제2 브릿지 전극(BRE2)이 투명 도전층(190)으로 이루어질 수 있다. 화소 전극(PXE), 제1 브릿지 전극(BRE1) 및 제2 브릿지 전극(BRE2)을 구성하는 물질은 도 2를 참조하여 설명한 바와 같다. 일 실시예에서, 화소 전극(PXE), 제1 브릿지 전극(BRE1) 및 제2 브릿지 전극(BRE2)은 ITO/Ag/ITO의 삼중막을 포함하여 이루어질 수 있다.
화소 전극(PXE)은 트랜지스터 영역(TRR)에 중첩할 수 있지만, 이에 한정되는 것은 아니다. 화소 전극(PXE)은 비아층(165)을 관통하는 제1 비아홀(VIA1), 및 층간 절연막(163)과 버퍼층(161)을 관통하는 제1 컨택홀(CNT1)을 통해 하부 금속층(120)에 연결되고, 비아층(165)을 관통하는 제2 비아홀(VIA2), 및 층간 절연막(163)을 관통하는 제2 컨택홀(CNT2)을 통해 구동 트랜지스터(DTR)의 제1 반도체층(150a)의 일부에 연결될 수 있다.
제1 브릿지 전극(BRE1)은 화소 전극(PXE)과 이격되어 일부가 트랜지스터 영역(TRR)에 중첩되고 다른 일부는 트랜지스터 영역(TRR)과 비중첩될 수 있다. 제1 브릿지 전극(BRE1)은 비아층(165)을 관통하는 제3 비아홀(VIA3), 및 층간 절연막(163)과 버퍼층(161)을 관통하는 제3 컨택홀(CNT3)을 통해 데이터 라인(DTL)에 연결되고, 비아층(165)을 관통하는 제4 비아홀(VIA4), 및 층간 절연막(163)을 관통하는 제4 컨택홀(CNT4)을 통해 스위칭 트랜지스터(STR)의 제2 반도체층(150b)의 일부에 연결될 수 있다. 제3 비아홀(VIA3)과 중첩하는 제1 브릿지 전극(BRE1)의 일부는 트랜지스터 영역(TRR)과 비중첩하고, 제4 비아홀(VIA4)과 중첩하는 제1 브릿지 전극(BRE1)의 다른 일부는 트랜지스터 영역(TRR)과 중첩할 수 있다.
제2 브릿지 전극(BRE2)은 화소 전극(PXE) 및 제1 브릿지 전극(BRE1)과 이격되어 트랜지스터 영역(TRR)에 중첩되어 배치될 수 있다. 제2 브릿지 전극(BRE2)은 비아층(165)을 관통하는 제5 비아홀(VIA5), 및 층간 절연막(163)을 관통하는 제5 컨택홀(CNT5)을 통해 스위칭 트랜지스터(STR)의 제2 반도체층(150b)의 다른 일부에 연결되고, 비아층(165)을 관통하는 제6 비아홀(VIA6), 및 층간 절연막(163)을 관통하는 제6 컨택홀(CNT6)을 구동 트랜지스터(DTR)의 제1 게이트 전극(131)에 연결될 수 있다.
화소 전극(PXE) 상에 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)을 구성하는 물질은 도 2를 참조하여 설명한 바와 같다. 일 실시예에서, 화소 정의막(PDL)은 폴리이미드를 포함하여 이루어질 수 있다.
화소 정의막(PDL)은 화소 전극(PXE)의 테두리 부위에 중첩하도록 배치된다. 화소 정의막(PDL)은 제1 내지 제6 비아홀(VIA1~VIA6) 상에 중첩하여 배치될 수 있다. 화소 정의막(PDL)은 제1 내지 제6 비아홀(VIA1~VIA6)의 내부 공간을 완전히 충진할 수 있다. 화소 정의막(PDL)은 화소 전극(PXE)이 형성되지 않은 비아층(165) 상에도 배치될 수 있다.
화소 전극(PXE) 상에 발광층(EML)이 배치될 수 있다. 발광층(EML) 상에 공통 전극(CME)이 배치될 수 있다. 발광층(EML)과 공통 전극(CME)의 설명은 전술한 도 2와 같으므로 중복되는 설명은 생략한다.
상기와 같이, 일 실시예에 따른 표시 장치에 의하면, 하드 마스크층을 이용함으로써, 복수의 비아홀과 복수의 컨택홀을 형성하기 위한 별도의 마스크 공정이 불필요하다. 따라서, 마스크 공정을 줄일 수 있어 공정 효율이 개선될 수 있다. 또한, 하드 마스크층을 이용함으로써, 건식 식각 공정 시 비아층의 표면 거칠기가 증가되는 것을 방지할 수 있어 광 효율이 개선될 수 있다. 또한, 비아홀과 컨택홀 간에 단차가 형성되거나 테이퍼 각을 다르게 형성함으로써, 후속 공정에서 투명 도전층이 용이하게 증착되어 투명 도전층의 단락을 방지할 수 있다.
도 8은 다른 실시예에 따른 표시 장치의 제1 표시 기판의 단면도이고, 도 9는 도 8의 B 영역을 확대한 도면이며, 도 10은 도 9를 위에서 내려다본 평면도이다. 하기에서는 전술한 도 7 내지 9에 설명된 일 실시예와 차이가 있는 비아홀과 컨택홀이 중첩하는 영역의 비아층과 층간 절연막에 대해 설명하고 나머지 동일한 구성에 대해 설명을 생략한다.
도 8 내지 도 10을 참조하면, 제1 내지 제6 컨택홀(CNT1~CNT6) 각각이 제1 내지 제6 비아홀(VIA1~VIA6)에 중첩될 수 있으며, 완전히 중첩될 수 있다.
구체적으로, 비아층(165)에 제1 비아홀(VIA1)이 배치되고 층간 절연막(163)에 제1 컨택홀(CNT1)이 배치될 수 있다. 제1 비아홀(VIA1)과 중첩하는 제1 컨택홀(CNT1)은 제1 비아홀(VIA1)을 통해 노출될 수 있다. 제1 비아홀(VIA1)의 내주면(INS1)과 제1 컨택홀(CNT1)의 내주면(INS2)은 서로 접할 수 있다. 비아층(165)과 층간 절연막(163)이 서로 컨택하는 계면과 동일 평면 상에서 제1 비아홀(VIA1)의 직경(d1)이 제1 컨택홀(CNT1)의 직경(d2)과 동일하게 이루어질 수 있다.
또한, 제1 비아홀(VIA1)의 내주면(INS1)의 제1 테이퍼 각도(θ1)는 제1 컨택홀(CNT1)의 내주면(INS2)의 제2 테이퍼 각도(θ2)보다 작을 수 있다. 제1 테이퍼 각(θ1)은 30도 이상 60도 미만일 수 있고, 제2 테이퍼 각(θ2)은 60도 이상 80도 이하일 수 있다.
전술한 바와 같이, 제1 비아홀(VIA1)의 내주면(INS1)과 제1 컨택홀(CNT1)의 내주면(INS2)이 서로 접하고, 제1 비아홀(VIA1)의 내주면(INS1)의 제1 테이퍼 각도(θ1)는 제1 컨택홀(CNT1)의 내주면(INS2)의 제2 테이퍼 각도(θ2)보다 작게 이루어질 수 있다. 따라서, 화소 전극(PXE)은 제1 비아홀(VIA1)의 내주면(INS1)과 제1 컨택홀(CNT1)의 내주면(INS2)에 접하여 스텝 커버리지가 용이하게 증착될 수 있어 단락이 발생하는 것을 방지할 수 있다.
전술한 도 9 및 도 10은 제1 비아홀(VIA1) 및 제1 비아홀(VIA1)과 중첩하는 제1 컨택홀(CNT1)을 예로 설명하였으나, 다른 실시예는 이에 한정되지 않는다. 다른 실시예는 제2 비아홀(VIA2) 및 제2 비아홀(VIA2)과 중첩하는 제2 컨택홀(CNT2) 간에도 전술한 구조들이 나타나며, 이에 한정되지 않고 제3 비아홀(VIA3) 및 제3 비아홀(VIA3)과 중첩하는 제3 컨택홀(CNT3), 제4 비아홀(VIA4) 및 제4 비아홀(VIA4)과 중첩하는 제4 컨택홀(CNT4), 제5 비아홀(VIA5) 및 제5 비아홀(VIA5)과 중첩하는 제5 컨택홀(CNT5), 및 제6 비아홀(VIA6) 및 제6 비아홀(VIA6)과 중첩하는 제6 컨택홀(CNT6) 간에도 동일한 구조를 나타낼 수 있다.
또한, 비아층(165)은 0.1 내지 2nm의 표면 거칠기를 가질 수 있다. 비아층(165) 바로 위에는 전술한 화소 전극(PXE)이 배치될 수 있다. 비아층(165)이 표면 거칠기를 가지면 그 표면에 형성되는 화소 전극(PXE)도 비아층(165)의 표면을 따라 형성되므로 화소 전극(PXE)의 표면 거칠기도 커지게 된다. 화소 전극(PXE)의 표면 거칠기가 커지면 광이 반사 및/또는 확산되어 광 효율이 감소할 수 있다. 따라서, 비아층(165)은 0.1 내지 2nm의 표면 거칠기를 가짐으로써, 광 효율이 감소되는 것을 방지할 수 있다.
이하, 상기한 표시 장치의 제조 방법에 대해 설명한다.
도 11 내지 도 19는 도 5의 표시 장치의 제조 방법을 공정별로 나타낸 단면도들이다.
도 11을 참조하면, 먼저 제1 기판(110) 상에 패턴화된 하부 금속층(120) 및 데이터 라인(DTL)을 형성한다. 패턴화된 하부 금속층(120) 및 데이터 라인(DTL)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제1 기판(110) 상에 하부 금속층용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 11에 도시된 바와 같은 하부 금속층(120) 및 데이터 라인(DTL)을 형성할 수 있다.
이어, 도 12를 참조하면, 하부 금속층(120) 및 데이터 라인(DTL)이 형성된 제1 기판(110)의 전면에 버퍼층(161)을 형성한다. 이어, 버퍼층(161) 상에 제1 반도체층(150a) 및 제2 반도체층(150b)을 형성한다. 제1 반도체층(150a) 및 제2 반도체층(150b)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 버퍼층(161) 상에 산화물 반도체를 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 12에 도시된 바와 같은 제1 반도체층(150a) 및 제2 반도체층(150b)을 형성할 수 있다.
이어, 도 13을 참조하면, 제1 반도체층(150a) 및 제2 반도체층(150b)이 형성된 버퍼층(161) 상에 패턴화된 게이트 절연막(162)과 패턴화된 게이트 도전층(130)을 형성한다. 패턴화된 게이트 도전층(130)은 제1 반도체층(150a)과 중첩하는 제1 게이트 전극(131) 및 제2 반도체층(150b)과 중첩하는 제2 게이트 전극(132)을 포함한다. 패턴화된 게이트 절연막(162)과 게이트 도전층(130)은 하나의 마스크 공정으로 형성될 수 있다. 구체적으로, 제1 반도체층(150a) 및 제2 반도체층(150b)이 형성된 버퍼층(161) 상에 게이트 절연막용 물질층을 전면 증착한다. 이어, 게이트 절연막용 물질층 상에 제1 게이트 도전 금속층용 물질층 및 제2 게이트 도전 금속층용 물질층을 증착한다. 이어, 제2 게이트 도전 금속층용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 제1 게이트 도전 금속층용 물질층, 제2 게이트 도전 금속층용 물질층 및 게이트 절연막용 물질층을 순차 식각한다. 이후, 포토레지스트 패턴을 스트립 또는 애슁 공정을 통해 제거한다. 이상에서는 포토레지스트 패턴을 게이트 절연막(162) 패터닝까지 식각 마스크로 이용하는 경우를 예시하였지만, 패터닝된 상위 층이 하위 층을 식각하기 위한 하드 마스크로 사용될 수도 있다. 이 경우, 포토레지스트 패턴은 하드 마스크와 함께 식각 마스크로 사용될 수 있다. 다른 예로, 하드 마스크를 형성한 후 포토레지스트 패턴을 제거하고 상기 하드 마스크를 식각 마스크로 이용하여 하위 층을 식각할 수도 있다.
이어, 도 14를 참조하면, 게이트 도전층(130)이 형성된 버퍼층(161) 상에 층간 절연막(163) 및 비아층(165)을 순차 적층한다. 그리고, 비아층(165) 상에 패턴화된 하드 마스크층(HDM)을 형성한다. 패턴화된 하드 마스크층(HDM)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 비아층(165) 상에 하드 마스크용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 14에 도시된 바와 같은 패턴화된 하드 마스크층(HDM)을 형성할 수 있다. 일 실시예에서 하드 마스크층(HDM)은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 인듐-갈륨-아연-산화물(Indium-Gallium-Zinc-Oxide, IGZO), 산화알루미늄(Aluminum Oxide: AlOx), 산화지르코늄(Zirconium Oxide: ZrOx), 산화하프늄(Hafnuim Oxide: HfOx) 등의 금속 산화물을 포함할 수 있다. 그러나, 하드 마스크층(HDM)은 비아층, 층간 절연막 및/또는 버퍼층의 식각 공정 시 식각률이 낮은 재료라면 사용할 수 있다. 일 실시예에서는 하드 마스크층(HDM)은 IZO로 형성될 수 있다.
다음, 도 15를 참조하면, 패턴화된 하드 마스크층(HDM)을 식각 마스크로 이용하여 비아층(165)에 제1 내지 제6 비아홀(VIA1~VIA6)을 형성한다. 제1 내지 제6 비아홀(VIA1~VIA6)은 패턴화된 하드 마스크층(HDM)을 식각 마스크로 이용하여 건식 식각(dry etching) 공정을 통해 형성될 수 있다. 예를 들어, 패턴화된 하드 마스크층(HDM)이 형성된 비아층(165)을 건식 식각하여 하부의 층간 절연막(163)의 일부를 각각 노출하는 제1 내지 제6 비아홀(VIA1~VIA6)을 형성한다. 건식 식각 공정은 등방성 식각일 수 있으며, 반응 가스에 플루오린(F)과 산소(O2)를 포함하여 수행된다. 제1 내지 제6 비아홀(VIA1~VIA6) 각각은 등방성 식각에 의해 패턴화된 하드 마스크층(HMD) 하부로 언더컷(undercut) 형상을 가지도록 형성될 수 있다. 언더컷 정도 즉, 하드 마스크층(HMD)의 일측으로부터 비아홀의 내주면이 이격된 거리는 건식 식각 공정의 압력과 파워를 조절하여 달리 형성할 수 있다. 따라서, 도 15에 도시된 바와 같은 제1 내지 제6 비아홀(VIA1~VIA6)을 형성할 수 있다.
본 단계에서, 패턴화된 하드 마스크층(HDM)은 건식 식각 공정으로부터 비아층(165)을 보호함으로써, 비아층(165)의 표면 거칠기가 증가되는 것을 방지할 수 있다.
이어, 도 16을 참조하면, 패턴화된 하드 마스크층(HDM)을 식각 마스크로 이용하여 제1 내지 제6 비아홀(VIA1~VIA6)에 의해 노출된 층간 절연막(163)에 제1 내지 제6 컨택홀(CNT1~CNT6)을 형성한다. 구체적으로, 제1 컨택홀(CNT1)은 제1 비아홀(VIA1)에 의해 노출된 층간 절연막(163) 및 버퍼층(161)을 식각하여 형성되며 하부 금속층(120)을 노출할 수 있다. 제2 컨택홀(CNT2)은 제2 비아홀(VIA2)에 의해 노출된 층간 절연막(163)을 식각하여 형성되며 제1 반도체층(150a)의 일부를 노출할 수 있다. 제3 컨택홀(CNT3)은 제3 비아홀(VIA1)에 의해 노출된 층간 절연막(163) 및 버퍼층(161)을 식각하여 형성되며 데이터 라인(DTL)을 노출할 수 있다. 제4 컨택홀(CNT4)은 제4 비아홀(VIA4)에 의해 노출된 층간 절연막(163)을 식각하여 형성되며 제2 반도체층(150b)의 일부를 노출할 수 있다. 제5 컨택홀(CNT5)은 제5 비아홀(VIA5)에 의해 노출된 층간 절연막(163)을 식각하여 형성되며 제2 반도체층(150b)의 다른 일부를 노출할 수 있다. 제6 컨택홀(CNT6)은 제6 비아홀(VIA6)에 의해 노출된 층간 절연막(163)을 식각하여 형성되며 제1 게이트 전극(131)을 노출할 수 있다.
전술한 제1 내지 제6 컨택홀(CNT1~CNT6)은 패턴화된 하드 마스크층(HDM)을 식각 마스크로 이용하여 건식 식각 공정으로 형성될 수 있다. 예를 들어, 패턴화된 하드 마스크층(HDM) 하부로 노출된 층간 절연막(163) 및/또는 버퍼층(161)을 건식 식각하여 제1 내지 제6 컨택홀(CNT1~CNT6)을 형성한다. 건식 식각 공정은 이방성 식각을 하며 반응 가스에 플루오린(F)의 함량을 증가시키고 산소(O2)의 함량을 감소시켜 수행된다. 제1 내지 제6 컨택홀(CNT1~CNT6) 각각은 식각 공정 조건, 예를 들어 이방성 식각, 반응가스, 압력, 파워 등을 조절하여 층간 절연막(163) 및/또는 버퍼층(161)을 식각할 수 있다.
전술한 이방성 식각의 특성 상, 제1 내지 제6 컨택홀(CNT1~CNT6)은 하드 마스크층(HDM)의 일측과 정렬되는 층간 절연막(163)의 영역이 식각된다. 따라서, 도 16에 도시된 바와 같이, 제1 비아홀(VIA1)의 내주면과 제1 컨택홀(CNT1)의 내주면이 서로 접하지 않으며 서로 이격 배치될 수 있다. 즉, 제1 비아홀(VIA1)과 제1 컨택홀(CNT1)이 중첩하는 영역에서 비아층(165)과 층간 절연막(163) 간에 단차가 이루어질 수 있다. 또한, 비아층(165)과 층간 절연막(163)이 서로 컨택하는 계면과 동일한 평면 상에서 제1 비아홀(VIA1)의 직경이 제1 컨택홀(CNT1)의 직경보다 크게 이루어질 수 있다. 비아층(165)과 층간 절연막(163)의 계단식 단차로 인해, 후속 공정에서 투명 도전층의 증착 시 스텝 커버리지(step coverage)가 향상될 수 있다.
또한, 제1 내지 제6 비아홀(VIA1~VIA6) 및 제1 내지 제6 컨택홀(CNT1~CNT6)을 형성하는 단계를 통해, 제1 비아홀(VIA1)의 내주면(INS1)의 제1 테이퍼 각도(θ1)가 제1 컨택홀(CNT1)의 내주면(INS2)의 제2 테이퍼 각도(θ2)보다 작게 형성함으로써, 후속 공정에서 증착되는 투명 도전층의 스텝 커버리지가 향상될 수 있다.
본 단계에서, 패턴화된 하드 마스크층(HDM)은 건식 식각 공정으로부터 비아층(165)을 보호함으로써, 비아층(165)의 표면 거칠기가 생성되는 것을 방지할 수 있다.
이어, 도 17을 참조하면, 패턴화된 하드 마스크층(HDM)을 스트립하여 제거한다. 패턴화된 하드 마스크층(HDM)은 습식 식각 또는 건식 식각 공정으로 제거될 수 있다.
본 실시예에서는 하드 마스크층(HDM)을 이용하여 비아층(165), 층간 절연막(163) 및 버퍼층(161)을 관통하는 제1 내지 제6 비아홀(VIA1~VIA6) 및 제1 내지 제6 컨택홀(CNT1~CNT6)을 형성함으로써, 추가의 마스크 공정을 요하지 않으므로 공정 효율이 개선될 수 있다.
다음, 도 18을 참조하면, 비아층(165) 상에 패턴화된 화소 전극(PXE), 제1 브릿지 전극(BRE1) 및 제2 브릿지 전극(BRE2)을 형성한다. 패턴화된 화소 전극(PXE), 제1 브릿지 전극(BRE1) 및 제2 브릿지 전극(BRE2)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 비아층(165) 상에 투명 도전층용 물질층을 전면 증착한다. 상기 증착 과정에서 투명 도전층용 물질층은 제1 내지 제6 비아홀(VIA1~VIA6) 및 제1 내지 제6 컨택홀(CNT1~CNT6) 내부까지 증착되어 각각 하부 금속층(120), 제1 반도체층(150a), 제1 게이트 전극(131), 제2 반도체층(150b) 및 데이터 라인(DTL)에 연결될 수 있다.
구체적으로, 화소 전극(PXE)은 제1 비아홀(VIA1) 및 제1 컨택홀(CNT1)을 통해 하부 금속층(120)에 연결되고 제2 비아홀(VIA2) 및 제2 컨택홀(CNT2)을 통해 제1 반도체층(150a)의 일부에 연결될 수 있다. 제1 브릿지 전극(BRE1)은 제3 비아홀(VIA3) 및 제3 컨택홀(CNT3)을 통해 데이터 라인(DTL)에 연결되고 제4 비아홀(VIA4) 및 제4 컨택홀(CNT4)을 통해 제2 반도체층(150b)의 일부에 연결될 수 있다. 제2 브릿지 전극(BRE2)은 제5 비아홀(VIA5) 및 제5 컨택홀(CNT5)을 통해 제2 반도체층(150b)의 다른 일부에 연결될 수 있고 제6 비아홀(VIA6) 및 제6 컨택홀(CNT6)을 통해 제1 게이트 전극(131)에 연결될 수 있다.
이어, 투명 도전층용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 투명 도전층용 물질층을 식각한다. 이후, 포토레지스트 패턴을 스트립 또는 애슁 공정을 통해 제거하여, 도 18에 도시된 바와 같은 패턴화된 화소 전극(PXE), 제1 브릿지 전극(BRE1) 및 제2 브릿지 전극(BRE2)을 완성한다.
이어, 도 19를 참조하면, 화소 전극(PXE), 제1 브릿지 전극(BRE1) 및 제2 브릿지 전극(BRE2)이 형성된 비아층(165) 상에 패턴화된 화소 정의막(PDL)을 형성한다. 화소 정의막(PDL)은 예를 들어, 감광성 물질을 포함하는 유기 물질을 포함하여 이루어질 수 있다. 이 경우, 패턴화된 화소 정의막(PDL)은 화소 정의막(PDL)용 유기 물질층을 도포한 후, 노광 및 현상을 통해 형성될 수 있다.
이어, 화소 정의막(PDL)이 형성된 제1 기판(110) 상에 발광층(EML)을 형성한다. 발광층(EML)은 미세금속마스크(Fine Metal Mask, FMM)를 이용하여 패턴된 형상으로 형성될 수 있다. 발광층(EML)이 형성된 제1 기판(110) 상에 공통 전극(CME)을 형성한다. 공통 전극(CME)은 오픈 마스크(Open Mask)를 통해 제1 기판(110)의 적어도 표시 영역을 덮도록 형성될 수 있다.
이상에서 설명한 바와 같이, 본 실시예에 의하면, 하드 마스크층(HDM)을 이용함으로써 복수의 비아홀과 복수의 컨택홀을 형성하기 위한 별도의 마스크 공정이 불필요하다. 따라서, 마스크 공정을 줄일 수 있어 공정 효율이 개선될 수 있다. 또한, 하드 마스크층(HDM)을 이용함으로써 건식 식각 공정 시 비아층(165)의 표면 거칠기가 증가되는 것을 방지할 수 있어 광 효율이 개선될 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이전에 이미 설명된 것과 동일한 구성에 대해서는 중복 설명을 생략하거나 간략화하고, 차이점을 위주로 설명한다.
도 20 내지 도 24는 도 8의 표시 장치의 제조 방법의 공정별 단면도들이다.
제1 기판(110) 상에 패턴화된 하부 금속층(120), 패턴화된 데이터 라인(DTL), 버퍼층(161), 패턴화된 제1 반도체층(150a)과 제2 반도체층(150b), 패턴화된 게이트 절연막(162), 패턴화된 제1 게이트 전극(131)과 제2 게이트 전극(132), 층간 절연막(163), 및 비아층(165)을 형성하는 과정까지는 도 11 내지 도 14의 실시예와 동일하다.
이어, 도 20을 참조하면, 비아층(165) 상에 포토레지스트 패턴(PR)을 형성한다. 본 실시예의 포토레지스트 패턴(PR)은 도 14의 하드 마스크층(HDM)을 대신한다는 점에서 상이하다.
이어, 도 21을 참조하면, 포토레지스트 패턴(PR)을 식각 마스크로 이용하여 비아층(165)에 제1 내지 제6 비아홀(VIA1~VIA6)을 형성한다. 본 실시예에서는 제1 내지 제6 비아홀(VIA1~VIA6)을 형성하기 위한 건식 식각 공정 시, 포토레지스트 패턴(PR)과 비아층(165)의 선택비를 약 0.8 내지 1로 조절하고 이방성 식각이 수행된다. 이로써 포토레지스트 패턴(PR)의 일측과 비아홀(VIA1~VIA6)이 형성된 비아층(165)의 일측이 접할 수 있다. 포토레지스트 패턴(PR)은 건식 식각 공정에 의해 크기가 감소된다.
이어, 도 22를 참조하면, 포토레지스트 패턴(PR)을 식각 마스크로 이용하여 층간 절연막(163) 및/또는 버퍼층(161)에 제1 내지 제6 컨택홀(CNT1~CNT6)을 형성한다. 본 실시예에서는 제1 내지 제6 컨택홀(CNT1~CNT6)을 형성하기 위한 건식 식각 공정 시, 포토레지스트 패턴(PR)과 비아층(165)의 선택비를 약 0.7 내지 1.3으로 조절하고 이방성 식각이 수행된다. 이로써 비아홀(VIA1~VIA6)의 내주면과 컨택홀(CNT1~CNT6)의 내주면이 접할 수 있다. 포토레지스트 패턴(PR)은 건식 식각 공정에 의해 크기가 감소된다.
이어, 도 23을 참조하면, 포토레지스트 패턴(PR)을 스트립 또는 애싱 공정으로 제거한다.
전술한 공정을 통해, 도 9에 도시된 바와 같이, 제1 비아홀(VIA1)의 내주면(INS1)과 제1 컨택홀(CNT1)의 내주면(INS2)이 서로 접할 수 있다. 또한, 제1 비아홀(VIA1)의 내주면(INS1)의 제1 테이퍼 각도(θ1)가 제1 컨택홀(CNT1)의 내주면(INS2)의 제2 테이퍼 각도(θ2)보다 작게 이루어짐으로써, 제1 비아홀(VIA1)과 제1 컨택홀(CNT1) 내에 화소 전극(PXE)이 용이하게 증착될 수 있다.
다음, 도 24를 참조하면, 전술한 실시예와 동일하게 비아층(165) 상에 화소 전극(PXE), 제1 브릿지 전극(BRE1), 제2 브릿지 전극(BRE2), 화소 정의막(PDL)을 형성한다. 이어, 화소 전극(PXE) 상에 발광층(EML)을 형성하고 발광층(EML) 및 화소 정의막(PDL) 상에 공통 전극(CME)을 형성한다.
이상에서 설명한 바와 같이, 본 실시예에 의하면, 포토레지스트 패턴(PR)을 이용함으로써 복수의 비아홀과 복수의 컨택홀을 형성하기 위한 별도의 마스크 공정이 불필요하다. 따라서, 마스크 공정을 줄일 수 있어 공정 효율이 개선될 수 있다. 또한, 포토레지스트 패턴(PR)을 이용함으로써 건식 식각 공정 시 비아층(165)의 표면 거칠기가 증가되는 것을 방지할 수 있어 광 효율이 개선될 수 있다. 또한, 비아홀과 컨택홀 간에 단차가 형성되거나 테이퍼 각도를 다르게 형성함으로써, 후속 공정에서 투명 도전층이 용이하게 증착되어 단락을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 120: 하부 금속층
161: 버퍼층 163: 층간 절연막
165: 비아층 VIA1~VIA6: 제1 내지 제6 비아홀
CNT1~CNT6: 제1 내지 제6 컨택홀

Claims (20)

  1. 기판 상에 배치된 하부 금속층;
    상기 하부 금속층 상에 배치된 버퍼층;
    상기 버퍼층 상에 배치된 제1 반도체층;
    상기 제1 반도체층 상에 배치된 게이트 절연막;
    상기 제1 반도체층과 중첩하는 상기 게이트 절연막 상에 배치된 제1 게이트 전극;
    상기 제1 게이트 전극 상에 배치되며, 상기 제1 게이트 전극을 덮는 층간 절연막;
    상기 층간 절연막 상에 배치된 비아층;
    상기 비아층 상에 배치되며, 상기 제1 반도체층의 일부에 연결되는 화소 전극;
    상기 화소 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 공통 전극을 포함하며,
    상기 화소 전극은 상기 버퍼층과 상기 층간 절연막을 관통하는 제1 컨택홀 및 상기 비아층을 관통하는 제1 비아홀을 통해 상기 하부 금속층과 연결되며, 상기 층간 절연막을 관통하는 제2 컨택홀 및 상기 비아층을 관통하는 제2 비아홀을 통해 상기 제1 반도체층의 일부에 연결되고,
    상기 층간 절연막은 상기 제1 비아홀에서 상기 비아층과 비중첩하는 제1 상면을 포함하고,
    상기 화소 전극은 상기 제1 비아홀의 내주면, 상기 층간 절연막의 제1 상면 및 상기 제1 컨택홀의 내주면에 접하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 컨택홀은 상기 제1 비아홀과 중첩하고, 상기 제2 컨택홀은 상기 제2 비아홀과 중첩하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 비아홀은 상기 제1 컨택홀 주변을 둘러싸는 상기 층간 절연막의 상기 제1 상면을 노출하는 표시 장치.
  4. 제3 항에 있어서,
    상기 비아층과 상기 층간 절연막이 서로 컨택하는 계면과 동일 평면 상에서, 상기 제1 비아홀의 직경은 상기 제1 컨택홀의 직경보다 큰 표시 장치.
  5. 제1 항에 있어서,
    상기 층간 절연막은 상기 비아층과 접하는 제2 상면을 포함하며,
    상기 제1 비아홀의 내주면은 상기 제1 비아홀의 내주면과 상기 층간 절연막의 제2 상면 사이의 제1 테이퍼 각도를 가지고,
    상기 제1 컨택홀의 내주면은 상기 제1 컨택홀의 내주면과 상기 층간 절연막의 제2 상면 사이의 제2 테이퍼 각도를 가지며,
    상기 제1 테이퍼 각도는 상기 제2 테이퍼 각도보다 작은 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 테이퍼 각도는 30도 이상 60도 미만인 표시 장치.
  7. 제1 항에 있어서,
    상기 비아층의 표면 거칠기는 0.1 내지 2nm 인 표시 장치.
  8. 제1 항에 있어서,
    상기 기판 상에서 상기 기판과 상기 버퍼층 사이에 배치된 데이터 라인; 및
    상기 비아층 상에 배치된 제1 브릿지 전극을 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 버퍼층 상에 상기 제1 반도체층과 이격된 제2 반도체층;
    상기 제2 반도체층 상에 배치되며 상기 제2 반도체층과 중첩된 상기 게이트 절연막; 및
    상기 게이트 절연막 상에 배치된 제2 게이트 전극을 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 버퍼층과 상기 층간 절연막을 관통하여 상기 데이터 라인을 노출시키는 제3 컨택홀;
    상기 비아층을 관통하여 상기 제3 컨택홀을 노출시키는 제3 비아홀;
    상기 층간 절연막을 관통하여 상기 제2 반도체층의 일부를 노출시키는 제4 컨택홀;
    상기 비아층을 관통하여 상기 제4 컨택홀을 노출시키는 제4 비아홀; 및
    상기 비아층 상에 배치되는 제1 브릿지 전극을 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 브릿지 전극은 상기 제3 컨택홀 및 상기 제3 비아홀을 통해 상기 데이터 라인과 연결되고, 상기 제4 컨택홀 및 상기 제4 비아홀을 통해 상기 제2 반도체층의 일부에 연결되는 표시 장치.
  12. 제10 항에 있어서,
    상기 층간 절연막을 관통하여 상기 제2 반도체층의 다른 일부를 노출시키는 제5 컨택홀;
    상기 비아층을 관통하여 상기 제5 컨택홀을 노출시키는 제5 비아홀;
    상기 층간 절연막을 관통하여 상기 제1 게이트 전극을 노출시키는 제6 컨택홀;
    상기 비아층을 관통하여 상기 제6 컨택홀을 노출시키는 제6 비아홀; 및
    상기 비아층 상에 배치된 제2 브릿지 전극을 더 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 브릿지 전극은 상기 제5 컨택홀 및 상기 제5 비아홀을 통해 상기 제2 반도체층의 다른 일부에 연결되고 상기 제6 컨택홀 및 상기 제6 비아홀을 통해 상기 제1 게이트 전극에 연결되는 표시 장치.
  14. 제12 항에 있어서,
    상기 화소 전극, 상기 제1 브릿지 전극 및 상기 제2 브릿지 전극은 동일층 상에 배치되며 동일한 물질을 포함하는 표시 장치.
  15. 기판 상에 하부 금속층을 형성하는 단계;
    상기 하부 금속층 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 상에 패턴화된 게이트 절연막 및 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 비아층을 형성하는 단계;
    상기 비아층 상에 패턴화된 하드 마스크층을 형성하는 단계;
    상기 패턴화된 하드 마스크층을 식각 마스크로 이용하여 상기 비아층을 식각하여 제1 비아홀을 형성하는 단계;
    상기 패턴화된 하드 마스크층이 형성된 상태에서, 상기 제1 비아홀에 의해 노출된 상기 층간 절연막의 제1 상면의 일부와 상기 층간 절연막 하부에 형성된 상기 버퍼층을 식각하여 제1 컨택홀을 형성하는 단계;
    상기 패턴화된 하드 마스크층을 제거하는 단계;
    상기 비아층 상에 형성되며, 상기 제1 비아홀의 내주면, 상기 제1 비아홀에 의해 노출된 상기 층간 절연막의 제1 상면, 및 상기 층간 절연막에 형성된 제1 컨택홀의 내주면에 접하는 화소 전극을 형성하는 단계;
    상기 화소 전극 상에 발광층을 형성하는 단계; 및
    상기 발광층 상에 공통 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 비아층, 상기 층간 절연막 및 상기 버퍼층을 식각하는 단계들은 상기 패턴화된 하드 마스크층을 이용하여 건식 식각 공정으로 수행되는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 비아층은 등방성 건식 식각 공정이 수행되고, 상기 층간 절연막과 상기 버퍼층은 이방성 건식 식각 공정이 수행되는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 등방성 건식 식각 공정과 상기 이방성 건식 식각 공정은 반응 가스로 플루오린(F)과 산소(O2)를 포함하여 수행되는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 이방성 건식 식각 공정은 상기 등방성 건식 식각 공정 대비하여 플루오린(F)의 함량을 증가시키고 산소(O2)의 함량을 감소시켜 수행되는 표시 장치의 제조 방법.
  20. 제15 항에 있어서,
    상기 하드 마스크층은 ITO, IZO, IGZO, AlOx, ZrOx 또는 HfOx를 포함하여 형성되는 표시 장치의 제조 방법.
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