KR20230023861A - 표시 장치와 그의 제조 방법 - Google Patents

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KR20230023861A
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emitting element
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connection electrode
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최진우
박성국
백성은
최병화
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삼성디스플레이 주식회사
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Abstract

본 발명은 표시 장치와 그의 제조 방법에 관한 것이다. 일 실시예에 따른 표시 장치는 서로 떨어져 배치되는 제1 화소 구동부, 제2 화소 구동부, 제3 화소 구동부, 및 제4 화소 구동부, 상기 제1 화소 구동부 상에 각각 배치되는 제1 화소 전극, 상기 제2 화소 구동부 상에 각각 배치되는 제2 화소 전극, 상기 제3 화소 구동부 상에 각각 배치되는 제3 화소 전극, 상기 제4 화소 구동부 상에 각각 배치되는 제4 화소 전극, 상기 제1 화소 전극에 전기적으로 연결되고, 제1 광을 발광하는 제1 발광 소자, 상기 제2 화소 전극에 전기적으로 연결되고, 제2 광을 발광하는 제2 발광 소자, 및 상기 제3 화소 전극에 각각 전기적으로 연결되고, 제3 광을 발광하는 제3 발광 소자를 구비한다. 상기 제1 발광 소자의 일 방향의 길이는 상기 제2 발광 소자의 일 방향의 길이 및 상기 제3 발광 소자의 일 방향의 길이보다 길다. 상기 제1 발광 소자의 타 방향의 길이는 상기 제3 발광 소자의 타 방향의 길이보다 길다. 상기 타 방향은 상기 일 방향과 직교하는 방향이다.

Description

표시 장치와 그의 제조 방법{DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 표시 장치와 그의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 영상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 발광 표시 패널(Light Emitting Display) 등과 같은 평판 표시 장치일 수 있다. 발광 표시 장치는 발광 소자로서 유기 발광 다이오드 소자를 포함하는 유기 발광 표시 장치, 발광 소자로서 무기 반도체 소자를 포함하는 무기 발광 표시 장치, 또는 발광 소자로서 초소형 발광 다이오드 소자(또는 마이크로 발광 다이오드 소자, micro light emitting diode element)를 포함할 수 있다.
최근에는 발광 표시 장치를 포함한 헤드 장착형 디스플레이(head mounted display)가 개발되고 있다. 헤드 장착형 디스플레이(Head Mounted Display, HMD)는 안경이나 헬멧 형태로 착용하여 사용자의 눈앞 가까운 거리에 초점이 형성되는 가상현실(Virtual Reality, VR) 또는 증강현실(Augmented Reality)의 안경형 모니터 장치이다.
헤드 장착형 디스플레이에는 마이크로 발광 다이오드 소자를 포함하는 고해상도의 초소형 발광 다이오드 표시 패널이 적용된다. 초소형 발광 다이오드 소자가 단일의 색을 발광하는 경우, 초소형 발광 다이오드 표시 패널이 다양한 색을 표시하기 위해서, 초소형 발광 다이오드 소자로부터 발광된 광의 파장을 변환하는 파장 변환층이 필수적이다. 하지만, 고해상도의 초소형 발광 다이오드 표시 패널이 파장 변환층을 포함하는 경우, 파장 변환층을 구획하기 위해 높은 종횡비를 갖는 격벽이 필요한데, 높은 종횡비를 갖는 격벽의 제조는 쉽지 않다.
본 발명이 해결하고자 하는 과제는 적색 파장 대역의 광을 발광하는 초소형 발광 다이오드 소자, 녹색 파장 대역의 광을 발광하는 초소형 발광 다이오드 소자, 및 청색 파장 대역의 광을 발광하는 초소형 발광 다이오드 소자를 포함함으로써, 파장 변환층과 격벽이 필요 없는 표시 장치와 그의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 서로 떨어져 배치되는 제1 화소 구동부, 제2 화소 구동부, 제3 화소 구동부, 및 제4 화소 구동부, 상기 제1 화소 구동부 상에 각각 배치되는 제1 화소 전극, 상기 제2 화소 구동부 상에 각각 배치되는 제2 화소 전극, 상기 제3 화소 구동부 상에 각각 배치되는 제3 화소 전극, 상기 제4 화소 구동부 상에 각각 배치되는 제4 화소 전극, 상기 제1 화소 전극에 전기적으로 연결되고, 제1 광을 발광하는 제1 발광 소자, 상기 제2 화소 전극에 전기적으로 연결되고, 제2 광을 발광하는 제2 발광 소자, 및 상기 제3 화소 전극에 각각 전기적으로 연결되고, 제3 광을 발광하는 제3 발광 소자를 구비한다. 상기 제1 발광 소자의 일 방향의 길이는 상기 제2 발광 소자의 일 방향의 길이 및 상기 제3 발광 소자의 일 방향의 길이보다 길다. 상기 제1 발광 소자의 타 방향의 길이는 상기 제3 발광 소자의 타 방향의 길이보다 길다. 상기 타 방향은 상기 일 방향과 직교하는 방향이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 서로 떨어져 배치되는 제1 화소 구동부, 제2 화소 구동부, 제3 화소 구동부, 및 제4 화소 구동부, 상기 제1 화소 구동부 상에 각각 배치되는 제1 화소 전극, 상기 제2 화소 구동부 상에 각각 배치되는 제2 화소 전극, 상기 제3 화소 구동부 상에 각각 배치되는 제3 화소 전극, 상기 제4 화소 구동부 상에 각각 배치되는 제4 화소 전극, 상기 제1 화소 전극에 공통적으로 연결되고, 제1 광을 발광하는 복수의 제1 발광 소자들, 상기 제2 화소 전극에 공통적으로 연결되고, 제2 광을 발광하는 복수의 제2 발광 소자, 상기 제3 화소 전극에 연결되고, 제3 광을 발광하는 제3 발광 소자, 및 상기 제4 화소 전극에 연결되고, 상기 제2 광을 발광하는 제4 발광 소자를 구비한다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 발광 소자 기판 상에 제1 형 반도체층을 형성하고, 상기 제1 형 반도체층 상에 제1 절연막을 형성하며, 상기 제1 절연막을 관통하는 제1 관통 홀들을 형성하는 단계, 상기 제1 관통 홀들 각각에 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 제1 발광 소자를 형성하는 단계, 상기 제1 발광 소자를 덮는 제2 절연막을 형성하고, 상기 제1 절연막과 상기 제2 절연막을 관통하는 제2 관통 홀들을 형성하는 단계, 상기 제2 관통홀들 각각에 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 제2 발광 소자를 형성하고, 상기 제2 발광 소자를 덮는 제3 절연막을 형성하며, 상기 제1 절연막, 상기 제2 절연막, 및 상기 제3 절연막을 관통하는 제3 관통 홀들을 형성하는 단계, 상기 제3 관통 홀들 각각에 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 제3 발광 소자를 형성하고, 상기 제1 절연막, 상기 제2 절연막, 및 상기 제3 절연막을 제거하는 단계, 상기 제1 발광 소자, 상기 제2 발광 소자, 상기 제3 발광 소자 각각의 상면 상에 접촉 전극을 형성하는 단계, 상기 접촉 전극 상에 제1 화소 연결 전극을 형성하고, 반도체 회로 기판의 화소 전극 상에 제2 화소 연결 전극을 형성하는 단계, 및 상기 반도체 회로 기판과 상기 발광 소자 기판을 정렬한 후, 상기 제1 화소 연결 전극과 상기 제2 화소 연결 전극을 용융 접합하여 연결 전극을 형성하는 단계를 포함한다. 상기 제1 발광 소자의 면적은 상기 제2 발광 소자의 면적 및 상기 제3 발광 소자의 면적보다 크다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 제1 광을 발광하는 제1 발광 소자, 제2 광을 발광하는 제2 발광 소자, 및 제3 광을 발광하는 제3 발광 소자를 포함함으로써, 파장 변환층 없이 다양한 색을 표시할 수 있을 뿐만 아니라, 파장 변환층을 구획하기 위한 격벽이 필요 없다.
또한, 실시예들에 따른 표시 장치와 그의 제조 방법에 의하면, 제1 발광 소자의 면적을 제2 발광 소자의 면적, 제3 발광 소자의 면적, 및 제4 발광 소자의 면적 각각보다 크다. 이로 인해, 제1 발광 소자에 흐르는 전류 밀도를 낮출 수 있으므로, 제1 발광 소자의 내부 양자 효율을 높일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 도 1의 A 영역의 일 예를 상세히 보여주는 레이아웃 도이다.
도 3은 일 실시예에 따른 표시 패널의 표시 영역을 보여주는 레이아웃 도이다.
도 4는 도 3의 제1 발광 소자와 제1 화소 회로부의 일 예를 보여주는 회로도이다.
도 5는 도 3의 제1 발광 소자와 제1 화소 회로부의 또 다른 예를 보여주는 회로도이다.
도 6은 도 3의 제1 발광 소자와 제1 화소 회로부의 또 다른 예를 보여주는 회로도이다.
도 7은 일 실시예에 따른 제1 발광 소자의 전류 밀도에 따른 내부 발광 효율을 보여주는 그래프이다.
도 8은 도 3의 A-A'와 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 9는 도 8의 제1 발광 소자의 일 예를 상세히 보여주는 확대 단면도이다.
도 10은 또 다른 실시예에 따른 표시 패널의 표시 영역을 보여주는 레이아웃 도이다.
도 11은 도 10의 C-C', D-D', E-E', 및 F-F'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 12는 또 다른 실시예에 따른 표시 패널의 표시 영역을 보여주는 레이아웃 도이다.
도 13은 도 12의 G-G'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 14는 또 다른 실시예에 따른 표시 패널의 표시 영역을 보여주는 레이아웃 도이다.
도 15는 또 다른 실시예에 따른 표시 패널의 표시 영역을 보여주는 레이아웃 도이다.
도 16은 도 15의 K-K'와 L-L'을 따라 절단한 표시 패널의 일 예를 보여주는 레이아웃 도이다.
도 17은 또 다른 실시예에 따른 표시 패널의 표시 영역을 보여주는 레이아웃 도이다.
도 18은 또 다른 실시예에 따른 표시 패널의 표시 영역을 보여주는 레이아웃 도이다.
도 19는 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다.
도 20 내지 도 28은 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 29는 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다.
도 30은 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 31은 일 실시예에 따른 표시 장치를 포함하는 자동차 계기판과 센터페시아를 보여주는 일 예시 도면이다.
도 32는 일 실시예에 따른 표시 장치를 포함하는 투명표시장치를 보여주는 일 예시 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다. 도 2는 도 1의 A 영역의 일 예를 상세히 보여주는 레이아웃 도이다.
도 1과 도 2에서는 일 실시예에 따른 표시 장치가 발광 소자로서 초소형 발광 다이오드(마이크로 또는 나노 발광 다이오드)를 포함하는 초소형 발광 다이오드 표시 장치(마이크로 또는 나노 발광 다이오드 표시 장치)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
또한, 도 1과 도 2에서는 일 실시예에 따른 표시 장치가 실리콘 웨이퍼를 이용한 반도체 공정에 의해 형성된 반도체 회로 기판(110) 상에 발광 소자로서 발광 다이오드들을 배치한 LEDoS(Light Emitting Diode on Silicon)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않음에 주의하여야 한다.
또한, 도 1과 도 2에서 제1 방향(DR1)은 표시 패널(100)의 가로 방향을 가리키고, 제2 방향(DR2)은 표시 패널(100)의 세로 방향을 가리키며, 제3 방향(DR3)은 표시 패널(100)의 두께 방향 또는 반도체 회로 기판(110)의 두께 방향을 가리킨다. 이 경우, "좌", "우", "상", "하"는 표시 패널(100)을 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"은 제1 방향(DR1)의 일측, "좌측"은 제1 방향(DR1)의 타측, "상측"은 제2 방향(DR2)의 일측, "하측"은 제2 방향(DR2)의 타측을 나타낸다. 또한, "상부"는 제3 방향(DR3)의 일측을 가리키고, "하부"는 제3 방향(DR3)의 타측을 가리킨다.
도 1과 도 2를 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 영역(DA)과 비표시 영역(NDA)을 포함하는 표시 패널(100)을 구비한다.
표시 패널(100)은 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변을 갖는 사각형의 평면 형태를 가질 수 있다. 다만, 표시 패널(100)의 평면 형태는 이에 한정되지 않으며, 사각형 이외의 다른 다각형, 원형, 타원형 또는 비정형의 평면 형태를 가질 수 있다.
표시 영역(DA)은 화상이 표시되는 영역이고, 비표시 영역(NDA)은 화상이 표시되지 않는 영역일 수 있다. 표시 영역(DA)의 평면 형태는 표시 패널(100)의 평면 형태를 추종할 수 있다. 도 1에서는 표시 영역(DA)의 평면 형태가 사각형인 것을 예시하였다. 표시 영역(DA)은 표시 패널(100)의 중앙 영역에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변에 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다.
표시 패널(100)의 표시 영역(DA)은 복수의 화소(도 3의 PX)들을 포함할 수 있다. 화소(도 3의 PX)는 화이트 광을 표시할 수 있는 최소 발광 단위로 정의될 수 있다. 화소(도 3의 PX)에 대한 설명은 도 3을 결부하여 후술한다.
비표시 영역(NDA)은 제1 공통 전압 공급 영역(CVA1), 제2 공통 전압 공급 영역(CVA2), 제1 패드 영역(PDA1), 및 제2 패드 영역(PDA2)을 포함할 수 있다.
제1 공통 전압 공급 영역(CVA1)은 제1 패드 영역(PDA1)과 표시 영역(DA) 사이에 배치될 수 있다. 제2 공통 전압 공급 영역(CVA2)은 제2 패드 영역(PDA2)과 표시 영역(DA) 사이에 배치될 수 있다. 제1 공통 전압 공급 영역(CVA1)과 제2 공통 전압 공급 영역(CVA2) 각각은 공통 전극층(도 8의 CEL)에 연결되는 복수의 공통 전압 공급부(CVS)들을 포함할 수 있다. 공통 전압은 복수의 공통 전압 공급부(CVS)들을 통해 공통 전극층(도 8의 CEL)에 공급될 수 있다.
제1 공통 전압 공급 영역(CVA1)의 복수의 공통 전압 공급부(CVS)들은 제1 패드 영역(PDA1)의 제1 패드들 중 어느 하나에 전기적으로 연결될 수 있다. 즉, 제1 공통 전압 공급 영역(CVA1)의 복수의 공통 전압 공급부(CVS)들은 제1 패드 영역(PDA1)의 제1 패드들 중 어느 하나로부터 공통 전압을 공급받을 수 있다.
제2 공통 전압 공급 영역(CVA2)의 복수의 공통 전압 공급부(CVS)들은 제2 패드 영역(PDA2)의 제2 패드들 중 어느 하나에 전기적으로 연결될 수 있다. 즉, 제2 공통 전압 공급 영역(CVA2)의 복수의 공통 전압 공급부(CVS)들은 제2 패드 영역(PDA2)의 제2 패드들 중 어느 하나로부터 공통 전압을 공급받을 수 있다.
제1 패드 영역(PDA1)은 표시 패널(100)의 상측에 배치될 수 있다. 제1 패드 영역(PDA1)는 외부의 회로 보드와 연결되는 제1 패드들을 포함할 수 있다.
제2 패드 영역(PDA2)은 표시 패널(100)의 하측에 배치될 수 있다. 제2 패드 영역(PDA2)는 외부의 회로 보드와 연결되기 위한 제2 패드들을 포함할 수 있다. 제2 패드 영역(PDA2)는 생략될 수 있다.
도 3은 일 실시예에 따른 표시 패널의 표시 영역을 보여주는 레이아웃 도이다.
도 3을 참조하면, 표시 영역(DA)은 복수의 화소(PX)들을 포함한다. 복수의 화소(PX)들 각각은 복수의 화소 회로부들(PXC1, PXC2, PXC3, PXC4), 복수의 화소 전극들(PXE1, PXE2, PXE3, PXE4), 및 복수의 발광 소자들(LE1, LE2, LE3, LE4)을 포함한다. 도 3에서는 복수의 화소(PX)들 각각이 4 개의 화소 회로부들(PXC1, PXC2, PXC3, PXC4), 4 개의 화소 전극들(PXE1, PXE2, PXE3, PXE4), 및 4 개의 발광 소자들(LE1, LE2, LE3, LE4)을 포함하는 것을 예시하였으나, 복수의 화소(PX)들 각각에 포함된 화소 회로부의 개수, 화소 전극의 개수, 및 발광 소자의 개수는 이에 한정되지 않는다.
제1 화소 회로부(PXC1)들, 제2 화소 회로부(PXC2)들, 제3 화소 회로부(PXC3)들, 및 제4 화소 회로부(PXC4)들은 제1 방향(DR1)에서 교번하여 배열될 수 있다. 예를 들어, 제1 화소 회로부(PXC1)들, 제2 화소 회로부(PXC2)들, 제3 화소 회로부(PXC3)들, 및 제4 화소 회로부(PXC4)들은 제1 방향(DR1)에서 제1 화소 회로부(PXC1), 제2 화소 회로부(PXC2), 제3 화소 회로부(PXC3), 및 제4 화소 회로부(PXC4)의 순서로 반복하여 배열될 수 있다.
제1 화소 회로부(PXC1)들, 제2 화소 회로부(PXC2)들, 제3 화소 회로부(PXC3)들, 및 제4 화소 회로부(PXC4)들 각각은 제1 방향(DR1)의 두 변과 제2 방향(DR2)의 두 변을 갖는 직사각형의 평면 형태를 가질 수 있다. 제1 화소 회로부(PXC1)들, 제2 화소 회로부(PXC2)들, 제3 화소 회로부(PXC3)들, 및 제4 화소 회로부(PXC4)들 각각의 제1 방향(DR1)의 길이는 제2 방향(DR2)의 길이보다 짧을 수 있다.
제1 화소 회로부(PXC1)들, 제2 화소 회로부(PXC2)들, 제3 화소 회로부(PXC3)들, 및 제4 화소 회로부(PXC4)들 각각은 반도체 공정을 이용하여 형성된 CMOS(Complementary Metal-Oxide Semiconductor) 회로를 포함할 수 있다. 또는, 제1 화소 회로부(PXC1)들, 제2 화소 회로부(PXC2)들, 제3 화소 회로부(PXC3)들, 및 제4 화소 회로부(PXC4)들 각각은 박막 트랜지스터 공정을 이용하여 형성된 박막 트랜지스터 회로를 포함할 수 있다.
제1 화소 회로부(PXC1)들, 제2 화소 회로부(PXC2)들, 제3 화소 회로부(PXC3)들, 및 제4 화소 회로부(PXC4)들 각각은 적어도 하나의 트랜지스터를 포함할 수 있다. 또한, 제1 화소 회로부(PXC1)들, 제2 화소 회로부(PXC2)들, 제3 화소 회로부(PXC3)들, 및 제4 화소 회로부(PXC4)들 각각은 적어도 하나의 커패시터를 더 포함할 수 있다.
예를 들어, 제1 화소 회로부(PXC1)들 각각은 도 4와 같이 구동 트랜지스터(DT), 제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 및 커패시터(Cst)를 포함할 수 있다.
발광 소자(LE)는 구동 전류(Ids)에 따라 발광한다. 발광 소자(LE)의 발광량은 구동 전류(Ids)에 비례할 수 있다. 발광 소자(LE)의 애노드 전극은 구동 트랜지스터(DT)의 소스 전극에 접속되고, 캐소드 전극은 고전위 전압보다 낮은 저전위 전압이 공급되는 제2 전원 배선(VSL)에 접속될 수 있다.
구동 트랜지스터(DT)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원전압이 공급되는 제1 전원 배선(VDL)으로부터 발광소자(EL)로 흐르는 전류를 조정한다. 구동 트랜지스터(DT)의 게이트 전극은 제1 트랜지스터(ST1)의 제1 전극에 접속되고, 소스 전극은 발광소자(EL)의 애노드 전극에 접속되며, 드레인 전극은 고전위 전압이 인가되는 제2 전원 배선(VSL)에 접속될 수 있다.
제1 트랜지스터(ST1)는 스캔 라인(SL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DL)을 구동 트랜지스터(DT)의 게이트 전극에 접속시킨다. 제1 트랜지스터(ST1)의 게이트 전극은 스캔 라인(SL)에 접속되고, 제1 전극은 구동 트랜지스터(DT)의 게이트 전극에 접속되며, 제2 전극은 데이터 라인(DL)에 접속될 수 있다.
제2 트랜지스터(ST2)는 센싱 신호 라인(SSL)의 센싱 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 구동 트랜지스터(DT)의 소스 전극에 접속시킨다. 제2 트랜지스터(ST2)의 게이트 전극은 센싱 신호 라인(SSL)에 접속되고, 제1 전극은 초기화 전압 라인(VIL)에 접속되며, 제2 전극은 구동 트랜지스터(DT)의 소스 전극에 접속될 수 있다.
제1 및 제2 트랜지스터들(ST1, ST2) 각각의 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 제1 및 제2 트랜지스터들(ST1, ST2) 각각의 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 4에서는 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않는 것에 주의하여야 한다. 구동 트랜지스터(DT)와 제1 및 제2 트랜지스터들(ST1, ST2)은 P 타입 MOSFET으로 형성될 수도 있다.
또는 도 5와 같이, 제1 화소 회로부(PXC1)들 각각은 구동 트랜지스터(transistor)(DT), 스위치 소자들, 및 커패시터(C1)를 포함한다. 스위치 소자들은 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6)을 포함한다.
구동 트랜지스터(DT)는 게이트 전극, 제1 전극, 및 제2 전극을 포함한다. 구동 트랜지스터(DT)는 게이트 전극에 인가되는 데이터 전압에 따라 제1 전극과 제2 전극 사이에 흐르는 드레인-소스간 전류(Ids, 이하 "구동 전류"라 칭함)를 제어한다.
커패시터(C1)는 구동 트랜지스터(DT)의 제2 전극과 제2 전원 배선(VSL) 사이에 형성된다. 커패시터(C1)의 일 전극은 구동 트랜지스터(DT)의 제2 전극에 접속되고, 타 전극은 제2 전원 배선(VSL)에 접속될 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 액티브층은 폴리 실리콘(Poly Silicon), 아몰포스 실리콘, 및 산화물 반도체 중 어느 하나로 형성될 수도 있다. 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT) 각각의 반도체층이 폴리 실리콘으로 형성되는 경우, 그를 형성하기 위한 공정은 저온 폴리 실리콘(Low Temperature Poly Silicon: LTPS) 공정일 수 있다.
또한, 도 5에서는 제1 내지 제6 트랜지스터들(ST1, ST2, ST3, ST4, ST5, ST6), 및 구동 트랜지스터(DT)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, N 타입 MOSFET으로 형성될 수도 있다.
또는, 도 6과 같이 제1 화소 회로부(PXC1)들 각각의 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)가 P 타입 MOSFET으로 형성되고, 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)가 N 타입 MOSFET으로 형성될 수 있다.
P 타입 MOSFET으로 형성되는 구동 트랜지스터(DT), 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6) 각각의 액티브층은 폴리 실리콘으로 형성되고, N 타입 MOSFET으로 형성되는 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3) 각각의 액티브층은 산화물 반도체로 형성될 수 있다.
도 6에서는 제2 트랜지스터(ST2)의 게이트 전극과 제4 트랜지스터(ST4)의 게이트 전극이 기입 스캔 배선(GWL)에 연결되고, 제1 트랜지스터(ST1)의 게이트 전극이 제어 스캔 배선(GCL)에 연결되는 것에서 도 39의 실시예와 차이점이 있다. 또한, 도 6에서는 제1 트랜지스터(ST1)와 제3 트랜지스터(ST3)가 N 타입 MOSFET으로 형성되므로, 제어 스캔 배선(GCL)과 초기화 스캔 배선(GIL)에는 게이트 하이 전압의 스캔 신호가 인가될 수 있다. 이에 비해, 제2 트랜지스터(ST2), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 및 제6 트랜지스터(ST6)가 P 타입 MOSFET으로 형성되므로, 기입 스캔 배선(GWL)과 발광 배선(EL)에는 게이트 로우 전압의 스캔 신호가 인가될 수 있다.
한편, 또한, 본 명세서의 실시예에 따른 제1 화소 회로부(PXC1)는 도 4 내지 도 6에 도시된 바에 한정되지 않음에 주의하여야 한다. 본 명세서의 실시예에 따른 제1 화소 회로부(PXC1)는 도 4 내지 도 6에 도시된 실시예 이외에 당업자가 채용 가능한 공지된 다른 회로 구조로 형성될 수 있다.
또한, 제2 화소 회로부(PXC2)들, 제3 화소 회로부(PXC3)들, 및 제4 화소 회로부(PXC4)들 각각은 도 4, 도 5, 및 도 6을 결부하여 설명한 제1 화소 회로부(PXC1)와 실질적으로 동일할 수 있으므로, 이들에 대한 설명은 생략한다.
도 3을 참조하면, 제1 화소 전극(PXE1)들은 제1 화소 회로부(PXC1)들에 일대일로 대응되게 배치될 수 있다. 즉, 제1 화소 전극(PXE1)들 각각은 그에 대응하는 제1 화소 회로부(PXC1)에 배치될 수 있다.
제2 화소 전극(PXE2)들은 제2 화소 회로부(PXC2)들에 일대일로 대응되게 배치될 수 있다. 즉, 제2 화소 전극(PXE2)들 각각은 그에 대응하는 제2 화소 회로부(PXC2)에 배치될 수 있다.
제3 화소 전극(PXE3)들은 제3 화소 회로부(PXC3)들에 일대일로 대응되게 배치될 수 있다. 즉, 제3 화소 전극(PXE3)들 각각은 그에 대응하는 제3 화소 회로부(PXC3)에 배치될 수 있다.
제4 화소 전극(PXE4)들은 제4 화소 회로부(PXC4)들에 일대일로 대응되게 배치될 수 있다. 즉, 제4 화소 전극(PXE4)들 각각은 그에 대응하는 제4 화소 회로부(PXC4)에 배치될 수 있다.
제1 발광 소자(LE1)는 제1 광을 발광할 수 있다. 제1 광은 적색 파장 대역의 광일 수 있다. 예를 들어, 제1 광의 메인 피크 파장은 대략 600㎚ 내지 750㎚에 위치할 수 있다.
제2 발광 소자(LE2)와 제4 발광 소자(LE4)는 제2 광을 발광할 수 있다. 제2 광은 녹색 파장 대역의 광일 수 있다. 예를 들어, 제2 광의 메인 피크 파장은 대략 480㎚ 내지 560㎚에 위치할 수 있다.
제3 발광 소자(LE3)는 제3 광을 발광할 수 있다. 제3 광은 청색 파장 대역의 광일 수 있다. 예를 들어, 제3 광의 메인 피크 파장은 대략 370㎚ 내지 460㎚에 위치할 수 있다.
하지만, 본 명세서의 실시예는 이에 한정되지 않으며, 제1 발광 소자(LE1)는 제2 광 또는 제3 광을 발광하고, 제2 발광 소자(LE2)와 제4 발광 소자(LE4)는 제1 광 또는 제3 광을 발광하며, 제3 발광 소자(LE3)는 제1 광 또는 제2 광을 발광할 수 있다.
제1 발광 소자(LE1)들은 제1 화소 전극(PXE1)들에 일대일로 연결될 수 있다. 즉, 제1 발광 소자(LE1)들 각각은 그에 대응하는 제1 화소 전극(PXE1)에 연결될 수 있다. 제1 발광 소자(LE1)들 각각은 그에 대응하는 제1 화소 전극(PXE1)을 통해 제1 화소 회로부(PXC1)로부터 제1 구동 전류를 공급받을 수 있다. 제1 발광 소자(LE1)들 각각은 제1 구동 전류에 따라 소정의 휘도로 제1 광을 발광할 수 있다.
제2 발광 소자(LE2)들은 제2 화소 전극(PXE2)들에 일대일로 연결될 수 있다. 즉, 제2 발광 소자(LE2)들 각각은 그에 대응하는 제2 화소 전극(PXE2)에 연결될 수 있다. 제2 발광 소자(LE2)들 각각은 그에 대응하는 제2 화소 전극(PXE2)을 통해 제2 화소 회로부(PXC2)로부터 제2 구동 전류를 공급받을 수 있다. 제2 발광 소자(LE2)들 각각은 제2 구동 전류에 따라 소정의 휘도로 제2 광을 발광할 수 있다.
제3 발광 소자(LE3)들은 제3 화소 전극(PXE3)들에 일대일로 연결될 수 있다. 즉, 제3 발광 소자(LE3)들 각각은 그에 대응하는 제3 화소 전극(PXE3)에 연결될 수 있다. 제3 발광 소자(LE3)들 각각은 그에 대응하는 제3 화소 전극(PXE3)을 통해 제3 화소 회로부(PXC3)로부터 제3 구동 전류를 공급받을 수 있다. 제3 발광 소자(LE3)들 각각은 제3 구동 전류에 따라 소정의 휘도로 제3 광을 발광할 수 있다.
제4 발광 소자(LE4)들은 제4 화소 전극(PXE4)들에 일대일로 연결될 수 있다. 즉, 제4 발광 소자(LE4)들 각각은 그에 대응하는 제4 화소 전극(PXE4)에 연결될 수 있다. 제4 발광 소자(LE4)들 각각은 그에 대응하는 제4 화소 전극(PXE4)을 통해 제4 화소 회로부(PXC4)로부터 제4 구동 전류를 공급받을 수 있다. 제4 발광 소자(LE4)들 각각은 제4 구동 전류에 따라 소정의 휘도로 제2 광을 발광할 수 있다.
도 7과 같이, 제1 발광 소자(LE1), 제2 발광 소자(LE2), 제3 발광 소자(LE3), 및 제4 발광 소자(LE4)에 흐르는 전류 밀도가 높아질수록 제1 발광 소자(LE1), 제2 발광 소자(LE2), 제3 발광 소자(LE3), 및 제4 발광 소자(LE4)의 내부 양자 효율은 낮아질 수 있다. 도 7에서 X축은 전류 밀도(단위는 J(A/cm2)를 나타내고, Y축은 내부 양자 효율(IQE)을 나타낸다.
특히, 제1 발광 소자(LE1)의 내부 양자 효율은 제2 발광 소자(LE2)의 내부 양자 효율, 제3 발광 소자(LE3)의 내부 양자 효율, 및 제4 발광 소자(LE4)의 내부 양자 효율에 비해 전류 밀도에 따른 변화가 크다. 그러므로, 제1 발광 소자(LE1)의 내부 양자 효율을 높이기 위해서, 제1 발광 소자(LE1)에 흐르는 전류 밀도를 낮출 필요가 있다. 제1 발광 소자(LE1)의 면적이 클수록 제1 발광 소자(LE1)에 흐르는 전류 밀도는 낮아질 수 있다. 그러므로, 제1 발광 소자(LE1)의 내부 양자 효율(IQE)을 높이기 위해서는, 제1 발광 소자(LE1)의 면적을 늘릴 필요가 있다. 이로 인해, 제1 발광 소자(LE1)의 면적은 제2 발광 소자(LE2)의 면적, 제3 발광 소자(LE3)의 면적, 및 제4 발광 소자(LE4)의 면적 각각보다 클 수 있다.
또한, 제3 발광 소자(LE3)의 내부 양자 효율이 제2 발광 소자(LE2)의 내부 양자 효율(IQE), 및 제4 발광 소자(LE4)의 내부 양자 효율(IQE)에 비해 전류 밀도에 따른 변화가 작은 경우, 제2 발광 소자(LE2)의 면적과 제4 발광 소자(LE4)의 면적 각각은 제3 발광 소자(LE3)의 면적보다 클 수 있다.
제1 발광 소자(LE1)의 제1 대각 방향(DD1)의 길이는 제2 발광 소자(LE2)의 제1 대각 방향(DD1)의 길이와 실질적으로 동일하고, 제3 발광 소자(LE3)의 제1 대각 방향(DD1)의 길이보다 길 수 있다. 또한, 제1 발광 소자(LE1)의 제2 대각 방향(DD2)의 길이는 제2 발광 소자(LE2)의 제2 대각 방향(DD2)의 길이와 제3 발광 소자(LE3)의 제2 대각 방향(DD2)의 길이 각각보다 길 수 있다. 제1 대각 방향(DD1)은 제1 방향(DR1) 및 제2 방향(DR2)의 사이의 방향으로, 제1 방향(DR1)과 제2 방향(DR2)으로부터 45도 기울어진 방향일 수 있다. 제2 대각 방향(DD2)은 제1 대각 방향(DD1)과 직교하는 방향일 수 있다.
제1 발광 소자(LE1)의 제1 대각 방향(DD1)의 길이와 제2 발광 소자(LE2)의 제1 대각 방향(DD1)의 길이 각각은 제3 발광 소자(LE3)의 제1 대각 방향(DD1)의 길이보다 1.5 배 이상 길 수 있다. 제1 발광 소자(LE1)의 제2 대각 방향(DD2)의 길이는 제2 발광 소자(LE2)의 제2 대각 방향(DD2)의 길이와 제3 발광 소자(LE3)의 제2 대각 방향(DD2)의 길이 각각보다 1.5 배 이상 길 수 있다. 도 3에서는 설명의 편의를 위해 제1 발광 소자(LE1)의 제1 대각 방향(DD1)의 길이와 제2 발광 소자(LE2)의 제1 대각 방향(DD1)의 길이 각각은 제3 발광 소자(LE3)의 제1 대각 방향(DD1)의 길이보다 3 배 긴 것을 예시하였다. 또한, 제1 발광 소자(LE1)의 제2 대각 방향(DD2)의 길이는 제2 발광 소자(LE2)의 제2 대각 방향(DD2)의 길이와 제3 발광 소자(LE3)의 제2 대각 방향(DD2)의 길이 각각보다 3 배 긴 것을 예시하였다.
제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각은 제1 대각 방향(DD1)의 두 변과 제2 대각 방향(DD2)의 두 변을 갖는 사각형의 평면 형태를 가질 수 있다. 제1 발광 소자(LE1)들 각각은 제1 대각 방향(DD1)의 길이와 제2 대각 방향(DD2)의 길이가 실질적으로 동일한 정사각형의 평면 형태를 가질 수 있다. 제2 발광 소자(LE2)들 각각은 제1 대각 방향(DD1)의 길이가 제2 대각 방향(DD2)의 길이보다 긴 직사각형의 평면 형태를 가질 수 있다. 제3 발광 소자(LE3)들 각각은 제1 대각 방향(DD1)의 길이와 제2 대각 방향(DD2)의 길이가 실질적으로 동일한 정사각형의 평면 형태를 가질 수 있다. 제4 발광 소자(LE4)들 각각은 제2 대각 방향(DD2)의 길이가 제1 대각 방향(DD1)의 길이보다 긴 직사각형의 평면 형태를 가질 수 있다.
제1 발광 소자(LE1)들 각각은 두 개의 제2 발광 소자(LE2)들과 두 개의 제4 발광 소자(LE4)들에 의해 둘러싸일 수 있다. 예를 들어, 제1 발광 소자(LE1)들 각각의 제1 측과 제2 측 각각에는 제2 발광 소자(LE2)가 배치되고, 제3 측과 제4 측 각각에는 제4 발광 소자(LE4)가 배치될 수 있다. 이 경우, 제1 발광 소자(LE1)들 각각의 제1 측과 제2 측은 서로 마주보는 측이고, 제3 측과 제4 측은 서로 마주보는 측일 수 있다.
제3 발광 소자(LE3)들 각각은 두 개의 제2 발광 소자(LE2)들과 두 개의 제4 발광 소자(LE4)들에 의해 둘러싸일 수 있다. 예를 들어, 제3 발광 소자(LE1)들 각각의 제1 측과 제2 측 각각에는 제2 발광 소자(LE2)가 배치되고, 제3 측과 제4 측 각각에는 제4 발광 소자(LE4)가 배치될 수 있다. 이 경우, 제3 발광 소자(LE3)들 각각의 제1 측과 제2 측은 서로 마주보는 측이고, 제3 측과 제4 측은 서로 마주보는 측일 수 있다.
제1 방향(DR1)에서 이웃하는 제1 발광 소자(LE1)들 사이에는 제3 발광 소자(LE3)가 배치될 수 있다. 또한, 제1 방향(DR1)에서 이웃하는 제3 발광 소자(LE3)들 사이에는 제1 발광 소자(LE1)가 배치될 수 있다. 즉, 제1 발광 소자(LE1)들과 제3 발광 소자(LE3)들은 제1 방향(DR1)에서 교번하여 배치될 수 있다.
제2 방향(DR2)에서 이웃하는 제1 발광 소자(LE1)들 사이에는 제3 발광 소자(LE3)가 배치될 수 있다. 또한, 제2 방향(DR2)에서 이웃하는 제3 발광 소자(LE3)들 사이에는 제1 발광 소자(LE1)가 배치될 수 있다. 즉, 제1 발광 소자(LE1)들과 제3 발광 소자(LE3)들은 제2 방향(DR2)에서 교번하여 배치될 수 있다.
제1 대각 방향(DD1)에서 이웃하는 제2 발광 소자(LE2)들 사이에는 제3 발광 소자(LE3)가 배치될 수 있다. 또한, 제1 대각 방향(DD1)에서 이웃하는 제3 발광 소자(LE3)들 사이에는 제2 발광 소자(LE2)가 배치될 수 있다. 즉, 제2 발광 소자(LE2)들과 제3 발광 소자(LE3)들은 제1 대각 방향(DD1)에서 교번하여 배치될 수 있다.
제2 대각 방향(DD2)에서 이웃하는 제1 발광 소자(LE1)들 사이에는 제2 발광 소자(LE2)가 배치될 수 있다. 또한, 제2 대각 방향(DD2)에서 이웃하는 제2 발광 소자(LE2)들 사이에는 제1 발광 소자(LE1)가 배치될 수 있다. 즉, 제1 발광 소자(LE1)들과 제2 발광 소자(LE2)들은 제2 대각 방향(DD2)에서 교번하여 배치될 수 있다.
제1 대각 방향(DD1)에서 이웃하는 제1 발광 소자(LE1)들 사이에는 제4 발광 소자(LE4)가 배치될 수 있다. 또한, 제1 대각 방향(DD1)에서 이웃하는 제4 발광 소자(LE4)들 사이에는 제1 발광 소자(LE1)가 배치될 수 있다. 즉, 제1 발광 소자(LE1)들과 제4 발광 소자(LE4)들은 제1 대각 방향(DD1)에서 교번하여 배치될 수 있다.
제2 대각 방향(DD2)에서 이웃하는 제4 발광 소자(LE4)들 사이에는 제3 발광 소자(LE3)가 배치될 수 있다. 또한, 제2 대각 방향(DD2)에서 이웃하는 제3 발광 소자(LE3)들 사이에는 제4 발광 소자(LE4)가 배치될 수 있다. 즉, 제3 발광 소자(LE3)들과 제4 발광 소자(LE4)들은 제2 대각 방향(DD2)에서 교번하여 배치될 수 있다.
도 3과 같이, 전류 밀도에 따른 제1 발광 소자(LE1)의 내부 양자 효율, 제2 발광 소자(LE2)의 내부 양자 효율, 제3 발광 소자(LE3)의 내부 양자 효율, 및 제4 발광 소자(LE4)의 내부 양자 효율을 고려하는 경우, 제1 발광 소자(LE1)의 면적은 제2 발광 소자(LE2)의 면적, 제3 발광 소자(LE3)의 면적, 및 제4 발광 소자(LE4)의 면적 각각보다 크고, 제2 발광 소자(LE2)의 면적과 제4 발광 소자(LE4)의 면적 각각은 제3 발광 소자(LE3)의 면적보다 클 수 있다. 그러므로, 제1 화소 회로부(PXC1)의 면적과 제1 발광 소자(LE1)의 면적은 상이하고, 제2 화소 회로부(PXC2)의 면적과 제2 발광 소자(LE2)의 면적은 상이할 수 있다. 또한, 제3 화소 회로부(PXC3)의 면적과 제3 발광 소자(LE3)의 면적은 상이하고, 제4 화소 회로부(PXC4)의 면적과 제4 발광 소자(LE4)의 면적은 상이할 수 있다. 예를 들어, 제1 발광 소자(LE1)의 면적은 제1 화소 회로부(PXC1)의 면적보다 클 수 있다. 제3 발광 소자(LE3)의 면적은 제3 화소 회로부(PXC3)의 면적보다 작을 수 있다.
또한, 제1 화소 회로부(PXC1)들, 제2 화소 회로부(PXC2)들, 제3 화소 회로부(PXC3)들, 및 제4 화소 회로부(PXC4)들 각각은 제1 방향(DR1)의 두 변과 제2 방향(DR2)의 두 변을 갖는 직사각형의 평면 형태를 갖는데 비해, 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각은 제1 대각 방향(DD1)의 두 변과 제2 대각 방향(DD2)의 두 변을 갖는 직사각형 또는 정사각형의 평면 형태를 가질 수 있다.
그러므로, 제1 발광 소자(LE1)들 각각은 제1 화소 회로부(PXC1)의 적어도 일부와 중첩할 수 있다. 예를 들어, 도 3과 같이 제1 발광 소자(LE1)의 면적은 제1 화소 회로부(PXC1)의 면적보다 크기 때문에, 제1 화소 회로부(PXC1)는 제1 발광 소자(LE1)와 완전히 중첩할 수 있다.
제2 발광 소자(LE2)들 각각은 제2 화소 회로부(PXC2)의 적어도 일부와 중첩할 수 있다. 제4 발광 소자(LE4)들 각각은 제4 화소 회로부(PXC4)의 적어도 일부와 중첩할 수 있다.
제3 발광 소자(LE3)들 각각은 제3 화소 회로부(PXC3)의 적어도 일부와 중첩할 수 있다. 예를 들어, 도 3과 같이 제3 발광 소자(LE3)의 면적은 제3 화소 회로부(PXC3)의 면적보다 작기 때문에, 제3 발광 소자(LE3)는 제3 화소 회로부(PXC3)와 완전히 중첩할 수 있다.
제1 화소 회로부(PXC1)가 그에 대응하는 제1 발광 소자(LE1)와 중첩하는 위치, 제2 화소 회로부(PXC2)가 그에 대응하는 제2 발광 소자(LE2)와 중첩하는 위치, 제3 화소 회로부(PXC3)가 그에 대응하는 제3 발광 소자(LE3)와 중첩하는 위치, 및 제4 화소 회로부(PXC4)가 그에 대응하는 제4 발광 소자(LE4)와 중첩하는 위치는 서로 다를 수 있다.
제1 화소 회로부(PXC1)와 제1 발광 소자(LE1)를 연결하는 제1 화소 전극(PXE1)은 제1 화소 회로부(PXC1)의 일 측에 가깝게 배치될 수 있다. 예를 들어, 제1 화소 전극(PXE1)들 각각은 제1 화소 회로부(PXC1)의 상 측에 가깝게 배치될 수 있다.
제2 화소 회로부(PXC2)와 제2 발광 소자(LE2)를 연결하는 제2 화소 전극(PXE2)은 제2 화소 회로부(PXC2)의 일 측에 가깝게 배치될 수 있다. 예를 들어, 제2 화소 전극(PXE2)들 각각은 제2 화소 회로부(PXC2)의 하 측에 가깝게 배치될 수 있다.
제3 화소 회로부(PXC3)와 제3 발광 소자(LE3)를 연결하는 제3 화소 전극(PXE3)은 제3 화소 회로부(PXC3)의 중앙에 가깝게 배치될 수 있다.
제4 화소 회로부(PXC4)와 제4 발광 소자(LE4)를 연결하는 제4 화소 전극(PXE4)은 제4 화소 회로부(PXC4)의 일 측에 가깝게 배치될 수 있다. 예를 들어, 제4 화소 전극(PXE4)들 각각은 제4 화소 회로부(PXC2)의 하 측에 가깝게 배치될 수 있다.
도 3과 같이, 제1 발광 소자(LE1)의 면적은 제2 발광 소자(LE2)의 면적, 제3 발광 소자(LE3)의 면적, 및 제4 발광 소자(LE4)의 면적 각각보다 클 수 있다. 이로 인해, 제1 발광 소자(LE1)에 흐르는 전류 밀도를 낮출 수 있으므로, 제1 발광 소자(LE1)의 내부 양자 효율을 높일 수 있다.
또한, 도 3과 같이 다이아몬드 또는 마름모의 평면 배치를 갖는 제1 발광 소자(LE1), 제2 발광 소자(LE2), 제3 발광 소자(LE3), 및 제4 발광 소자(LE4)가 하나의 화소(PX)를 구성하는 펜타일TM 구조로 설계될 수 있다.
한편, 도 3에서는 제1 발광부(EA1)가 제1 광을 발광하고, 제2 발광부(EA2)와 제4 발광부(EA4)가 제2 광을 발광하며, 제3 발광부(EA3)가 제3 광을 발광하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 발광부(EA1)가 제1 광을 발광하고, 제2 발광부(EA2)와 제4 발광부(EA4)가 제3 광을 발광하며, 제3 발광부(EA3)가 제2 광을 발광할 수 있다. 또는, 제1 발광부(EA1)가 제1 광을 발광하고, 제2 발광부(EA2)가 제2 광을 발광하며, 제3 발광부(EA3)가 제3 광을 발광하고, 제4 발광부(EA4)는 제4 광을 발광할 수 있다. 제4 광은 노란색 파장 대역의 광일 수 있다. 이 경우, 제4 광의 메인 피크 파장은 대략 550㎚ 내지 600㎚에 위치할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
또한, 도 3에서는 제1 발광부(EA1), 제2 발광부(EA2), 제3 발광부(EA3), 및 제4 발광부(EA4)가 직사각형 또는 정사각형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 발광부(EA1), 제2 발광부(EA2), 제3 발광부(EA3), 및 제4 발광부(EA4)는 직사각형이나 정사각형이 아닌 다른 사각형, 삼각형, 오각형, 육각형, 및 팔각형과 같은 다각형, 원형, 타원형, 또는 비정형의 형태를 가질 수 있다.
도 8은 도 3의 A-A'와 B-B'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다. 도 9는 도 8의 제1 발광 소자의 일 예를 상세히 보여주는 확대 단면도이다.
도 8 및 도 9를 참조하면, 표시 패널(100)은 반도체 회로 기판(110), 발광 소자층(120) 및 충진층(130)을 포함할 수 있다. 반도체 회로 기판(110)은 기판(SUB), 복수의 화소 회로부들(PXC1, PXC2, PXC3, PXC4), 및 복수의 화소 전극들(PXE1, PXE2, PXE3, PXE4)을 포함할 수 있다.
기판(SUB)은 실리콘 웨이퍼 기판일 수 있다. 기판(SUB)은 단결정 실리콘으로 이루어질 수 있다.
복수의 화소 회로부들(PXC1, PXC2, PXC3, PXC4) 각각은 기판(SUB)에 배치될 수 있다. 복수의 화소 회로부들(PXC1, PXC2, PXC3, PXC4) 각각은 반도체 공정을 이용하여 형성된 CMOS(Complementary Metal-Oxide Semiconductor) 회로를 포함할 수 있다. 또는, 복수의 화소 회로부들(PXC1, PXC2, PXC3, PXC4) 각각은 박막 트랜지스터 공정을 이용하여 형성된 박막 트랜지스터 회로를 포함할 수 있다.
복수의 화소 회로부들(PXC1, PXC2, PXC3, PXC4)은 표시 영역(DA)에 배치될 수 있다. 복수의 화소 회로부들(PXC1, PXC2, PXC3, PXC4) 각각은 복수의 화소 전극들(PXE1, PXE2, PXE3, PXE4) 중에서 그에 대응되는 화소 전극에 연결될 수 있다. 즉, 복수의 화소 회로부들(PXC1, PXC2, PXC3, PXC4)과 복수의 화소 전극들(PXE1, PXE2, PXE3, PXE4)은 일대일로 대응되게 연결될 수 있다.
예를 들어, 제1 화소 회로부(PXC1)는 제1 화소 전극(PXE1)에 화소 전압 또는 애노드 전압을 공급할 수 있다. 제2 화소 회로부(PXC2)는 제2 화소 전극(PXE2)에 화소 전압 또는 애노드 전압을 공급할 수 있다. 제3 화소 회로부(PXC3)는 제3 화소 전극(PXE3)에 화소 전압 또는 애노드 전압을 공급할 수 있다. 제4 화소 회로부(PXC4)는 제4 화소 전극(PXE4)에 화소 전압 또는 애노드 전압을 공급할 수 있다.
제1 화소 전극(PXE1)은 제1 화소 회로부(PXC1) 상에 배치될 수 있다. 제1 화소 전극(PXE1)은 제1 화소 회로부(PXC1)로부터 노출된 노출 전극일 수 있다. 즉, 제1 화소 전극(PXE1)은 제1 화소 회로부(PXC1)의 상면으로부터 돌출될 수 있다. 제1 화소 전극(PXE1)은 제1 화소 회로부(PXC1)와 일체로 형성될 수 있다.
제2 화소 전극(PXE2)은 제2 화소 회로부(PXC2) 상에 배치될 수 있다. 제2 화소 전극(PXE2)은 제2 화소 회로부(PXC2)로부터 노출된 노출 전극일 수 있다. 즉, 제2 화소 전극(PXE2)은 제2 화소 회로부(PXC2)의 상면으로부터 돌출될 수 있다. 제2 화소 전극(PXE2)은 제2 화소 회로부(PXC2)와 일체로 형성될 수 있다.
제3 화소 전극(PXE3)은 제3 화소 회로부(PXC3) 상에 배치될 수 있다. 제3 화소 전극(PXE3)은 제3 화소 회로부(PXC3)로부터 노출된 노출 전극일 수 있다. 즉, 제3 화소 전극(PXE3)은 제3 화소 회로부(PXC3)의 상면으로부터 돌출될 수 있다. 제3 화소 전극(PXE3)은 제3 화소 회로부(PXC3)와 일체로 형성될 수 있다.
제4 화소 전극(PXE4)은 제4 화소 회로부(PXC4) 상에 배치될 수 있다. 제4 화소 전극(PXE4)은 제4 화소 회로부(PXC4)로부터 노출된 노출 전극일 수 있다. 즉, 제4 화소 전극(PXE4)은 제4 화소 회로부(PXC4)의 상면으로부터 돌출될 수 있다. 제4 화소 전극(PXE4)은 제4 화소 회로부(PXC4)와 일체로 형성될 수 있다.
제1 화소 전극(PXE1), 제2 화소 전극(PXE2), 제3 화소 전극(PXE3), 및 제4 화소 전극(PXE4)은 알루미늄(Al), 금(Au), 구리(Cu), 금(Au)과 주석(Sn)의 합금, 은(Ag)과 주석(Sn)의 합금, 및 주석(Sn), 금(Au), 또는 구리(Cu)의 합금을 포함할 수 있다.
발광 소자층(120)은 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들을 포함하여, 광을 발광하는 층일 수 있다. 발광 소자층(120)은 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 제4 발광 소자(LE4)들, 연결 전극(CNE)들, 접촉 전극(CTE)들, 공통 전극층(CEL), 및 비도핑 반도체층(USEM)을 포함할 수 있다.
연결 전극(CNE)은 제1 화소 전극(PXE1)들, 제2 화소 전극(PXE2)들, 제3 화소 전극(PXE3)들, 및 제4 화소 전극(PXE4)들 각각 상에 배치될 수 있다. 즉, 연결 전극(CNE)들은 제1 화소 전극(PXE1)들, 제2 화소 전극(PXE2)들, 제3 화소 전극(PXE3)들, 및 제4 화소 전극(PXE4)들과 일대일로 대응되게 연결될 수 있다. 연결 전극(CNE)들은 제조 공정에서 제1 화소 전극(PXE1)과 제1 발광 소자(LE1), 제2 화소 전극(PXE2)과 제2 발광 소자(LE2), 제3 화소 전극(PXE3)과 제3 발광 소자(LE3), 및 제4 화소 전극(PXE4)과 제4 발광 소자(LE4)를 접착하기 위한 본딩 금속(bonding metal)의 역할을 할 수 있다. 예를 들어, 연결 전극(CNE)들은 금(Au), 구리(Cu), 금(Au)과 주석(Sn)의 합금, 은(Ag)과 주석(Sn)의 합금, 및 주석(Sn), 금(Au), 또는 구리(Cu)의 합금을 포함할 수 있다. 또는, 연결 전극(CNE)들은 티타늄(Ti), 백금(Pt) 또는 티타늄(Ti)과 백금(Pt)의 합금을 포함할 수 있다.
접촉 전극(CTE)들은 연결 전극(CNE)들에 일대일로 연결될 수 있다. 접촉 전극(CTE)들 각각은 그에 대응되는 연결 전극(CNE)에 연결될 수 있다. 접촉 전극(CTE)들은 제1 발광 소자(LE1)들 각각과 연결 전극(CNE) 사이, 제2 발광 소자(LE2)들 각각과 연결 전극(CNE) 사이, 제3 발광 소자(LE3)들 각각과 연결 전극(CNE) 사이, 및 제4 발광 소자(LE4)들 각각과 연결 전극(CNE) 사이에 배치될 수 있다. 접촉 전극(CTE)들 각각은 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각의 제1 반도체층(SEM1)에 연결될 수 있다.
제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각은 그에 대응되는 접촉 전극(CTE) 상에 배치될 수 있다. 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들은 접촉 전극(CTE)들에 일대일로 연결될 수 있다. 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각은 제3 방향(DR3)으로 연장되는 수직 발광 다이오드 소자일 수 있다. 즉, 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각의 제3 방향(DR3)의 길이는 수평 방향의 길이보다 길 수 있다. 수평 방향의 길이는 제1 방향(DR1)의 길이 또는 제2 방향(DR2)의 길이를 가리킨다.
제1 발광 소자(LE1)들 각각은 마이크로 발광 다이오드(micro light emitting diode) 소자 또는 나노 발광 다이오드(nano light emitting diode)일 수 있다. 제1 발광 소자(LE1)들 각각은 도 9와 같이 제3 방향(DR3)에서 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)을 포함할 수 있다. 제1 반도체층(SEM1), 전자 저지층(EBL), 활성층(MQW), 초격자층(SLT), 및 제2 반도체층(SEM2)은 제3 방향(DR3)으로 순차적으로 적층될 수 있다.
제1 반도체층(SEM1)은 연결 전극(112) 상에 배치될 수 있다. 제1 반도체층(SEM1)은 Mg, Zn, Ca, Se, Ba 등과 같은 제1 도전형 도펀트가 도핑될 수 있다. 예를 들어, 제1 반도체층(31)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제1 반도체층(31)의 두께(Tsem1)는 대략 30 내지 200㎚일 수 있다.
전자 저지층(EBL)은 제1 반도체층(SEM1) 상에 배치될 수 있다. 전자 저지층(EBL)은 너무 많은 전자가 활성층(MQW)으로 흐르는 것을 억제 또는 방지하기 위한 층일 수 있다. 예를 들어, 전자 저지층(EBL)은 p형 Mg로 도핑된 p-AlGaN일 수 있다. 전자 저지층(EBL)의 두께(Tebl)는 대략 10 내지 50㎚일 수 있다. 전자 저지층(EBL)은 생략될 수 있다.
활성층(MQW)은 전자 저지층(EBL) 상에 배치될 수 있다. 활성층(MQW)은 제1 반도체층(SEM1)과 제2 반도체층(SEM2)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
활성층(MQW)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(MQW)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 우물층의 두께는 대략 1 내지 4㎚이고, 배리어층의 두께는 3 내지 10㎚일 수 있다.
또는, 활성층(MQW)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
활성층(MQW)이 InGaN를 포함하는 경우, 인듐의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐의 함량이 증가할수록 활성층이 방출하는 광의 파장 대역이 적색 파장 대역으로 이동하고, 인듐의 함량이 감소할수록 방출하는 광의 파장 대역이 청색 파장 대역으로 이동할 수 있다. 그러므로, 제1 발광 소자(LE1)의 활성층(MQW)의 인듐(In)의 함량은 제2 발광 소자(LE2)와 제4 발광 소자(LE4) 각각의 활성층(MQW)의 인듐(In)의 함량보다 높을 수 있다. 또한, 제2 발광 소자(LE2)와 제4 발광 소자(LE4) 각각의 활성층(MQW)의 인듐(In)의 함량은 제3 발광 소자(LE3)의 활성층(MQW)의 인듐(In)의 함량보다 높을 수 있다. 예를 들어, 제3 발광 소자(LE3)의 활성층(MQW)의 인듐(In)의 함량은 대략 15%이고, 제2 발광 소자(LE2)의 활성층(MQW)의 인듐(In)의 함량은 대략 25%이며, 제1 발광 소자(LE1)의 활성층(MQW)의 인듐(In)의 함량은 35% 이상일 수 있다. 즉, 활성층(MQW)의 인듐(In)의 함량을 조정함으로써, 제1 발광 소자(LE1)는 제1 광을 발광하고, 제2 발광 소자(LE2)는 제2 광을 발광하며, 제3 발광 소자(LE3)는 제3 광을 발광할 수 있다.
활성층(MQW) 상에는 초격자층(SLT)이 배치될 수 있다. 초격자층(SLT)은 제2 반도체층(SEM2)과 활성층(MQW) 사이의 응력을 완화하기 위한 층일 수 있다. 예를 들어, 초격자층(SLT)은 InGaN 또는 GaN로 형성될 수 있다. 초격자층(SLT)의 두께(Tslt)는 대략 50 내지 200㎚일 수 있다. 초격자층(SLT)은 생략될 수 있다.
제2 반도체층(SEM2)은 초격자층(SLT) 상에 배치될 수 있다. 제2 반도체층(SEM2)은 Si, Ge, Sn 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예를 들어, 제2 반도체층(SEM2)은 n형 Si로 도핑된 n-GaN일 수 있다. 제2 반도체층(SEM2)의 두께(Tsem2)는 대략 500㎚ 내지 1㎛일 수 있다.
제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 상에는 공통 전극층(CEL)이 배치될 수 있다. 공통 전극층(CEL)은 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들에 공통적으로 연결될 수 있다. 공통 전극층(CEL)은 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각의 제2 반도체층(SEM2)에 연결될 수 있다.
절연막(INS)은 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각의 측면과 상면 일부 상에 배치될 수 있다. 절연막(INS)은 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각에서 접촉 전극(CTE)에 의해 덮이지 않고 노출된 상면 상에 배치될 수 있다. 절연막(INS)은 접촉 전극(CTE)들 각각의 측면과 접촉할 수 있다. 절연막(INS)은 제1 방향(DR1), 제2 방향(DR2), 제1 대각 방향(DD1), 및 제2 대각 방향(DD2)으로 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 중에서 서로 인접한 발광 소자들 사이에서 공통 전극층(CEL) 상에 배치될 수 있다. 절연막(INS)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다. 절연막(INS)의 두께는 대략 0.1㎛일 수 있다.
반사막(RF)은 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들로부터 발광된 광 중에서 상부 방향이 아니라 상하좌우 측면 방향으로 진행하는 광을 반사하는 역할을 한다. 반사막(RF)은 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각의 측면과 상면 상에 배치되는 절연막(INS)을 덮도록 배치될 수 있다. 반사막(RF)은 접촉 전극(CTE)들 각각의 측면과 접촉할 수 있다.
반사막(RF)은 알루미늄(Al) 또는 은(Ag)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 이 경우, 반사막(RF)의 두께는 대략 0.1㎛일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
또는, 반사막(RF)은 분산 브래그 반사경(Distributed Bragg Reflector)일 수 있다. 이 경우, 반사막(RF)은 복수의 고굴절층들과 복수의 저굴절층들이 교번하여 배치될 수 있다.
공통 전극층(CEL)은 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각의 제2 반도체층(SEM2)과 일체로 형성될 수 있다. 공통 전극층(CEL)은 제2 반도체층(SEM2)과 동일한 물질을 포함할 수 있다. 예를 들어, 공통 전극층(CEL)은 n형 Si로 도핑된 n-GaN일 수 있다.
공통 전극층(CEL)은 도 2와 같이 제1 공통 전압 공급 영역(CVA1)과 제2 공통 전압 공급 영역(CVA2)에서 복수의 공통 전압 공급부(CVS)들에 연결될 수 있다. 그러므로, 공통 전압은 공통 전극층(CEL)을 통해 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각의 제2 반도체층(SEM2)에 공급될 수 있다.
비도핑 반도체층(USEM)은 공통 전극층(CEL) 상에 배치될 수 있다. 비도핑 반도체층(USEM)은 도펀트가 도핑되지 않은 반도체층, 즉 비도핑(Undoped) 반도체층으로 형성될 수 있다. 예를 들어, 비도핑 반도체층(USEM)은 도펀트가 도핑되지 않은 GaN일 수 있다. 이로 인해, 비도핑 반도체층(USEM)은 도전성을 갖지 않는 비도전층일 수 있다. 즉, 비도핑 반도체층(USEM)은 절연층일 수 있다. 비도핑 반도체층(USEM)은 생략될 수 있다.
충진층(130)은 제3 방향(DR3)에서 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각과 기판(SUB) 사이의 공간을 채울 수 있다. 충진층(130)은 제1 방향(DR1), 제2 방향(DR2), 제1 대각 방향(DD1), 및 제2 대각 방향(DD2)에서 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 사이의 공간을 채울 수 있다.
충진층(130)은 플럭싱 언더필(fluxing underfill)을 포함할 수 있다. 예를 들어, 충진층(130)은 비도전성 접착제(Non-Conducted Paste), 일 예로 에폭시 기반의 열 경화성 소재를 포함할 수 있다. 또는, 충진층(130)은 실리콘 산화막(SiO2)을 포함할 수 있다.
도 8 및 도 9와 같이, 표시 패널(100)은 제1 광을 발광하는 제1 발광 소자(LE1), 제2 광을 발광하는 제2 발광 소자(LE2), 및 제3 광을 발광하는 제3 발광 소자(LE3)를 포함함으로써, 파장 변환층 없이 다양한 색을 표시할 수 있을 뿐만 아니라, 파장 변환층을 구획하기 위한 격벽이 필요 없다.
도 10은 또 다른 실시예에 따른 표시 패널의 표시 영역을 보여주는 레이아웃 도이다. 도 11은 도 10의 C-C', D-D', E-E', 및 F-F'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 10과 도 11의 실시예는 화소(PX)가 제1 화소 전극(PXE1)과 제1 발광 소자(LE1) 사이에 배치되는 제1 화소 연결 전극(PCE1), 제2 화소 전극(PXE2)과 제2 발광 소자(LE2) 사이에 배치되는 제2 화소 연결 전극(PCE2), 제3 화소 전극(PXE3)과 제3 발광 소자(LE3) 사이에 배치되는 제3 화소 연결 전극(PCE3), 및 제4 화소 전극(PXE4)과 제4 발광 소자(LE4) 사이에 배치되는 제4 화소 연결 전극(PCE2)을 더 포함하는 것에서 도 3 및 도 8의 실시예와 차이가 있다. 도 10과 도 11에서는 도 3 및 도 8의 실시예와 중복된 설명은 생략한다.
도 10과 도 11을 참조하면, 제1 화소 연결 전극(PCE1)은 제1 화소 전극(PXE1) 상에 배치될 수 있다. 제1 발광 소자(LE1)의 연결 전극(CNE)은 제1 화소 연결 전극(PCE1) 상에 배치될 수 있다. 제1 화소 연결 전극(PCE1)은 제1 화소 전극(PXE1)과 제1 발광 소자(LE1)의 연결 전극(CNE) 사이에 배치될 수 있다. 즉, 제1 화소 연결 전극(PCE1)은 제1 화소 전극(PXE1)과 제1 발광 소자(LE1)의 연결 전극(CNE)을 연결하는 역할을 한다. 제1 화소 연결 전극(PCE1)은 제1 화소 구동부(PXC1)의 중앙으로부터 상측으로 연장될 수 있다.
제2 화소 연결 전극(PCE2)은 제2 화소 전극(PXE2) 상에 배치될 수 있다. 제2 발광 소자(LE2)의 연결 전극(CNE)은 제2 화소 연결 전극(PCE2) 상에 배치될 수 있다. 제2 화소 연결 전극(PCE2)은 제2 화소 전극(PXE2)과 제2 발광 소자(LE2)의 연결 전극(CNE) 사이에 배치될 수 있다. 즉, 제2 화소 연결 전극(PCE2)은 제2 화소 전극(PXE2)과 제2 발광 소자(LE2)의 연결 전극(CNE)을 연결하는 역할을 한다. 제2 화소 연결 전극(PCE2)은 제2 화소 구동부(PXC2)의 중앙으로부터 하측으로 연장될 수 있다.
제3 화소 연결 전극(PCE3)은 제3 화소 전극(PXE3) 상에 배치될 수 있다. 제3 발광 소자(LE3)의 연결 전극(CNE)은 제3 화소 연결 전극(PCE3) 상에 배치될 수 있다. 제3 화소 연결 전극(PCE3)은 제3 화소 전극(PXE3)과 제3 발광 소자(LE3)의 연결 전극(CNE) 사이에 배치될 수 있다. 즉, 제3 화소 연결 전극(PCE3)은 제3 화소 전극(PXE3)과 제3 발광 소자(LE3)의 연결 전극(CNE)을 연결하는 역할을 한다. 제3 화소 연결 전극(PCE3)은 제3 화소 구동부(PXC3)의 중앙에 배치될 수 있다.
제4 화소 연결 전극(PCE4)은 제4 화소 전극(PXE4) 상에 배치될 수 있다. 제4 발광 소자(LE4)의 연결 전극(CNE)은 제4 화소 연결 전극(PCE4) 상에 배치될 수 있다. 제4 화소 연결 전극(PCE4)은 제4 화소 전극(PXE4)과 제4 발광 소자(LE4)의 연결 전극(CNE) 사이에 배치될 수 있다. 즉, 제4 화소 연결 전극(PCE4)은 제4 화소 전극(PXE4)과 제4 발광 소자(LE4)의 연결 전극(CNE)을 연결하는 역할을 한다. 제4 화소 연결 전극(PCE4)은 제4 화소 구동부(PXC4)의 중앙으로부터 하측으로 연장될 수 있다.
제1 화소 전극(PXE1), 제2 화소 전극(PXE2), 제3 화소 전극(PXE3), 및 제4 화소 전극(PXE4) 상에는 제1 연결 절연막(CINS1)이 배치될 수 있다. 제1 연결 절연막(CINS1)은 제1 화소 전극(PXE1), 제2 화소 전극(PXE2), 제3 화소 전극(PXE3), 및 제4 화소 전극(PXE4)을 덮도록 배치될 수 있다. 제1 연결 절연막(CINS1)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다.
제1 화소 연결 전극(PCE1), 제2 화소 연결 전극(PCE2), 제3 화소 연결 전극(PCE3), 및 제4 화소 연결 전극(PCE2) 각각은 제1 서브 화소 연결 전극(SPCE1)과 제2 서브 화소 연결 전극(SPCE2)을 포함할 수 있다.
제1 연결 절연막(CINS1) 상에는 제1 화소 연결 전극(PCE1), 제2 화소 연결 전극(PCE2), 제3 화소 연결 전극(PCE3), 및 제4 화소 연결 전극(PCE2) 각각의 제1 서브 화소 연결 전극(SPCE1)이 배치될 수 있다. 제1 서브 화소 연결 전극(SPCE1)은 제1 연결 절연막(CINS1)을 관통하는 제1 연결 콘택홀(CCT1)을 통해 제1 화소 전극(PXE1), 제2 화소 전극(PXE2), 제3 화소 전극(PXE3), 또는 제4 화소 전극(PXE4)에 연결될 수 있다. 제1 서브 화소 연결 전극(SPCE1)은 금(Au), 구리(Cu), 금(Au)과 주석(Sn)의 합금, 은(Ag)과 주석(Sn)의 합금, 및 주석(Sn), 금(Au), 또는 구리(Cu)의 합금을 포함할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 서브 화소 연결 전극(SPCE1) 상에는 제2 연결 절연막(CINS2)이 배치될 수 있다. 제2 연결 절연막(CINS2)은 제1 서브 화소 연결 전극(SPCE1)을 덮도록 배치될 수 있다. 제2 연결 절연막(CINS2)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다.
제2 연결 절연막(CINS2)은 그를 관통하여 제1 서브 화소 연결 전극(SPCE1)을 노출하는 제2 연결 콘택홀(CCT2)을 포함할 수 있다.
제2 서브 화소 연결 전극(SPCE2)은 제2 연결 콘택홀(CCT2) 내에 배치될 수 있다. 제2 화소 연결 전극(SPCE2)의 상면과 제2 연결 절연막(CINS2)의 상면은 평탄할 수 있다. 제2 서브 화소 연결 전극(SPCE2)은 금(Au), 구리(Cu), 금(Au)과 주석(Sn)의 합금, 은(Ag)과 주석(Sn)의 합금, 및 주석(Sn), 금(Au), 또는 구리(Cu)의 합금을 포함할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
한편, 제1 발광 소자(LE1)의 내부 양자 효율을 높이기 위해, 제1 발광 소자(LE1)의 면적을 제2 발광 소자(LE2)의 면적, 제3 발광 소자(LE3)의 면적, 및 제4 발광 소자(LE4)의 면적 각각보다 크게 하고, 화소(PX)들 각각의 제1 발광 소자(LE1), 제2 발광 소자(LE2), 제3 발광 소자(LE3), 및 제4 발광 소자(LE4)를 다이아몬드 또는 마름모의 평면 형태를 갖는 펜타일TM 구조로 설계한다. 이 경우, 제1 화소 회로부(PXC1)가 그에 대응하는 제1 발광 소자(LE1)와 중첩하는 위치, 제2 화소 회로부(PXC2)가 그에 대응하는 제2 발광 소자(LE2)와 중첩하는 위치, 제3 화소 회로부(PXC3)가 그에 대응하는 제3 발광 소자(LE3)와 중첩하는 위치, 및 제4 화소 회로부(PXC4)가 그에 대응하는 제4 발광 소자(LE4)와 중첩하는 위치는 서로 다를 수 있다.
도 10 및 도 11과 같이, 복수의 화소 연결 전극들(PCE1, PCE2, PCE3, PCE4)을 이용하여 복수의 화소 전극들(PXE1, PXE2, PXE3, PXE4)과 연결 전극(CNE)들을 연결하는 경우, 제1 화소 전극(PXE1), 제2 화소 전극(PXE2), 제3 화소 전극(PXE3), 및 제4 화소 전극(PXE4)인 복수의 화소 회로부들(PXC1, PXC2, PXC3, PXC4) 각각에서 동일한 위치, 예를 들어 복수의 화소 회로부들(PXC1, PXC2, PXC3, PXC4)의 중앙에 배치될 수 있다.
제2 화소 연결 전극(PCE2)이 제2 화소 전극(PXE2)으로부터 제2 화소 회로부(PXC2)와 제2 발광 소자(LE2)의 중첩 위치로 연장될 수 있다. 또한, 제4 화소 연결 전극(PCE4)이 제4 화소 전극(PXE4)으로부터 제4 화소 회로부(PXC4)와 제4 발광 소자(LE4)의 중첩 위치로 연장될 수 있다.
또한, 제1 화소 회로부(PXC1)는 제1 발광 소자(LE1)와 완전히 중첩되지만, 제1 화소 전극(PXE1)이 제3 방향(DR3)에서 제1 발광 소자(LE1)의 연결 전극(CNE)과 중첩하지 않으므로, 제1 화소 연결 전극(PCE1)은 제1 발광 소자(LE1)의 연결 전극(CNE)으로 연장될 수 있다. 나아가, 제3 화소 회로부(PXC3)는 제3 발광 소자(LE3)와 완전히 중첩될 뿐만 아니라, 제3 화소 전극(PXE3)이 제3 방향(DR3)에서 제3 발광 소자(LE3)의 연결 전극(CNE)과 중첩하므로, 제3 화소 연결 전극(PCE3)은 어느 한 방향으로 연장되지 않을 수 있다.
도 12는 또 다른 실시예에 따른 표시 패널의 표시 영역을 보여주는 레이아웃 도이다. 도 13은 도 12의 G-G'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 12와 도 13의 실시예는 제1 발광 소자(LE1)의 연결 전극(CNE)과 접촉하는 제1 화소 연결 전극(PCE1)의 면적이 확장된 것에서 도 10과 도 11의 실시예와 차이가 있다. 도 12와 도 13에서는 도 10과 도 11의 실시예와 중복된 설명은 생략한다. 도 12의 H-H', I-I', 및 J-J를 따라 절단한 표시 패널의 일 예는 도 11에 도시된 D-D', E-E', 및 F-F'를 따라 절단한 표시 패널의 일 예와 실질적으로 동일하므로, 이에 대한 도면은 생략한다.
도 12와 도 13을 참조하면, 제1 화소 회로부(PXC1)가 제1 발광 소자(LE1)와 완전히 중첩하므로, 제1 화소 연결 전극(PCE1)은 제1 화소 회로부(PXC1)의 어느 영역에서도 제1 발광 소자(LE1)에 연결될 수 있다. 그러므로, 제1 화소 연결 전극(PCE1)은 제1 화소 회로부(PXC1)의 상측에서 하측까지 배치될 수 있다. 제1 화소 회로부(PXC1)가 제2 방향(DR2)에서 연장되므로, 제1 화소 연결 전극(PCE1) 역시 제2 방향(DR2)으로 연장될 수 있다. 제1 화소 연결 전극(PCE1)의 면적은 제2 화소 연결 전극(PCE2)의 면적, 제3 화소 연결 전극(PCE3)의 면적, 및 제4 화소 연결 전극(PCE4)의 면적보다 클 수 있다. 제3 화소 연결 전극(PCE3)의 면적은 제1 화소 연결 전극(PCE1)의 면적, 제2 화소 연결 전극(PCE2)의 면적, 및 제4 화소 연결 전극(PCE4)의 면적보다 작을 수 있다.
도 12와 도 13과 같이, 제1 화소 연결 전극(PCE1)과 제1 발광 소자(LE1)의 연결 전극(CNE)의 접촉 면적을 늘림으로써, 제1 화소 연결 전극(PCE1)과 제1 발광 소자(LE1)의 연결 전극(CNE) 간의 접촉 저항을 낮출 수 있다. 이로 인해, 제1 발광 소자(LE1)에 흐르는 전류 밀도는 더욱 낮아질 수 있다.
도 14는 또 다른 실시예에 따른 표시 패널의 표시 영역을 보여주는 레이아웃 도이다.
도 14의 실시예는 제3 발광 소자(LE3)의 면적이 제2 발광 소자(LE2)의 면적과 제4 발광 소자(LE4)의 면적 각각보다 큰 것에서 도 3의 실시예와 차이가 있다.
도 14를 참조하면, 제3 발광 소자(LE3)의 내부 양자 효율이 제2 발광 소자(LE2)의 내부 양자 효율(IQE), 및 제4 발광 소자(LE4)의 내부 양자 효율(IQE)에 비해 전류 밀도에 따른 변화가 큰 경우, 제3 발광 소자(LE3)의 면적이 제2 발광 소자(LE2)의 면적과 제4 발광 소자(LE4)의 면적 각각보다 클 수 있다. 이로 인해, 제3 발광 소자(LE3)는 X자의 평면 형태를 가질 수 있다.
이 경우, 제3 발광 소자(LE3)의 제1 대각 방향(DD1)의 길이는 제2 발광 소자(LE2)의 제1 대각 방향(DD1)의 길이와 제4 발광 소자(LE4)의 제1 대각 방향(DD1)의 길이보다 길 수 있다. 제3 발광 소자(LE3)의 제2 대각 방향(DD2)의 길이는 제2 발광 소자(LE2)의 제2 대각 방향(DD2)의 길이와 제4 발광 소자(LE4)의 제2 대각 방향(DD2)의 길이보다 길 수 있다.
또한, 제1 발광 소자(LE1)들 각각의 제1 측과 제2 측 각각에는 제2 발광 소자(LE2)와 제3 발광 소자(LE3)들이 배치되고, 제3 측과 제4 측 각각에는 제3 발광 소자(LE3)들과 제4 발광 소자(LE4)가 배치될 수 있다. 이 경우, 제1 발광 소자(LE1)들 각각의 제1 측과 제2 측은 서로 마주보는 측이고, 제3 측과 제4 측은 서로 마주보는 측일 수 있다.
도 15는 또 다른 실시예에 따른 표시 패널의 표시 영역을 보여주는 레이아웃 도이다. 도 16은 도 15의 K-K'와 L-L'을 따라 절단한 표시 패널의 일 예를 보여주는 레이아웃 도이다.
도 15와 도 16의 실시예는 제1 발광 소자(LE1)가 복수의 제1 서브 발광 소자(SLE1)들을 포함하고, 제2 발광 소자(LE2)가 복수의 제2 서브 발광 소자(SLE2)들을 포함하며, 제4 발광 소자(LE4)가 복수의 제4 발광 소자(SLE4)들을 포함하는 것에서 도 3 및 도 8의 실시예와 차이가 있다. 도 15와 도 16에서는 도 3 및 도 8의 실시예와 중복된 설명은 생략한다.
도 15와 도 16을 참조하면, 복수의 제1 서브 발광 소자(SLE1)들은 제1 대각 방향(DD1)과 제2 대각 방향(DD2)에서 매트릭스 형태로 배열될 수 있다. 도 15에서는 복수의 제1 서브 발광 소자(SLE1)들은 제1 대각 방향(DD1)과 제2 대각 방향(DD2)에서 3×3의 매트릭스 형태로 배열된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
복수의 제1 서브 발광 소자(SLE1)들은 서로 동일한 면적을 가질 수 있다. 복수의 제1 서브 발광 소자(SLE1)들의 제1 대각 방향(DD1)의 길이들과 제2 대각 방향(DD2)의 길이들은 서로 동일할 수 있다. 복수의 제1 서브 발광 소자(SLE1)들 각각의 제1 대각 방향(DD1)의 길이와 제2 대각 방향(DD2)의 길이는 동일할 수 있다. 즉, 복수의 제1 서브 발광 소자(SLE1)들 각각은 정사각형의 평면 형태를 가질 수 있다.
복수의 제2 서브 발광 소자(SLE2)들은 제1 대각 방향(DD1)으로 배열될 수 있다. 도 15에서는 제2 발광 소자(LE2)가 제1 대각 방향(DD1)으로 배열된 3 개의 제2 서브 발광 소자(SLE2)들을 포함하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
복수의 제2 서브 발광 소자(SLE2)들은 서로 동일한 면적을 가질 수 있다. 복수의 제2 서브 발광 소자(SLE2)들의 제1 대각 방향(DD1)의 길이들과 제2 대각 방향(DD2)의 길이들은 서로 동일할 수 있다. 복수의 제2 서브 발광 소자(SLE2)들 각각의 제1 대각 방향(DD1)의 길이와 제2 대각 방향(DD2)의 길이는 동일할 수 있다. 즉, 복수의 제2 서브 발광 소자(SLE2)들 각각은 정사각형의 평면 형태를 가질 수 있다.
복수의 제4 서브 발광 소자(SLE4)들은 제2 대각 방향(DD2)으로 배열될 수 있다. 도 15에서는 제4 발광 소자(LE4)가 제2 대각 방향(DD2)으로 배열된 3 개의 제4 서브 발광 소자(SLE4)들을 포함하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
복수의 제4 서브 발광 소자(SLE4)들은 서로 동일한 면적을 가질 수 있다. 복수의 제4 서브 발광 소자(SLE4)들의 제1 대각 방향(DD1)의 길이들과 제2 대각 방향(DD2)의 길이들은 서로 동일할 수 있다. 복수의 제4 서브 발광 소자(SLE4)들 각각의 제1 대각 방향(DD1)의 길이와 제2 대각 방향(DD2)의 길이는 동일할 수 있다. 즉, 복수의 제4 서브 발광 소자(SLE4)들 각각은 정사각형의 평면 형태를 가질 수 있다.
제1 서브 발광 소자(SLE1)들, 제2 서브 발광 소자(SLE2)들, 제3 발광 소자(LE3)들, 및 제4 서브 발광 소자(SLE4)들은 서로 동일한 면적을 가질 수 있다. 제1 서브 발광 소자(SLE1)들 각각의 제1 대각 방향(DD1)의 길이, 제2 서브 발광 소자(SLE2)들 각각의 제1 대각 방향(DD1)의 길이, 제3 발광 소자(LE3)들 각각의 제1 대각 방향(DD1)의 길이, 및 제4 서브 발광 소자(SLE4)들 각각의 제1 대각 방향(DD1)의 길이는 실질적으로 동일할 수 있다. 제1 서브 발광 소자(SLE1)들 각각의 제2 대각 방향(DD2)의 길이, 제2 서브 발광 소자(SLE2)들 각각의 제2 대각 방향(DD2)의 길이, 제3 발광 소자(LE3)들 각각의 제2 대각 방향(DD2)의 길이, 및 제4 서브 발광 소자(SLE4)들 각각의 제2 대각 방향(DD2)의 길이는 실질적으로 동일할 수 있다.
복수의 제1 서브 발광 소자(SLE1)들은 제1 화소 연결 전극(PCE1) 상에 배치될 수 있다. 복수의 제1 서브 발광 소자(SLE1)들은 제1 화소 연결 전극(PCE1)에 공통적으로 연결될 수 있다. 제1 화소 연결 전극(PCE1)은 제2 연결 절연막(CINS2) 상에 배치되어 복수의 제1 서브 발광 소자(SLE1)들 각각의 연결 전극(CNE)에 연결될 수 있다. 제1 화소 연결 전극(PCE1)은 제2 연결 절연막(CINS2)을 관통하는 연결 콘택홀(CCT)을 통해 제1 연결 절연막(CINS1)과 제2 연결 절연막(CINS2)에 의해 덮이지 않고 노출된 제1 화소 전극(PXE1)에 연결될 수 있다.
복수의 제1 서브 발광 소자(SLE1)들은 제1 화소 연결 전극(PCE1)에 공통적으로 연결되므로, 제1 화소 전극(PXE1)과 공통 전극층(CEL) 사이에서 병렬로 연결될 수 있다. 이로 인해, 제1 화소 회로부(PXC1)의 제1 구동 전류는 제1 화소 전극(PXE1)을 통해 복수의 제1 서브 발광 소자(SLE1)들로 분산될 수 있다. 그러므로, 복수의 제1 서브 발광 소자(SLE1)들 각각에 전류 밀도가 높아지는 것을 방지할 수 있다. 따라서, 복수의 제1 서브 발광 소자(SLE1)들 각각의 내부 양자 효율이 낮아지는 것을 방지할 수 있다.
복수의 제2 서브 발광 소자(SLE2)들은 제2 화소 연결 전극(PCE2) 상에 배치될 수 있다. 복수의 제2 서브 발광 소자(SLE2)들은 제2 화소 연결 전극(PCE2)에 공통적으로 연결될 수 있다. 제2 화소 연결 전극(PCE2)은 제2 연결 절연막(CINS2) 상에 배치되어 복수의 제2 서브 발광 소자(SLE2)들 각각의 연결 전극(CNE)에 연결될 수 있다. 제2 화소 연결 전극(PCE2)은 제2 연결 절연막(CINS2)을 관통하는 연결 콘택홀(CCT)을 통해 제1 연결 절연막(CINS1)과 제2 연결 절연막(CINS2)에 의해 덮이지 않고 노출된 제2 화소 전극(PXE2)에 연결될 수 있다.
복수의 제2 서브 발광 소자(SLE2)들은 제2 화소 연결 전극(PCE2)에 공통적으로 연결되므로, 제2 화소 전극(PXE2)과 공통 전극층(CEL) 사이에서 병렬로 연결될 수 있다. 이로 인해, 제2 화소 회로부(PXC2)의 제2 구동 전류는 제2 화소 전극(PXE2)을 통해 복수의 제2 서브 발광 소자(SLE2)들로 분산될 수 있다. 그러므로, 복수의 제2 서브 발광 소자(SLE2)들 각각에 전류 밀도가 높아지는 것을 방지할 수 있다. 따라서, 복수의 제2 서브 발광 소자(SLE2)들 각각의 내부 양자 효율이 낮아지는 것을 방지할 수 있다.
복수의 제4 서브 발광 소자(SLE4)들은 제4 화소 연결 전극(PCE4) 상에 배치될 수 있다. 복수의 제2 서브 발광 소자(SLE4)들은 제4 화소 연결 전극(PCE4)에 공통적으로 연결될 수 있다. 제4 화소 연결 전극(PCE4)은 제2 연결 절연막(CINS2) 상에 배치되어 복수의 제4 서브 발광 소자(SLE4)들 각각의 연결 전극(CNE)에 연결될 수 있다. 제4 화소 연결 전극(PCE4)은 제2 연결 절연막(CINS2)을 관통하는 연결 콘택홀(CCT)을 통해 제1 연결 절연막(CINS1)과 제2 연결 절연막(CINS2)에 의해 덮이지 않고 노출된 제4 화소 전극(PXE4)에 연결될 수 있다.
복수의 제4 서브 발광 소자(SLE4)들은 제4 화소 연결 전극(PCE4)에 공통적으로 연결되므로, 제4 화소 전극(PXE4)과 공통 전극층(CEL) 사이에서 병렬로 연결될 수 있다. 이로 인해, 제4 화소 회로부(PXC4)의 제4 구동 전류는 제4 화소 전극(PXE4)을 통해 복수의 제4 서브 발광 소자(SLE4)들로 분산될 수 있다. 그러므로, 복수의 제4 서브 발광 소자(SLE4)들 각각에 전류 밀도가 높아지는 것을 방지할 수 있다. 따라서, 복수의 제4 서브 발광 소자(SLE4)들 각각의 내부 양자 효율이 낮아지는 것을 방지할 수 있다.
제1 화소 연결 전극(PCE1)의 면적은 제2 화소 연결 전극(PCE2)의 면적, 제3 화소 연결 전극(PCE3)의 면적, 및 제4 화소 연결 전극(PCE4)의 면적보다 클 수 있다. 또한, 제2 화소 연결 전극(PCE2)의 면적과 제4 화소 연결 전극(PCE4)의 면적 각각은 제3 화소 연결 전극(PCE3)의 면적보다 클 수 있다.
한편, 복수의 제1 서브 발광 소자(SLE1)들, 복수의 제2 서브 발광 소자(SLE2)들, 복수의 제3 발광 소자(LE3)들, 및 복수의 제4 서브 발광 소자(SLE4)들 각각이 정사각형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 복수의 제1 서브 발광 소자(SLE1)들, 복수의 제2 서브 발광 소자(SLE2)들, 복수의 제3 발광 소자(LE3)들, 및 복수의 제4 서브 발광 소자(SLE4)들 각각은 정사각형 이외의 사각형, 사각형 이외의 다각형, 원형, 타원형 또는 비정형의 평면 형태를 가질 수 있다.
또한, 제1 서브 발광 소자(SLE1), 제2 서브 발광 소자(SLE2), 제3 발광 소자(LE3), 및 제4 서브 발광 소자(SLE4)가 동일한 면적을 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 서브 발광 소자(SLE1), 제2 서브 발광 소자(SLE2), 제3 발광 소자(LE3), 및 제4 서브 발광 소자(SLE4) 중 적어도 어느 두 개의 발광 소자들의 면적들은 상이할 수 있다.
도 17은 또 다른 실시예에 따른 표시 패널의 표시 영역을 보여주는 레이아웃 도이다.
도 17의 실시예는 제1 서브 발광 소자(SLE1)의 면적이 제2 서브 발광 소자(SLE2)의 면적, 제3 발광 소자(LE3)의 면적, 및 제4 서브 발광 소자(SLE4)의 면적보다 큰 것에서 도 15의 실시예와 차이가 있다. 도 17에서는 도 15의 실시예와 중복된 설명은 생략한다.
도 17을 참조하면, 복수의 제1 서브 발광 소자(SLE1)들 각각은 제1 대각 방향(DD1)에서 연장될 수 있다. 복수의 제1 서브 발광 소자(SLE1)들 각각은 제1 대각 방향(DD1)의 장변들과 제2 대각 방향(DD2)의 단변들을 갖는 직사각형의 평면 형태를 가질 수 있다. 이 경우, 제1 서브 발광 소자(SLE1)들 각각의 제1 대각 방향(DD1)의 길이는 제2 서브 발광 소자(SLE2)들 각각의 제1 대각 방향(DD1)의 길이, 제3 발광 소자(LE3)들 각각의 제1 대각 방향(DD1)의 길이, 및 제4 서브 발광 소자(SLE4)들 각각의 제1 대각 방향(DD1)의 길이보다 길 수 있다. 제1 서브 발광 소자(SLE1)들 각각의 제2 대각 방향(DD2)의 길이, 제2 서브 발광 소자(SLE2)들 각각의 제2 대각 방향(DD2)의 길이, 제3 발광 소자(LE3)들 각각의 제2 대각 방향(DD2)의 길이, 및 제4 서브 발광 소자(SLE4)들 각각의 제2 대각 방향(DD2)의 길이는 실질적으로 동일할 수 있다.
또는, 복수의 제1 서브 발광 소자(SLE1)들 각각은 제2 대각 방향(DD2)에서 연장될 수 있다. 복수의 제1 서브 발광 소자(SLE1)들 각각은 제1 대각 방향(DD1)의 단변들과 제2 대각 방향(DD2)의 장변들을 갖는 직사각형의 평면 형태를 가질 수 있다. 이 경우, 제1 서브 발광 소자(SLE1)들 각각의 제1 대각 방향(DD1)의 길이, 제2 서브 발광 소자(SLE2)들 각각의 제1 대각 방향(DD1)의 길이, 제3 발광 소자(LE3)들 각각의 제1 대각 방향(DD1)의 길이, 및 제4 서브 발광 소자(SLE4)들 각각의 제1 대각 방향(DD1)의 길이는 실질적으로 동일할 수 있다. 제1 서브 발광 소자(SLE1)들 각각의 제2 대각 방향(DD2)의 길이는 제2 서브 발광 소자(SLE2)들 각각의 제2 대각 방향(DD2)의 길이, 제3 발광 소자(LE3)들 각각의 제2 대각 방향(DD2)의 길이, 및 제4 서브 발광 소자(SLE4)들 각각의 제2 대각 방향(DD2)의 길이보다 길 수 있다.
한편, 복수의 제1 서브 발광 소자(SEL1)들 각각이 직사각형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 복수의 제1 서브 발광 소자(SEL1)들 각각은 직사각형 이외의 사각형, 사각형 이외의 다각형, 원형, 타원형 또는 비정형의 평면 형태를 가질 수 있다.
또한, 복수의 제1 서브 발광 소자(SLE1)들 각각이 동일한 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 복수의 제1 서브 발광 소자(SLE1)들 중에서 적어도 두 개의 제1 서브 발광 소자(SLE1)들은 서로 다른 평면 형태를 가질 수 있다.
도 18은 또 다른 실시예에 따른 표시 패널의 표시 영역을 보여주는 레이아웃 도이다.
도 18의 실시예는 제1 발광 소자(LE1)가 복수의 제1 서브 발광 소자(SLE1)들을 포함하고, 제3 발광 소자(LE3)가 복수의 제3 서브 발광 소자(SLE3)들을 포함하는 것에서 도 3의 실시예와 차이가 있다. 도 18에서는 도 3의 실시예와 중복된 설명은 생략한다. 또한, 복수의 제1 서브 발광 소자(SLE1)들과 제1 화소 연결 전극(PCE1)은 도 15와 도 16을 결부하여 설명한 바와 실질적으로 동일하므로, 이들에 대한 설명은 생략한다.
도 18을 참조하면, 제3 발광 소자(LE3)의 내부 양자 효율이 제2 발광 소자(LE2)의 내부 양자 효율(IQE), 및 제4 발광 소자(LE4)의 내부 양자 효율(IQE)에 비해 전류 밀도에 따른 변화가 큰 경우, 제3 발광 소자(LE3)의 면적이 제2 발광 소자(LE2)의 면적과 제4 발광 소자(LE4)의 면적 각각보다 클 수 있다. 이로 인해, 제3 발광 소자(LE3)는 X자 형태로 배열된 복수의 제3 서브 발광 소자(SLE3)들을 포함할 수 있다.
예를 들어, 복수의 제3 서브 발광 소자(SLE3)들 중에서 3 개의 제3 서브 발광 소자(SLE3)들은 제1 대각 방향(DD1)으로 배열되고, 3 개의 제3 서브 발광 소자(SLE3)들은 제2 대각 방향(DD2)으로 배열될 수 있다. 이때, 제1 대각 방향(DD1)으로 배열된 3 개의 제3 서브 발광 소자(SLE3)들 중 어느 하나와 제2 대각 방향(DD2)으로 배열된 3 개의 제3 서브 발광 소자(SLE3)들 중 어느 하나는 중복될 수 있다.
복수의 제3 서브 발광 소자(SLE3)들은 서로 동일한 면적을 가질 수 있다. 복수의 제3 서브 발광 소자(SLE3)들의 제1 대각 방향(DD1)의 길이들과 제2 대각 방향(DD2)의 길이들은 서로 동일할 수 있다. 복수의 제3 서브 발광 소자(SLE3)들 각각의 제1 대각 방향(DD1)의 길이와 제2 대각 방향(DD2)의 길이는 동일할 수 있다. 즉, 복수의 제3 서브 발광 소자(SLE3)들 각각은 정사각형의 평면 형태를 가질 수 있다.
제1 서브 발광 소자(SLE1)들, 제2 발광 소자(LE2)들, 제3 서브 발광 소자(SLE3)들, 및 제4 발광 소자(LE4)들은 서로 동일한 면적을 가질 수 있다. 제1 서브 발광 소자(SLE1)들 각각의 제1 대각 방향(DD1)의 길이, 제2 발광 소자(LE2)들 각각의 제1 대각 방향(DD1)의 길이, 제3 서브 발광 소자(SLE3)들 각각의 제1 대각 방향(DD1)의 길이, 및 제4 발광 소자(LE4)들 각각의 제1 대각 방향(DD1)의 길이는 실질적으로 동일할 수 있다. 제1 서브 발광 소자(SLE1)들 각각의 제2 대각 방향(DD2)의 길이, 제2 발광 소자(LE2)들 각각의 제2 대각 방향(DD2)의 길이, 제3 서브 발광 소자(SLE3)들 각각의 제2 대각 방향(DD2)의 길이, 및 제4 발광 소자(LE4)들 각각의 제2 대각 방향(DD2)의 길이는 실질적으로 동일할 수 있다.
복수의 제3 서브 발광 소자(SLE3)들은 제3 화소 연결 전극(PCE3) 상에 배치될 수 있다. 복수의 제3 서브 발광 소자(SLE3)들은 제3 화소 연결 전극(PCE3)에 공통적으로 연결될 수 있다. 제3 화소 연결 전극(PCE3)은 제2 연결 절연막(CINS2) 상에 배치되어 복수의 제3 서브 발광 소자(SLE3)들 각각의 연결 전극(CNE)에 연결될 수 있다. 제3 화소 연결 전극(PCE3)은 제2 연결 절연막(CINS2)을 관통하는 연결 콘택홀(CCT)을 통해 제1 연결 절연막(CINS1)과 제2 연결 절연막(CINS2)에 의해 덮이지 않고 노출된 제3 화소 전극(PXE3)에 연결될 수 있다.
복수의 제3 서브 발광 소자(SLE3)들은 제3 화소 연결 전극(PCE3)에 공통적으로 연결되므로, 제3 화소 전극(PXE3)과 공통 전극층(CEL) 사이에서 병렬로 연결될 수 있다. 이로 인해, 제3 화소 회로부(PXC3)의 제3 구동 전류는 제3 화소 전극(PXE3)을 통해 복수의 제3 서브 발광 소자(SLE3)들로 분산될 수 있다. 그러므로, 복수의 제3 서브 발광 소자(SLE3)들 각각에 전류 밀도가 높아지는 것을 방지할 수 있다. 따라서, 복수의 제3 서브 발광 소자(SLE3)들 각각의 내부 양자 효율이 낮아지는 것을 방지할 수 있다.
한편, 복수의 제1 서브 발광 소자(SLE1)들, 복수의 제2 발광 소자(LE2)들, 복수의 제3 서브 발광 소자(SLE3), 및 복수의 제4 발광 소자(LE4)들 각각이 정사각형의 평면 형태를 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 복수의 제1 서브 발광 소자(SLE1)들, 복수의 제2 발광 소자(LE2)들, 복수의 제3 서브 발광 소자(SLE3), 및 복수의 제4 발광 소자(LE4)들 각각은 정사각형 이외의 사각형, 사각형 이외의 다각형, 원형, 타원형 또는 비정형의 평면 형태를 가질 수 있다.
또한, 제1 서브 발광 소자(SLE1), 제2 발광 소자(LE2), 제3 서브 발광 소자(SLE3), 및 제4 발광 소자(LE4)가 동일한 면적을 갖는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 서브 발광 소자(SLE1), 제2 발광 소자(LE2), 제3 서브 발광 소자(SLE3), 및 제4 발광 소자(LE4) 중 적어도 어느 두 개의 발광 소자들의 면적들은 상이할 수 있다.
도 19는 일 실시예에 따른 표시 장치의 제조 방법을 보여주는 흐름도이다. 도 20 내지 도 29는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 20 내지 도 28에는 도 19의 제조 방법 순서에 따른 도 3의 A-A'와 B-B'를 따라 절단한 표시 패널의 단면도들이 도시되어 있다. 이하에서는, 도 19 내지 도 28을 결부하여, 일 실시예에 따른 표시 장치의 제조 방법을 설명한다.
첫 번째로, 도 20과 같이, 발광 소자 기판(ESUB) 상에 비도핑 반도체층(USEM)을 형성하고, 비도핑 반도체층(USEM) 상에 제1 형 반도체층(NSEM)을 형성하며, 제1 형 반도체층(NSEM) 상에 하드 마스크(INS1)를 형성한다. (도 19의 S110)
발광 소자 기판(ESUB)은 사파이어 기판 또는 실리콘 기판일 수 있다.
발광 소자 기판(ESUB)의 일면 상에 비도핑 반도체층(USEM)을 형성한다. 비도핑 반도체층(USEM)은 에피택셜법에 의해 시드 결정을 성장시켜 형성될 수 있다. 예를 들어, 비도핑 반도체층(USEM)은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 중 어느 하나로 형성될 수 있다.
비도핑 반도체층(USEM)을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
비도핑 반도체층(USEM)은 복수의 층들을 포함할 수 있다. 비도핑 반도체층(USEM)은 제1 형 반도체층(NSEM)과 발광 소자 기판(ESUB)의 격자 상수 차이를 줄이기 위해 배치될 수 있다. 비도핑 반도체층(USEM)은 n형 또는 p형으로 도핑되지 않은 반도체 물질을 포함할 수 있다. 예를 들어, 비도핑 반도체층(USEM)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 한정되지 않는다.
그리고 나서, 비도핑 반도체층(USEM)의 일면 상에 제1 형 반도체층(NSEM)을 형성한다. 제1 형 반도체층(NSEM)은 비도핑 반도체층(USEM)과 유사한 방법으로 형성되므로, 제1 형 반도체층(NSEM)에 대한 중복된 설명은 생략한다.
제1 형 반도체층(NSEM)은 Si, Ge, Sn 등과 같은 n형 도펀트가 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 제1 형 반도체층(NSEM)은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다.
그리고 나서, 제1 형 반도체층(NSEM) 상에 하드 마스크(INS1)를 형성한다. 하드 마스크(INS1)는 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다.
그리고 나서, 포토리소그래피 방식으로 하드 마스크(INS1)를 관통하는 제1 관통 홀(HO1)들을 형성한다.
두 번째로, 도 21과 같이, 제1 관통 홀(HO1)들에 제1 발광 소자(LE1)들을 형성하고, 제1 발광 소자(LE1)들을 덮는 제1 마스크 패턴(INS2)을 형성하고, 하드 마스크(INS1)를 관통하는 제2 관통 홀(HO2)들을 형성한다. (도 19의 S120)
상술한 에피택셜법에 의해 제1 관통 홀(HO1)들 각각에서 노출된 제1 형 반도체층(NSEM) 상에 제2 반도체층(SEM2)을 형성한다. 제2 반도체층(SEM2)은 제1 형 반도체층(NSEM)과 동일한 물질을 포함할 수 있다.
그리고 나서, 제1 관통 홀(HO1)들 각각에서 제2 반도체층(SEM2) 상에 상술한 에피택셜법에 의해 초격자층(SLT), 활성층(MQW), 전자 저지층(EBL) 및 제1 반도체층(SEM1)을 순차적으로 형성한다. 이때, 활성층(MQW)이 InGaN를 포함하는 경우, 인듐(In)의 함량은 35% 이상일 수 있다. 이로 인해, 제1 관통 홀(HO1)들 각각에 제2 반도체층(SEM2), 초격자층(SLT), 활성층(MQW), 전자 저지층(EBL) 및 제1 반도체층(SEM1)을 포함하여, 제1 광을 발광하는 제1 발광 소자(LE1)가 형성될 수 있다.
그리고 나서, 제1 발광 소자(LE1)를 덮는 제1 마스크 패턴(INS2)을 형성할 수 있다. 제1 마스크 패턴(INS2)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다.
그리고 나서, 포토리소그래피 방식으로 하드 마스크(INS1)를 관통하는 제2 관통 홀(HO2)들을 형성한다.
세 번째로, 도 22와 같이, 제2 관통 홀(HO2)들에 제2 발광 소자(LE2)들과 제4 발광 소자(LE4)들을 형성하고, 제2 발광 소자(LE2)들과 제4 발광 소자(LE4)들을 덮는 제2 마스크 패턴(INS3)을 형성하고, 하드 마스크(INS1)를 관통하는 제3 관통 홀(HO3)들을 형성한다. (도 19의 S130)
상술한 에피택셜법에 의해 제2 관통 홀(HO2)들 각각에서 노출된 제1 형 반도체층(NSEM) 상에 제2 반도체층(SEM2)을 형성한다. 제2 반도체층(SEM2)은 제1 형 반도체층(NSEM)과 동일한 물질을 포함할 수 있다.
그리고 나서, 제2 관통 홀(HO2)들 각각에서 제2 반도체층(SEM2) 상에 상술한 에피택셜법에 의해 초격자층(SLT), 활성층(MQW), 전자 저지층(EBL) 및 제1 반도체층(SEM1)을 순차적으로 형성한다. 이때, 활성층(MQW)이 InGaN를 포함하는 경우, 인듐(In)의 함량은 대략 25%일 수 있다. 이로 인해, 제2 관통 홀(HO2)들 각각에 제2 반도체층(SEM2), 초격자층(SLT), 활성층(MQW), 전자 저지층(EBL) 및 제1 반도체층(SEM1)을 포함하여, 제2 광을 발광하는 제2 발광 소자(LE2) 또는 제4 발광 소자(LE4)가 형성될 수 있다.
한편, 제1 발광 소자(LE1)들은 제1 마스크 패턴(INS2)에 의해 마스킹되므로, 제1 발광 소자(LE1)들 상에는 제2 관통 홀(HO2)들 각각에 형성되는 제2 반도체층(SEM2), 초격자층(SLT), 활성층(MQW), 전자 저지층(EBL) 및 제1 반도체층(SEM1)이 형성되지 않을 수 있다.
그리고 나서, 제2 발광 소자(LE2)들과 제4 발광 소자(LE4)들을 덮는 제2 마스크 패턴(INS3)을 형성할 수 있다. 제2 마스크 패턴(INS3)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다.
그리고 나서, 포토리소그래피 방식으로 하드 마스크(INS1), 제1 마스크 패턴(INS2), 및 제2 마스크 패턴(INS3)을 관통하는 제3 관통 홀(HO3)들을 형성한다.
네 번째로, 도 23과 같이, 제3 관통 홀(HO3)들 각각에 제3 발광 소자(LE3)를 형성하고, 하드 마스크(INS1), 제1 마스크 패턴(INS2), 및 제2 마스크 패턴(INS3)을 제거한다. (도 19의 S140)
상술한 에피택셜법에 의해 제3 관통 홀(HO3)들 각각에서 노출된 제1 형 반도체층(NSEM) 상에 제2 반도체층(SEM2)을 형성한다. 제2 반도체층(SEM2)은 제1 형 반도체층(NSEM)과 동일한 물질을 포함할 수 있다.
그리고 나서, 제3 관통 홀(HO3)들 각각에서 제3 반도체층(SEM3) 상에 상술한 에피택셜법에 의해 초격자층(SLT), 활성층(MQW), 전자 저지층(EBL) 및 제1 반도체층(SEM1)을 순차적으로 형성한다. 이때, 활성층(MQW)이 InGaN를 포함하는 경우, 인듐(In)의 함량은 대략 15%일 수 있다. 이로 인해, 제3 관통 홀(HO3)들 각각에 제2 반도체층(SEM2), 초격자층(SLT), 활성층(MQW), 전자 저지층(EBL) 및 제1 반도체층(SEM1)을 포함하여, 제3 광을 발광하는 제3 발광 소자(LE2)가 형성될 수 있다.
한편, 제1 발광 소자(LE1)들은 제1 마스크 패턴(INS2)에 의해 마스킹되고, 제2 발광 소자(LE2)들과 제4 발광 소자(LE4)들은 제2 마스크 패턴(INS3)에 의해 마스킹되므로, 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 및 제4 발광 소자(LE4)들 상에는 제3 관통 홀(HO3)들 각각에 형성되는 제2 반도체층(SEM2), 초격자층(SLT), 활성층(MQW), 전자 저지층(EBL) 및 제1 반도체층(SEM1)이 형성되지 않을 수 있다.
또한, 제1 형 반도체층(NSEM)은 도 2와 같이 제1 공통 전압 공급 영역(CVA1)과 제2 공통 전압 공급 영역(CVA2)에서 복수의 공통 전압 공급부(CVS)들에 연결되어 공통 전압을 공급받을 수 있다. 즉, 제1 형 반도체층(NSEM)은 공통 전압이 인가되는 공통 전극층(CEL)일 수 있다.
그리고 나서, 하드 마스크(INS1), 제1 마스크 패턴(INS2), 및 제2 마스크 패턴(INS3)을 별도의 식각 공정에 의해 제거할 수 있다.
다섯 번째로, 도 24와 같이, 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각 상에 절연막을 형성한다. (도 19의 S150)
제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들을 덮는 절연 물질층(INSL)을 형성한다. 절연 물질층(INSL)은 원자층 증착법(Atomic layer depsotion, ALD), 화학 기상 증착법(Chemical vapor deposition, CVD)와 같은 증착법에 의해 형성될 수 있다. 절연 물질층(INSL)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있다.
그리고 나서, 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각의 상면 일부가 노출되도록 절연 물질층(INSL)을 식각함으로써, 절연막(INS)을 형성한다. 절연막(INS)은 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각의 측면과 상면 일부 상에 배치될 수 있다.
여섯 번째로, 도 25와 같이 절연막(INS) 상에 반사막(RF)을 형성한다. (도 19의 S160)
제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들을 덮는 반사 물질층(RFL)을 형성한다. 반사 물질층(RFL)은 스퍼터링과 같은 금속 증착 방법으로 형성될 수 있다. 반사 물질층(RFL)은 알루미늄(Al) 또는 은(Ag)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 반사 물질층(RFL)은 알루미늄(Al) 또는 은(Ag)과 같은 반사율이 높은 금속 물질을 포함할 수 있다. 또는, 반사 물질층(RFL)은 분산 브래그 반사경으로 구현하기 위해, 서로 교번하여 배치되는 복수의 고굴절층들과 복수의 저굴절층들을 포함할 수 있다.
그리고 나서, 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각의 상면 일부가 노출되도록 반사 물질층(RFL)을 식각함으로써, 반사막(RF)을 형성한다. 반사막(RF)은 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각의 측면과 상면 일부 상에 배치될 수 있다.
일곱 번째로, 도 26과 같이 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각의 상면에 접촉 전극(CTE)을 형성한다. (도 19의 S170)
포토 리소그래피 공정을 이용하여 절연막(INS)과 반사막(RF)에 의해 덮이지 않고 노출된 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각의 상면 상에 접촉 전극(CTE)을 형성한다.
한편, S150 내지 S170 단계에서는 절연막(INS)과 반사막(RF)을 형성한 후, 접촉 전극(CTE)을 형성하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 발광 소자(LE1)들, 제2 발광 소자(LE2)들, 제3 발광 소자(LE3)들, 및 제4 발광 소자(LE4)들 각각의 상면 상에 접촉 전극(CTE)을 형성한 후, 절연막(INS)과 반사막(RF)을 형성할 수 있다.
여덟 번째로, 도 27과 같이 접촉 전극(CTE)들 각각 상에 제1 화소 연결 전극(CNE1)을 형성하고, 반도체 회로 기판(110)의 화소 전극들(PXE1, PXE2, PXE3) 각각 상에 제2 화소 연결 전극(CNE2)을 형성한다. (도 19의 S180)
제1 화소 연결 전극(CNE1)과 제2 화소 연결 전극(CNE2)은 포토 리소그래피 공정으로 형성될 수 있다. 제1 화소 연결 전극(CNE1)과 제2 화소 연결 전극(CNE2)은 금(Au), 구리(Cu), 금(Au)과 주석(Sn)의 합금, 은(Ag)과 주석(Sn)의 합금, 및 주석(Sn), 금(Au), 또는 구리(Cu)의 합금을 포함할 수 있다.
아홉 번째로, 도 28과 같이 반도체 회로 기판(110)의 제1 정렬 마크와 발광 소자 기판(ESUB)의 제2 정렬 마크를 이용하여 반도체 회로 기판(110)과 발광 소자 기판(ESUB)를 정렬한 후, 제1 화소 연결 전극(CNE1)들과 제2 화소 연결 전극(CNE2)들을 접착하여 반도체 회로 기판(110)과 발광 소자 기판(ESUB)을 합착한다. (도 19의 S190)
제1 정렬 마크는 반도체 회로 기판(110)의 코너들 각각에 배치되고, 제2 정렬 마크는 발광 소자 기판(ESUB)의 코너들 각각에 배치될 수 있다. 제1 정렬 마크와 제2 정렬 마크의 정렬은 정렬 카메라(ACAM)를 이용하여 확인될 수 있다.
제1 정렬 마크와 제2 정렬 마크를 정렬한 후, 제1 화소 연결 전극(CNE1)들을 제2 화소 연결 전극(CNE2)들과 접촉시킨다. 그리고 나서, 제1 화소 연결 전극(CNE1)들과 제2 화소 연결 전극(CNE2)들을 소정의 온도에서 용융 접합함으로써 연결 전극(CNE)들을 형성한다. 즉, 연결 전극(CNE)들은 반도체 회로 기판(110)의 화소 전극들(PXE1, PXE2, PXE3, PXE4)과 발광 소자 기판(ESUB)의 발광 소자들(LE1, LE2, LE3, LE4)을 접착시키는 접착 금속층(bonding metal layer)으로서 역할을 한다.
그리고 나서, 반도체 회로 기판(110)의 화소 전극들(PXE1, PXE2, PXE3, PXE4)과 발광 소자 기판(ESUB)의 발광 소자들(LE1, LE2, LE3, LE4) 사이의 공간에 충진층(130)을 충진할 수 있다. 충진층(130)은 비도전성 접착제(Non-Conducted Paste), 일 예로 에폭시 기반의 열 경화성 소재를 포함할 수 있다. 또는, 충진층(130)은 실리콘 산화막(SiO2)을 포함할 수 있다.
그리고 나서, 발광 소자 기판(ESUB)은 제거될 수 있다. 발광 소자 기판(ESUB)은 레이저 리프트 오프(Laser lift off, LLO) 공정에 의해 비도핑 반도체층(USEM), 즉 비도전층(NCL)으로부터 분리될 수 있다.
도 29는 일 실시예에 따른 표시 장치를 포함하는 가상 현실 장치를 보여주는 예시 도면이다. 도 29에는 일 실시예에 따른 표시 장치(10_1)가 적용된 가상 현실 장치(1)가 나타나 있다.
도 29를 참조하면, 일 실시예에 따른 가상 현실 장치(1)는 안경 형태의 장치일 수 있다. 일 실시예에 따른 가상 현실 장치(1)는 표시 장치(10_1), 좌안 렌즈(10a), 우안 렌즈(10b), 지지 프레임(20), 안경테 다리들(30a, 30b), 반사 부재(40), 및 표시 장치 수납부(50)를 구비할 수 있다.
도 29에서는 안경테 다리들(30a, 30b)을 포함하는 가상 현실 장치(1)를 예시하였으나, 일 실시예에 따른 가상 현실 장치(1)는 안경테 다리들(30a, 30b) 대신에 머리에 장착할 수 있는 머리 장착 밴드를 포함하는 헤드 장착형 디스플레이(head mounted display)에 적용될 수도 있다. 즉, 일 실시예에 따른 가상 현실 장치(1)는 도 29에 도시된 것에 한정되지 않으며, 그 밖에 다양한 전자 장치에서 다양한 형태로 적용 가능하다.
표시 장치 수납부(50)는 표시 장치(10_1)와 반사 부재(40)를 포함할 수 있다. 표시 장치(10_1)에 표시되는 화상은 반사 부재(40)에서 반사되어 우안 렌즈(10b)를 통해 사용자의 우안에 제공될 수 있다. 이로 인해, 사용자는 우안을 통해 표시 장치(10_1)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 29에서는 표시 장치 수납부(50)가 지지 프레임(20)의 우측 끝단에 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단에 배치될 수 있으며, 이 경우 표시 장치(10_1)에 표시되는 화상은 반사 부재(40)에서 반사되어 좌안 렌즈(10a)를 통해 사용자의 좌안에 제공될 수 있다. 이로 인해, 사용자는 좌안을 통해 표시 장치(10_1)에 표시되는 가상 현실 영상을 시청할 수 있다. 또는, 표시 장치 수납부(50)는 지지 프레임(20)의 좌측 끝단과 우측 끝단에 모두 배치될 수 있으며, 이 경우 사용자는 좌안과 우안 모두를 통해 표시 장치(10_1)에 표시되는 가상 현실 영상을 시청할 수 있다.
도 30은 일 실시예에 따른 표시 장치를 포함하는 스마트 기기를 보여주는 예시 도면이다.
도 30을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 스마트 기기 중 하나인 스마트 워치(2)에 적용될 수 있다.
도 31은 일 실시예에 따른 표시 장치를 포함하는 자동차 계기판과 센터페시아를 보여주는 일 예시 도면이다. 도 31에는 일 실시예에 따른 표시 장치들(10_a, 10_b, 10_c, 10_d, 10_e)이 적용된 자동차가 나타나 있다.
도 31을 참조하면, 일 실시예에 따른 표시 장치들(10_a, 10_b, 10_c)은 자동차의 계기판에 적용되거나, 자동차의 센터페시아(center fascia)에 적용되거나, 자동차의 대쉬보드에 배치된 CID(Center Information Display)에 적용될 수 있다. 또는, 된 표시 장치(10C)로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치들(10_d, 10_e)은 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display)에 적용될 수 있다.
도 32는 일 실시예에 따른 표시 장치를 포함하는 투명표시장치를 보여주는 일 예시 도면이다.
도 32를 참조하면, 일 실시예에 따른 표시 장치(10_3)는 투명 표시 장치에 적용될 수 있다. 투명 표시 장치는 영상(IM)을 표시하는 동시에, 광을 투과시킬 수 있다. 그러므로, 투명 표시 장치의 전면(前面)에 위치한 사용자는 표시 장치(10_3)에 표시된 영상(IM)을 시청할 수 있을 뿐만 아니라, 투명 표시 장치의 배면(背面)에 위치한 사물(RS) 또는 배경을 볼 수 있다. 표시 장치(10_3)가 투명 표시 장치에 적용되는 경우, 도 5에 도시된 기판(SUB)은 광을 투과시킬 수 있는 광 투과부를 포함하거나 광을 투과시킬 수 있는 재료로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
110: 반도체 회로 기판 120: 발광 소자층

Claims (21)

  1. 서로 떨어져 배치되는 제1 화소 구동부, 제2 화소 구동부, 제3 화소 구동부, 및 제4 화소 구동부;
    상기 제1 화소 구동부 상에 각각 배치되는 제1 화소 전극;
    상기 제2 화소 구동부 상에 각각 배치되는 제2 화소 전극;
    상기 제3 화소 구동부 상에 각각 배치되는 제3 화소 전극;
    상기 제4 화소 구동부 상에 각각 배치되는 제4 화소 전극;
    상기 제1 화소 전극에 전기적으로 연결되고, 제1 광을 발광하는 제1 발광 소자;
    상기 제2 화소 전극에 전기적으로 연결되고, 제2 광을 발광하는 제2 발광 소자; 및
    상기 제3 화소 전극에 전기적으로 연결되고, 제3 광을 발광하는 제3 발광 소자를 구비하고,
    상기 제1 발광 소자의 일 방향의 길이는 상기 제2 발광 소자의 일 방향의 길이 및 상기 제3 발광 소자의 일 방향의 길이보다 길고,
    상기 제1 발광 소자의 타 방향의 길이는 상기 제3 발광 소자의 타 방향의 길이보다 길며,
    상기 타 방향은 상기 일 방향과 직교하는 방향인 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 발광 소자의 타 방향의 길이는 상기 제2 발광 소자의 타 방향의 길이와 동일하고,
    상기 제2 발광 소자의 일 방향의 길이와 상기 제3 발광 소자의 일 방향의 길이는 동일한 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 발광 소자의 일 방향의 길이는 상기 제2 발광 소자의 일 방향의 길이 및 상기 제3 발광 소자의 일 방향의 길이의 1.5 배 이상이고,
    상기 제1 발광 소자의 타 방향의 길이는 상기 제3 발광 소자의 타 방향의 길이의 1.5 배 이상인 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 광은 적색 파장 대역의 광이고, 상기 제2 광은 녹색 파장 대역의 광이며, 상기 제3 광은 청색 파장 대역의 광인 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 화소 전극은 상기 제1 화소 구동부의 일 측에 가깝게 배치되고,
    상기 제2 화소 전극은 상기 제2 화소 구동부의 타 측에 가깝게 배치되며,
    상기 제2 화소 구동부의 타 측은 상기 제1 화소 구동부의 일 측에 인접하는 상기 제2 화소 구동부의 일 측의 반대측인 표시 장치.
  6. 제5 항에 있어서,
    상기 제4 화소 전극에 각각 전기적으로 연결되고, 상기 제2 광을 발광하는 제4 발광 소자를 더 구비하고,
    상기 제3 화소 전극은 상기 제3 화소 구동부의 중앙에 가깝게 배치되고,
    상기 제4 화소 전극은 상기 제4 화소 구동부의 타 측에 가깝게 배치되며,
    상기 제4 화소 구동부의 타 측은 상기 제1 화소 구동부의 일 측에 인접하는 상기 제4 화소 구동부의 일 측의 반대측인 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 화소 전극과 상기 제1 발광 소자 사이에 배치되는 제1 화소 연결 전극; 및
    상기 제2 화소 전극과 상기 제2 발광 소자 사이에 배치되는 제2 화소 연결 전극을 더 구비하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 화소 연결 전극은 상기 제1 화소 구동부의 일 측으로 연장되고,
    상기 제2 화소 연결 전극은 상기 제2 화소 구동부의 일 측에 인접하는 상기 제2 화소 구동부의 일 측의 반대측인 타 측으로 연장되며,
    상기 제2 화소 구동부의 타 측은 상기 제1 화소 구동부의 일 측에 인접하는 상기 제2 화소 구동부의 일 측의 반대측인 표시 장치.
  9. 제7 항에 있어서,
    상기 제4 화소 전극에 전기적으로 연결되고, 상기 제2 광을 발광하는 제4 발광 소자를 더 구비하고,
    상기 제3 화소 전극과 상기 제3 발광 소자 사이에 배치되는 제3 화소 연결 전극; 및
    상기 제4 화소 전극과 상기 제4 발광 소자 사이에 배치되는 제4 화소 연결 전극을 더 구비하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제3 화소 연결 전극은 상기 제3 화소 구동부의 중앙에 가깝게 배치되고,
    상기 제4 화소 연결 전극은 상기 제4 화소 구동부의 일 측에 인접하는 상기 제4 화소 구동부의 일 측의 반대측인 타 측으로 연장되며,
    상기 제4 화소 구동부의 타 측은 상기 제1 화소 구동부의 일 측에 인접하는 상기 제4 화소 구동부의 일 측의 반대측인 표시 장치.
  11. 제9 항에 있어서,
    상기 제1 화소 연결 전극의 면적은 상기 제2 화소 연결 전극의 면적, 상기 제3 화소 연결 전극의 면적, 및 상기 제4 화소 연결 전극의 면적보다 큰 표시 장치.
  12. 제9 항에 있어서,
    상기 제3 화소 연결 전극의 면적은 상기 제1 화소 연결 전극의 면적, 상기 제2 화소 연결 전극의 면적, 및 상기 제4 화소 연결 전극의 면적보다 작은 표시 장치.
  13. 서로 떨어져 배치되는 제1 화소 구동부, 제2 화소 구동부, 제3 화소 구동부, 및 제4 화소 구동부;
    상기 제1 화소 구동부 상에 각각 배치되는 제1 화소 전극;
    상기 제2 화소 구동부 상에 각각 배치되는 제2 화소 전극;
    상기 제3 화소 구동부 상에 각각 배치되는 제3 화소 전극;
    상기 제4 화소 구동부 상에 각각 배치되는 제4 화소 전극;
    상기 제1 화소 전극에 공통적으로 연결되고, 제1 광을 발광하는 복수의 제1 발광 소자들;
    상기 제2 화소 전극에 공통적으로 연결되고, 제2 광을 발광하는 복수의 제2 발광 소자들;
    상기 제3 화소 전극에 연결되고, 제3 광을 발광하는 제3 발광 소자; 및
    상기 제4 화소 전극에 각각 전기적으로 연결되고, 상기 제2 광을 발광하는 제4 발광 소자를 구비하는 표시 장치.
  14. 제13 항에 있어서,
    상기 복수의 제1 발광 소자들의 개수는 상기 제2 발광 소자들의 개수보다 많은 표시 장치.
  15. 제13 항에 있어서,
    상기 복수의 제1 발광 소자들 각각의 면적은 상기 복수의 제2 발광 소자들 각각의 면적과 동일한 표시 장치.
  16. 제15 항에 있어서,
    상기 복수의 제1 발광 소자들 각각의 면적은 상기 제3 발광 소자의 면적과 동일한 표시 장치.
  17. 제15 항에 있어서,
    상기 제1 화소 전극과 상기 제1 발광 소자 사이에 배치되는 제1 화소 연결 전극;
    상기 제2 화소 전극과 상기 제2 발광 소자 사이에 배치되는 제2 화소 연결 전극;
    상기 제3 화소 전극과 상기 제3 발광 소자 사이에 배치되는 제3 화소 연결 전극; 및
    상기 제4 화소 전극과 상기 제4 발광 소자 사이에 배치되는 제4 화소 연결 전극을 더 구비하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 화소 연결 전극의 면적은 상기 제2 화소 연결 전극의 면적, 상기 제3 화소 연결 전극의 면적, 및 상기 제4 화소 연결 전극의 면적보다 큰 표시 장치.
  19. 제18 항에 있어서,
    상기 제2 화소 연결 전극의 면적과 상기 제4 화소 연결 전극의 면적 각각은 상기 제3 화소 연결 전극의 면적보다 큰 표시 장치.
  20. 발광 소자 기판 상에 제1 형 반도체층을 형성하고, 상기 제1 형 반도체층 상에 제1 절연막을 형성하며, 상기 제1 절연막을 관통하는 제1 관통 홀들을 형성하는 단계;
    상기 제1 관통 홀들 각각에 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 제1 발광 소자를 형성하는 단계;
    상기 제1 발광 소자를 덮는 제2 절연막을 형성하고, 상기 제1 절연막과 상기 제2 절연막을 관통하는 제2 관통 홀들을 형성하는 단계;
    상기 제2 관통홀들 각각에 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 제2 발광 소자를 형성하고, 상기 제2 발광 소자를 덮는 제3 절연막을 형성하며, 상기 제1 절연막, 상기 제2 절연막, 및 상기 제3 절연막을 관통하는 제3 관통 홀들을 형성하는 단계;
    상기 제3 관통 홀들 각각에 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 제3 발광 소자를 형성하고, 상기 제1 절연막, 상기 제2 절연막, 및 상기 제3 절연막을 제거하는 단계;
    상기 제1 발광 소자, 상기 제2 발광 소자, 상기 제3 발광 소자 각각의 상면 상에 접촉 전극을 형성하는 단계;
    상기 접촉 전극 상에 제1 화소 연결 전극을 형성하고, 반도체 회로 기판의 화소 전극 상에 제2 화소 연결 전극을 형성하는 단계; 및
    상기 반도체 회로 기판과 상기 발광 소자 기판을 정렬한 후, 상기 제1 화소 연결 전극과 상기 제2 화소 연결 전극을 용융 접합하여 연결 전극을 형성하는 단계를 포함하고,
    상기 제1 발광 소자의 면적은 상기 제2 발광 소자의 면적 및 상기 제3 발광 소자의 면적보다 큰 표시 장치의 제조 방법.
  21. 제20 항에 있어서,
    상기 제1 발광 소자의 활성층의 인듐의 함량은 상기 제2 발광 소자의 활성층의 인듐의 함량보다 높고, 상기 제2 발광 소자의 활성층의 인듐의 함량은 상기 제3 발광 소자의 활성층의 인듐의 함량보다 높은 표시 장치의 제조 방법.
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